KR102634962B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 마스크드라이트동작 시 생성되는 리드래치펄스 및 라이트래치펄스에 응답하여 리드뱅크어드레스 및 라이트뱅크어드레스로부터 리드컬럼신호 및 라이트컬럼신호를 생성하는 컬럼제어회로 및 다수의 뱅크를 포함하는 코어회로를 포함하되, 상기 리드컬럼신호 및 상기 라이트컬럼신호에 응답하여 상기 다수의 뱅크 중 하나가 활성화되어 내부리드동작 및 라이트동작을 수행한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 마스크드라이트동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명의 배경기술은 미국 공개특허 US 2016-0342539호에 개시되어 있다.
본 발명은 마스크드라이트동작 시 내부리드동작을 수행하기 위한 컬럼신호와 라이트동작을 수행하기 위한 컬럼신호를 순차적으로 생성함으로써 내부리드동작을 위한 컬럼신호와 라이트동작을 위한 컬럼신호의 충돌을 방지할 수 있다.
또한, 본 발명은 마스크드라이트동작 시 내부리드동작을 위한 컬럼신호와 라이트동작을 위한 컬럼신호의 충돌을 방지함으로써 마스크드라이트동작의 신뢰성을 확보할 수 있다.
이를 위해 본 발명은 마스크드라이트동작 시 생성되는 리드래치펄스 및 라이트래치펄스에 응답하여 리드뱅크어드레스 및 라이트뱅크어드레스로부터 리드컬럼신호 및 라이트컬럼신호를 생성하는 컬럼제어회로 및 다수의 뱅크를 포함하는 코어회로를 포함하되, 상기 리드컬럼신호 및 상기 라이트컬럼신호에 응답하여 상기 다수의 뱅크 중 하나가 활성화되어 내부리드동작 및 라이트동작을 수행하는 반도체장치를 제공한다.
또한, 본 발명은 제1 및 제2 리드래치펄스에 응답하여 제1 및 제2 리드뱅크어드레스로부터 제1 및 제2 리드래치어드레스를 생성하거나 제1 및 제2 내부리드래치어드레스를 생성하고, 제1 및 제2 라이트래치펄스에 응답하여 상기 제1 및 제2 라이트뱅크어드레스로부터 제1 및 제2 라이트래치어드레스를 생성하거나 제1 및 제2 내부라이트래치어드레스를 생성하는 뱅크제어회로, 마스크드라이트동작 중 내부리드동작 시 순차적으로 인에이블되는 제1 및 제2 리드펄스를 합성하여 리드합성신호를 생성하고 라이트동작 시 순차적으로 인에이블되는 제1 및 제2 라이트펄스를 합성하여 라이트합성신호를 생성하는 신호합성회로 및 상기 리드합성신호에 응답하여 상기 제1 및 제2 리드래치어드레스 또는 상기 제1 및 제2 내부리드래치어드레스를 상기 제1 및 제2 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제1 및 제2 라이트래치어드레스 또는 상기 제1 및 제2 내부라이트래치어드레스를 상기 제1 및 제2 라이트컬럼신호로 출력하는 컬럼신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 마스크드라이트동작 시 내부리드동작을 수행하기 위한 컬럼신호와 라이트동작을 수행하기 위한 컬럼신호를 순차적으로 생성함으로써 내부리드동작을 위한 컬럼신호와 라이트동작을 위한 컬럼신호의 충돌을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 마스크드라이트동작 시 내부리드동작을 위한 컬럼신호와 라이트동작을 위한 컬럼신호의 충돌을 방지함으로써 마스크드라이트동작의 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 래치펄스생성회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 뱅크어드레스생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 뱅크어드레스생성회로에 포함된 제1 카운터의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 뱅크어드레스생성회로에 포함된 제1 파이프회로의 구성을 도시한 블럭도이다.
도 6은 도 3에 도시된 뱅크어드레스생성회로에 포함된 제2 카운터의 구성을 도시한 회로도이다.
도 7은 도 3에 도시된 뱅크어드레스생성회로에 포함된 제2 파이프회로의 구성을 도시한 블럭도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 컬럼제어회로의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 컬럼제어회로에 포함된 뱅크제어회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 뱅크제어회로에 포함된 제1 뱅크제어회로의 구성을 도시한 회로도이다.
도 11은 도 8에 도시된 컬럼제어회로에 포함된 신호합성회로의 구성을 도시한 회로도이다.
도 12는 도 8에 도시된 컬럼제어회로에 포함된 컬럼신호생성회로의 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 컬럼신호생성회로에 포함된 제1 컬럼신호생성회로의 구성을 도시한 회로도이다.
도 14는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 15는 도 1 내지 도 14에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
반도체장치에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드디코더(1), 리드라이트제어회로(2), 래치펄스생성회로(3), 뱅크어드레스생성회로(4), 컬럼제어회로(5) 및 코어회로(6)를 포함할 수 있다.
커맨드디코더(1)는 칩선택신호(CS)에 응답하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기되어 커맨드어드레스(CA<1:N>)의 조합이 마스크드라이트트동작을 수행하기 위한 조합인 경우 인에이블되는 마스크드라이트신호(EMWT)를 생성할 수 있다. 커맨드디코더(1)는 칩선택신호(CS)에 응답하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기되어 커맨드어드레스(CA<1:N>)를 디코딩하여 마스크드라이트신호(EMWT)를 생성할 수 있다. 마스크드라이트신호(EMWT)를 생성하기 위한 커맨드어드레스(CA<1:N>)의 조합은 실시예에 따라 다양하게 설정될 수 있다. 마스크드라이트트동작은 한번의 커맨드의 입력으로 내부리드동작 및 라이트동작이 순차적으로 수행되는 동작을 의미한다. 커맨드어드레스(CA<1:N>)의 비트수는 실시예에 따라 다양하게 설정될 수 있다. 커맨드어드레스(CA<1:N>)는 마스크드라이트신호(EMWT)를 생성하기 위한 비트와 리드뱅크어드레스(BA_MWT<1:4>)를 생성하기 위한 비트 및 라이트뱅크어드레스(BA<1:4>)를 생성하기 위한 비트를 포함할 수 있다.
리드라이트제어회로(2)는 마스크드라이트신호(EMWT)에 응답하여 순차적으로 인에이블되는 리드제어신호(RDTF) 및 라이트제어신호(WTTF)를 생성할 수 있다. 리드라이트제어회로(2)는 리드제어신호(RDTF)를 생성한 이후 내부리드동작을 수행하기 위한 시간 경과 후 라이트제어신호(WTTF)를 생성할 수 있다. 내부리드동작 및 라이트동작은 버스트길이 32 동작으로 동작할 수 있다. 버스트길이 32 동작은 한번의 동작으로 코어회로(6)에 32 비트의 데이터가 입출력되는 동작을 의미한다. 내부리드동작 및 라이트동작은 실시예에 따라 버스트길이 4, 8, 16 등 다양하게 동작할 수 있다.
리드라이트제어회로(2)는 마스크드라이트신호(EMWT)에 응답하여 순차적으로 인에이블되는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 생성할 수 있다. 리드라이트제어회로(2)는 마스크드라이트신호(EMWT)에 응답하여 제1 리드펄스(RDAYP)를 생성한 이후 내부리드동작을 수행하기 위한 시간 경과 후 제2 리드펄스(IRDAYP)를 생성할 수 있다.
리드라이트제어회로(2)는 마스크드라이트신호(EMWT)에 응답하여 순차적으로 인에이블되는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 생성할 수 있다. 리드라이트제어회로(2)는 마스크드라이트신호(EMWT)에 응답하여 제1 라이트펄스(WTAYP)를 생성한 이후 라이트동작을 수행하기 위한 시간 경과 후 제2 라이트펄스(IWTAYP)를 생성할 수 있다.
래치펄스생성회로(3)는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 래치하고 래치된 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 소정구간 지연하여 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스리드래치펄스(IADD_LATP_MWT)를 생성할 수 있다.
래치펄스생성회로(3)는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 래치하고 래치된 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 소정구간 지연하여 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)를 생성할 수 있다.
뱅크어드레스생성회로(4)는 리드제어신호(RDTF)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)로부터 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)를 생성할 수 있다. 뱅크어드레스생성회로(4)는 리드제어신호(RDTF)가 인에이블되는 경우 제1 내지 제4 커맨드어드레스(CA<1:4>)를 래치하고, 래치된 제1 내지 제4 커맨드어드레스(CA<1:4>)를 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로 출력할 수 있다.
뱅크어드레스생성회로(4)는 라이트제어신호(WTTF)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)로부터 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)를 생성할 수 있다. 뱅크어드레스생성회로(4)는 라이트제어신호(WTTF)가 인에이블되는 경우 제1 내지 제4 커맨드어드레스(CA<1:4>)를 래치하고, 래치된 제1 내지 제4 커맨드어드레스(CA<1:4>)를 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로 출력할 수 있다.
컬럼제어회로(5)는 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스리드래치펄스(IADD_LATP_MWT)에 응답하여 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로부터 제1 내지 제4 리드컬럼신호(AYP_MWT<1:4>)를 생성할 수 있다. 컬럼제어회로(5)는 제1 리드래치펄스(ADD_LATP_MWT)가 인에이블되는 경우 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로부터 제1 내지 제4 리드컬럼신호(AYP_MWT<1:4>)를 생성할 수 있다. 컬럼제어회로(5)는 제2 리드래치펄스리드래치펄스(IADD_LATP_MWT)가 인에이블되는 경우 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로부터 제1 내지 제4 리드컬럼신호(AYP_MWT<1:4>)를 생성할 수 있다.
컬럼제어회로(5)는 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로부터 제1 내지 제4 라이트컬럼신호(AYP_BG<1:4>)를 생성할 수 있다. 컬럼제어회로(5)는 제1 라이트래치펄스(ADD_LATP_BG)가 인에이블되는 경우 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로부터 제1 내지 제4 라이트컬럼신호(AYP_BG<1:4>)를 생성할 수 있다. 컬럼제어회로(5)는 제2 라이트래치펄스(IADD_LATP_BG)가 인에이블되는 경우 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로부터 제1 내지 제4 라이트컬럼신호(AYP_BG<1:4>)를 생성할 수 있다.
코어회로(6)는 제1 내지 제4 뱅크(BK1~BK4)를 포함할 수 있다. 코어회로(6)는 제1 내지 제4 리드컬럼신호(AYP_MWT<1:4>)에 응답하여 제1 내지 제4 뱅크(BK1~BK4) 중 하나가 활성화되어 내부리드동작을 수행할 수 있다. 제1 리드컬럼신호(AYP_MWT<1>)가 인에이블되는 경우 제1 뱅크(BK1)가 활성화되어 내부리드동작을 수행할 수 있다. 제2 리드컬럼신호(AYP_MWT<2>)가 인에이블되는 경우 제2 뱅크(BK2)가 활성화되어 내부리드동작을 수행할 수 있다. 제3 리드컬럼신호(AYP_MWT<3>)가 인에이블되는 경우 제3 뱅크(BK3)가 활성화되어 내부리드동작을 수행할 수 있다. 제4 리드컬럼신호(AYP_MWT<4>)가 인에이블되는 경우 제4 뱅크(BK4)가 활성화되어 내부리드동작을 수행할 수 있다.
코어회로(6)는 제1 내지 제4 라이트컬럼신호(AYP_BG<1:4>)에 응답하여 제1 내지 제4 뱅크(BK1~BK4) 중 하나가 활성화되어 라이트동작을 수행할 수 있다. 제1 라이트컬럼신호(AYP_BG<1>)가 인에이블되는 경우 제1 뱅크(BK1)가 활성화되어 라이트동작을 수행할 수 있다. 제2 라이트컬럼신호(AYP_BG<2>)가 인에이블되는 경우 제2 뱅크(BK2)가 활성화되어 라이트동작을 수행할 수 있다. 제3 라이트컬럼신호(AYP_BG<3>)가 인에이블되는 경우 제3 뱅크(BK3)가 활성화되어 라이트동작을 수행할 수 있다. 제4 라이트컬럼신호(AYP_BG<4>)가 인에이블되는 경우 제4 뱅크(BK4)가 활성화되어 라이트동작을 수행할 수 있다.
한편, 코어회로(6)는 제1 내지 제4 뱅크(BK1~BK4)를 포함하도록 구현되어 있지만 실시예에 따라 다양한 수의 뱅크를 포함하도록 구현될 수 있다. 또한, 다수의 뱅크는 뱅크그룹을 형성하도록 구현될 수 있다.
도 2를 참고하면 래치펄스생성회로(3)는 제1 지연회로(31) 및 제2 지연회로(32)를 포함할 수 있다.
제1 지연회로(31)는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 래치하고 래치된 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 소정구간 지연하여 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스리드래치펄스(IADD_LATP_MWT)를 생성할 수 있다. 제1 지연회로(31)는 제1 리드펄스(RDAYP)를 래치하고 래치된 제1 리드펄스(RDAYP)를 소정구간 지연하여 제1 리드래치펄스(ADD_LATP_MWT)를 생성할 수 있다. 제1 지연회로(31)는 제2 리드펄스(IRDAYP)를 래치하고 래치된 제2 리드펄스(IRDAYP)를 소정구간 지연하여 제2 리드래치펄스리드래치펄스(IADD_LATP_MWT)를 생성할 수 있다. 제1 지연회로(31)의 지연량은 실시예에 따라 다양하게 설정될 수 있다.
제2 지연회로(32)는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 래치하고 래치된 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 소정구간 지연하여 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)를 생성할 수 있다. 제2 지연회로(32)는 제1 라이트펄스(WTAYP)를 래치하고 래치된 제1 라이트펄스(WTAYP)를 소정구간 지연하여 제1 라이트래치펄스(ADD_LATP_BG)를 생성할 수 있다. 제2 지연회로(32)는 제2 라이트펄스(IWTAYP)를 래치하고 래치된 제2 라이트펄스(IWTAYP)를 소정구간 지연하여 제2 라이트래치펄스(IADD_LATP_BG)를 생성할 수 있다. 제2 지연회로(32)는 지연량은 실시예에 따라 다양하게 설정될 수 있다.
도 3을 참고하면 뱅크어드레스생성회로(4)는 리드뱅크어드레스생성회로(41) 및 라이트뱅크어드레스생성회로(42)를 포함할 수 있다.
리드뱅크어드레스생성회로(41)는 제1 카운터(410) 및 제1 파이프회로(420)를 포함할 수 있다.
제1 카운터(410)는 리드제어신호(RDTF)에 응답하여 순차적으로 카운팅되는 제1 내지 제4 리드입력신호(RPIN<1:4>) 및 제1 내지 제4 리드출력신호(RPOUT<1:4>)를 생성할 수 있다. 제1 카운터(410)는 리드제어신호(RDTF)가 인에이블되는 경우 순차적으로 카운팅되는 제1 내지 제4 리드입력신호(RPIN<1:4>) 및 제1 내지 제4 리드출력신호(RPOUT<1:4>)를 생성할 수 있다.
제1 파이프회로(420)는 제1 내지 제4 리드입력신호(RPIN<1:4>)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)를 래치할 수 있다. 제1 파이프회로(420)는 제1 내지 제4 리드출력신호(RPOUT<1:4>)에 응답하여 래치된 제1 내지 제4 커맨드어드레스(CA<1:4>)를 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로 출력할 수 있다.
이와 같은 리드뱅크어드레스생성회로(41)는 리드제어신호(RDTF)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)로부터 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)를 생성할 수 있다.
라이트뱅크어드레스생성회로(42)는 제2 카운터(430) 및 제2 파이프회로(440)를 포함할 수 있다.
제2 카운터(430)는 라이트제어신호(WTTF)에 응답하여 순차적으로 카운팅되는 제1 내지 제4 라이트입력신호(WPIN<1:4>) 및 제1 내지 제4 라이트출력신호(WPOUT<1:4>)를 생성할 수 있다. 제2 카운터(430) 는 라이트제어신호(WTTF)가 인에이블되는 경우 순차적으로 카운팅되는 제1 내지 제4 라이트입력신호(WPIN<1:4>) 및 제1 내지 제4 라이트출력신호(WPOUT<1:4>)를 생성할 수 있다.
제2 파이프회로(440)는 제1 내지 제4 라이트입력신호(WPIN<1:4>)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)를 래치할 수 있다. 제2 파이프회로(440)는 제1 내지 제4 라이트출력신호(WPOUT<1:4>)에 응답하여 래치된 제1 내지 제4 커맨드어드레스(CA<1:4>)를 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로 출력할 수 있다.
이와 같은 라이트뱅크어드레스생성회로(42)는 라이트제어신호(WTTF)에 응답하여 제1 내지 제4 커맨드어드레스(CA<1:4>)로부터 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)를 생성할 수 있다.
도 4를 참고하면 제1 카운터(410)는 리드입력신호생성회로(411) 및 리드출력신호생성회로(412)를 포함할 수 있다.
리드입력신호생성회로(411)는 리드제어신호(RDTF)에 응답하여 순차적으로 카운팅되는 제1 내지 제4 전달신호(TS<1:4>)를 생성할 수 있다. 리드입력신호생성회로(411)는 리드제어신호(RDTF)가 인에이블되는 구간동안 순차적으로 카운팅되는 제1 내지 제4 전달신호(TS<1:4>)를 제1 내지 제4 리드입력신호(RPIN<1:4>)로 출력할 수 있다.
리드출력신호생성회로(412)는 리드제어신호(RDTF)에 응답하여 순차적으로 인에이블되는 제5 내지 제8 전달신호(TS<5:8>)를 생성할 수 있다. 리드출력신호생성회로(412)는 리드제어신호(RDTF)가 인에이블되는 구간동안 순차적으로 카운팅되는 제5 내지 제8 전달신호(TS<5:8>)를 제1 내지 제4 리드출력신호(RPOUT<1:4>)로 출력할 수 있다.
도 5를 참고하면 제1 파이프회로(420)는 제1 래치(421), 제2 래치(422), 제3 래치(423) 및 제4 래치(424)를 포함할 수 있다.
제1 래치(421)는 제1 리드입력신호(RPIN<1>)에 응답하여 제1 커맨드어드레스(CA<1>)를 래치할 수 있다. 제1 래치(421)는 제1 리드출력신호(RPOUT<1>)에 응답하여 래치된 제1 커맨드어드레스(CA<1>)를 제1 리드뱅크어드레스(BA_MWT<1>)로 출력할 수 있다.
제2 래치(422)는 제2 리드입력신호(RPIN<2>)에 응답하여 제2 커맨드어드레스(CA<2>)를 래치할 수 있다. 제2 래치(422)는 제2 리드출력신호(RPOUT<2>)에 응답하여 래치된 제2 커맨드어드레스(CA<2>)를 제2 리드뱅크어드레스(BA_MWT<2>)로 출력할 수 있다.
제3 래치(423)는 제3 리드입력신호(RPIN<3>)에 응답하여 제3 커맨드어드레스(CA<3>)를 래치할 수 있다. 제3 래치(423)는 제3 리드출력신호(RPOUT<3>)에 응답하여 래치된 제3 커맨드어드레스(CA<3>)를 제3 리드뱅크어드레스(BA_MWT<3>)로 출력할 수 있다.
제4 래치(424)는 제4 리드입력신호(RPIN<4>)에 응답하여 제4 커맨드어드레스(CA<4>)를 래치할 수 있다. 제4 래치(424)는 제4 리드출력신호(RPOUT<4>)에 응답하여 래치된 제4 커맨드어드레스(CA<4>)를 제4 리드뱅크어드레스(BA_MWT<4>)로 출력할 수 있다.
도 6을 참고하면 제2 카운터(430)는 라이트입력신호생성회로(431) 및 라이트출력신호생성회로(432)를 포함할 수 있다.
라이트입력신호생성회로(431)는 라이트제어신호(WTTF)에 응답하여 순차적으로 카운팅되는 제9 내지 제12 전달신호(TS<9:12>)를 생성할 수 있다. 라이트입력신호생성회로(431)는 라이트제어신호(WTTF)가 인에이블되는 구간동안 순차적으로 카운팅되는 제9 내지 제12 전달신호(TS<9:12>)를 제1 내지 제4 라이트입력신호(WPIN<1:4>)로 출력할 수 있다.
라이트출력신호생성회로(432)는 라이트제어신호(WTTF)에 응답하여 순차적으로 인에이블되는 제13 내지 제16 전달신호(TS<13:16>)를 생성할 수 있다. 라이트출력신호생성회로(432)는 라이트제어신호(WTTF)가 인에이블되는 구간동안 순차적으로 카운팅되는 제13 내지 제16 전달신호(TS<13:16>)를 제1 내지 제4 라이트출력신호(WPOUT<1:4>)로 출력할 수 있다.
도 7을 참고하면 제2 파이프회로(440)는 제5 래치(441), 제6 래치(442), 제7 래치(443) 및 제8 래치(444)를 포함할 수 있다.
제5 래치(441)는 제1 라이트입력신호(WPIN<1>)에 응답하여 제1 커맨드어드레스(CA<1>)를 래치할 수 있다. 제5 래치(441)는 제1 라이트출력신호(WPOUT<1>)에 응답하여 래치된 제1 커맨드어드레스(CA<1>)를 제1 라이트뱅크어드레스(BA<1>)로 출력할 수 있다.
제6 래치(442)는 제2 라이트입력신호(WPIN<2>)에 응답하여 제2 커맨드어드레스(CA<2>)를 래치할 수 있다. 제6 래치(442)는 제2 라이트출력신호(WPOUT<2>)에 응답하여 래치된 제2 커맨드어드레스(CA<2>)를 제2 라이트뱅크어드레스(BA<2>)로 출력할 수 있다.
제7 래치(443)는 제3 라이트입력신호(WPIN<3>)에 응답하여 제3 커맨드어드레스(CA<3>)를 래치할 수 있다. 제7 래치(443)는 제3 라이트출력신호(WPOUT<3>)에 응답하여 래치된 제3 커맨드어드레스(CA<3>)를 제3 라이트뱅크어드레스(BA<3>)로 출력할 수 있다.
제8 래치(444)는 제4 라이트입력신호(WPIN<4>)에 응답하여 제4 커맨드어드레스(CA<4>)를 래치할 수 있다. 제8 래치(444)는 제4 라이트출력신호(WPOUT<4>)에 응답하여 래치된 제4 커맨드어드레스(CA<4>)를 제4 라이트뱅크어드레스(BA<4>)로 출력할 수 있다.
도 8을 참고하면 컬럼제어회로(5)는 뱅크제어회로(51), 신호합성회로(52) 및 컬럼신호생성회로(53)를 포함할 수 있다.
뱅크제어회로(51)는 제1 리드래치펄스(ADD_LATP_MWT)에 응답하여 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로부터 제1 내지 제4 리드래치어드레스(LATP_MWT<1:4>)를 생성할 수 있다. 뱅크제어회로(51)는 제1 리드래치펄스(ADD_LATP_MWT)가 인에이블되는 경우 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)를 제1 내지 제4 리드래치어드레스(LATP_MWT<1:4>)로 출력할 수 있다. 뱅크제어회로(51)는 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)로부터 제1 내지 제4 내부리드래치어드레스(ILATP_MWT<1:4>)를 생성할 수 있다. 뱅크제어회로(51)는 제2 리드래치펄스(IADD_LATP_MWT)가 인에이블되는 경우 제1 내지 제4 리드뱅크어드레스(BA_MWT<1:4>)를 제1 내지 제4 내부리드래치어드레스(ILATP_MWT<1:4>)로 출력할 수 있다.
뱅크제어회로(51)는 제1 라이트래치펄스(ADD_LATP_BG)에 응답하여 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로부터 제1 내지 제4 라이트래치어드레스(LATP_BG<1:4>)를 생성할 수 있다. 뱅크제어회로(51)는 제1 라이트래치펄스(ADD_LATP_BG)가 인에이블되는 경우 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)를 제1 내지 제4 라이트래치어드레스(LATP_BG<1:4>)로 출력할 수 있다. 뱅크제어회로(51)는 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)로부터 제1 내지 제4 내부라이트래치어드레스(ILATP_BG<1:4>)를 생성할 수 있다. 뱅크제어회로(51)는 제2 라이트래치펄스(IADD_LATP_BG)가 인에이블되는 경우 제1 내지 제4 라이트뱅크어드레스(BA<1:4>)를 제1 내지 제4 내부라이트래치어드레스(ILATP_BG<1:4>)로 출력할 수 있다.
신호합성회로(52)는 내부리드동작 시 순차적으로 인에이블되는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 합성하여 리드합성신호(RD_SUM)를 생성할 수 있다. 신호합성회로(52)는 라이트동작 시 순차적으로 인에이블되는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 합성하여 라이트합성신호(WT_SUM)를 생성할 수 있다.
컬럼신호생성회로(53)는 리드합성신호(RD_SUM)에 응답하여 제1 내지 제4 리드래치어드레스(LATP_MWT<1:4>) 또는 제1 내지 제4 내부리드래치펄스(ILATP_MWT<1:4>)로부터 제1 내지 제4 리드컬럼신호(AYP_MWT<1:4>)를 생성할 수 있다. 컬럼신호생성회로(53)는 리드합성신호(RD_SUM)가 인에이블되는 경우 제1 내지 제4 리드래치어드레스(LATP_MWT<1:4>) 또는 제1 내지 제4 내부리드래치펄스(ILATP_MWT<1:4>)를 제1 내지 제4 리드컬럼신호(AYP_M제1:4>)로 출력할 수 있다. 컬럼신호생성회로(53)는 라이트합성신호(WT_SUM)에 응답하여 제1 내지 제4 라이트래치어드레스(LATP_BG<1:4>) 또는 제1 내지 제4 내부라이트래치어드레스(ILATP_BG<1:4>)로부터 제1 내지 제4 라이트컬럼신호(AYP_BG<1:4>)를 생성할 수 있다. 컬럼신호생성회로(53)는 라이트합성신호(WT_SUM)에 응답하여 제1 내지 제4 라이트래치어드레스(LATP_BG<1:4>) 또는 제1 내지 제4 내부라이트래치어드레스(ILATP_BG<1:4>)를 제1 내지 제4 라이트컬럼신호(AYP_BG<1:4>)로 출력할 수 있다.
도 9를 참고하면 뱅크제어회로(51)는 제1 뱅크제어회로(511), 제2 뱅크제어회로(512), 제3 뱅크제어회로(513) 및 제4 뱅크제어회로(514)를 포함할 수 있다.
제1 뱅크제어회로(511)는 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제1 리드뱅크어드레스(BA_MWT<1>)로부터 제1 리드래치어드레스(LATP_MWT<1>)를 생성하거나 제1 내부리드래치어드레스(ILATP_MWT<1>)를 생성할 수 있다. 제1 뱅크제어회로(511)는 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제1 라이트뱅크어드레스(BA<1>)로부터 제1 라이트래치어드레스(LATP_BG<1>)를 생성하거나 제1 내부라이트래치어드레스(ILATP_BG<1>)를 생성할 수 있다.
제2 뱅크제어회로(512)는 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제2 리드뱅크어드레스(BA_MWT<2>)로부터 제2 리드래치어드레스(LATP_MWT<2>)를 생성하거나 제2 내부리드래치어드레스(ILATP_MWT<2>)를 생성할 수 있다. 제2 뱅크제어회로(512)는 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제2 라이트뱅크어드레스(BA<2>)로부터 제2 라이트래치어드레스(LATP_BG<2>)를 생성하거나 제2 내부라이트래치어드레스(ILATP_BG<2>)를 생성할 수 있다.
제3 뱅크제어회로(513)는 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제3 리드뱅크어드레스(BA_MWT<3>)로부터 제3 리드래치어드레스(LATP_MWT<3>)를 생성하거나 제3 내부리드래치어드레스(ILATP_MWT<3>)를 생성할 수 있다. 제3 뱅크제어회로(513)는 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제3 라이트뱅크어드레스(BA<3>)로부터 제3 라이트래치어드레스(LATP_BG<3>)를 생성하거나 제3 내부라이트래치어드레스(ILATP_BG<4>)를 생성할 수 있다.
제4 뱅크제어회로(514)는 제1 리드래치펄스(ADD_LATP_MWT) 및 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제4 리드뱅크어드레스(BA_MWT<4>)로부터 제4 리드래치어드레스(LATP_MWT<4>)를 생성하거나 제4 내부리드래치어드레스(ILATP_MWT<4>)를 생성할 수 있다. 제4 뱅크제어회로(514)는 제1 라이트래치펄스(ADD_LATP_BG) 및 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제4 라이트뱅크어드레스(BA<4>)로부터 제4 라이트래치어드레스(LATP_BG<4>)를 생성하거나 제4 내부라이트래치어드레스(ILATP_BG<4>)를 생성할 수 있다.
도 10을 참고하면 제1 뱅크제어회로(511)는 제1 펄스생성회로(5111), 제2 펄스생성회로(5112), 제3 펄스생성회로(5113) 및 제4 펄스생성회로(5114)를 포함할 수 있다.
제1 펄스생성회로(5111)는 제1 리드래치펄스(ADD_LATP_MWT)에 응답하여 제1 리드뱅크어드레스(BA_MWT<1>)로부터 제1 리드래치어드레스(LATP_MWT<1>)를 생성할 수 있다. 제1 펄스생성회로(5111)는 제1 리드래치펄스(ADD_LATP_MWT)가 로직하이레벨로 입력되는 경우 제1 리드뱅크어드레스(BA_MWT<1>)로부터 제1 리드래치어드레스(LATP_MWT<1>)를 생성할 수 있다.
제2 펄스생성회로(5112)는 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제1 리드뱅크어드레스(BA_MWT<1>)로부터 제1 내부리드래치어드레스(ILATP_MWT<1>)를 생성할 수 있다. 제2 펄스생성회로(5112)는 제2 리드래치펄스(IADD_LATP_MWT)가 로직하이레벨로 입력되는 경우 제1 리드뱅크어드레스(BA_MWT<1>)로부터 제1 내부리드래치어드레스(ILATP_MWT<1>)를 생성할 수 있다.
제3 펄스생성회로(5113)는 제1 라이트래치펄스(ADD_LATP_BG)에 응답하여 제1 라이트뱅크어드레스(BA<1>)로부터 제1 라이트래치어드레스(LATP_BG<1>)를 생성할 수 있다. 제3 펄스생성회로(5113)는 제1 라이트래치펄스(ADD_LATP_BG)가 로직하이레벨로 입력되는 경우 제1 라이트뱅크어드레스(BA<1>)로부터 제1 라이트래치어드레스(LATP_BG<1>)를 생성할 수 있다.
제4 펄스생성회로(5114)는 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제1 라이트뱅크어드레스(BA<1>)로부터 제1 내부라이트래치어드레스(ILATP_BG<1>)를 생성할 수 있다. 제4 펄스생성회로(5114)는 제2 라이트래치펄스(IADD_LATP_BG)가 로직하이레벨로 입력되는 경우 제1 라이트뱅크어드레스(BA<1>)로부터 제1 내부라이트래치어드레스(ILATP_BG<1>)를 생성할 수 있다.
한편, 제2 뱅크제어회로(512), 제3 뱅크제어회로(513) 및 제4 뱅크제어회로(514)는 도 10에 도시된 제1 뱅크제어회로(511)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11을 참고하면 신호합성회로(52)는 제1 합성회로(521) 및 제2 합성회로(522)를 포함할 수 있다.
제1 합성회로(521)는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP) 중 어느 하나가 입력되는 경우 인에이블되는 리드합성신호(RD_SUM)를 생성할 수 있다. 제1 합성회로(521)는 제1 리드펄스(RDAYP)와 제2 리드펄스(IRDAYP)를 논리합 연산을 수행하여 리드합성신호(RD_SUM)를 생성할 수 있다. 제1 합성회로(521)는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 리드합성신호(RD_SUM)를 생성할 수 있다.
제2 합성회로(522)는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP) 중 어느 하나가 입력되는 경우 인에이블되는 라이트합성신호(WT_SUM)를 생성할 수 있다. 제2 합성회로(522)는 제1 라이트펄스(WTAYP)와 제2 라이트펄스(IWTAYP)를 논리합 연산을 수행하여 라이트합성신호(WT_SUM)를 생성할 수 있다. 제2 합성회로(522)는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 라이트합성신호(WT_SUM)를 생성할 수 있다.
도 12를 참고하면 컬럼신호생성회로(53)는 제1 컬럼신호생성회로(531), 제2 컬럼신호생성회로(532), 제3 컬럼신호생성회로(533) 및 제4 컬럼신호생성회로(534)를 포함할 수 있다.
제1 컬럼신호생성회로(531)는 리드합성신호(RD_SUM)에 응답하여 제1 리드래치어드레스(LATP_MWT<1>) 및 제1 내부리드래치어드레스(ILATP_MWT<1>)를 제1 리드컬럼신호(AYP_MWT<1>)로 출력할 수 있다. 제1 컬럼신호생성회로(531)는 리드합성신호(RD_SUM)가 로직하이레벨로 인에이블되는 경우 제1 리드래치어드레스(LATP_MWT<1>) 및 제1 내부리드래치어드레스(ILATP_MWT<1>)를 제1 리드컬럼신호(AYP_MWT<1>)로 출력할 수 있다. 제1 컬럼신호생성회로(531)는 라이트합성신호(WT_SUM)에 응답하여 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)를 제1 라이트컬럼신호(AYP_BG<1>)로 출력할 수 있다. 제1 컬럼신호생성회로(531)는 라이트합성신호(WT_SUM)가 로직하이레벨로 인에이블되는 경우 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)를 제1 라이트컬럼신호(AYP_BG<1>)로 출력할 수 있다. 제1 컬럼신호생성회로(531)는 라이트리드제어신호(WTRDB)에 응답하여 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)의 입력을 차단할 수 있다. 제1 컬럼신호생성회로(531)는 라이트리드제어신호(WTRDB)가 로직하이레벨로 인에이블되는 경우 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)의 입력을 차단할 수 있다. 라이트리드제어신호(WTRDB)는 내부리드동작 시 로직하이레벨로 인에이블되는 신호이다.
제2 컬럼신호생성회로(532)는 리드합성신호(RD_SUM)에 응답하여 제2 리드래치어드레스(LATP_MWT<2>) 및 제2 내부리드래치어드레스(ILATP_MWT<2>)를 제2 리드컬럼신호(AYP_MWT<2>)로 출력할 수 있다. 제2 컬럼신호생성회로(532)는 리드합성신호(RD_SUM)가 로직하이레벨로 인에이블되는 경우 제2 리드래치어드레스(LATP_MWT<2>) 및 제2 내부리드래치어드레스(ILATP_MWT<2>)를 제2 리드컬럼신호(AYP_MWT<2>)로 출력할 수 있다. 제2 컬럼신호생성회로(532)는 라이트합성신호(WT_SUM)에 응답하여 제2 라이트래치어드레스(LATP_BG<2>) 및 제2 내부라이트래치어드레스(ILATP_BG<2>)를 제2 라이트컬럼신호(AYP_BG<2>)로 출력할 수 있다. 제2 컬럼신호생성회로(532)는 라이트합성신호(WT_SUM)가 로직하이레벨로 인에이블되는 경우 제2 라이트래치어드레스(LATP_BG<2>) 및 제2 내부라이트래치어드레스(ILATP_BG<2>)를 제2 라이트컬럼신호(AYP_BG<2>)로 출력할 수 있다. 제2 컬럼신호생성회로(532)는 라이트리드제어신호(WTRDB)에 응답하여 제2 라이트래치어드레스(LATP_BG<2>) 및 제2 내부라이트래치어드레스(ILATP_BG<2>)의 입력을 차단할 수 있다. 제2 컬럼신호생성회로(532)는 라이트리드제어신호(WTRDB)가 로직하이레벨로 인에이블되는 경우 제2 라이트래치어드레스(LATP_BG<2>) 및 제2 내부라이트래치어드레스(ILATP_BG<2>)의 입력을 차단할 수 있다.
제3 컬럼신호생성회로(533)는 리드합성신호(RD_SUM)에 응답하여 제3 리드래치어드레스(LATP_MWT<3>) 및 제3 내부리드래치어드레스(ILATP_MWT<3>)를 제3 리드컬럼신호(AYP_MWT<3>)로 출력할 수 있다. 제3 컬럼신호생성회로(533)는 리드합성신호(RD_SUM)가 로직하이레벨로 인에이블되는 경우 제3 리드래치어드레스(LATP_MWT<3>) 및 제3 내부리드래치어드레스(ILATP_MWT<3>)를 제3 리드컬럼신호(AYP_MWT<3>)로 출력할 수 있다. 제3 컬럼신호생성회로(533)는 라이트합성신호(WT_SUM)에 응답하여 제3 라이트래치어드레스(LATP_BG<3>) 및 제3 내부라이트래치어드레스(ILATP_BG<3>)를 제3 라이트컬럼신호(AYP_BG<3>)로 출력할 수 있다. 제3 컬럼신호생성회로(533)는 라이트합성신호(WT_SUM)가 로직하이레벨로 인에이블되는 경우 제3 라이트래치어드레스(LATP_BG<3>) 및 제3 내부라이트래치어드레스(ILATP_BG<3>)를 제3 라이트컬럼신호(AYP_BG<3>)로 출력할 수 있다. 제3 컬럼신호생성회로(533)는 라이트리드제어신호(WTRDB)에 응답하여 제3 라이트래치어드레스(LATP_BG<3>) 및 제3 내부라이트래치어드레스(ILATP_BG<3>)의 입력을 차단할 수 있다. 제3 컬럼신호생성회로(533)는 라이트리드제어신호(WTRDB)가 로직하이레벨로 인에이블되는 경우 제3 라이트래치어드레스(LATP_BG<3>) 및 제3 내부라이트래치어드레스(ILATP_BG<3>)의 입력을 차단할 수 있다.
제4 컬럼신호생성회로(534)는 리드합성신호(RD_SUM)에 응답하여 제4 리드래치어드레스(LATP_MWT<4>) 및 제4 내부리드래치어드레스(ILATP_MWT<4>)를 제4 리드컬럼신호(AYP_MWT<4>)로 출력할 수 있다. 제4 컬럼신호생성회로(534)는 리드합성신호(RD_SUM)가 로직하이레벨로 인에이블되는 경우 제4 리드래치어드레스(LATP_MWT<4>) 및 제4 내부리드래치어드레스(ILATP_MWT<4>)를 제4 리드컬럼신호(AYP_MWT<4>)로 출력할 수 있다. 제4 컬럼신호생성회로(534)는 라이트합성신호(WT_SUM)에 응답하여 제4 라이트래치어드레스(LATP_BG<4>) 및 제4 내부라이트래치어드레스(ILATP_BG<4>)를 제4 라이트컬럼신호(AYP_BG<4>)로 출력할 수 있다. 제4 컬럼신호생성회로(534)는 라이트합성신호(WT_SUM)가 로직하이레벨로 인에이블되는 경우 제4 라이트래치어드레스(LATP_BG<4>) 및 제4 내부라이트래치어드레스(ILATP_BG<4>)를 제4 라이트컬럼신호(AYP_BG<4>)로 출력할 수 있다. 제4 컬럼신호생성회로(534)는 라이트리드제어신호(WTRDB)에 응답하여 제4 라이트래치어드레스(LATP_BG<4>) 및 제4 내부라이트래치어드레스(ILATP_BG<4>)의 입력을 차단할 수 있다. 제4 컬럼신호생성회로(534)는 라이트리드제어신호(WTRDB)가 로직하이레벨로 인에이블되는 경우 제4 라이트래치어드레스(LATP_BG<4>) 및 제4 내부라이트래치어드레스(ILATP_BG<4>)의 입력을 차단할 수 있다.
도 13을 참고하면 제1 컬럼신호생성회로(531)는 제어신호생성회로(5311), 내부리드신호생성회로(5312), 내부라이트신호생성회로(5313) 및 선택전달회로(5314)를 포함할 수 있다.
제어신호생성회로(5311)는 제1 리드래치어드레스(LATP_MWT<1>) 및 제1 내부리드래치어드레스(ILATP_MWT<1>)에 응답하여 인에이블되는 제1 제어신호(CON<1>)를 생성할 수 있다. 제어신호생성회로(5311)는 제1 리드래치어드레스(LATP_MWT<1>) 및 제1 내부리드래치어드레스(ILATP_MWT<1>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제1 제어신호(CON<1>)를 생성할 수 있다.
제어신호생성회로(5311)는 라이트리드제어신호(WTRDB)에 응답하여 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)로부터 제1 제어신호(CON<1>)를 생성할 수 있다. 제어신호생성회로(5311)는 라이트리드제어신호(WTRDB)가 로직로우레벨로 디스에이블되는 경우 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)로부터 제1 제어신호(CON<1>)를 생성할 수 있다. 제어신호생성회로(5311)는 라이트리드제어신호(WTRDB)가 로직하이레벨로 인에이블되는 경우 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)의 입력을 차단하여 로직로우레벨의 제1 제어신호(CON<1>)를 생성할 수 있다.
제어신호생성회로(5311)는 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>)로부터 제2 제어신호(CON<2>)를 생성할 수 있다. 제어신호생성회로(5311)는 제1 라이트래치어드레스(LATP_BG<1>) 및 제1 내부라이트래치어드레스(ILATP_BG<1>) 중 어느 하나가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제2 제어신호(CON<2>)를 생성할 수 있다.
내부리드신호생성회로(5312)는 제1 제어신호(CON<1>)에 응답하여 리드합성신호(RD_SUM)를 래치하여 내부리드신호(IRD)를 생성할 수 있다. 내부리드신호생성회로(5312)는 제1 제어신호(CON<1>)가 로직하이레벨로 인에이블되는 경우 리드합성신호(RD_SUM)를 래치하여 내부리드신호(IRD)를 생성할 수 있다.
내부라이트신호생성회로(5313)는 제2 제어신호(CON<2>)에 응답하여 라이트합성신호(WT_SUM)를 래치하여 내부라이트신호(IWT)를 생성할 수 있다. 내부라이트신호생성회로(5313)는 제2 제어신호(CON<2>)가 로직하이베레로 인에이블되는 경우 라이트합성신호(WT_SUM)를 래치하여 내부라이트신호(IWT)를 생성할 수 있다.
선택전달회로(5314)는 플래그신호(MWTF)에 응답하여 내부리드신호(IRD) 및 제1 내부라이트신호(IWT)를 제1 리드컬럼신호(AYP_MWT<1>) 또는 제1 라이트컬럼신호(AYP_BG<1>)로 출력할 수 있다. 선택전달회로(5314)는 플래그신호(MWTF)가 인에이블되는 경우 내부리드신호(IRD)를 제1 리드컬럼신호(AYP_MWT<1>)로 출력할 수 있다. 선택전달회로(5314)는 플래그신호(MWTF)가 디스에이블되는 경우 내부라이트신호(IWT)를 제1 라이트컬럼신호(AYP_BG<1>)로 출력할 수 있다. 플래그신호(MWTF)는 내부리드동작 시 인에이블되는 신호로 설정될 수 있다.
한편, 제2 컬럼신호생성회로(532), 제3 컬럼신호생성회로(533) 및 제4 컬럼신호생성회로(534)는 도 13에 도시된 제1 컬럼신호생성회로(531)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 14를 참고하여 본 발명의 반도체장치의 마스크드라이트동작을 설명하되 제1 뱅크(BK1) 및 제3 뱅크(BK3)가 활성화되어 내부리드동작 및 라이트동작을 수행하는 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에 커맨드어드레스(CA<1:N>)의 조합이 마스크드라이트트동작을 수행하기 위한 조합으로 입력된다.
커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기되어 커맨드어드레스(CA<1:N>)를 디코딩하여 마스크드라이트신호(EMWT)를 생성한다.
T2 시점에 리드라이트제어회로(2)는 T1 시점에 생성된 마스크드라이트신호(EMWT)에 응답하여 제1 리드펄스(RDAYP)를 생성한다.
T3 시점에 래치펄스생성회로(3)는 제1 리드펄스(RDAYP)를 래치하고 래치된 제1 리드펄스(RDAYP)를 소정구간 지연하여 제1 리드래치펄스(ADD_LATP_MWT)를 생성한다.
컬럼제어회로(5)의 뱅크제어회로(51)는 제1 리드래치펄스(ADD_LATP_MWT)에 응답하여 제1 리드뱅크어드레스(BA_MWT<1>)로부터 제1 리드래치어드레스(LATP_MWT<1>)를 생성한다.
컬럼제어회로(5)의 신호합성회로(52)는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 합성하여 리드합성신호(RD_SUM)를 생성한다.
컬럼제어회로(5)의 컬럼신호생성회로(53)는 리드합성신호(RD_SUM)에 응답하여 제1 리드래치어드레스(LATP_MWT<1>)로부터 제1 리드컬럼신호(AYP_MWT<1>)를 생성한다.
코어회로(6)의 제1 뱅크(BK1)는 제1 리드컬럼신호(AYP_MWT<1>)에 응답하여 내부리드동작을 수행한다. 내부리드동작 시 출력되는 데이터의 버스트길이는 16 동작으로 설정된다. 버스트길이 16 동작은 한번의 내부리드동작으로 제1 뱅크(BK1)에 16 비트의 데이터가 출력되는 동작이다.
T4 시점에 리드라이트제어회로(2)는 T1 시점에 생성된 마스크드라이트신호(EMWT)에 응답하여 제2 리드펄스(IRDAYP)를 생성한다.
T5 시점에 래치펄스생성회로(3)는 제2 리드펄스(IRDAYP)를 래치하고 래치된 제2 리드펄스(IRDAYP)를 소정구간 지연하여 제2 리드래치펄스(IADD_LATP_MWT)를 생성한다.
컬럼제어회로(5)의 뱅크제어회로(51)는 제2 리드래치펄스(IADD_LATP_MWT)에 응답하여 제3 리드뱅크어드레스(BA_MWT<3>)로부터 제3 내부리드래치어드레스(ILATP_MWT<3>)를 생성한다.
컬럼제어회로(5)의 신호합성회로(52)는 제1 리드펄스(RDAYP) 및 제2 리드펄스(IRDAYP)를 합성하여 리드합성신호(RD_SUM)를 생성한다.
컬럼제어회로(5)의 컬럼신호생성회로(53)는 리드합성신호(RD_SUM)에 응답하여 제3 내부리드래치어드레스(ILATP_MWT<3>)로부터 제3 리드컬럼신호(AYP_MWT<3>)를 생성한다.
코어회로(6)의 제3 뱅크(BK3)는 제3 리드컬럼신호(AYP_MWT<3>)에 응답하여 내부리드동작을 수행한다.
코어회로(6)의 제3 뱅크(BK3)는 제3 리드컬럼신호(AYP_MWT<3>)에 응답하여 내부리드동작을 수행한다. 내부리드동작 시 출력되는 데이터의 버스트길이는 16 동작으로 설정된다. 버스트길이 16 동작은 한번의 내부리드동작으로 제3 뱅크(BK3)에 16 비트의 데이터가 출력되는 동작이다.
한편, 본 발명의 반도체장치는 내부리드동작 시 T1 시점에 마스크드라이트커맨드(EMWT)의 입력으로 T3 시점의 버스트길이 16 동작과 T5 시점의 버스트길이는 16 동작을 수행하여 버스트길이 32 동작을 수행한다. 버스트길이 32 동작은 한번의 마스크드라이트커맨드(EMWT)의 입력으로 코어회로(6)에 32 비트의 데이터가 출력되는 동작이다.
T6 시점에 리드라이트제어회로(2)는 T1 시점에 생성된 마스크드라이트신호(EMWT)에 응답하여 제1 라이트펄스(WTAYP)를 생성한다.
T7 시점에 래치펄스생성회로(3)는 제1 라이트펄스(WTAYP)를 래치하고 래치된 제1 라이트펄스(WTAYP)를 소정구간 지연하여 제1 라이트래치펄스(ADD_LATP_BG)를 생성한다.
컬럼제어회로(5)의 뱅크제어회로(51)는 제1 라이트래치펄스(ADD_LATP_BG)에 응답하여 제1 라이트뱅크어드레스(BA<1>)로부터 제1 라이트래치어드레스(LATP_BG<1>)를 생성한다.
컬럼제어회로(5)의 신호합성회로(52)는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 합성하여 라이트합성신호(WT_SUM)를 생성한다.
컬럼제어회로(5)의 컬럼신호생성회로(53)는 라이트합성신호(WT_SUM)에 응답하여 제1 라이트래치어드레스(LATP_BG<1>)로부터 제1 라이트컬럼신호(AYP_BG<1>)를 생성한다.
코어회로(6)의 제1 뱅크(BK1)는 제1 라이트컬럼신호(AYP_BG<1>)에 응답하여 라이트동작을 수행한다.
코어회로(6)의 제1 뱅크(BK1)는 제1 라이트컬럼신호(AYP_BG<1>)에 응답하여 라이트동작을 수행한다. 라이트동작 시 입력되는 데이터의 버스트길이는 16 동작으로 설정된다. 버스트길이 16 동작은 한번의 라이트동작으로 제1 뱅크(BK1)에 16 비트의 데이터가 입력되는 동작이다.
T8 시점에 리드라이트제어회로(2)는 T1 시점에 생성된 마스크드라이트신호(EMWT)에 응답하여 제2 라이트펄스(IWTAYP)를 생성한다.
T9 시점에 래치펄스생성회로(3)는 제2 라이트펄스(IWTAYP)를 래치하고 래치된 제2 라이트펄스(IWTAYP)를 소정구간 지연하여 제2 라이트래치펄스(IADD_LATP_BG)를 생성한다.
컬럼제어회로(5)의 뱅크제어회로(51)는 제2 라이트래치펄스(IADD_LATP_BG)에 응답하여 제3 라이트뱅크어드레스(BA<3>)로부터 제3 내부라이트래치어드레스(ILATP_BG<3>)를 생성한다.
컬럼제어회로(5)의 신호합성회로(52)는 제1 라이트펄스(WTAYP) 및 제2 라이트펄스(IWTAYP)를 합성하여 라이트합성신호(WT_SUM)를 생성한다.
컬럼제어회로(5)의 컬럼신호생성회로(53)는 라이트합성신호(WT_SUM)에 응답하여 제3 내부라이트래치어드레스(ILATP_BG<3>)로부터 제3 라이트컬럼신호(AYP_BG<3>)를 생성한다.
코어회로(6)의 제3 뱅크(BK3)는 제3 라이트컬럼신호(AYP_BG<3>)에 응답하여 라이트동작을 수행한다.
코어회로(6)의 제3 뱅크(BK3)는 제3 라이트컬럼신호(AYP_BG<3>)에 응답하여 라이트동작을 수행한다. 라이트동작 시 입력되는 데이터의 버스트길이는 16 동작으로 설정된다. 버스트길이 16 동작은 한번의 라이트동작으로 제3 뱅크(BK3)에 16 비트의 데이터가 입력되는 동작이다.
한편, 본 발명의 반도체장치는 라이트동작 시 T1 시점에 마스크드라이트커맨드(EMWT)의 입력으로 T7 시점의 버스트길이 16 동작과 T9 시점의 버스트길이는 16 동작을 수행하여 버스트길이 32 동작을 수행한다. 버스트길이 32 동작은 한번의 마스크드라이트커맨드(EMWT)의 입력으로 코어회로(6)에 32 비트의 데이터가 입력되는 동작이다.
또한, 본 발명의 반도체장치는 한번의 마스크드라이트커맨드(EMWT)의 입력으로 코어회로(6)에 32 비트의 데이터가 출력되는 내부리드동작과 32 비트의 데이터가 입력되는 라이트동작을 순차적으로 수행할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 마스크드라이트동작 시 내부리드동작을 수행하기 위한 컬럼신호와 라이트동작을 수행하기 위한 컬럼신호를 순차적으로 생성함으로써 내부리드동작을 위한 컬럼신호와 라이트동작을 위한 컬럼신호의 충돌을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치는 마스크드라이트동작 시 내부리드동작을 위한 컬럼신호와 라이트동작을 위한 컬럼신호의 충돌을 방지함으로써 마스크드라이트동작의 신뢰성을 확보할 수 있다.
앞서, 도 1 내지 도 14에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 15를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 15에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 커맨드디코더 2. 리드라이트제어회로
3. 래치펄스생성회로 4. 뱅크어드레스생성회로
5. 컬럼제어회로 6. 코어회로
31. 제1 지연회로 32. 제2 지연회로
41. 리드뱅크어드레스생성회로 42. 라이트뱅크어드레스생성회로
51. 뱅크제어회로 52. 신호합성회로
53. 컬럼신호생성회로 410. 제1 카운터
411. 리드입력신호생성회로 412. 리드출력신호생성회로
420. 제1 파이프회로 421. 제1 래치
422. 제2 래치 423. 제3 래치
424. 제4 래치 430. 제2 카운터
431. 라이트입력신호생성회로 432. 라이트출력신호생성회로
440. 제2 파이프회로 441. 제5 래치
442. 제6 래치 443. 제7 래치
444. 제8 래치 511. 제1 뱅크제어회로
512. 제2 뱅크제어회로 513. 제3 뱅크제어회로
514. 제4 뱅크제어회로 521. 제1 합성회로
522. 제2 합성회로 531. 제1 컬럼신호생성회로
532. 제2 컬럼신호생성회로 533. 제3 컬럼신호생성회로
534. 제4 컬럼신호생성회로 5111. 제1 펄스생성회로
5112. 제2 펄스생성회로 5113. 제3 펄스생성회로
5114. 제4 펄스생성회로 5311. 제어신호생성회로
5312. 내부리드신호생성회로 5312. 내부라이트신호생성회로
5313. 선택전달회로

Claims (20)

  1. 마스크드라이트동작 시 생성되는 리드래치펄스 및 라이트래치펄스에 응답하여 리드뱅크어드레스 및 라이트뱅크어드레스로부터 리드컬럼신호 및 라이트컬럼신호를 생성하는 컬럼제어회로; 및
    다수의 뱅크를 포함하는 코어회로를 포함하되, 상기 리드컬럼신호 및 상기 라이트컬럼신호에 응답하여 상기 다수의 뱅크 중 하나가 활성화되어 내부리드동작 및 라이트동작을 수행하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 마스크드라이트동작은 상기 내부리드동작 및 상기 라이트동작이 순차적으로 수행되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 라이트동작 시 활성화되는 뱅크는 상기 내부리드동작 시 활성화된 뱅크와 동일한 뱅크인 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 컬럼제어회로는 상기 내부리드동작 시 상기 라이트래치펄스의 입력을 차단하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 컬럼제어회로는
    상기 리드래치펄스에 응답하여 제1 내지 제4 리드뱅크어드레스로부터 제1 내지 제4 리드래치어드레스를 생성하거나 제1 내지 제4 내부리드래치어드레스를 생성하고, 상기 라이트래치펄스에 응답하여 제1 내지 제4 라이트뱅크어드레스로부터 제1 내지 제4 라이트래치어드레스를 생성하거나 제1 내지 제4 내부라이트래치어드레스를 생성하는 뱅크제어회로;
    상기 내부리드동작 시 순차적으로 인에이블되는 제1 및 제2 리드펄스를 합성하여 리드합성신호를 생성하고 상기 라이트동작 시 순차적으로 인에이블되는 제1 및 제2 라이트펄스를 합성하여 라이트합성신호를 생성하는 신호합성회로; 및
    상기 리드합성신호에 응답하여 상기 제1 내지 제4 리드래치어드레스 또는 상기 제1 내지 제4 내부리드래치어드레스를 제1 내지 제4 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제1 내지 제4 라이트래치어드레스 또는 상기 제1 내지 제4 내부라이트래치어드레스를 제1 내지 제4 라이트컬럼신호로 출력하는 컬럼신호생성회로를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 뱅크제어회로는
    상기 리드래치펄스에 응답하여 상기 제1 리드뱅크어드레스로부터 상기 제1 리드래치어드레스를 생성하거나 상기 제1 내부리드래치어드레스를 생성하고, 상기 라이트래치펄스에 응답하여 상기 제1 라이트뱅크어드레스로부터 상기 제1 라이트래치어드레스를 생성하거나 상기 제1 내부라이트래치어드레스를 생성하는 제1 뱅크제어회로;
    상기 리드래치펄스에 응답하여 상기 제2 리드뱅크어드레스로부터 상기 제2 리드래치어드레스를 생성하거나 상기 제2 내부리드래치어드레스를 생성하고, 상기 라이트래치펄스에 응답하여 상기 제2 라이트뱅크어드레스로부터 상기 제2 라이트래치어드레스를 생성하거나 상기 제2 내부라이트래치어드레스를 생성하는 제2 뱅크제어회로;
    상기 리드래치펄스에 응답하여 상기 제3 리드뱅크어드레스로부터 상기 제3 리드래치어드레스를 생성하거나 상기 제3 내부리드래치어드레스를 생성하고, 상기 라이트래치펄스에 응답하여 상기 제3 라이트뱅크어드레스로부터 상기 제3 라이트래치어드레스를 생성하거나 상기 제3 내부라이트래치어드레스를 생성하는 제3 뱅크제어회로; 및
    상기 리드래치펄스에 응답하여 상기 제4 리드뱅크어드레스로부터 상기 제4 리드래치어드레스를 생성하거나 상기 제4 내부리드래치어드레스를 생성하고, 상기 라이트래치펄스에 응답하여 상기 제4 라이트뱅크어드레스로부터 상기 제4 라이트래치어드레스를 생성하거나 상기 제4 내부라이트래치어드레스를 생성하는 제4 뱅크제어회로를 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 신호합성회로는
    상기 제1 및 제2 리드펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 리드합성신호를 생성하는 제1 합성회로; 및
    상기 제1 및 제2 라이트펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 라이트합성신호를 생성하는 제2 합성회로를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 컬럼신호생성회로는
    상기 리드합성신호에 응답하여 상기 제1 리드래치어드레스 및 상기 제1 내부리드래치어드레스를 상기 제1 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스를 상기 제1 라이트컬럼신호로 출력하며, 라이트리드제어신호에 응답하여 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스의 입력을 차단하는 제1 컬럼신호생성회로;
    상기 리드합성신호에 응답하여 상기 제2 리드래치어드레스 및 상기 제2 내부리드래치어드레스를 상기 제2 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스를 상기 제2 라이트컬럼신호로 출력하며, 상기 라이트리드제어신호에 응답하여 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스의 입력을 차단하는 제2 컬럼신호생성회로;
    상기 리드합성신호에 응답하여 상기 제3 리드래치어드레스 및 상기 제3 내부리드래치어드레스를 상기 제3 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제3 라이트래치어드레스 및 상기 제3 내부라이트래치어드레스를 상기 제3 라이트컬럼신호로 출력하며, 상기 라이트리드제어신호에 응답하여 상기 제3 라이트래치어드레스 및 상기 제3 내부라이트래치어드레스의 입력을 차단하는 제3 컬럼신호생성회로; 및
    상기 리드합성신호에 응답하여 상기 제4 리드래치어드레스 및 상기 제4 내부리드래치어드레스를 상기 제4 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제4 라이트래치어드레스 및 상기 제4 내부라이트래치어드레스를 상기 제4 라이트컬럼신호로 출력하며, 상기 라이트리드제어신호에 응답하여 상기 제4 라이트래치어드레스 및 상기 제4 내부라이트래치어드레스의 입력을 차단하는 제4 컬럼신호생성회로를 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 마스크드라이트동작 시 인에이블되는 마스크드라이트신호에 응답하여 순차적으로 인에이블되는 리드제어신호 및 라이트제어신호를 생성하고, 순차적으로 인에이블되는 리드펄스와 라이트펄스를 생성하는 리드라이트제어회로;
    상기 리드펄스를 래치하고 소정구간 지연하여 상기 리드래치펄스를 생성하며, 상기 라이트펄스를 래치하고 소정구간 지연하여 상기 라이트래치펄스를 생성하는 래치펄스생성회로; 및
    상기 리드제어신호에 응답하여 커맨드어드레스로부터 상기 리드뱅크어드레스를 생성하고, 상기 라이트제어신호에 응답하여 상기 커맨드어드레스로부터 상기 라이트뱅크어드레스를 생성하는 뱅크어드레스생성회로를 더 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 뱅크어드레스생성회로는
    상기 리드제어신호에 응답하여 제1 내지 제4 커맨드어드레스로부터 제1 내지 제4 리드뱅크어드레스를 생성하는 리드뱅크어드레스생성회로; 및
    상기 라이트제어신호에 응답하여 제1 내지 제4 커맨드어드레스로부터 제1 내지 제4 라이트뱅크어드레스를 생성하는 라이트뱅크어드레스생성회로를 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 리드뱅크어드레스생성회로는
    상기 리드제어신호에 응답하여 순차적으로 카운팅되는 제1 내지 제4 리드입력신호 및 제1 내지 제4 리드출력신호를 생성하는 제1 카운터; 및
    상기 제1 내지 제4 리드입력신호에 응답하여 상기 제1 내지 제4 커맨드어드레스를 래치하고, 상기 제1 내지 제4 리드출력신호에 응답하여 래치된 제1 내지 제4 커맨드어드레스를 상기 제1 내지 제4 리드뱅크어드레스로 출력하는 제1 파이프회로를 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 라이트뱅크어드레스생성회로는
    상기 라이트제어신호에 응답하여 순차적으로 카운팅되는 제1 내지 제4 라이트입력신호 및 제1 내지 제4 라이트출력신호를 생성하는 제2 카운터; 및
    상기 제1 내지 제4 라이트입력신호에 응답하여 상기 제1 내지 제4 커맨드어드레스를 래치하고, 상기 제1 내지 제4 라이트출력신호에 응답하여 래치된 제1 내지 제4 커맨드어드레스를 상기 제1 내지 제4 라이트뱅크어드레스로 출력하는 제2 파이프회로를 포함하는 반도체장치.
  13. 제1 및 제2 리드래치펄스에 응답하여 제1 및 제2 리드뱅크어드레스로부터 제1 및 제2 리드래치어드레스를 생성하거나 제1 및 제2 내부리드래치어드레스를 생성하고, 제1 및 제2 라이트래치펄스에 응답하여 상기 제1 및 제2 라이트뱅크어드레스로부터 제1 및 제2 라이트래치어드레스를 생성하거나 제1 및 제2 내부라이트래치어드레스를 생성하는 뱅크제어회로;
    마스크드라이트동작 중 내부리드동작 시 순차적으로 인에이블되는 제1 및 제2 리드펄스를 합성하여 리드합성신호를 생성하고 라이트동작 시 순차적으로 인에이블되는 제1 및 제2 라이트펄스를 합성하여 라이트합성신호를 생성하는 신호합성회로; 및
    상기 리드합성신호에 응답하여 상기 제1 및 제2 리드래치어드레스 또는 상기 제1 및 제2 내부리드래치어드레스를 상기 제1 및 제2 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제1 및 제2 라이트래치어드레스 또는 상기 제1 및 제2 내부라이트래치어드레스를 상기 제1 및 제2 라이트컬럼신호로 출력하는 컬럼신호생성회로를 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 뱅크제어회로는
    상기 제1 및 제2 리드래치펄스에 응답하여 상기 제1 리드뱅크어드레스로부터 상기 제1 리드래치어드레스를 생성하거나 상기 제1 내부리드래치어드레스를 생성하고, 상기 제1 및 제2 라이트래치펄스에 응답하여 상기 제1 라이트뱅크어드레스로부터 상기 제1 라이트래치어드레스를 생성하거나 상기 제1 내부라이트래치어드레스를 생성하는 제1 뱅크제어회로; 및
    상기 제1 및 제2 리드래치펄스에 응답하여 상기 제2 리드뱅크어드레스로부터 상기 제2 리드래치어드레스를 생성하거나 상기 제2 내부리드래치어드레스를 생성하고, 상기 제1 및 제2 라이트래치펄스에 응답하여 상기 제2 라이트뱅크어드레스로부터 상기 제2 라이트래치어드레스를 생성하거나 상기 제2 내부라이트래치어드레스를 생성하는 제2 뱅크제어회로를 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제1 뱅크제어회로는
    상기 제1 리드래치펄스에 응답하여 상기 제1 리드뱅크어드레스로부터 상기 제1 리드래치어드레스를 생성하는 제1 펄스생성회로;
    상기 제2 리드래치펄스에 응답하여 상기 제1 리드뱅크어드레스로부터 상기 제1 내부리드래치어드레스를 생성하는 제2 펄스생성회로;
    상기 제1 라이트래치펄스에 응답하여 상기 제1 라이트뱅크어드레스로부터 상기 제1 라이트래치어드레스를 생성하는 제3 펄스생성회로; 및
    상기 제2 라이트래치펄스에 응답하여 상기 제1 라이트뱅크어드레스로부터 상기 제1 내부라이트래치어드레스를 생성하는 제4 펄스생성회로를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제2 뱅크제어회로는
    상기 제1 리드래치펄스에 응답하여 상기 제2 리드뱅크어드레스로부터 상기 제2 리드래치어드레스를 생성하는 제5 펄스생성회로;
    상기 제2 리드래치펄스에 응답하여 상기 제2 리드뱅크어드레스로부터 상기 제2 내부리드래치어드레스를 생성하는 제6 펄스생성회로;
    상기 제1 라이트래치펄스에 응답하여 상기 제2 라이트뱅크어드레스로부터 상기 제2 라이트래치어드레스를 생성하는 제7 펄스생성회로; 및
    상기 제2 라이트래치펄스에 응답하여 상기 제2 라이트뱅크어드레스로부터 상기 제2 내부라이트래치어드레스를 생성하는 제8 펄스생성회로를 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 신호합성회로는
    상기 제1 및 제2 리드펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 리드합성신호를 생성하는 제1 합성회로; 및
    상기 제1 및 제2 라이트펄스 중 어느 하나가 입력되는 경우 인에이블되는 상기 라이트합성신호를 생성하는 제2 합성회로를 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 컬럼신호생성회로는
    상기 리드합성신호에 응답하여 상기 제1 리드래치어드레스 및 상기 제1 내부리드래치어드레스를 상기 제1 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스를 상기 제1 라이트컬럼신호로 출력하며, 라이트리드제어신호에 응답하여 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스의 입력을 차단하는 제1 컬럼신호생성회로; 및
    상기 리드합성신호에 응답하여 상기 제2 리드래치어드레스 및 상기 제2 내부리드래치어드레스를 상기 제2 리드컬럼신호로 출력하고, 상기 라이트합성신호에 응답하여 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스를 상기 제2 라이트컬럼신호로 출력하며, 상기 라이트리드제어신호에 응답하여 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스의 입력을 차단하는 제2 컬럼신호생성회로를 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 컬럼신호생성회로는
    상기 제1 리드래치어드레스 및 상기 제1 내부리드래치어드레스에 응답하여 인에이블되는 제1 제어신호를 생성하고, 상기 라이트리드제어신호에 응답하여 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스로부터 상기 제1 제어신호를 생성하거나 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스의 입력을 차단하며, 상기 제1 라이트래치어드레스 및 상기 제1 내부라이트래치어드레스로부터 제2 제어신호를 생성하는 제1 제어신호생성회로;
    상기 제1 제어신호에 응답하여 상기 리드합성신호를 래치하여 제1 내부리드신호를 생성하는 제1 내부리드신호생성회로;
    상기 제2 제어신호에 응답하여 상기 라이트합성신호를 래치하여 제1 내부라이트신호를 생성하는 제1 내부라이트신호생성회로; 및
    상기 내부리드동작 시 인에이블되는 플래그신호에 응답하여 상기 제1 내부리드신호 및 상기 제1 내부라이트신호를 상기 제1 리드컬럼신호 또는 상기 제1 라이트컬럼신호로 출력하는 제1 선택전달회로를 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제2 컬럼신호생성회로는
    상기 제2 리드래치어드레스 및 상기 제2 내부리드래치어드레스에 응답하여 인에이블되는 제3 제어신호를 생성하고, 상기 라이트리드제어신호에 응답하여 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스로부터 상기 제3 제어신호를 생성하거나 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스의 입력을 차단하며, 상기 제2 라이트래치어드레스 및 상기 제2 내부라이트래치어드레스로부터 제4 제어신호를 생성하는 제2 제어신호생성회로;
    상기 제3 제어신호에 응답하여 상기 리드합성신호를 래치하여 제2 내부리드신호를 생성하는 제2 내부리드신호생성회로;
    상기 제4 제어신호에 응답하여 상기 라이트합성신호를 래치하여 제2 내부라이트신호를 생성하는 제2 내부라이트신호생성회로; 및
    상기 내부리드동작 시 인에이블되는 플래그신호에 응답하여 상기 제2 내부리드신호 및 상기 제2 내부라이트신호를 상기 제2 리드컬럼신호 또는 상기 제2 라이트컬럼신호로 출력하는 제2 선택전달회로를 포함하는 반도체장치.
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