KR20210015346A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치 및 이의 동작 방법에 관한 것으로, 메모리 장치는 복수의 스트링들을 포함하는 메모리 셀 어레이; 상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및 상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 선택된 스트링에 대응하는 상기 인가 구간을 제1 구간으로 설정하고, 상기 복수의 스트링들 중 비선택된 스트링들에 대응하는 상기 인가 구간을 상기 제1 구간보다 짧도록 설정한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 리드 동작 시 전기적 특성을 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 스트링들을 포함하는 메모리 셀 어레이; 상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및 상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 선택된 스트링에 대응하는 상기 인가 구간을 제1 구간으로 설정하고, 상기 복수의 스트링들 중 비선택된 스트링들에 대응하는 상기 인가 구간을 상기 제1 구간보다 짧도록 설정한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 스트링들을 포함하는 메모리 셀 어레이; 상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및 상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 복수의 스트링들 중 상기 선택된 스트링과 소스 선택 라인을 공유하는 제1 비선택된 스트링의 상기 인가 구간을 제1 시간으로 설정하고, 상기 복수의 스트링들 중 나머지 제2 비선택된 스트링의 상기 인가 구간을 상기 제1 시간보다 짧은 제2 시간으로 설정한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 스트링들을 포함하는 메모리 셀 어레이; 상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및 상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 복수의 스트링들 중 비선택된 스트링들의 소스 선택 트랜지스터에 상기 턴온 전압을 제1 구간 동안 인가하고, 상기 비선택된 스트링들의 드레인 선택 트랜지스터에 상기 턴온 전압을 상기 제1 구간보다 긴 시간 동안 인가하도록 상기 인가 구간을 설정한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 복수의 스트링들을 포함하는 메모리 셀 어레이가 제공되는 단계; 채널 초기화 동작 시 상기 복수의 스트링들에 인가되는 턴온 전압의 인가 구간을 설정하되, 상기 복수의 스트링들 중 선택된 스트링에 대응하는 상기 인가 구간과 상기 복수의 스트링들 중 비선택된 스트링들에 대응하는 상기 인가 구간을 서로 상이하게 설정하는 단계; 및 상기 채널 초기화 동작 시 상기 선택된 스트링 및 상기 비선택된 스트링에 상기 턴온 전압을 인가하는 단계를 포함한다.
본 기술은 메모리 장치의 리드 동작 시 선택된 스트링과 비선택된 스트링의 채널에 잔류하는 핫홀을 효과적으로 제거하고 리드 디스터브 현상을 개선하여 메모리 장치의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 스트링들을 설명하기 위한 회로도이다.
도 5는 도 1의 제어 로직을 설명하기 위한 도면이다.
도 6은 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 8 및 도 9는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 스트링의 단면도이다.
도 10은 본 발명은 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 12는 본 발명은 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 14는 본 발명은 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 발명의 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 16은 는 도 1의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 스트링을 포함한다. 다수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 다수의 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 리드 동작 중 전압 생성 회로(150)에서 생성된 리드 전압(Vread), 패스 전압(Vpass), 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들, 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들에 인가한다.
어드레스 디코더(120)는 리드 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
리드 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 중 프리차지 동작 시 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지하고, 리드 전압 인가 동작 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 리드 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)을 생성하여 출력한다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 리드 동작 중 채널 초기화 동작 시 선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간을 비선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간보다 길도록 제어한다. 이로 인하여 선택된 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터는 턴온 전압을 충분한 시간 동안 인가하여 채널 내에 잔류하는 핫 캐리어(Hot carrier)를 효과적으로 제거하고, 비선택된 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터는 턴온 전압을 짧은 시간 동안 인가하여 후속 리드 전압 인가 동작 시 부스팅 현상이 저하되는 현상을 억제하여 리드 디스터브 현상이 발생되는 것을 개선할 수 있다.
또한 제어 로직(140)은 비선택된 스트링들 중 선택된 스트링과 소스 라인을 공유하는 스트링의 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간을 나머지 비선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간보다 길도록 제어한다. 상대적으로 핫 캐리어 발생이 양호한 선택된 스트링과 소스 라인을 공유하는 스트링은 다른 비선택된 스트링들에 비해 턴온 전압 인가 구간을 짧게 제어함으로써, 리드 디스터브 현상을 더욱 개선할 수 있다.
또한 제어 로직(140)은 비선택된 스트링들의 드레인 선택 라인에 인가되는 턴온 전압의 인가 구간을 비선택된 스트링들의 소스 선택 라인에 인가되는 턴온 전압의 인가 구간보다 길도록 제어한다. 이로써 소스 선택 트랜지스터의 사이즈와 드레인 선택 트랜지스터의 사이즈가 상이할 경우 소스 선택 트랜지스터와 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간의 길이를 서로 상이하도록 조절할 수 있다.
전압 생성 회로(150)는 리드 동작 시 제어 로직(140)에서 출력되는 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)의 제어에 따라 리드 전압(Vread), 패스 전압(Vpass), 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 생성하여 어드레스 디코더(120)로 출력한다. 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)은 채널 초기화 동작시 인가되는 턴온 전압일 수 있다.
도 2는 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 2를 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 3 및 도 4를 통해 구체적으로 설명한다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 스트링들을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 각 스트링(ST)은 비트라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 스트링(ST)을 예를 들어 설명하면 다음과 같다.
스트링(ST)은 소스 라인(SL)과 제1 비트라인(SL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트라인들(BL1~BLm)에 연결된 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일 예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 스트링들(ST)은 비선택될 수 있다.
동일한 워드라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트라인(BL1) 내지 제m 비트라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드라인(WL1)이 선택된 워드라인인 경우, 제1 워드라인(WL1)에 연결된 다수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.
도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 메모리 장치에 따라 하나의 스트링(ST) 내에 다수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.
도 5는 도 1의 제어 로직을 설명하기 위한 도면이다.
도 5를 참조하면, 제어 로직(140)은 롬(ROM; 141), 전압 생성 제어 회로(142), 어드레스 디코더 제어 회로(143), 및 페이지 버퍼 제어 회로(144)를 포함하여 구성될 수 있다.
롬(141)은 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서 예를 들어 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 커맨드(CMD)에 응답하여 다수의 내부 제어 신호들(int_CS1 내지 int_CS4)을 생성한다.
전압 생성 제어 회로(142)는 선택 라인 전압 제어 회로(142A) 및 워드라인 전압 제어 회로(142B)를 포함한다. 선택 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS1)에 응답하여 메모리 장치의 리드 동작시 선택된 메모리 블럭에 인가되는 선택 라인 전압들(VDSL0, VDSL1, VDSL2, VDSL3, VDSL0, VSSL0, 및 VSSL1)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제1 전압 생성 회로 제어 신호들(VG_signals 1)을 생성한다. 선택 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS2)에 응답하여 메모리 장치의 리드 동작시 선택된 메모리 블럭에 인가되는 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 메모리 장치의 제반 동작시 도 1의 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals)을 출력한다.
페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 메모리 장치의 제반 동작시 도 1의 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals)을 출력한다.
도 6은 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 7을 참조하여 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하면 다음과 같다.
외부로부터 리드 동작에 대응하는 커맨드(CMD)와 리드 동작을 수행할 메모리 셀들에 대응하는 어드레스(ADDR)가 메모리 장치(100)로 수신된다(S610).
메모리 장치(100)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들(BLK1~BLKz) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어 BLK1)의 리드 동작을 수행할 페이지 및 스트링들을 선택한다.
본 발명의 실시 예에서는 제1 드레인 선택 라인(DSL0)에 대응하는 스트링(ST)이 선택된 스트링이고, 나머지 제2 내지 제4 드레인 선택 라인(DSL1 ~ DSL3)에 대응하는 스트링(ST)이 비선택된 스트링인 경우를 예를 들어 설명하도록 한다.
제어 로직(140)은 리드 동작 중 채널 초기화 동작(t1) 시 선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(A) 및 비선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(B)을 설정하며, 제어 로직(140)은 인가 구간(A)이 인가 구간(B) 보다 길도록 설정될 수 있다(S620). 턴온 전압(Vturn_on)은 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)이 턴온되는 전압 즉, 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)의 문턱 전압보다 높은 전압일 수 있다.
메모리 장치(100)는 리드 동작 중 채널 초기화 동작(t1)을 수행한다(S630).
예를 들어, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제1 전압 생성 제어 신호들(VG_signals 1)의 제어에 따라 턴온 전압(Vturn_on)을 생성하고, 턴온 전압(Vturn_on)을 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3) 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)으로 출력한다. 이때, 전압 생성 회로(150)는 제2 전압 생성 제어 신호들(VG_signals 2)의 제어에 따라 워드 라인들(WL1 내지 WLn)에 인가되는 동작 전압을 턴온 전압(Vturn_on)으로 생성하여 출력할 수 있다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals)에 응답하여 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 선택된 메모리 블록의 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)에 인가한다.
예를 들어 선택된 스트링에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에는 인가 구간(A) 동안 턴온 전압(Vturn_on)이 인가되고, 비선택된 스트링에 대응하는 제2 내지 제4 드레인 선택 라인(DSL1 ~ DSL3) 및 제2 소스 선택 라인(SSL1)에는 인가 구간(B) 동안 턴온 전압(Vturn_on)이 인가된다. 즉, 선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 비선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST) 보다 긴 시간 동안 턴온 전압(Vturn_on)이 인가된다.
메모리 장치(100)는 리드 동작 중 리드 전압 인가 동작(t2)을 수행한다(S640).
예를 들어, 전압 생성 회로(150) 및 어드레스 디코더(120)는 워드 라인들(WLs), 제1 내지 제4 드레인 선택 라인들(DSL0 ~ DSL3), 및 제1 및 제2 소스 선택 라인들(SSL0, SSL1)에 인가되는 동작 전압들을 디스차지하고, 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지한다.
이 후, 전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 선택된 메모리 블록의 워드라인들(WL1 내지 WLn)에 인가될 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 패스 전압(Vpass)을 비선택된 워드라인들(Unsel WL)에 인가하고, 리드 전압(Vread)을 선택된 워드라인(Sel WL)에 인가한다. 이 때, 선택된 스트링(ST)에 대응하는 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온 전압(Vturn_on)이 인가될 수 있다.
읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류 레벨을 센싱하여 리드 동작을 수행한다.
도 8 및 도 9는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 스트링의 단면도이다.
도 8은 소거 동작 시 비선택된 메모리 블록에 포함되는 복수의 스트링들 중 하나의 스트링을 나타낸다. 도 1 내지 도 3에서 설명된 다수의 메모리 블록들(BLK1~BLKz)은 소스 라인(SL)을 공유할 수 있다. 이로 인하여 다수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 소거 동작시 소스 라인(SL)으로 인가되는 소거 전압(Verase)에 의해 비선택된 메모리 블록에 포함된 스트링들의 채널(Channel) 내에는 핫홀(ⓗ)이 유입될 수 있다.
도 9는 리드 동작 중 채널 초기화 동작 시 선택된 메모리 블록에 포함되는 복수의 스트링들 중 하나의 스트링을 나타낸다. 채널 초기화 동작 시 선택된 메모리 블록에 포함된 스트링들(ST)의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)에 턴온 전압(Vturn_on)이 인가된다. 이로 인하여 선택된 메모리 블록의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)가 턴온되고, 선택된 메모리 블록에 포함된 스트링들(ST)의 채널(Channel)은 접지 전압(Vss) 레벨의 소스 라인(SL)과 전기적으로 연결되어 채널 내의 핫홀(ⓗ)들이 제거된다.
또한 본원 발명의 제1 실시 예에 따르면, 채널 초기화 동작 시 선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간을 비선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간보다 길도록 제어한다. 이로 인하여 선택된 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터는 턴온 전압을 충분한 시간 동안 인가하여 채널 내에 잔류하는 핫홀(ⓗ)들을 효과적으로 제거하고, 비선택된 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터는 턴온 전압을 짧은 시간 동안 인가하여 후속 리드 전압 인가 동작 시 부스팅 현상이 저하되는 현상을 억제하여 리드 디스터브 현상이 발생되는 것을 개선할 수 있다.
도 10은 본 발명은 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 5, 도 10, 및 도 11을 참조하여 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하면 다음과 같다.
외부로부터 리드 동작에 대응하는 커맨드(CMD)와 리드 동작을 수행할 메모리 셀들에 대응하는 어드레스(ADDR)가 메모리 장치(100)로 수신된다(S1010).
메모리 장치(100)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들(BLK1~BLKz) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어 BLK1)의 리드 동작을 수행할 페이지 및 스트링들을 선택한다.
본 발명의 실시 예에서는 제1 드레인 선택 라인(DSL0)에 대응하는 스트링(ST)이 선택된 스트링이고, 나머지 제2 내지 제4 드레인 선택 라인(DSL1 ~ DSL3)에 대응하는 스트링(ST)이 비선택된 스트링인 경우를 예를 들어 설명하도록 한다.
제어 로직(140)은 리드 동작 중 채널 초기화 동작(t1) 시 선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(A), 선택된 스트링과 소스 선택 라인(SSL0)을 공유하는 비선택된 스트링의 드레인 선택 트랜지스터(DST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(C) 및 나머지 비선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(B)을 설정한다(S1020). 이때, 인가 구간(C)은 인가 구간(A)보다 짧으며, 인가 구간(B)는 인가 구간(C)보다 짧도록 설정될 수 있다. 턴온 전압(Vturn_on)은 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)이 턴온되는 전압 즉, 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)의 문턱 전압보다 높은 전압일 수 있다.
메모리 장치(100)는 리드 동작 중 채널 초기화 동작(t1)을 수행한다(S1030).
예를 들어, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제1 전압 생성 제어 신호들(VG_signals 1)의 제어에 따라 턴온 전압(Vturn_on)을 생성하고, 턴온 전압(Vturn_on)을 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3) 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)으로 출력한다. 이때, 전압 생성 회로(150)는 제2 전압 생성 제어 신호들(VG_signals 2)의 제어에 따라 워드 라인들(WL1 내지 WLn)에 인가되는 동작 전압을 턴온 전압(Vturn_on)으로 생성하여 출력할 수 있다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals)에 응답하여 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 선택된 메모리 블록의 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)에 인가한다.
예를 들어 선택된 스트링에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에는 인가 구간(A) 동안 턴온 전압(Vturn_on)이 인가되고, 비선택된 스트링들 중 선택된 스트링과 소스 선택 라인(SSL0)을 공유하는 스트링의 드레인 선택 라인(DSL1)에는 인가 구간(C) 동안 턴온 전압(Vturn_on)이 인가되고, 나머지 비선택된 스트링들의 드레인 선택 라인(DSL2, DSL3) 및 소스 선택 라인(SSL1)에는 인가 구간(B) 동안 턴온 전압(Vturn_on)이 인가된다.
메모리 장치(100)는 리드 동작 중 리드 전압 인가 동작(t2)을 수행한다(S1040).
예를 들어, 전압 생성 회로(150) 및 어드레스 디코더(120)는 워드 라인들(WLs), 제1 내지 제4 드레인 선택 라인들(DSL0 ~ DSL3), 및 제1 및 제2 소스 선택 라인들(SSL0, SSL1)에 인가되는 동작 전압들을 디스차지하고, 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지한다.
이 후, 전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 선택된 메모리 블록의 워드라인들(WL1 내지 WLn)에 인가될 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 패스 전압(Vpass)을 비선택된 워드라인들(Unsel WL)에 인가하고, 리드 전압(Vread)을 선택된 워드라인(Sel WL)에 인가한다. 이 때, 선택된 스트링(ST)에 대응하는 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온 전압(Vturn_on)이 인가될 수 있다.
읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류 레벨을 센싱하여 리드 동작을 수행한다.
상술한 본원 발명의 제2 실시 예에 따르면, 채널 초기화 동작 시 선택된 메모리 블록에 포함된 스트링들(ST)의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)에 턴온 전압(Vturn_on)이 인가된다. 이로 인하여 선택된 메모리 블록의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)가 턴온되고, 선택된 메모리 블록에 포함된 스트링들(ST)의 채널(Channel)은 접지 전압(Vss) 레벨의 소스 라인(SL)과 전기적으로 연결되어 채널 내의 핫홀들이 제거된다. 또한 비선택된 스트링들 중 선택된 스트링과 소스 라인을 공유하는 스트링의 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간을 나머지 비선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간보다 길도록 제어함으로써, 리드 디스터브 현상을 더욱 개선할 수 있다.
도 12는 본 발명은 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 5, 도 12, 및 도 13을 참조하여 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하면 다음과 같다.
외부로부터 리드 동작에 대응하는 커맨드(CMD)와 리드 동작을 수행할 메모리 셀들에 대응하는 어드레스(ADDR)가 메모리 장치(100)로 수신된다(S1210).
메모리 장치(100)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들(BLK1~BLKz) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어 BLK1)의 리드 동작을 수행할 페이지 및 스트링들을 선택한다.
본 발명의 실시 예에서는 제1 드레인 선택 라인(DSL0)에 대응하는 스트링(ST)이 선택된 스트링이고, 나머지 제2 내지 제4 드레인 선택 라인(DSL1 ~ DSL3)에 대응하는 스트링(ST)이 비선택된 스트링인 경우를 예를 들어 설명하도록 한다.
제어 로직(140)은 리드 동작 중 채널 초기화 동작(t1) 시 선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(A), 비선택된 스트링의 드레인 선택 트랜지스터에 인가되는 턴온 전압(Vturn_on)의 인가 구간(C), 및 비 선택된 스트링의 소스 선택 트랜지스터에 인가되는 턴온 전압(Vturn_on)의 인가 구간(B)을 설정한다(S1220). 이때, 인가 구간(C)은 인가 구간(A)보다 짧으며, 인가 구간(B)는 인가 구간(C)보다 짧도록 설정될 수 있다. 턴온 전압(Vturn_on)은 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)이 턴온되는 전압 즉, 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)의 문턱 전압보다 높은 전압일 수 있다.
메모리 장치(100)는 리드 동작 중 채널 초기화 동작(t1)을 수행한다(S1230).
예를 들어, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제1 전압 생성 제어 신호들(VG_signals 1)의 제어에 따라 턴온 전압(Vturn_on)을 생성하고, 턴온 전압(Vturn_on)을 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3) 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)으로 출력한다. 이때, 전압 생성 회로(150)는 제2 전압 생성 제어 신호들(VG_signals 2)의 제어에 따라 워드 라인들(WL1 내지 WLn)에 인가되는 동작 전압을 턴온 전압(Vturn_on)으로 생성하여 출력할 수 있다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals)에 응답하여 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 선택된 메모리 블록의 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)에 인가한다.
예를 들어 선택된 스트링에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에는 인가 구간(A) 동안 턴온 전압(Vturn_on)이 인가되고, 비선택된 스트링의 드레인 선택 라인들(DSL1 ~ DSL3)에는 인가 구간(C) 동안 턴온 전압(Vturn_on)이 인가되고, 비선택된 스트링의 소스 선택 라인(SSL1)에는 인가 구간(B) 동안 턴온 전압(Vturn_on)이 인가된다.
메모리 장치(100)는 리드 동작 중 리드 전압 인가 동작(t2)을 수행한다(S1040).
예를 들어, 전압 생성 회로(150) 및 어드레스 디코더(120)는 워드 라인들(WLs), 제1 내지 제4 드레인 선택 라인들(DSL0 ~ DSL3), 및 제1 및 제2 소스 선택 라인들(SSL0, SSL1)에 인가되는 동작 전압들을 디스차지하고, 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지한다.
이 후, 전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 선택된 메모리 블록의 워드라인들(WL1 내지 WLn)에 인가될 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 패스 전압(Vpass)을 비선택된 워드라인들(Unsel WL)에 인가하고, 리드 전압(Vread)을 선택된 워드라인(Sel WL)에 인가한다. 이 때, 선택된 스트링(ST)에 대응하는 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온 전압(Vturn_on)이 인가될 수 있다.
읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류 레벨을 센싱하여 리드 동작을 수행한다.
상술한 본원 발명의 제3 실시 예에 따르면, 채널 초기화 동작 시 선택된 메모리 블록에 포함된 스트링들(ST)의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)에 턴온 전압(Vturn_on)이 인가된다. 이로 인하여 선택된 메모리 블록의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)가 턴온되고, 선택된 메모리 블록에 포함된 스트링들(ST)의 채널(Channel)은 접지 전압(Vss) 레벨의 소스 라인(SL)과 전기적으로 연결되어 채널 내의 핫홀들이 제거된다. 또한 비선택된 스트링들의 드레인 선택 라인(DSL1 ~ DSL3)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(C)을 비선택된 스트링들의 소스 선택 라인(SSL1)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(B)보다 길도록 설정될 수 있다. 이에 따라 소스 선택 트랜지스터(SST)의 사이즈와 드레인 선택 트랜지스터(DST)의 사이즈가 상이할 경우, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간의 길이를 서로 상이하도록 조절할 수 있다.
상술한 제1 내지 제3 실시 예는 서로 결합되어 수행될 수 있다. 예를 들어 리드 동작 시 제1 실시 예와 제2 실시 예, 또는 제1 실시 예와 제3 실시 예가 결합되어 채널 초기화 동작을 수행할 수 있으며, 제2 실시 예와 제3 실시 예가 결합되어 수행될 수 있으며, 제1 내지 제3 실시 예가 결합되어 수행될 수 있다.
도 14는 본 발명은 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 발명의 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 동작 전압들의 파형도이다.
도 1 내지 도 5, 도 14, 및 도 15를 참조하여 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하면 다음과 같다.
외부로부터 리드 동작에 대응하는 커맨드(CMD)와 리드 동작을 수행할 메모리 셀들에 대응하는 어드레스(ADDR)가 메모리 장치(100)로 수신된다(S1410).
메모리 장치(100)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들(BLK1~BLKz) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어 BLK1)의 리드 동작을 수행할 페이지 및 스트링들을 선택한다.
본 발명의 실시 예에서는 제1 드레인 선택 라인(DSL0)에 대응하는 스트링(ST)이 선택된 스트링이고, 나머지 제2 내지 제4 드레인 선택 라인(DSL1 ~ DSL3)에 대응하는 스트링(ST)이 비선택된 스트링인 경우를 예를 들어 설명하도록 한다.
제어 로직(140)은 리드 동작 중 채널 초기화 동작(t1) 시 선택된 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(A), 선택된 스트링과 소스 선택 라인(SSL0)을 공유하는 비선택된 스트링의 드레인 선택 트랜지스터(DST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(B), 나머지 비선택된 스트링의 드레인 선택 트랜지스터(DST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(C), 및 나머지 비선택된 스트링의 소스 선택 트랜지스터(SST)에 인가되는 턴온 전압(Vturn_on)의 인가 구간(D)을 설정한다(S1420). 이때, 인가 구간(B)는 인가 구간(A)보다 짧으며, 인가 구간(C)는 인가 구간(B)보다 짧으며, 인가 구간(D)는 인가 구간(C)보다 짧도록 설정될 수 있다. 턴온 전압(Vturn_on)은 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)이 턴온되는 전압 즉, 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)의 문턱 전압보다 높은 전압일 수 있다.
메모리 장치(100)는 리드 동작 중 채널 초기화 동작(t1)을 수행한다(S1430).
예를 들어, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 제1 전압 생성 제어 신호들(VG_signals 1)의 제어에 따라 턴온 전압(Vturn_on)을 생성하고, 턴온 전압(Vturn_on)을 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3) 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)으로 출력한다. 이때, 전압 생성 회로(150)는 제2 전압 생성 제어 신호들(VG_signals 2)의 제어에 따라 워드 라인들(WL1 내지 WLn)에 인가되는 동작 전압을 턴온 전압(Vturn_on)으로 생성하여 출력할 수 있다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals)에 응답하여 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 선택된 메모리 블록의 드레인 선택 트랜지스터들(DST) 및 소스 선택 트랜지스터들(SST)에 인가한다.
예를 들어 선택된 스트링에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에는 인가 구간(A) 동안 턴온 전압(Vturn_on)이 인가되고, 비선택된 스트링들 중 선택된 스트링과 소스 선택 라인(SSL0)을 공유하는 스트링의 드레인 선택 라인(DSL1)에는 인가 구간(B) 동안 턴온 전압(Vturn_on)이 인가되고, 나머지 비선택된 스트링들의 드레인 선택 라인(DSL2, DSL3)에는 인가 구간(C) 동안 턴온 전압(Vturn_on)이 인가되고, 나머지 비선택된 스트링들의 소스 선택 라인(SSL1)에는 인가 구간(D) 동안 턴온 전압(Vturn_on)이 인가된다.
메모리 장치(100)는 리드 동작 중 리드 전압 인가 동작(t2)을 수행한다(S1040).
예를 들어, 전압 생성 회로(150) 및 어드레스 디코더(120)는 워드 라인들(WLs), 제1 내지 제4 드레인 선택 라인들(DSL0 ~ DSL3), 및 제1 및 제2 소스 선택 라인들(SSL0, SSL1)에 인가되는 동작 전압들을 디스차지하고, 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지한다.
이 후, 전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 선택된 메모리 블록의 워드라인들(WL1 내지 WLn)에 인가될 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 패스 전압(Vpass)을 비선택된 워드라인들(Unsel WL)에 인가하고, 리드 전압(Vread)을 선택된 워드라인(Sel WL)에 인가한다. 이 때, 선택된 스트링(ST)에 대응하는 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온 전압(Vturn_on)이 인가될 수 있다.
읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류 레벨을 센싱하여 리드 동작을 수행한다.
상술한 본원 발명의 제4 실시 예에 따르면, 채널 초기화 동작 시 선택된 메모리 블록에 포함된 스트링들(ST)의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)에 턴온 전압(Vturn_on)이 인가된다. 이로 인하여 선택된 메모리 블록의 드레인 선택 트랜지스터(DST), 다수의 메모리 셀들(F1 내지 Fn) 및 소스 선택 트랜지스터(SST)가 턴온되고, 선택된 메모리 블록에 포함된 스트링들(ST)의 채널(Channel)은 접지 전압(Vss) 레벨의 소스 라인(SL)과 전기적으로 연결되어 채널 내의 핫홀들이 제거된다. 이로 인하여 선택된 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터는 턴온 전압을 충분한 시간 동안 인가하여 채널 내에 잔류하는 핫홀(ⓗ)들을 효과적으로 제거하고, 비선택된 스트링의 드레인 선택 트랜지스터 및 소스 선택 트랜지스터는 턴온 전압을 짧은 시간 동안 인가하여 후속 리드 전압 인가 동작 시 부스팅 현상이 저하되는 현상을 억제하여 리드 디스터브 현상이 발생되는 것을 개선할 수 있다. 또한 비선택된 스트링들 중 선택된 스트링과 소스 라인을 공유하는 스트링의 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간을 나머지 비선택된 스트링의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간보다 길도록 제어함으로써, 리드 디스터브 현상을 더욱 개선할 수 있다. 또한 비선택된 스트링들의 드레인 선택 라인에 인가되는 턴온 전압의 인가 구간을 비선택된 스트링들의 소스 선택 라인에 인가되는 턴온 전압의 인가 구간보다 길도록 설정될 수 있다. 이에 따라 소스 선택 트랜지스터의 사이즈와 드레인 선택 트랜지스터의 사이즈가 상이할 경우, 소스 선택 트랜지스터와 드레인 선택 트랜지스터에 인가되는 턴온 전압의 인가 구간의 길이를 서로 상이하도록 조절할 수 있다.
도 16은 는 도 1의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 10000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(20000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(10000)과 통신할 수 있다. 또한 호스트(20000)와 메모리 시스템(10000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(10000)의 동작을 전반적으로 제어하며, 호스트(20000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(20000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 20은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로

Claims (21)

  1. 복수의 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및
    상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 선택된 스트링에 대응하는 상기 인가 구간을 제1 구간으로 설정하고, 상기 복수의 스트링들 중 비선택된 스트링들에 대응하는 상기 인가 구간을 상기 제1 구간보다 짧도록 설정하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 스트링들은 적어도 두 개의 스트링들당 하나의 소스 선택 라인을 공유하고, 상기 적어도 두 개의 스트링 각각은 서로 상이한 드레인 선택 라인과 연결되는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 스트링들 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트렌지스터, 다수의 메모리 셀들, 및 상기 소스 선택 트랜지스터를 포함하며,
    상기 전압 생성 회로는 상기 턴온 전압을 생성하고, 생성된 상기 턴온 전압을 상기 드레인 선택 트렌지스터와 연결된 상기 드레인 선택 라인 및 상기 소스 선택 트랜지스터와 연결된 상기 소스 선택 라인에 상기 설정된 인가 구간 동안 인가하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 로직은 상기 비선택된 스트링들 중 상기 선택된 스트링과 상기 소스 선택 라인을 공유하는 제1 비선택된 스트링의 상기 드레인 선택 트랜지스터에 인가되는 상기 턴온 전압의 상기 인가 구간을 상기 제1 구간보다 짧은 제2 구간으로 설정하고,
    상기 비선택된 스트링들 중 나머지 제2 비선택된 스트링의 상기 드레인 선택 트랜지스터 및 상기 소스 선택 트랜지스터에 인가되는 상기 턴온 전압의 상기 인가 구간을 상기 제2 구간보다 짧은 제3 구간으로 설정하는 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어 로직은 상기 비선택된 스트링들의 상기 드레인 선택 트랜지스터에 인가되는 상기 턴온 전압의 상기 인가 구간을 상기 제1 구간보다 짧은 제2 구간으로 설정하고,
    상기 비선택된 스트링들의 상기 소스 선택 트랜지스터에 인가되는 상기 턴온 전압의 상기 인가 구간을 상기 제2 구간보다 짧은 제3 구간으로 설정하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 제어 로직은 상기 채널 초기화 동작 후 상기 선택된 스트링의 워드라인들에 리드 전압 및 패스 전압을 인가하는 리드 전압 인가 동작을 수행하도록 상기 전압 제공 회로를 제어하는 메모리 장치.
  7. 복수의 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및
    상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 복수의 스트링들 중 상기 선택된 스트링과 소스 선택 라인을 공유하는 제1 비선택된 스트링의 상기 인가 구간을 제1 시간으로 설정하고, 상기 복수의 스트링들 중 나머지 제2 비선택된 스트링의 상기 인가 구간을 상기 제1 시간보다 짧은 제2 시간으로 설정하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 시간은 상기 제1 비선택된 스트링의 드레인 선택 트랜지스터에 상기 턴온 전압이 인가되는 구간이며,
    상기 제2 시간은 상기 제2 비선택된 스트링의 드레인 선택 트랜지스터에 상기 턴온 전압이 인가되는 구간인 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 로직은 제2 비선택된 스트링의 소스 선택 트랜지스터에 상기 턴온 전압이 인가되는 구간을 상기 제2 시간 또는 상기 제2 시간보다 짧은 제3 시간으로 설정하는 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제어 로직은 상기 선택된 스트링의 상기 인가 구간을 상기 제1 시간보다 긴 제4 시간으로 설정하는 메모리 장치.
  11. 제 7 항에 있어서,
    상기 제어 로직은 상기 채널 초기화 동작 후 상기 선택된 스트링의 워드라인들에 리드 전압 및 패스 전압을 인가하는 리드 전압 인가 동작을 수행하도록 상기 전압 제공 회로를 제어하는 메모리 장치.
  12. 복수의 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 스트링들 중 선택된 스트링의 리드 동작 중 채널 초기화 동작 시 상기 복수의 스트링들에 턴온 전압을 설정된 인가 구간 동안 인가하기 위한 전압 생성 회로; 및
    상기 턴온 전압이 상기 복수의 스트링들에 인가되는 상기 인가 구간을 설정하고, 상기 설정된 인가 구간 동안 상기 턴온 전압을 상기 복수의 스트링들에 인가하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 복수의 스트링들 중 비선택된 스트링들의 소스 선택 트랜지스터에 상기 턴온 전압을 제1 구간 동안 인가하고, 상기 비선택된 스트링들의 드레인 선택 트랜지스터에 상기 턴온 전압을 상기 제1 구간보다 긴 시간 동안 인가하도록 상기 인가 구간을 설정하는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수의 스트링들은 적어도 두 개의 스트링들당 하나의 소스 선택 라인을 공유하고, 상기 적어도 두 개의 스트링 각각은 서로 상이한 드레인 선택 라인과 연결되는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어 로직은 상기 비선택된 스트링들 중 상기 선택된 스트링과 상기 소스 선택 라인을 공유하는 제1 비선택된 스트링의 상기 드레인 선택 트랜지스터에 인가되는 상기 턴온 전압의 상기 인가 구간을 상기 제1 구간 보다 긴 제2 구간으로 설정하고,
    상기 비선택된 스트링들 중 나머지 제2 비선택된 스트링의 상기 드레인 선택 트랜지스터에 인가되는 상기 턴온 전압의 상기 인가 구간을 상기 제1 구간보다 길고 상기 제2 구간보다 짧은 제3 구간으로 설정하는 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제어 로직은 상기 선택된 스트링의 상기 인가 구간을 상기 비선택된 스트링들의 상기 인가 구간보다 길도록 설정하는 메모리 장치.
  16. 복수의 스트링들을 포함하는 메모리 셀 어레이가 제공되는 단계;
    채널 초기화 동작 시 상기 복수의 스트링들에 인가되는 턴온 전압의 인가 구간을 설정하되, 상기 복수의 스트링들 중 선택된 스트링에 대응하는 상기 인가 구간과 상기 복수의 스트링들 중 비선택된 스트링들에 대응하는 상기 인가 구간을 서로 상이하게 설정하는 단계; 및
    상기 채널 초기화 동작 시 상기 선택된 스트링 및 상기 비선택된 스트링에 상기 턴온 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 선택된 스트링에 대응하는 상기 인가 구간은 제1 구간이며, 상기 비선택된 스트링에 대응하는 상기 인가 구간은 상기 제1 구간보다 짧은 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 복수의 스트링들은 적어도 두 개의 스트링들당 하나의 소스 선택 라인을 공유하고, 상기 적어도 두 개의 스트링 각각은 서로 상이한 드레인 선택 라인과 연결되는 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 채널 초기화 동작 시 상기 비선택된 스트링들 중 상기 소스 선택 라인을 공유하는 제1 비선택된 스트링의 드레인 선택 라인에는 상기 제1 구간보다 짧은 제2 구간 동안 상기 턴온 전압이 인가되며,
    상기 비선택된 스트링들 중 상기 제1 비선택된 스트링을 제외한 나머지 제2 비선택된 스트링의 드레인 선택 라인 및 소스 선택 라인에는 상기 제2 구간보다 짧은 제3 구간 동안 상기 턴온 전압이 인가되는 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 채널 초기화 동작 시 상기 비선택된 스트링의 드레인 선택 라인에는 상기 제1 구간보다 짧은 제2 구간 동안 상기 턴온 전압이 인가되며.
    상기 비선택된 스트링의 소스 선택 라인에는 상기 제2 구간보다 짧은 제3 구간 동안 상기 턴온 전압이 인가되는 메모리 장치의 동작 방법.
  21. 제 16 항에 있어서,
    상기 채널 초기화 동작 단계 이 후, 상기 선택된 스트링의 워드라인들에 리드 전압 및 패스 전압을 인가하는 리드 전압 인가 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
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