KR102561249B1 - 디스플레이 장치 - Google Patents

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KR102561249B1
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Abstract

본 발명은 고해상도에서 개구율 확보가 용이하고 발광 품질이 개선된 디스플레이 장치를 위하여, 기판; 상기 기판 상에 배치되는 제1 색 발광용 제1 구동 박막트랜지스터 및 제1 스토리지 커패시터; 상기 제1 스토리지 커패시터의 일측에, 제1 방향을 따라 연장되어 소정 간격으로 서로 이격되어 배치되는, 제1 데이터선, 제2 데이터선 및 제3 데이터선을 포함하는, 데이터 배선부; 상기 제1 스토리지 커패시터의 타측에, 상기 제1 방향을 따라 연장되어 배치되는, 구동전압선; 및 상기 제1 구동 박막트랜지스터와 전기적으로 연결되는, 제1 화소전극을 포함하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 고해상도에서 개구율 확보가 용이하고 발광 품질이 개선된 디스플레이 장치에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광소자들을 형성하고, 유기발광소자들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
최근에는 고해상도의 디스플레이 장치에 대한 요구가 증대되고 있으며, 이에 따라 다양한 화소 설계를 갖는 패널들이 연구 및 개발되고 있다.
그러나 이러한 종래의 디스플레이 장치에는, 화소 배치에 의해 개구율이 저하되고 고해상도로 갈수록 배선에 걸리는 로드 증가로 발광 품질이 저하된다는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고해상도에서 개구율 확보가 용이하고 발광 품질이 개선된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되는 제1 색 발광용 제1 구동 박막트랜지스터 및 제1 스토리지 커패시터; 상기 제1 스토리지 커패시터의 일측에, 제1 방향을 따라 연장되어 소정 간격으로 서로 이격되어 배치되는, 제1 데이터선, 제2 데이터선 및 제3 데이터선을 포함하는, 데이터 배선부; 상기 제1 스토리지 커패시터의 타측에, 상기 제1 방향을 따라 연장되어 배치되는, 구동전압선; 및 상기 제1 구동 박막트랜지스터와 전기적으로 연결되는, 제1 화소전극을 포함하는, 디스플레이 장치가 제공된다.
본 실시시예에 따르면, 평면상에서, 상기 제1 화소전극은 상기 제1 방향을 따르는 단축과 상기 제1 방향과 교차하는 제2 방향을 따라는 장축을 가지며, 상기 제2 방향을 따라 연장되어 배치될 수 있다.
본 실시시예에 따르면, 상기 제1 화소전극은 상기 데이터 배선부와 중첩될 수 있다.
본 실시시예에 따르면, 상기 제1 화소전극은 상기 제1 데이터선, 상기 제2 데이터선 및 상기 제3 데이터선과 중첩될 수 있다.
본 실시시예에 따르면, 제1 색 발광용 제1 스위칭 박막트랜지스터;를 더 포함하고, 상기 제1 스위칭 박막트랜지스터는 상기 제1 데이터선에 연결될 수 있다.
본 실시시예에 따르면, 상기 제1 스토리지 커패시터의 타측에 상기 구동전압선과 소정 간격으로 이격되어, 상기 제1 방향을 따라 연장되어 배치되는, 공통전압선;을 더 포함할 수 있다.
본 실시시예에 따르면, 상기 공통전압선 하부에 배치되는 제1 도전층을 더 포함하고, 상기 공통전압선은 컨택홀을 통해 상기 제1 도전층과 연결될 수 있다.
본 실시시예에 따르면, 상기 구동전압선 하부에 제2 도전층을 더 포함하고, 상기 구동전압선은 컨택홀을 통해 상기 제2 도전층과 연결될 수 있다.
본 실시시예에 따르면, 상기 제1 도전층과 상기 제2 도전층은 동일 물질을 포함할 수 있다.
본 실시시예에 따르면, 상기 구동전압선 및 상기 공통전압선 사이에, 상기 제1 방향을 따라 연장되어 배치되는 초기화전압선;을 더 포함할 수 있다.
본 실시시예에 따르면, 제2 색 발광용 제2 구동 박막트랜지스터, 제2 스토리지 커패시터 및 상기 제2 구동 박막트랜지스터와 전기적으로 연결되는, 제2 화소전극; 및 제3 색 발광용 제3 구동 박막트랜지스터, 제3 스토리지 커패시터 및 상기 제3 구동 박막트랜지스터와 전기적으로 연결되는, 제3 화소전극; 을 더 포함하고, 평면상에서, 상기 제2 스토리지 커패시터 및 상기 제3 스토리지 커패시터는 상기 데이터 배선부 및 상기 구동전압선 사이에 배치될 수 있다.
본 실시예에 따르면, 상기 구동전압선은 상기 제1 구동 박막트랜지스터, 상기 제2 구동 박막트랜지스터 및 상기 제3 구동 박막트랜지스터에 동일한 구동전압을 공급할 수 있다.
본 실시시예에 따르면, 상기 제2 화소전극 및 상기 제3 화소전극 각각은 상기 제1 방향을 따르는 단축과 상기 제1 방향과 교차하는 제2 방향을 따라는 장축을 가지며, 상기 제2 방향을 따라 연장되어 배치될 수 있다.
본 실시시예에 따르면, 상기 제2 방향을 따라 연장되는 스캔선 및 센싱선을 더 포함하고, 상기 스캔선은 상기 제1 화소전극과 중첩이 회피될 수 있다.
본 실시시예에 따르면, 상기 스캔선으로부터 상기 제1 방향으로 연장되는 제1 연장선; 및 제1 색 발광용으로 제1 스위칭 반도체층을 포함하는 제1 스위칭 박막트랜지스터, 제2 색 발광용으로 제2 스위칭 반도체층을 포함하는 제2 스위칭 박막트랜지스터 및 제3 색 발광용으로 제3 스위칭 반도체층을 포함하는 제3 스위칭 박막트랜지스터;를 더 포함하고, 상기 제1 연장선은 상기 제1 스위칭 반도체층, 상기 제2 스위칭 반도체층 및 상기 제3 스위칭 반도체층과 적어도 일부가 중첩할 수 있다.
본 실시시예에 따르면, 상기 센싱선으로부터 상기 제1 방향으로 연장되는 제2 연장선; 및 제1 색 발광용으로 제1 센싱 반도체층을 포함하는 제1 센싱 박막트랜지스터, 제2 색 발광용으로 제2 센싱 반도체층을 포함하는 제2 센싱 박막트랜지스터 및 제3 색 발광용으로 제3 센싱 반도체층을 포함하는 제3 센싱 박막트랜지스터;를 더 포함하고, 상기 제2 연장선은 상기 제1 센싱 반도체층, 상기 제2 센싱 반도체층 및 상기 제3 센싱 반도체층과 적어도 일부가 중첩할 수 있다.
본 실시시예에 따르면, 상기 제1 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 제1 개구, 상기 제2 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 제2 개구 및 상기 제3 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 제3 개구를 갖는 절연층을 더 포함하고, 상기 제1 방향을 따르는 상기 제1 개구와 상기 제2 개구 사이 상기 절연층의 폭은, 상기 제1 방향을 따르는 상기 제2 개구와 상기 제3 개구 사이 상기 절연층의 폭과 동일할 수 있다.
본 실시시예에 따르면, 상기 제1 화소전극 상에 배치되는 제1 색 발광층을 포함하는 중간층; 상기 중간층 상에 배치되는 대향전극; 및 상기 제1 화소전극의 일측 또는 타측에 배치되며, 상기 공통전압선과 전기적으로 연결되는 보조전극;을 더 포함하고, 상기 보조전극은 상기 대향전극과 전기적으로 연결될 수 있다.
본 실시시예에 따르면, 상기 절연층은 상기 보조전극의 중앙부를 노출시키는 제1 홀을 더 갖고, 상기 중간층은 상기 제1 홀을 통해 상기 보조전극의 적어도 일부를 노출시키는 제2 홀을 더 가지며, 상기 보조전극은 상기 제1 홀 및 상기 제2 홀을 통해 상기 대향전극과 전기적으로 연결될 수 있다.
본 발명의 다른 관점에 따르면, 제1 색 발광용 제1 화소, 제2 색 발광용 제2 화소, 및 제3 색 발광용 제3 화소를 포함하는, 화소부를 구비하는 디스플레이 장치로서, 상기 화소부는, 제1 색 발광용 제1 스토리지 커패시터, 제2 색 발광용 제2 스토리지 커패시터 및 제3 색 발광용 제3 스토리지 커패시터를 포함하는, 스토리지부; 상기 스토리지부 일측에, 제1 방향을 따라 연장되어 소정 간격으로 서로 이격되어 배치되며, 상기 제1 화소에 데이터 신호를 전달하는 제1 데이터선, 상기 제2 화소에 데이터 신호를 전달하는 제2 데이터선 및 상기 제3 화소에 데이터 신호를 전달하는 제3 데이터선을 포함하는, 데이터 배선부; 및 상기 스토리지부 타측에, 상기 제1 방향을 따라 연장되어 배치되며, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소에 구동전원을 공급하는, 구동전압선을 구비하는, 디스플레이 장치가 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고해상도에서 개구율 확보가 용이하고 발광 품질이 개선된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가 회로도이다.
도 4은 도 3의 화소 회로를 구비한 화소부를 개략적으로 도시하는 배치도이다.
도 5 내지 도 8은 도 4의 화소 회로를 구성하는 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 적층구조를 개략적으로 도시하는 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소 회로를 구비한 화소부를 개략적으로 도시하는 배치도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 디스플레이 장치는 기판(100)을 구비한다. 기판(100)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다.
기판(100)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소부(PXU)들이 배치될 수 있다. 화소부(PXU)는 적어도 하나 이상의 화소를 포함할 수 있다. 본 실시예의 화소부(PXU)는 복수의 화소들(PX1, PX2, PX3)를 포함한다. 복수의 화소들(PX1, PX2, PX3) 각각은 서로 다른 색을 발광할 수 있다. 예컨대, 제1 화소(PX1)는 제1 색을 발광하고, 제2 화소(PX2)는 제2 색을 발광하고, 제3 화소(PX3)는 제3 색을 발광할 수 있다. 이때 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 또한, 본 실시예에서는 화소부(PXU)의 복수의 화소들(PX1, PX2, PX3)은 스트라이프(stripe) 형태로 배열된 구조를 도시하나, 다른 실시예로 화소부(PXU)는 펜타일(pentile) 형태로 배열될 수도 있다.
기판(100)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가 회로도들이다.
도 2를 참조하면, 화소는 화소회로(PC) 및 화소회로(PC)에 연결된 표시소자를 포함한다. 도 2의 화소는 복수의 화소들(PX1, PX2, PX3) 중 하나이다. 도 2에서는 표시소자로서 유기발광다이오드(OLED)를 도시하고 있다. 화소회로(PC)는 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 도 2의 화소회로(PC)에서 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2)는 P형으로 구비되나, N형으로 구비될 수도 있다.
제1 박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류(Id)를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류(Id)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)은 제2 전원전압(ELVSS)을 공급받을 수 있다.
제2 박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스위칭 전압에 따라 데이터선(DL)으로부터 입력된 데이터 전압을 제1 박막트랜지스터(T1)로 전달한다. 스토리지 커패시터(Cst)는 제2 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2 박막트랜지스터(T2)로부터 전송받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
도 2에서는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터의 개수 및 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다.
다른 실시예로 도 3을 참조하면, 도 3의 화소회로(PC)는 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 제3 박막트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 도 3의 화소회로(PC)에서 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2) 및 제3 박막트랜지스터(T3)는 N형으로 구비되나, P형으로 구비될 수도 있다.
도 2와 유사하게, 제1 박막트랜지스터(T1)는 구동 박막트랜지스터이고, 제2 박막트랜지스터(T2)는 스위칭 박막트랜지스터이며, 도 3의 화소회로(PC)에서는 제3 박막트랜지스터(T3)를 포함하는 보상회로를 더 구비할 수 있다. 보상회로는 구동　박막트랜지스터의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로로서, 하나 이상의　박막트랜지스터로 구성될 수 있다.
제3 박막트랜지스터(T3)는 센싱 박막트랜지스터로서, 센싱선(SSL)에 접속된 게이트 전극과, 레퍼런스 라인(RL)에 접속된 제1 연결전극(즉, 소스전극)과, 발광 소자(OLED)에 접속된 제2 연결전극(즉, 드레인전극)을 포함할 수 있다. 제3 박막트랜지스터(T3)는　레퍼런스 라인(RL)을 통해 전달되는 초기화전압(또는　센싱전압)을 제1 박막트랜지스터(T1)의　센싱노드에 공급하거나 제1 박막트랜지스터(T1)의　센싱노드 또는　레퍼런스 라인(RL)의 전압 또는 전류를　센싱할 수 있도록 동작한다.
제3 박막트랜지스터(T3)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 박막트랜지스터인 제2 박막트랜지스터(T2)와 동일/유사하거나 다를 수 있다. 즉 본 실시예와 같이, 제2 박막트랜지스터(T2)는 스캔선(SL)에 게이트 전극이 연결되고,　제3 박막트랜지스터(T3)는 센싱선(SSL)에 게이트 전극이 연결될 수 있다. 다른 실시예로, 제2 박막트랜지스터(T2)의 게이트 전극에 연결된 스캔서(SL)과　제3 박막트랜지스터(T3)의 게이트 전극에 연결된 센싱선(SSL)은 공통으로 공유하도록 연결될 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치의 화소(PX)가 도 3의 화소회로(PC)를 구비하는 경우를 예로 설명하도록 한다.
도 4은 도 3의 화소 회로를 구비한 화소부(PXU)를 개략적으로 도시하는 배치도이고, 도 5 내지 도 8은 도 4의 화소 회로를 구성하는 구성요소들을 층별로 개략적으로 도시하는 배치도들이며, 도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 적층구조를 개략적으로 도시하는 단면도이다.
이하에서는, 도 4 내지 도 9를 참조하여, 도 3에 도시된 화소부(PXU)의 구체적 구조에 대하여 설명한다.
도 5 내지 도 8 각각은 동일층에 위치하는 배선, 전극, 반도체층 등의 배치를 도시한 것으로서, 도 5 내지 도 8에 도시된 층들 사이에는 절연층들이 개재될 수 있다. 예컨대, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 게이트절연층(103, 도 9 참조)이 개재되고, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 층간절연층(105, 도 10 참조)이 개재되며, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 평탄화절연층(107, 도 10 참조)이 개재된다. 그리고, 도 8에 도시된 층 상에는 화소의 발광영역을 정의하는 절연층(109, 도 10 참조)이 개재된다. 전술한 절연층들 중 적어도 일부 절연층에 정의된 콘택홀을 통해, 도 5 내지 도 8에 도시된 층들은 서로 전기적으로 연결될 수 있다.
도 4를 참조하면, 화소부(PXU)는 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함한다. 각각의 화소는 하나 이상의 박막트랜지스터와 스토리지 커패시터를 포함할 수 있다. 본 실시예예서, 제1 화소(PX1)는 제1 구동 반도체층(ACT11), 제1 구동 게이트전극(G11) 및 제1 구동 연결전극(A11)을 포함하는 제1 구동 박막트랜지스터(T11), 제1 스위칭 반도체층(ACT12), 제1 스위칭 게이트전극(G12) 및 제1 스위칭 연결전극(A12)을 포함하는 제1 스위칭 박막트랜지스터(T12), 제1 센싱 반도체층(ACT13), 제1 센싱 게이트전극(G13) 및 제1 센싱 연결전극(A13)을 포함하는 제1 센싱 박막트랜지스터(T13)를 구비할 수 있다.
제2 화소(PX2)는 제2 구동 반도체층(ACT21), 제2 구동 게이트전극(G21) 및 제2 구동 연결전극(A21)을 포함하는 제2 구동 박막트랜지스터(T21), 제2 스위칭 반도체층(ACT22), 제2 스위칭 게이트전극(G22) 및 제2 스위칭 연결전극(A22)을 포함하는 제2 스위칭 박막트랜지스터(T22), 제2 센싱 반도체층(ACT23), 제2 센싱 게이트전극(G23) 및 제2 센싱 연결전극(A23)을 포함하는 제2 센싱 박막트랜지스터(T23)를 구비할 수 있다.
제3 화소(PX3)는 제3 구동 반도체층(ACT31), 제3 구동 게이트전극(G31) 및 제3 구동 연결전극(A31)을 포함하는 제3 구동 박막트랜지스터(T31), 제3 스위칭 반도체층(ACT32), 제3 스위칭 게이트전극(G32) 및 제3 스위칭 연결전극(A32)을 포함하는 제3 스위칭 박막트랜지스터(T32), 제3 센싱 반도체층(ACT33), 제3 센싱 게이트전극(G33) 및 제3 센싱 연결전극(A33)을 포함하는 제3 센싱 박막트랜지스터(T33)를 구비할 수 있다. 상기 "연결전극"은 소스전극 또는 드레인전극을 의미할 수 있다.
화소부(PXU)는 열 방향(y 방향, 제1 방향)을 따라 연장되며, 데이터신호, 공통전압(ELVSS), 초기화전압 및 구동전압(ELVDD)을 각각 인가하는 데이터배선부(150), 공통전압선(131), 초기화전압선(133) 및 구동전압선(135)을 포함한다. 초기화전압선(133)은 제3 박막트랜지스터(T3)에 연결되어 레퍼런스 라인(RL)(도 3 참조)으로 동작할 수 있다. 그리고, 화소부(PXU)는 데이터배선부(150) 등과 교차하며, 스캔신호 및 센싱신호를 각각 인가하며 행 방향(x 방향)을 따라 연장된 스캔선(121) 및 센싱선(123)을 포함한다.
본 실시예에서, 데이터배선부(150)는 제1 화소(PX1)에 데이터신호를 공급하는 제1 데이터선(151), 제2 화소(PX2)에 데이터신호를 공급하는 제2 데이터선(152) 및 제3 화소(PX3)에 데이터신호를 공급하는 제3 데이터선(153)을 포함한다. 데이터배선부(150)은 화소부(PXU)의 일측에 편향되어 배치될 수 있다. 또한, 구동전압선(135)은 각 화소마다 별도로 구비되는 것이 아니고, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)에 구동전압(ELVDD)를 동시에 인가할 수 있도록 1개의 배선으로 구비된다. 이를 통해 고해상도를 요구하는 디스플레이 장치에서 공간을 더욱 효율적으로 사용, 설계할 수 있다.
그리고, 화소(PX)는 박막트랜지스터(T1 내지 T3, 도 3 참조) 및 스토리지 커패시터(Cst), 이들과 전기적으로 연결된 유기발광소자(300, 도 9 참조)를 포함한다. 이하에서는, 설명의 편의를 위해 적층 순서에 따라 설명한다.
도 4, 도 5 및 도 9를 참조하면, 제1 화소(PX1)의 제1 화소회로(PC1)는 제1 구동 박막트랜지스터(T11), 제1 스위칭 박막트랜지스터(T12) 및 제1 센싱 박막트랜지스터(T13)를 포함하고, 제2 화소(PX2)의 제2 화소회로(PC2)는 제2 구동 박막트랜지스터(T21), 제2 스위칭 박막트랜지스터(T22) 및 제2 센싱 박막트랜지스터(T23)를 포함하며, 제3 화소(PX3)의 제3 화소회로(PC3)는 제3 구동 박막트랜지스터(T31), 제3 스위칭 박막트랜지스터(T32) 및 제3 센싱 박막트랜지스터(T33)를 포함한다. 제1, 2, 3 구동 박막트랜지스터(T11, T21, T31), 제1, 2, 3 스위칭 박막트랜지스터(T12, T22, T32) 및 제1, 2, 3 센싱 박막트랜지스터(T13, T23, T33)의 반도체층들(ACT11, ACT12, ACT13, ACT21, ACT22, ACT23, ACT31, ACT32, ACT33, 이하 ACTS)은 모두 동일 층에 배치된다.
반도체층들(ACTS)은 기판(100) 상에 배치된 버퍼층(101) 상에 배치된다. 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(101)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다.
반도체층들(ACTS)은 다결정 실리콘으로 형성될 수 있다. 또는, 반도체층들(ACTS)은 비정질 실리콘이나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체층으로 형성될 수 있다. 이하에서는, 설명의 편의를 위하여 다결정 실리콘으로 형성되는 경우를 설명한다.
반도체층들(ACTS)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극으로 도 7의 층들에 연결될 수 있다.
제1 구동 반도체층(ACT11)은 제1 구동 채널영역(CA11), 제1 구동 채널영역(CA11)의 양측의 제1 구동 소스영역(SA11) 및 제1 구동 드레인영역(DA11)을 포함할 수 있다. 제1 스위칭 반도체층(ACT12)은 제1 스위칭 채널영역(CA12), 제1 스위칭 채널영역(CA12)의 양측에 제1 스위칭 소스영역(SA12) 및 제1 스위칭 드레인영역(DA12)을 포함할 수 있다. 제1 센싱 반도체층(ACT13)은 제1 센싱 채널영역(CA13), 제1 센싱 채널영역(CA13)의 양측에 제1 센싱 소스영역(SA13) 및 제1 센싱 드레인영역(DA13)을 포함할 수 있다.
제2 구동 반도체층(ACT21)은 제2 구동 채널영역(CA21), 제2 구동 채널영역(CA21)의 양측의 제2 구동 소스영역(SA21) 및 제2 구동 드레인영역(DA21)을 포함할 수 있다. 제2 스위칭 반도체층(ACT12)은 제2 스위칭 채널영역(CA12), 제2 스위칭 채널영역(CA12)의 양측에 제2 스위칭 소스영역(SA12) 및 제2 스위칭 드레인영역(DA12)을 포함할 수 있다. 제2 센싱 반도체층(ACT13)은 제2 센싱 채널영역(CA13), 제2 센싱 채널영역(CA13)의 양측에 제2 센싱 소스영역(SA13) 및 제2 센싱 드레인영역(DA13)을 포함할 수 있다.
제3 구동 반도체층(ACT31)은 제3 구동 채널영역(CA31), 제3 구동 채널영역(CA31)의 양측의 제3 구동 소스영역(SA31) 및 제3 구동 드레인영역(DA31)을 포함할 수 있다. 제3 스위칭 반도체층(ACT32)은 제3 스위칭 채널영역(CA32), 제3 스위칭 채널영역(CA32)의 양측에 제3 스위칭 소스영역(SA32) 및 제3 스위칭 드레인영역(DA32)을 포함할 수 있다. 제3 센싱 반도체층(ACT33)은 제3 센싱 채널영역(CA33), 제3 센싱 채널영역(CA33)의 양측에 제3 센싱 소스영역(SA33) 및 제3 센싱 드레인영역(DA33)을 포함할 수 있다.
반도체층들(ACTS) 하부에는 금속을 포함하는 차폐막(217, 도 9 참조)이 배치될 수 있다. 차폐막(217)은 전면발광형으로 형성되는 디스플레이 장치에 있어서, 기판(100) 측으로 입사되는 빛을 차단하는 기능을 한다. 반도체층(120)과 차폐막(217) 사이에는 버퍼층(101)이 개재될 수 있다.
반도체층들(ACTS) 상에는 게이트절연층(103)이 위치한다. 게이트절연층(103)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 게이트절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 4, 도 6 및 도 9를 참조하면, 게이트절연층(103) 상에 스캔선(121), 센싱선(123), 제1, 2, 3 하부전극층(141, 142, 143) 및 제1, 2 도전층(125, 127)이 배치된다. 스캔선(121), 센싱선(123), 제1, 2, 3 하부전극층(141, 142, 143) 및 제1, 2 도전층(125, 127)은 동일 물질을 포함한다. 예컨대, 스캔선(121), 센싱선(123), 제1, 2, 3 하부전극층(141, 142, 143) 및 제1, 2 도전층(125, 127)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
스캔선(121), 센싱선(123), 제1, 2, 3 하부전극층(141, 142, 143)의 일부 또는 돌출된 부분은 박막트랜지스터들(T11 내지 T33)의 게이트전극에 해당한다.
스캔선(121)은 행 방향(x 방향, 제2 방향)을 따라 연장되며, 스캔선(121)의 일측에는 스캔선(121)으로부터 열 방향(y 방향, 제1 방향)을 따라 연장된 제1 연장선(122)이 위치한다. 제1 연장선(122) 중 제1 스위칭 반도체층(ACT12), 제2 스위칭 반도체층(ACT22) 및 제3 스위칭 반도체층(ACT32)과 적어도 일부가 중첩할 수 있다. 제1 연장선(122) 중 제1 스위칭 채널영역(CA12)과 중첩되는 영역은 제1 스위칭 게이트전극(G12)에 해당하고, 제1 연장선(122) 중 제2 스위칭 채널영역(CA22)과 중첩되는 영역은 제2 스위칭 게이트전극(G22)에 해당하고, 제1 연장선(122) 중 제3 스위칭 채널영역(CA32)과 중첩되는 영역은 제3 스위칭 게이트전극(G32)에 해당한다.
센싱선(123)은 행 방향(x 방향, 제2 방향)을 따라 연장되며, 센싱선(123)의 일측에는 센싱선(123)으로부터 열 방향(y 방향, 제1 방향)을 따라 연장된 제2 연장선(124)이 위치한다. 제2 연장선(124) 중 제1 센싱 반도체층(ACT31), 제2 센싱 반도체층(ACT32) 및 제3 센싱 반도체층(ACT33)과 적어도 일부가 중첩할 수 있다. 제2 연장선(124) 중 제1 센싱 채널영역(CA13)과 중첩되는 영역은 제1 센싱 게이트전극(G13)에 해당하고, 제1 연장선(122) 중 제2 센싱 채널영역(CA23)과 중첩되는 영역은 제2 센싱 게이트전극(G23)에 해당하고, 제1 연장선(122) 중 제3 센싱 채널영역(CA33)과 중첩되는 영역은 제3 센싱 게이트전극(G33)에 해당한다.
이와 같이 제1 스위칭 게이트전극(G12), 제2 스위칭 게이트전극(G22), 제3 스위칭 게이트전극(G32)이 하나의 제1 연장선(122) 상에 형성되고, 제1 센싱 게이트전극(G13), 제2 센싱 게이트전극(G23), 제3 센싱 게이트전극(G33)이 하나의 제2 연장선(124) 상에 형성됨으로써, 게이트전극들이 각기 다른 배선에 형성되는 것에 비해 공간을 줄일 수 있어 고해상도에 적합한 화소를 구현할 수 있다.
제1, 2, 3 하부전극층(141, 142, 143)은 제1 연장선(122)과 제2 연장선(124) 사이에 배치되며, 열 방향(y 방향, 제1 방향)을 따라 배치된다. 제1 하부전극층(141) 중 제1 구동 채널영역(CA11)과 중첩되는 영역은 제1 구동 게이트전극(G11)에 해당하고, 제2 하부전극층(142) 중 제2 구동 채널영역(CA21)과 중첩되는 영역은 제2 구동 게이트전극(G21)에 해당하고, 제3 하부전극층(143) 중 제3 구동 채널영역(CA31)과 중첩되는 영역은 제3 구동 게이트전극(G31)에 해당한다.
제1 하부전극층(141)은 구동 게이트전극이면서 동시에 제1 스토리지 커패시터(Cst1)의 하부 스토리지 축전판으로 사용된다. 제2 하부전극층(142)은 구동 게이트전극이면서 동시에 제2 스토리지 커패시터(Cst2)의 하부 스토리지 축전판으로 사용된다. 제3 하부전극층(143)은 구동 게이트전극이면서 동시에 제3 스토리지 커패시터(Cst3)의 하부 스토리지 축전판으로 사용된다.
제1 도전층(125) 및 제2 도전층(127)은 후술할 도 7의 공통전압선(131) 및 구동전압선(135)과 각각 컨택하여, 대면적 디스플레이 장치에서 IR 드롭 현상을 완화시킬 수 있다.
스캔선(121), 센싱선(123), 제1, 2, 3 하부전극층(141, 142, 143) 및 제1, 2 도전층(125, 127) 상에는 층간절연층(105)이 위치한다. 층간절연층(105)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 층간절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 층간절연층(105)은 전술한 무기 절연 물질로 형성된 막 및 유기 절연 물질로 형성된 막을 포함할 수 있다.
도 4, 도 7 및 도 9를 참조하면, 층간절연층(105) 상에 공통전압선(131), 초기화전압선(133), 구동전압선(135), 데이터배선부(150) 및 제1, 2, 3 상부전극층(161, 162, 163)이 배치된다. 공통전압선(131), 초기화전압선(133), 구동전압선(135), 데이터배선부(150) 및 제1, 2, 3 상부전극층(161, 162, 163)은 동일 물질을 포함한다. 예컨대, 공통전압선(131), 초기화전압선(133), 구동전압선(135), 데이터배선부(150) 및 제1, 2, 3 상부전극층(161, 162, 163)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 공통전압선(131), 초기화전압선(133), 구동전압선(135), 데이터배선부(150) 및 제1, 2, 3 상부전극층(161, 162, 163)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
공통전압선(131), 초기화전압선(133), 구동전압선(135), 데이터배선부(150)는 열 방향(y 방향, 제1 방향)을 따라 연장되도록 배치된다. 데이터배선부(150)는 제1, 2, 3 상부전극층(161, 162, 163)의 일측에 배치되고, 공통전압선(131), 초기화전압선(133), 구동전압선(135)은 제1, 2, 3 상부전극층(161, 162, 163)의 타측에 배치될 수 있다.
공통전압선(131)은 층간절연층(105)을 관통하는 콘택홀(131b)을 통해 제1 도전층(125)과 연결되고, 구동전압선(135)은 층간절연층(105)을 관통하는 콘택홀(135b)을 통해 제2 도전층(127)과 연결된다. 이처럼 공통전압선(131) 및 구동전압선(135)은 이중층 구조로 형성되어, 대면적 디스플레이 장치에서 IR 드롭 현상을 완화시킬 수 있다.
초기화전압선(133)은 층간절연층(105)을 관통하는 콘택홀(133a)을 통해 제1, 2, 3 센싱 반도체층(ACT13, ACT23, ACT33)의 소스영역 또는 드레인영역과 연결된다.
구동전압선(135)은 층간절연층(105)을 관통하는 콘택홀(135a)을 통해 제1, 2, 3 구동 반도체층(ACT11, ACT21, ACT 31)의 소스영역 또는 드레인영역과 연결된다.
제1 상부전극층(161)은 층간절연층(105)을 관통하는 콘택홀(161a)을 통해 제1 구동 반도체층(ACT11)의 소스영역 또는 드레인영역에 연결되고, 콘택홀(161b)을 통해 제1 센싱 반도체층(ACT13)의 소스영역 또는 드레인영역에 연결된다. 제2 상부전극층(162)은 층간절연층(105)을 관통하는 콘택홀(162a)을 통해 제2 구동 반도체층(ACT21)의 소스영역 또는 드레인영역에 연결되고, 콘택홀(162b)을 통해 제2 센싱 반도체층(ACT23)의 소스영역 또는 드레인영역에 연결된다. 제3 상부전극층(163)은 층간절연층(105)을 관통하는 콘택홀(163a)을 통해 제3 구동 반도체층(ACT31)의 소스영역 또는 드레인영역에 연결되고, 콘택홀(163b)을 통해 제3 센싱 반도체층(ACT33)의 소스영역 또는 드레인영역에 연결된다.
제1, 2, 3 상부전극층(161, 162, 163)은 제1, 2, 3 구동 박막트랜지스터(T11, T21, T31)의 소스전극 또는 드레인전극이면서 동시에 제1, 2, 3 스토리지 커패시터(Cst1, Cst2, Cst3)의 상부 스토리지 축전판으로 사용된다. 도 6의 제1, 2, 3 하부전극층(141, 142, 143)은 각각 제1, 2, 3 상부전극층(161, 162, 163)과 중첩하도록 배치되어 제1, 2, 3 스토리지 커패시터(Cst1, Cst2, Cst3)를 형성한다.
데이터배선부(150)는 열 방향(y 방향, 제1 방향)을 따라 연장되며, 층간절연층(105)을 관통하는 콘택홀(150a)을 통해 제1, 2, 3 스위칭 반도체층(ACT12, ACT22, ACT32)의 소스영역 또는 드레인영역과 연결된다.
데이터배선부(150)는 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153)을 포함한다. 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153)은 서로 소정 간격(w)으로 이격되어 배치될 수 있다. 예컨대, 65인치 디스플레이 장치의 경우 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153) 간의 간격(w)은 약 2㎛ 내지 4㎛로 형성될 수 있다. 다만, 상기 간격은 디스플레이 장치의 크기 및 화소의 개수에 따라 다르게 구현될 수 있다.
본 실시예에서는, 제1, 2, 3 스토리지 커패시터(Cst1, Cst2, Cst3)의 일측에 데이터배선부(150)가 밀집하여 배치되고, 제1, 2, 3 스토리지 커패시터(Cst1, Cst2, Cst3)의 타측에 구동전압선(135)이 배치된다. 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153)이 제1, 2, 3 스토리지 커패시터(Cst1, Cst2, Cst3)의 일측에 치우쳐 형성됨에 따라, 각 화소 사이에 각각 배치되는 경우에 비해 공간을 활용을 최대화할 수 있다.
공통전압선(131), 초기화전압선(133), 구동전압선(135), 데이터배선부(150) 및 제1, 2, 3 상부전극층(161, 162, 163) 상에는 평탄화절연층(107)이 위치한다. 평탄화절연층(107)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
도 4, 도 8 및 도 9를 참조하면, 평탄화절연층(107) 상에 제1, 2, 3 화소전극(320R, 320G, 320B)이 위치한다. 제1, 2, 3 화소전극(320R, 320G, 320B)은 평탄화절연층(107)에 정의된 콘택홀(320a)을 통해 제1, 2, 3 상부전극층(161, 162, 163)에 연결된다. 제1, 2, 3 화소전극(320R, 320G, 320B)은 제1, 2, 3 상부전극층(161, 162, 163)과 연결되어 제1, 2, 3 구동 박막트랜지스터(T11, T21, T31)의 소스전극 또는 드레인전극에 연결될 수 있다.
제1, 2, 3 화소전극(320R, 320G, 320B) 각각은 행 방향(x 방향, 제2 방향)을 따라 연장되도록 배치될 수 있다. 즉 평면상에서, 제1, 2, 3 화소전극(320R, 320G, 320B) 각각은 열 방향(y 방향, 제1 방향)을 따르는 단축과 행 방향(x 방향, 제2 방향)을 따르는 장축을 갖도록 구비될 수 있다.
제1, 2, 3 화소전극(320R, 320G, 320B) 각각은 데이터배선부(150)와 중첩될 수 있다. 즉, 제1, 2, 3 화소전극(320R, 320G, 320B) 각각은 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153)과 동시에 중첩될 수 있다. 본 실시예에서는, 제1, 2, 3 화소전극(320R, 320G, 320B) 각각이 모두 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153)과 동시에 중첩되는 것을 도시하고 있으나, 다른 실시예로 제1, 2, 3 화소전극(320R, 320G, 320B) 중 적어도 하나의 이상의 화소전극이 제1 데이터선(151), 제2 데이터선(152) 및 제3 데이터선(153)과 동시에 중첩될 수도 있다.
제1, 2, 3 화소전극(320R, 320G, 320B) 각각은 구동전압선(135)와 적어도 일부가 중첩되도록 배치된다. 이를 통해 COLED 캡(도 3 참조)을 증가시킬 수 있어, 스토리지 커패시터(Cst)에 저장된 전압 변동량을 최소화하여 안정화된 화소회로를 구축할 수 있다.
한편 제1, 2, 3 화소전극(320R, 320G, 320B)은 스캔선(121)과 중첩이 회피되도록 배치된다. 도 4에서 제1 화소전극(230R)이 스캔선(121) 중첩되지 않도록 설계됨에 따라, 제1 화소전극(230R)과 스캔선(121) 사이 캡에 의한 로드 증가를 최소화할 수 있다.
제1, 2, 3 화소전극(320R, 320G, 320B)은 반사 전극일 수 있다. 예를 들어, 제1, 2, 3 화소전극(320R, 320G, 320B)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
제1, 2, 3 화소전극(320R, 320G, 320B) 상에는 발광영역(EM1, EM2, EM3)을 정의하는 절연막(109, 도 9 참조)이 위치한다. 절연층(109)은 발광영역(EM1, EM2, EM3)을 정의하기 위한 복수의 개구들을 포함하며, 발광영역(EM1, EM2, EM3) 각각은 제1, 2, 3 개구(OP1, OP2, OP3)에 의해 정의된다. 예컨대, 절연층(109)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 포함할 수 있다.
도 8을 참조하면, 행 방향(x 방향, 제2 방향)을 따르는 제1 개구(OP1)와 제2 개구(OP2) 사이의 절연층(109)의 폭(L1)은 행 방향(x 방향, 제2 방향)을 따르는 제2 개구(OP2)와 제3 개구(OP3) 사이의 절연층(109)의 폭(L2)와 동일하다. 이와 같이 절연층(109)의 폭을 화소마다 동일하게 형성함에 따라, 절연층(109)을 통한 빛샘 이슈에서 혼색 문제를 효과적으로 제어할 수 있다.
한편 도 9에서는 일 화소의 단면을 도시하고 있는데, 복수의 화소들(PX1, PX2, PX3)의 단면 구조는 서로 유사한 바, 도 9에서는 제1 화소(PX1)를 일 예로 도시하였다.
도 9를 참조하면, 절연층(109)에 의해 노출된 제1 화소전극(320R) 상에는 중간층(310)이 배치된다. 중간층(310)은 발광층(312)을 포함할 수 있으며, 발광층(312)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 중간층(310)은 저분자 유기물 또는 고분자 유기물일 수 있다.
도시되지는 않았으나, 발광층(312)의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층(311, 313)이 선택적으로 더 배치될 수 있다.
대향전극(330)은 투광성 전극일 수 있다. 예컨대, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
다시 도 8 및 도 9을 참조하면, 제1, 2, 3 화소전극(320R, 320G, 320B)의 일측에는 보조전극(340)이 배치된다. 보조전극(340)은 하부로 평탄화 절연층(107)에 정의된 콘택홀(340a)을 통해 공통전압선(131)과 전기적으로 연결되고, 상부로 관통홀(H)을 통해 대향전극(330)과 전기적으로 연결될 수 있다.
관통홀(H)은 절연층(109)을 관통하는 제1 홀(H1) 및 중간층(310)의 기능층(311, 313)을 관통하는 제2 홀(H2)을 포함한다. 제1 홀(H1)은 화소전극(320)을 노출하는 개구를 형성하는 과정에서 동시에 형성될 수 있으며, 제2 홀(H2)은 예컨대 레이저 드릴링법으로 형성될 수 있다. 기능층(311, 313)은 대향전극(330)과 유사하게 기판(100) 상의 전면에 형성되기 때문에, 보조전극(340)과 대향전극(330)을 컨택하도록 하기 위해 보조전극(340) 상에 위치한 기능층(311, 313)을 제거해야 한다. 따라서 기능층(311, 313)에 레이저를 조사하여 제2 홀(H2)을 형성함으로써 보조전극(340)과 대향전극(330)이 전기적으로 연결될 수 있다.
보조전극(340)은 절연층(109)을 관통하는 제1 홀(H1) 및 중간층에서 발광층을 제외한 기능층(311, 313)을 관통하는 제2 홀(H2)을 통해 대향전극(330)과 연결될 수 있다. 이러한 보조전극(340)을 통해 대면적 디스플레이 장치에서 IR 드롭 현상을 완화시킬 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소부(PXU')의 화소 회로를 개략적으로 도시하는 배치도이다.
도 10을 참조하면, 전술한 실시예와 복수의 화소들(PX1, PX2, PX3)의 배치, 구체적으로 제1, 2, 3 화소전극(320R, 320G, 320B)의 배치에서 차이가 있다. 도 10의 실시예에서 제1, 2, 3 화소전극(320R, 320G, 320B)는 열 방향(y 방향, 제1 방향)을 따라 연장되도록 배치된다. 제1, 2, 3 화소전극(320R, 320G, 320B) 하부의 층들의 구성은 전술한 실시예와 동일할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
T11, T21, T31: 제1, 2, 3 구동 박막트랜지스터
T12, T22, T32: 제1, 2, 3 스위칭 박막트랜지스터
T13, T23, T33: 제1, 2, 3 센싱 박막트랜지스터
Cst1, Cst2, Cst3: 제1, 2, 3 스토리지 커패시터
PX1, PX2, PX3: 제1, 2, 3 화소
EM1, EM2, EM3: 발광영역
PC1, PC2, PC3: 제1, 2, 3 화소회로
100: 기판
109: 절연층
121: 스캔선
122, 124: 제1, 2 연장선
123: 센싱선
125, 127: 및 제1, 2 도전층
131: 공통전압선
131b, 133a, 135a, 135b, 150a, 161a, 161b, 162a, 162b, 163a, 163b: 콘택홀
133: 초기화전압선
135: 구동전압선
141, 142, 143: 제1, 2, 3 하부전극층
161, 162, 163: 제1, 2, 3 상부전극층
150: 데이터배선부
151, 152, 153: 제1, 2, 3 데이터선
217: 차폐막
320R, 320G, 320B: 제1, 2, 3 화소전극
300: 유기발광소자
311, 313: 기능층
330: 대향전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 색 발광용 제1 구동 박막트랜지스터 및 제1 스토리지 커패시터를 포함하는, 제1 화소 회로;
    상기 제1 화소 회로와 제1 방향으로 이웃하도록 상기 기판 상에 배치되는, 제2 화소 회로;
    상기 제2 화소 회로와 상기 제1 방향으로 이웃하도록 상기 기판 상에 배치되는, 제3 화소 회로;
    상기 제1 스토리지 커패시터의 일측에, 상기 제1 방향을 따라 연장되어 소정 간격으로 서로 이격되어 배치되는, 제1 데이터선, 제2 데이터선 및 제3 데이터선을 포함하는, 데이터 배선부;
    상기 제1 스토리지 커패시터의 타측에, 상기 제1 방향을 따라 연장되어 배치되는, 구동전압선;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되는, 스캔선;
    상기 스캔선으로부터 상기 제1 방향으로 연장되어 상기 제1 내지 제3 화소 회로에 연속적으로 연결되는, 제1 연장선; 및
    상기 제1 구동 박막트랜지스터와 전기적으로 연결되는, 제1 화소전극;
    을 포함하는, 디스플레이 장치.
  2. 제1항에 있어서,
    평면상에서, 상기 제1 화소전극은 상기 제1 방향을 따르는 단축과 상기 제2 방향을 따르는 장축을 가지며, 상기 제2 방향을 따라 연장되어 배치되는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 화소전극은 상기 데이터 배선부와 중첩되는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1 화소전극은 상기 제1 데이터선, 상기 제2 데이터선 및 상기 제3 데이터선과 중첩되는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1 화소 회로는 제1 색 발광용 제1 스위칭 박막트랜지스터를 더 포함하고,
    상기 제1 스위칭 박막트랜지스터는 상기 제1 데이터선에 연결되는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 스토리지 커패시터의 타측에 상기 구동전압선과 소정 간격으로 이격되어, 상기 제1 방향을 따라 연장되어 배치되는, 공통전압선;을 더 포함하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 공통전압선 하부에 배치되는 제1 도전층을 더 포함하고,
    상기 공통전압선은 컨택홀을 통해 상기 제1 도전층과 연결되는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 구동전압선 하부에 배치되는 제2 도전층을 더 포함하고,
    상기 구동전압선은 컨택홀을 통해 상기 제2 도전층과 연결되는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 동일 물질을 포함하는, 디스플레이 장치.
  10. 제6항에 있어서,
    상기 구동전압선 및 상기 공통전압선 사이에, 상기 제1 방향을 따라 연장되어 배치되는 초기화전압선;을 더 포함하는, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제2 화소 회로는 제2 색 발광용 제2 구동 박막트랜지스터 및 제2 스토리지 커패시터를 포함하고,
    상기 제3 화소 회로는 제3 색 발광용 제3 구동 박막트랜지스터 및 제3 스토리지 커패시터를 포함하고,
    상기 디스플레이 장치는,
    상기 제2 구동 박막트랜지스터와 전기적으로 연결되는, 제2 화소전극; 및
    상기 제3 구동 박막트랜지스터와 전기적으로 연결되는, 제3 화소전극을 더 포함하고,
    평면상에서, 상기 제2 스토리지 커패시터 및 상기 제3 스토리지 커패시터는 상기 데이터 배선부 및 상기 구동전압선 사이에 배치되는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 구동전압선은 상기 제1 구동 박막트랜지스터, 상기 제2 구동 박막트랜지스터 및 상기 제3 구동 박막트랜지스터에 동일한 구동전압을 공급하는, 디스플레이 장치.
  13. 제11항에 있어서,
    상기 제2 화소전극 및 상기 제3 화소전극 각각은 상기 제1 방향을 따르는 단축과 상기 제2 방향을 따르는 장축을 가지며, 상기 제2 방향을 따라 연장되어 배치되는, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 스캔선은 상기 제1 화소전극과 중첩이 회피되는, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제1 화소 회로는 제1 색 발광용으로 제1 스위칭 반도체층을 포함하는 제1 스위칭 박막트랜지스터를 더 포함하고,
    상기 제2 화소 회로는 제2 색 발광용으로 제2 스위칭 반도체층을 포함하는 제2 스위칭 박막트랜지스터를 포함하고,
    상기 제3 화소 회로는 제3 색 발광용으로 제3 스위칭 반도체층을 포함하는 제3 스위칭 박막트랜지스터를 포함하고,
    상기 제1 연장선은 상기 제1 스위칭 반도체층, 상기 제2 스위칭 반도체층 및 상기 제3 스위칭 반도체층과 적어도 일부 중첩하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제2 방향을 따라 연장되는, 센싱선; 및
    상기 센싱선으로부터 상기 제1 방향으로 연장되어 상기 제1 내지 제3 화소 회로에 연속적으로 연결되는, 제2 연장선을 더 포함하고,
    상기 제1 화소 회로는 제1 색 발광용으로 제1 센싱 반도체층을 포함하는 제1 센싱 박막트랜지스터를 더 포함하고,
    상기 제2 화소 회로는 제2 색 발광용으로 제2 센싱 반도체층을 포함하는 제2 센싱 박막트랜지스터를 더 포함하고,
    상기 제3 화소 회로는 제3 색 발광용으로 제3 센싱 반도체층을 포함하는 제3 센싱 박막트랜지스터를 더 포함하고,
    상기 제2 연장선은 상기 제1 센싱 반도체층, 상기 제2 센싱 반도체층 및 상기 제3 센싱 반도체층과 적어도 일부 중첩하는, 디스플레이 장치.
  17. 제11항에 있어서,
    상기 제1 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 제1 개구, 상기 제2 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 제2 개구 및 상기 제3 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 제3 개구를 갖는 절연층을 더 포함하고,
    상기 제1 방향을 따르는 상기 제1 개구와 상기 제2 개구 사이 상기 절연층의 폭은, 상기 제1 방향을 따르는 상기 제2 개구와 상기 제3 개구 사이 상기 절연층의 폭과 동일한, 디스플레이 장치.
  18. 제6항에 있어서,
    상기 제1 화소전극 상에 배치되는 제1 색 발광층을 포함하는 중간층;
    상기 중간층 상에 배치되는 대향전극; 및
    상기 제1 화소전극의 일측 또는 타측에 배치되며, 상기 공통전압선과 전기적으로 연결되는 보조전극;을 더 포함하고,
    상기 보조전극은 상기 대향전극과 전기적으로 연결되는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 보조전극의 중앙부를 노출시키는 제1 홀을 갖는 절연층을 더 포함하고,
    상기 중간층은 상기 제1 홀을 통해 상기 보조전극의 적어도 일부를 노출시키는 제2 홀을 갖고,
    상기 보조전극은 상기 제1 홀 및 상기 제2 홀을 통해 상기 대향전극과 전기적으로 연결되는, 디스플레이 장치.
  20. 제1 방향을 따라 배치되는 제1 색 발광용 제1 화소, 제2 색 발광용 제2 화소, 및 제3 색 발광용 제3 화소를 포함하는, 화소부를 구비하는 디스플레이 장치로서,
    상기 화소부는,
    제1 색 발광용 제1 스토리지 커패시터, 제2 색 발광용 제2 스토리지 커패시터 및 제3 색 발광용 제3 스토리지 커패시터를 포함하는, 스토리지부;
    상기 스토리지부 일측에, 상기 제1 방향을 따라 연장되어 소정 간격으로 서로 이격되어 배치되며, 상기 제1 화소에 데이터 신호를 전달하는 제1 데이터선, 상기 제2 화소에 데이터 신호를 전달하는 제2 데이터선 및 상기 제3 화소에 데이터 신호를 전달하는 제3 데이터선을 포함하는, 데이터 배선부;
    상기 스토리지부 타측에, 상기 제1 방향을 따라 연장되어 배치되며, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소에 구동전원을 공급하는, 구동전압선;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되는, 스캔선; 및
    상기 스캔선으로부터 상기 제1 방향으로 연장되어 상기 제1 내지 제3 화소에 연속적으로 연결되는, 연장선;
    을 구비하는, 디스플레이 장치.
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