KR20230041916A - 디스플레이 장치 - Google Patents

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KR20230041916A
KR20230041916A KR1020210125209A KR20210125209A KR20230041916A KR 20230041916 A KR20230041916 A KR 20230041916A KR 1020210125209 A KR1020210125209 A KR 1020210125209A KR 20210125209 A KR20210125209 A KR 20210125209A KR 20230041916 A KR20230041916 A KR 20230041916A
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insulating layer
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connection electrode
gate
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차명근
전주희
최상건
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삼성디스플레이 주식회사
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Abstract

본 발명은 전압 강하에 의한 불량 발생률이 낮으면서도 고해상도의 이미지를 디스플레이할 수 있는 디스플레이 장치를 위하여, 기판과, 상기 기판 상부에 배치되고, 제1방향으로 연장된 보조데이터배선을 포함하는 제1도전층과, 상기 제1도전층 상부에 배치된 제1반도체층과, 상기 제1반도체층 상부에 배치된 제1게이트층과, 상기 제1게이트층 상부에 배치되고 상기 제1반도체층 및 상기 보조데이터배선에 전기적으로 연결된 제1연결전극을 포함하는 제1연결전극층과, 상기 제1연결전극층 상부에 배치되고 제1연결전극에 전기적으로 연결된 데이터배선을 포함하는 제2연결전극층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 전압 강하에 의한 불량 발생률이 낮으면서도 고해상도의 이미지를 디스플레이할 수 있는 디스플레이 장치에 관한 것이다.
일반적으로 유기발광 디스플레이 장치와 같은 디스플레이 장치는 각 (부)화소의 휘도 등을 제어하기 위해 박막트랜지스터들이 각 (부)화소에 배치된다. 이러한 박막트랜지스터들은 전달된 데이터신호 등에 따라 대응하는 (부)화소의 휘도 등을 제어한다.
그러나 이러한 종래의 디스플레이 장치는 데이터신호 등이 박막트랜지스터들에 전달되는 과정에서 박막트랜지스터들에 인가되는 전압이 강하될 수 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 전압 강하에 의한 불량 발생률이 낮으면서도 고해상도의 이미지를 디스플레이할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상부에 배치되고, 제1방향으로 연장된 보조데이터배선을 포함하는 제1도전층과, 상기 제1도전층 상부에 배치된 제1반도체층과, 상기 제1반도체층 상부에 배치된 제1게이트층과, 상기 제1게이트층 상부에 배치되고 상기 제1반도체층 및 상기 보조데이터배선에 전기적으로 연결된 제1연결전극을 포함하는 제1연결전극층과, 상기 제1연결전극층 상부에 배치되고 제1연결전극에 전기적으로 연결된 데이터배선을 포함하는 제2연결전극층을 구비하는, 디스플레이 장치가 제공된다.
상기 디스플레이 장치는 상기 제1연결전극층과 상기 제2연결전극층 사이에 개재되는 평탄화층을 더 구비하고, 상기 데이터배선은 상기 평탄화층에 형성된 컨택홀을 통해 상기 제1연결전극층에 포함된 제1연결전극에 연결될 수 있다.
상기 디스플레이 장치는 상기 제1도전층과 상기 제1반도체층 사이에 개재된 제1층간절연층과, 상기 제1반도체층과 상기 제1게이트층 사이에 개재된 제1게이트절연층과, 상기 제1게이트층을 덮는 제2층간절연층과, 상기 제2층간절연층 상에 배치된 제2도전층과, 상기 제2도전층을 덮는 제3층간절연층과, 상기 제3층간절연층 상에 배치된 제2반도체층과, 상기 제2반도체층을 덮는 제2게이트절연층과, 상기 제2게이트절연층 상에 배치된 제2게이트층과, 상기 제2게이트층을 덮는 제4층간절연층과, 상기 제1연결전극층과 상기 제2연결전극층(1700) 사이에 개재되는 평탄화층을 더 구비하고, 상기 제1연결전극층은 상기 제4층간절연층 상에 배치될 수 있다.
상기 제1연결전극은 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 제1반도체층에 연결될 수 있다.
상기 제1연결전극은 상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 보조데이터배선에 연결될 수 있다.
상기 보조데이터배선에는 상기 데이터배선에 인가되는 전기적 신호와 동일한 전기적 신호가 인가될 수 있다.
상기 데이터배선은 상기 제1방향으로 연장될 수 있다.
상기 보조데이터배선의 일부 영역의 폭은 상기 보조데이터배선의 나머지 영역의 폭과 상이할 수 있다.
상기 보조데이터배선은 상기 제1연결전극과 물리적으로 직접 연결되고, 상기 제1연결전극은 상기 데이터배선과 물리적으로 직접 연결될 수 있다.
상기 제1도전층은 차폐층을 더 포함하고, 상기 차폐층은 아일랜드 형상의 패턴과 상기 패턴으로부터 상기 제1방향으로 연장된 연결선을 포함할 수 있다.
상기 제2연결전극층은 구동전압배선을 더 포함하고, 상기 구동전압배선은 상기 차폐층과 전기적으로 연결될 수 있다.
상기 제1연결전극층은 제2연결전극을 더 포함하고, 상기 구동전압배선은 상기 평탄화층에 형성된 컨택홀을 통해 상기 제2연결전극에 연결될 수 있다.
상기 제2연결전극은 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 제1반도체층에 연결될 수 있다.
상기 제2연결전극은 상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 보조데이터배선에 연결될 수 있다.
상기 차폐층에는 상기 구동전압배선에 인가되는 전기적 신호와 동일한 전기적 신호가 인가될 수 있다.
상기 차폐층은 상기 보조데이터배선과 동일한 물질을 포함할 수 있다.
상기 차폐층은 상기 보조데이터배선과 동일한 층구조를 가질 수 있다.
상기 차폐층은 상기 보조데이터배선에 인가되는 전기적 신호와 상이한 전기적 신호가 인가될 수 있다.
상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층은 상기 제1방향을 따라 연장된 제1홈을 포함하고, 상기 평탄화층은 상기 제1홈을 채울 수 있다.
상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층은 상기 제1방향과 교차하는 제2방향을 따라 연장된 제2홈을 더 포함하고, 상기 평탄화층은 상기 제2홈을 채울 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 전압 강하에 의한 불량 발생률이 낮으면서도 고해상도의 이미지를 디스플레이할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 측면도이다.
도 3은 도 1의 디스플레이 장치가 포함하는 일 화소의 등가회로도이다.
도 4는 도 1의 디스플레이 장치가 포함하는 화소들에서 트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 5 내지 도 12는 도 4에 도시된 디스플레이 장치의 트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 13은 도 4에 도시된 디스플레이 장치의 I-I' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 14는 도 4에 도시된 디스플레이 장치의 II-II' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 15는 도 4에 도시된 디스플레이 장치의 III-III' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 제1홈(G1) 및 제2홈(G2)을 복수개의 화소들에 있어서 개략적으로 도시하는 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 “A 및/또는 B”은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, “A 및 B 중 적어도 하나”는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이고, 도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 측면도이다. 본 실시예에 따른 디스플레이 장치는 도 2와 같이 일부분이 벤딩되어 있지만, 도 1에서는 편의상 벤딩되지 않은 것으로 도시하고 있다.
도 1 및 도 2에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치는 디스플레이 패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이 패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 제품일 수 있다.
디스플레이 패널(10)은 디스플레이영역(DA)과 디스플레이영역(DA) 외측의 주변영역(PA)을 포함한다. 디스플레이영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소들이 디스플레이영역(DA)에 배치될 수 있다. 디스플레이 패널(10)에 대략 수직인 방향에서 바라볼 시, 디스플레이영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 디스플레이영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변영역(PA)은 디스플레이영역(DA)의 외측에 배치될 수 있다. 주변영역(PA)의 일부분의 (x축 방향으로의) 폭은 디스플레이영역(DA)의 (x축 방향으로의) 폭보다 좁을 수 있다. 이러한 구조를 통해 후술하는 것과 같이 주변영역(PA)의 적어도 일부가 용이하게 벤딩되도록 할 수 있다.
물론 디스플레이 패널(10)은 기판(100, 도 13 참조)을 포함하므로, 기판(100)이 상술한 것과 같은 디스플레이영역(DA)과 주변영역(PA)을 갖는다고 할 수도 있다. 이하에서는 편의상 기판(100)이 디스플레이영역(DA) 및 주변영역(PA)을 갖는 것으로 설명한다.
디스플레이 패널(10)은 또한 메인영역(MR), 메인영역(MR) 외측의 벤딩영역(BR), 그리고 벤딩영역(BR)을 중심으로 메인영역(MR)의 반대편에 위치하는 서브영역(SR)을 갖는다고 할 수 있다. 벤딩영역(BR)에서는 도 2에 도시된 것과 같이 디스플레이 패널(10)의 벤딩이 이루어져, z축 방향에서 바라볼 시 서브영역(SR)의 적어도 일부가 메인영역(MR)과 중첩되도록 할 수 있다. 물론 본 발명이 벤딩된 디스플레이 장치에 한정되는 것은 아니며, 벤딩되지 않는 디스플레이 장치에도 적용될 수 있다. 서브영역(SR)은 후술하는 것과 같이 비디스플레이영역일 수 있다. 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되도록 함으로써, 디스플레이 장치를 -z 방향으로 바라볼 시 비디스플레이영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다.
디스플레이 패널(10)의 서브영역(SR)에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 디스플레이 패널(10)을 구동하는 집적회로를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
구동칩(20)은 디스플레이 패널(10)의 서브영역(SR)에 실장될 수 있다. 구동칩(20)은 디스플레이영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩됨에 따라, 구동칩(20)은 메인영역(MR)의 배면 상에 위치하게 될 수 있다.
디스플레이 패널(10)의 서브영역(SR) 단부에는 인쇄회로기판(30) 등이 부착될 수 있다. 이러한 인쇄회로기판(30) 등은 기판 상의 패드(미도시)를 통해 구동칩(20) 등에 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치가 포함하는 디스플레이소자의 발광층은 유기물을 포함하거나 무기물을 포함할 수도 있다. 또한 디스플레이 장치는 발광층과, 발광층에서 방출되는 광의 경로 상에 위치한 양자점층을 구비할 수도 있다.
전술한 것과 같이 디스플레이 패널(10)은 기판(100)을 포함한다. 디스플레이 패널(10)이 포함하는 다양한 구성요소들은 기판(100) 상에 위치할 수 있다. 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되는 경우, 기판(100)은 플렉서블 또는 벤더블 특성을 가질 필요가 있다. 이 경우, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
디스플레이영역(DA)에는 복수의 화소들이 위치한다. 화소들 각각은 부화소(sub-pixel)를 의미하며, 유기발광다이오드(OLED)와 같은 디스플레이소자를 포함할 수 있다. 화소는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
화소는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 스캔 구동회로, 발광제어 구동회로, 단자, 구동전원공급배선 및 전극전원공급배선 등이 배치될 수 있다. 스캔 구동회로는 스캔라인을 통해 화소에 스캔 신호를 제공할 수 있다. 발광제어 구동회로는 발광제어라인을 통해 화소에 발광 제어 신호를 제공할 수 있다. 기판(100)의 주변영역(PA)에 배치된 단자는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(30)과 전기적으로 연결될 수 있다. 인쇄회로기판(30)의 단자는 디스플레이 패널(10)의 단자와 전기적으로 연결될 수 있다.
인쇄회로기판(30)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(30)을 통해 구동회로들에 각각 전달될 수 있다. 또한, 제어부는 구동전원공급배선에 구동 전압(ELVDD)을 전달하고 전극전원공급배선에 공통전압(ELVSS)을 제공할 수 있다. 구동 전압(ELVDD)은 구동전원공급배선과 연결된 구동전압배선(1730, 도 12 참조)을 통해 각 화소에 전달되고, 공통전압(ELVSS)은 전극전원공급배선과 연결된 화소의 대향전극(230, 도 13 참조)에 전달될 수 있다. 전극전원공급배선은 일측이 개방된 루프 형상을 가져, 디스플레이영역(DA)을 부분적으로 둘러싸는 형상을 가질 수 있다.
한편, 제어부는 데이터신호를 생성하며, 생성된 데이터신호는 구동칩(20)과 데이터배선(1710, 도 12 참조)을 통해 화소에 전달될 수 있다.
참고로 "라인"이라 함은 "배선"이라는 의미일 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서 마찬가지이다.
도 3은 도 1의 디스플레이 장치가 포함하는 일 화소(P)의 등가회로도이다. 도 3에 도시된 것과 같이, 일 화소(P)는 화소회로(PC) 및 이에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
화소회로(PC)는 도 3에 도시된 것과 같이 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1초기화전압라인(VL1), 제2초기화전압라인(VL2) 및 구동전압라인(PL)에 연결될 수 있다. 이러한 배선들 중 적어도 어느 하나, 예컨대, 구동전압라인(PL)은 이웃하는 화소(P)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다.
유기발광다이오드(OLED)는 제1전극(예컨대 화소전극) 및 제2전극(예컨대 대향전극)을 포함할 수 있으며, 유기발광다이오드(OLED)의 제1전극은 발광제어 트랜지스터(T6)을 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류를 제공받고, 제2전극은 공통전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)이고 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예컨대, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4) 및 제2초기화 트랜지스터(T7)은 NMOS이고, 나머지는 PMOS일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS이거나 모두 PMOS일 수 있다. 복수의 박막트랜지스터들(T1 내지 T7)는 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 필요에 따라, NMOS인 박막트랜지스터는 산화물 반도체를 포함할 수 있다. 이하에서는 편의상 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함하는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)인 경우에 대해 설명한다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔라인(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔라인(SL2), 제1초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SLp), 제2초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(SLn), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 그리고 제1스캔라인(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다.
구동전압라인(PL)은 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하고, 제1초기화전압라인(VL1)은 구동 트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 전달하며, 제2초기화전압라인(VL2)은 유기발광다이오드(OLED)의 제1전극을 초기화하는 제2초기화전압(Vint2)을 전달할 수 있다.
구동 트랜지스터(T1)의 구동 게이트전극은 제2노드(N2)를 통해 스토리지 커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 어느 하나는 제1노드(N1)를 통해 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 다른 하나는 제3노드(N3)를 통해 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1전극(화소전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다. 즉, 구동 트랜지스터(T1)는 데이터신호(Dm)에 의해 달라지는 제2노드(N2)에 인가된 전압에 대응하여, 구동전압라인(PL)과 전기적으로 접속된 제1노드(N1)로부터 유기발광다이오드(OLED)로 흐르는 전류량을 제어할 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극은 제1스캔신호(Sn)를 전달하는 제1스캔라인(SL1)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 어느 하나는 데이터라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1)에 연결되면서 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1스캔라인(SL1)에 인가된 전압에 대응하여, 데이터라인(DL)으로부터의 데이터신호(Dm)를 제1노드(N1)로 전달할 수 있다. 즉, 스위칭 트랜지스터(T2)는 제1스캔라인(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 제1노드(N1)를 통해 구동 트랜지스터(T1)로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 보상 게이트전극은 제2스캔라인(SL2)에 연결되어 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 어느 하나는 제3노드(N3)를 통해 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1전극에 연결될 수 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 다른 하나는 제2노드(N2)를 통해 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1) 및 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 이러한 보상 트랜지스터(T3)는 제2스캔라인(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1초기화 트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔라인(SLp)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 어느 하나는 제1초기화전압라인(VL1)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 다른 하나는 제2노드(N2)를 통해 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1)과 구동 트랜지스터(T1)의 구동 게이트전극 등에 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전 스캔라인(SLp)에 인가된 전압에 대응하여, 제1초기화전압라인(VL1)으로부터의 제1초기화전압(Vint1)을 제2노드(N2)에 인가할 수 있다. 즉, 제1초기화 트랜지스터(T4)는 이전 스캔라인(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 제1초기화전압(Vint1)을 구동 트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 동작제어 게이트전극은 발광제어라인(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 소스영역과 드레인영역 중 어느 하나는 구동전압라인(PL)과 연결되어 있고 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1) 및 스위칭 트랜지스터(T2)에 연결될 수 있다.
발광제어 트랜지스터(T6)의 발광제어 게이트전극은 발광제어라인(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 어느 하나는 제3노드(N3)를 통해 구동 트랜지스터(T1) 및 보상 트랜지스터(T3)에 연결되어 있으며, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 다른 하나는 유기발광다이오드(OLED)의 제1전극(화소전극)에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류가 흐르도록 한다.
제2초기화 트랜지스터(T7)의 제2초기화 게이트전극은 이후 스캔라인(SLn)에 연결되어 있고, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 어느 하나는 유기발광다이오드(OLED)의 제1전극(화소전극)에 연결되어 있으며, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 다른 하나는 제2초기화전압라인(VL2)에 연결되어, 제2초기화전압(Vint2)을 제공받을 수 있다. 제2초기화 트랜지스터(T7)는 이후 스캔라인(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 제1전극(화소전극)을 초기화시킨다. 이후 스캔라인(SLn)은 제1스캔라인(SL1)과 동일할 수 있다. 이 경우 해당 스캔라인은 동일한 전기적 신호를 시간차를 두고 전달하여, 제1스캔라인(SL1)으로 기능하기도 하고 이후 스캔라인(SLn)으로 기능할 수도 있다. 즉, 이후 스캔라인(SLn)은 도 3에 도시된 화소(P)에 인접한 화소로서 데이터라인(DL)에 전기적으로 연결된 화소의 제1스캔라인일 수 있다.
제2초기화 트랜지스터(T7)는 도 3에 도시된 바와 같이 이후 스캔라인(SLn)에 연결될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, 제2초기화 트랜지스터(T7)는 발광제어라인(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수도 있다.
스토리지 커패시터(Cst)는 제1커패시터 전극(CE1)과 제2커패시터 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2커패시터 전극(CE2)은 구동전압라인(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 구동 게이트전극 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔라인(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압라인(VL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔라인(SL1) 및 제2스캔라인(SL2)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온된다. 이 때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터라인(DL)으로부터 공급된 데이터신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다. 스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어라인(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온된다. 구동 트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동 전류가 유기발광다이오드(OLED)에 공급된다.
전술한 것과 같이 복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 산화물 반도체를 포함할 수 있다. 예컨대 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다.
폴리실리콘의 경우 높은 신뢰성을 갖기에, 정확하게 의도된 전류가 흐르도록 제어할 수 있다. 따라서 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 폴리실리콘으로 구성된 반도체층을 포함하도록 하여, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물 반도체의 경우 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함하도록 하여, 누설전류의 발생을 방지하는 동시에 소비전력이 줄어든 디스플레이 장치를 구현할 수 있다.
한편, 이러한 산화물 반도체는 광에 민감하여, 외부로부터의 광에 의해 전류량 등에 변동이 발생할 수 있다. 따라서 산화물 반도체 하부에 금속층을 위치시켜 외부로부터의 광을 흡수 또는 반사시킬 수 있다. 이에 따라 도 3에 도시된 것과 같이, 산화물 반도체를 포함하는 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4) 각각은 산화물 반도체층 상부와 하부 각각에 게이트전극이 위치할 수 있다. 즉, z축 방향에서 바라볼 시, 산화물 반도체 하부에 위치하는 금속층은 산화물 반도체와 중첩할 수 있다.
도 4는 도 1의 디스플레이 장치가 포함하는 화소들에서 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst) 등의 위치를 개략적으로 도시하는 배치도이고, 도 5 내지 도 12는 도 4에 도시된 디스플레이 장치의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst) 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 그리고 도 13은 도 4에 도시된 디스플레이 장치의 I-I' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이고, 도 14는 도 4에 도시된 디스플레이 장치의 II-II' 선을 따라 취한 단면을 개략적으로 도시하는 단면도다. 도 15는 III-III' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이며, 도 16은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 제1홈(G1) 및 제2홈(G2)을 복수개의 화소들에 있어서 개략적으로 도시하는 평면도이다.
이 도면들에 도시된 것과 같이, 디스플레이 장치는 서로 인접하는 제1화소(P1) 및 제2화소(P2)를 포함할 수 있다. 제1화소(P1)와 제2화소(P2)는 도 4 등에 도시된 것과 같이 가상의 선을 기준으로 대칭일 수 있다. 물론 이와 달리 제1화소(P1)와 제2화소(P2)는 대칭구조가 아닌 동일한 구조를 가질 수도 있다. 제1화소(P1)는 제1화소회로(PC1)를 포함하고, 제2화소(P2)는 제2화소회로(PC2)를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 일부 도전 패턴들에 대해서는 제1화소회로(PC1)를 기준으로 설명하나, 이 도전 패턴들은 제2화소회로(PC2)에도 대칭적으로 배치될 수 있다.
기판(100) 상에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하는 버퍼층(111, 도 13 참조)이 위치할 수 있다. 버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 기판(100)으로부터 금속 원자들이나 불순물 등이 그 상부에 위치한 제1반도체층(1100, 도 6 참조)으로 확산되는 현상을 방지할 수 있다. 버퍼층(111)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하는 단층 또는 다층일 수 있다.
도 5에 도시된 것과 같은 제1도전층(1000)은 버퍼층(111) 상에 배치될 수 있다. 제1도전층(1000)은 제1방향으로 연장된 보조데이터배선(1010)을 포함할 수 있다. 보조데이터배선(1010)은 데이터배선(1710, 도 12 참조)에 전기적으로 연결될 수 있으므로, 보조데이터배선(1010)에는 데이터배선(1710)에 인가되는 전기적 신호와 동일한 전기적 신호가 인가될 수 있다. 즉, 데이터배선(1710)에 인가되는 데이터신호(Dm)는 보조데이터배선(1010)에도 인가될 수 있다.
보조데이터배선(1010)이 연장된 제1방향은 데이터배선(1710)이 연장된 방향과 동일한 방향일 수 있다. 예를 들어, 제1방향은 y축 방향일 수 있으나, 본 발명은 이에 반드시 제한되지는 않는다. 보조데이터배선(1010)의 일부 영역의 폭은 보조데이터배선(1010)의 나머지 영역의 폭과 상이할 수 있다. 예를 들어, 보조데이터배선(1010)의 일부 영역의 폭은 보조데이터배선(1010)의 나머지 영역의 폭보다 넓을 수 있으며, 넓은 폭을 가지는 영역에서, 보조데이터배선(1010)은 데이터배선(1710)과 전기적으로 연결될 수 있다.
또한, 제1도전층(1000)은 차폐층(1020)을 더 포함할 수 있다. 차폐층(1020)은 아일랜드(island) 형상의 패턴(BMLP) 및 패턴(BMLP)으로부터 제1방향으로 연장된 연결선(BMLC)을 포함할 수 있다. 패턴(BMLP)은 구동 트랜지스터(T1)에 대응하는 형상을 가져, 제1반도체층(1100)의 일부로서 패턴(BMLP)과 중첩하는 부분들을 보호하는 하부보호메탈 역할을 할 수 있다. 연결선(BMLC)은 보조데이터배선(1010)과 동일한 방향으로 연장될 수 있다. 패턴(BMLP)과 연결선(BMLC)은 일체(一體)로 형성되며, 각 화소회로에 포함된 패턴(BMLP)들이 연결선(BMCL)에 의해 서로 연결됨으로써, 차폐층(1020)은 동일한 열에 위치한 화소들에 있어서 일체(一體)일 수 있다.
차폐층(1020)은 구동전압배선(1730, 도 12 참조)에 전기적으로 연결될 수 있으므로, 차폐층(1020)에는 구동전압배선(1730)에 인가되는 전기적 신호와 동일한 전기적 신호가 인가될 수 있다. 즉, 구동전압배선(1730)에 인가되는 구동 전압(ELVDD)은 차폐층(1020)에도 인가될 수 있다. 따라서, 차폐층(1020)에는 보조데이터배선(1010)에 인가되는 전기적 신호와 상이한 전기적 신호가 인가될 수 있다.
제1도전층(1000)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1도전층(1000)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1도전층(1000)은 다층구조를 가질 수 있는데, 예컨대 제1도전층(1000)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
보조데이터배선(1010)과 차폐층(1020)은 동일한 공정을 통해 형성될 수 있으므로, 차폐층(1020)은 보조데이터배선(1010)과 동일한 물질을 포함할 수 있다. 또한, 차폐층(1020)은 보조데이터배선(1010)과 동일한 층구조를 가질 수 있다. 예컨대 차폐층(1020)이 2층 구조를 갖는다면, 보조데이터배선(1010) 역시 동일한 물질로 형성된 2층 구조를 가질 수 있다.
제1층간절연층(112, 도 13 참조)은 제1도전층(1000)을 덮으며, 버퍼층(111) 상에 위치할 수 있다. 제1층간절연층(112)은 절연물질을 포함할 수 있다. 예컨대, 제1층간절연층(112)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 6에 도시된 것과 같은 제1반도체층(1100)은 제1층간절연층(112) 상에 배치될 수 있다. 제1반도체층(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1반도체층(1100)은 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 구체적으로, 제1반도체층(1100)은 저온에서 결정화된 폴리실리콘을 포함할 수 있다. 필요에 따라, 제1반도체층(1100)의 적어도 일부에는 이온이 주입될 수 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)는 전술한 것과 같이 PMOS일 수 있는바, 이 경우 이 박막트랜지스터들은 도 6에 도시된 것과 같은 제1반도체층(1100)을 따라 위치하게 된다.
제1게이트절연층(113, 도 13 참조)은 제1반도체층(1100)을 덮으며, 버퍼층(111) 상에 배치될 수 있다. 제1게이트절연층(113)은 절연 물질을 포함할 수 있다. 예를 들어, 제1게이트절연층(113)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등과 같은 무기절연층을 포함할 수 있다.
도 7에 도시된 것과 같은 제1게이트층(1200)은 제1게이트절연층(113) 상에 위치할 수 있다. 도 6에서는 편의상 제1게이트층(1200)을 제1반도체층(1100)과 함께 도시하였다. 제1게이트층(1200)은 제1게이트배선(1210), 제1게이트전극(1220) 및 제2게이트배선(1230)을 포함할 수 있다.
제1게이트배선(1210)은 x축 방향으로 연장될 수 있다. 제1게이트배선(1210)은 도 3의 제1스캔라인(SL1) 또는 이후 스캔라인(SLn)일 수 있다. 즉, 도 7에 도시된 것과 같은 제1화소(P1)에 대해서는 제1게이트배선(1210)은 도 3의 제1스캔라인(SL1)에 대응하고, +y 방향으로 제1화소(P1)에 인접한 화소에 대해서는 제1게이트배선(1210)은 도 3의 이후 스캔라인(SLn)에 대응할 수 있다. 이에 따라, 제1스캔신호(Sn)와 이후 스캔신호(Sn+1)는 제1게이트배선(1210)을 통해 화소들에 인가될 수 있다. 제1게이트배선(1210)의 제1반도체층(1100)과 중첩하는 부분들은, 스위칭 트랜지스터(T2)의 스위칭 게이트전극과 제2초기화 트랜지스터(T7)의 제2초기화 게이트전극일 수 있다.
제1게이트전극(1220)은 아일랜드(island) 형상을 가질 수 있다. 제1게이트전극(1220)은 구동 트랜지스터(T1)의 구동 게이트전극이다. 참고로 제1반도체층(1100)의 제1게이트전극(1220)과 중첩되는 부분과 그 근방의 부분은, 구동 반도체층이라 할 수 있다.
제2게이트배선(1230)은 x축 방향으로 연장될 수 있다. 제2게이트배선(1230)은 도 3의 발광제어라인(EL)에 대응할 수 있다. 제2게이트배선(1230)의 제1반도체층(1100)과 중첩하는 부분들은 동작제어 트랜지스터(T5)의 동작제어 게이트전극과 발광제어 트랜지스터(T6)의 발광제어 게이트전극일 수 있다. 발광제어신호(En)는 제2게이트배선(1230)을 통해 화소들에 인가될 수 있다.
제1게이트층(1200)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1게이트층(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1게이트층(1200)은 다층구조를 가질 수 있는데, 예컨대 제1게이트층(1200)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제2층간절연층(114, 도 13 참조)은 제1게이트층(1200)을 덮으며, 제1게이트절연층(113) 상에 위치할 수 있다. 제2층간절연층(114)은 제1게이트절연층(113)과 동일/유사한 절연물질을 포함할 수 있다.
제2도전층(1300)은 제2층간절연층(114) 상에 위치할 수 있다. 제2도전층(1300)은 제3게이트배선(1310), 제4게이트배선(1320), 커패시터 상부전극(1330) 및 제1초기화전압배선(1340)(즉, 도 3의 제1초기화전압라인(VL1))을 포함할 수 있다.
제3게이트배선(1310)은 x축 방향으로 연장될 수 있다. 제3게이트배선(1310)은 도 3의 이전 스캔라인(SLp)에 대응할 수 있다. z축 방향에서 바라볼 시, 제3게이트배선(1310)은 제1게이트배선(1210)으로부터 이격될 수 있다. 이전 스캔신호(Sn-1)는 제3게이트배선(1310)을 통해 화소들에 인가될 수 있다. 제3게이트배선(1310)의 후술하는 제2반도체층(1400)과 중첩하는 부분은, 제1초기화 트랜지스터(T4)의 제1초기화 하부 게이트전극일 수 있다.
제4게이트배선(1320)도 x축 방향으로 연장될 수 있다. 제4게이트배선(1320)은 도 3의 제2스캔라인(SL2)에 대응할 수 있다. z축 방향에서 바라볼 시, 제4게이트배선(1320)은 제1게이트배선(1210) 및 제3게이트배선(1310)으로부터 이격될 수 있다. 제2스캔신호(Sn')는 제4게이트배선(1320)을 통해 화소들에 인가될 수 있다. 제4게이트배선(1320)의 후술하는 제2반도체층(1400)과 중첩하는 부분은, 보상 트랜지스터(T3)의 보상 하부 게이트전극일 수 있다.
제3게이트배선(1310)과 제4게이트배선(1320)은 도 9을 참조하여 후술하는 제2반도체층(1400) 하부에 위치하여, 게이트전극들의 역할을 하는 것 외에, 제2반도체층(1400)의 제3게이트배선(1310) 및 제4게이트배선(1320)과 중첩하는 부분들을 보호하는 하부보호메탈 역할을 할 수 있다.
커패시터 상부전극(1330)은 제1게이트전극(1220)과 중첩하며, x축 방향으로 연장될 수 있다. 이러한 커패시터 상부전극(1330)은 도 3의 제2커패시터 전극(CE2)에 대응하여, 제1게이트전극(1220)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 구동 전압(ELVDD)은 커패시터 상부전극(1330)으로 인가될 수 있다. 또한, 커패시터 상부전극(1330)에는 커패시터 상부전극(1330)을 관통하는 홀이 형성될 수 있으며, 제1게이트전극(1220)의 적어도 일부분은 이 홀과 중첩할 수 있다.
도 3의 제1초기화전압라인(VL1)에 대응하는 제1초기화전압배선(1340)은 x축 방향으로 연장될 수 있다. z축 방향에서 바라볼 시, 제1초기화전압배선(1340)은 제3게이트배선(1310)으로부터 이격될 수 있다. 제1초기화전압(Vint1)은 제1초기화전압배선(1340)을 통해 화소들에 인가될 수 있다. 제1초기화전압배선(1340)은 후술할 제2반도체층(1400)과 적어도 일부 중첩되며, 제1초기화전압(Vint1)을 제2반도체층(1400)으로 전달할 수 있다. 제1초기화전압배선(1340)은 도 11을 참조하여 후술할 컨택홀들(1680CNT1, 1680CNT2 및 1680CNT3)을 통해 제2반도체층(1400)에 전기적으로 연결될 수 있다.
제2도전층(1300)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2도전층(1300)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2도전층(1300)은 다층구조를 가질 수 있는데, 예컨대 제2도전층(1300)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제3층간절연층(115, 도 13 참조)은 제2도전층(1300)을 덮으며, 제2층간절연층(114) 상에 위치할 수 있다. 제3층간절연층(115)은 절연물질을 포함할 수 있다. 예컨대, 제3층간절연층(115)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 9에 도시된 것과 같은 제2반도체층(1400)은 제3층간절연층(115) 상에 위치할 수 있다. 전술한 것과 같이 제2반도체층(1400)은 산화물 반도체를 포함할 수 있다. 제2반도체층(1400)은 제1반도체층(1100)과 다른 층에 배치되고, z축 방향에서 바라볼 시 제1반도체층(1100)과 중첩하지 않을 수 있다.
제2게이트절연층(116, 도 13 참조)은 제2반도체층(1400)을 덮으며, 제3층간절연층(115) 상에 배치될 수 있다. 제2게이트절연층(116)은 절연 물질을 포함할 수 있다. 제2게이트절연층(116)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 10에 도시된 것과 같은 제2게이트층(1500)은 제2게이트절연층(116) 상에 위치할 수 있다. 제2게이트층(1500)은 제5게이트배선(1520), 제6게이트배선(1530) 및 중간전극(1540)을 포함할 수 있다.
제5게이트배선(1520)은 x축 방향으로 연장될 수 있다. z축 방향에서 바라볼 시, 제5게이트배선(1520)은 제3게이트배선(1310)과 중첩할 수 있다. 제5게이트배선(1520)의 제2반도체층(1400)과 중첩하는 부분은, 제1초기화 트랜지스터(T4)의 제1초기화 상부 게이트전극일 수 있다. 제2반도체층(1400)의 제5게이트배선(1520)과 중첩되는 부분과 그 근방의 부분은, 제1초기화 반도체층이라 할 수 있다. 제5게이트배선(1520)은 제3게이트배선(1310)과 전기적으로 연결될 수 있다. 예컨대, 제5게이트배선(1520)은 제5게이트배선(1520)과 제3게이트배선(1310) 사이의 절연층에 형성된 컨택홀을 통해 제3게이트배선(1310)에 전기적으로 연결될 수 있다. 그러한 컨택홀은 디스플레이영역(DA) 내에 위치할 수도 있고, 주변영역(PA)에 위치할 수도 있다. 이에 따라, 제5게이트배선(1520)은 제3게이트배선(1310)과 함께 도 3의 이전 스캔라인(SLp)에 대응할 수 있다. 이에 따라 이전 스캔신호(Sn-1)는 제5게이트배선(1520) 및/또는 제3게이트배선(1310)을 통해 화소들에 인가될 수 있다.
제6게이트배선(1530)은 x축 방향으로 연장될 수 있다. z축 방향에서 바라볼 시, 제6게이트배선(1530)은 제4게이트배선(1320)과 중첩할 수 있다. 제6게이트배선(1530)의 제2반도체층(1400)과 중첩하는 부분은, 보상 트랜지스터(T3)의 보상 상부 게이트전극일 수 있다. 제6게이트배선(1530)은 제4게이트배선(1320)과 전기적으로 연결될 수 있다. 예컨대, 제6게이트배선(1530)은 제6게이트배선(1530)과 제4게이트배선(1320) 사이의 절연층에 형성된 컨택홀을 통해 제4게이트배선(1320)에 전기적으로 연결될 수 있다. 그러한 컨택홀은 디스플레이영역(DA) 내에 위치할 수도 있고, 주변영역(PA)에 위치할 수도 있다. 이에 따라, 제6게이트배선(1530)은 제4게이트배선(1320)과 함께 도 3의 제2스캔라인(SL2)에 대응할 수 있다. 이에 따라 제2스캔신호(Sn')는 제6게이트배선(1530) 및/또는 제4게이트배선(1320)을 통해 화소들에 인가될 수 있다.
중간전극(1540)은 커패시터 상부전극(1330)의 개구(1330-OP)를 통과하는 컨택홀(1540CNT)을 통해, 구동 게이트전극인 제1게이트전극(1220)에 전기적으로 연결될 수 있다. 중간전극(1540)은 제1초기화 트랜지스터(T4)를 통해 전달된 제1초기화전압(Vint1)을 제1게이트전극(1220)으로 전달할 수 있다.
제2게이트층(1500)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2게이트층(1500)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2게이트층(1500)은 다층구조를 가질 수 있는데, 예컨대 제2게이트층(1500)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제4층간절연층(117, 도 13 참조)은 도 10의 제2게이트층(1500)의 적어도 일부를 덮을 수 있다. 제4층간절연층(117)은 절연물질을 포함할 수 있다. 예컨대, 제4층간절연층(117)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 11에 도시된 것과 같은 제1연결전극층(1600)은 제4층간절연층(117) 상에 위치할 수 있다. 제1연결전극층(1600)은 제1연결전극(1620), 제2연결전극(1610), 제2초기화전압배선(1630), 제3연결전극(1670), 제4연결전극(1640), 제5연결전극(1650), 및 제6연결전극(1680)을 포함할 수 있다.
제1연결전극(1620)은 컨택홀(1620CNT1)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 예컨대, 제1연결전극(1620)은 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1620CNT1)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 도 12를 참조하여 후술하는 데이터배선(1710)으로부터의 데이터신호(Dm)는 제1연결전극(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다.
또한, 제1연결전극(1620)은 컨택홀(1620CNT2)을 통해 보조데이터배선(1010)에 전기적으로 연결될 수 있다. 예컨대, 제1연결전극(1620)은 제1연결전극층(1600)과 제1도전층(1000)사이의 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1620CNT2)을 통해 보조데이터배선(1010)에 전기적으로 연결될 수 있다. 이에 따라 도 13을 참조하여 후술하는 데이터배선(1710)이 보조데이터배선(1010)에 전기적으로 연결되도록 할 수 있다.
제2초기화전압배선(1630)은 x축 방향으로 연장될 수 있다. 도 3의 제2초기화전압라인(VL2)에 대응하는 제2초기화전압배선(1630)은 제2초기화전압(Vint2)을 화소들에 인가할 수 있다. 이러한 제2초기화전압배선(1630)은 컨택홀(1630CNT)을 통해 제1반도체층(1100)에 전기적으로 연결되어, 제2초기화전압(Vint2)은 제1반도체층(1100)으로 전달되어 제2초기화 트랜지스터(T7)에 인가될 수 있다.
제2연결전극(1610)은 컨택홀(1610CNT1)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 예컨대, 제2연결전극(1610)은 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1610CNT1)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 도 12을 참조하여 후술하는 구동전압배선(1730)으로부터의 구동 전압(ELVDD)은 제2연결전극(1610)을 통해 제1반도체층(1100)으로 전달되어 동작제어 트랜지스터(T5)에 인가될 수 있다.
또한, 추가 컨택홀이라 할 수 있는 컨택홀(1610CNT2)을 통해 커패시터 상부전극(1330)(즉, 도 3의 제2커패시터 전극(CE2))에 전기적으로 연결된 제2연결전극(1610)은 구동 전압(ELVDD)을 커패시터 상부전극(1330)으로 전달할 수 있다.
또한, 제1연결전극(1620)은 컨택홀(1610CNT3)을 통해 차폐층(1020)에 전기적으로 연결될 수 있다. 예컨대, 제1연결전극(1620)은 제1연결전극층(1600)과 제1도전층(1000)사이의 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1610CNT3)을 통해 차폐층(1020)에 전기적으로 연결될 수 있다. 이에 따라 도 14를 참조하여 후술하는 구동전압배선(1730)이 차폐층(1020)에 전기적으로 연결되도록 할 수 있다.
제3연결전극(1670)은 컨택홀(1670CNT)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 제3연결전극(1670)은 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달할 수 있다.
제4연결전극(1640)은 일측 및 타측에 형성된 컨택홀(1640CNT1, 1640CNT2)들을 통해 제2반도체층(1400)과 중간전극(1540)을 전기적으로 연결할 수 있다. 중간전극(1540)은 구동 게이트전극인 제1게이트전극(1220)에 전기적으로 연결되므로, 제4연결전극(1640)은 결과적으로 제2반도체층(1400)의 일부인 제1초기화 반도체층을 구동 게이트전극에 전기적으로 연결할 수 있다. 제1초기화전압(Vint1)은 제2반도체층(1400), 제4연결전극(1640) 및 중간전극(1540)을 통해 구동 게이트전극인 제1게이트전극(1220)으로 전달될 수 있다.
제5연결전극(1650)은 일측 및 타측에 형성된 컨택홀들(1650CNT1, 1650CNT2)을 통해 제2반도체층(1400)과 제1반도체층(1100)을 전기적으로 연결할 수 있다. 즉, 제5연결전극(1650)은 보상 트랜지스터(T3)와 구동 트랜지스터(T1)를 전기적으로 연결시킬 수 있다.
제6연결전극(1680)은 컨택홀들(1680CNT2 및 1680CNT3)을 통해 제2반도체층(1400)에 전기적으로 연결될 수 있다. 그리고 제6연결전극(1680)은 컨택홀(1680CNT1)를 통해 도 7의 제1초기화전압배선(1340)에 전기적으로 연결될 수 있다. 이를 통해, 제6연결전극(1680)은 제1초기화전압배선(1340)으로부터의 제1초기화전압(Vint1)을 제1초기화 트랜지스터(T4)로 전달할 수 있다.
제1연결전극층(1600)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1연결전극층(1600)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1연결전극층(1600)은 다층구조를 가질 수 있는데, 예컨대 제1연결전극층(1600)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
제1평탄화층(118)은 제1연결전극층(1600)을 덮으며, 제4층간절연층(117) 상에 위치할 수 있다. 제1평탄화층(118)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제1평탄화층(118)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
도 12에 도시된 것과 같은 제2연결전극층(1700)은 제1평탄화층(118) 상에 위치할 수 있다. 제2연결전극층(1700)은 데이터배선(1710), 구동전압배선(1730) 및 상부연결전극(1740)을 포함할 수 있다.
데이터배선(1710)은 y축 방향으로 연장될 수 있다. 데이터배선(1710)은 도 3의 데이터라인(DL)에 대응할 수 있다. 데이터배선(1710)은 컨택홀(1710CNT)을 통해 제1연결전극(1620)에 전기적으로 연결되어, 데이터배선(1710)으로부터의 데이터신호(Dm)는 제1연결전극(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다.
데이터배선(1710)은 보조데이터배선(1010)과 전기적으로 연결될 수 있다. 예컨대, 데이터배선(1710)이 제2연결전극층(1700)과 제1연결전극층(1600)사이의 제1평탄화층(118)에 형성된 컨택홀(1710CNT)을 통해 제1연결전극(1620)에 전기적으로 연결될 수 있다. 또한, 제1연결전극(1620)은 제1연결전극층(1600)과 제1도전층(1000)사이의 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1620CNT2)을 통해 보조데이터배선(1010)에 전기적으로 연결될 수 있다.
데이터배선(1710)이 제1연결전극(1620)에 전기적으로 연결되고, 제1연결전극(1620)이 보조데이터배선(1010)에 전기적으로 연결됨으로써, 데이터배선(1710)은 보조데이터배선(1010)과 전기적으로 연결될 수 있다. 제1연결전극(1620)은 데이터배선(1710)으로부터의 데이터신호(Dm)를 보조데이터배선(1010)으로 전달할 수 있다.
구동전압배선(1730)은 대략 y축 방향으로 연장될 수 있다. 구동전압배선(1730)은 도 3의 구동전압라인(PL)에 대응할 수 있다. 구동전압배선(1730)은 화소들에 구동 전압(ELVDD)을 인가할 수 있다. 구동전압배선(1730)은 컨택홀(1730CNT)을 통해 제2연결전극(1610)과 전기적으로 연결되어, 전술한 것과 같이 구동 전압(ELVDD)이 동작제어 트랜지스터(T5) 및 커패시터 상부전극(1330)으로 전달되도록 할 수 있다.
구동전압배선(1730)은 차폐층(1020)과 전기적으로 연결될 수 있다. 예컨대, 구동전압배선(1730)이 제2연결전극층(1700)과 제1연결전극층(1600)사이의 제1평탄화층(118)에 형성된 컨택홀(1730CNT)을 통해 제2연결전극(1610)에 전기적으로 연결될 수 있다. 또한, 제2연결전극(1610)은 제1연결전극층(1600)과 제1도전층(1000)사이의 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1610CNT3)을 통해 차폐층(1020)에 전기적으로 연결될 수 있다,
구동전압배선(1730)이 제2연결전극(1610)에 전기적으로 연결되고, 제2연결전극(1610)이 차폐층(1020)에 전기적으로 연결됨으로써, 구동전압배선(1730)은 차폐층(1020)과 전기적으로 연결될 수 있다. 제2연결전극(1610)은 구동전압배선(1730)으로부터의 구동 전압(ELVDD)을 차폐층(1020)으로 전달할 수 있다. 이러한 제1화소회로(PC1)의 구동전압배선(1730)은 인접한 제2화소회로(PC2)의 구동전압배선(1730)과 일체(一體)일 수 있다.
상부연결전극(1740)은 컨택홀(1740CNT1)을 통해 제3연결전극(1670)에 전기적으로 연결된다. 그리고 상부연결전극(1740)은 그 상부에 위치하는 절연층에 형성된 컨택홀(1740CNT2)을 통해 상부의 화소전극(210, 도 13 참조)에 연결된다. 이에 따라 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)이 제3연결전극(1670)과 상부연결전극(1740)을 통해 유기발광다이오드(OLED)의 제1전극(화소전극)으로 전달되도록 할 수 있다.
제2연결전극층(1700)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2연결전극층(1700)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2연결전극층(1700)은 다층구조를 가질 수 있는데, 예컨대 제2연결전극층(1700)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
제2평탄화층(119, 도 13 참조)은 제2연결전극층(1700)을 덮으며, 제1평탄화층(118) 상에 위치할 수 있다. 제2평탄화층(119)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제2평탄화층(119)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
제2평탄화층(119) 상에는 유기발광다이오드(OLED)가 위치할 수 있다. 유기발광다이오드(OLED)는 화소전극(210), 발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함할 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 예컨대 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 위치하는 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
제2평탄화층(119) 상에는 화소정의막(120)이 배치될 수 있다. 화소정의막(120)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)의 적어도 일부는 화소정의막(120)에 의해 형성된 개구(OP) 내에 위치할 수 있다. 개구(OP)에 의해 유기발광다이오드(OLED)의 발광영역(EA)이 정의될 수 있다.
중간층(220)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
발광층은 화소전극(210)들 각각에 대응하여 패터닝된 형상을 가질 수 있다. 중간층(220)이 포함하는 발광층 이외의 층은, 복수개의 화소전극(210)들에 걸쳐서 일체(一體)일 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 예컨대 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 대향전극(230)은 금속 박막 위에 위치하는 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수도 있다. 대향전극(230)은 디스플레이영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(220)과 화소정의막(120)의 상부에 배치될 수 있다.
도 13은 도 4에 도시된 디스플레이 장치의 I-I' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 13에 도시된 것과 같이, 데이터배선(1710)은 제1반도체층(1100)과 전기적으로 연결될 수 있다. 예컨대, 데이터배선(1710)이 제2연결전극층(1700)과 제1연결전극층(1600)사이의 제1평탄화층(118)에 형성된 컨택홀(1710CNT)을 통해 제1연결전극(1620)에 물리적으로 직접 연결될 수 있다. 또한, 데이터배선(1710)과 전기적으로 연결된 제1연결전극(1620)은 제1연결전극층(1600)과 제1반도체층(1100)사이의 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1620CNT1)을 통해 보조데이터배선(1010)에 물리적으로 직접 연결됨으로써, 데이터배선(1710)은 제1반도체층(1100)과 전기적으로 연결될 수 있다. 즉, 데이터배선(1710)은 스위칭 트랜지스터(T2)의 제1반도체층(1100)과 전기적으로 연결될 수 있다.
데이터배선(1710)이 제1연결전극(1620)을 통해 데이터신호(Dm)을 제1반도체층(1100)의 스위칭 트랜지스터(T2)에 공급함으로써, 유기발광다이오드(OLED)에 구동전류가 공급될 수 있다. 그러나, 고화질 디스플레이의 경우, 하나의 화소가 차지하는 면적이 감소함에 따라, 데이터배선(1710)이 차지할 수 있는 면적도 줄어들 수 있다. 데이터배선(1710)의 면적이 감소하는 경우, 데이터배선(1710) 내부의 전기적 저항이 증가될 수 있으며, 이에 따라 고품질의 이미지를 디스플레이하는 디스플레이 장치를 구현하는 것이 용이하지 않게 된다. 예컨대, 동일한 열에 위치하여 동일한 데이터배선(1710)에 연결되는 화소들에서 동일한 휘도의 광이 방출되도록 하기 위한 데이터신호(Dm)가 인가되더라도, 데이터배선(1710)의 저항에 의한 전압 강하로 인하여, 이 화소들에 실제로 인가되는 전기적 신호가 상이하게 될 수 있다. 이에 따라 이 화소들이 의도치 않게 상이한 휘도의 광을 방출하게 되어, 고품질의 이미지를 디스플레이하지 못할 수 있다.
하지만 본 실시예에 따른 디스플레이 장치의 경우, 제1연결전극(1620)은 제1연결전극층(1600)과 제1도전층(1000)사이의 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116) 및 제4층간절연층(117)에 형성된 컨택홀(1620CNT2)을 통해 보조데이터배선(1010)에 물리적으로 직접 연결될 수 있다. 데이터배선(1710)이 제1연결전극(1620)에 물리적으로 직접 연결되고, 제1연결전극(1620)이 보조데이터배선(1010)에 물리적으로 직접 연결됨으로써, 데이터배선(1710)은 보조데이터배선(1010)과 전기적으로 연결될 수 있다.
이처럼 데이터배선(1710)이 보조데이터배선(1010)에 전기적으로 연결되도록 함으로써, 데이터신호(Dm)를 전달하는 배선의 총 면적이 증가하도록 할 수 있다. 이에 따라, 데이터신호(Dm)를 전달하는 배선의 총 전기적 저항은 감소될 수 있으며, 제어부에 의해 생성되는 데이터신호(Dm)와 각 화소의 스위칭 트랜지스터(T2)에 최종적으로 공급되는 신호가 동일하거나 유사할 수 있다. 이에 따라, 각 화소의 휘도는 적절하게 제어될 수 있다.
도 14는 도 4에 도시된 디스플레이 장치의 II-II' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 14에 도시된 것과 같이, 구동전압배선(1730)은 제1반도체층(1100)과 전기적으로 연결될 수 있다. 예컨대, 구동전압배선(1730)이 제2연결전극층(1700)과 제1연결전극층(1600)사이의 제1평탄화층(118)에 형성된 컨택홀(1730CNT1)을 통해 제2연결전극(1610)에 물리적으로 직접 연결될 수 있다. 또한, 구동전압배선(1730)과 전기적으로 연결된 제2연결전극(1610)은 제1연결전극층(1600)과 제1반도체층(1100)사이의 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116) 및 제4층간절연층(117)에 형성된 컨택홀(1610CNT1)을 통해 차폐층(1020)에 물리적으로 직접 연결됨으로써, 구동전압배선(1730)은 제1반도체층(1100)과 전기적으로 연결될 수 있다. 즉, 구동전압배선(1730)은 동작제어 트랜지스터(T5)의 반도체층과 전기적으로 연결될 수 있다.
구동전압배선(1730)이 제2연결전극(1610)을 통해 구동 전압(ELVDD)을 제1반도체층(1100)의 동작제어 트랜지스터(T5)에 공급함으로써, 유기발광다이오드(OLED)에 구동전류가 공급될 수 있다. 그러나, 고화질 디스플레이의 경우, 하나의 화소가 차지하는 면적이 감소함에 따라, 구동전압배선(1730)이 차지할 수 있는 면적도 줄어들 수 있다. 구동전압배선(1730)의 면적이 감소하는 경우, 구동전압배선(1730) 내부의 전기적 저항이 증가될 수 있다. 이에 따라, 동일한 열에 위치하여 동일한 구동전압배선(1730)에 연결되는 화소들에서 동일한 휘도의 광이 방출되도록 하기 위한 구동 전압(ELVDD)이 인가되더라도, 구동전압배선(1730)의 저항에 의한 전압 강하로 인하여, 이 화소들에 실제로 인가되는 전기적 신호가 상이하게 될 수 있다. 이에 따라 이 화소들이 의도치 않게 상이한 휘도의 광을 방출하게 되어, 고품질의 이미지를 디스플레이하지 못할 수 있다.
하지만 본 실시예에 따른 디스플레이 장치의 경우, 제2연결전극(1610)은 제1연결전극층(1600)과 제1도전층(1000)사이의 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)에 형성된 컨택홀(1610CNT3)을 통해 차폐층(1020)에 물리적으로 직접 연결될 수 있다. 구동전압배선(1730)이 제2연결전극(1610)에 물리적으로 직접 연결되고, 제2연결전극(1610)이 차폐층(1020)에 물리적으로 직접 연결됨으로써, 구동전압배선(1730)은 차폐층(1020)과 전기적으로 연결될 수 있다.
이처럼, 구동전압배선(1730)이 차폐층(1020)에 전기적으로 연결되도록 함으로써, 구동 전압(ELVDD)을 전달하는 배선의 총 면적이 증가하도록 할 수 있다. 이에 따라, 구동 전압(ELVDD)을 전달하는 배선의 전기적 저항은 감소될 수 있으며, 제어부에 의해 생성되는 구동 전압(ELVDD)과 각 화소의 동작제어 트랜지스터(T5)에 최종적으로 공급되는 전압이 동일하거나 유사할 수 있다. 이에 따라, 각 화소의 휘도는 적절하게 제어될 수 있다.
도 15는 도 4에 도시된 디스플레이 장치의 III-III' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 15에 도시된 것과 같이, 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)은 제1 방향을 따라 연장된 제1홈(G1)을 포함하고, 제1평탄화층(118)은 제1홈(G1)을 채울 수 있다. 예를 들어, 제1방향은 y축 방향일 수 있으며, 홈의 깊이는 절연층의 총 두께보다 얇을 수 있다. 그러나, 본 발명은 이에 반드시 제한되는 것은 아니다.
디스플레이 장치에 외부로부터 충격이 인가되면, 디스플레이 장치 내부의 무기물을 포함하는 절연층에 크랙이 발생할 수 있다. 그리고 일 화소영역에서 발생한 그러한 크랙은 디스플레이 장치의 내부의 무기물을 포함하는 절연층을 따라 성장하여, 인접한 화소영역에까지 연장될 수 있다. 이에 따라 복수개의 화소들에 있어서 불량이 발생할 수 있다.
하지만 본 실시예에 따른 디스플레이 장치의 경우, 전술한 것과 같이 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)은 제1 방향을 따라 연장된 제1홈(G1)을 갖는다. 이에 따라 외부로부터의 충격에 의해 제1화소(P1)의 영역에서 무기물을 포함하는 절연층에 크랙이 발생하고 그 크랙이 무기물을 포함하는 절연층을 따라 성장하더라도, 그 크랙은 해당 절연층의 제1홈(G1) 부분에까지만 성장하게 된다. 이에 따라 제1화소(P1)의 영역 내에서 생성된 크랙은 제2화소(P2)의 영역 내로 성장하지 않게 된다. 따라서, 본 실시예에 따른 디스플레이 장치는 외부로부터의 충격에 의해 일 화소 내의 무기물을 포함하는 절연층에 형성된 크랙이, 인접한 화소 내로 성장하는 것을 효과적으로 방지하거나 최소화할 수 있다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 제1홈(G1) 및 제2홈(G2)을 복수개의 화소들에 있어서 개략적으로 도시하는 평면도이다.
도 16에 도시된 것과 같이, 제1층간절연층(112), 제1게이트절연층(113), 제2층간절연층(114), 제3층간절연층(115), 제2게이트절연층(116), 및 제4층간절연층(117)은 제1방향과 교차하는 제2방향을 따라 연장된 제2홈(G2)을 더 포함할 수 있다. 예를 들어, 제1방향은 y축 방향이고 제2방향은 x축 방향일 수 있으며, 홈의 깊이는 절연층의 총 두께보다 얇을 수 있다. 즉, 각 화소의 절연층은 홈에 의해 둘러싸여서, 이웃한 화소의 절연층은 서로 접하지 않고, 서로 이격되어 배치될 수 있다.
따라서, 본 실시예에 따른 디스플레이 장치의 경우, 외부로부터의 충격에 의해 제1화소(P1)의 영역에서 무기물을 포함하는 절연층에 크랙이 발생하고 그 크랙이 무기물을 포함하는 절연층을 따라 성장하더라도, 그 크랙은 제2화소(P2) 방향으로 성장하다가 제1홈(G1) 부분에까지만 성장하거나, 제3화소(P3) "?향으?* 성장하다가 제2홈(G2) 부분에까지만 성장하게 된다. 이에 따라, 제1화소(P1)의 영역 내에서 생성된 크랙은 제2화소(P2)의 영역, 제3화소(P3)의 영역 또는 제4화소(P4)의 영역 내로 성장하지 않으므로, 외부 충격에 의한 불량 발생률이 낮아질 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 111: 버퍼층
112: 제1층간절연층 113: 제1게이트절연층
114: 제2층간절연층 115: 제3층간절연층
116: 제2게이트절연층 117: 제4층간절연층
118: 제1평탄화층 119: 제2평탄화층
120: 화소정의막 210: 화소전극
220: 중간층 230: 대향전극
1000: 제1도전층 1010: 보조데이터배선
1020: 차폐층 1100: 제1반도체층
1200: 제1게이트층 1210: 제1게이트배선
1220: 제1게이트전극 1230: 제2게이트배선
1300: 제2도전층 1310: 제3게이트배선
1320: 제4게이트배선 1330: 커패시터 상부전극
1340: 제1초기화전압배선 1400: 제2반도체층
1500: 제2게이트층 1520: 제5게이트배선
1530: 제6게이트배선 1540: 중간전극
1600: 제1연결전극층 1610: 제2연결전극
1620: 제1연결전극 1630: 제2초기화전압배선
1640: 제4연결전극 1650: 제5연결전극
1670: 제3연결전극 1680: 제6연결전극
1700: 제2연결전극층 1710: 데이터배선
1730: 구동전압배선 1740: 상부연결전극

Claims (20)

  1. 기판;
    상기 기판 상부에 배치되고, 제1방향으로 연장된 보조데이터배선을 포함하는 제1도전층;
    상기 제1도전층 상부에 배치된 제1반도체층;
    상기 제1반도체층 상부에 배치된 제1게이트층;
    상기 제1게이트층 상부에 배치되고, 상기 제1반도체층 및 상기 보조데이터배선에 전기적으로 연결된 제1연결전극을 포함하는, 제1연결전극층; 및
    상기 제1연결전극층 상부에 배치되고, 제1연결전극에 전기적으로 연결된 데이터배선을 포함하는, 제2연결전극층;을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1연결전극층과 상기 제2연결전극층 사이에 개재되는 평탄화층을 더 구비하고,
    상기 데이터배선은 상기 평탄화층에 형성된 컨택홀을 통해 상기 제1연결전극층에 포함된 제1연결전극에 연결되는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1도전층과 상기 제1반도체층 사이에 개재된 제1층간절연층;
    상기 제1반도체층과 상기 제1게이트층 사이에 개재된 제1게이트절연층;
    상기 제1게이트층을 덮는 제2층간절연층;
    상기 제2층간절연층 상에 배치된 제2도전층;
    상기 제2도전층을 덮는 제3층간절연층;
    상기 제3층간절연층 상에 배치된 제2반도체층;
    상기 제2반도체층을 덮는 제2게이트절연층;
    상기 제2게이트절연층 상에 배치된 제2게이트층;
    상기 제2게이트층을 덮는 제4층간절연층; 및
    상기 제1연결전극층과 상기 제2연결전극층 사이에 개재되는 평탄화층;을 더 구비하고,
    상기 제1연결전극층은 상기 제4층간절연층 상에 배치되는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1연결전극은 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 제1반도체층에 연결되는, 디스플레이 장치.
  5. 제3항에 있어서,
    상기 제1연결전극은 상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 보조데이터배선에 연결되는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 보조데이터배선에는 상기 데이터배선에 인가되는 전기적 신호와 동일한 전기적 시간이 인가되는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 데이터배선은 상기 제1방향으로 연장되는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 보조데이터배선의 일부 영역의 폭은 상기 보조데이터배선의 나머지 영역의 폭과 상이한, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 보조데이터배선은 상기 제1연결전극과 물리적으로 직접 연결되고, 상기 제1연결전극은 상기 데이터배선과 물리적으로 직접 연결되는, 디스플레이 장치.
  10. 제3항에 있어서,
    상기 제1도전층은 차폐층을 더 포함하고,
    상기 차폐층은 아일랜드 형상의 패턴과 상기 패턴으로부터 상기 제1방향으로 연장된 연결선을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제2연결전극층은 구동전압배선을 더 포함하고,
    상기 구동전압배선은 상기 차폐층과 전기적으로 연결되는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1연결전극층은 제2연결전극을 더 포함하고,
    상기 구동전압배선은 상기 평탄화층에 형성된 컨택홀을 통해 상기 제2연결전극에 연결되는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제2연결전극은 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 제1반도체층에 연결되는, 디스플레이 장치.
  14. 제12항에 있어서,
    상기 제2연결전극은 상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층에 형성된 컨택홀을 통해 상기 보조데이터배선에 연결되는, 디스플레이 장치.
  15. 제11항에 있어서,
    상기 차폐층에는 상기 구동전압배선에 인가되는 전기적 신호와 동일한 전기적 신호가 인가되는, 디스플레이 장치.
  16. 제10항에 있어서,
    상기 차폐층은 상기 보조데이터배선과 동일한 물질을 포함하는, 디스플레이 장치.
  17. 제10항에 있어서,
    상기 차폐층은 상기 보조데이터배선과 동일한 층구조를 갖는, 디스플레이 장치.
  18. 제10항에 있어서,
    상기 차폐층은 상기 보조데이터배선에 인가되는 전기적 신호와 상이한 전기적 신호가 인가되는, 디스플레이 장치.
  19. 제3항에 있어서,
    상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층은 상기 제1방향을 따라 연장된 제1홈을 포함하고,
    상기 평탄화층은 상기 제1홈을 채우는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제1층간절연층, 상기 제1게이트절연층, 상기 제2층간절연층, 상기 제3층간절연층, 상기 제2게이트절연층, 및 상기 제4층간절연층은 상기 제1방향과 교차하는 제2방향을 따라 연장된 제2홈을 더 포함하고,
    상기 평탄화층은 상기 제2홈을 채우는, 디스플레이 장치.

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