KR102560259B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에, Cu를 포함하는 금속막을 형성하고, 상기 금속막 상에 보호막을 형성하고, 상기 보호막 상에 TaOx(여기서, x는 2.0 내지 2.5)를 포함하는 하드 마스크를 형성하고, 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 금속막을 패터닝하여 금속 배선을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device is provided. A method of manufacturing a semiconductor device includes forming a metal film containing Cu on a substrate, forming a protective film on the metal film, forming a hard mask containing TaO x (where x is 2.0 to 2.5) on the protective film, patterning the hard mask to form a hard mask pattern, and using the hard mask pattern as an etch mask to pattern the metal film to form a metal wiring.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}Manufacturing method of semiconductor device {Method for fabricating semiconductor device}

본 발명은 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device.

전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.Due to the development of electronic technology, recent down-scaling of semiconductor devices is rapidly progressing, and high integration and low power consumption of semiconductor chips are required.

반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 금속 배선의 비저항 및 RC 딜레이(resistance capacitance delay)를 개선하는 연구가 활발히 이루어지고 있다.In order to respond to demands for high integration and low power consumption of semiconductor devices, research on improving resistivity and RC delay (resistance capacitance delay) of metal wiring has been actively conducted.

Cu 배선 공정에 듀얼 다마신(dual damascene) 기술을 적용하는 것 외에, Cu를 식각하여 배선을 형성하는 기술의 개발이 진행 중에 있다.In addition to applying a dual damascene technology to a Cu wiring process, development of a technique for forming wiring by etching Cu is in progress.

본 발명이 해결하고자 하는 기술적 과제는 정렬(alignment)이 용이한 하드 마스크를 사용하여 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.A technical problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device with improved yield and reliability by using a hard mask that is easy to align.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, Cu를 포함하는 금속막을 형성하고, 상기 금속막 상에 보호막을 형성하고, 상기 보호막 상에 TaOx(여기서, x는 2.0 내지 2.5)를 포함하는 하드 마스크를 형성하고, 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 금속막을 패터닝하여 금속 배선을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device according to some embodiments of the inventive concept for achieving the above technical problem includes forming a metal film including Cu on a substrate, forming a protective film on the metal film, forming a hard mask including TaO x (where x is 2.0 to 2.5) on the protective film, patterning the hard mask to form a hard mask pattern, and using the hard mask pattern as an etch mask to pattern the metal film to form a metal wire. .

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 층간 절연막 및 상기 제1 층간 절연막 내에 매립되는 제1 배선을 형성하고, 상기 제1 층간 절연막 및 상기 제1 배선 상에 금속막을 형성하고, 상기 금속막 상에 제1 보호막을 형성하고, 상기 제1 보호막 상에 TaOx(여기서, x는 2.0 내지 2.5), 산화텅스텐(tungsten oxide), 산화코발트(cobalt oxide), 산화니켈(nickel oxide), 산화백금(platinum oxide), 산화알루미늄(aluminum oxide), 산화티타늄(titanium oxide) 중 적어도 하나를 포함하는 하드 마스크를 형성하고, 상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하되, 500nm 내지 700nm의 파장을 갖는 광원을 이용하여 상기 제1 배선 상에 상기 하드 마스크 패턴이 오버랩되도록 정렬(align)하는 것을 포함하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 금속막을 패터닝하여 상기 제1 배선과 전기적으로 연결되는 제2 배선을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device according to some embodiments of the inventive concept for achieving the above technical problem includes forming a first interlayer insulating film and a first wiring buried in the first interlayer insulating film on a substrate, forming a metal film on the first interlayer insulating film and the first wiring, forming a first protective film on the metal film, and TaO on the first protective film.x(Where x is 2.0 to 2.5), form a hard mask including at least one of tungsten oxide, cobalt oxide, nickel oxide, platinum oxide, aluminum oxide, and titanium oxide, and pattern the hard mask to form a hard mask pattern having a wavelength of 500 nm to 700 nm. Aligning the hard mask pattern on the first wire to overlap using a light source, and patterning the metal film using the hard mask pattern as an etching mask to form a second wire electrically connected to the first wire.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1 내지 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8 내지 도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따라, TaOx(여기서, x는 2.0 내지 2.5)를 포함하는 하드 마스크의 특성을 설명하기 위한 도면이다.
도 11a 내지 도 15a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11b 내지 도 15b는 도 11a 내지 도 15a의 A-A'을 따라서 절단한 단면도이다.
도 16a 내지 도 18a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16b 내지 도 18b는 도 16a 내지 도 18a의 B-B'을 따라서 절단한 단면도이다.
도 19a 내지 도 22a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19b 내지 도 22b는 도 19a 내지 도 22a의 C-C'을 따라서 절단한 단면도이다.1 to 7 are intermediate-step views for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept.
8 to 10 are diagrams for explaining characteristics of a hard mask including TaO x (where x is 2.0 to 2.5) according to some embodiments of the inventive concept.
11A to 15A are intermediate stage views for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept.
11B to 15B are cross-sectional views taken along line A-A' of FIGS. 11A to 15A.
16A to 18A are intermediate step views for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept.
16B to 18B are cross-sectional views taken along line BB′ of FIGS. 16A to 18A.
19A to 22A are intermediate diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept.
19B to 22B are cross-sectional views taken along line C-C′ of FIGS. 19A to 22A.

이하에서, 도 1 내지 도 7을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some exemplary embodiments of the inventive concept will be described with reference to FIGS. 1 to 7 .

도 1 내지 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.1 to 7 are intermediate-step views for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept.

도 1을 참고하면, 기판(100)을 제공한다. 그리고 기판(100) 상에 금속막(120)을 형성한다.Referring to FIG. 1 , a substrate 100 is provided. Then, a metal film 120 is formed on the substrate 100 .

몇몇 실시예에서, 금속막(120) 아래에 정렬키(K1; alignment key)를 더 형성할 수 있다. 즉, 정렬키(K1)는 기판(100) 내에 매립되고 금속막(120) 아래에 배치될 수 있다. In some embodiments, an alignment key (K1) may be further formed under the metal layer 120 . That is, the alignment key K1 may be buried in the substrate 100 and disposed below the metal layer 120 .

기판(100)을 제공하는 것은, 베이스 기판과 에피층이 적층된 구조를 제공하는 것일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(100)은 실리콘 기판이다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.Providing the substrate 100 may be providing a structure in which a base substrate and an epitaxial layer are stacked, but is not limited thereto. The substrate 100 may be a silicon substrate, a gallium arsenide substrate, a silicon germanium substrate, a ceramic substrate, a quartz substrate, a glass substrate for a display, or a semiconductor on insulator (SOI) substrate. Illustratively, the substrate 100 hereinafter is a silicon substrate. In addition, the substrate 100 may have a form in which an insulating film is formed on a silicon substrate.

여기서, 금속막(120)을 형성하는 것은, 예를 들어 금속막(120)이 기판(100)을 실질적으로 균일하게 덮는 증착 공정을 이용하여 수행할 수 있다. 이 때, 금속막(120)은 제1 두께(T1)로 형성할 수 있다. 이 때, 금속막(120)은 Cu를 포함할 수 있다.Here, forming the metal layer 120 may be performed using, for example, a deposition process in which the metal layer 120 substantially uniformly covers the substrate 100 . In this case, the metal layer 120 may be formed to have a first thickness T1. In this case, the metal layer 120 may include Cu.

정렬키(K1)는 예를 들어, 금속막(120)과 동일한 금속을 포함할 수 있다. 구체적으로 예를 들어, 금속막(120)이 Cu를 포함할 경우, 정렬키(K1) 역시 Cu를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 금속막(120)과 정렬키(K1)에 포함되는 금속의 종류는 이와 다르게 얼마든지 변형될 수 있다.The alignment key K1 may include, for example, the same metal as the metal layer 120 . Specifically, for example, when the metal layer 120 includes Cu, the alignment key K1 may also include Cu. However, the present invention is not limited thereto, and the types of metals included in the metal layer 120 and the alignment key K1 may be freely modified.

도 2를 참고하면, 금속막(120) 상에 보호막(130; Capping) 및 하드 마스크(140)를 순차로 형성한다.Referring to FIG. 2 , a protective layer 130 (capping) and a hard mask 140 are sequentially formed on the metal layer 120 .

보호막(130)은 금속막(120) 상에서 화학적 기상 증착법(CVD; chemical vapor deposition) 등으로 형성할 수 있다. 금속막(120) 및 하드 마스크(140) 사이에 보호막(130)을 형성하는 것은, Cu를 포함하는 금속막(120)이 공정 중에 산화되는 것을 방지하기 위함이다. 예를 들어 금속막(120)이 Cu인 경우, 보호막(130)은 실리콘 나이트라이드(silicon nitride) 또는 실리콘 카보나이트라이드(silicon carbonitride)일 수 있으나, 이에 제한되는 것은 아니고, 금속막(120)이 공정 중에 산화되는 것을 방지하는 다른 물질을 포함할 수 있다.The protective layer 130 may be formed on the metal layer 120 by chemical vapor deposition (CVD) or the like. Forming the protective film 130 between the metal film 120 and the hard mask 140 is to prevent the metal film 120 including Cu from being oxidized during a process. For example, when the metal film 120 is Cu, the protective film 130 may be silicon nitride or silicon carbonitride, but is not limited thereto, and may include other materials that prevent the metal film 120 from being oxidized during a process.

하드 마스크(140)는 보호막(130) 상에 물리적 기상 증착법(PVD; Physical Vapor Deposition) 등으로 형성할 수 있다. 이 때, 하드 마스크(140)는 제2 두께(T2)로 형성할 수 있다.The hard mask 140 may be formed on the protective film 130 by physical vapor deposition (PVD) or the like. In this case, the hard mask 140 may be formed to have a second thickness T2.

몇몇 실시예에서, 하드 마스크(140)는 TaOx(여기서, x는 2.0 내지 2.5)를 포함할 수 있다. 이 경우, 제1 두께(T1)에 대한 제2 두께(T2)의 비는 1.0 이상일 수 있다. 이와 같은 하드 마스크(140)에 대해서는, 도 8 내지 도 10에 관한 설명에서 자세히 설명한다.In some embodiments, hard mask 140 may include TaO x (where x is between 2.0 and 2.5). In this case, the ratio of the second thickness T2 to the first thickness T1 may be 1.0 or more. The hard mask 140 will be described in detail in the description of FIGS. 8 to 10 .

몇몇 실시예에서, 하드 마스크(140)는 TaOx(여기서, x는 2.5)를 포함할 수 있다. 이 경우, 제1 두께(T1)에 대한 제2 두께(T2)의 비는 1.1 이상일 수 있다. 이와 같은 하드 마스크(140)에 대해서는, 도 8 내지 도 10에 관한 설명에서 자세히 설명한다.In some embodiments, hard mask 140 may include TaO x (where x is 2.5). In this case, the ratio of the second thickness T2 to the first thickness T1 may be 1.1 or more. The hard mask 140 will be described in detail in the description of FIGS. 8 to 10 .

도 3 및 도 4를 참고하면, 하드 마스크(140) 상에 포토 마스크(150)를 형성한다. 이어서, 포토 마스크(150)를 노광 및 현상하여 포토 마스크 패턴(150a)을 형성한다.Referring to FIGS. 3 and 4 , a photo mask 150 is formed on the hard mask 140 . Next, the photo mask 150 is exposed and developed to form a photo mask pattern 150a.

몇몇 실시예에서, 포토 마스크 패턴(150a)을 특정한 위치에 정렬(alignment)하여 형성할 수 있다. 구체적으로, 스텝퍼(stepper)와 같은 정렬 노광기(aligner)는, 포토 마스크(150)를 노광 및 현상하기 전에 500nm 내지 900nm의 파장을 갖는 광원으로 정렬키(K1)를 검출하고, 검출된 정렬키(K1)를 기준으로 포토 마스크 패턴(150a)을 특정한 위치에 정렬하여 형성할 수 있다.In some embodiments, the photomask pattern 150a may be formed by aligning it to a specific location. Specifically, an aligner such as a stepper may detect an alignment key K1 with a light source having a wavelength of 500 nm to 900 nm before exposing and developing the photo mask 150, and align the photomask pattern 150a at a specific position based on the detected alignment key K1.

몇몇 실시예에서, 정렬키(K1)를 검출하는 것은, 500nm 내지 700nm 의 파장을 갖는 제1 광원(L1)으로 수행할 수 있다. 예를 들어, 제1 광원(L1)은 하드 마스크(140) 및 보호막(130)을 투과하여 금속 부분의 두께 차이를 식별함으로써 정렬키(K1)를 검출할 수 있다. 즉, 제1 광원(L1)은 정렬키(K1) 및 금속막(120)이 오버랩되는 부분을 식별하여 정렬키(K1)의 위치를 검출할 수 있다. 이 때, 정렬키(K1)는 제1 길이(S1)를 가질 수 있고, 정렬키(K1)를 검출하는 것은 예를 들어, 정렬 노광기가 제1 길이(S1)를 인지하여 정렬키(K1)를 검출하는 것을 포함할 수 있다.In some embodiments, detecting the alignment key K1 may be performed using a first light source L1 having a wavelength of 500 nm to 700 nm. For example, the first light source L1 may transmit through the hard mask 140 and the passivation layer 130 to identify a difference in thickness of the metal part, thereby detecting the alignment key K1. That is, the first light source L1 may detect the position of the alignment key K1 by identifying an overlapping portion between the alignment key K1 and the metal layer 120 . At this time, the alignment key K1 may have a first length S1, and detecting the alignment key K1 may include, for example, an alignment exposure device recognizing the first length S1 to detect the alignment key K1.

포토 마스크(150)는 탄소를 포함하는 유기 물질을 포함할 수 있다. 구체적으로 포토 마스크(150)는, 예를 들어, 유기 난사 방지막(BARC; bottom anti-reflective coating)을 포함할 수 있다.The photo mask 150 may include an organic material including carbon. In detail, the photo mask 150 may include, for example, an organic bottom anti-reflective coating (BARC).

포토 마스크 패턴(150a)을 형성하기 위한 노광 장비는 검출된 정렬키(K1)를 기준으로 하여 원하는 위치에 포토 마스크 패턴(150a)을 형성할 수 있다. 여기에서, 노광 장비는 정렬 노광기와 같은 장비일 수 있으나, 장비에 따라 정렬 노광기와 다른 장비를 포함할 수도 있다.Exposure equipment for forming the photomask pattern 150a may form the photomask pattern 150a at a desired location based on the detected alignment key K1. Here, the exposure equipment may be equipment such as an alignment exposure machine, but may include an alignment exposure machine and other equipment depending on the equipment.

도 5를 참고하면, 하드 마스크(140)를 패터닝하여 하드 마스크 패턴(140a)을 형성한다.Referring to FIG. 5 , the hard mask 140 is patterned to form a hard mask pattern 140a.

몇몇 실시예에서, 하드 마스크 패턴(140a)을 형성하는 것은, 도 3 및 도 4에서 정렬하여 형성한 포토 마스크 패턴(150a)을 식각 마스크로 사용하여 하드 마스크(140)를 식각하고, 포토 마스크 패턴(150a)을 제거함으로써 형성할 수 있다. 보호막(130)은 하드 마스크(140)를 패터닝할 때 동시에 패터닝하여 보호막 패턴(130a)을 형성할 수 있으나, 이에 제한되는 것은 아니고, 추후 금속막(120)을 패터닝할 때 동시에 패터닝하여 형성할 수도 있다.In some embodiments, the hard mask pattern 140a may be formed by etching the hard mask 140 using the photomask pattern 150a aligned and formed in FIGS. 3 and 4 as an etch mask, and removing the photomask pattern 150a. The protective film 130 may be patterned simultaneously when the hard mask 140 is patterned to form the protective film pattern 130a, but is not limited thereto, and may be patterned and formed simultaneously when the metal film 120 is patterned later.

도 6을 참고하면, 도 5에서 형성한 하드 마스크 패턴(140a)을 식각 마스크로 사용하여 금속막(120)을 패터닝함으로써 금속 배선(120a)을 형성한다.Referring to FIG. 6 , a metal wire 120a is formed by patterning the metal layer 120 using the hard mask pattern 140a formed in FIG. 5 as an etching mask.

몇몇 실시예에서, 금속막(120)을 패터닝하는 것은 예를 들어, 금속막(120)을 건식 식각(dry etching)하는 것을 포함할 수 있다. 구체적으로 금속막(120)을 패터닝하는 것은 예를 들어, 금속막(120)을 스퍼터링(sputtering) 식각하는 것을 포함할 수 있다.In some embodiments, patterning the metal layer 120 may include, for example, dry etching the metal layer 120 . Specifically, patterning the metal layer 120 may include, for example, sputtering and etching of the metal layer 120 .

이 때, 하드 마스크 패턴 잔해(140a')는 식각 과정에서 소진되어 그 두께가 하드 마스크 패턴(140)보다 얇을 수 있고, 하드 마스크 패턴 잔해(140a')의 상부는 포물선을 그릴 수 있다. 이 때, 식각 과정에서 발생하는 도 5의 하드 마스크 패턴(140a)의 부산물(by-product)은 금속막의 패터닝을 방해할 수 있다. 이에 따라 금속 배선(120a)은 단면 형상이 상부에서 하부로 갈수록 그 폭이 넓어지는 테이퍼드(tapered) 형상일 수 있다.In this case, the hard mask pattern debris 140a' is exhausted in the etching process, so that its thickness may be thinner than the hard mask pattern 140, and a parabolic line may be drawn at the top of the hard mask pattern debris 140a'. At this time, by-products of the hard mask pattern 140a of FIG. 5 generated during the etching process may interfere with patterning of the metal layer. Accordingly, the cross-sectional shape of the metal wire 120a may have a tapered shape in which a width increases from top to bottom.

도 7을 참고하면, 하드 마스크 패턴 잔해(140a')를 제거한다.Referring to FIG. 7 , the hard mask pattern debris 140a' is removed.

하드 마스크 패턴 잔해(140a')를 제거하는 것은 예를 들어, 애싱(ashing) 공정으로 수행하는 것을 포함할 수 있다. 구체적으로 하드 마스크 패턴 잔해(140a')를 제거하는 것은 예를 들어, Chlorine 계열 gas 및/또는 Fluorine 계열 gas로 제거하는 것을 포함할 수 있다.Removing the hard mask pattern debris 140a' may include, for example, an ashing process. Specifically, removing the hard mask pattern debris 140a' may include, for example, removing with a chlorine-based gas and/or a fluorine-based gas.

이렇게 형성한 금속 배선(120a)은 배선의 컨택 등일 수 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 금속 배선(120a)의 용도가 이들에 제한되는 것은 아니다.The metal wire 120a thus formed may be a contact of a wire, a gate electrode of a transistor, a source/drain of a transistor, or a diode, but the use of the metal wire 120a is not limited thereto.

이하에서, 도 1 내지 도 10를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 하드 마스크(140) 물질로 TaOx(여기서, x는 2.0 내지 2.5)를 사용하는 이유를 설명한다.Hereinafter, with reference to FIGS. 1 to 10 , reasons for using TaO x (where x is 2.0 to 2.5) as a hard mask 140 material according to some embodiments of the inventive concept will be described.

도 8 내지 도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따라, TaOx(여기서, x는 2.0 내지 2.5)를 포함하는 하드 마스크의 특성을 설명하기 위한 도면이다.8 to 10 are diagrams for explaining characteristics of a hard mask including TaO x (where x is 2.0 to 2.5) according to some embodiments of the inventive concept.

금속 배선(예를 들어, Cu 배선)을 형성함에 있어, 예를 들어 다마신(damascene) 공정이 사용될 수 있다. 이러한 다마신 공정으로는 예를 들어, 전해 도금 방법(ECP; electro-chemical plating)을 사용할 수 있는데, 이 과정에서 유입되는 화학적 불순물과, 결정경계(grain boundary)에서의 높은 결정성은 비저항 및 RC 딜레이를 높이는 요인으로 작용할 수 있다.In forming metal wiring (eg, Cu wiring), a damascene process may be used, for example. As such a damascene process, for example, electro-chemical plating (ECP) may be used, and chemical impurities introduced in this process and high crystallinity at grain boundaries may act as factors that increase resistivity and RC delay.

또한, 높은 비저항 및 RC 딜레이는 디자인 룰이 감소함에 따라 점점 더 중요하게 고려될 수 있다. 이에 반해 금속을 식각하여 배선을 형성하는 방법은, 전해 도금 방법을 사용하지 않고 배선을 형성할 수 있으므로, 금속 배선에 화학적 불순물이 유입되거나 결정경계에서의 높은 결정성이 문제되지 않는다. 즉, 비저항 및 RC 딜레이를 개선하는 금속 배선을 형성할 수 있다.In addition, high resistivity and RC delay may become increasingly important as design rules decrease. On the other hand, in the method of forming a wire by etching a metal, since the wire can be formed without using an electroplating method, chemical impurities do not enter the metal wire or high crystallinity at the crystal boundary is not a problem. That is, a metal wire that improves resistivity and RC delay can be formed.

이와 같이 금속을 식각하여 배선을 형성하기 위한 하드 마스크 물질로, 배선에 사용되는 금속에 비해 식각 내성이 상대적으로 큰 Ta(tantalum), W(tungsten), Co(Cobalt), Ni(Nickel), Pt(Platinum), Al(Aluminum), Ti(Titanium) 등이 사용될 수 있다. 다만, Ta, W 등과 같은 불투명한 막질(Opaque layer)을 하드 마스크 물질로 사용하여 금속을 노광하고 식각하는 공정은, 다층 금속 배선을 제조하기 위한 노광 공정에서 상부 금속 배선과 하부 금속 배선이 정렬(alignment)되지 않는 문제가 발생할 수 있다. 여기서, 정렬이란, 스텝퍼(stepper) 등에서 하부 마스크 패턴과 상부 마스크 패턴을 정확하게 중첩하는 것을 말하며, 다층 금속 배선 공정에서 상부 금속 배선과 하부 금속 배선이 전기적으로 연결되지 않는 현상을 방지하는 것을 말할 수 있다. 예를 들어, 도 3 및 도 4에 관한 설명에서 상술한 것처럼, 스텝퍼(stepper)와 같은 정렬 노광기(aligner)는, 특정한 파장을 갖는 광원으로 정렬키를 검출하고, 검출된 정렬키를 기준으로 금속 배선을 특정한 위치에 정렬하여 형성할 수 있다.As a hard mask material for forming a wiring by etching a metal, Ta (tantalum), W (tungsten), Co (Cobalt), Ni (Nickel), Pt (Platinum), Al (Aluminum), Ti (Titanium), and the like may be used. However, in the process of exposing and etching a metal using an opaque layer such as Ta or W as a hard mask material, an upper metal wiring and a lower metal wiring may not be aligned in an exposure process for manufacturing a multi-layer metal wiring. A problem may occur. Here, alignment refers to accurately overlapping a lower mask pattern and an upper mask pattern with a stepper or the like, and may refer to preventing a phenomenon in which an upper metal wire and a lower metal wire are not electrically connected in a multi-layer metal wiring process. For example, as described above in the description of FIGS. 3 and 4, an aligner such as a stepper detects an alignment key with a light source having a specific wavelength, and aligns a metal wire at a specific position based on the detected alignment key.

그러나 하드 마스크 물질로 순수한 Ta, W 등은, 633nm의 파장을 갖는 광원에서 흡광 계수(k; extinction coefficient)가 각각 2.054 및 2.92 등으로 상대적으로 크고, 이에 따라 투과도(transmittance)가 작아 정렬이 용이하지 못하다.However, pure Ta and W as hard mask materials have relatively large extinction coefficients (k) of 2.054 and 2.92, respectively, in a light source having a wavelength of 633 nm, and accordingly, transmittance is small, making it difficult to align.

이와 달리, 흡광 계수(k)가 작은 TEOS(tetraethyl orthosilicate)와 같은 물질을 하드 마스크 물질로 사용하는 경우, 정렬은 용이할 수 있으나 식각 내성이 작고 다량의 부산물 생성으로 인해 금속막에 대한 패터닝이 용이하지 않을 수 있다. 예를 들어, 식각 내성이 작은 TEOS를 하드 마스크 물질로 사용하는 경우, 금속막을 패터닝하는 과정에서 하드 마스크가 모두 소진되어 금속막의 상부가 손상될 수 있다. 또한, 이를 방지하기 위해 하드 마스크를 두껍게 형성하는 경우(예를 들어, TEOS의 두께는 1500Å 이상일 수 있다), 하드 마스크의 부산물(by-product)로 인해 금속막의 패터닝이 방해받을 수 있고, 이에 따라 금속 배선은 전기적으로 분리되지 않을 수 있다.In contrast, when a material such as tetraethyl orthosilicate (TEOS) having a small extinction coefficient (k) is used as a hard mask material, alignment may be easy, but patterning of a metal film may not be easy due to low etching resistance and large amount of by-products. For example, when TEOS having low etch resistance is used as a hard mask material, the hard mask is exhausted during patterning of the metal film, and the upper part of the metal film may be damaged. In addition, when the hard mask is formed thick to prevent this (for example, the thickness of TEOS may be 1500 Å or more), patterning of the metal film may be hindered due to by-products of the hard mask, and accordingly, the metal wiring may not be electrically separated.

따라서 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, Ta을 산화시키되 TaOx에서 O(oxygen)의 비율(x)을 조절하여, 식각 내성이 크고 투과도가 우수한 TaOx(여기서, x는 2.0 내지 2.5)를 포함하는 하드 마스크를 사용할 수 있다.Therefore, in the method of manufacturing a semiconductor device according to some embodiments of the inventive concept, a hard mask including TaO x having high etching resistance and excellent transmittance (where x is 2.0 to 2.5) may be used by oxidizing Ta and adjusting the ratio (x) of O (oxygen) in TaO x .

도 8은 5가지 시료(시료 0 내지 시료 4)에서, TaOx의 x에 대한, 흡광 계수(k)를 측정한 실험 자료이다. 이 때, 흡광 계수는 633nm의 파장을 갖는 광원에 대한 것이다.8 is experimental data obtained by measuring the extinction coefficient (k) of TaO x for x in five samples (Sample 0 to Sample 4). At this time, the extinction coefficient is for a light source having a wavelength of 633 nm.

도 8을 참고하면, 시료 1에서, 흡광 계수(k)는 약 2.020으로 순수한 Ta(즉, 시료 0)의 흡광 계수(k) 2.054에 비해 큰 차이가 없을 수 있다. 이에 반해, 시료 2 및 시료 3에서, 흡광 계수(k)는 각각 약 1.205 및 1.029로써, 시료 1에 비해 절반 가량 개선될 수 있다. 시료 4에서, 흡광 계수(k)는 더 개선되어 0에 가까울 수 있다.Referring to FIG. 8 , sample 1 has an extinction coefficient (k) of about 2.020, which may not be significantly different from the extinction coefficient (k) of 2.054 of pure Ta (ie, sample 0). On the other hand, in samples 2 and 3, the extinction coefficients (k) are about 1.205 and 1.029, respectively, which can be improved by about half compared to sample 1. In sample 4, the extinction coefficient (k) can be further improved and close to zero.

흡광 계수(k)는 633nm의 파장을 갖는 광원에 대해서뿐만 아니라, 유사한 파장을 갖는 다른 광원에 대해서도 마찬가지로 개선될 수 있다. 예를 들어, x가 2.0 이상인 경우, 흡광 계수(k)는 500nm 내지 700nm의 파장을 갖는 광원에 대해 개선될 수 있다. 이에 따라, x가 2.0 이상인 경우, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 500nm 내지 700nm의 파장을 갖는 광원으로 정렬키를 용이하게 검출할 수 있다.The extinction coefficient (k) can be similarly improved not only for a light source with a wavelength of 633 nm, but also for other light sources with a similar wavelength. For example, when x is greater than or equal to 2.0, the extinction coefficient (k) can be improved for a light source having a wavelength of 500 nm to 700 nm. Accordingly, when x is greater than or equal to 2.0, the method of manufacturing a semiconductor device according to some embodiments of the inventive concept can easily detect an alignment key using a light source having a wavelength of 500 nm to 700 nm.

도 9는 5가지 시료(시료 0 내지 시료 4)에서, Cu에 대한 밀도 비율(d), 하드 마스크 최소 두께(t1) 및 정렬 두께(t2)를 나타낸다.9 shows the density ratio to Cu (d), the minimum hard mask thickness (t1), and the alignment thickness (t2) in five samples (sample 0 to sample 4).

밀도 비율(d)은, Cu의 밀도에 대한 하드 마스크의 밀도를 측정한 실험 자료이고, 이는 건식 식각에서 하드 마스크의 식각 내성을 판단하는 지표로 사용될 수 있다. 예를 들어, 하드 마스크의 밀도는 Cu의 밀도와 유사하거나 이보다 클 경우에 충분한 식각 내성을 가질 수 있다. 즉, 밀도 비율(d)이 약 1이거나 1보다 큰 경우에, 하드 마스크는 충분한 식각 내성을 가질 수 있다.The density ratio (d) is experimental data obtained by measuring the density of the hard mask with respect to the density of Cu, and can be used as an index for determining the etch resistance of the hard mask in dry etching. For example, when the density of the hard mask is similar to or greater than the density of Cu, it may have sufficient etch resistance. That is, when the density ratio (d) is about 1 or greater than 1, the hard mask may have sufficient etch resistance.

하드 마스크 최소 두께(t1)는, 패터닝하는 과정에서 금속막의 상부가 손상되지 않는데 필요한 하드 마스크의 최소 필요 두께에 대한 실험 자료이다. 즉, 밀도 비율(d)이 커질수록 하드 마스크 최소 두께(t1)는 작아질 수 있다.The minimum hard mask thickness t1 is experimental data for the minimum required thickness of the hard mask required to prevent damage to the top of the metal film during patterning. That is, as the density ratio d increases, the minimum hard mask thickness t1 may decrease.

정렬 두께(t2)는, 정렬키 검출을 용이하게 하는 하드 마스크의 최대 두께로써, 아래 수학식 1로부터 정해질 수 있다. 여기서 λ는 정렬 노광기의 광원의 파장이고, k는 하드 마스크의 흡광 계수이다.The alignment thickness t2 is the maximum thickness of the hard mask that facilitates the alignment key detection, and can be determined from Equation 1 below. Here, λ is the wavelength of the light source of the alignment exposure device, and k is the extinction coefficient of the hard mask.

하드 마스크의 두께를 정렬 두께(t2)보다 두껍게 형성하는 경우에, 정렬 노광기는 정렬키를 검출하기 어려울 수 있다.When the thickness of the hard mask is thicker than the alignment thickness t2, it may be difficult for the alignment exposure device to detect the alignment key.

도 9를 참고하면, x가 2.5 이하인 경우, 밀도 비율(d)은 0.96 이상으로써 약 1이거나 1보다 크게 유지된다. 이에 따라, x가 2.5 이하인 경우, 하드 마스크는 충분한 식각 내성을 가질 수 있다.Referring to FIG. 9 , when x is less than or equal to 2.5, the density ratio d is greater than or equal to 0.96, which is about 1 or greater than 1. Accordingly, when x is 2.5 or less, the hard mask may have sufficient etch resistance.

다만, x가 증가함에 따라, TaOx의 식각 내성은 작아질 수 있다. 상술한 바와 같이, 식각 내성이 작은 하드 마스크의 경우, 금속막의 상부가 손상되는 것을 방지하기 위해 하드 마스크를 더 두껍게 형성할 수 있다. 도 9를 참고하면, 시료 2 및 시료 3에서, Cu 430Å을 식각하기 위한 하드 마스크는 각각 430Å 및 440Å 이상 형성할 수 있다. 시료 4에서, Cu 430Å을 식각하기 위한 하드 마스크는 480Å 이상 형성할 수 있다. 즉, 몇몇 실시예에서, x가 2.0 이상일 때, 금속막이 Cu를 포함하는 경우, 금속막의 두께에 대한 하드 마스크의 두께의 비는 1.0 이상일 수 있다.However, as x increases, the etch resistance of TaO x may decrease. As described above, in the case of a hard mask having low etch resistance, the hard mask may be formed thicker to prevent damage to an upper portion of the metal layer. Referring to FIG. 9 , in samples 2 and 3, hard masks for etching 430 Å of Cu may be formed with 430 Å and 440 Å or more, respectively. In sample 4, a hard mask for etching 430 Å of Cu may be formed with a thickness of 480 Å or more. That is, in some embodiments, when x is greater than or equal to 2.0 and the metal layer includes Cu, the ratio of the thickness of the hard mask to the thickness of the metal layer may be greater than or equal to 1.0.

또한, 정렬키의 검출은 하드 마스크의 두께가 두꺼워질수록 어려울 수 있는데, 이는 하드 마스크를 투과하면서 광원의 세기가 약해지기 때문이다. 하드 마스크를 투과하는 광원의 세기(E)는 아래 수학식 2로 표현될 수 있다. 여기서 E0는 초기 광원의 세기이고, t는 하드 마스크의 두께이다.In addition, it may be difficult to detect the alignment key as the thickness of the hard mask increases, because the intensity of the light source decreases while passing through the hard mask. The intensity (E) of the light source passing through the hard mask can be expressed by Equation 2 below. where E 0 is the intensity of the initial light source and t is the thickness of the hard mask.

몇몇 실시예에서, 정렬키의 검출이 용이한 하드 마스크의 최대 두께는 아래 수학식 3과 같이 상기 정렬 두께(t2)로 정할 수 있다.In some embodiments, the maximum thickness of the hard mask for easy detection of an alignment key may be determined by the alignment thickness t2 as shown in Equation 3 below.

즉, 정렬 두께(t2)는 광원의 세기(E)가 E0/e가 되게 하는 하드 마스크의 두께이다. 하드 마스크의 두께가 정렬 두께(t2) 이하로 형성될 때, 정렬 노광기의 광원은 하드 마스크를 투과하여 정렬키를 용이하게 검출할 수 있다. 예를 들어, 도 9를 참고하면, 시료 2에서 하드 마스크가 약 836Å 이하로 형성될 때, 633nm의 광원을 가진 정렬 노광기의 광원은 하드 마스크를 투과하여 정렬키를 용이하게 검출할 수 있다.That is, the alignment thickness t2 is the thickness of the hard mask that makes the intensity E of the light source equal to E 0 /e. When the thickness of the hard mask is less than or equal to the alignment thickness t2, the alignment key may be easily detected by the light source of the alignment exposure device passing through the hard mask. For example, referring to FIG. 9 , in sample 2, when the hard mask is formed to have a thickness of about 836 Å or less, a light source of an alignment exposure device having a 633 nm light source can transmit through the hard mask and easily detect an alignment key.

도 10은 500Å으로 형성한 각각의 시료(도 8의 시료 1 내지 시료 4)에 대해서, 여러 파장(532nm, 633nm, 780nm, 850nm)을 가진 광원에 대한 각각의 웨이퍼 퀄리티(WQ; wafer quality)를 나타낸다. 여기서, 웨이퍼 퀄리티(WQ)는 특정 광원이 정렬키를 읽을 수 있는 가능성의 지표로 사용되는 지수이다. 예를 들어, 특정 광원에 대한 웨이퍼 퀄리티(WQ)가 1 이상인 경우, 상기 광원은 하드 마스크를 투과하여 정렬키를 더 용이하게 검출할 수 있다.FIG. 10 shows wafer quality (WQ) for light sources having various wavelengths (532 nm, 633 nm, 780 nm, 850 nm) for each sample (sample 1 to sample 4 in FIG. 8) formed in 500 Å. Here, the wafer quality (WQ) is an index used as an indicator of the possibility that a specific light source can read an alignment key. For example, when the wafer quality (WQ) of a specific light source is greater than or equal to 1, the light source can pass through a hard mask and more easily detect an alignment key.

도 10을 참고하면, 시료 4에서 웨이퍼 퀄리티(WQ)는 광원의 파장 532nm 및 633nm에 대해, 각각 2.4 및 1.94를 가지므로, 상기 광원에서 정렬키를 더 용이하게 검출할 수 있다. 이에 따라, x가 2.5인 경우, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 정렬키를 더 용이하게 검출할 수 있다.Referring to FIG. 10 , the wafer quality (WQ) of sample 4 is 2.4 and 1.94 for wavelengths of 532 nm and 633 nm, respectively, so that the alignment key can be more easily detected in the light source. Accordingly, when x is 2.5, the method of manufacturing a semiconductor device according to some embodiments of the inventive concepts can more easily detect the alignment key.

다만, 시료 4에서, 상술한 바와 같이 Cu 430Å을 식각하기 위한 하드 마스크는 480Å 이상 형성할 수 있다. 즉, 몇몇 실시예에서, x가 2.5일 때, 금속막이 Cu를 포함하는 경우, 금속막의 두께에 대한 하드 마스크의 두께의 비는 1.1 이상일 수 있다.However, in sample 4, as described above, a hard mask for etching 430 Å of Cu may be formed with a thickness of 480 Å or more. That is, in some embodiments, when x is 2.5 and the metal layer includes Cu, the ratio of the thickness of the hard mask to the thickness of the metal layer may be greater than or equal to 1.1.

다만, 하드 마스크를 지나치게 두껍게 형성하는 경우, 하드 마스크의 부산물로 인해 금속막의 패터닝이 방해받을 수 있고, 이에 따라 금속 배선은 전기적으로 분리되지 않을 수 있다. 이러한 현상은 디자인 룰이 감소함에 따라 더 중요하게 고려될 수 있다. 예를 들어, 도 2 및 도 5를 참고하면, 하드 마스크 패턴(140a)의 두께(T2a)가 하드 마스크(140)의 제2 두께(T2)로 유지된다고 할 때, 하드 마스크 패턴(140a) 간 간격(W)이 45nm 이하인 경우, 금속막(120)의 제1 두께(T1)에 대한 하드 마스크(140)의 제2 두께(T2)의 비는 1.5 이하가 바람직할 수 있다.However, when the hard mask is formed to be excessively thick, patterning of the metal film may be hindered due to by-products of the hard mask, and accordingly, metal wires may not be electrically separated. This phenomenon can be considered more important as design rules decrease. For example, referring to FIG. 2 and 5, when the thickness T2A of the hard mask pattern 140a is maintained as the second thickness T2 of the hard mask 140, if the hard mask pattern 140a spacing W is 45 nm or less, the second thickness 140 of the first thickness T1 of the metal film 120 The ratio of the thickness T2 may be preferable to 1.5 or less.

이상에서 설명한 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 하드 마스크 물질로 산화탄탈(TaOx; tantalum oxide)을 사용하지만, 본 발명의 기술적 사상은 이에 제한되지 않는다. 즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 산화탄탈의 경우와 마찬가지로 W(tungsten), Co(Cobalt), Ni(Nickel), Pt(Platinum), Al(Aluminum), Ti(Titanium) 등을 산화시키되 O(oxygen)의 비율을 조절하여 식각 내성이 크고 투과도가 우수한 산화텅스텐(tungsten oxide), 산화코발트(cobalt oxide), 산화니켈(nickel oxide), 산화백금(platinum oxide), 산화알루미늄(aluminum oxide), 산화티타늄(titanium oxide) 등을 포함하는 하드 마스크를 사용할 수 있다. 이 때 하드 마스크에서 O의 비율 및 두께는, 산화탄탈과 마찬가지로 밀도, 흡광 계수 등을 고려하여 결정할 수 있다.이하에서, 도 11a 내지 도 15b을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.In the method of manufacturing a semiconductor device according to some embodiments described above, tantalum oxide (TaO x ) is used as a hard mask material, but the technical concept of the present invention is not limited thereto. That is, in a method of manufacturing a semiconductor device according to some embodiments of the inventive concept, tungsten (W), Cobalt (Co), Nickel (Ni), Platinum (Pt), platinum (Al), titanium (Ti), etc. are oxidized as in the case of tantalum oxide, but the ratio of O (oxygen) is adjusted to produce tungsten oxide, cobalt oxide, and nickel oxide having high etching resistance and excellent transmittance. oxide, platinum oxide, aluminum oxide, titanium oxide, etc. may be used. At this time, the ratio and thickness of O in the hard mask may be determined in consideration of density, extinction coefficient, and the like, similarly to tantalum oxide. Hereinafter, a method of manufacturing a semiconductor device according to some embodiments of the inventive concept will be described with reference to FIGS. 11A to 15B.

도 11a 내지 도 15a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 11b 내지 도 15b는 도 11a 내지 도 15a의 A-A'을 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 9를 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.11A to 15A are intermediate stage views for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept. 11B to 15B are cross-sectional views taken along line A-A' of FIGS. 11A to 15A. For convenience of explanation, parts overlapping with the embodiment described with reference to FIGS. 1 to 9 will be briefly described or omitted.

도 11a 및 도 11b를 참고하면, 기판(200) 상에 제1 층간 절연막(215) 및 제1 배선(210)을 형성한다. 이어서, 제1 층간 절연막(215) 및 제1 배선(210) 상에 금속막(220)을 형성한다.Referring to FIGS. 11A and 11B , a first interlayer insulating film 215 and a first wire 210 are formed on the substrate 200 . Subsequently, a metal film 220 is formed on the first interlayer insulating film 215 and the first wiring 210 .

몇몇 실시예에서, 제1 층간 절연막(215) 내에 매립되는 정렬키(K2)를 더 형성할 수 있다. 즉, 정렬키(K2)는 금속막(220) 아래에 배치될 수 있다.In some embodiments, an alignment key K2 buried in the first interlayer insulating layer 215 may be further formed. That is, the alignment key K2 may be disposed below the metal layer 220 .

기판(200)은 도 1 내지 도 7의 기판(100)과 동일하게 형성할 수 있다.The substrate 200 may be formed in the same manner as the substrate 100 of FIGS. 1 to 7 .

제1 층간 절연막(215)은 배선 사이의 커플링 현상을 경감시키기 위해 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The first interlayer insulating layer 215 may include, for example, at least one of a low-k material, an oxide layer, a nitride layer, and an oxynitride layer in order to reduce a coupling phenomenon between wires. Low dielectric constant materials include, for example, FOX (Flowable Oxide), TOSZ (Tonen SilaZen), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), CDO ( Carbon Doped Silicon Oxide), Xerogel, Airgel, Amorphous Fluorinated Carbon, OSG (Organo Silicate Glass), Parylene, BCB (bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, or a combination thereof, but is not limited thereto.

제1 배선(210)은 제1 층간 절연막(215) 내에 매립되게 형성할 수 있다. 제1 배선(210)은 금속 배선 또는 컨택 등일 수 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 제1 배선(210)의 용도가 이들에 제한되는 것은 아니다. 이 때, 제1 배선(210)은 Cu, Pt, Co, Ni 중 적어도 하나를 포함할 수 있다.The first wire 210 may be formed to be buried in the first interlayer insulating layer 215 . The first wire 210 may be a metal wire or a contact, and may be a gate electrode of a transistor, a source/drain of a transistor, or a diode, but the use of the first wire 210 is not limited thereto. In this case, the first wire 210 may include at least one of Cu, Pt, Co, and Ni.

금속막(220)은 도 1 내지 도 7의 금속막(120)과 동일하게 형성할 수 있다. 다만 이 때, 금속막(220)은 Cu, Pt, Co, Ni 중 적어도 하나를 포함할 수 있다. 이 때, 금속막(220)은 제3 두께(T3)로 형성할 수 있다.The metal layer 220 may be formed in the same manner as the metal layer 120 of FIGS. 1 to 7 . However, at this time, the metal layer 220 may include at least one of Cu, Pt, Co, and Ni. In this case, the metal layer 220 may be formed to have a third thickness T3.

도 11a 및 도 11b에서, 정렬키(K2)는 직육면체 형상이고 제1 배선(210)과 이격되는 것으로 도시하였으나, 이에 제한되는 것은 아니고, 원기둥 등 다른 형상일 수 있고 제1 배선(210)과 연결될 수도 있다. 정렬키(K2)는 제1 배선(210)과 동일한 금속을 포함할 수 있고, 제1 배선(210)을 형성할 때 동시에 형성할 수 있다. 정렬키(K2)는 제1 배선이 연장되는 방향과 교차하는 방향으로의 제2 길이(S2) 및 제1 배선이 연장되는 방향으로의 제3 길이(S3)를 가지도록 형성할 수 있다.In FIGS. 11A and 11B , the alignment key K2 is illustrated as having a rectangular parallelepiped shape and spaced apart from the first wiring 210, but is not limited thereto, and may have other shapes such as a cylinder and may be connected to the first wiring 210. The alignment key K2 may include the same metal as the first wire 210 and may be formed at the same time as the first wire 210 is formed. The alignment key K2 may have a second length S2 in a direction crossing the extending direction of the first wire and a third length S3 in a direction in which the first wire extends.

도 12a 및 도 12b를 참고하면, 금속막(220) 상에 보호막(230) 및 하드 마스크(240)를 순차로 형성한다.Referring to FIGS. 12A and 12B , a protective layer 230 and a hard mask 240 are sequentially formed on the metal layer 220 .

보호막(230) 및 하드 마스크(240)는 도 1 내지 도 7의 보호막(130) 및 하드 마스크(140)와 동일하게 형성할 수 있다. 다만 이 때, 하드 마스크(240)는 제4 두께(T4)로 형성할 수 있다.The protective film 230 and the hard mask 240 may be formed in the same manner as the protective film 130 and the hard mask 140 of FIGS. 1 to 7 . However, at this time, the hard mask 240 may be formed to have a fourth thickness T4.

몇몇 실시예에서, 하드 마스크(240)는 산화탄탈(tantalum oxide), 산화텅스텐(tungsten oxide), 산화코발트(cobalt oxide), 산화니켈(nickel oxide), 산화백금(platinum oxide), 산화알루미늄(aluminum oxide), 산화티타늄(titanium oxide) 중 적어도 하나를 포함할 수 있다. 구체적으로, 하드 마스크(240)는 TaOx(여기서, x는 2.0 내지 2.5)를 포함할 수 있다. 이 경우, 하드 마스크의 제4 두께(T4)는 도 9의 정렬 두께(t2) 이하로 형성할 수 있다. 이와 같은 하드 마스크(240)에 대해서는, 도 8 내지 도 10에 관한 설명에서 상술하였다.In some embodiments, the hard mask 240 may include at least one of tantalum oxide, tungsten oxide, cobalt oxide, nickel oxide, platinum oxide, aluminum oxide, and titanium oxide. Specifically, the hard mask 240 may include TaO x (where x is 2.0 to 2.5). In this case, the fourth thickness T4 of the hard mask may be less than or equal to the alignment thickness t2 of FIG. 9 . The hard mask 240 has been described above in the description of FIGS. 8 to 10 .

몇몇 실시예에서, 하드 마스크(240)는 TaOx(여기서, x는 2.5)를 포함할 수 있다. 이 경우, 제3 두께(T3)에 대한 제4 두께(T4)의 비는 1.1 이상일 수 있다. 이와 같은 하드 마스크(240)에 대해서는, 도 8 내지 도 10에 관한 설명에서 상술하였다.In some embodiments, hard mask 240 may include TaO x (where x is 2.5). In this case, the ratio of the fourth thickness T4 to the third thickness T3 may be 1.1 or more. The hard mask 240 has been described above in the description of FIGS. 8 to 10 .

도 13a 및 도 13b를 참고하면, 하드 마스크(240) 및 보호막(230)을 패터닝하여 하드 마스크 패턴(240a) 및 보호막 패턴(230a)을 형성한다. 이 때, 하드 마스크 패턴(240a) 및 보호막 패턴(230a)을 특정한 위치에 정렬하여 형성할 수 있다. 이와 같이 하드 마스크 패턴(240a)을 형성하는 것은, 도 3 및 도 4에서 정렬하여 형성한 포토 마스크 패턴(150a)을 식각 마스크로 사용하여 도 5의 하드 마스크 패턴(140a) 및 보호막 패턴(130a)을 형성하는 것과 동일할 수 있다.Referring to FIGS. 13A and 13B , the hard mask 240 and the passivation layer 230 are patterned to form the hard mask pattern 240a and the passivation layer pattern 230a. At this time, the hard mask pattern 240a and the protective layer pattern 230a may be formed by aligning them at specific positions. Forming the hard mask pattern 240a as described above may be the same as forming the hard mask pattern 140a and the protective layer pattern 130a of FIG. 5 using the photomask pattern 150a aligned and formed in FIGS. 3 and 4 as an etch mask.

몇몇 실시예에서, 하드 마스크 패턴(240a) 및 보호막 패턴(230a)은 제1 배선(210) 상에 오버랩되도록 정렬하여 형성할 수 있다. 이 때, 정렬키(K2)를 검출하는 것은 예를 들어, 정렬 노광기가 제2 길이(S2)를 인지하여 정렬키(K2)를 검출하는 것을 포함할 수 있다.In some embodiments, the hard mask pattern 240a and the protective film pattern 230a may be aligned and formed to overlap each other on the first wire 210 . In this case, detecting the alignment key K2 may include, for example, detecting the alignment key K2 by recognizing the second length S2 by the alignment exposure device.

도 13a 및 도 13b에서, 하드 마스크 패턴(240a) 및 보호막 패턴(230a)은 하나인 것으로 도시하였으나, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 배선(210)이 복수인 경우 하드 마스크 패턴(240a) 및 보호막 패턴(230a)도 복수로 형성할 수 있다. 또한, 하드 마스크 패턴(240a) 및 보호막 패턴(230a)은 제1 배선(210)뿐만 아니라 정렬키(K2)와 오버랩되도록 형성할 수도 있다.In FIGS. 13A and 13B, the hard mask pattern 240a and the protective film pattern 230a are illustrated as one, but the technical idea of the present invention is not limited thereto. In addition, the hard mask pattern 240a and the protective film pattern 230a may be formed to overlap not only the first wire 210 but also the alignment key K2.

도 14a 및 도 14b를 참고하면, 도 13a 및 도 13b에서 형성한 하드 마스크 패턴(240a)을 식각 마스크로 사용하여 금속막(220)을 패터닝함으로써 제2 배선(220a)을 형성한다.Referring to FIGS. 14A and 14B , the metal layer 220 is patterned using the hard mask pattern 240a formed in FIGS. 13A and 13B as an etching mask to form a second wire 220a.

제2 배선(220a)를 형성하는 것은, 도 6의 제1 배선(120a)을 형성하는 것과 동일할 수 있다. 즉, 하드 마스크 패턴 잔해(240a')는 식각 과정에서 소진되어 그 두께가 하드 마스크 패턴(240a)보다 얇을 수 있고, 하드 마스크 패턴 잔해(240a')의 상부는 포물선을 그릴 수 있다. 또한, 제2 배선(220a)은 단면 형상이 상부에서 하부로 갈수록 그 폭이 넓어지는 테이퍼드 형상일 수 있다.Forming the second wire 220a may be the same as forming the first wire 120a of FIG. 6 . That is, the hard mask pattern debris 240a' is exhausted in the etching process and may have a thickness thinner than the hard mask pattern 240a, and a parabola may be drawn at the top of the hard mask pattern debris 240a'. In addition, the cross-sectional shape of the second wire 220a may have a tapered shape in which the width increases from top to bottom.

도 15a 및 도 15b를 참고하면, 하드 마스크 패턴 잔해(240a') 및 보호막 패턴(230a)을 제거한다.Referring to FIGS. 15A and 15B , the hard mask pattern debris 240a' and the protective film pattern 230a are removed.

하드 마스크 패턴 잔해(240a') 및 보호막 패턴(230a)을 제거하는 것은, 도 7의 하드 마스크 패턴 잔해(140a') 및 보호막 패턴(130a)을 제거하는 것과 동일할 수 있다.Removing the hard mask pattern debris 240a' and the protective film pattern 230a may be the same as removing the hard mask pattern debris 140a' and the protective film pattern 130a of FIG. 7 .

이렇게 형성한 제2 배선(220a)은 배선의 컨택 등일 수 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 제2 배선(220a)의 용도가 이들에 제한되는 것은 아니다.The second wiring 220a thus formed may be a contact of a wiring, a gate electrode of a transistor, a source/drain of a transistor, or a diode, but the use of the second wiring 220a is not limited thereto.

이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 식각 내성이 크고 투과도가 우수한 하드 마스크를 사용함으로써, 제1 배선(210)과 제2 배선(220a)을 용이하게 정렬할 수 있다. 즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 금속을 식각하여 다층 금속 배선을 제조하는 공정에서 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공한다.Accordingly, in the method of manufacturing a semiconductor device according to some embodiments of the inventive concepts, the first wiring 210 and the second wiring 220a can be easily aligned by using a hard mask having high etch resistance and excellent transmittance. That is, a method of manufacturing a semiconductor device according to some embodiments of the inventive concept provides a method of manufacturing a semiconductor device with improved yield and reliability in a process of manufacturing a multilayer metal wire by etching metal.

이하에서, 도 16a 내지 도 18b을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some exemplary embodiments of the inventive concepts will be described with reference to FIGS. 16A to 18B .

도 16a 내지 도 18a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 16b 내지 도 18b는 도 16a 내지 도 18a의 B-B'을 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 15b를 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.16A to 18A are intermediate step views for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept. 16B to 18B are cross-sectional views taken along line BB′ of FIGS. 16A to 18A. For convenience of description, parts overlapping with the embodiment described with reference to FIGS. 1 to 15B are briefly described or omitted.

도 16a 및 도 16b를 참고하면, 도 12a 및 도 12b의 하드 마스크(240) 및 보호막(230)을 패터닝하여 하드 마스크 패턴(240b) 및 보호막 패턴(230b)을 형성한다. 이 때, 하드 마스크 패턴(240b) 및 보호막 패턴(230b)을 특정한 위치에 정렬하여 형성할 수 있다. 이와 같이 하드 마스크 패턴(240b)을 형성하는 것은, 도 3 및 도 4에서 정렬하여 형성한 포토 마스크 패턴(150a)을 식각 마스크로 사용하여 도 5의 하드 마스크 패턴(140a) 및 보호막 패턴(130a)을 형성하는 것과 동일할 수 있다.Referring to FIGS. 16A and 16B , the hard mask 240 and the passivation layer 230 of FIGS. 12A and 12B are patterned to form a hard mask pattern 240b and a passivation layer pattern 230b. At this time, the hard mask pattern 240b and the protective layer pattern 230b may be formed by aligning them at specific positions. Forming the hard mask pattern 240b as described above may be the same as forming the hard mask pattern 140a and the protective layer pattern 130a of FIG. 5 using the photomask pattern 150a aligned and formed in FIGS. 3 and 4 as an etch mask.

몇몇 실시예에서, 하드 마스크 패턴(240b) 및 보호막 패턴(230b)은 제1 배선과 교차하도록 정렬하여 형성할 수 있다. 이 때, 정렬키(K2)를 검출하는 것은 예를 들어, 정렬 노광기가 제3 길이(S3)를 인지하여 정렬키(K2)를 검출하는 것을 포함할 수 있다.In some embodiments, the hard mask pattern 240b and the protective film pattern 230b may be aligned and formed to intersect the first wiring. In this case, detecting the alignment key K2 may include, for example, detecting the alignment key K2 by recognizing the third length S3 by the alignment exposure device.

도 16a 및 도 16b에서, 하드 마스크 패턴(240b) 및 보호막 패턴(230b)은 하나인 것으로 도시하였으나, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 배선(210)이 복수인 경우 하드 마스크 패턴(240b) 및 보호막 패턴(230b)도 복수로 형성할 수 있다. 도 16a 및 도 16b에서, 하드 마스크 패턴(240b) 및 보호막 패턴(230b)은 정렬키(K2)와 오버랩되고, 제1 배선(210)과 직교하는 것으로 도시하였으나, 본 발명의 기술적 사상은 이에 제한되지 않는다. 즉, 하드 마스크 패턴(240b) 및 보호막 패턴(230b)은 정렬키(K2)와 오버랩되지 않을 수도 있고, 제1 배선(210)과 직교하지 않을 수도 있다.In FIGS. 16A and 16B, the hard mask pattern 240b and the protective film pattern 230b are shown as one, but the technical spirit of the present invention is not limited thereto. 16A and 16B, the hard mask pattern 240b and the protective layer pattern 230b are shown overlapping the alignment key K2 and orthogonal to the first wiring 210, but the technical spirit of the present invention is not limited thereto. That is, the hard mask pattern 240b and the protective film pattern 230b may not overlap with the alignment key K2 or may not be orthogonal to the first wiring 210 .

도 17a 및 도 17b를 참고하면, 도 16a 및 도 16b에서 형성한 하드 마스크 패턴(240b)을 식각 마스크로 사용하여 금속막(220)을 패터닝함으로써 제3 배선(220b)을 형성한다.Referring to FIGS. 17A and 17B , a third wire 220b is formed by patterning the metal layer 220 using the hard mask pattern 240b formed in FIGS. 16A and 16B as an etching mask.

제3 배선(220b)를 형성하는 것은, 도 6의 제1 배선(120a)을 형성하는 것과 동일할 수 있다. 즉, 하드 마스크 패턴 잔해(240b')는 식각 과정에서 소진되어 그 두께가 하드 마스크 패턴(240b)보다 얇을 수 있고, 하드 마스크 패턴 잔해(240b')의 상부는 포물선을 그릴 수 있다. 또한, 제3 배선(220b)은 단면 형상이 상부에서 하부로 갈수록 그 폭이 넓어지는 테이퍼드 형상일 수 있다.Forming the third wire 220b may be the same as forming the first wire 120a of FIG. 6 . That is, the hard mask pattern debris 240b' is exhausted in the etching process and may have a thickness thinner than the hard mask pattern 240b, and a parabola may be drawn at an upper portion of the hard mask pattern debris 240b'. In addition, the cross-sectional shape of the third wire 220b may have a tapered shape in which the width increases from top to bottom.

도 18a 및 도 18b를 참고하면, 하드 마스크 패턴 잔해(240b') 및 보호막 패턴(230b)을 제거한다.Referring to FIGS. 18A and 18B , the hard mask pattern debris 240b' and the protective film pattern 230b are removed.

이렇게 형성한 제3 배선(220b)은 배선의 컨택 등일 수 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 제3 배선(220b)의 용도가 이들에 제한되는 것은 아니다.The third wiring 220b thus formed may be a contact of a wiring, a gate electrode of a transistor, a source/drain of a transistor, or a diode, but the use of the third wiring 220b is not limited thereto.

이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 식각 내성이 크고 투과도가 우수한 하드 마스크를 사용함으로써, 제1 배선(210) 및 제3 배선(220b)이 특정한 위치에서 교차하게 할 수 있다. 즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 금속을 식각하여 다층 금속 배선을 제조하는 공정에서, 회로 디자인에 따라 하부 금속 배선과 상부 금속 배선이 특정 위치에서 교차하는 반도체 장치의 제조 방법을 제공한다.Accordingly, in the method of manufacturing a semiconductor device according to some embodiments of the inventive concepts, the first wiring 210 and the third wiring 220b may cross at a specific position by using a hard mask having high etch resistance and excellent transmittance. That is, a method of manufacturing a semiconductor device according to some embodiments of the inventive concept provides a method of manufacturing a semiconductor device in which a lower metal wire and an upper metal wire intersect at a specific position according to a circuit design in a process of manufacturing a multilayer metal wire by etching metal.

이하에서, 도 19a 내지 도 22b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to some exemplary embodiments of the inventive concepts will be described with reference to FIGS. 19A to 22B .

도 19a 내지 도 22a는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 19b 내지 도 22b는 도 19a 내지 도 22a의 C-C'을 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 15b를 이용하여 설명한 실시예와 중복되는 부분은 간략히 설명하거나 생략한다.19A to 22A are intermediate diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the inventive concept. 19B to 22B are cross-sectional views taken along line C-C′ of FIGS. 19A to 22A. For convenience of description, parts overlapping with the embodiment described with reference to FIGS. 1 to 15B are briefly described or omitted.

도 19a 및 도 19b를 참고하면, 기판(300) 상에 제1 층간 절연막(315) 및 제1 배선(310)을 형성한다. 이어서, 제1 층간 절연막(315) 및 제1 배선(310) 상에 제2 보호막(331) 및 제2 층간 절연막(316)을 순차로 형성한다.Referring to FIGS. 19A and 19B , a first interlayer insulating layer 315 and a first wire 310 are formed on the substrate 300 . Subsequently, a second protective layer 331 and a second interlayer insulating layer 316 are sequentially formed on the first interlayer insulating layer 315 and the first wire 310 .

몇몇 실시예에서, 제1 층간 절연막(315) 내에 매립되는 정렬키(K3)를 더 형성할 수 있다. 즉, 정렬키(K3)는 제2 보호막(331) 아래에 배치될 수 있다.In some embodiments, an alignment key K3 buried in the first interlayer insulating layer 315 may be further formed. That is, the alignment key K3 may be disposed below the second protective layer 331 .

기판(300)은 도 1 내지 도 7의 기판(100)과 동일하게 형성할 수 있다.The substrate 300 may be formed in the same manner as the substrate 100 of FIGS. 1 to 7 .

제1 층간 절연막(315) 및 제1 배선(310)은 도 11a 및 도 11b의 제1 층간 절연막(215) 및 제1 배선(210)과 동일하게 형성할 수 있다.The first interlayer insulating film 315 and the first wiring 310 may be formed in the same manner as the first interlayer insulating film 215 and the first wiring 210 of FIGS. 11A and 11B .

정렬키(K3)는 도 11a 및 도 11b의 정렬키(K2)와 동일하게 형성할 수 있다.The alignment key K3 may be formed in the same manner as the alignment key K2 of FIGS. 11A and 11B.

제2 보호막(331)은 제1 층간 절연막(315) 및 제1 배선(310) 상에서 화학적 기상 증착법(CVD; chemical vapor deposition) 등으로 형성할 수 있다. 제1 층간 절연막(315), 제1 배선(310) 및/또는 정렬키(K3) 상에 제2 보호막(331)을 형성하는 것은, 제1 배선(310) 및/또는 정렬키(K3)의 금속 물질이 공정 중에 산화되는 것을 방지하기 위함이다. 예를 들어 제1 배선(310) 및/또는 정렬키(K3)가 Cu를 포함하는 경우, 제2 보호막(331)은 실리콘 나이트라이드(silicon nitride) 또는 실리콘 카보나이트라이드(silicon carbonitride)일 수 있으나, 이에 제한되는 것은 아니고, 제1 배선(310) 또는 정렬키(K3)가 공정 중에 산화되는 것을 방지하는 다른 물질을 포함할 수 있다.The second passivation layer 331 may be formed on the first interlayer insulating layer 315 and the first wiring 310 by chemical vapor deposition (CVD) or the like. Forming the second protective film 331 on the first interlayer insulating film 315, the first wiring 310, and/or the alignment key K3 is to prevent the metal material of the first wiring 310 and/or the alignment key K3 from being oxidized during a process. For example, when the first wiring 310 and/or the alignment key K3 includes Cu, the second passivation layer 331 may be silicon nitride or silicon carbonitride, but is not limited thereto, and may include another material that prevents the first wiring 310 or the alignment key K3 from being oxidized during a process.

제2 층간 절연막(316)은 배선 사이의 커플링 현상을 경감시키기 위해 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The second interlayer insulating layer 316 may include, for example, at least one of a low dielectric constant material, an oxide layer, a nitride layer, and an oxynitride layer in order to reduce a coupling phenomenon between wires. Low dielectric constant materials include, for example, FOX (Flowable Oxide), TOSZ (Tonen SilaZen), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PETEOS (Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG (Fluoride Silicate Glass), CDO ( Carbon Doped Silicon Oxide), Xerogel, Airgel, Amorphous Fluorinated Carbon, OSG (Organo Silicate Glass), Parylene, BCB (bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, or a combination thereof, but is not limited thereto.

도 20a 및 도 20b를 참고하면, 제2 보호막(331) 및 제2 층간 절연막(316)을 식각하여 제2 보호막 패턴(331a) 및 제2 층간 절연막 패턴(316a)를 형성한다. 즉, 제2 보호막(331) 및 제2 층간 절연막(316)을 식각하여 제1 배선(310)의 상면의 적어도 일부를 노출시키는 리세스(R)를 형성한다.Referring to FIGS. 20A and 20B , the second passivation layer 331 and the second interlayer insulating layer 316 are etched to form a second passivation layer pattern 331a and a second interlayer insulating layer pattern 316a. That is, the second passivation layer 331 and the second interlayer insulating layer 316 are etched to form a recess R exposing at least a part of the upper surface of the first wire 310 .

리세스(R)를 형성하는 것은 예를 들어, 사진 식각 공정(photolithography process)으로 수행할 수 있다.Forming the recess R may be performed by, for example, a photolithography process.

도 20a 및 도 20b에서, 리세스(R)는 하나인 것으로 도시하였으나, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 배선(310)이 복수인 경우 리세스(R)도 복수로 형성할 수 있다. 리세스(R)는 제1 배선(310)의 상면의 적어도 일부를 노출시키는 것으로 도시하였지만, 본 발명의 기술적 사상은 이에 제한되지 않고, 제1 배선(310)의 상면뿐만 아니라 정렬키(K3)의 상면의 적어도 일부를 노출할 수도 있다.In FIGS. 20A and 20B , the number of recesses R is shown as one, but the technical concept of the present invention is not limited thereto, and when there are a plurality of first wires 310, a plurality of recesses R may be formed. Although the recess R is illustrated as exposing at least a part of the upper surface of the first wire 310, the technical concept of the present invention is not limited thereto, and not only the upper surface of the first wire 310 but also at least a part of the upper surface of the alignment key K3 may be exposed.

도 21a 및 도 21b를 참고하면, 금속 물질로 리세스를 채워 비아(via; 325) 를 형성하고, 비아(325) 및 제2 보호막 패턴(331a) 상에 금속막(320)을 형성한다. 즉, 제1 배선(310)의 상면, 제2 보호막 패턴(331a)의 측면 및 제2 층간 절연막 패턴(316a)의 측면을 덮도록 비아를 형성하고, 비아(325)의 상면 및 제2 층간 절연막 패턴(316a)의 상면을 덮도록 금속막(320)을 형성한다.Referring to FIGS. 21A and 21B , a via 325 is formed by filling the recess with a metal material, and a metal layer 320 is formed on the via 325 and the second passivation layer pattern 331a. That is, vias are formed to cover the top surface of the first wiring 310, the side surfaces of the second passivation film pattern 331 a, and the side surfaces of the second interlayer insulating film pattern 316 a, and the metal film 320 is formed to cover the top surface of the via 325 and the top surface of the second inter layer insulating film pattern 316 a.

비아(325) 및 금속막(320)을 형성하는 것은, 예를 들어 증착 공정을 이용하여 수행할 수 있다. 비아(325) 및 금속막(320)은 예를 들어, Cu, Pt, Co, Ni 중 적어도 하나를 포함할 수 있다.Forming the via 325 and the metal layer 320 may be performed using, for example, a deposition process. The via 325 and the metal layer 320 may include, for example, at least one of Cu, Pt, Co, and Ni.

몇몇 실시예에서, 비아(325) 및 금속막(320)을 형성하는 것은 동시에 수행할 수 있다. 이에 따라, 비아(325) 및 금속막(320)은 같은 물질로 형성할 수 있다.In some embodiments, forming the vias 325 and the metal layer 320 may be performed simultaneously. Accordingly, the via 325 and the metal layer 320 may be formed of the same material.

도 22a 및 도 22b를 참고하면, 금속막(320)을 패터닝하여 제4 배선(320a)을 형성한다.Referring to FIGS. 22A and 22B , the fourth wire 320a is formed by patterning the metal film 320 .

제4 배선(320a)을 형성하는 것은, 도 6의 제1 배선(120a)을 형성하는 것과 동일할 수 있다. 즉, 제4 배선(320a)은 단면 형상이 상부에서 하부로 갈수록 그 폭이 넓어지는 테이퍼드 형상일 수 있다.Forming the fourth wire 320a may be the same as forming the first wire 120a of FIG. 6 . That is, the cross-section of the fourth wire 320a may have a tapered shape in which the width increases from top to bottom.

이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 식각 내성이 크고 투과도가 우수한 하드 마스크를 사용함으로써, 제1 배선(310), 비아(325) 및 제4 배선(320a)을 용이하게 정렬할 수 있다. 즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 금속을 식각하여 다층 금속 배선을 제조하는 공정에서 수율과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공한다.Accordingly, in the method of manufacturing a semiconductor device according to some embodiments of the inventive concepts, the first wiring 310, the via 325, and the fourth wiring 320a can be easily aligned by using a hard mask having high etch resistance and excellent transmittance. That is, a method of manufacturing a semiconductor device according to some embodiments of the inventive concept provides a method of manufacturing a semiconductor device with improved yield and reliability in a process of manufacturing a multilayer metal wire by etching metal.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be manufactured in various forms, and those skilled in the art to which the present invention belongs will understand that it can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

100, 200, 300: 기판 120, 220, 320: 금속막
130, 230, 330: 보호막 140, 240, 340: 하드 마스크
215, 315: 층간 절연막 325: 비아
K1, K2, K3: 정렬키 R: 리세스100, 200, 300: substrate 120, 220, 320: metal film
130, 230, 330: protective film 140, 240, 340: hard mask
215, 315: interlayer insulating film 325: via
K1, K2, K3: sort key R: recess

Claims (10)

기판 상에, 정렬키(alignment key)를 형성하고,
상기 정렬키 상에, Cu를 포함하는 금속막을 형성하고,
상기 금속막 상에 보호막을 형성하고,
상기 보호막 상에 하드 마스크를 형성하되, 상기 하드 마스크는 TaOx(여기서, x는 2.0 내지 2.5)를 포함하고, 상기 금속막의 두께에 대한 상기 하드 마스크의 두께의 비는 1.0 이상이고,
상기 하드 마스크를 패터닝하여 하드 마스크 패턴을 형성하고,
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 금속막을 패터닝하여 금속 배선을 형성하는 것을 포함하되,
상기 하드 마스크 패턴을 형성하는 것은, 상기 하드 마스크 및 상기 보호막을 투과하는 광원을 이용하여 상기 정렬키의 위치를 광학적으로 검출하고, 검출된 상기 정렬키의 위치를 기준으로 이용하여 상기 하드 마스크 상에 정렬된 포토 마스크 패턴을 형성하고, 상기 포토 마스크 패턴을 식각 마스크로 사용하여 상기 하드 마스크를 식각하는 것을 포함하고,
상기 하드 마스크를 형성하는 것은 상기 하드 마스크를 아래 수학식으로 표현된 정렬 두께 T 이하로 형성하여 상기 광원이 상기 하드 마스크을 투과하도록 하는 것을 포함하는 반도체 장치의 제조 방법.
<수학식>
(여기서 λ는 상기 광원의 파장이고, k는 상기 광원에 대한 상기 하드 마스크의 흡광 계수이다.)On the substrate, an alignment key is formed,
Forming a metal film containing Cu on the alignment key;
Forming a protective film on the metal film;
A hard mask is formed on the protective film, the hard mask includes TaOx (where x is 2.0 to 2.5), and the ratio of the thickness of the hard mask to the thickness of the metal film is 1.0 or more,
patterning the hard mask to form a hard mask pattern;
Patterning the metal film using the hard mask pattern as an etching mask to form a metal wire,
Forming the hard mask pattern includes optically detecting the position of the alignment key using a light source passing through the hard mask and the protective film, using the detected position of the alignment key as a reference to form an aligned photo mask pattern on the hard mask, and etching the hard mask using the photo mask pattern as an etch mask;
The forming of the hard mask may include forming the hard mask to an alignment thickness T or less represented by the following equation so that the light source transmits through the hard mask.
<mathematical expression>
(Where λ is the wavelength of the light source, and k is the extinction coefficient of the hard mask for the light source.) 제 1항에 있어서,
상기 금속막을 패터닝하는 것은 상기 금속막을 스퍼터링(sputtering) 식각하여 수행하는 것을 포함하는 반도체 장치의 제조 방법.According to claim 1,
The method of claim 1 , wherein the patterning of the metal layer includes sputtering and etching the metal layer. 제 2항에 있어서,
상기 하드 마스크는 TaOx(여기서, x는 2.5)를 포함하고,
상기 금속막의 두께에 대한 상기 하드 마스크의 두께의 비는 1.1 이상인 반도체 장치의 제조 방법.According to claim 2,
The hard mask includes TaO x (where x is 2.5),
A method of manufacturing a semiconductor device, wherein the ratio of the thickness of the hard mask to the thickness of the metal film is 1.1 or more. 제 1항에 있어서,
상기 광원은 500nm 내지 700nm의 파장을 갖는 반도체 장치의 제조 방법.According to claim 1,
The method of manufacturing a semiconductor device in which the light source has a wavelength of 500 nm to 700 nm. 기판 상에, 제1 층간 절연막을 형성하고,
상기 제1 층간 절연막 내에 매립되는 제1 배선 및 정렬키를 형성하고,
상기 제1 층간 절연막, 상기 제1 배선 및 상기 정렬키 상에 금속막을 형성하고,
상기 금속막 상에 제1 보호막을 형성하고,
상기 제1 보호막 상에 TaOx(여기서, x는 2.0 내지 2.5), 산화텅스텐(tungsten oxide), 산화코발트(cobalt oxide), 산화니켈(nickel oxide), 산화백금(platinum oxide), 산화알루미늄(aluminum oxide), 산화티타늄(titanium oxide) 중 적어도 하나를 포함하는 하드 마스크를 형성하고,
500nm 내지 700nm의 파장을 가지며 상기 하드 마스크 및 상기 제1 보호막을 투과하는 광원을 이용하여 상기 정렬키의 위치를 광학적으로 검출하고,
검출된 상기 정렬키의 위치를 기준으로 이용하여 상기 제1 배선 상에 오버랩되도록 정렬된 포토 마스크 패턴을 형성하고,
상기 포토 마스크 패턴을 식각 마스크로 사용하여 상기 하드 마스크를 식각하여, 상기 제1 배선 상에 오버랩되도록 정렬된 하드 마스크 패턴을 형성하고,
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 금속막을 패터닝하여 상기 제1 배선과 전기적으로 연결되는 제2 배선을 형성하는 것을 포함하는 반도체 장치의 제조 방법.on the substrate, forming a first interlayer insulating film;
Forming a first wire and an alignment key buried in the first interlayer insulating film;
forming a metal film on the first interlayer insulating film, the first wiring, and the alignment key;
Forming a first protective film on the metal film;
A hard mask including at least one of TaO x (where x is 2.0 to 2.5), tungsten oxide, cobalt oxide, nickel oxide, platinum oxide, aluminum oxide, and titanium oxide is formed on the first protective film,
Optically detecting the position of the alignment key using a light source having a wavelength of 500 nm to 700 nm and penetrating the hard mask and the first passivation layer;
Forming a photomask pattern aligned to overlap on the first wire by using the detected position of the alignment key as a reference;
etching the hard mask using the photo mask pattern as an etch mask to form a hard mask pattern aligned to overlap the first wire;
and forming a second wire electrically connected to the first wire by patterning the metal layer using the hard mask pattern as an etching mask. 제 5항에 있어서,
상기 금속막은 Cu를 포함하고,
상기 금속막을 패터닝하는 것은 상기 금속막을 스퍼터링 식각하여 수행하는 것을 포함하고,
상기 하드 마스크를 형성하는 것은 상기 하드 마스크를 아래 수학식으로 표현된 정렬 두께 T 이하로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
<수학식>
(여기서 λ는 상기 광원의 파장이고, k는 상기 광원에 대한 상기 하드 마스크의 흡광 계수이다.)According to claim 5,
The metal film includes Cu,
The patterning of the metal film includes sputtering etching the metal film,
The forming of the hard mask includes forming the hard mask to an alignment thickness T or less expressed by the following equation.
<mathematical expression>
(Where λ is the wavelength of the light source, and k is the extinction coefficient of the hard mask for the light source.) 제 5항에 있어서,
상기 정렬키의 위치를 광학적으로 검출하는 것은, 상기 광원이 상기 하드 마스크 및 상기 제1 보호막을 투과하여 상기 정렬키 및 상기 금속막이 오버랩되는 부분을 식별하는 것을 포함하는 반도체 장치의 제조 방법.According to claim 5,
Optically detecting the location of the alignment key includes identifying a portion where the alignment key and the metal layer overlap with the light source passing through the hard mask and the first passivation layer. 제 5항에 있어서,
상기 하드 마스크 패턴은 상기 제1 배선과 동일한 방향으로 연장되는 반도체 장치의 제조 방법.According to claim 5,
The hard mask pattern extends in the same direction as the first wiring. 제 5항에 있어서,
상기 하드 마스크 패턴은 상기 제1 배선과 교차하는 방향으로 연장되는 반도체 장치의 제조 방법.According to claim 5,
The hard mask pattern extends in a direction crossing the first wiring. 제 5항에 있어서,
상기 금속막을 형성하기 전에, 상기 제1 층간 절연막 및 상기 제1 배선 상에 제2 보호막을 형성하고,
상기 제2 보호막 상에 제2 층간 절연막을 형성하고,
상기 제2 보호막 및 상기 제2 층간 절연막을 식각하여 상기 제1 배선의 상면의 적어도 일부를 노출시키는 리세스를 형성하고,
상기 리세스를 채워 비아(via)를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.According to claim 5,
Before forming the metal film, a second passivation film is formed on the first interlayer insulating film and the first wiring;
Forming a second interlayer insulating film on the second passivation film;
etching the second passivation layer and the second interlayer insulating layer to form a recess exposing at least a portion of an upper surface of the first wiring;
The method of manufacturing a semiconductor device further comprising forming a via by filling the recess.
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