KR100955838B1 - Semiconductor device and method for forming metal line in the same - Google Patents

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Abstract

본 발명은, 반도체 소자의 배선 제조 기법에 관한 것으로, 이를 위하여, 본 발명은, 반도체 기판의 층간 절연막 상부면에 식각 선택성이 있는 버퍼막을 추가하고, 버퍼막 및 층간 절연막내에 콘택홀을 형성하며, 도전막을 콘택홀에 갭필하고 화학적기계적연마(CMP) 공정으로 갭필된 도전막을 평탄화하여 콘택을 형성하고, 평탄화된 버퍼막 전면에 도전막을 형성한 후 도전막과 버퍼막을 함께 패터닝함으로써, 콘택에 연결되는 배선 및 버퍼막 패턴을 형성한다는 것으로, 이를 통해 배선 패터닝 공정시 마이크로 스크래치가 발생된 버퍼막 부분을 제거하기 때문에 스크래치로 인해 발생되는 배선 사이의 브릿지 발생 및 쇼트 현상을 미연에 방지할 수 있다.The present invention relates to a wiring fabrication technique of a semiconductor device. To this end, the present invention provides a buffer film having an etch selectivity on an upper surface of an interlayer insulating film of a semiconductor substrate, and forms contact holes in the buffer film and the interlayer insulating film. The conductive film is gap-filled into the contact hole and the contact film is formed by planarizing the gap-filled conductive film by a chemical mechanical polishing (CMP) process.The conductive film is formed on the entire surface of the flattened buffer film and then patterned together to form a conductive film. By forming the wiring and the buffer film pattern, the portion of the buffer film in which the micro scratches are generated during the wiring patterning process is removed, thereby preventing the occurrence of bridges and short circuits between the wirings caused by the scratches.

Description

반도체 소자 및 그 배선 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING METAL LINE IN THE SAME}Semiconductor device and its wiring manufacturing method {SEMICONDUCTOR DEVICE AND METHOD FOR FORMING METAL LINE IN THE SAME}

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 기판의 층간 절연막의 평탄화를 위해 진행하는 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정시 파티클 소오스(partical source)로 인한 마이크로 스크래치(micro scratch)의 발생을 방지하는데 적합한 반도체 소자 및 그 배선 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to micro scratches caused by a particle source during a chemical mechanical polishing (CMP) process for planarization of an interlayer insulating film of a semiconductor substrate. The present invention relates to a semiconductor device and a wiring manufacturing method thereof suitable for preventing the occurrence of the same.

잘 알려진 바와 같이, 반도체 장치는 고집적화에 따라 소자의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선 간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다.As is well known, as semiconductor devices become more integrated, the size of the device and the pitch of the metal wiring are simultaneously reduced. This reduction in metal wiring pitch increases wiring resistance and increases the capacitance formed between adjacent wirings, making it difficult to obtain a desired operating speed from the device.

이를 위해 반도체 장치는 2층 이상의 다층 배선을 형성하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하 는데 있어서 전기적인 절연 역할을 하는 층간 절연막의 평탄화 공정이 필수적으로 요구되었다.To this end, semiconductor devices have formed multi-layered wirings having two or more layers, and in this multi-layered wiring process, a planarization process of an interlayer insulating film, which serves as an electrical insulation, is essential for forming the upper metal wiring pattern on the lower metal wiring pattern. It became.

이러한 평탄화 공정으로는, 평탄화 특성이 좋은 화학적기계적연마(CMP) 공정이 널리 사용되고 있다.As such a planarization process, a chemical mechanical polishing (CMP) process having good planarization characteristics is widely used.

도 1a 내지 도 1d는 일반적인 화학적기계적연마 공정을 이용하여 층간 절연막을 평탄화하는 공정을 순차적으로 나타낸 공정 순서도로서, 이를 참조하여 종래 기술의 제조 공정은 다음과 같이 진행된다.1A to 1D are process flow charts sequentially showing a process of planarizing an interlayer insulating film using a general chemical mechanical polishing process, and with reference thereto, a manufacturing process of the related art proceeds as follows.

도 1a에 도시된 바와 같이, 반도체 기판(10)에 반도체 소자 공정을 진행, 예컨대 실리콘 등의 반도체 기판(10)에 STI(Shallow Trench Isolation) 등의 공정을 진행하여 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성하는데, 이러한 소자 분리막(12)이 있는 반도체 기판(10)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(도시 생략)을 형성한다.As shown in FIG. 1A, a semiconductor device process is performed on a semiconductor substrate 10, for example, a shallow trench isolation (STI) process is performed on a semiconductor substrate 10 such as silicon to define an active region and an inactive region. The device isolation film 12 is formed, and a well (not shown) is formed by ion implanting an n-type dopant or a p-type dopant into the semiconductor substrate 10 having the device isolation film 12.

다음에, 반도체 기판(10)의 상부면에 게이트 절연막(도시 생략)을 개재하여 그 위에 게이트 전극(14)을 형성하고, n형 또는 p형 도펀트를 이온 주입하여 게이트 전극(14) 에지 근방의 기판 내에 소오스/드레인 영역(18)을 형성한다. 여기에서, 소오스/드레인 영역(18)을 형성하기 전에, 게이트 전극(14) 측벽에 절연 물질로 이루어진 스페이서(16)를 추가 형성할 수 있다.Next, the gate electrode 14 is formed on the upper surface of the semiconductor substrate 10 via a gate insulating film (not shown), and an n-type or p-type dopant is ion-implanted to close the edge of the gate electrode 14. Source / drain regions 18 are formed in the substrate. Here, before forming the source / drain regions 18, a spacer 16 made of an insulating material may be further formed on the sidewalls of the gate electrode 14.

상기한 바와 같은 반도체 기판(10)의 구조물 전면에 PSG(Phosphosilitcate Glass), BSG(Borosilicate Glass), BPSG(Borophosphosilicate Glass) 등과 같은 물질로 화학기상증착(CVD) 등의 공정을 진행하여 층간 절연막(20)을 증착하고, 그 위 를 화학적기계적연마(CMP) 공정으로 평탄화한다.The interlayer insulating film 20 may be formed by performing a process such as chemical vapor deposition (CVD) with a material such as PSG (Phosphosilitcate Glass), BSG (Borosilicate Glass), or BPSG (Borophosphosilicate Glass) on the entire structure of the semiconductor substrate 10 as described above. ) And planarize it on a chemical mechanical polishing (CMP) process.

이때, 일예로서 도 1b에 도시된 바와 같이, 화학적기계적연마(CMP) 공정시 파티클 소오스에 의해 평탄화된 층간 절연막(20)의 표면에 마이크로 스크래치(22) 등이 발생할 수 있다.In this case, as an example, as shown in FIG. 1B, the micro scratch 22 may occur on the surface of the interlayer insulating film 20 planarized by the particle source during the chemical mechanical polishing (CMP) process.

다음에, 스핀 코팅(spin coating) 등의 공정을 진행하여 포토레지스트를 도포하고, 콘택 마스크를 이용한 노광 및 현상 공정을 진행함으로써, 콘택홀 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성하고, 이러한 포토레지스트 패턴을 식각 마스크로 하는 건식 식각 공정을 진행하여 상부가 드러난 층간 절연막(20)의 일부를 선택 제거함으로써 콘택홀을 형성한다. 여기에서, 콘택홀은 소오스/드레인 영역(18) 또는 게이트 전극(14)의 표면을 오픈시킨다.Next, a process such as spin coating is performed to apply a photoresist, and a photoresist pattern (not shown) defining a contact hole region is formed by performing an exposure and development process using a contact mask, The dry etching process using the photoresist pattern as an etching mask is performed to selectively remove a portion of the interlayer insulating layer 20 with the upper portion exposed to form a contact hole. Here, the contact hole opens the surface of the source / drain region 18 or the gate electrode 14.

이어서, 순차적인 증착 공정 등을 실시하여 콘택홀이 형성된 층간 절연막(20)에 배리어 메탈막으로서 Ti/TiN을 형성하고, 금속막으로서, 텅스텐(W)을 갭필한 후에, 층간 절연막(20)의 표면이 드러날 때까지 텅스텐 및 배리어 메탈막을 화학적기계적연마(CMP) 공정으로 평탄화함으로써, 일예로서 도 1c에 도시된 바와 같이, 게이트 전극(14)과 접촉되는 콘택(24)을 형성한다.Subsequently, a sequential deposition process or the like is performed to form Ti / TiN as a barrier metal film in the interlayer insulating film 20 in which contact holes are formed, and tungsten (W) is gapfilled as a metal film, and then the interlayer insulating film 20 The tungsten and barrier metal films are planarized by a chemical mechanical polishing (CMP) process until the surface is exposed, thereby forming a contact 24 in contact with the gate electrode 14 as shown in FIG. 1C as an example.

이후, 도 1d에 도시된 바와 같이, 평탄화된 층간 절연막(20) 및 콘택(24)이 형성된 반도체 기판(10)의 구조물 전문에 금속막을 증착하고 이를 사진 및 식각 공정 등으로 패터닝하여 콘택(24)을 통해 소오스/드레인 영역(18) 또는 게이트 전극(14)과 수직으로 연결되는 금속 배선(26)을 형성한다.Thereafter, as illustrated in FIG. 1D, a metal film is deposited on the entire structure of the semiconductor substrate 10 having the planarized interlayer insulating film 20 and the contact 24 formed thereon, and patterned by a photo and etching process to contact the contact 24. The metal wiring 26 is formed to be vertically connected to the source / drain region 18 or the gate electrode 14 through the via.

다시, 금속 배선(26)이 형성된 층간 절연막(20) 상부면 전체에 HDP(High Density Plasma) 화학기상증착(CVD) 등의 공정으로 HDP 산화막을 증착하여 상부 층간 절연막(28)을 형성하고, 그 위에 다시 배선 및 콘택 제조 공정을 진행한다.In addition, the upper interlayer insulating film 28 is formed by depositing an HDP oxide film on the entire upper surface of the interlayer insulating film 20 on which the metal wiring 26 is formed by a process such as high density plasma (CVD) or the like. The wiring and contact manufacturing process is performed again.

전술한 종래 기술에 의한 화학적기계적연마(CMP) 공정을 이용한 층간 절연막 평탄화는, 콘택 및 배선, 또는 배선들 사이의 층간 절연막 표면을 평탄하게 해 주기 때문에 다층 배선의 구현이 가능하다.The planarization of the interlayer insulating film using the chemical mechanical polishing (CMP) process according to the related art described above makes it possible to implement the multilayer wiring because the surface of the interlayer insulating film between the contacts and the wirings or the wirings is flattened.

그러나, 층간 절연막의 평탄화에 우수한 특성을 나타내는 화학적기계적연마(CMP) 공정은, 연마 대상의 막질에서 발생한 파티클 또는 연마 패드에 존재하는 파티클 등에 의해 층간 절연막 표면에 마이크로 스크래치 등을 유발할 수 있으며, 이러한 마이크로 스크래치는 이후 배선 제조 공정에서 금속 잔여물의 생성을 야기시키게 되고, 그 결과 마이크로 스크래치 내에 남아 있는 금속 잔여물이 배선 사이의 브릿지(metal bridge) 및 쇼트 원인으로 작용하게 되는 문제가 있다.However, the chemical mechanical polishing (CMP) process, which exhibits excellent characteristics in planarization of the interlayer insulating film, may cause micro scratches or the like on the surface of the interlayer insulating film by particles generated in the film quality of the object to be polished or particles present in the polishing pad. The scratch then leads to the generation of metal residues in the wire fabrication process, which results in a problem that the metal residues remaining in the microscratches act as a cause of metal bridges and shorts between the wires.

이러한 문제의 극복을 위해, 반도체 소자의 배선 제조 공정시 층간 절연막의 스크래치를 줄이기 위한 기술이 연구, 개발이 도처에서 활발하게 진행되고 있다.In order to overcome such a problem, researches and developments are being actively conducted everywhere to reduce scratches of interlayer insulating films in the wiring manufacturing process of semiconductor devices.

이러한 기술들 중의 한 예로서, 대한민국 공개 특허 제 2003-0080311호에서는, 반도체 기판의 층간 절연막의 표면을 화학적기계적 연마하고, 층간 절연막 상부에 유동성막을 도포하며, 유동성막 및 층간 절연막을 소정 깊이까지 식각하여 층간 절연막에 발생된 스크래치를 제거하는 기술을 공개하였다.As an example of these techniques, Korean Patent Laid-Open Publication No. 2003-0080311 discloses chemical mechanical polishing of a surface of an interlayer insulating film of a semiconductor substrate, applying a flowable film over the interlayer insulating film, and etching the flowable film and the interlayer insulating film to a predetermined depth. To remove scratches generated in the interlayer insulating film.

다른 예로서, 대한민국 공개특허 제 2007-0054932호에서는, 층간 절연막을 평탄화시킴과 아울러 층간 절연막 형성시 발생된 셀 지역과 주변 지역간의 단차를 제거하고, 층간 절연막 상부에 폴리실리콘막을 형성하고 열공정으로 산화시킨 후 에, 산화된 폴리실리콘막을 식각 제거하여 층간 절연막의 표면에 발생된 마이크로 스크래치를 제거하는 기술을 공개하였다.As another example, in Korean Patent Laid-Open Publication No. 2007-0054932, the interlayer insulating film is planarized and the step between the cell region and the surrounding region generated during the formation of the interlayer insulating film is removed, and a polysilicon film is formed on the interlayer insulating film. After oxidation, a technique is disclosed in which the oxidized polysilicon film is etched away to remove micro scratches generated on the surface of the interlayer insulating film.

그러나, 이러한 종래 기술들은 별도의 막(예컨대, 유동성막, 폴리실리콘막)을 추가하고 이를 다시 식각하여 스크래치가 발생된 부분을 제거한 후에, 배선 제조 공정을 진행하기 때문에 전체 제조 공정이 증가하게 되는 문제가 있고, 이러한 문제는 결국 반도체 소자의 수율 저하 및 가격 상승의 요인으로 작용하고 있다.However, these conventional technologies have a problem that the entire manufacturing process increases because the wiring manufacturing process is performed after adding a separate film (eg, a flowable film or a polysilicon film) and etching again to remove the scratched portion. In the end, such a problem is acting as a factor in lowering the yield and increasing the price of the semiconductor device.

더욱이 폴리실리콘막을 사용하는 종래 기술의 경우 열산화 공정이 추가되기 때문에 전체 제조 공정이 매우 복잡해지는 문제점이 있었다.Moreover, in the prior art using a polysilicon film, there is a problem in that the entire manufacturing process is very complicated because a thermal oxidation process is added.

따라서, 본 발명은 층간 절연막 상부에 버퍼막을 추가하고 콘택과 연결되는 배선 공정을 진행할 때 금속막과 버퍼막을 함께 패터닝하여 마이크로 스크래치가 발생된 버퍼막 부분을 제거함으로써 평탄화 공정시 발생된 스크래치로 인한 배선 사이의 브릿지 또는 쇼트 현상을 방지할 수 있는 반도체 소자의 배선 제조 방법을 제공한다.Accordingly, the present invention eliminates the microscratched buffer film portion by adding a buffer film over the interlayer insulating film and patterning the metal film and the buffer film together during the wiring process to be connected to the contact. Provided are a method for manufacturing a wiring of a semiconductor device which can prevent a bridge or short phenomenon between the two.

본 발명은, 일 관점에 따라, 소자 분리막, 게이트 전극, 소오스/드레인 영역이 형성된 반도체 기판과, 상기 반도체 기판 전면에 평탄하게 형성된 층간 절연막과, 상기 층간 절연막을 관통하여 상기 게이트 전극 또는 소오스/드레인 영역과 연결되는 콘택과, 상기 콘택의 상부면과 연결되는 배선과, 상기 층간 절연막의 상부 일부와 상기 배선의 하부면 사이에 게재된 버퍼막을 포함하는 반도체 소자를 제공 한다.According to an aspect of the present invention, there is provided a semiconductor substrate including an isolation layer, a gate electrode, and a source / drain region, an interlayer insulating layer formed on the entire surface of the semiconductor substrate, and the gate electrode or source / drain through the interlayer insulating layer. A semiconductor device includes a contact connected to an area, a wiring connected to an upper surface of the contact, and a buffer film disposed between an upper portion of the interlayer insulating layer and a lower surface of the wiring.

본 발명은, 다른 관점에 따라, 반도체 소자의 배선 제조 방법으로서, 반도체 기판의 층간 절연막 상부면에 버퍼막을 형성하는 단계와, 상기 버퍼막 및 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전막을 갭필하고 상기 버퍼막 및 도전막을 화학적기계적 연마하여 콘택을 형성하는 단계와, 평탄화된 버퍼막 전면에 도전막을 형성하고, 상기 도전막 및 버퍼막을 패터닝하여 상기 콘택에 연결되는 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a wiring manufacturing method of a semiconductor device, the method comprising: forming a buffer film on an upper surface of an interlayer insulating film of a semiconductor substrate, forming a contact hole by etching the buffer film and the interlayer insulating film, and Forming a contact by gap-filling a conductive film in a contact hole and chemically mechanically polishing the buffer film and the conductive film, forming a conductive film over the entire surface of the planarized buffer film, and patterning the conductive film and the buffer film to connect the wiring connected to the contact. It provides a wiring manufacturing method of a semiconductor device comprising the step of forming.

본 발명은, 배선 제조 공정시 층간 절연막 상부면에 식각 선택성이 있는 버퍼막을 추가하고, 버퍼막 및 층간 절연막내에 콘택홀을 형성하며, 도전막을 콘택홀에 갭필하고 화학적기계적연마(CMP) 공정으로 갭필된 도전막을 평탄화하여 콘택을 형성하며, 평탄화된 버퍼막 전면에 도전막을 형성하고 도전막 및 버퍼막을 함께 패터닝하여 콘택에 연결되는 배선 및 버퍼막 패턴을 형성하는 방식으로, 배선 패터닝 공정시 마이크로 스크래치가 발생된 버퍼막 부분을 제거하기 때문에 스크래치로 인해 발생되는 배선 사이의 브릿지 발생 및 쇼트 현상을 미연에 방지할 수 있으며, 이를 통해 반도체 소자의 제조 수율을 향상시킬 수 있다.According to the present invention, a buffer film having an etch selectivity is added to an upper surface of an interlayer insulating film in a wire fabrication process, a contact hole is formed in the buffer film and an interlayer insulating film, a gap film is filled into the contact hole, and a gap is filled by a chemical mechanical polishing (CMP) process. Forming a contact by planarizing the conductive film, forming a conductive film on the entire surface of the planarized buffer film, and patterning the conductive film and the buffer film together to form a wiring and a buffer film pattern connected to the contact. Since the generated buffer film portion is removed, bridge generation and short phenomena between wirings caused by scratches can be prevented in advance, thereby increasing the manufacturing yield of the semiconductor device.

또한, 본 발명은 화학적기계적연마 공정에 의해 발생된 마이크로 스크래치를 제거하기 위한 별도의 식각 공정을 수행하지 않기 때문에 종래 기술에 비해 제조 공정이 단순화되는 장점을 갖는다.In addition, the present invention has the advantage that the manufacturing process is simplified compared to the prior art because it does not perform a separate etching process for removing the micro scratches generated by the chemical mechanical polishing process.

본 발명의 기술요지는, 반도체 기판의 층간 절연막 상부면에 버퍼막을 형성하고, 버퍼막 및 층간 절연막을 식각하여 콘택홀을 형성하며, 콘택홀에 도전막을 갭필하고 화학적기계적연마(CMP) 공정을 진행하여 층간 절연막 및 버퍼막의 콘택홀에 갭필된 콘택을 형성하고, 평탄화된 버퍼막 전면에 도전막을 형성한 후에, 도전막 및 버퍼막을 패터닝하여 콘택에 연결되는 배선 및 버퍼막 패턴을 형성하도록 한다는 것으로, 본 발명은 이러한 기술적 수단을 통해, 배선 제조 공정시 도전막과 버퍼막을 함께 패터닝하여 별도의 식각 공정 없이 화학적기계적연마(CMP) 공정을 통해 마이크로 스크래치가 발생된 버퍼막 부분을 완전히 제거할 수 있다.SUMMARY OF THE INVENTION The present invention provides a buffer film on an upper surface of an interlayer insulating film of a semiconductor substrate, forms a contact hole by etching the buffer film and the interlayer insulating film, gap-fills a conductive film in the contact hole, and performs a chemical mechanical polishing (CMP) process. By forming a gap-filled contact in the contact hole of the interlayer insulating film and the buffer film, and forming a conductive film over the entire surface of the planarized buffer film, patterning the conductive film and the buffer film to form wiring and buffer film patterns connected to the contact, According to the present invention, the conductive film and the buffer film may be patterned together in the wire fabrication process to completely remove the portion of the buffer film where the micro scratches are generated through the chemical mechanical polishing (CMP) process without a separate etching process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도이다.2A to 2D are process flowcharts sequentially illustrating a wire manufacturing process of a semiconductor device according to an exemplary embodiment of the present invention.

이들 도면을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 배선 제조 공정은 다음과 같이 진행된다.Referring to these drawings, the wiring manufacturing process of the semiconductor device according to the embodiment of the present invention proceeds as follows.

먼저, 도 2a를 참조하면, 반도체 기판(100)에 반도체 소자 공정을 진행, 예 컨대 실리콘 등의 반도체 기판(100)에 STI 등의 공정을 진행하여 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성하는데, 이러한 소자 분리막(102)이 있는 반도체 기판(100)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(도시 생략)을 형성한다.First, referring to FIG. 2A, a semiconductor device process is performed on a semiconductor substrate 100, for example, an STI process is performed on a semiconductor substrate 100 such as silicon to define an active region and an inactive region. In an embodiment, a well (not shown) is formed by ion implanting an n-type dopant or a p-type dopant into the semiconductor substrate 100 having the device isolation layer 102.

다음에, 반도체 기판(100)의 상부면에 게이트 절연막(도시 생략)을 개재하여 그 위에 게이트 전극(104)을 형성하고, n형 또는 p형 도펀트를 이온 주입하여 게이트 전극(104) 에지 근방의 기판 내에 소오스/드레인 영역(108)을 형성한다. 이때, 소오스/드레인 영역(108)을 형성하기 전에, 게이트 전극(104) 측벽에 절연 물질로 이루어진 스페이서(106)를 추가 형성할 수 있다.Next, a gate electrode 104 is formed on the upper surface of the semiconductor substrate 100 via a gate insulating film (not shown), and an n-type or p-type dopant is ion-implanted to close the edge of the gate electrode 104. Source / drain regions 108 are formed in the substrate. In this case, before forming the source / drain regions 108, a spacer 106 made of an insulating material may be additionally formed on the sidewalls of the gate electrode 104.

이어서, 화학기상증착(CVD) 등의 공정을 진행함으로써, 상기한 바와 같은 반도체 기판(100)의 구조물 전면에 PSG, BSG, BPSG 등과 같은 물질로 된 층간 절연막(110)을 대략 6000 정도의 두께로 증착한다.Subsequently, by performing a process such as chemical vapor deposition (CVD), the interlayer insulating film 110 made of a material such as PSG, BSG, BPSG, etc. on the entire surface of the structure of the semiconductor substrate 100 as described above to a thickness of about 6000 Deposit.

그런 다음, 층간 절연막(110)의 상부면에 버퍼막(112)을 추가 형성하는데, 이러한 버퍼막(112)은 층간 절연막(110)에 대해 식각 선택성이 있는 절연막으로서, 예컨대 실리콘 질화막(SiN) 등을 사용할 수 있다. 이러한 버퍼막(112)은, 층간 절연막(110) 물질에 대한 식각 선택성이 큰 다른 절연 물질로 변경이 가능하다.Then, an additional buffer film 112 is formed on the upper surface of the interlayer insulating film 110. The buffer film 112 is an insulating film having an etching selectivity with respect to the interlayer insulating film 110, for example, silicon nitride film (SiN) or the like. Can be used. The buffer layer 112 may be changed to another insulating material having high etching selectivity with respect to the interlayer insulating layer 110.

다음에, 버퍼막(112)의 상부면에 스핀 코팅 공정을 진행하여 포토레지스트(도시 생략)를 도포하고, 콘택 마스크를 이용한 노광 및 현상 공정을 진행함으로써, 콘택홀 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성한다.Next, a photoresist (not shown) is applied to the upper surface of the buffer film 112 to apply a photoresist (not shown), and a photoresist pattern defining a contact hole region is formed by performing an exposure and development process using a contact mask ( (Not shown).

이어서, 건식 식각 공정을 진행하여 포토레지스트 패턴에 의해 그 상부가 드 러난 버퍼막(112) 및 층간 절연막(110)의 일부를 선택 제거함으로써, 콘택홀(도시 생략)을 형성한다. 여기에서, 건식 식각 공정은, 반응성 이온 식각(RIE : Reactive Ion Etching) 공정 또는 플라즈마 가스를 이용한 식각 공정을 이용할 수 있다.Subsequently, a dry etching process is performed to select and remove a portion of the buffer layer 112 and the interlayer insulating layer 110 whose upper portion is exposed by the photoresist pattern, thereby forming a contact hole (not shown). Here, the dry etching process may use a reactive ion etching (RIE) process or an etching process using a plasma gas.

따라서, 이러한 건식 식각 공정을 통해 버퍼막(112) 및 층간 절연막(110)의 콘택홀은 소오스/드레인 영역(108) 또는 게이트 전극(104)의 표면을 오픈시키는데, 본 실시 예에서는 게이트 전극(104)의 표면을 오픈시키도록 형성하였다.Therefore, the contact holes of the buffer layer 112 and the interlayer insulating layer 110 open the surface of the source / drain region 108 or the gate electrode 104 through the dry etching process. In this embodiment, the gate electrode 104 is opened. ) To open the surface.

이후, 에슁(ashing) 등의 공정을 진행함으로서, 잔류하는 포토레지스트 패턴을 제거한다.Thereafter, a process such as ashing is performed to remove the remaining photoresist pattern.

다시, 도 2b를 참조하면, 콘택홀이 있는 층간 절연막(110) 및 버퍼막(112)에 배리어 메탈막으로서 Ti/TiN을 형성하고, 도전막으로서, 텅스텐(W)을 갭필한다.Referring again to FIG. 2B, Ti / TiN is formed as a barrier metal film in the interlayer insulating film 110 and the buffer film 112 with contact holes, and tungsten (W) is gap-filled as a conductive film.

이어서, 화학적기계적연마(CMP) 공정 등을 진행하여 버퍼막(112)의 표면이 드러날 때까지 텅스텐 및 배리어 메탈막을 평탄화하여 콘택홀에 배리어 메탈막과 텅스텐 등의 도전막이 갭필된 콘택(116)을 형성한다. 이때, 콘택(116)의 바닥면은 게이트 전극(104)(혹은 소오스/드레인 영역)과 수직으로 연결된다.Subsequently, a chemical mechanical polishing (CMP) process is performed to planarize the tungsten and barrier metal films until the surface of the buffer film 112 is exposed, thereby forming a contact 116 where a barrier metal film and a conductive film such as tungsten are gap-filled in the contact hole. Form. In this case, the bottom surface of the contact 116 is vertically connected to the gate electrode 104 (or the source / drain region).

이러한 콘택 형성을 위한 화학적기계적연마(CMP) 공정시 연마 대상의 막질에서 발생한 파티클 또는 연마 패드에 존재하는 파티클 등에 의해 평탄화된 버퍼막(112)의 표면에 마이크로 스크래치(114) 등이 발생할 수 있는데, 이러한 마이크로 스크래치는 후속하는 배선 패터닝 공정에 의해 제거된다.In the chemical mechanical polishing (CMP) process for forming the contact, microscratch 114 may occur on the surface of the buffer film 112 planarized by particles generated in the film to be polished or particles present in the polishing pad. This micro scratch is removed by a subsequent wiring patterning process.

다시, 증착 공정 등을 진행함으로써, 평탄화된 버퍼막(112) 및 콘택(116)이 있는 반도체 기판의 구조물 전면에 도전막으로서, 금속막(118)을 증착한다.By further performing the deposition process, the metal film 118 is deposited as a conductive film on the entire structure of the semiconductor substrate with the planarized buffer film 112 and the contact 116.

여기서, 금속막(118)은 물리기상증착(PVD : Physical Vapor Deposition) 등의 공정으로 증착한다. 이때, 금속막(118)은, 알루미늄(Al), 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 등 중에서 어느 하나, 또는 이의 복합물로 구성할 수 있다.Here, the metal film 118 is deposited by a process such as physical vapor deposition (PVD). In this case, the metal film 118 may include aluminum (Al), copper (Cu), cobalt (Co), tungsten (W), titanium (Ti), nickel (Ni), tantalum (Ta), titanium nitride film (TiN), The tantalum nitride film TaN, the tungsten nitride film WN, or the like, or a composite thereof.

도 2c를 참조하면, 스핀 코팅 등을 진행하여 금속막(118)의 상부면에 포토레지스트(도시 생략)를 도포하고, 콘택 마스크를 이용한 노광 및 현상 공정을 진행하여 배선 영역을 정의하는 포토레지스트 패턴(도시 생략)을 형성하며, 이러한 포토레지스트 패턴에 의해 그 상부가 드러난 금속막(118) 및 버퍼막(112)을 건식 식각함으로써, 배선(118a)을 형성함과 동시에 배선(118a)과 층간 절연막(110) 사이에 버퍼막 패턴(112a)을 형성한다.Referring to FIG. 2C, a photoresist pattern (not shown) is applied to the top surface of the metal film 118 by spin coating, and the exposure and development processes using a contact mask are performed to define the wiring region. (Not shown), and dry etching the metal film 118 and the buffer film 112 exposed by the above photoresist pattern to form the wiring 118a and at the same time the wiring 118a and the interlayer insulating film. The buffer film pattern 112a is formed between the layers 110.

여기서, 금속막 및 버퍼막의 건식 식각은, CF계 가스와 O2 또는 Ar 가스를 사용하는 플라즈마 식각 공정을 이용하여 진행할 수 있다.Here, the dry etching of the metal film and the buffer film may be performed using a plasma etching process using a CF-based gas and O 2 or Ar gas.

여기에서, 건식 식각 공정은, OES(Optical Emissiom Spectroscopy) 등과 같은 검출 장비를 이용하여 N2*, NO*와 같은 들뜬 분자를 검출하여 버퍼막의 엔드 포인트(end point)를 찾아 식각을 정지시킨다.Here, the dry etching process detects excited molecules such as N 2 * and NO * using a detection apparatus such as an optical Emissiom Spectroscopy (OES) to find an end point of the buffer film and stops etching.

따라서, 배선(118a)을 형성하기 위한 패터닝 공정시에 배선 하부를 제외한 나머지 부분의 버퍼막을 함께 패터닝하여 제거하기 때문에 화학적기계적연마(CMP) 공정에 의해 발생된 버퍼막의 스크래치 부분도 함께 제거된다.Therefore, in the patterning process for forming the wiring 118a, the buffer film of the remaining portions except for the lower portion of the wiring is patterned and removed together, so that the scratched portion of the buffer film generated by the chemical mechanical polishing (CMP) process is also removed.

그런 다음, 에슁 등의 공정을 진행함으로써, 잔류하는 포토레지스트 패턴을 제거한다.Then, the remaining photoresist pattern is removed by performing a process such as etching.

즉, 본 실시 예에 따라 제조되는 반도체 소자는 소자 분리막(102), 게이트 전극(104), 소오스/드레인 영역(108)이 형성된 반도체 기판(100) 상에 층간 절연막(110)이 평탄하게 형성되고, 층간 절연막(110)을 관통하는 형태의 콘택(116)이 게이트 전극(104)과 콘택(116)의 상부면에 형성된 배선(118a)을 연결하며, 층간 절연막(110)의 상부 일부와 배선(118a)의 하부면 사이에 버퍼막 패턴(112a)이 게재되는 형태를 갖는다.That is, in the semiconductor device manufactured according to the present exemplary embodiment, the interlayer insulating layer 110 is formed on the semiconductor substrate 100 on which the device isolation layer 102, the gate electrode 104, and the source / drain region 108 are formed. The contact 116 penetrating the interlayer insulating layer 110 connects the gate electrode 104 and the wiring 118a formed on the upper surface of the contact 116, and the upper portion of the interlayer insulating layer 110 and the wiring ( The buffer film pattern 112a is disposed between the lower surfaces of 118a.

다시, 금속 배선(118a) 및 버퍼막 패턴(112a)이 형성된 층간 절연막(110)의 상부 전면에 HDP 화학기상증착(CVD) 등의 공정을 진행하여 HDP 산화막을 증착하고, 화학적기계적연마(CMP) 공정 등을 진행함으로써, 일예로서 도 2d에 도시된 바와 같이, 평탄화된 상부 층간 절연막(120)을 형성한다.In addition, a process such as HDP chemical vapor deposition (CVD) is performed on the entire upper surface of the interlayer insulating layer 110 on which the metal interconnection 118a and the buffer layer pattern 112a are formed, to deposit an HDP oxide layer, and chemical mechanical polishing (CMP). By performing a process or the like, as shown in FIG. 2D, the planarized upper interlayer insulating film 120 is formed.

이후, 도면에서의 도시는 생략하였으나, 평탄화된 상부 층간 절연막(120) 상에 콘택 및 배선 등을 제조하는 공정을 진행하게 될 것이다.Subsequently, although not shown in the drawings, a process of manufacturing a contact, a wiring, and the like on the planarized upper interlayer insulating layer 120 will be performed.

따라서, 본 발명에 따른 반도체 소자의 배선 제조 공정은, 화학적기계적연마(CMP) 공정을 이용하여 버퍼막 및 층간 절연막에 콘택을 형성하고, 평탄화된 버퍼막 전면에 도전막을 형성한 후에, 도전막 및 버퍼막을 함께 패터닝하여 콘택에 연결되는 배선 및 버퍼막 패턴을 형성하기 때문에 배선 제조 공정시에 별도의 식각 공정 없이 화학적기계적연마(CMP) 공정을 통해 마이크로 스크래치가 발생된 버퍼막 부분을 완전히 제거할 수 있으며, 이를 통해 스크래치에 기인하는 배선 사이의 브 릿지 발생을 미연에 방지할 수 있다.Accordingly, in the wiring manufacturing process of the semiconductor device according to the present invention, after forming a contact on the buffer film and the interlayer insulating film using a chemical mechanical polishing (CMP) process, and forming a conductive film on the entire surface of the planarized buffer film, the conductive film and By patterning the buffer films together to form wiring and buffer film patterns connected to the contacts, the micro-scratched buffer film can be completely removed through chemical mechanical polishing (CMP) process without any etching process in the wiring manufacturing process. This prevents the occurrence of bridges between the wirings due to scratches.

한편, 본 발명의 실시 예에서는 배선 제조 공정을 게이트 전극에 연결된 콘택과 이의 배선을 예로 들었으나, 다층 배선 구조의 비아(via) 및 배선 사이에서도 실시가 가능함은 물론이다.Meanwhile, in the embodiment of the present invention, the wiring manufacturing process is described as a contact connected to the gate electrode and the wiring thereof as an example.

이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.In the above description has been described by presenting a preferred embodiment of the present invention, the present invention is not necessarily limited thereto, and those skilled in the art to which the present invention pertains should be within the scope not departing from the technical spirit of the present invention. It will be readily appreciated that various substitutions, modifications, and variations are possible.

도 1a 내지 도 1d는 일반적인 화학적기계적연마 공정을 이용하여 층간 절연막을 평탄화하는 공정을 순차적으로 나타낸 공정 순서도,1A to 1D are process flowcharts sequentially illustrating a process of planarizing an interlayer insulating film using a general chemical mechanical polishing process;

도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 배선 제조 공정을 순차적으로 나타낸 공정 순서도.2A to 2D are process flowcharts sequentially illustrating a wire manufacturing process of a semiconductor device according to an exemplary embodiment of the present invention.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 게이트 전극 106 : 스페이서104: gate electrode 106: spacer

108 : 소오스/드레인 영역 110 : 층간 절연막108: source / drain region 110: interlayer insulating film

112 : 버퍼막 114 : 마이크로 스크래치112: buffer film 114: micro scratch

116 : 콘택 118a : 배선116 contact 118a wiring

120 : 상부 층간 절연막 112 : 버퍼막120: upper interlayer insulating film 112: buffer film

112a : 버퍼막 패턴112a: buffer film pattern

Claims (4)

반도체 소자의 배선 제조 방법으로서,As a wiring manufacturing method of a semiconductor element, 반도체 기판의 층간 절연막 상부면에 버퍼막을 형성하는 단계와,Forming a buffer film on an upper surface of the interlayer insulating film of the semiconductor substrate; 상기 버퍼막 및 층간 절연막을 식각하여 콘택홀을 형성하는 단계와,Etching the buffer film and the interlayer insulating film to form a contact hole; 상기 콘택홀에 제 1 도전막을 갭필하고 상기 버퍼막 및 제 1 도전막을 화학적기계적 연마하여 콘택을 형성하는 단계와,Gap-filling a first conductive layer in the contact hole and chemically polishing the buffer layer and the first conductive layer to form a contact; 평탄화된 버퍼막 전면에 제 2 도전막을 형성하고, 상기 제 2 도전막 및 버퍼막을 패터닝하여 상기 콘택에 연결되는 배선을 형성하는 단계Forming a second conductive layer on the entire surface of the planarized buffer layer, and patterning the second conductive layer and the buffer layer to form wirings connected to the contacts; 를 포함하는 반도체 소자의 배선 제조 방법.Wiring manufacturing method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 버퍼막은, 상기 층간 절연막에 대해 식각 선택성을 갖는 절연막인 것을 특징으로 하는 반도체 소자의 배선 제조 방법.And the buffer film is an insulating film having an etching selectivity with respect to the interlayer insulating film. 2 항에 있어서, The method of claim 2, 상기 버퍼막은, 실리콘 질화막(SiN)인 것을 특징으로 하는 반도체 소자의 배선 제조 방법.The buffer film is a silicon nitride film (SiN), the wiring manufacturing method of a semiconductor device. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제 2 도전막 및 버퍼막의 패터닝은, 반응성 이온 식각(RIE) 공정 또는 플라즈마 가스 식각 공정을 통해 진행되는 것을 특징으로 하는 반도체 소자의 배선 제조 방법.The patterning of the second conductive layer and the buffer layer is performed through a reactive ion etching (RIE) process or a plasma gas etching process.
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