KR20240023347A - Display device - Google Patents

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KR20240023347A
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신동희
손선권
박노경
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판 상의 제1 금속층, 상기 제1 금속층 상의 액티브층, 및 상기 액티브층 상의 제2 금속층에 배치된 제1 화소의 화소 회로, 상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 화소의 화소 회로와 중첩하는 제1 전극, 상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로와 제1 방향으로 이격된 제2 화소의 화소 회로, 상기 제3 금속층에 배치되어 상기 제2 화소의 화소 회로와 중첩하는 제2 전극, 상기 제3 금속층에 배치되어 제1 방향으로 연장되는 정렬 라인, 및 상기 제3 금속층 상에서 상기 정렬 라인과 상기 제1 전극의 사이, 및 상기 정렬 라인과 상기 제2 전극의 사이에 정렬되는 복수의 발광 소자를 포함한다.A display device is provided. A display device includes a first metal layer on a substrate, an active layer on the first metal layer, a pixel circuit of a first pixel disposed on a second metal layer on the active layer, and a pixel circuit of a first pixel disposed on a third metal layer on the second metal layer. a first electrode overlapping the pixel circuit, the first metal layer, the active layer, and a pixel circuit of a second pixel disposed on the second metal layer and spaced apart from the pixel circuit of the first pixel in a first direction; 3 A second electrode disposed on a metal layer and overlapping the pixel circuit of the second pixel, an alignment line disposed on the third metal layer and extending in a first direction, and the alignment line and the first electrode on the third metal layer. and a plurality of light emitting elements aligned between the alignment line and the second electrode.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.The present invention relates to a display device.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 소자는 유기물을 형광 물질로 이용하는 유기 발광 다이오드 및 무기물을 형광 물질로 이용하는 무기 발광 다이오드일 수 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. For example, display devices are applied to various electronic devices such as smartphones, digital cameras, laptop computers, navigation systems, and smart televisions. The display device may be a flat panel display device such as a liquid crystal display device, a field emission display device, or an organic light emitting display device. Among these flat display devices, a light emitting display device includes a light emitting element in which each pixel of the display panel can emit light on its own, allowing images to be displayed without a backlight unit providing light to the display panel. The light emitting device may be an organic light emitting diode using an organic material as a fluorescent material or an inorganic light emitting diode using an inorganic material as a fluorescent material.

본 발명이 해결하고자 하는 과제는 화소 회로들 간의 커플링 커패시턴스를 감소시키고 수평 크로스토크를 방지하여 화질을 개선할 수 있는 표시 장치를 제공하고자 하는 것이다.The problem to be solved by the present invention is to provide a display device that can improve image quality by reducing coupling capacitance between pixel circuits and preventing horizontal crosstalk.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상의 제1 금속층, 상기 제1 금속층 상의 액티브층, 및 상기 액티브층 상의 제2 금속층에 배치된 제1 화소의 화소 회로, 상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 화소의 화소 회로와 중첩하는 제1 전극, 상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로와 제1 방향으로 이격된 제2 화소의 화소 회로, 상기 제3 금속층에 배치되어 상기 제2 화소의 화소 회로와 중첩하는 제2 전극, 상기 제3 금속층에 배치되어 제1 방향으로 연장되는 정렬 라인, 및 상기 제3 금속층 상에서 상기 정렬 라인과 상기 제1 전극의 사이, 및 상기 정렬 라인과 상기 제2 전극의 사이에 정렬되는 복수의 발광 소자를 포함한다.A display device according to an embodiment for solving the above problem includes a first metal layer on a substrate, an active layer on the first metal layer, a pixel circuit of a first pixel disposed on a second metal layer on the active layer, and a pixel circuit on the second metal layer. 3 A first electrode disposed on a metal layer and overlapping the pixel circuit of the first pixel, the first metal layer, the active layer, and the second metal layer and spaced apart from the pixel circuit of the first pixel in a first direction A pixel circuit of the second pixel, a second electrode disposed on the third metal layer and overlapping the pixel circuit of the second pixel, an alignment line disposed on the third metal layer and extending in the first direction, and on the third metal layer. It includes a plurality of light emitting elements aligned between the alignment line and the first electrode, and between the alignment line and the second electrode.

상기 제1 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고, 상기 제1 전극은 상기 제1 화소의 제1 커패시터 전극과 중첩하고, 상기 제1 화소의 제2 커패시터 전극과 전기적으로 연결될 수 있다.The pixel circuit of the first pixel includes a first capacitor electrode disposed in the active layer and a second capacitor electrode disposed in the first metal layer, wherein the first electrode includes a first capacitor electrode of the first pixel and They may overlap and be electrically connected to the second capacitor electrode of the first pixel.

상기 표시 장치는 상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 저전위 라인, 상기 제3 금속층 상의 제4 금속층에 배치되어 상기 제1 전극 및 상기 복수의 발광 소자 사이에 접속되는 제1 접촉 전극, 및 상기 제4 금속층에 배치되어 상기 복수의 발광 소자 및 상기 저전위 라인 사이에 접속되는 제2 접촉 전극을 더 포함할 수 있다.The display device includes a low-potential line disposed on the second metal layer and extending in a second direction intersecting the first direction, and a fourth metal layer on the third metal layer between the first electrode and the plurality of light emitting devices. It may further include a first contact electrode connected to and a second contact electrode disposed on the fourth metal layer and connected between the plurality of light emitting elements and the low potential line.

상기 표시 장치는 상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로 및 상기 제2 화소의 화소 회로 사이에 배치된 제3 화소의 화소 회로, 및 상기 제3 금속층에 배치되어 상기 제3 화소의 화소 회로와 중첩하는 제3 전극을 더 포함할 수 있다.The display device includes a pixel circuit of a third pixel disposed on the first metal layer, the active layer, and the second metal layer and disposed between the pixel circuit of the first pixel and the pixel circuit of the second pixel, and the third pixel. It may further include a third electrode disposed on the third metal layer and overlapping the pixel circuit of the third pixel.

상기 표시 장치는 상기 제3 금속층에 배치되어 상기 정렬 라인을 사이에 두고 상기 제3 전극으로부터 이격되며, 상기 제3 화소의 화소 회로에 접속된 제4 전극을 더 포함할 수 있다.The display device may further include a fourth electrode disposed on the third metal layer, spaced apart from the third electrode with the alignment line therebetween, and connected to a pixel circuit of the third pixel.

상기 제2 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고, 상기 제2 전극은 상기 제2 화소의 제1 커패시터 전극과 중첩하고, 상기 제2 화소의 제2 커패시터 전극과 전기적으로 연결될 수 있다.The pixel circuit of the second pixel includes a first capacitor electrode disposed in the active layer and a second capacitor electrode disposed in the first metal layer, wherein the second electrode includes a first capacitor electrode of the second pixel and They may overlap and be electrically connected to the second capacitor electrode of the second pixel.

상기 표시 장치는 상기 제1 전극 및 상기 제2 전극 상에 배치되어 상기 제1 전극 및 상기 제2 전극 사이에 배치된 오픈부를 포함하는 뱅크를 더 포함할 수 있다.The display device may further include a bank disposed on the first electrode and the second electrode and including an open portion disposed between the first electrode and the second electrode.

상기 뱅크는 상기 제1 방향으로 연장되는 발광부를 더 포함하고, 상기 복수의 발광 소자는 상기 발광부에 배치될 수 있다.The bank may further include a light emitting unit extending in the first direction, and the plurality of light emitting elements may be disposed in the light emitting unit.

상기 표시 장치는 상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 화소의 화소 회로 및 상기 제2 화소의 화소 회로에 게이트 신호를 공급하는 게이트 라인을 더 포함하고, 상기 게이트 라인은 상기 제1 화소의 화소 회로 및 상기 제2 화소의 화소 회로 사이에 배치될 수 있다.The display device is disposed on the second metal layer, extends in a second direction crossing the first direction, and further includes a gate line that supplies a gate signal to the pixel circuit of the first pixel and the pixel circuit of the second pixel. and the gate line may be disposed between a pixel circuit of the first pixel and a pixel circuit of the second pixel.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상의 제1 금속층, 상기 제1 금속층 상의 액티브층, 및 상기 액티브층 상의 제2 금속층에 배치된 제1 화소의 화소 회로, 상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 화소의 화소 회로와 중첩하는 제1 전극, 상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로와 제1 방향으로 이격된 제2 화소의 화소 회로, 상기 제3 금속층에 배치되어 상기 제2 화소의 화소 회로와 중첩하는 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 상에 배치되어 상기 제1 전극 및 상기 제2 전극 사이에 배치된 오픈부를 포함하는 뱅크를 포함할 수 있다.A display device according to an embodiment for solving the above problem includes a first metal layer on a substrate, an active layer on the first metal layer, a pixel circuit of a first pixel disposed on a second metal layer on the active layer, and a pixel circuit on the second metal layer. 3 A first electrode disposed on a metal layer and overlapping the pixel circuit of the first pixel, the first metal layer, the active layer, and the second metal layer and spaced apart from the pixel circuit of the first pixel in a first direction A pixel circuit of a second pixel, a second electrode disposed on the third metal layer and overlapping the pixel circuit of the second pixel, and disposed on the first electrode and the second electrode and the first electrode and the second electrode. It may include a bank including an open portion disposed between electrodes.

상기 표시 장치는 상기 제3 금속층에 배치되어 상기 제1 전극 및 상기 제2 전극과 상기 제1 방향과 교차하는 제2 방향으로 이격된 정렬 라인, 및 상기 정렬 라인과 상기 제1 전극의 사이에 정렬되는 복수의 발광 소자를 더 포함할 수 있다.The display device is disposed on the third metal layer, has an alignment line spaced apart from the first electrode and the second electrode in a second direction intersecting the first direction, and is aligned between the alignment line and the first electrode. It may further include a plurality of light emitting elements.

상기 뱅크는 상기 정렬 라인과 상기 제1 전극 사이의 영역과 중첩하는 발광부를 더 포함하고, 상기 복수의 발광 소자는 상기 발광부에 배치될 수 있다.The bank may further include a light emitting unit overlapping an area between the alignment line and the first electrode, and the plurality of light emitting devices may be disposed on the light emitting unit.

상기 표시 장치는 상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 저전위 라인, 상기 제3 금속층 상의 제4 금속층에 배치되어 상기 제1 전극 및 상기 복수의 발광 소자 사이에 접속되는 제1 접촉 전극, 및 상기 제4 금속층에 배치되어 상기 복수의 발광 소자 및 상기 저전위 라인 사이에 접속되는 제2 접촉 전극을 더 포함할 수 있다.The display device includes a low-potential line disposed on the second metal layer and extending in a second direction intersecting the first direction, and a fourth metal layer on the third metal layer between the first electrode and the plurality of light emitting devices. It may further include a first contact electrode connected to and a second contact electrode disposed on the fourth metal layer and connected between the plurality of light emitting elements and the low potential line.

상기 표시 장치는 상기 제3 금속층에 배치되어 상기 제1 전극 및 상기 제2 전극과 상기 제1 방향과 교차하는 제2 방향으로 이격된 정렬 라인, 및 상기 정렬 라인과 상기 제2 전극의 사이에 정렬되는 복수의 발광 소자를 더 포함할 수 있다.The display device is disposed on the third metal layer, has an alignment line spaced apart from the first electrode and the second electrode in a second direction intersecting the first direction, and is aligned between the alignment line and the second electrode. It may further include a plurality of light emitting elements.

상기 표시 장치는 상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 저전위 라인, 상기 제3 금속층 상의 제4 금속층에 배치되어 상기 제2 전극 및 상기 복수의 발광 소자 사이에 접속되는 제1 접촉 전극, 및 상기 제4 금속층에 배치되어 상기 복수의 발광 소자 및 상기 저전위 라인 사이에 접속되는 제2 접촉 전극을 더 포함할 수 있다.The display device has a low-potential line disposed on the second metal layer and extending in a second direction intersecting the first direction, and a fourth metal layer on the third metal layer between the second electrode and the plurality of light emitting devices. It may further include a first contact electrode connected to and a second contact electrode disposed on the fourth metal layer and connected between the plurality of light emitting elements and the low potential line.

상기 제1 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고, 상기 제1 전극은 상기 제1 화소의 제1 커패시터 전극과 중첩하고, 상기 제1 화소의 제2 커패시터 전극과 전기적으로 연결될 수 있다.The pixel circuit of the first pixel includes a first capacitor electrode disposed in the active layer and a second capacitor electrode disposed in the first metal layer, wherein the first electrode includes a first capacitor electrode of the first pixel and They may overlap and be electrically connected to the second capacitor electrode of the first pixel.

상기 제2 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고, 상기 제2 전극은 상기 제2 화소의 제1 커패시터 전극과 중첩하고, 상기 제2 화소의 제2 커패시터 전극과 전기적으로 연결될 수 있다.The pixel circuit of the second pixel includes a first capacitor electrode disposed in the active layer and a second capacitor electrode disposed in the first metal layer, wherein the second electrode includes a first capacitor electrode of the second pixel and They may overlap and be electrically connected to the second capacitor electrode of the second pixel.

상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판 상의 제1 금속층에 배치되어 제1 방향으로 연장되는 제1 전압 라인, 상기 제1 금속층 상의 액티브층에 배치되어 상기 제1 전압 라인에 전기적으로 연결된 드레인 전극, 상기 액티브층에 배치된 소스 전극, 및 상기 액티브층 상의 제2 금속층에 배치된 게이트 전극을 포함하는 제1 트랜지스터, 상기 액티브층에 배치되어 상기 제1 트랜지스터의 게이트 전극에 전기적으로 연결된 제1 커패시터 전극, 상기 제1 금속층에 배치되어 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극, 상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 커패시터 전극과 중첩하고, 상기 제2 커패시터 전극과 전기적으로 연결되는 제1 전극, 상기 제3 금속층에 배치되어 상기 제1 방향으로 연장되는 정렬 라인, 및 상기 제3 금속층 상에서 상기 정렬 라인과 상기 제1 전극 사이에 정렬되는 복수의 발광 소자를 포함한다.A display device according to an embodiment to solve the above problem includes a first voltage line disposed on a first metal layer on a substrate and extending in a first direction, and a first voltage line disposed on the active layer on the first metal layer and electrically connected to the first voltage line. A first transistor including a drain electrode, a source electrode disposed on the active layer, and a gate electrode disposed on a second metal layer on the active layer, a first transistor disposed on the active layer and electrically connected to the gate electrode of the first transistor 1 capacitor electrode, a second capacitor electrode disposed on the first metal layer and overlapping the first capacitor electrode, disposed on a third metal layer on the second metal layer and overlapping the first capacitor electrode, and the second capacitor electrode It includes a first electrode electrically connected, an alignment line disposed on the third metal layer and extending in the first direction, and a plurality of light emitting elements aligned between the alignment line and the first electrode on the third metal layer. .

상기 표시 장치는 상기 제1 금속층에 배치되어 상기 제1 방향으로 연장되는 데이터 라인, 및 상기 데이터 라인 및 상기 제1 커패시터 전극을 전기적으로 연결하는 제2 트랜지스터를 더 포함할 수 있다.The display device may further include a data line disposed on the first metal layer and extending in the first direction, and a second transistor electrically connecting the data line and the first capacitor electrode.

상기 표시 장치는 상기 제1 금속층에 배치되어 상기 제1 방향으로 연장되는 초기화 전압 라인, 및 상기 초기화 전압 라인 및 상기 제2 커패시터 전극을 전기적으로 연결하는 제3 트랜지스터를 더 포함할 수 있다.The display device may further include an initialization voltage line disposed on the first metal layer and extending in the first direction, and a third transistor electrically connecting the initialization voltage line and the second capacitor electrode.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.

실시예들에 따른 표시 장치에 의하면, 제1 트랜지스터의 게이트 전극 및 소스 전극 사이의 커패시터를 이중으로 형성함으로써, 커패시턴스 용량을 확보하여 화소 회로들 간의 커플링 커패시턴스를 감소시키고 수평 크로스토크를 방지하여 화질을 개선할 수 있다.According to the display device according to embodiments, by forming a double capacitor between the gate electrode and the source electrode of the first transistor, capacitance capacity is secured to reduce coupling capacitance between pixel circuits and prevent horizontal crosstalk to improve image quality. can be improved.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited to the contents exemplified above, and further various effects are included in the present specification.

도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 화소 및 라인들을 나타내는 도면이다.
도 4는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 5 및 도 6은 일 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다.
도 7은 도 5 및 도 6의 선 I-I'을 따라 자른 단면도이다.
도 8은 도 5 및 도 6의 선 II-II'을 따라 자른 단면도이다.
도 9는 일 실시예에 따른 표시 장치에서, 제1 금속층, 액티브층, 제2 금속층, 제3 금속층, 및 뱅크를 나타내는 평면도이다.
도 10 내지 도 13은 일 실시예에 따른 표시 장치에서, 발광 소자층의 제조 과정을 나타내는 도면이다.
도 14는 도 9 및 도 13의 선 III-III'을 따라 자른 단면도이다.
도 15는 도 9 및 도 13의 선 IV-IV'을 따라 자른 단면도이다.
도 16은 다른 실시예에 따른 표시 장치에서, 제3 금속층, 뱅크, 발광 소자, 제4 금속층, 및 분리부를 나타내는 평면도이다.1 is a plan view showing a display device according to an exemplary embodiment.
FIG. 2 is a plan view illustrating contact portions of a vertical gate line and a horizontal gate line in a display device according to an exemplary embodiment.
FIG. 3 is a diagram illustrating pixels and lines of a display device according to an embodiment.
Figure 4 is a circuit diagram showing a pixel of a display device according to an embodiment.
5 and 6 are plan views showing a portion of the display area in a display device according to an exemplary embodiment.
Figure 7 is a cross-sectional view taken along line II' of Figures 5 and 6.
Figure 8 is a cross-sectional view taken along line II-II' of Figures 5 and 6.
FIG. 9 is a plan view showing a first metal layer, an active layer, a second metal layer, a third metal layer, and a bank in a display device according to an embodiment.
10 to 13 are diagrams showing a manufacturing process of a light emitting device layer in a display device according to an embodiment.
FIG. 14 is a cross-sectional view taken along line III-III' of FIGS. 9 and 13.
FIG. 15 is a cross-sectional view taken along line IV-IV' of FIGS. 9 and 13.
FIG. 16 is a plan view showing a third metal layer, a bank, a light emitting device, a fourth metal layer, and a separator in a display device according to another embodiment.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.When an element or layer is referred to as “on” another element or layer, it includes instances where the element or layer is directly on top of or intervening with the other element. Like reference numerals refer to like elements throughout the specification. The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments are illustrative and the present invention is not limited to the details shown.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Although first, second, etc. are used to describe various components, these components are of course not limited by these terms. These terms are merely used to distinguish one component from another. Therefore, it goes without saying that the first component mentioned below may also be a second component within the technical spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be combined or combined with each other, partially or entirely, and various technological interconnections and operations are possible, and each embodiment can be implemented independently of each other or together in a related relationship. It may be possible.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.Hereinafter, specific embodiments will be described with reference to the attached drawings.

도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.1 is a plan view showing a display device according to an exemplary embodiment.

본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치(10)를 기준으로 하부 방향, 즉 Z축의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축의 반대 방향을 가리킨다.In this specification, “top”, “top”, and “upper surface” refer to the upper direction, that is, the Z-axis direction, with respect to the display device 10, and “lower”, “bottom”, and “bottom” refer to the display device 10 ), it points in the downward direction, that is, in the direction opposite to the Z axis. Additionally, “left”, “right”, “up”, and “down” indicate the direction when the display device 10 is viewed from a plane. For example, “left” refers to the opposite direction of the X-axis, “right” refers to the

도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 및 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.Referring to FIG. 1, the display device 10 is a device that displays moving images or still images, such as a mobile phone, smart phone, tablet PC, smart watch, Portable electronic devices such as watch phones, mobile communication terminals, electronic notebooks, e-books, PMP (Portable Multimedia Player), navigation, and UMPC (Ultra Mobile PC), as well as televisions, laptops, monitors, billboards, and It can be used as a display screen for various products such as the Internet of Things (IOT).

표시 장치(10)는 표시 패널(100), 연성 필름(210), 표시 구동부(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.The display device 10 may include a display panel 100, a flexible film 210, a display driver 220, a circuit board 230, a timing controller 240, and a power supply unit 250.

표시 패널(100)은 평면 상 직사각형 형태로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 표시 패널(100)은 곡률로 구부러지도록 형성될 수 있다.The display panel 100 may have a rectangular shape in plan view. For example, the display panel 100 may have a rectangular planar shape with a long side in the first direction (X-axis direction) and a short side in the second direction (Y-axis direction). The corner where the long side in the first direction (X-axis direction) and the short side in the second direction (Y-axis direction) meet may be formed at a right angle or rounded to have a predetermined curvature. The planar shape of the display panel 100 is not limited to a rectangle, and may be formed in other polygonal, circular, or oval shapes. For example, the display panel 100 may be formed flat, but the display panel 100 is not limited thereto. For another example, the display panel 100 may be formed to be curved.

표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.The display panel 100 may include a display area (DA) and a non-display area (NDA).

표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 화소(SP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다. 화소(SP)는 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성될 수 있다. 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 하나의 게이트 라인(GL) 및 하나의 데이터 라인(DL)에 접속될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.The display area DA is an area that displays an image and may be defined as the central area of the display panel 100. The display area (DA) includes pixels (SP), gate lines (GL), data lines (DL), initialization voltage lines (VIL), first voltage lines (VDL), horizontal voltage lines (HVDL), and vertical voltage lines (VVSL). ), and a second voltage line (VSL). A pixel SP may be formed in each pixel area crossed by a plurality of data lines DL and a plurality of gate lines GL. The pixel SP may include first to third pixels SP1, SP2, and SP3. Each of the first to third pixels SP1, SP2, and SP3 may be connected to one gate line GL and one data line DL. Each of the first to third pixels SP1, SP2, and SP3 may be defined as a minimum unit area that outputs light.

제1 화소(SP1)는 제1 색의 광 또는 적색 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광 또는 녹색 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광 또는 청색 광을 방출할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.The first pixel SP1 may emit light of a first color or red light, the second pixel SP2 may emit light of a second color or green light, and the third pixel SP3 may emit light of a second color or green light. It can emit three colors of light or blue light. The pixel circuit of the first pixel (SP1), the pixel circuit of the third pixel (SP3), and the pixel circuit of the second pixel (SP2) may be arranged in a direction opposite to the second direction (Y-axis direction). The order is not limited to this.

게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.The gate line (GL) may include a vertical gate line (VGL), a horizontal gate line (HGL), and an auxiliary gate line (BGL).

복수의 수직 게이트 라인(VGL)은 표시 구동부(220)와 접속되어 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 게이트 라인(VGL)은 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 복수의 수직 게이트 라인(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 컨택부(MDC)는 수평 게이트 라인(HGL)이 컨택홀에 삽입되어 수직 게이트 라인(VGL)에 컨택되는 부분에 해당할 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 연장되어 제1 내지 제3 화소(SP1, SP2, SP3)에 게이트 신호를 공급할 수 있다.The plurality of vertical gate lines (VGL) may be connected to the display driver 220, extend in the second direction (Y-axis direction), and be spaced apart from each other in the first direction (X-axis direction). The vertical gate line (VGL) may be arranged parallel to the data line (DL). The plurality of horizontal gate lines (HGL) may extend in a first direction (X-axis direction) and be spaced apart from each other in a second direction (Y-axis direction). Each of the plurality of horizontal gate lines (HGL) may intersect a plurality of vertical gate lines (VGL). For example, one horizontal gate line (HGL) may be connected to one vertical gate line (VGL) of the plurality of vertical gate lines (VGL) through the contact portion (MDC). The contact portion (MDC) may correspond to a portion where the horizontal gate line (HGL) is inserted into the contact hole and makes contact with the vertical gate line (VGL). The auxiliary gate line (BGL) extends from the horizontal gate line (HGL) and may supply a gate signal to the first to third pixels (SP1, SP2, and SP3).

복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각은 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 데이터 전압을 공급할 수 있다.The plurality of data lines DL may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). The plurality of data lines DL may include first to third data lines DL1, DL2, and DL3. Each of the first to third data lines DL1, DL2, and DL3 may supply a data voltage to each of the first to third pixels SP1, SP2, and SP3.

복수의 초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 초기화 전압 라인(VIL)은 표시 구동부(220)로부터 수신된 초기화 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.The plurality of initialization voltage lines VIL may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). The initialization voltage line VIL may supply the initialization voltage received from the display driver 220 to each pixel circuit of the first to third pixels SP1, SP2, and SP3. The initialization voltage line VIL may receive a sensing signal from each pixel circuit of the first to third pixels SP1, SP2, and SP3 and supply it to the display driver 220.

복수의 제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제1 전압 라인(VDL)은 전원 공급부(250)로부터 수신된 구동 전압 또는 고전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)에 공급할 수 있다.The plurality of first voltage lines VDL may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). The first voltage line VDL may supply the driving voltage or high potential voltage received from the power supply unit 250 to the first to third pixels SP1, SP2, and SP3.

복수의 수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)으로부터 구동 전압 또는 고전위 전압을 수신할 수 있다.The plurality of horizontal voltage lines (HVDL) may extend in a first direction (X-axis direction) and be spaced apart from each other in a second direction (Y-axis direction). The horizontal voltage line (HVDL) may be connected to the first voltage line (VDL). The horizontal voltage line (HVDL) may receive a driving voltage or a high potential voltage from the first voltage line (VDL).

복수의 수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 수신된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.The plurality of vertical voltage lines (VVSL) may extend in a second direction (Y-axis direction) and be spaced apart from each other in a first direction (X-axis direction). The vertical voltage line (VVSL) may be connected to the second voltage line (VSL). The vertical voltage line (VVSL) may supply the low potential voltage received from the power supply unit 250 to the second voltage line (VSL).

복수의 제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 제2 전압 라인(VSL)은 저전위 전압을 공급할 수 있다. 따라서, 제2 전압 라인(VSL)은 저전위 라인일 수 있다.The plurality of second voltage lines VSL may extend in a first direction (X-axis direction) and be spaced apart from each other in a second direction (Y-axis direction). The second voltage line (VSL) may supply a low-potential voltage. Accordingly, the second voltage line VSL may be a low-potential line.

화소(SP), 게이트 라인(GL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 제2 전압 라인(VSL)의 접속 관계는 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.The connection relationship between the pixel (SP), gate line (GL), data line (DL), initialization voltage line (VIL), first voltage line (VDL), and second voltage line (VSL) is the number of pixels (SP) and the design may be changed depending on the arrangement.

비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 수직 게이트 라인(VGL), 데이터 라인(DL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL), 및 수직 전압 라인(VVSL) 각각과 표시 구동부(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부를 포함할 수 있다.The non-display area NDA may be defined as the remaining area of the display panel 100 excluding the display area DA. For example, the non-display area (NDA) includes each of the vertical gate line (VGL), data line (DL), initialization voltage line (VIL), first voltage line (VDL), and vertical voltage line (VVSL) and the display driver. It may include fan out lines connecting 220 and a pad portion connected to the flexible film 210 .

연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip on Film)과 같이 구부러질 수 있다. 연성 필름(210)은 표시 장치(10)의 베젤 영역을 감소시키기 위하여 표시 패널(100)의 하부로 벤딩될 수 있다.The input terminals provided on one side of the flexible film 210 may be attached to the circuit board 230 through a film attachment process, and the output terminals provided on the other side of the flexible film 210 may be attached to the pad portion through a film attachment process. You can. For example, the flexible film 210 may be bent like a tape carrier package or chip on film. The flexible film 210 may be bent toward the lower portion of the display panel 100 to reduce the bezel area of the display device 10.

표시 구동부(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 표시 구동부(220)는 집적 회로(IC)로 구현될 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터 및 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 표시 구동부(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다. 따라서, 표시 구동부(220)는 데이터 구동부 및 게이트 구동부의 역할을 동시에 수행할 수 있다. 표시 장치(10)는 비표시 영역(NDA)의 하측에 배치된 표시 구동부(220)를 포함함으로써, 비표시 영역(NDA)의 좌측, 우측, 및 상측의 크기를 최소화할 수 있다.The display driver 220 may be mounted on the flexible film 210 . For example, the display driver 220 may be implemented as an integrated circuit (IC). The display driver 220 receives digital video data and a data control signal from the timing controller 240, converts the digital video data into an analog data voltage according to the data control signal, and transmits it to the data lines DL through the fan out lines. can be supplied. The display driver 220 may generate a gate signal according to a gate control signal supplied from the timing controller 240 and sequentially supply it to a plurality of vertical gate lines (VGL) in a set order. Accordingly, the display driver 220 can simultaneously perform the roles of a data driver and a gate driver. The display device 10 includes the display driver 220 disposed below the non-display area NDA, thereby minimizing the size of the left, right, and upper sides of the non-display area NDA.

회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 신호 및 전원을 표시 구동부(220)에 공급할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 전원 전압을 표시 구동부(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 전원 라인이 회로 보드(230) 상에 마련될 수 있다.The circuit board 230 supports the timing control unit 240 and the power supply unit 250 and may supply signals and power to the display driver 220. For example, the circuit board 230 may supply a signal supplied from the timing control unit 240 and a power voltage supplied from the power supply unit 250 to the display driver 220 in order to display an image in each pixel. For this purpose, a signal transmission line and a power line may be provided on the circuit board 230.

타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템 또는 그래픽 장치로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 표시 구동부(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 표시 구동부(220)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 표시 구동부(220)의 게이트 신호의 공급 타이밍을 제어할 수 있다.The timing control unit 240 is mounted on the circuit board 230 and can receive image data and timing synchronization signals supplied from a display driving system or a graphics device through a user connector provided on the circuit board 230. The timing control unit 240 may generate digital video data by aligning image data to suit the pixel arrangement structure based on the timing synchronization signal, and may supply the generated digital video data to the display driver 220 . The timing control unit 240 may generate a data control signal and a gate control signal based on the timing synchronization signal. The timing control unit 240 may control the supply timing of the data voltage of the display driver 220 based on the data control signal, and may control the supply timing of the gate signal of the display driver 220 based on the gate control signal. there is.

전원 공급부(250)는 회로 보드(230) 상에 배치되어 표시 구동부(220)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 구동 전압 또는 고전위 전압을 생성하여 제1 전압 라인(VDL)에 공급할 수 있고, 저전위 전압을 생성하여 수직 전압 라인(VVSL)에 공급할 수 있으며, 초기화 전압을 생성하여 초기화 전압 라인(VIL)에 공급할 수 있다.The power supply unit 250 may be disposed on the circuit board 230 to supply power voltage to the display driver 220 and the display panel 100. For example, the power supply unit 250 may generate a driving voltage or a high-potential voltage and supply it to the first voltage line (VDL), generate a low-potential voltage and supply it to the vertical voltage line (VVSL), and generate an initialization voltage. Can be generated and supplied to the initialization voltage line (VIL).

도 2는 일 실시예에 따른 표시 장치에서, 수직 게이트 라인 및 수평 게이트 라인의 컨택부를 나타내는 평면도이다.FIG. 2 is a plan view illustrating contact portions of a vertical gate line and a horizontal gate line in a display device according to an exemplary embodiment.

도 2를 참조하면, 표시 영역(DA)은 제1 내지 제3 표시 영역(DA1, DA2, DA3)을 포함할 수 있다.Referring to FIG. 2 , the display area DA may include first to third display areas DA1, DA2, and DA3.

수평 게이트 라인들(HGL) 각각은 수직 게이트 라인들(VGL)과 교차할 수 있다. 수평 게이트 라인(HGL)은 컨택부(MDC) 및 비컨택부(NMC)에서 수직 게이트 라인들(VGL)과 교차할 수 있다. 예를 들어, 하나의 수평 게이트 라인(HGL)은 컨택부(MDC)를 통해 수직 게이트 라인들(VGL) 중 하나의 수직 게이트 라인(VGL)에 접속될 수 있다. 하나의 수평 게이트 라인(HGL)은 비컨택부(NMC)에서 나머지 수직 게이트 라인들(VGL)과 서로 절연될 수 있다.Each of the horizontal gate lines (HGL) may intersect the vertical gate lines (VGL). The horizontal gate line (HGL) may intersect the vertical gate lines (VGL) in the contact portion (MDC) and the non-contact portion (NMC). For example, one horizontal gate line (HGL) may be connected to one vertical gate line (VGL) of the vertical gate lines (VGL) through the contact portion (MDC). One horizontal gate line (HGL) may be insulated from the remaining vertical gate lines (VGL) in the non-contact portion (NMC).

제1 표시 영역(DA1)의 컨택부(MDC)는 제1 표시 영역(DA1)의 좌측 상단에서부터 제1 표시 영역(DA1)의 우측 하단을 잇는 연장선 상에 배치될 수 있다. 제2 표시 영역(DA2)의 컨택부(MDC)는 제2 표시 영역(DA2)의 좌측 상단에서부터 제2 표시 영역(DA2)의 우측 하단을 잇는 연장선 상에 배치될 수 있다. 제3 표시 영역(DA3)의 컨택부(MDC)는 제3 표시 영역(DA3)의 좌측 상단에서부터 제3 표시 영역(DA3)의 우측 하단을 잇는 연장선 상에 배치될 수 있다. 따라서, 컨택부들(MDC)은 제1 내지 제3 표시 영역(DA1, DA2, DA3) 각각에서 제1 방향(X축 방향)과 제2 방향(Y축 방향)의 반대 방향 사이의 대각선 방향을 따라 배열될 수 있다.The contact portion MDC of the first display area DA1 may be arranged on an extension line from the upper left of the first display area DA1 to the lower right of the first display area DA1. The contact portion MDC of the second display area DA2 may be arranged on an extension line from the upper left of the second display area DA2 to the lower right of the second display area DA2. The contact portion MDC of the third display area DA3 may be arranged on an extension line from the upper left of the third display area DA3 to the lower right of the third display area DA3. Accordingly, the contact units MDC are formed along a diagonal direction between the first direction (X-axis direction) and the opposite direction of the second direction (Y-axis direction) in each of the first to third display areas DA1, DA2, and DA3. can be arranged.

표시 장치(10)는 데이터 구동부와 게이트 구동부의 역할을 수행하는 표시 구동부(220)를 포함할 수 있다. 따라서, 데이터 라인(DL)은 비표시 영역(NDA)의 하측에 배치된 표시 구동부(220)로부터 데이터 전압을 수신하고, 수직 게이트 라인(VGL)은 비표시 영역(NDA)의 하측에 배치된 표시 구동부(220)로부터 게이트 신호를 수신함으로써, 표시 장치(10)는 비표시 영역(NDA)의 좌측, 우측, 및 상측의 크기를 최소화할 수 있다.The display device 10 may include a display driver 220 that functions as a data driver and a gate driver. Accordingly, the data line DL receives the data voltage from the display driver 220 disposed below the non-display area NDA, and the vertical gate line VGL receives the data voltage from the display driver 220 disposed below the non-display area NDA. By receiving the gate signal from the driver 220, the display device 10 can minimize the size of the left, right, and top sides of the non-display area NDA.

도 3은 일 실시예에 따른 표시 장치의 화소 및 라인들을 나타내는 도면이다.FIG. 3 is a diagram illustrating pixels and lines of a display device according to an embodiment.

도 3을 참조하면, 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 배열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.Referring to FIG. 3, the pixel SP may include first to third pixels SP1, SP2, and SP3. The pixel circuit of the first pixel (SP1), the pixel circuit of the third pixel (SP3), and the pixel circuit of the second pixel (SP2) may be arranged in a direction opposite to the second direction (Y-axis direction). The order is not limited to this.

제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전압 라인(VDL), 초기화 전압 라인(VIL), 게이트 라인(GL), 및 데이터 라인(DL)에 접속될 수 있다.Each of the first to third pixels SP1, SP2, and SP3 may be connected to a first voltage line (VDL), an initialization voltage line (VIL), a gate line (GL), and a data line (DL).

제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압 또는 고전위 전압을 공급할 수 있다.The first voltage line VDL may extend in the second direction (Y-axis direction). The first voltage line VDL may be disposed on the left side of the pixel circuit of the first to third pixels SP1, SP2, and SP3. The first voltage line VDL may supply a driving voltage or a high potential voltage to each transistor of the first to third pixels SP1, SP2, and SP3.

수평 전압 라인(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 접속될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다.The horizontal voltage line HVDL may extend in a first direction (X-axis direction). The horizontal voltage line HVDL may be disposed above the pixel circuit of the first pixel SP1. The horizontal voltage line (HVDL) may be connected to the first voltage line (VDL). The horizontal voltage line (HVDL) may supply a driving voltage or a high potential voltage to the first voltage line (VDL).

초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)의 우측에 배치될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)과 데이터 라인(DL) 사이에 배치될 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로에 초기화 전압을 공급할 수 있다. 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로로부터 센싱 신호를 수신하여 표시 구동부(220)에 공급할 수 있다.The initialization voltage line VIL may extend in the second direction (Y-axis direction). The initialization voltage line (VIL) may be placed to the right of the auxiliary gate line (BGL). The initialization voltage line (VIL) may be placed between the auxiliary gate line (BGL) and the data line (DL). The initialization voltage line VIL may supply an initialization voltage to each pixel circuit of the first to third pixels SP1, SP2, and SP3. The initialization voltage line VIL may receive a sensing signal from each pixel circuit of the first to third pixels SP1, SP2, and SP3 and supply it to the display driver 220.

게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.The gate line (GL) may include a vertical gate line (VGL), a horizontal gate line (HGL), and an auxiliary gate line (BGL).

수직 게이트 라인들(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)와 수평 게이트 라인(HGL) 사이에 접속될 수 있다. 수직 게이트 라인들(VGL) 각각은 수평 게이트 라인들(HGL)과 교차할 수 있다. 수직 게이트 라인(VGL)은 표시 구동부(220)로부터 수신된 게이트 신호를 수평 게이트 라인(HGL)에 공급할 수 있다.The vertical gate lines (VGL) may extend in the second direction (Y-axis direction). The vertical gate line (VGL) may be connected between the display driver 220 and the horizontal gate line (HGL). Each of the vertical gate lines (VGL) may intersect the horizontal gate lines (HGL). The vertical gate line (VGL) may supply the gate signal received from the display driver 220 to the horizontal gate line (HGL).

예를 들어, 제n-3 수직 게이트 라인(VGLn-3, n은 양의 정수) 및 제n-2 수직 게이트 라인(VGLn-2)은 제j 열(COLj, j는 양의 정수)에 배치된 화소(SP)의 좌측에 배치될 수 있다. 수직 게이트 라인들(VGL)은 제1 전압 라인(VDL)의 좌측에서 나란하게 배치될 수 있다. 제n-1 수직 게이트 라인(VGLn-1) 및 제n 수직 게이트 라인(VGLn)은 제j 열(COLj)에 배치된 화소(SP)에 접속된 데이터 라인(DL) 및 제j+1 열(COLj+1)에 배치된 화소(SP)에 접속된 제1 전압 라인(VDL) 사이에 배치될 수 있다. 제n-1 수직 게이트 라인(VGLn-1)은 컨택부(MDC)를 통해 제n-1 수평 게이트 라인(HGLn-1)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다. 제n 수직 게이트 라인(VGLn)은 컨택부(MDC)를 통해 제n 수평 게이트 라인(HGLn)에 접속될 수 있고, 나머지 수평 게이트 라인들(HGL)과 절연될 수 있다. 제n-1 및 제n 수직 게이트 라인들(VGLn-1, VGLn)은 제j+1 열(COLj+1)에 배치된 화소(SP)에 접속된 제1 전압 라인(VDL)의 좌측에 배치될 수 있다.For example, the n-3rd vertical gate line (VGLn-3, n is a positive integer) and the n-2th vertical gate line (VGLn-2) are placed in the jth column (COLj, j is a positive integer). It can be placed on the left side of the pixel (SP). The vertical gate lines (VGL) may be arranged in parallel on the left side of the first voltage line (VDL). The n-1 vertical gate line (VGLn-1) and the n-th vertical gate line (VGLn) are connected to the data line (DL) and the j+1 column ( It may be disposed between the first voltage line (VDL) connected to the pixel (SP) disposed at (COLj+1). The n-1th vertical gate line (VGLn-1) may be connected to the n-1th horizontal gate line (HGLn-1) through a contact portion (MDC) and may be insulated from the remaining horizontal gate lines (HGL). there is. The n-th vertical gate line (VGLn) may be connected to the n-th horizontal gate line (HGLn) through the contact portion (MDC) and may be insulated from the remaining horizontal gate lines (HGL). The n-1st and nth vertical gate lines (VGLn-1, VGLn) are disposed on the left side of the first voltage line (VDL) connected to the pixel (SP) disposed in the j+1th column (COLj+1). It can be.

수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제1 화소(SP1)의 화소 회로 및 제3 화소(SP3)의 화소 회로 사이에 배치될 수 있다. 수평 게이트 라인(HGL)은 제1 화소(SP1)의 화소 회로의 하측 및 제3 화소(SP3)의 화소 회로의 상측에 배치될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)과 보조 게이트 라인(BGL) 사이에 접속될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.The horizontal gate line HGL may extend in the first direction (X-axis direction). The horizontal gate line HGL may be disposed between the pixel circuit of the first pixel SP1 and the pixel circuit of the third pixel SP3. The horizontal gate line HGL may be disposed below the pixel circuit of the first pixel SP1 and above the pixel circuit of the third pixel SP3. The horizontal gate line (HGL) may be connected between the vertical gate line (VGL) and the auxiliary gate line (BGL). The horizontal gate line (HGL) may supply the gate signal received from the vertical gate line (VGL) to the auxiliary gate line (BGL).

예를 들어, 제n-1 수평 게이트 라인(HGLn-1)은 제k 행(ROWk, k는 양의 정수)에 배치된 제1 화소(SP1)의 화소 회로의 하측에 배치될 수 있다. 제n-1 수평 게이트 라인(HGLn-1)은 컨택부(MDC)를 통해 제n-1 수직 게이트 라인(VGLn-1)에 접속될 수 있고, 나머지 수직 게이트 라인들(VGL)과 절연될 수 있다. 제n 수평 게이트 라인(HGLn)은 제k+1 행(ROWk+1)에 배치된 제1 화소(SP1)의 화소 회로의 하측에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제n 수직 게이트 라인(VGLn)에 접속될 수 있고, 나머지 수직 게이트 라인들(VGL)과 절연될 수 있다.For example, the n-1th horizontal gate line HGLn-1 may be disposed below the pixel circuit of the first pixel SP1 located in the kth row (ROWk, where k is a positive integer). The n-1th horizontal gate line (HGLn-1) may be connected to the n-1th vertical gate line (VGLn-1) through the contact portion (MDC) and may be insulated from the remaining vertical gate lines (VGL). there is. The nth horizontal gate line HGLn may be disposed below the pixel circuit of the first pixel SP1 located in the k+1th row (ROWk+1). The nth horizontal gate line (HGLn) may be connected to the nth vertical gate line (VGLn) through the contact portion (MDC) and may be insulated from the remaining vertical gate lines (VGL).

보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.The auxiliary gate line BGL may extend from the horizontal gate line HGL in a direction opposite to the second direction (Y-axis direction). The auxiliary gate line BGL may be disposed on the right side of the pixel circuit of the first to third pixels SP1, SP2, and SP3. The auxiliary gate line BGL may supply the gate signal received from the horizontal gate line HGL to the pixel circuits of the first to third pixels SP1, SP2, and SP3.

데이터 라인들(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 데이터 라인들(DL)은 화소들(SP)에 데이터 전압을 공급할 수 있다. 데이터 라인들(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.The data lines DL may extend in the second direction (Y-axis direction). The data lines DL may supply data voltage to the pixels SP. The data lines DL may include first to third data lines DL1, DL2, and DL3.

제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 제2 데이터 라인(DL2)의 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 표시 구동부(220)로부터 수신된 데이터 전압을 제1 화소(SP1)의 화소 회로에 공급할 수 있다.The first data line DL1 may extend in the second direction (Y-axis direction). The first data line DL1 may be placed to the right of the second data line DL2. The first data line DL1 may supply the data voltage received from the display driver 220 to the pixel circuit of the first pixel SP1.

제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 초기화 전압 라인(VIL)의 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 표시 구동부(220)로부터 수신된 데이터 전압을 제2 화소(SP2)의 화소 회로에 공급할 수 있다.The second data line DL2 may extend in the second direction (Y-axis direction). The second data line DL2 may be disposed to the right of the initialization voltage line VIL. The second data line DL2 may supply the data voltage received from the display driver 220 to the pixel circuit of the second pixel SP2.

제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제1 데이터 라인(DL1)의 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 표시 구동부(220)로부터 수신된 데이터 전압을 제3 화소(SP3)의 화소 회로에 공급할 수 있다.The third data line DL3 may extend in the second direction (Y-axis direction). The third data line DL3 may be placed to the right of the first data line DL1. The third data line DL3 may supply the data voltage received from the display driver 220 to the pixel circuit of the third pixel SP3.

수직 전압 라인(VVSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)와 제2 전압 라인(VSL) 사이에 접속될 수 있다. 수직 전압 라인(VVSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 제2 전압 라인(VSL)에 공급할 수 있다.The vertical voltage line VVSL may extend in the second direction (Y-axis direction). The vertical voltage line (VVSL) may be placed to the right of the third data line (DL3). The vertical voltage line (VVSL) may be connected between the power supply unit 250 and the second voltage line (VSL). The vertical voltage line (VVSL) may supply the low potential voltage supplied from the power supply unit 250 to the second voltage line (VSL).

제2 전압 라인(VSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전압 라인(VSL)은 제2 화소(SP)의 화소 회로의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3)의 발광 소자층에 공급할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)의 발광 소자층은 도 9 내지 도 15에서 자세히 설명한다.The second voltage line VSL may extend in the first direction (X-axis direction). The second voltage line VSL may be disposed below the pixel circuit of the second pixel SP. The second voltage line VSL may supply the low potential voltage received from the vertical voltage line VVSL to the light emitting device layers of the first to third pixels SP1, SP2, and SP3. The light emitting device layers of the first to third pixels SP1, SP2, and SP3 will be described in detail in FIGS. 9 to 15.

도 4는 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.Figure 4 is a circuit diagram showing a pixel of a display device according to an embodiment.

도 4를 참조하면, 화소들(SP) 각각은 제1 전압 라인(VDL), 데이터 라인(DL), 초기화 전압 라인(VIL), 게이트 라인(GL), 및 제2 전압 라인(VSL)에 접속될 수 있다.Referring to FIG. 4, each of the pixels SP is connected to a first voltage line (VDL), a data line (DL), an initialization voltage line (VIL), a gate line (GL), and a second voltage line (VSL). It can be.

제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 내지 제3 트랜지스터(ST1, ST2, ST3), 제1 커패시터(C1), 및 복수의 발광 소자(ED)를 포함할 수 있다.Each of the first to third pixels (SP1, SP2, SP3) may include a first to third transistor (ST1, ST2, ST3), a first capacitor (C1), and a plurality of light emitting devices (ED).

제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제1 전압 라인(VDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압을 기초로 드레인-소스 간 전류(또는, 구동 전류)를 제어할 수 있다.The first transistor ST1 may include a gate electrode, a drain electrode, and a source electrode. The gate electrode of the first transistor ST1 may be connected to the first node N1, the drain electrode may be connected to the first voltage line VDL, and the source electrode may be connected to the second node N2. The first transistor ST1 may control the drain-source current (or driving current) based on the data voltage applied to the gate electrode.

발광 소자들(ED)은 제1 및 제2 발광 소자(ED1, ED2)를 포함할 수 있다. 제1 및 제2 발광 소자(ED1, ED2)는 직렬로 연결될 수 있다. 제1 및 제2 발광 소자(ED1, ED2)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있으나, 이에 한정되지 않는다.The light emitting elements ED may include first and second light emitting elements ED1 and ED2. The first and second light emitting elements ED1 and ED2 may be connected in series. The first and second light emitting elements ED1 and ED2 may receive driving current and emit light. The amount of light or luminance of the light emitting device ED may be proportional to the size of the driving current. The light emitting device (ED) may be an inorganic light emitting device containing an inorganic semiconductor, but is not limited thereto.

제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)에 접속되고 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)에 접속될 수 있다. 제1 발광 소자(ED1)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제3 트랜지스터(ST3)의 드레인 전극, 및 제1 커패시터(C1)의 제2 커패시터 전극에 접속될 수 있다. 제1 발광 소자(ED1)의 제2 전극은 제3 노드(N3)를 통해 제2 발광 소자(ED2)의 제1 전극에 접속될 수 있다.The first electrode of the first light-emitting device ED1 may be connected to the second node N2, and the second electrode of the first light-emitting device ED1 may be connected to the third node N3. The first electrode of the first light emitting device ED1 is connected to the source electrode of the first transistor ST1, the drain electrode of the third transistor ST3, and the second electrode of the first capacitor C1 through the second node N2. It can be connected to a capacitor electrode. The second electrode of the first light-emitting device ED1 may be connected to the first electrode of the second light-emitting device ED2 through the third node N3.

제2 발광 소자(ED2)의 제1 전극은 제3 노드(N3)에 접속되고 제2 발광 소자(ED2)의 제2 전극은 제2 전압 라인(VSL)에 접속될 수 있다. 제2 발광 소자(ED2)의 제2 전극은 제2 전압 라인(VSL)으로부터 저전위 전압을 수신할 수 있다.The first electrode of the second light-emitting device ED2 may be connected to the third node N3, and the second electrode of the second light-emitting device ED2 may be connected to the second voltage line VSL. The second electrode of the second light emitting device ED2 may receive a low potential voltage from the second voltage line VSL.

제2 트랜지스터(ST2)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 전기적으로 연결할 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 게이트 라인(GL)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다.The second transistor ST2 is turned on by the gate signal of the gate line GL to electrically connect the data line DL and the first node N1, which is the gate electrode of the first transistor ST1. The second transistor ST2 is turned on based on the gate signal, thereby supplying the data voltage to the first node N1. The gate electrode of the second transistor ST2 may be connected to the gate line GL, the drain electrode may be connected to the data line DL, and the source electrode may be connected to the first node N1. The source electrode of the second transistor ST2 may be connected to the gate electrode of the first transistor ST1 and the first capacitor electrode of the first capacitor C1 through the first node N1.

제3 트랜지스터(ST3)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 센싱 신호를 초기화 전압 라인(VIL)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 게이트 라인(GL)에 접속되고, 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 초기화 전압 라인(VIL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제1 커패시터(C1)의 제2 커패시터 전극, 및 제1 발광 소자(ED1)의 제1 전극에 접속될 수 있다.The third transistor (ST3) is turned on by the gate signal of the gate line (GL) and can electrically connect the initialization voltage line (VIL) and the second node (N2), which is the source electrode of the first transistor (ST1). . The third transistor ST3 is turned on based on the gate signal, thereby supplying an initialization voltage to the second node N2. The third transistor ST3 is turned on based on the gate signal, thereby supplying the sensing signal to the initialization voltage line VIL. The gate electrode of the third transistor ST3 may be connected to the gate line GL, the drain electrode may be connected to the second node N2, and the source electrode may be connected to the initialization voltage line VIL. The drain electrode of the third transistor (ST3) is connected to the source electrode of the first transistor (ST1), the second capacitor electrode of the first capacitor (C1), and the second capacitor electrode of the first light emitting device (ED1) through the second node (N2). 1 Can be connected to the electrode.

도 5 및 도 6은 일 실시예에 따른 표시 장치에서, 표시 영역의 일부를 나타내는 평면도이다. 도 5 및 도 6은 동일한 도면의 참조 부호를 나누어 도시한 것이다. 도 7은 도 5 및 도 6의 선 I-I'을 따라 자른 단면도이고, 도 8은 도 5 및 도 6의 선 II-II'을 따라 자른 단면도이다. 5 and 6 are plan views showing a portion of the display area in a display device according to an exemplary embodiment. Figures 5 and 6 show the same drawings divided by reference numerals. FIG. 7 is a cross-sectional view taken along line II-I' of FIGS. 5 and 6, and FIG. 8 is a cross-sectional view taken along line II-II' of FIGS. 5 and 6.

도 5 내지 도 8을 참조하면, 표시 영역(DA)은 화소(SP), 제1 전압 라인(VDL), 수평 전압 라인(HVDL), 초기화 전압 라인(VIL), 제n-1 수직 게이트 라인(VGLn-1), 제n 수직 게이트 라인(VGLn), 제n 수평 게이트 라인(HGLn), 보조 게이트 라인(BGL), 데이터 라인(DL), 수직 전압 라인(VVSL), 및 제2 전압 라인(VSL)을 포함할 수 있다.5 to 8, the display area DA includes a pixel SP, a first voltage line VDL, a horizontal voltage line HVDL, an initialization voltage line VIL, and an n-1 vertical gate line ( VGLn-1), n-th vertical gate line (VGLn), n-th horizontal gate line (HGLn), auxiliary gate line (BGL), data line (DL), vertical voltage line (VVSL), and second voltage line (VSL) ) may include.

화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 화소(SP1)의 화소 회로, 제3 화소(SP3)의 화소 회로, 및 제2 화소(SP2)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 나열될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 화소 회로는 화소 영역에 배치될 수 있다.The pixel SP may include first to third pixels SP1, SP2, and SP3. The pixel circuit of the first pixel SP1, the pixel circuit of the third pixel SP3, and the pixel circuit of the second pixel SP2 may be arranged in a direction opposite to the second direction (Y-axis direction). Each pixel circuit of the first to third pixels SP1, SP2, and SP3 may be disposed in a pixel area.

제1 전압 라인(VDL)은 기판(SUB) 상의 제1 금속층(MTL1)에 배치될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)의 화소 회로의 좌측에 배치될 수 있다. 제2 금속층(MTL2)의 제5 연결 전극(CE5)은 제1 컨택홀(CNT1)을 통해 제1 전압 라인(VDL) 및 제1 화소(SP1)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 제2 금속층(MTL2)의 제11 연결 전극(CE11)은 제9 컨택홀(CNT9)을 통해 제1 전압 라인(VDL) 및 제2 화소(SP2)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 제2 금속층(MTL2)의 제16 연결 전극(CE16)은 제16 컨택홀(CNT16)을 통해 제1 전압 라인(VDL) 및 제3 화소(SP3)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 따라서, 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)에 구동 전압 또는 고전위 전압을 공급할 수 있다.The first voltage line VDL may be disposed on the first metal layer MTL1 on the substrate SUB. The first voltage line VDL may be disposed on the left side of the pixel circuit of the first to third pixels SP1, SP2, and SP3. The fifth connection electrode (CE5) of the second metal layer (MTL2) connects the first voltage line (VDL) and the drain electrode (DE1) of the first transistor (ST1) of the first pixel (SP1) through the first contact hole (CNT1). ) can be electrically connected. The eleventh connection electrode (CE11) of the second metal layer (MTL2) connects the first voltage line (VDL) and the drain electrode (DE1) of the first transistor (ST1) of the second pixel (SP2) through the ninth contact hole (CNT9). ) can be electrically connected. The 16th connection electrode (CE16) of the second metal layer (MTL2) connects the first voltage line (VDL) and the drain electrode (DE1) of the first transistor (ST1) of the third pixel (SP3) through the 16th contact hole (CNT16). ) can be electrically connected. Accordingly, the first voltage line VDL may supply a driving voltage or a high potential voltage to the first to third pixels SP1, SP2, and SP3.

수평 전압 라인(HVDL)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 금속층(MTL2)은 액티브층(ACTL)을 덮는 게이트 절연막(GI) 상에 배치될 수 있다. 수평 전압 라인(HVDL)은 제1 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 전압 라인(HVDL)은 제24 컨택홀(CNT24)을 통해 제1 전압 라인(VDL)에 접속되어 구동 전압 또는 고전위 전압을 공급할 수 있다. 수평 전압 라인(HVDL)은 제1 정렬 라인에 제1 정렬 신호를 공급할 수 있다. 여기에서, 제1 정렬 라인은 제2 금속층(MTL2) 상의 제3 금속층에 배치될 수 있고, 복수의 제26 컨택홀(CNT26)은 비아층(VIA) 및 보호층(PV)을 관통하여 형성될 수 있다. 제1 정렬 라인 및 제3 금속층은 도 9 내지 도 15에서 자세히 설명한다. 보호층(PV)은 제2 금속층(MTL2) 및 게이트 절연막(GI) 상에 배치될 수 있고, 비아층(VIA)은 보호층(PV) 상에 배치될 수 있다.The horizontal voltage line (HVDL) may be disposed on the second metal layer (MTL2). The second metal layer MTL2 may be disposed on the gate insulating layer GI covering the active layer ACTL. The horizontal voltage line HVDL may be disposed above the pixel circuit of the first pixel SP1. The horizontal voltage line (HVDL) may be connected to the first voltage line (VDL) through the 24th contact hole (CNT24) to supply a driving voltage or a high potential voltage. The horizontal voltage line (HVDL) may supply a first alignment signal to the first alignment line. Here, the first alignment line may be disposed on the third metal layer on the second metal layer (MTL2), and the plurality of twenty-sixth contact holes (CNT26) may be formed through the via layer (VIA) and the protective layer (PV). You can. The first alignment line and the third metal layer are described in detail in FIGS. 9 to 15. The protective layer PV may be disposed on the second metal layer MTL2 and the gate insulating layer GI, and the via layer VIA may be disposed on the protective layer PV.

초기화 전압 라인(VIL)은 제1 금속층(MTL1)에 배치될 수 있다. 초기화 전압 라인(VIL)은 보조 게이트 라인(BGL)의 우측에 배치될 수 있다. 제2 금속층(MTL2)의 제3 연결 전극(CE3)은 제5 컨택홀(CNT5)을 통해 초기화 전압 라인(VIL)을 제1 화소(SP1)의 제3 트랜지스터(ST3)의 소스 전극(SE3)에 전기적으로 연결할 수 있다. 제2 금속층(MTL2)의 제9 연결 전극(CE9)은 제13 컨택홀(CNT13)을 통해 초기화 전압 라인(VIL)을 제2 화소(SP2)의 제3 트랜지스터(ST3)의 소스 전극(SE3)에 전기적으로 연결할 수 있다. 제9 연결 전극(CE9)은 제13 컨택홀(CNT13)을 통해 초기화 전압 라인(VIL)을 제3 화소(SP3)의 제3 트랜지스터(ST3)의 소스 전극(SE3)에 전기적으로 연결할 수 있다. 제2 화소(SP2)의 제3 트랜지스터(ST3)의 소스 전극(SE3) 및 제3 화소(SP3)의 제3 트랜지스터(ST3)의 소스 전극(SE3)은 일체로 형성될 수 있으나, 이에 한정되지 않는다. 따라서, 초기화 전압 라인(VIL)은 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제3 트랜지스터(ST3)에 초기화 전압을 공급할 수 있고, 제3 트랜지스터(ST3)로부터 센싱 신호를 수신할 수 있다.The initialization voltage line (VIL) may be disposed on the first metal layer (MTL1). The initialization voltage line (VIL) may be placed to the right of the auxiliary gate line (BGL). The third connection electrode (CE3) of the second metal layer (MTL2) connects the initialization voltage line (VIL) to the source electrode (SE3) of the third transistor (ST3) of the first pixel (SP1) through the fifth contact hole (CNT5). can be electrically connected to. The ninth connection electrode (CE9) of the second metal layer (MTL2) connects the initialization voltage line (VIL) to the source electrode (SE3) of the third transistor (ST3) of the second pixel (SP2) through the thirteenth contact hole (CNT13). can be electrically connected to. The ninth connection electrode CE9 may electrically connect the initialization voltage line VIL to the source electrode SE3 of the third transistor ST3 of the third pixel SP3 through the thirteenth contact hole CNT13. The source electrode SE3 of the third transistor ST3 of the second pixel SP2 and the source electrode SE3 of the third transistor ST3 of the third pixel SP3 may be formed integrally, but are not limited to this. No. Accordingly, the initialization voltage line (VIL) can supply an initialization voltage to the third transistor (ST3) of each of the first to third pixels (SP1, SP2, and SP3) and receive a sensing signal from the third transistor (ST3). You can.

복수의 수직 게이트 라인(VGL)은 제1 금속층(MTL1)에 배치될 수 있다. 제n-1 및 제n 수직 게이트 라인(VGLn-1, VGLn)은 제1 전압 라인(VDL)의 좌측에 배치될 수 있다. 제n 수직 게이트 라인(VGLn)은 컨택부(MDC)를 통해 제2 금속층(MTL2)의 제n 수평 게이트 라인(HGLn)에 접속될 수 있다. 제n 수직 게이트 라인(VGLn)은 제n 수평 게이트 라인(HGLn)에 게이트 신호를 공급할 수 있다.A plurality of vertical gate lines (VGL) may be disposed on the first metal layer (MTL1). The n-1th and nth vertical gate lines (VGLn-1, VGLn) may be disposed on the left side of the first voltage line (VDL). The n-th vertical gate line (VGLn) may be connected to the n-th horizontal gate line (HGLn) of the second metal layer (MTL2) through the contact portion (MDC). The nth vertical gate line (VGLn) may supply a gate signal to the nth horizontal gate line (HGLn).

제n 수평 게이트 라인(HGLn)은 제2 금속층(MTL2)에 배치될 수 있다. 제n 수평 게이트 라인(HGLn)은 제1 화소(SP1)의 화소 회로 및 제3 화소(SP3)의 화소 회로 사이에 배치될 수 있다. 제1 화소(SP1)의 화소 회로 및 제3 화소(SP3)의 화소 회로는 제n 수평 게이트 라인(HGLn)의 두께만큼 이격될 수 있다. 제n 수평 게이트 라인(HGLn)은 컨택부(MDC)를 통해 제1 금속층(MTL1)에 배치된 제n 수직 게이트 라인(VGLn)에 접속될 수 있다. 제n 수평 게이트 라인(HGLn)은 제n 수직 게이트 라인(VGLn)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.The n-th horizontal gate line (HGLn) may be disposed on the second metal layer (MTL2). The n-th horizontal gate line HGLn may be disposed between the pixel circuit of the first pixel SP1 and the pixel circuit of the third pixel SP3. The pixel circuit of the first pixel SP1 and the pixel circuit of the third pixel SP3 may be spaced apart by the thickness of the nth horizontal gate line HGLn. The nth horizontal gate line (HGLn) may be connected to the nth vertical gate line (VGLn) disposed on the first metal layer (MTL1) through the contact portion (MDC). The nth horizontal gate line (HGLn) may supply the gate signal received from the nth vertical gate line (VGLn) to the auxiliary gate line (BGL).

보조 게이트 라인(BGL)은 제2 금속층(MTL2)에 배치될 수 있다. 보조 게이트 라인(BGL)의 제1 부분은 제n 수평 게이트 라인(HGLn)으로부터 제2 방향(Y축 방향)으로 돌출될 수 있고, 보조 게이트 라인(BGL)의 제2 부분은 제n 수평 게이트 라인(HGLn)으로부터 제2 방향(Y축 방향)의 반대 방향으로 돌출될 수 있다. 보조 게이트 라인(BGL)은 제n 수평 게이트 라인(HGLn)과 일체로 형성될 수 있으나, 이에 한정되지 않는다. 보조 게이트 라인(BGL)의 제1 부분은 제1 화소(SP1)의 화소 회로의 우측에 배치될 수 있고, 보조 게이트 라인(BGL)의 제2 부분은 제2 및 제3 화소(SP2, SP3)의 화소 회로의 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 제n 수평 게이트 라인(HGLn)으로부터 수신된 게이트 신호를 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제2 및 제3 트랜지스터(ST2, ST3)에 공급할 수 있다.The auxiliary gate line BGL may be disposed on the second metal layer MTL2. The first portion of the auxiliary gate line (BGL) may protrude from the n-th horizontal gate line (HGLn) in a second direction (Y-axis direction), and the second portion of the auxiliary gate line (BGL) may protrude from the n-th horizontal gate line (HGLn). It may protrude from (HGLn) in a direction opposite to the second direction (Y-axis direction). The auxiliary gate line (BGL) may be formed integrally with the n-th horizontal gate line (HGLn), but is not limited to this. The first portion of the auxiliary gate line (BGL) may be disposed on the right side of the pixel circuit of the first pixel (SP1), and the second portion of the auxiliary gate line (BGL) may be disposed on the right side of the pixel circuit of the second and third pixels (SP2 and SP3). It can be placed on the right side of the pixel circuit. The auxiliary gate line (BGL) may supply the gate signal received from the n-th horizontal gate line (HGLn) to the second and third transistors (ST2, ST3) of each of the first to third pixels (SP1, SP2, and SP3). there is.

제1 데이터 라인(DL1)은 제1 금속층(MTL1)에 배치될 수 있다. 제1 데이터 라인(DL1)은 제2 데이터 라인(DL2)의 우측에 배치될 수 있다. 제2 금속층(MTL2)의 제2 연결 전극(CE2)은 제4 컨택홀(CNT4)을 통해 제1 데이터 라인(DL1)을 제1 화소(SP1)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 전기적으로 연결할 수 있다. 제1 데이터 라인(DL1)은 제1 화소(SP1)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.The first data line DL1 may be disposed on the first metal layer MTL1. The first data line DL1 may be placed to the right of the second data line DL2. The second connection electrode CE2 of the second metal layer MTL2 connects the first data line DL1 through the fourth contact hole CNT4 to the drain electrode DE2 of the second transistor ST2 of the first pixel SP1. ) can be electrically connected to. The first data line DL1 may supply a data voltage to the second transistor ST2 of the first pixel SP1.

제2 데이터 라인(DL2)은 제1 금속층(MTL1)에 배치될 수 있다. 제2 데이터 라인(DL2)은 초기화 전압 라인(VIL)의 우측에 배치될 수 있다. 제2 금속층(MTL2)의 제8 연결 전극(CE8)은 제12 컨택홀(CNT12)을 통해 제2 데이터 라인(DL2)을 제2 화소(SP2)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 전기적으로 연결할 수 있다. 제2 데이터 라인(DL2)은 제2 화소(SP2)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.The second data line DL2 may be disposed on the first metal layer MTL1. The second data line DL2 may be disposed to the right of the initialization voltage line VIL. The eighth connection electrode CE8 of the second metal layer MTL2 connects the second data line DL2 through the twelfth contact hole CNT12 to the drain electrode DE2 of the second transistor ST2 of the second pixel SP2. ) can be electrically connected to. The second data line DL2 may supply a data voltage to the second transistor ST2 of the second pixel SP2.

제3 데이터 라인(DL3)은 제1 금속층(MTL1)에 배치될 수 있다. 제3 데이터 라인(DL3)은 제1 데이터 라인(DL1)의 우측에 배치될 수 있다. 제2 금속층(MTL2)의 제14 연결 전극(CE14)은 제19 컨택홀(CNT19)을 통해 제3 데이터 라인(DL3)을 제3 화소(SP3)의 제2 트랜지스터(ST2)의 드레인 전극(DE2)에 전기적으로 연결할 수 있다. 제3 데이터 라인(DL3)은 제3 화소(SP3)의 제2 트랜지스터(ST2)에 데이터 전압을 공급할 수 있다.The third data line DL3 may be disposed on the first metal layer MTL1. The third data line DL3 may be placed to the right of the first data line DL1. The fourteenth connection electrode CE14 of the second metal layer MTL2 connects the third data line DL3 through the nineteenth contact hole CNT19 to the drain electrode DE2 of the second transistor ST2 of the third pixel SP3. ) can be electrically connected to. The third data line DL3 may supply a data voltage to the second transistor ST2 of the third pixel SP3.

수직 전압 라인(VVSL)은 제1 금속층(MTL1)에 배치될 수 있다. 수직 전압 라인(VVSL)은 제3 데이터 라인(DL3)의 우측에 배치될 수 있다. 수직 전압 라인(VVSL)은 제25 컨택홀(CNT25)을 통해 제2 금속층(MTL2)의 제2 전압 라인(VSL)에 접속될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 저전위 전압을 공급할 수 있다.The vertical voltage line VVSL may be disposed on the first metal layer MTL1. The vertical voltage line VVSL may be placed to the right of the third data line DL3. The vertical voltage line VVSL may be connected to the second voltage line VSL of the second metal layer MTL2 through the twenty-fifth contact hole CNT25. The vertical voltage line (VVSL) may supply a low potential voltage to the second voltage line (VSL).

제2 전압 라인(VSL)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 전압 라인(VSL)은 제2 화소(SP2)의 화소 회로의 하측에 배치될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)으로부터 수신된 저전위 전압을 제1 내지 제3 화소(SP1, SP2, SP3) 각각에 공급할 수 있다. 예를 들어, 제2 전압 라인(VSL)은 제31 컨택홀(CNT31)을 통해 제1 화소(SP1)의 컨택 전극에 접속될 수 있다. 제2 전압 라인(VSL)은 제33 컨택홀(CNT33)을 통해 제2 화소(SP2)의 컨택 전극에 접속될 수 있다. 제2 전압 라인(VSL)은 제35 컨택홀(CNT35)을 통해 제3 화소(SP3)의 컨택 전극에 접속될 수 있다. 여기에서, 컨택 전극은 제3 금속층 상의 제4 금속층에 배치될 수 있다. 제4 금속층은 도 9 내지 도 15에서 자세히 설명한다.The second voltage line (VSL) may be disposed on the second metal layer (MTL2). The second voltage line VSL may be disposed below the pixel circuit of the second pixel SP2. The second voltage line VSL may supply the low potential voltage received from the vertical voltage line VVSL to each of the first to third pixels SP1, SP2, and SP3. For example, the second voltage line VSL may be connected to the contact electrode of the first pixel SP1 through the 31st contact hole CNT31. The second voltage line (VSL) may be connected to the contact electrode of the second pixel (SP2) through the 33rd contact hole (CNT33). The second voltage line VSL may be connected to the contact electrode of the third pixel SP3 through the 35th contact hole CNT35. Here, the contact electrode may be disposed on the fourth metal layer on the third metal layer. The fourth metal layer is described in detail in FIGS. 9 to 15.

제2 전압 라인(VSL)은 제3 금속층의 제2 정렬 라인에 제2 정렬 신호를 공급할 수 있다. 예를 들어, 제2 전압 라인(VSL)은 제27 컨택홀(CNT27)을 통해 제1 화소(SP1)의 제2 정렬 라인에 접속될 수 있다. 제2 전압 라인(VSL)은 제28 컨택홀(CNT28)을 통해 제2 화소(SP2)의 제2 정렬 라인에 접속될 수 있다. 제2 전압 라인(VSL)은 제29 컨택홀(CNT29)을 통해 제3 화소(SP3)의 제2 정렬 라인에 접속될 수 있다. 여기에서, 제2 정렬 라인은 제3 금속층에 배치될 수 있고, 제27 내지 제29 컨택홀(CNT27, CNT28, CNT29)은 비아층(VIA) 및 보호층(PV)을 관통하여 형성될 수 있다. 제2 정렬 라인은 도 9 내지 도 15에서 자세히 설명한다.The second voltage line VSL may supply a second alignment signal to the second alignment line of the third metal layer. For example, the second voltage line VSL may be connected to the second alignment line of the first pixel SP1 through the 27th contact hole CNT27. The second voltage line VSL may be connected to the second alignment line of the second pixel SP2 through the 28th contact hole CNT28. The second voltage line VSL may be connected to the second alignment line of the third pixel SP3 through the 29th contact hole CNT29. Here, the second alignment line may be disposed on the third metal layer, and the 27th to 29th contact holes (CNT27, CNT28, CNT29) may be formed through the via layer (VIA) and the protective layer (PV). . The second alignment line is explained in detail in FIGS. 9 to 15.

제1 화소(SP1)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 및 제1 커패시터(C1)를 포함할 수 있다. 제1 화소(SP1)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 액티브층(ACTL)은 제1 금속층(MTL1)을 덮는 버퍼층(BF) 상에 배치될 수 있다.The pixel circuit of the first pixel SP1 may include first to third transistors ST1, ST2, and ST3 and a first capacitor C1. The first transistor ST1 of the first pixel SP1 may include an active area ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1. The active area ACT1 of the first transistor ST1 may be disposed in the active layer ACTL and may overlap the gate electrode GE1 of the first transistor ST1 in the thickness direction (Z-axis direction). The active layer (ACTL) may be disposed on the buffer layer (BF) covering the first metal layer (MTL1).

제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(MTL2)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제1 연결 전극(CE1)과 일체로 형성될 수 있다. 제1 연결 전극(CE1)은 제3 컨택홀(CNT3)을 통해 액티브층(ACTL)에 배치된 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)에 접속될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 제2 트랜지스터(ST2)의 소스 전극(SE2)과 일체로 형성될 수 있으나, 이에 한정되지 않는다.The gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer MTL2. The gate electrode GE1 of the first transistor ST1 may be formed integrally with the first connection electrode CE1. The first connection electrode CE1 may be connected to the first capacitor electrode CPE1 of the first capacitor C1 disposed in the active layer ACTL through the third contact hole CNT3. The first capacitor electrode CPE1 of the first capacitor C1 may be made into a conductor by heat treating the active layer ACTL. The first capacitor electrode CPE1 of the first capacitor C1 may be formed integrally with the source electrode SE2 of the second transistor ST2, but is not limited to this.

제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 드레인 전극(DE1) 및 소스 전극(SE1)은 N형 반도체로 도체화될 수 있으나, 이에 한정되지 않는다. 제5 연결 전극(CE5)은 제1 컨택홀(CNT1)을 통해 제1 전압 라인(VDL) 및 제1 화소(SP1)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압 또는 고전위 전압을 수신할 수 있다.The drain electrode DE1 and the source electrode SE1 of the first transistor ST1 may be made into conductors by heat treating the active layer ACTL. The drain electrode (DE1) and the source electrode (SE1) may be made of an N-type semiconductor as a conductor, but are not limited to this. The fifth connection electrode CE5 may electrically connect the first voltage line VDL and the drain electrode DE1 of the first transistor ST1 of the first pixel SP1 through the first contact hole CNT1. . The drain electrode DE1 of the first transistor ST1 may receive a driving voltage or a high potential voltage from the first voltage line VDL.

제2 금속층(MTL2)의 제4 연결 전극(CE4)은 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1), 제3 트랜지스터(ST3)의 드레인 전극(DE3), 및 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)을 전기적으로 연결할 수 있다. 제1 커패시터(C1)는 액티브층(ACTL)의 제1 커패시터 전극(CPE1) 및 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2) 사이에 형성될 수 있다.The fourth connection electrode (CE4) of the second metal layer (MTL2) connects the source electrode (SE1) of the first transistor (ST1), the drain electrode (DE3) of the third transistor (ST3), and the source electrode (SE1) of the first transistor (ST1) through the second contact hole (CNT2). and the second capacitor electrode (CPE2) of the first metal layer (MTL1) may be electrically connected. The first capacitor C1 may be formed between the first capacitor electrode CPE1 of the active layer ACTL and the second capacitor electrode CPE2 of the first metal layer MTL1.

제2 금속층(MTL2)의 제6 연결 전극(CE6)은 제6 컨택홀(CNT6)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제6 연결 전극(CE6)은 제7 컨택홀(CNT7)을 통해 제3 금속층의 제1 전극에 접속될 수 있고, 제8 컨택홀(CNT8)을 통해 제3 금속층의 제5 전극에 접속될 수 있다. 제3 금속층의 제1 전극 및 제5 전극은 도 9 내지 도 15에서 자세히 설명한다.The sixth connection electrode CE6 of the second metal layer MTL2 may be connected to the second capacitor electrode CPE2 through the sixth contact hole CNT6. The sixth connection electrode CE6 may be connected to the first electrode of the third metal layer through the seventh contact hole CNT7, and may be connected to the fifth electrode of the third metal layer through the eighth contact hole CNT8. there is. The first electrode and the fifth electrode of the third metal layer are explained in detail in FIGS. 9 to 15.

제1 화소(SP1)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The second transistor ST2 of the first pixel SP1 may include an active area ACT2, a gate electrode GE2, a drain electrode DE2, and a source electrode SE2. The active area ACT2 of the second transistor ST2 may be disposed on the active layer ACTL and may overlap the gate electrode GE2 of the second transistor ST2 in the thickness direction (Z-axis direction).

제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.The gate electrode GE2 of the second transistor ST2 may be disposed on the second metal layer MTL2. The gate electrode GE2 of the second transistor ST2 may be a part of the auxiliary gate line BGL.

제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제2 연결 전극(CE2)은 제4 컨택홀(CNT4)을 통해 제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 제1 데이터 라인(DL1)을 전기적으로 연결할 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제1 데이터 라인(DL1)으로부터 제1 화소(SP1)의 데이터 전압을 수신할 수 있다.The drain electrode DE2 and the source electrode SE2 of the second transistor ST2 may be made into conductors by heat treating the active layer ACTL. The second connection electrode CE2 may electrically connect the drain electrode DE2 of the second transistor ST2 and the first data line DL1 through the fourth contact hole CNT4. The drain electrode DE2 of the second transistor ST2 may receive the data voltage of the first pixel SP1 from the first data line DL1.

제2 트랜지스터(ST2)의 소스 전극(SE2)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)과 일체로 형성될 수 있다. 제2 트랜지스터(ST2)의 소스 전극(SE2)은 제1 커패시터 전극(CPE1) 및 제1 연결 전극(CE1)을 통해 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 전기적으로 연결될 수 있다.The source electrode SE2 of the second transistor ST2 may be formed integrally with the first capacitor electrode CPE1 of the first capacitor C1. The source electrode SE2 of the second transistor ST2 may be electrically connected to the gate electrode GE1 of the first transistor ST1 through the first capacitor electrode CPE1 and the first connection electrode CE1.

제1 화소(SP1)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The third transistor ST3 of the first pixel SP1 may include an active area ACT3, a gate electrode GE3, a drain electrode DE3, and a source electrode SE3. The active area ACT3 of the third transistor ST3 may be disposed on the active layer ACTL and may overlap the gate electrode GE3 of the third transistor ST3 in the thickness direction (Z-axis direction).

제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(MTL2)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.The gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer MTL2. The gate electrode GE3 of the third transistor ST3 may be a part of the auxiliary gate line BGL.

제3 트랜지스터(ST3)의 드레인 전극(DE3) 및 소스 전극(SE3)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제4 연결 전극(CE4)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1) 및 제2 커패시터 전극(CPE2)에 전기적으로 연결될 수 있다.The drain electrode DE3 and the source electrode SE3 of the third transistor ST3 may be made into conductors by heat treating the active layer ACTL. The drain electrode DE3 of the third transistor ST3 may be electrically connected to the source electrode SE1 and the second capacitor electrode CPE2 of the first transistor ST1 through the fourth connection electrode CE4.

제3 트랜지스터(ST3)의 소스 전극(SE3)은 제5 컨택홀(CNT5)을 통해 제2 금속층(MTL2)의 제3 연결 전극(CE3)에 접속될 수 있다. 제3 연결 전극(CE3)은 제3 트랜지스터(ST3)의 소스 전극(SE3)을 초기화 전압 라인(VIL)에 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(SE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(SE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.The source electrode SE3 of the third transistor ST3 may be connected to the third connection electrode CE3 of the second metal layer MTL2 through the fifth contact hole CNT5. The third connection electrode CE3 may electrically connect the source electrode SE3 of the third transistor ST3 to the initialization voltage line VIL. The source electrode SE3 of the third transistor ST3 may receive an initialization voltage from the initialization voltage line VIL. The source electrode SE3 of the third transistor ST3 may supply a sensing signal to the initialization voltage line VIL.

제2 화소(SP2)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 및 제1 커패시터(C1)를 포함할 수 있다. 제2 화소(SP2)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The pixel circuit of the second pixel SP2 may include first to third transistors ST1, ST2, and ST3 and a first capacitor C1. The first transistor ST1 of the second pixel SP2 may include an active area ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1. The active area ACT1 of the first transistor ST1 may be disposed in the active layer ACTL and may overlap the gate electrode GE1 of the first transistor ST1 in the thickness direction (Z-axis direction).

제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(MTL2)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제7 연결 전극(CE7)과 일체로 형성될 수 있다. 제7 연결 전극(CE7)은 제11 컨택홀(CNT11)을 통해 액티브층(ACTL)에 배치된 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)에 접속될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 제2 트랜지스터(ST2)의 소스 전극(SE2)과 일체로 형성될 수 있으나, 이에 한정되지 않는다.The gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer MTL2. The gate electrode GE1 of the first transistor ST1 may be formed integrally with the seventh connection electrode CE7. The seventh connection electrode CE7 may be connected to the first capacitor electrode CPE1 of the first capacitor C1 disposed in the active layer ACTL through the eleventh contact hole CNT11. The first capacitor electrode CPE1 of the first capacitor C1 may be made into a conductor by heat treating the active layer ACTL. The first capacitor electrode CPE1 of the first capacitor C1 may be formed integrally with the source electrode SE2 of the second transistor ST2, but is not limited to this.

제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 드레인 전극(DE1) 및 소스 전극(SE1)은 N형 반도체로 도체화될 수 있으나, 이에 한정되지 않는다. 제11 연결 전극(CE11)은 제9 컨택홀(CNT9)을 통해 제1 전압 라인(VDL) 및 제2 화소(SP2)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압 또는 고전위 전압을 수신할 수 있다.The drain electrode DE1 and the source electrode SE1 of the first transistor ST1 may be made into conductors by heat treating the active layer ACTL. The drain electrode (DE1) and the source electrode (SE1) may be made of an N-type semiconductor as a conductor, but are not limited to this. The eleventh connection electrode CE11 may electrically connect the first voltage line VDL and the drain electrode DE1 of the first transistor ST1 of the second pixel SP2 through the ninth contact hole CNT9. . The drain electrode DE1 of the first transistor ST1 may receive a driving voltage or a high potential voltage from the first voltage line VDL.

제2 금속층(MTL2)의 제10 연결 전극(CE10)은 제10 컨택홀(CNT10)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1), 제3 트랜지스터(ST3)의 드레인 전극(DE3), 및 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)을 전기적으로 연결할 수 있다. 제1 커패시터(C1)는 액티브층(ACTL)의 제1 커패시터 전극(CPE1) 및 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2) 사이에 형성될 수 있다.The tenth connection electrode CE10 of the second metal layer MTL2 connects the source electrode SE1 of the first transistor ST1, the drain electrode DE3 of the third transistor ST3, and the source electrode SE1 of the first transistor ST1 through the tenth contact hole CNT10. and the second capacitor electrode (CPE2) of the first metal layer (MTL1) may be electrically connected. The first capacitor C1 may be formed between the first capacitor electrode CPE1 of the active layer ACTL and the second capacitor electrode CPE2 of the first metal layer MTL1.

제2 금속층(MTL2)의 제12 연결 전극(CE12)은 제14 컨택홀(CNT14)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제12 연결 전극(CE12)은 제15 컨택홀(CNT15)을 통해 제3 금속층의 제2 전극에 접속될 수 있다. 제3 금속층의 제2 전극은 도 9 내지 도 15에서 자세히 설명한다.The twelfth connection electrode CE12 of the second metal layer MTL2 may be connected to the second capacitor electrode CPE2 through the fourteenth contact hole CNT14. The twelfth connection electrode CE12 may be connected to the second electrode of the third metal layer through the fifteenth contact hole CNT15. The second electrode of the third metal layer is described in detail in FIGS. 9 to 15.

제2 화소(SP2)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The second transistor ST2 of the second pixel SP2 may include an active area ACT2, a gate electrode GE2, a drain electrode DE2, and a source electrode SE2. The active area ACT2 of the second transistor ST2 may be disposed on the active layer ACTL and may overlap the gate electrode GE2 of the second transistor ST2 in the thickness direction (Z-axis direction).

제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.The gate electrode GE2 of the second transistor ST2 may be disposed on the second metal layer MTL2. The gate electrode GE2 of the second transistor ST2 may be a part of the auxiliary gate line BGL.

제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제8 연결 전극(CE8)은 제12 컨택홀(CNT12)을 통해 제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 제2 데이터 라인(DL2)을 전기적으로 연결할 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제2 데이터 라인(DL2)으로부터 제2 화소(SP2)의 데이터 전압을 수신할 수 있다.The drain electrode DE2 and the source electrode SE2 of the second transistor ST2 may be made into conductors by heat treating the active layer ACTL. The eighth connection electrode CE8 may electrically connect the drain electrode DE2 of the second transistor ST2 and the second data line DL2 through the twelfth contact hole CNT12. The drain electrode DE2 of the second transistor ST2 may receive the data voltage of the second pixel SP2 from the second data line DL2.

제2 트랜지스터(ST2)의 소스 전극(SE2)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)과 일체로 형성될 수 있다. 제2 트랜지스터(ST2)의 소스 전극(SE2)은 제1 커패시터 전극(CPE1) 및 제7 연결 전극(CE7)을 통해 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 전기적으로 연결될 수 있다.The source electrode SE2 of the second transistor ST2 may be formed integrally with the first capacitor electrode CPE1 of the first capacitor C1. The source electrode SE2 of the second transistor ST2 may be electrically connected to the gate electrode GE1 of the first transistor ST1 through the first capacitor electrode CPE1 and the seventh connection electrode CE7.

제2 화소(SP2)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The third transistor ST3 of the second pixel SP2 may include an active area ACT3, a gate electrode GE3, a drain electrode DE3, and a source electrode SE3. The active area ACT3 of the third transistor ST3 may be disposed on the active layer ACTL and may overlap the gate electrode GE3 of the third transistor ST3 in the thickness direction (Z-axis direction).

제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(MTL2)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.The gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer MTL2. The gate electrode GE3 of the third transistor ST3 may be a part of the auxiliary gate line BGL.

제3 트랜지스터(ST3)의 드레인 전극(DE3) 및 소스 전극(SE3)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제10 연결 전극(CE10)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1) 및 제2 커패시터 전극(CPE2)에 접속될 수 있다.The drain electrode DE3 and the source electrode SE3 of the third transistor ST3 may be made into conductors by heat treating the active layer ACTL. The drain electrode DE3 of the third transistor ST3 may be connected to the source electrode SE1 and the second capacitor electrode CPE2 of the first transistor ST1 through the tenth connection electrode CE10.

제3 트랜지스터(ST3)의 소스 전극(SE3)은 제13 컨택홀(CNT13)을 통해 제2 금속층(MTL2)의 제9 연결 전극(CE9)에 접속될 수 있다. 제9 연결 전극(CE9)은 제3 트랜지스터(ST3)의 소스 전극(SE3)을 초기화 전압 라인(VIL)에 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(SE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(SE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.The source electrode SE3 of the third transistor ST3 may be connected to the ninth connection electrode CE9 of the second metal layer MTL2 through the thirteenth contact hole CNT13. The ninth connection electrode CE9 may electrically connect the source electrode SE3 of the third transistor ST3 to the initialization voltage line VIL. The source electrode SE3 of the third transistor ST3 may receive an initialization voltage from the initialization voltage line VIL. The source electrode SE3 of the third transistor ST3 may supply a sensing signal to the initialization voltage line VIL.

제3 화소(SP3)의 화소 회로는 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 및 제1 커패시터(C1)를 포함할 수 있다. 제3 화소(SP3)의 제1 트랜지스터(ST1)는 액티브 영역(ACT1), 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)을 포함할 수 있다. 제1 트랜지스터(ST1)의 액티브 영역(ACT1)은 액티브층(ACTL)에 배치될 수 있고, 제1 트랜지스터(ST1)의 게이트 전극(GE1)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The pixel circuit of the third pixel SP3 may include first to third transistors ST1, ST2, and ST3 and a first capacitor C1. The first transistor ST1 of the third pixel SP3 may include an active area ACT1, a gate electrode GE1, a drain electrode DE1, and a source electrode SE1. The active area ACT1 of the first transistor ST1 may be disposed in the active layer ACTL and may overlap the gate electrode GE1 of the first transistor ST1 in the thickness direction (Z-axis direction).

제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제2 금속층(MTL2)에 배치될 수 있다. 제1 트랜지스터(ST1)의 게이트 전극(GE1)은 제13 연결 전극(CE13)과 일체로 형성될 수 있다. 제13 연결 전극(CE13)은 제18 컨택홀(CNT18)을 통해 액티브층(ACTL)에 배치된 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)에 접속될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)은 제2 트랜지스터(ST2)의 소스 전극(SE2)과 일체로 형성될 수 있으나, 이에 한정되지 않는다.The gate electrode GE1 of the first transistor ST1 may be disposed on the second metal layer MTL2. The gate electrode GE1 of the first transistor ST1 may be formed integrally with the thirteenth connection electrode CE13. The thirteenth connection electrode CE13 may be connected to the first capacitor electrode CPE1 of the first capacitor C1 disposed in the active layer ACTL through the eighteenth contact hole CNT18. The first capacitor electrode CPE1 of the first capacitor C1 may be made into a conductor by heat treating the active layer ACTL. The first capacitor electrode CPE1 of the first capacitor C1 may be formed integrally with the source electrode SE2 of the second transistor ST2, but is not limited to this.

제1 트랜지스터(ST1)의 드레인 전극(DE1) 및 소스 전극(SE1)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 드레인 전극(DE1) 및 소스 전극(SE1)은 N형 반도체로 도체화될 수 있으나, 이에 한정되지 않는다. 제16 연결 전극(CE16)은 제16 컨택홀(CNT16)을 통해 제1 전압 라인(VDL) 및 제3 화소(SP3)의 제1 트랜지스터(ST1)의 드레인 전극(DE1)을 전기적으로 연결할 수 있다. 제1 트랜지스터(ST1)의 드레인 전극(DE1)은 제1 전압 라인(VDL)으로부터 구동 전압 또는 고전위 전압을 수신할 수 있다.The drain electrode DE1 and the source electrode SE1 of the first transistor ST1 may be made into conductors by heat treating the active layer ACTL. The drain electrode (DE1) and the source electrode (SE1) may be made of an N-type semiconductor as a conductor, but are not limited to this. The 16th connection electrode (CE16) may electrically connect the first voltage line (VDL) and the drain electrode (DE1) of the first transistor (ST1) of the third pixel (SP3) through the 16th contact hole (CNT16). . The drain electrode DE1 of the first transistor ST1 may receive a driving voltage or a high potential voltage from the first voltage line VDL.

제2 금속층(MTL2)의 제15 연결 전극(CE15)은 제17 컨택홀(CNT17)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1), 제3 트랜지스터(ST3)의 드레인 전극(DE3), 및 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)을 전기적으로 연결할 수 있다. 제1 커패시터(C1)는 액티브층(ACTL)의 제1 커패시터 전극(CPE1) 및 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2) 사이에 형성될 수 있다.The 15th connection electrode CE15 of the second metal layer MTL2 connects the source electrode SE1 of the first transistor ST1, the drain electrode DE3 of the third transistor ST3, and the source electrode SE1 of the first transistor ST1 through the 17th contact hole CNT17. and the second capacitor electrode (CPE2) of the first metal layer (MTL1) may be electrically connected. The first capacitor C1 may be formed between the first capacitor electrode CPE1 of the active layer ACTL and the second capacitor electrode CPE2 of the first metal layer MTL1.

제2 금속층(MTL2)의 제17 연결 전극(CE17)은 제20 컨택홀(CNT20)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제17 연결 전극(CE17)은 제21 컨택홀(CNT21)을 통해 제3 금속층의 제3 전극에 접속될 수 있다. 제3 금속층의 제3 전극은 도 9 내지 도 15에서 자세히 설명한다.The seventeenth connection electrode CE17 of the second metal layer MTL2 may be connected to the second capacitor electrode CPE2 through the twentieth contact hole CNT20. The 17th connection electrode CE17 may be connected to the third electrode of the third metal layer through the 21st contact hole CNT21. The third electrode of the third metal layer will be described in detail in FIGS. 9 to 15.

제2 금속층(MTL2)의 제18 연결 전극(CE18)은 제22 컨택홀(CNT22)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제18 연결 전극(CE18)은 제23 컨택홀(CNT23)을 통해 제3 금속층의 제4 전극에 접속될 수 있다. 제3 금속층의 제4 전극은 도 9 내지 도 15에서 자세히 설명한다.The eighteenth connection electrode CE18 of the second metal layer MTL2 may be connected to the second capacitor electrode CPE2 through the twenty-second contact hole CNT22. The eighteenth connection electrode CE18 may be connected to the fourth electrode of the third metal layer through the twenty-third contact hole CNT23. The fourth electrode of the third metal layer is described in detail in FIGS. 9 to 15.

제3 화소(SP3)의 제2 트랜지스터(ST2)는 액티브 영역(ACT2), 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)을 포함할 수 있다. 제2 트랜지스터(ST2)의 액티브 영역(ACT2)은 액티브층(ACTL)에 배치될 수 있고, 제2 트랜지스터(ST2)의 게이트 전극(GE2)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The second transistor ST2 of the third pixel SP3 may include an active area ACT2, a gate electrode GE2, a drain electrode DE2, and a source electrode SE2. The active area ACT2 of the second transistor ST2 may be disposed on the active layer ACTL and may overlap the gate electrode GE2 of the second transistor ST2 in the thickness direction (Z-axis direction).

제2 트랜지스터(ST2)의 게이트 전극(GE2)은 제2 금속층(MTL2)에 배치될 수 있다. 제2 트랜지스터(ST2)의 게이트 전극(GE2)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.The gate electrode GE2 of the second transistor ST2 may be disposed on the second metal layer MTL2. The gate electrode GE2 of the second transistor ST2 may be a part of the auxiliary gate line BGL.

제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 소스 전극(SE2)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제14 연결 전극(CE14)은 제19 컨택홀(CNT19)을 통해 제2 트랜지스터(ST2)의 드레인 전극(DE2) 및 제3 데이터 라인(DL3)을 전기적으로 연결할 수 있다. 제2 트랜지스터(ST2)의 드레인 전극(DE2)은 제3 데이터 라인(DL3)으로부터 제3 화소(SP3)의 데이터 전압을 수신할 수 있다.The drain electrode DE2 and the source electrode SE2 of the second transistor ST2 may be made into conductors by heat treating the active layer ACTL. The fourteenth connection electrode CE14 may electrically connect the drain electrode DE2 of the second transistor ST2 and the third data line DL3 through the nineteenth contact hole CNT19. The drain electrode DE2 of the second transistor ST2 may receive the data voltage of the third pixel SP3 from the third data line DL3.

제2 트랜지스터(ST2)의 소스 전극(SE2)은 제1 커패시터(C1)의 제1 커패시터 전극(CPE1)과 일체로 형성될 수 있다. 제2 트랜지스터(ST2)의 소스 전극(SE2)은 제1 커패시터 전극(CPE1) 및 제13 연결 전극(CE13)을 통해 제1 트랜지스터(ST1)의 게이트 전극(GE1)에 전기적으로 연결될 수 있다.The source electrode SE2 of the second transistor ST2 may be formed integrally with the first capacitor electrode CPE1 of the first capacitor C1. The source electrode SE2 of the second transistor ST2 may be electrically connected to the gate electrode GE1 of the first transistor ST1 through the first capacitor electrode CPE1 and the thirteenth connection electrode CE13.

제3 화소(SP3)의 제3 트랜지스터(ST3)는 액티브 영역(ACT3), 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)을 포함할 수 있다. 제3 트랜지스터(ST3)의 액티브 영역(ACT3)은 액티브층(ACTL)에 배치될 수 있고, 제3 트랜지스터(ST3)의 게이트 전극(GE3)과 두께 방향(Z축 방향)으로 중첩될 수 있다.The third transistor ST3 of the third pixel SP3 may include an active area ACT3, a gate electrode GE3, a drain electrode DE3, and a source electrode SE3. The active area ACT3 of the third transistor ST3 may be disposed on the active layer ACTL and may overlap the gate electrode GE3 of the third transistor ST3 in the thickness direction (Z-axis direction).

제3 트랜지스터(ST3)의 게이트 전극(GE3)은 제2 금속층(MTL2)에 배치될 수 있다. 제3 트랜지스터(ST3)의 게이트 전극(GE3)은 보조 게이트 라인(BGL)의 일 부분일 수 있다.The gate electrode GE3 of the third transistor ST3 may be disposed on the second metal layer MTL2. The gate electrode GE3 of the third transistor ST3 may be a part of the auxiliary gate line BGL.

제3 트랜지스터(ST3)의 드레인 전극(DE3) 및 소스 전극(SE3)은 액티브층(ACTL)을 열처리하여 도체화될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극(DE3)은 제15 연결 전극(CE15)을 통해 제1 트랜지스터(ST1)의 소스 전극(SE1) 및 제2 커패시터 전극(CPE2)에 접속될 수 있다.The drain electrode DE3 and the source electrode SE3 of the third transistor ST3 may be made into conductors by heat treating the active layer ACTL. The drain electrode DE3 of the third transistor ST3 may be connected to the source electrode SE1 and the second capacitor electrode CPE2 of the first transistor ST1 through the fifteenth connection electrode CE15.

제3 트랜지스터(ST3)의 소스 전극(SE3)은 제13 컨택홀(CNT13)을 통해 제9 연결 전극(CE9)에 접속될 수 있다. 제9 연결 전극(CE9)은 제3 트랜지스터(ST3)의 소스 전극(SE3)을 초기화 전압 라인(VIL)에 전기적으로 연결할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(SE3)은 초기화 전압 라인(VIL)으로부터 초기화 전압을 수신할 수 있다. 제3 트랜지스터(ST3)의 소스 전극(SE3)은 초기화 전압 라인(VIL)에 센싱 신호를 공급할 수 있다.The source electrode SE3 of the third transistor ST3 may be connected to the ninth connection electrode CE9 through the thirteenth contact hole CNT13. The ninth connection electrode CE9 may electrically connect the source electrode SE3 of the third transistor ST3 to the initialization voltage line VIL. The source electrode SE3 of the third transistor ST3 may receive an initialization voltage from the initialization voltage line VIL. The source electrode SE3 of the third transistor ST3 may supply a sensing signal to the initialization voltage line VIL.

도 9는 일 실시예에 따른 표시 장치에서, 제1 금속층, 액티브층, 제2 금속층, 제3 금속층, 및 뱅크를 나타내는 평면도이다. 도 9는 도 5 및 도 6에서 제3 금속층 및 뱅크가 추가된 도면이다. 도 10 내지 도 13은 일 실시예에 따른 표시 장치에서, 발광 소자층의 제조 과정을 나타내는 도면이다. 도 14는 도 9 및 도 13의 선 III-III'을 따라 자른 단면도이고, 도 15는 도 9 및 도 13의 선 IV-IV'을 따라 자른 단면도이다. 이하에서는, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.FIG. 9 is a plan view showing a first metal layer, an active layer, a second metal layer, a third metal layer, and a bank in a display device according to an embodiment. FIG. 9 is a view with a third metal layer and a bank added to FIGS. 5 and 6. 10 to 13 are diagrams showing a manufacturing process of a light emitting device layer in a display device according to an embodiment. FIG. 14 is a cross-sectional view taken along line III-III' of FIGS. 9 and 13, and FIG. 15 is a cross-sectional view taken along line IV-IV' of FIGS. 9 and 13. Hereinafter, the same configuration as the above-described configuration will be briefly described or omitted.

도 9 내지 도 15를 참조하면, 표시 장치(10)의 발광 소자층(EML)은 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 제1 및 제2 정렬 라인(AL1, AL2), 제1 내지 제5 전극(RME1, RME2, RME3, RME4, RME5), 뱅크(BNK), 제1 절연막(PAS1), 제1 및 제2 발광 소자(ED1, ED2), 제2 절연막(PAS2), 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3), 및 제3 절연막(PAS3)을 포함할 수 있다. 여기에서, 제1 내지 제5 전극(RME1, RME2, RME3, RME4, RME5)은 제2 정렬 라인(AL2)이 분리되어 형성될 수 있다.Referring to FIGS. 9 to 15 , the light emitting element layer (EML) of the display device 10 may be disposed on the thin film transistor layer (TFTL). The light emitting device layer (EML) includes first and second alignment lines (AL1, AL2), first to fifth electrodes (RME1, RME2, RME3, RME4, RME5), a bank (BNK), a first insulating layer (PAS1), It may include first and second light emitting elements (ED1, ED2), a second insulating layer (PAS2), first to third contact electrodes (CTE1, CTE2, CTE3), and a third insulating layer (PAS3). Here, the first to fifth electrodes RME1, RME2, RME3, RME4, and RME5 may be formed by separating the second alignment line AL2.

도 10에서, 제1 정렬 라인(AL1)은 비아층(VIA) 상의 제3 금속층(MTL3)에 배치될 수 있다. 복수의 제1 정렬 라인(AL1)은 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제1 정렬 라인(AL1)은 제2 정렬 라인들(AL2) 사이에 배치될 수 있다. 제1 정렬 라인들(AL1) 각각은 도 6의 제26 컨택홀(CNT26)을 통해 수평 전압 라인(HVDL)에 접속될 수 있다. 제1 정렬 라인(AL1)은 수평 전압 라인(HVDL)으로부터 고전위 전압 또는 제1 정렬 신호를 수신할 수 있다. 제1 정렬 라인(AL1)의 폭은 제2 정렬 라인(AL2)의 폭보다 작을 수 있으나, 이에 한정되지 않는다.In FIG. 10 , the first alignment line AL1 may be disposed on the third metal layer MTL3 on the via layer VIA. The plurality of first alignment lines AL1 may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). The first alignment line AL1 may be disposed between the second alignment lines AL2. Each of the first alignment lines AL1 may be connected to the horizontal voltage line HVDL through the 26th contact hole CNT26 of FIG. 6 . The first alignment line AL1 may receive a high potential voltage or a first alignment signal from the horizontal voltage line HVDL. The width of the first alignment line AL1 may be smaller than the width of the second alignment line AL2, but is not limited thereto.

제2 정렬 라인(AL2)은 제3 금속층(MTL3)에 배치될 수 있다. 복수의 제2 정렬 라인(AL2)은 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제2 정렬 라인(AL2)은 제1 정렬 라인들(AL1) 사이에 배치될 수 있다. 제2 정렬 라인들(AL2) 각각은 도 6의 제27 내지 제29 컨택홀(CNT27, CNT28, CNT29)을 통해 제2 전압 라인(VSL)에 접속될 수 있다. 제2 정렬 라인(AL2)은 제2 전압 라인(VSL)으로부터 저전위 전압 또는 제2 정렬 신호를 수신할 수 있다.The second alignment line AL2 may be disposed on the third metal layer MTL3. The plurality of second alignment lines AL2 may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). The second alignment line AL2 may be disposed between the first alignment lines AL1. Each of the second alignment lines AL2 may be connected to the second voltage line VSL through the 27th to 29th contact holes CNT27, CNT28, and CNT29 of FIG. 6 . The second alignment line AL2 may receive a low potential voltage or a second alignment signal from the second voltage line VSL.

제2 정렬 라인들(AL2) 중 적어도 하나의 제2 정렬 라인(AL2)은 제1 내지 제3 부분(AL2a, AL2b, AL2c)을 포함할 수 있다. 제2 정렬 라인(AL2)의 제1 부분(AL2a)은 제1 화소(SP1)의 화소 회로와 중첩할 수 있고, 제2 정렬 라인(AL2)의 제2 부분(AL2b)은 제2 화소(SP2)의 화소 회로와 중첩할 수 있으며, 제2 정렬 라인(AL2)의 제3 부분(AL2c)은 제3 화소(SP3)의 화소 회로와 중첩할 수 있다. 제2 정렬 라인(AL2)의 제3 부분(AL2c)은 제1 부분(AL2a) 및 제2 부분(AL2b) 사이에 배치될 수 있다. 제2 정렬 라인(AL2)의 제1 부분(AL2a) 및 제3 부분(AL2c)은 제2 방향(Y축 방향)으로 인접할 수 있고, 연결부(CNP)를 통해 연결될 수 있다. 제2 정렬 라인(AL2)의 제3 부분(AL2c) 및 제2 부분(AL2b)은 제2 방향(Y축 방향)으로 인접할 수 있고, 연결부(CNP)를 통해 연결될 수 있다. 연결부(CNP)의 제1 방향(X축 방향)의 폭은 제1 내지 제3 부분(AL2a, AL2b, AL2c) 각각의 제1 방향(X축 방향)의 폭보다 작을 수 있다. 연결부(CNP)는 뱅크(BNK)의 오픈부(OPN)에 의해 노출될 수 있다.At least one of the second alignment lines AL2 may include first to third portions AL2a, AL2b, and AL2c. The first portion AL2a of the second alignment line AL2 may overlap the pixel circuit of the first pixel SP1, and the second portion AL2b of the second alignment line AL2 may overlap the pixel circuit of the first pixel SP1. ), and the third portion AL2c of the second alignment line AL2 may overlap the pixel circuit of the third pixel SP3. The third part AL2c of the second alignment line AL2 may be disposed between the first part AL2a and the second part AL2b. The first portion AL2a and the third portion AL2c of the second alignment line AL2 may be adjacent to each other in the second direction (Y-axis direction) and may be connected through a connection portion CNP. The third portion AL2c and the second portion AL2b of the second alignment line AL2 may be adjacent to each other in the second direction (Y-axis direction) and may be connected through the connection portion CNP. The width of the connection part CNP in the first direction (X-axis direction) may be smaller than the width of each of the first to third parts AL2a, AL2b, and AL2c in the first direction (X-axis direction). The connection part (CNP) may be exposed by the open part (OPN) of the bank (BNK).

뱅크(BNK)는 비아층(VIA), 제1 및 제2 정렬 라인(AL1, AL2) 상에 배치될 수 있다. 뱅크(BNK)는 제1 내지 제3 발광부(LOP1, LOP2, LOP3) 및 오픈부(OPN)를 포함할 수 있다.The bank BNK may be disposed on the via layer VIA and the first and second alignment lines AL1 and AL2. The bank (BNK) may include first to third light emitting parts (LOP1, LOP2, LOP3) and an open part (OPN).

복수의 제1 발광부(LOP1)는 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제1 발광부들(LOP1) 각각은 제1 및 제2 정렬 라인(AL1, AL2) 사이의 영역과 중첩할 수 있다. 제1 발광부(LOP1)는 제1 및 제2 정렬 라인(AL1, AL2)의 가장자리를 노출시킬 수 있다.The plurality of first light emitting units LOP1 may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). Each of the first light emitting units LOP1 may overlap an area between the first and second alignment lines AL1 and AL2. The first light emitting unit LOP1 may expose the edges of the first and second alignment lines AL1 and AL2.

복수의 제2 발광부(LOP2)는 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제2 발광부들(LOP2) 각각은 제1 및 제2 정렬 라인(AL1, AL2) 사이의 영역과 중첩할 수 있다. 제2 발광부(LOP2)는 제1 및 제2 정렬 라인(AL1, AL2)의 가장자리를 노출시킬 수 있다.The plurality of second light emitting units LOP2 may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). Each of the second light emitting units LOP2 may overlap an area between the first and second alignment lines AL1 and AL2. The second light emitting unit LOP2 may expose the edges of the first and second alignment lines AL1 and AL2.

복수의 제3 발광부(LOP3)는 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 서로 이격될 수 있다. 제3 발광부들(LOP3) 각각은 제1 및 제2 정렬 라인(AL1, AL2) 사이의 영역과 중첩할 수 있다. 제3 발광부(LOP3)는 제1 및 제2 정렬 라인(AL1, AL2)의 가장자리를 노출시킬 수 있다.The plurality of third light emitting units LOP3 may extend in the second direction (Y-axis direction) and be spaced apart from each other in the first direction (X-axis direction). Each of the third light emitting units LOP3 may overlap an area between the first and second alignment lines AL1 and AL2. The third light emitting unit LOP3 may expose the edges of the first and second alignment lines AL1 and AL2.

오픈부(OPN)는 제1 및 제2 발광부(LOP1, LOP2) 사이에 배치될 수 있다. 오픈부(OPN)는 제2 정렬 라인(AL2)의 연결부(CNP)를 노출시킬 수 있다. 오픈부(OPN)는 평면 상에서 제1 화소(SP1)의 화소 회로 및 제3 화소(SP3)의 화소 회로 사이에 배치될 수 있고, 제3 화소(SP3)의 화소 회로 및 제2 화소(SP2)의 화소 회로 사이에 배치될 수 있다. 오픈부(OPN)는 제2 정렬 라인(AL2)의 제1 부분(AL2a) 및 제3 부분(AL2c) 사이에 배치될 수 있고, 제2 정렬 라인(AL2)의 제3 부분(AL2c) 및 제2 부분(AL2b) 사이에 배치될 수 있다.The open portion OPN may be disposed between the first and second light emitting portions LOP1 and LOP2. The open portion OPN may expose the connection portion CNP of the second alignment line AL2. The open portion OPN may be disposed on a plane between the pixel circuit of the first pixel SP1 and the pixel circuit of the third pixel SP3, and between the pixel circuit of the third pixel SP3 and the second pixel SP2. It can be placed between pixel circuits. The open portion OPN may be disposed between the first portion AL2a and the third portion AL2c of the second alignment line AL2, and the third portion AL2c and the third portion AL2c of the second alignment line AL2. It can be placed between the 2 parts (AL2b).

도 11에서, 복수의 발광 소자(ED)는 제1 내지 제3 발광부(LOP1, LOP2, LOP3)에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 정렬 라인(AL1, AL2) 사이에 정렬될 수 있다. 제1 정렬 라인(AL1)은 제1 정렬 신호를 수신하고, 제2 정렬 라인(AL2)은 제2 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 정렬 라인(AL1, AL2) 사이에 형성될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 잉크젯 프린팅 공정을 통해 제1 및 제2 정렬 라인(AL1, AL2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 발광 소자(ED)는 제1 및 제2 정렬 라인(AL1, AL2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다. 따라서, 복수의 발광 소자(ED)는 제1 및 제2 정렬 라인(AL1, AL2) 사이에서 제2 방향(Y축 방향)을 따라 정렬될 수 있다.In FIG. 11 , a plurality of light emitting devices ED may be disposed in the first to third light emitting units LOP1, LOP2, and LOP3. The light emitting device ED may be aligned between the first and second alignment lines AL1 and AL2. The first alignment line AL1 may receive a first alignment signal, and the second alignment line AL2 may receive a second alignment signal, and an electric field may be generated between the first and second alignment lines AL1 and AL2. can be formed. For example, a plurality of light-emitting devices (ED) may be sprayed on the first and second alignment lines (AL1, AL2) through an inkjet printing process, and the plurality of light-emitting devices (ED) dispersed in the ink may be sprayed on the first and second alignment lines (AL1, AL2) through an inkjet printing process. and may be aligned by receiving a dielectrophoresis force due to an electric field formed between the second alignment lines AL1 and AL2. Accordingly, the plurality of light emitting devices ED may be aligned along the second direction (Y-axis direction) between the first and second alignment lines AL1 and AL2.

제1 화소(SP1)의 발광 소자(ED)는 제1 발광부(LOP1)에 배치될 수 있다. 제1 화소(SP1)의 복수의 제1 발광 소자(ED1)는 좌측의 제1 발광부(LOP1)에 배치될 수 있고, 제1 화소(SP1)의 복수의 제2 발광 소자(ED2)는 우측의 제1 광부(LOP1)에 배치될 수 있다.The light emitting element ED of the first pixel SP1 may be disposed in the first light emitting unit LOP1. The plurality of first light emitting elements ED1 of the first pixel SP1 may be disposed in the first light emitting part LOP1 on the left, and the plurality of second light emitting elements ED2 of the first pixel SP1 may be disposed on the right side. It can be placed in the first miner (LOP1).

제2 화소(SP2)의 발광 소자(ED)는 제2 발광부(LOP2)에 배치될 수 있다. 제2 화소(SP2)의 복수의 제1 발광 소자(ED1)는 좌측의 제2 발광부(LOP2)에 배치될 수 있고, 제2 화소(SP2)의 복수의 제2 발광 소자(ED2)는 우측의 제2 광부(LOP2)에 배치될 수 있다.The light emitting element (ED) of the second pixel (SP2) may be disposed in the second light emitting unit (LOP2). The plurality of first light emitting elements ED1 of the second pixel SP2 may be disposed in the second light emitting part LOP2 on the left, and the plurality of second light emitting elements ED2 of the second pixel SP2 may be disposed on the right side. It can be placed in the second miner (LOP2).

제3 화소(SP3)의 발광 소자(ED)는 제3 발광부(LOP3)에 배치될 수 있다. 제3 화소(SP3)의 복수의 제1 발광 소자(ED1)는 좌측의 제3 발광부(LOP3)에 배치될 수 있고, 제3 화소(SP3)의 복수의 제2 발광 소자(ED2)는 우측의 제3 광부(LOP3)에 배치될 수 있다.The light emitting element (ED) of the third pixel (SP3) may be disposed in the third light emitting unit (LOP3). The plurality of first light emitting elements ED1 of the third pixel SP3 may be disposed in the third light emitting part LOP3 on the left, and the plurality of second light emitting elements ED2 of the third pixel SP3 may be disposed on the right side. It can be placed in the third miner (LOP3) of.

도 12에서, 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)은 제4 금속층(MTL4)에 배치될 수 있다.In FIG. 12 , the first to third contact electrodes CTE1, CTE2, and CTE3 of each of the first to third pixels SP1, SP2, and SP3 may be disposed on the fourth metal layer MTL4.

제1 화소(SP1)는 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 포함할 수 있다. 제1 화소(SP1)의 제1 접촉 전극(CTE1)은 제30 컨택홀(CNT30)을 통해 제2 정렬 라인(AL2)의 제1 부분(AL2a)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 정렬 라인(AL1)과 중첩하면서 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 접촉 전극(CTE1)은 제2 정렬 라인(AL2)의 제1 부분(AL2a)과 제1 발광 소자들(ED1)의 일단 사이에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제1 발광 소자들(ED1)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.The first pixel SP1 may include first to third contact electrodes CTE1, CTE2, and CTE3. The first contact electrode (CTE1) of the first pixel (SP1) may be connected to the first portion (AL2a) of the second alignment line (AL2) through the 30th contact hole (CNT30). The first contact electrode CTE1 may extend in the second direction (Y-axis direction) while overlapping the first alignment line AL1. The first contact electrode CTE1 may be connected between the first portion AL2a of the second alignment line AL2 and one end of the first light emitting elements ED1. The first contact electrode CTE1 may correspond to the anode electrode of the first light emitting elements ED1, but is not limited thereto.

제1 화소(SP1)의 제2 접촉 전극(CTE2)은 제1 및 제2 정렬 라인(AL1, AL2)과 절연될 수 있다. 제2 접촉 전극(CTE2)의 제1 부분은 제2 정렬 라인(AL2) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)의 제2 부분은 제1 정렬 라인(AL1) 상에 배치되어 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 접촉 전극(CTE2)은 제1 발광 소자들(ED1)의 타단과 제2 발광 소자들(ED2)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 도 4의 제3 노드(N3)에 해당할 수 있다. 제2 접촉 전극(CTE2)은 제1 발광 소자들 (ED1)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)은 제2 발광 소자들(ED2)의 애노드 전극에 해당할 수 있으나, 이에 한정되지 않는다.The second contact electrode CTE2 of the first pixel SP1 may be insulated from the first and second alignment lines AL1 and AL2. The first portion of the second contact electrode CTE2 may be disposed on the second alignment line AL2 and extend in the second direction (Y-axis direction). The second portion of the second contact electrode CTE2 may be disposed on the first alignment line AL1 and extend in a second direction (Y-axis direction). The second contact electrode CTE2 may be connected between the other end of the first light emitting elements ED1 and one end of the second light emitting elements ED2. The second contact electrode CTE2 may correspond to the third node N3 in FIG. 4 . The second contact electrode CTE2 may correspond to the cathode electrode of the first light emitting elements ED1, but is not limited thereto. The second contact electrode CTE2 may correspond to the anode electrode of the second light emitting elements ED2, but is not limited thereto.

제3 접촉 전극(CTE3)은 제31 컨택홀(CNT31)을 통해 제2 전압 라인(VSL)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 제2 정렬 라인(AL2)과 중첩하면서 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 접촉 전극(CTE3)은 제2 발광 소자(ED2)의 타단과 제2 전압 라인(AL2) 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 제2 발광 소자들(ED2)의 캐소드 전극에 해당할 수 있으나, 이에 한정되지 않는다. 제3 접촉 전극(CTE3)은 제2 전압 라인(VSL)을 통해 저전위 전압을 수신할 수 있다.The third contact electrode CTE3 may be connected to the second voltage line VSL through the 31st contact hole CNT31. The third contact electrode CTE3 may extend in the second direction (Y-axis direction) while overlapping the second alignment line AL2. The third contact electrode CTE3 may be connected between the other end of the second light emitting element ED2 and the second voltage line AL2. The third contact electrode CTE3 may correspond to the cathode electrode of the second light emitting elements ED2, but is not limited thereto. The third contact electrode CTE3 may receive a low potential voltage through the second voltage line VSL.

제2 화소(SP2)는 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 포함할 수 있다. 제2 화소(SP2)의 제1 접촉 전극(CTE1)은 제32 컨택홀(CNT32)을 통해 제2 정렬 라인(AL2)의 제2 부분(AL2b)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제2 정렬 라인(AL2)의 제2 부분(AL2b)과 제1 발광 소자들(ED1)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 제1 발광 소자들(ED1)의 타단과 제2 발광 소자들(ED2)의 일단 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 제33 컨택홀(CNT33)을 통해 제2 전압 라인(VSL)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 제2 발광 소자(ED2)의 타단과 제2 전압 라인(AL2) 사이에 접속될 수 있다.The second pixel SP2 may include first to third contact electrodes CTE1, CTE2, and CTE3. The first contact electrode CTE1 of the second pixel SP2 may be connected to the second portion AL2b of the second alignment line AL2 through the 32nd contact hole CNT32. The first contact electrode CTE1 may be connected between the second portion AL2b of the second alignment line AL2 and one end of the first light emitting elements ED1. The second contact electrode CTE2 may be connected between the other end of the first light emitting elements ED1 and one end of the second light emitting elements ED2. The third contact electrode (CTE3) may be connected to the second voltage line (VSL) through the 33rd contact hole (CNT33). The third contact electrode CTE3 may be connected between the other end of the second light emitting element ED2 and the second voltage line AL2.

제3 화소(SP3)는 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3)을 포함할 수 있다. 제3 화소(SP3)의 제1 접촉 전극(CTE1)은 제34 컨택홀(CNT34)을 통해 제2 정렬 라인(AL2)에 접속될 수 있다. 제1 접촉 전극(CTE1)은 제2 정렬 라인(AL2)과 제1 발광 소자들(ED1)의 일단 사이에 접속될 수 있다. 제2 접촉 전극(CTE2)은 제1 발광 소자들(ED1)의 타단과 제2 발광 소자들(ED2)의 일단 사이에 접속될 수 있다. 제3 접촉 전극(CTE3)은 제35 컨택홀(CNT35)을 통해 제2 전압 라인(VSL)에 접속될 수 있다. 제3 접촉 전극(CTE3)은 제2 발광 소자(ED2)의 타단과 제2 전압 라인(AL2) 사이에 접속될 수 있다.The third pixel SP3 may include first to third contact electrodes CTE1, CTE2, and CTE3. The first contact electrode CTE1 of the third pixel SP3 may be connected to the second alignment line AL2 through the 34th contact hole CNT34. The first contact electrode CTE1 may be connected between the second alignment line AL2 and one end of the first light emitting elements ED1. The second contact electrode CTE2 may be connected between the other end of the first light emitting elements ED1 and one end of the second light emitting elements ED2. The third contact electrode CTE3 may be connected to the second voltage line VSL through the 35th contact hole CNT35. The third contact electrode CTE3 may be connected between the other end of the second light emitting element ED2 and the second voltage line AL2.

도 13에서, 복수의 제2 정렬 라인(AL2)은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다.In FIG. 13 , the plurality of second alignment lines AL2 may be separated in row units by a separator ROP.

제2 정렬 라인(AL2)의 연결부(CNP)는 뱅크(BNK)의 오픈부(OPN)에 의해 노출될 수 있고, 발광 소자들(ED)의 정렬 과정이 완료된 후 제거될 수 있다. 따라서, 제2 정렬 라인(AL2)의 제1 내지 제3 부분(AL2a, AL2b, AL2c)은 서로 분리될 수 있다.The connection portion (CNP) of the second alignment line (AL2) may be exposed by the open portion (OPN) of the bank (BNK) and may be removed after the alignment process of the light emitting elements (ED) is completed. Accordingly, the first to third portions AL2a, AL2b, and AL2c of the second alignment line AL2 may be separated from each other.

제2 정렬 라인(AL2)의 제1 부분(AL2a)은 분리되어 제1 전극(RME1)이 될 수 있다. 제1 전극(RME1)은 제1 화소(SP1)의 화소 회로와 중첩할 수 있다. 제1 전극(RME1)은 제7 컨택홀(CNT7)을 통해 제6 연결 전극(CE6)에 접속될 수 있고, 제6 연결 전극(CE6)은 제6 컨택홀(CNT6)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제1 전극(RME1)은 제30 컨택홀(CNT30)을 통해 제1 컨택 전극(CTE1)에 접속될 수 있다. 제1 전극(RME1)은 제1 화소(SP1)의 화소 회로로부터 수신된 구동 전류를 제1 컨택 전극(CTE1)에 공급할 수 있다.The first portion AL2a of the second alignment line AL2 may be separated to form the first electrode RME1. The first electrode RME1 may overlap the pixel circuit of the first pixel SP1. The first electrode (RME1) may be connected to the sixth connection electrode (CE6) through the seventh contact hole (CNT7), and the sixth connection electrode (CE6) may be connected to the second capacitor electrode through the sixth contact hole (CNT6). It can be connected to (CPE2). The first electrode (RME1) may be connected to the first contact electrode (CTE1) through the 30th contact hole (CNT30). The first electrode RME1 may supply the driving current received from the pixel circuit of the first pixel SP1 to the first contact electrode CTE1.

제1 전극(RME1)은 액티브층(ACTL)의 제1 커패시터 전극(CPE1)과 마주할 수 있다. 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이에 형성될 수 있고, 제1 커패시터 전극(CPE1) 및 제1 전극(RME1) 사이에서도 형성될 수 있다. 따라서, 표시 장치(10)는 제3 금속층(MTL3)의 제1 전극(RME1)을 액티브층(ACTL)의 제1 커패시터 전극(CPE1)과 중첩하고, 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)과 전기적으로 연결함으로써, 제1 커패시터(C1)를 이중으로 형성하여 커패시턴스 용량을 확보할 수 있고, 화소 회로들 간의 커플링 커패시턴스를 감소시킬 수 있다. 표시 장치(10)는 제1 전극(RME1)으로 제1 화소(SP1)의 제1 커패시터 전극(CPE1)을 덮음으로써, 제1 커패시터 전극(CPE1)의 커플링 커패시터에 의한 변동을 최소화하고 수평 크로스토크를 방지하여 화질을 개선할 수 있다.The first electrode RME1 may face the first capacitor electrode CPE1 of the active layer ACTL. The first capacitor C1 may be formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2, and may also be formed between the first capacitor electrode CPE1 and the first electrode RME1. Accordingly, the display device 10 overlaps the first electrode (RME1) of the third metal layer (MTL3) with the first capacitor electrode (CPE1) of the active layer (ACTL) and the second capacitor electrode of the first metal layer (MTL1). By electrically connecting to (CPE2), capacitance capacity can be secured by forming a double first capacitor (C1), and coupling capacitance between pixel circuits can be reduced. The display device 10 covers the first capacitor electrode CPE1 of the first pixel SP1 with the first electrode RME1, thereby minimizing the variation caused by the coupling capacitor of the first capacitor electrode CPE1 and reducing the horizontal cross Image quality can be improved by preventing torque.

제2 정렬 라인(AL2)의 제2 부분(AL2b)은 분리되어 제2 전극(RME2)이 될 수 있다. 제2 전극(RME2)은 제2 화소(SP2)의 화소 회로와 중첩할 수 있다. 제2 전극(RME2)은 제15 컨택홀(CNT15)을 통해 제12 연결 전극(CE12)에 접속될 수 있고, 제12 연결 전극(CE12)은 제14 컨택홀(CNT14)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제2 전극(RME2)은 제32 컨택홀(CNT32)을 통해 제1 컨택 전극(CTE1)에 접속될 수 있다. 제2 전극(RME2)은 제2 화소(SP2)의 화소 회로로부터 수신된 구동 전류를 제1 컨택 전극(CTE1)에 공급할 수 있다.The second portion AL2b of the second alignment line AL2 may be separated to form the second electrode RME2. The second electrode RME2 may overlap the pixel circuit of the second pixel SP2. The second electrode RME2 may be connected to the twelfth connection electrode CE12 through the fifteenth contact hole CNT15, and the twelfth connection electrode CE12 may be connected to the second capacitor electrode through the fourteenth contact hole CNT14. It can be connected to (CPE2). The second electrode (RME2) may be connected to the first contact electrode (CTE1) through the 32nd contact hole (CNT32). The second electrode RME2 may supply the driving current received from the pixel circuit of the second pixel SP2 to the first contact electrode CTE1.

제2 전극(RME2)은 액티브층(ACTL)의 제1 커패시터 전극(CPE1)과 마주할 수 있다. 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이에 형성될 수 있고, 제1 커패시터 전극(CPE1) 및 제2 전극(RME2) 사이에서도 형성될 수 있다. 따라서, 표시 장치(10)는 제3 금속층(MTL3)의 제2 전극(RME2)을 액티브층(ACTL)의 제1 커패시터 전극(CPE1)과 중첩하고, 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)과 전기적으로 연결함으로써, 제1 커패시터(C1)를 이중으로 형성하여 커패시턴스 용량을 확보할 수 있고, 화소 회로들 간의 커플링 커패시턴스를 감소시킬 수 있다. 표시 장치(10)는 제2 전극(RME2)으로 제2 화소(SP2)의 제1 커패시터 전극(CPE1)을 덮음으로써, 제1 커패시터 전극(CPE1)의 커플링 커패시터에 의한 변동을 최소화하고 수평 크로스토크를 방지하여 화질을 개선할 수 있다.The second electrode RME2 may face the first capacitor electrode CPE1 of the active layer ACTL. The first capacitor C1 may be formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2, and may also be formed between the first capacitor electrode CPE1 and the second electrode RME2. Accordingly, the display device 10 overlaps the second electrode RME2 of the third metal layer MTL3 with the first capacitor electrode CPE1 of the active layer ACTL, and the second capacitor electrode CPE1 of the first metal layer MTL1. By electrically connecting to (CPE2), capacitance capacity can be secured by forming a double first capacitor (C1), and coupling capacitance between pixel circuits can be reduced. The display device 10 covers the first capacitor electrode CPE1 of the second pixel SP2 with the second electrode RME2, thereby minimizing the variation caused by the coupling capacitor of the first capacitor electrode CPE1 and reducing the horizontal cross Image quality can be improved by preventing torque.

제2 정렬 라인(AL2)의 제3 부분(AL2c)은 분리되어 제3 전극(RME3)이 될 수 있다. 제3 전극(RME3)은 제3 화소(SP3)의 화소 회로와 중첩할 수 있다. 제3 전극(RME3)은 제21 컨택홀(CNT21)을 통해 제17 연결 전극(CE17)에 접속될 수 있고, 제17 연결 전극(CE17)은 제20 컨택홀(CNT20)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다.The third portion AL2c of the second alignment line AL2 may be separated to form the third electrode RME3. The third electrode RME3 may overlap the pixel circuit of the third pixel SP3. The third electrode (RME3) may be connected to the 17th connection electrode (CE17) through the 21st contact hole (CNT21), and the 17th connection electrode (CE17) may be connected to the second capacitor electrode through the 20th contact hole (CNT20). It can be connected to (CPE2).

제3 전극(RME3)은 액티브층(ACTL)의 제1 커패시터 전극(CPE1)과 마주할 수 있다. 제1 커패시터(C1)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2) 사이에 형성될 수 있고, 제1 커패시터 전극(CPE1) 및 제3 전극(RME3) 사이에서도 형성될 수 있다. 따라서, 표시 장치(10)는 제3 금속층(MTL3)의 제3 전극(RME3)을 액티브층(ACTL)의 제1 커패시터 전극(CPE1)과 중첩하고, 제1 금속층(MTL1)의 제2 커패시터 전극(CPE2)과 전기적으로 연결함으로써, 제1 커패시터(C1)를 이중으로 형성하여 커패시턴스 용량을 확보할 수 있고, 화소 회로들 간의 커플링 커패시턴스를 감소시킬 수 있다. 표시 장치(10)는 제3 전극(RME3)으로 제3 화소(SP3)의 제1 커패시터 전극(CPE1)을 덮음으로써, 제1 커패시터 전극(CPE1)의 커플링 커패시터에 의한 변동을 최소화하고 수평 크로스토크를 방지하여 화질을 개선할 수 있다.The third electrode (RME3) may face the first capacitor electrode (CPE1) of the active layer (ACTL). The first capacitor C1 may be formed between the first capacitor electrode CPE1 and the second capacitor electrode CPE2, and may also be formed between the first capacitor electrode CPE1 and the third electrode RME3. Accordingly, the display device 10 overlaps the third electrode RME3 of the third metal layer MTL3 with the first capacitor electrode CPE1 of the active layer ACTL, and the second capacitor electrode of the first metal layer MTL1. By electrically connecting to (CPE2), capacitance capacity can be secured by forming a double first capacitor (C1), and coupling capacitance between pixel circuits can be reduced. The display device 10 covers the first capacitor electrode (CPE1) of the third pixel (SP3) with the third electrode (RME3), thereby minimizing the variation caused by the coupling capacitor of the first capacitor electrode (CPE1) and Image quality can be improved by preventing torque.

제2 정렬 라인(AL2)은 분리되어 제4 전극(RME4)이 될 수 있다. 제4 전극(RME4)은 초기화 전압 라인(VIL), 제1 내지 제3 데이터 라인(DL1, DL2, DL3)과 중첩할 수 있다. 제4 전극(RME4)은 제23 컨택홀(CNT23)을 통해 제18 연결 전극(CE18)에 접속될 수 있고, 제18 연결 전극(CE18)은 제22 컨택홀(CNT22)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다. 제4 전극(RME4)은 제34 컨택홀(CNT34)을 통해 제3 화소(SP3)의 제1 컨택 전극(CTE1)에 접속될 수 있다. 제4 전극(RME4)은 제3 화소(SP3)의 화소 회로로부터 수신된 구동 전류를 제1 컨택 전극(CTE1)에 공급할 수 있다.The second alignment line AL2 may be separated to form the fourth electrode RME4. The fourth electrode RME4 may overlap the initialization voltage line VIL and the first to third data lines DL1, DL2, and DL3. The fourth electrode (RME4) may be connected to the 18th connection electrode (CE18) through the 23rd contact hole (CNT23), and the 18th connection electrode (CE18) may be connected to the second capacitor electrode through the 22nd contact hole (CNT22). It can be connected to (CPE2). The fourth electrode RME4 may be connected to the first contact electrode CTE1 of the third pixel SP3 through the 34th contact hole CNT34. The fourth electrode RME4 may supply the driving current received from the pixel circuit of the third pixel SP3 to the first contact electrode CTE1.

제2 정렬 라인(AL2)은 분리되어 제5 전극(RME5)이 될 수 있다. 제5 전극(RME5)은 제n-1 및 제n 수직 게이트 라인(VGLn-1, VGLn)과 중첩할 수 있다. 제5 전극(RME5)은 제8 컨택홀(CNT8)을 통해 제6 연결 전극(CE6)에 접속될 수 있고, 제6 연결 전극(CE6)은 제6 컨택홀(CNT6)을 통해 제2 커패시터 전극(CPE2)에 접속될 수 있다.The second alignment line AL2 may be separated to form the fifth electrode RME5. The fifth electrode RME5 may overlap the n-1th and nth vertical gate lines VGLn-1 and VGLn. The fifth electrode (RME5) may be connected to the sixth connection electrode (CE6) through the eighth contact hole (CNT8), and the sixth connection electrode (CE6) may be connected to the second capacitor electrode through the sixth contact hole (CNT6). It can be connected to (CPE2).

도 14 및 도 15에서, 제1 절연막(PAS1)은 비아층(VIA), 제3 금속층(MTL3), 및 뱅크(BNK) 상에 배치될 수 있다. 제1 절연막(PAS1)은 제3 금속층(MTL3)과 발광 소자(ED)를 절연시킬 수 있다. 제2 절연막(PAS2)은 제1 절연막(PAS1) 및 발광 소자(ED)의 상부에 배치될 수 있다. 제3 절연막(PAS3)은 제2 절연막(PAS2) 및 제4 금속층(MTL4) 상에 배치될 수 있다. 제2 및 제3 절연막(PAS2, PAS3)은 제1 내지 제3 접촉 전극(CTE1, CTE2, CTE3) 각각을 절연시킬 수 있다.14 and 15 , the first insulating layer PAS1 may be disposed on the via layer VIA, the third metal layer MTL3, and the bank BNK. The first insulating layer PAS1 may insulate the third metal layer MTL3 and the light emitting device ED. The second insulating layer PAS2 may be disposed on the first insulating layer PAS1 and the light emitting device ED. The third insulating layer PAS3 may be disposed on the second insulating layer PAS2 and the fourth metal layer MTL4. The second and third insulating films PAS2 and PAS3 may insulate the first to third contact electrodes CTE1, CTE2, and CTE3, respectively.

도 16은 다른 실시예에 따른 표시 장치에서, 제3 금속층, 뱅크, 발광 소자, 제4 금속층, 및 분리부를 나타내는 평면도이다. 도 16의 표시 장치는 도 13의 표시 장치에서 제1 정렬 라인(AL1)의 분리부(ROP)의 구성을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.FIG. 16 is a plan view showing a third metal layer, a bank, a light emitting device, a fourth metal layer, and a separator in a display device according to another embodiment. The display device of FIG. 16 has a different configuration of the separation portion ROP of the first alignment line AL1 from the display device of FIG. 13, and the same configuration as the above-described configuration will be briefly described or omitted.

도 16을 참조하면, 제1 및 제2 정렬 라인(AL1, AL2)은 비아층(VIA) 상의 제3 금속층(MTL3)에 배치될 수 있다. 제1 및 제2 정렬 라인(AL1, AL2)은 분리부(ROP)에 의해 행(Row) 단위로 분리될 수 있다.Referring to FIG. 16 , the first and second alignment lines AL1 and AL2 may be disposed on the third metal layer MTL3 on the via layer VIA. The first and second alignment lines AL1 and AL2 may be separated in row units by a separator ROP.

제1 정렬 라인(AL1)은 행(Row) 단위로 분리되어 발광 소자들(ED)의 애노드 전극이 될 수 있으나, 이에 한정되지 않는다.The first alignment line AL1 may be separated in rows to serve as an anode electrode of the light emitting elements ED, but is not limited thereto.

제2 정렬 라인(AL2)은 행(Row) 단위로 분리되고 연결부(CNP)가 제거됨으로써, 제1 내지 제5 전극(RME1, RME2, RME3, RME4, RME5)이 될 수 있다.The second alignment line AL2 is separated by row and the connection portion CNP is removed, thereby forming the first to fifth electrodes RME1, RME2, RME3, RME4, and RME5.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will be able to understand it. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

100: 표시 패널 210: 연성 필름
220: 표시 구동부 230: 회로 보드
240: 타이밍 제어부 250: 전원 공급부
SP1, SP2, SP3: 제1 내지 제3 화소
DL1, DL2, DL3: 제1 내지 제3 데이터 라인
VGL: 수직 게이트 라인 HGL: 수평 게이트 라인
BGL: 보조 게이트 라인 VDL: 제1 전압 라인
HVDL: 수평 전압 라인 VVSL: 수직 전압 라인
VSL: 제2 전압 라인 VIL: 초기화 전압 라인
ST1, ST2, ST3: 제1 내지 제3 트랜지스터
AL1, AL2: 제1 및 제2 정렬 라인
ED1, ED2: 제1 및 제2 발광 소자
RME1, RME2, RME3, RME4, RME5: 제1 내지 제5 전극
CTE1, CTE2, CTE3: 제1 내지 제3 접촉 전극100: display panel 210: flexible film
220: display driving unit 230: circuit board
240: timing control unit 250: power supply unit
SP1, SP2, SP3: 1st to 3rd pixels
DL1, DL2, DL3: first to third data lines
VGL: Vertical gate line HGL: Horizontal gate line
BGL: Secondary gate line VDL: Primary voltage line
HVDL: horizontal voltage line VVSL: vertical voltage line
VSL: Second voltage line VIL: Initialization voltage line
ST1, ST2, ST3: first to third transistors
AL1, AL2: first and second alignment lines
ED1, ED2: first and second light emitting elements
RME1, RME2, RME3, RME4, RME5: first to fifth electrodes
CTE1, CTE2, CTE3: first to third contact electrodes

Claims (20)

기판 상의 제1 금속층, 상기 제1 금속층 상의 액티브층, 및 상기 액티브층 상의 제2 금속층에 배치된 제1 화소의 화소 회로;
상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 화소의 화소 회로와 중첩하는 제1 전극;
상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로와 제1 방향으로 이격된 제2 화소의 화소 회로;
상기 제3 금속층에 배치되어 상기 제2 화소의 화소 회로와 중첩하는 제2 전극;
상기 제3 금속층에 배치되어 제1 방향으로 연장되는 정렬 라인; 및
상기 제3 금속층 상에서 상기 정렬 라인과 상기 제1 전극의 사이, 및 상기 정렬 라인과 상기 제2 전극의 사이에 정렬되는 복수의 발광 소자를 포함하는 표시 장치.a pixel circuit of a first pixel disposed on a first metal layer on a substrate, an active layer on the first metal layer, and a second metal layer on the active layer;
a first electrode disposed on a third metal layer on the second metal layer and overlapping a pixel circuit of the first pixel;
a pixel circuit of a second pixel disposed on the first metal layer, the active layer, and the second metal layer and spaced apart from the pixel circuit of the first pixel in a first direction;
a second electrode disposed on the third metal layer and overlapping a pixel circuit of the second pixel;
an alignment line disposed on the third metal layer and extending in a first direction; and
A display device comprising a plurality of light emitting elements aligned between the alignment line and the first electrode and between the alignment line and the second electrode on the third metal layer. 제1 항에 있어서,
상기 제1 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고,
상기 제1 전극은 상기 제1 화소의 제1 커패시터 전극과 중첩하고, 상기 제1 화소의 제2 커패시터 전극과 전기적으로 연결되는 표시 장치.According to claim 1,
The pixel circuit of the first pixel includes a first capacitor electrode disposed on the active layer and a second capacitor electrode disposed on the first metal layer,
The first electrode overlaps a first capacitor electrode of the first pixel and is electrically connected to a second capacitor electrode of the first pixel. 제1 항에 있어서,
상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 저전위 라인;
상기 제3 금속층 상의 제4 금속층에 배치되어 상기 제1 전극 및 상기 복수의 발광 소자 사이에 접속되는 제1 접촉 전극; 및
상기 제4 금속층에 배치되어 상기 복수의 발광 소자 및 상기 저전위 라인 사이에 접속되는 제2 접촉 전극을 더 포함하는 표시 장치.According to claim 1,
a low-potential line disposed on the second metal layer and extending in a second direction intersecting the first direction;
a first contact electrode disposed on a fourth metal layer on the third metal layer and connected between the first electrode and the plurality of light emitting elements; and
The display device further includes a second contact electrode disposed on the fourth metal layer and connected between the plurality of light-emitting elements and the low-potential line. 제1 항에 있어서,
상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로 및 상기 제2 화소의 화소 회로 사이에 배치된 제3 화소의 화소 회로; 및
상기 제3 금속층에 배치되어 상기 제3 화소의 화소 회로와 중첩하는 제3 전극을 더 포함하는 표시 장치.According to claim 1,
a pixel circuit of a third pixel disposed on the first metal layer, the active layer, and the second metal layer and disposed between the pixel circuit of the first pixel and the pixel circuit of the second pixel; and
The display device further includes a third electrode disposed on the third metal layer and overlapping a pixel circuit of the third pixel. 제4 항에 있어서,
상기 제3 금속층에 배치되어 상기 정렬 라인을 사이에 두고 상기 제3 전극으로부터 이격되며, 상기 제3 화소의 화소 회로에 접속된 제4 전극을 더 포함하는 표시 장치.According to clause 4,
The display device further includes a fourth electrode disposed on the third metal layer, spaced apart from the third electrode with the alignment line therebetween, and connected to a pixel circuit of the third pixel. 제1 항에 있어서,
상기 제2 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고,
상기 제2 전극은 상기 제2 화소의 제1 커패시터 전극과 중첩하고, 상기 제2 화소의 제2 커패시터 전극과 전기적으로 연결되는 표시 장치.According to claim 1,
The pixel circuit of the second pixel includes a first capacitor electrode disposed on the active layer and a second capacitor electrode disposed on the first metal layer,
The second electrode overlaps the first capacitor electrode of the second pixel and is electrically connected to the second capacitor electrode of the second pixel. 제1 항에 있어서,
상기 제1 전극 및 상기 제2 전극 상에 배치되어 상기 제1 전극 및 상기 제2 전극 사이에 배치된 오픈부를 포함하는 뱅크를 더 포함하는 표시 장치.According to claim 1,
The display device further includes a bank disposed on the first electrode and the second electrode and including an open portion disposed between the first electrode and the second electrode. 제7 항에 있어서,
상기 뱅크는 상기 제1 방향으로 연장되는 발광부를 더 포함하고,
상기 복수의 발광 소자는 상기 발광부에 배치되는 표시 장치.According to clause 7,
The bank further includes a light emitting unit extending in the first direction,
A display device wherein the plurality of light emitting elements are disposed in the light emitting unit. 제1 항에 있어서,
상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 화소의 화소 회로 및 상기 제2 화소의 화소 회로에 게이트 신호를 공급하는 게이트 라인을 더 포함하고,
상기 게이트 라인은 상기 제1 화소의 화소 회로 및 상기 제2 화소의 화소 회로 사이에 배치되는 표시 장치.According to claim 1,
It further includes a gate line disposed on the second metal layer and extending in a second direction intersecting the first direction, and supplying a gate signal to the pixel circuit of the first pixel and the pixel circuit of the second pixel,
The gate line is disposed between the pixel circuit of the first pixel and the pixel circuit of the second pixel. 기판 상의 제1 금속층, 상기 제1 금속층 상의 액티브층, 및 상기 액티브층 상의 제2 금속층에 배치된 제1 화소의 화소 회로;
상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 화소의 화소 회로와 중첩하는 제1 전극;
상기 제1 금속층, 상기 액티브층, 및 상기 제2 금속층에 배치되고 상기 제1 화소의 화소 회로와 제1 방향으로 이격된 제2 화소의 화소 회로;
상기 제3 금속층에 배치되어 상기 제2 화소의 화소 회로와 중첩하는 제2 전극; 및
상기 제1 전극 및 상기 제2 전극 상에 배치되어 상기 제1 전극 및 상기 제2 전극 사이에 배치된 오픈부를 포함하는 뱅크를 포함하는 표시 장치.a pixel circuit of a first pixel disposed on a first metal layer on a substrate, an active layer on the first metal layer, and a second metal layer on the active layer;
a first electrode disposed on a third metal layer on the second metal layer and overlapping a pixel circuit of the first pixel;
a pixel circuit of a second pixel disposed on the first metal layer, the active layer, and the second metal layer and spaced apart from the pixel circuit of the first pixel in a first direction;
a second electrode disposed on the third metal layer and overlapping a pixel circuit of the second pixel; and
A display device comprising a bank disposed on the first electrode and the second electrode and including an open portion disposed between the first electrode and the second electrode. 제10 항에 있어서,
상기 제3 금속층에 배치되어 상기 제1 전극 및 상기 제2 전극과 상기 제1 방향과 교차하는 제2 방향으로 이격된 정렬 라인; 및
상기 정렬 라인과 상기 제1 전극의 사이에 정렬되는 복수의 발광 소자를 더 포함하는 표시 장치.According to claim 10,
an alignment line disposed on the third metal layer and spaced apart from the first electrode and the second electrode in a second direction intersecting the first direction; and
A display device further comprising a plurality of light emitting elements aligned between the alignment line and the first electrode. 제11 항에 있어서,
상기 뱅크는 상기 정렬 라인과 상기 제1 전극 사이의 영역과 중첩하는 발광부를 더 포함하고,
상기 복수의 발광 소자는 상기 발광부에 배치되는 표시 장치.According to claim 11,
The bank further includes a light emitting portion overlapping an area between the alignment line and the first electrode,
A display device wherein the plurality of light emitting elements are disposed in the light emitting unit. 제11 항에 있어서,
상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 저전위 라인;
상기 제3 금속층 상의 제4 금속층에 배치되어 상기 제1 전극 및 상기 복수의 발광 소자 사이에 접속되는 제1 접촉 전극; 및
상기 제4 금속층에 배치되어 상기 복수의 발광 소자 및 상기 저전위 라인 사이에 접속되는 제2 접촉 전극을 더 포함하는 표시 장치.According to claim 11,
a low-potential line disposed on the second metal layer and extending in a second direction intersecting the first direction;
a first contact electrode disposed on a fourth metal layer on the third metal layer and connected between the first electrode and the plurality of light emitting elements; and
The display device further includes a second contact electrode disposed on the fourth metal layer and connected between the plurality of light-emitting elements and the low-potential line. 제10 항에 있어서,
상기 제3 금속층에 배치되어 상기 제1 전극 및 상기 제2 전극과 상기 제1 방향과 교차하는 제2 방향으로 이격된 정렬 라인; 및
상기 정렬 라인과 상기 제2 전극의 사이에 정렬되는 복수의 발광 소자를 더 포함하는 표시 장치.According to claim 10,
an alignment line disposed on the third metal layer and spaced apart from the first electrode and the second electrode in a second direction intersecting the first direction; and
A display device further comprising a plurality of light emitting elements aligned between the alignment line and the second electrode. 제14 항에 있어서,
상기 제2 금속층에 배치되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 저전위 라인;
상기 제3 금속층 상의 제4 금속층에 배치되어 상기 제2 전극 및 상기 복수의 발광 소자 사이에 접속되는 제1 접촉 전극; 및
상기 제4 금속층에 배치되어 상기 복수의 발광 소자 및 상기 저전위 라인 사이에 접속되는 제2 접촉 전극을 더 포함하는 표시 장치.According to claim 14,
a low-potential line disposed on the second metal layer and extending in a second direction intersecting the first direction;
a first contact electrode disposed on a fourth metal layer on the third metal layer and connected between the second electrode and the plurality of light emitting elements; and
The display device further includes a second contact electrode disposed on the fourth metal layer and connected between the plurality of light-emitting elements and the low-potential line. 제10 항에 있어서,
상기 제1 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고,
상기 제1 전극은 상기 제1 화소의 제1 커패시터 전극과 중첩하고, 상기 제1 화소의 제2 커패시터 전극과 전기적으로 연결되는 표시 장치.According to claim 10,
The pixel circuit of the first pixel includes a first capacitor electrode disposed on the active layer and a second capacitor electrode disposed on the first metal layer,
The first electrode overlaps a first capacitor electrode of the first pixel and is electrically connected to a second capacitor electrode of the first pixel. 제10 항에 있어서,
상기 제2 화소의 화소 회로는 상기 액티브층에 배치된 제1 커패시터 전극, 및 상기 제1 금속층에 배치된 제2 커패시터 전극을 포함하고,
상기 제2 전극은 상기 제2 화소의 제1 커패시터 전극과 중첩하고, 상기 제2 화소의 제2 커패시터 전극과 전기적으로 연결되는 표시 장치.According to claim 10,
The pixel circuit of the second pixel includes a first capacitor electrode disposed on the active layer and a second capacitor electrode disposed on the first metal layer,
The second electrode overlaps the first capacitor electrode of the second pixel and is electrically connected to the second capacitor electrode of the second pixel. 기판 상의 제1 금속층에 배치되어 제1 방향으로 연장되는 제1 전압 라인;
상기 제1 금속층 상의 액티브층에 배치되어 상기 제1 전압 라인에 전기적으로 연결된 드레인 전극, 상기 액티브층에 배치된 소스 전극, 및 상기 액티브층 상의 제2 금속층에 배치된 게이트 전극을 포함하는 제1 트랜지스터;
상기 액티브층에 배치되어 상기 제1 트랜지스터의 게이트 전극에 전기적으로 연결된 제1 커패시터 전극;
상기 제1 금속층에 배치되어 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극;
상기 제2 금속층 상의 제3 금속층에 배치되어 상기 제1 커패시터 전극과 중첩하고, 상기 제2 커패시터 전극과 전기적으로 연결되는 제1 전극;
상기 제3 금속층에 배치되어 상기 제1 방향으로 연장되는 정렬 라인; 및
상기 제3 금속층 상에서 상기 정렬 라인과 상기 제1 전극 사이에 정렬되는 복수의 발광 소자를 포함하는 표시 장치.a first voltage line disposed on the first metal layer on the substrate and extending in a first direction;
A first transistor including a drain electrode disposed in an active layer on the first metal layer and electrically connected to the first voltage line, a source electrode disposed in the active layer, and a gate electrode disposed in a second metal layer on the active layer. ;
a first capacitor electrode disposed on the active layer and electrically connected to the gate electrode of the first transistor;
a second capacitor electrode disposed on the first metal layer and overlapping the first capacitor electrode;
a first electrode disposed on a third metal layer on the second metal layer, overlapping with the first capacitor electrode, and electrically connected to the second capacitor electrode;
an alignment line disposed on the third metal layer and extending in the first direction; and
A display device including a plurality of light emitting elements aligned between the alignment line and the first electrode on the third metal layer. 제18 항에 있어서,
상기 제1 금속층에 배치되어 상기 제1 방향으로 연장되는 데이터 라인; 및
상기 데이터 라인 및 상기 제1 커패시터 전극을 전기적으로 연결하는 제2 트랜지스터를 더 포함하는 표시 장치.According to clause 18,
a data line disposed on the first metal layer and extending in the first direction; and
The display device further includes a second transistor electrically connecting the data line and the first capacitor electrode. 제18 항에 있어서,
상기 제1 금속층에 배치되어 상기 제1 방향으로 연장되는 초기화 전압 라인; 및
상기 초기화 전압 라인 및 상기 제2 커패시터 전극을 전기적으로 연결하는 제3 트랜지스터를 더 포함하는 표시 장치.
According to clause 18,
an initialization voltage line disposed on the first metal layer and extending in the first direction; and
The display device further includes a third transistor electrically connecting the initialization voltage line and the second capacitor electrode.
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