KR102532203B1 - 전압 생성기, 전압 파형 생성기, 반도체 소자 제조 장치, 전압 파형 발생 방법 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

일부 실시예들에 따른 전압 생성기는 서로 다른 세 레벨의 전압을 출력 단자에 인가하도록 구성된 펄스 회로; 및 상기 출력 단자에 슬로프 전압을 인가하도록 구성된 슬로프 회로를 포함하고, 상기 슬로프 회로는, 상기 출력 단자에 연결된 용량성 부하로부터 전류를 인출하도록 구성된 인덕터를 포함할 수 있다.

Description

전압 생성기, 전압 파형 생성기, 반도체 소자 제조 장치, 전압 파형 발생 방법 및 반도체 소자의 제조 방법{Voltage generator, voltage waveform generator, semiconductor device manufacturing apparatus, voltage waveform generating method, and semiconductor device manufacturing method}
본 발명의 기술적 사상은 전압 생성기, 전압 파형 생성기, 반도체 소자 제조 장치, 전압 파형 발생 방법 및 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 박막의 증착 공정 및 식각 공정을 포함하는 다양한 단위 공정을 통해 제조된다. 단위 공정의 일 예로서, 플라즈마 공정은, 물질막의 식각 및 증착을 수행하는 반도체 소자 제조 장치에서 수행된다. 제조하고자 하는 반도체 소자의 미세화 및 고집적화에 따라, 플라즈마 공정의 미세한 오차가 반도체 제품 품질에 미치는 영향의 중요성이 증대되고 있다. 따라서, 반도체 설비 내에서 플라즈마 반응 및 에너지를 정밀하게 제어하여 반도체 설비의 성능을 개선하는 방안이 요구된다.
본 개시의 기술적 사상이 해결하려는 과제는 사용자가 설정한 임의 파형을 발생하여 반도체 설비의 성능을 개선할 수 있는 전압 생생기를 제공하는 데에 있다.
또한, 본 개시의 기술적 사상이 해결하려고 과제는 사용자가 설정한 임의 파형을 갖는 전력을 제공하여 플라즈마의 이온 에너지를 제어할 수 있는 전압 파형 생성기, 반도체 소자 제조 장치, 전압 파형 발생 방법 및 반도체 소자의 제조 방법을 제공하는 데에 있다.
상술한 과제를 해결하기 위한, 예시적 실시예들에 따른 생성기는 서로 다른 세 레벨의 전압을 출력 단자에 인가하도록 구성된 펄스 회로; 및 상기 출력 단자에 슬로프 전압을 인가하도록 구성된 슬로프 회로를 포함하고, 상기 슬로프 회로는, 상기 출력 단자에 연결된 용량성 부하로부터 전류를 인출하도록 구성된 인덕터를 포함할 수 있다.
예시적 실시예들에 따른 전압 파형 생성기는 제1 및 제2 레벨의 전압을 출력 단자에 인가하도록 구성된 펄스 회로 및 슬로프 전압을 상기 출력 단자에 인가하도록 구성된 슬로프 회로를 포함하는 전압 생성기; 및 제1 구간에서 상기 출력 단자의 전압이 상기 제1 레벨로 유지되고, 상기 제1 구간에 후속하는 제2 구간에서 상기 출력 단자의 전압이 상기 제1 레벨로 유지되고, 상기 제2 구간에 후속하는 제3 구간에서 상기 제2 레벨로부터 하강하는 슬로프 전압이 인가되도록, 상기 전압 생성기를 제어하도록 구성된 컨트롤러를 포함하고, 상기 슬로프 회로는 인덕터를 포함하고, 상기 인덕터의 전류를 사용하여 상기 출력 단자에 연결된 용량성 부하를 방전시킴으로써 상기 슬로프 전압을 인가할 수 있다.
예시적 실시예들에 따른 반도체 소자 제조 장치는, 전압 파형 생성기 및 챔버를 포함하되, 상기 전압 파형 생성기는, 적어도 세 개의 이상의 상이한 레벨들의 전압을 출력하도록 구성된 적어도 하나의 펄스 회로; 슬로프 전압을 출력하도록 구성된 적어도 하나의 슬로프 회로를 포함하고, 상기 적어도 하나의 슬로프 회로는, 상기 슬로프 전압의 생성에 사용되는 전류를 생성하도록 구성된 인덕터를 포함할 수 있다.
예시적 실시예들에 따른 전압 파형 발생 방법은 제1 구간 동안, 제1 DC 전압원을 용량성 부하에 연결하고, 제2 DC 전압원을 플로팅시키고, 제3 DC 전압원을 인덕터에 연결하는 단계; 제2 구간 동안, 상기 제3 DC 전압원을 상기 인덕터로부터 분리하고 상기 인덕터의 전류가 흐를 수 있는 루프를 형성하는 단계; 및 제3 구간 동안, 상기 제1 DC 전압원을 플로팅시키고, 상기 제2 DC 전압원을 상기 용량성 부하에 다이오드를 통해서 연결하고, 상기 용량성 부하를 상기 인덕터와 연결하는 단계를 포함할 수 있다.
일부 실시예들에 따른 반도체 소자의 제조 방법은 챔버 내에 플라즈마를 생성하는 단계; 및 생성된 상기 플라즈마를 이용하여 반도체 웨이퍼에 대한 반도체 공정을 수행하는 단계를 포함하고, 상기 플라즈마를 생성하는 단계는, 상기 플라즈마를 생성하기 위한 제1 전력을 인가하는 단계; 및 상기 플라즈마의 이온 에너지를 제어하기 위한 제2 전력을 인가하는 단계; 상기 제2 전력을 생성하는 단계는, 제1 주기 동안 순차로 도래하는 제1 펄스 및 제1 슬로프를 포함하는 제1 전압 파형을 인가하는 단계; 및 상기 제1 주기에 후속하는 제2 주기 동안 순차로 도래하는 제2 펄스 및 제2 슬로프를 포함하는 제2 전압 파형을 인가하는 단계를 포함하되 상기 제2 펄스의 크기는 상기 제1 펄스의 크기와 다를 수 있다.
본 발명의 기술적 사상에 따르면, 본 개시의 기술적 사상에 따르면, 반도체 설비의 설정 파형 발생기는 캐스케이드 연결된 펄스 회로와 슬로프 회로를 포함하고, 슬로프 회로에 포함된 스위치 소자의 천이 구간을 제어함으로써 사용자가 설정한 고전압 및 고속의 임의 파형을 발생시킬 수 있다. 발생된 임의 파형을 이용하여 반도체 설비에서 수행되는 반도체 공정을 정밀하게 제어할 수 있고, 이로써, 반도체 설비의 성능을 개선할 수 있다.
또한, 본 개시의 기술적 사상에 따르면, 파형 발생기에서 발생된 파형을 플라즈마 처리 장치에 인가함으로써, 플라즈마에 의해 활성화된 전자 및 이온을 정밀하게 제어할 수 있다. 예를 들어, 플라즈마 처리 장치에서 식각 공정을 수행하는 경우, 임의 파형의 인가에 의해, 식각률, 종횡비, 식각 패턴, 선택비 등과 같은 식각 성능을 개선할 수 있다.
도 1은 일부 실시예들에 따른 반도체 소자 제조 장치를 개략적으로 나타내는 블록도이다.
도 2는 일부 실시예들에 따른 전압 생성기(110)를 설명하기 위한 회로도이다.
도 3은 일부 실시예들에 따른 전압 생성기를 이용한 전압 파형 발생 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4c는 도 2의 전압 생성기의 동작을 설명하기 위한 회로도들이다.
도 5a 내지 도 5c는 도 2의 전압 생성기의 동작 방식을 설명하기 위한 그래프들이다.
도 7은 일부 실시예들에 따른 반도체 소자 제조 장치를 개략적으로 나타내는 블록도이다.
도 8은 도 7의 전압 생성기를 설명하기 위한 회로도이다.
도 9는 일부 실시예들에 따른 전압 생성기를 이용한 전압 파형 발생 방법을 설명하기 위한 순서도이다.
도 10은 도 8의 전압 생성기의 동작 방식을 그래프이다.
도 11 내지 도 18은 도 8의 전압 생성기의 동작 방식을 설명하기 위한 회로도들이다.
도 19는 일부 실시예들에 따른 전압 발생기가 출력하는 전압을 설명하기 위한 그래프이다.
도 20 내지 도 22는 일부 실시예들에 따른 반도체 소자 제조 장치를 개략적으로 나타내는 블록도들이다.
도 23은 일부 실시예들에 따른 반도체 소자 제조 장치를 설명하기 위한 블록도이다.
도 24는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 25a는 RF 전력에 의해 플라즈마 이온에 에너지를 공급하는 경우 플라즈마 이온 에너지 분포를 나타낸 그래프이다.
도 25b는 도 25a의 에너지 분포를 갖는 플라즈마 이온에 의한 식각 결과물을 도시한 단면도이다.
도 26a는 일부 실시예들에 따른 전압 파형을 이용한 플라즈마 공정시 플라즈마 이온들의 에너지 분포를 도시한 그래프이다.
도 26b는 도 26a의 에너지 분포를 갖는 플라즈마 이온에 의한 식각 결과물을 도시한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 일부 실시예들에 따른 반도체 소자 제조 장치(10)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 소자 제조 장치(10)는 전압 파형 생성기 (VOLTAGE WAVEFROM GENERATEOR, 100) 및 챔버(CB)를 포함할 수 있다. 전압 파형 생성기(100)는 사용자가 설정한 소정의 파형을 갖는 출력 전압(Vout)을 생성할 수 있고, 생성된 출력 전압(Vout)을 챔버(CB)에 제공할 수 있다. 예를 들어, 설정 파형은 수 kHz 내지 수 MHz의 주파수를 가질 수 있고, 수십 V 내지 수십 kV의 임의의 가변 전압 레벨로 출력될 수 있다. 챔버(CB) 내에는 공정이 수행될 반도체 웨이퍼가 배치될 수 있고, 챔버(CB)에 제공된 출력 전압을 이용하여 반도체 웨이퍼에 대해 공정을 수행할 수 있다.
전압 파형 생성기(100)는 전압 생성기(110) 및 컨트롤러(CONTROLLER, 120)를 포함할 수 있다. 전압 생성기(110)는 출력 전압(Vout)을 생성하기 위한 회로 장치를 포함할 수 있다. 컨트롤러(120)는 전압 생성기(110)를 제어하기 위한 회로일 수 있다. 전압 생성기(110)는 적어도 하나의 펄스 회로(110a) 및 적어도 하나의 슬로프 회로(110b)를 포함할 수 있다. 일부 실시예들에 따르면, 펄스 회로(110a)는 서로 다른 세 레벨의 전압을 출력할 수 있다. 슬로프 회로(110b)는 슬로프 파형을 갖는 가변의 전압을 생성할 수 있다. 펄스 회로들(110a)의 개수 및 슬로프 회로들(110b)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
도 2는 일부 실시예들에 따른 전압 생성기(110)의 예시를 나타내는 회로도이다.
도 2를 참조하면, 전압 생성기(110)는 펄스 회로(110a) 및 슬로프 회로(110b)를 포함할 수 있다. 일부 실시예들에 따르면, 펄스 회로(110a)와 슬로프 회로(110b)는 병렬로 연결될 수 있다. 일부 실시예들에 따르면, 펄스 회로(110a)와 슬로프 회로(110b)는 출력 전압(Vout)을 출력하는 출력 단자(Nout)와 기준 전위를 제공하는 그라운드(GND) 사이에 병렬로 연결될 수 있다. 출력 단자(Nout)에 챔버(CB)가 추가로 연결될 수 있으며, 여기서 챔버(CB)는 용량성 부하, 예컨대 커패시터로 모델링 될 수 있다.
펄스 회로(110a)는 제1, 제2 전압원들(VS1, VS2), 제1 내지 제3 다이오드들(Di1, Di2, Di3) 및 제1 내지 제4 스위치 소자들(SW1, SW2, SW3, SW4)을 포함할 수 있다.
제1 및 제2 전압원들(VS1, VS2)은 기준 단자(Nref)에 연결될 수 있다. 기준 단자(Nref)는 그라운드(GND)에 연결되어 펄스 회로(110a)에 기준 전위(예컨대, 0 전위)를 제공할 수 있다. 제1 전압원(VS1)의 - 단자는 기준 단자(Nref)에 연결되고, 제2 전압원(VS2)의 + 단자는 기준 단자(Nref)에 연결될 수 있다. 일부 실시예들에 따르면, 제1 및 제2 전압원들(VS1, VS2)은 각각 순서대로 제1 및 제2 전압(V1, V2)을 출력할 수 있다.. 일부 실시예들에 따르면, 제1 및 제2 전압원들(VS1, VS2)은 DC 전압원일 수 있으나, 이에 제한되지 않는다. 예컨대, 제1 및 제2 전압들(V1, V2)은 가변적인 값을 가질 수 있다. 일부 실시예들에 따르면, 제1 및 제2 전압들(V1, V2)의 크기는 서로 같을 수 있으나, 이에 제한되지 않는다. 예컨대, 제1 전압(V1)의 크기가 제2 전압(V2) 보다 크거나, 작을 수 있다.
제1 스위치 소자(SW1)는 제1 전압원(VS1)의 + 단자와 제1 노드(N1) 사이에 연결되고, 제1 게이트 구동 신호(G1)에 의해 제어될 수 있다. 제2 스위치 소자(SW2)는 제1 노드(N1)와 출력 단자(Nout) 사이에 연결되고, 제2 게이트 구동 신호(G2)에 의해 제어될 수 있다.
제3 스위치 소자(SW3)는 제2 전압원(VS2)의 - 단자와 제2 노드(N2) 사이에 연결되고, 제3 게이트 구동 신호(G3)에 의해 제어될 수 있다. 제4 스위치 소자(SW4)는 제2 노드(N2)와 출력 단자(Nout) 사이에 연결되고, 제4 게이트 구동 신호(G4)에 의해 제어될 수 있다. 제1 전압원(VS1)의 - 단자는 기준 단자(Nref)에 연결될 수 있다.
제1 다이오드(Di1)는 기준 단자(Nref)와 제1 노드(N1) 사이에 연결될 수 있다. 제1 다이오드(Di1)의 애노드(Anode)는 기준 단자(Nref)에 연결되고, 캐소드는 제1 단자(N1)에 연결될 수 있다. 제2 다이오드(Di2)는 기준 단자(Nref)와 제2 노드(N2) 사이에 연결될 수 있다. 제2 다이오드(Di2)의 캐소드는 기준 단자(Nref)에 연결되고, 애노드는 제2 노드(N2)에 연결될 수 있다. 제3 다이오드(Di3)는 기준 단자(Nref)와 제4 스위치 소자(SW4) 사이에 연결될 수 있다. 제3 다이오드(Di3)의 애노드는 출력 단자(Nout)에 연결되고 캐소드(Cathode)는 제4 스위치 소자(SW4)에 연결될 수 있다.
제1 및 제2 스위치 소자들(SW1, SW2)이 턴 온 되고, 제3 및 제4 스위치 소자(SW3, SW4)가 턴 오프되는 경우 펄스 회로(110a)는 양의 제1 전압(V1)을 출력할 수 있다. 제3 및 제4 스위치 소자(SW3, SW4)가 턴 온 되고, 제1 및 제2 스위치 소자들(SW1, SW2)이 턴 오프되는 경우 펄스 회로(110a)는 음의 제2 전압(V2)을 출력할 수 있다. 제2 스위치 소자(SW2)가 턴 온되고 제1, 제3 및 제4 스위치 소자(SW1, SW3, SW4)가 턴 오프되는 경우, 또는 제3 스위치 소자(SW3)가 턴 온되고 제1, 제2 및 제4 스위치 소자(SW1, SW2, SW4)가 턴 오프되는 경우 펄스 회로(110a)는 그라운드(GND) 전압 또는 0 전압를 출력할 수 있다. 이에 따라 펄스 회로(110a)는 서로 다른 세 레벨의 전압을 출력할 수 있다
슬로프 회로(110b)는 제3 전압원(VS3), 제5 내지 제7 스위치 소자들(SW5, SW6, SW7), 제4 다이오드(Di4) 및 인덕터(L)를 포함할 수 있다.
제3 전압원(VS3)의 +단자는 기준 단자(Nref)에 연결될 수 있다. 제3 전압원(VS3)은 제3 전압(V3)를 출력할 수 있다. 제3 전압원(VS3)은 DC 전압원일 수 있으나, 이에 제한되지 않는다. 예컨대, 제3 전압원(VS3)은 가변적인 전압을 출력할 수 있다.
제5 스위치 소자(SW5)는 제3 전압원(VS3)의 - 단자와 제3 노드(N3) 사이에 연결되고, 제5 게이트 구동 신호(G5)에 의해 제어될 수 있다. 제6 스위치(SW6)는 기준 단자(Nref)와 제4 노드(N4) 사이에 연결되고, 제6 게이트 구동 신호(G6)에 의해 제어될 수 있다. 제7 스위치 소자(SW7)는 제4 노드(N4)와 출력 단자(Nout) 사이에 연결되고, 제7 게이트 구동 신호(G7)에 의해 제어될 수 있다.
제3 노드(N3)와 기준 단자(Nref) 사이에 다이오드(Di4)가 연결될 수 있다. 제3 노드(N3)에 다이오드의 애노드가 연결될 수 있고, 기준 단자(Nref)에 다이오드의 캐소드가 연결될 수 있다.
슬로프 회로(110b)는 후술하듯 제3 전압원(VS3)을 이용하여 인덕터(L) 전류를 충전 시킨 후, 챔버(CB)로부터 전류를 인출하여 챔버(CB)의 전압을 변화시킴으로써, 슬로프 전압을 구현할 수 있다.
제3 노드(N3)와 제4 노드(N4) 사이에 인덕터(L)가 연결될 수 있다. 인덕터(L)는 제1 내지 제3 전압들(V1, V2, V3)의 값에 따라 결정되는 인덕턴스를 가질 수 있다.
일부 실시예들에 따르면,제1 내지 제7 스위치들(SW1, SW2, SW3, ??, SW7)은 전력 반도체 소자일 수 있다. 전력 반도체 소자는 전력의 변환이나 제어에 사용되는 반도체 소자이며, 전력 장치(Power device)라고도 지칭될 수 있다. 도 1을 참조하면, 제1 내지 제7 스위치들(SW1, SW2, SW3, ??, SW7)은 IGBT(Insulated Gate Bipolar Transistor)인 것으로 도시되었으나, 이에 제한되지 않는다. 예컨대, 제1 내지 제7 스위치들(SW1, SW2, SW3, ??, SW7)은 파워 MOSFET(Metal Oxide Semiconductor Field Effect transistor)인 것도 가능하다. 또한 도 1의 컨트롤러(120)는 제1 내지 제7 스위치들(SW1, SW2, SW3, ??, SW7)을 제어하도록 제1 내지 제7 게이트 구동 신호(G1, G2, G3, ??, G7)을 생성할 수 있다.
도 3은 일부 실시예들에 따른 전압 생성기(110)를 이용한 전압 파형 발생 방법을 설명하기 위한 순서도이다. 도 4a 내지 도 4c는 도 2의 전압 생성기(110)의 동작을 설명하기 위한 회로도들이다.
도 1 도 3 및 도 4a를 참조하면, P110에서 컨트롤러(120)는 제1 구간 동안(D1) 제1, 제2, 제5 및 제6 게이트 구동 신호(G1, G2, G5, G6)로 1을 인가하고 제3, 제4 및 제7 게이트 구동 신호(G3, G4, G7)로 0을 인가할 수 있다. 이에 따라 제1, 제2, 제5 및 제6 스위치 소자들(SW1, SW2, SW5, SW6)이 턴 온 되고, 제3, 제4 및 제7 스위치 소자들(SW3, SW4, SW7)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다.
제1 전압원(VS1)의 +단자는 제1 및 제2 스위치 소자들(SW1, SW2)을 통해 출력 단자(Nout)에 인가될 수 있다. 이에 따라 제1 전압(V1)이 출력 전압(Vout)으로 인가될 수 있다. 제2 전압원(VS2)을 경유하는 닫힌 경로는 형성되지 않아 제2 전압원(VS2)은 플로팅될 수 있다. 제3 전압원(VS3), 인덕터(L) 및 제5, 제6 스위치(SW5, SW6)로 구성된 경로가 형성되어서, 제3 전압원(VS3)에 의해 인덕터(L)가 충전될 수 있다.
도 1 도 3 및 도 4b를 참조하면, P120에서 컨트롤러(120)는 제2 구간(D2) 동안 제1, 제2 및 제6 게이트 구동 신호(G1, G2, G6)로 1을 인가하고 제3, 제4, 제5 및 제7 게이트 구동 신호(G3, G4, G5, G7) 로 0을 인가할 수 있다. 이에 따라 제1, 제2 및 제6 스위치 소자들(SW1, SW2, SW6)이 턴 온 되고, 제3, 제4, 제5 및 제7 스위치 소자들(SW3, SW4, SW5, SW7)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다.
제1 전압(V1)이 제1 및 제2 스위치 소자들(SW1, SW2)을 통해 출력 단자(Nout)에 인가될 수 있다. 제2 및 제3 전압원들(VS2, VS3)을 경유하는 닫힌 경로는 형성되지 않아 제2 및 제3 전압원들(VS2, VS3)은 플로팅될 수 있다. 인덕터(L), 제4 다이오드(Di4) 및 제6 스위치(SW6)로 구성된 닫힌 경로가 형성되는바, 인덕터(L)의 전류는 연속적으로 흐를 수 있다.
도 1 도 3 및 도 4c를 참조하면, P130에서 컨트롤러(120)는 제3 구간(D3) 동안 제3, 제4, 제5 및 제7 게이트 구동 신호(G3, G4, G5, G7)로 1을 인가하고 제1, 제2 및 제6 게이트 구동 신호(G1, G2, G6)로 0을 인가할 수 있다. 이에 따라 제3, 제4, 제5 및 제7 스위치 소자들(SW3, SW4, SW5, SW7)이 턴 온 되고, 제1, 제2 및 제6 스위치 소자들(SW1, SW2, SW6)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다.
제1 전압원(VS1)을 경유하는 닫힌 경로는 형성되지 않아 제1 전압원(VS1)은 플로팅될 수 있다. 제2 전압원(Vs2)의 - 단자가 제3 및 제4 스위치 소자(SW3, SW4)를 통해 출력 단자(Nout)에 연결될 수 있다. 제2 전압원(VS2)의 + 단자가 그라운드(GND) 단자와 연결되어 있으므로, 음의 제2 전압(V2) 출력 전압(Vout)으로 인가될 수 있다. 기준 단자(Nref)와 출력 단자(Nout) 사이에 제3 전압원(VS3)과 인덕터(L)가 직렬로 연결될 수 있다. 제3 전압원(VS3)은 제5 스위치 소자(SW5)를 경유하여 인덕터(L)와 연결될 수 있고, 인덕터(L)는 제7 스위치 소자(SW7)를 경유하여 출력 단자(Nout)에 연결될 수 있다.
이때 인덕터 전류와 실질적으로 동일한 전류가 용량성 부하로 모델링된 챔버(CB)로부터 슬로프 회로(110b)로 흘러 들어갈 수 있다. 이에 따라 챔버(CB)에 아래 수학식 1에 따른 전압 변화가 발생할 수 있다.
[수학식 1]
Figure 112018075901454-pat00001
여기서 CCB 는 챔버(CB)의 등가 커패시턴스이고, Is는 챔버로부터 인덕터(L)로 흐르는 전류에 해당할 수 있다.
이에 따라 챔버에 인가되는 전압이 제2 전압원(VS2)이 제공한 전압보다 낮아지므로(즉, 절댓값이 더 큰 음의 전압을 가지므로) 출력 전압에 슬로프가 형성될 수 있다. 일부 실시예들에 따르면, 제3 다이오드(Di3)의 동작으로 인해 펄스 회로(110a)로부터 챔버(CB)로 전류가 실질적으로 흐르지 않을 수 있다. 구체적으로 출력 전압의 하강으로 인해, 제3 다이오드(Di3)의 캐소드의 전압이 애노드의 전압보다 낮아지게 되므로 펄스 회로(110a)로부터 챔버(CB)로 전류가 흐르지 않을 수 있다. 일부 실시예들에 따르면, 챔버(CB)로부터 슬로프 회로(110b)로만 전류가 흐를 수 있다.
도 5a 내지 도 5c는 도 2의 전압 생성기(110)의 동작 방식을 설명하기 위한 그래프들이다. 구체적으로 도 5a는 도 4a 내지 도 4c의 각 구간에 대응하는 출력 단자(Nout)의 출력 전압(Vout)을 시간에 따라 도시한 그래프이다. 도 5b는 도 4a 내지 도 4c의 각 구간에 대응하는 인덕터(L) 양단의 전압 VL을 시간에 따라 도시한 그래프이다. 도 5c는 도 4a 내지 도 4c의 각 구간에 대응하여 챔버로부터 슬로프 회로로 흐르는 전류 Is를 시간에 따라 도시한 그래프이다.
도 4a 내지 도 5a를 참조하면, 제1 및 제2 구간(D1, D2) 동안 제1 전압원(VS1)이 제1 및 제2 스위치 소자들(SW1, SW2)을 경유하여 출력 단자(Nout)에 연결되는바, 출력 전압(Vout)은 제1 전압(V1)과 실질적으로 동일할 수 있다.
이어서 제3 구간(D3) 동안 용량성 부하인 챔버(CB)로부터 흘러 나오는 전류로 인해 상기의 수학식 1 따르는 전압 변화가 발생하며, 제3 구간(D3) 동안 출력 전압(Vout)의 변화의 크기, 즉 제3 구간(D3)의 출력 전압(Vout)의 최댓값와 최솟값의 차이를 Vs로 지칭하도록 한다. 여기서 출력 전압(Vout)이 절댓 값이 더 큰 음의 값으로 변화하는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 절댓 값이 더 큰 음의 값으로 변화하는 것도 가능하다.
도 4a 내지 도 4c 및 도 5b를 참조하면, 제1 구간(D1) 동안 인덕터(L)는 제3 전압원(VS3)에 의해 충전되므로 제3 전압원(VS3)의 전압이 인덕터(L)에 인가되고, 제2 구간(D2) 동안 전압이 인가되지 않는다. 제3 구간(D3) 동안 출력 전압(Vout)과 제3 전압(V3)의 전압 차에 해당하는 전압이 인가될 수 있다.
회로가 동작하기 시작하고 충분한 시간이 경과하여 정상상태에 도달하는 경우, 인덕터(L) 전류가 주기성을 갖게 되는바, 아래 수학식 2와 같이 인덕터 양단에 걸린 전압의 한 주기 적분 결과는 0일 수 있다.
[수학식 2]
Figure 112018075901454-pat00002
이를 Vs에 대해 정리하면, 아래 수학식 3과 같다.
[수학식 3]
Figure 112018075901454-pat00003
이에 따라 제1 구간(D1)의 길이 및 제2, 제3 전압(V2, V3)의 크기를 조정하여 Vs의 크기를 제어할 수 있다. 제1 내지 제3 구간(D1, D2, D3)의 길이의 합이 일정할 때, 제2 구간(D2)의 길이에 따라 제3 구간(D3)에 대한 제1 구간(D1)의 길이의 비율을 변화시킬 수 있으므로 다양한 기울기를 갖는 슬로프 전압을 구현할 수 있다. 예컨대, 제1 및 제2 구간(D1, D2)의 합(D1+D2)의 길이를 일정하게 유지하고, 제2 구간(D2)의 길이를 감소시키면서 제1 구간(D1)의 길이를 증가시키는 경우 슬로프 전압의 기울기가 커질 수 있다. 반대로, 제1 및 제2 구간(D1, D2)의 합(D1+D2)의 길이를 일정하게 유지하고, 제2 구간(D2)의 길이를 증가시키면서 제1 구간(D1)의 길이를 감소시키는 경우 슬로프 전압의 기울기가 작아질 수 있다.
컨트롤러(120)가 상술한 제1 내지 제3 구간(D1, D2, D3)의 제1 내지 제7 게이트 구동 신호들(G1, G2, G3, ?? , G7)을 전압 생성기(110)에 주기적으로 인가함으로써, 전압 생성기(110)는 챔버(CB)에 주기적인 전압 파형을 인가할 수 있다.
도 4a 내지 도 4c 및 도 5c를 참조하면, 제1 내지 제2 구간(D1, D2) 동안 챔버로부터 슬로프 회로(110b)로의 전기적 경로가 형성되지 않는바, 전류가 흐르지 않을 수 있다. 제3 구간(D3) 동안, 제3 전압원(VS3), 인덕터(L) 및 챔버(CB)를 경유하는 전기적 경로가 형성되는바, 챔버(CB)로부터 슬로프 회로(110b)로 전류가 흐를 수 있다. 이때 제1 내지 제3 전압(V1, V2, V3) 값 및 제1 내지 제3 구간(D1, D2, D3)의 길이를 고려하여 인덕터(L)의 인덕턴스를 결정함으로써, 제3 구간(D3) 동안 챔버(CB)로부터 슬로프 회로(110b)로 흐르는 전류 Is의 값이 실질적으로 일정한 전류 값(I0)으로 유지될 수 있다. 하지만 이에 제한되는 것은 아니고, 제3 구간(D3)에서 챔버(CB)로부터 슬로프 회로(110b)로 흐르는 전류 값은 변할 수 있다.
도 6a 내지 도 6c는 도 1 및 도 2의 전압 생성기(110)를 설계하는 방법을 설명하기 위한 그래프들이다. 보다 구체적으로, 도 6a 내지 도 6c는 도 1 및 도 2의 전압 생성기(110)에 포함된 인덕터(L)의 인덕턴스를 결정하는 방법을 설명하기 위한 그래프들이다.
도 2, 도 4a 내지 도 4c 및 도 6a를 참조하면, 도 4a 내지 도 4c의 제1 내지 제3 구간(D1, D2, D3) 별로 인덕터 전류(IL)가 시간에 따라 도시되어 있다. 도 5c에 도시된 것과 달리 실제적인 인덕터 전류(IL)은 제1 구간에서 제3 전압(V3)의 인가에 의해 증가하고, 제2 구간(D2)에서 일정한 값을 유지하며, 제3 구간(D3)에서 그 값이 감소할 수 있다. 전술했듯, 컨트롤러(120)가 전압 생성기(110)에 제1 내지 제7 게이트 구동 신호(G1, G2, G3, ??, G7)를 인가하고 충분한 시간이 지나면, 인덕터 전류(IL)은 정상상태에 도달하는바, 제1 구간(D1)에서의 증가량은 제3 구간(D3)에서의 감소량과 실질적으로 동일할 수 있다. 제1 구간(D1)이 시작할 때의 인덕터 전류(IL)값을 Ia로, 제1 구간이 끝날 때 인덕터 전류(IL) 값을 Ib로 지칭하도록 한다. 이때 Ia, Ib는 제3 전압(V3)에 대해 수학식 4를 만족한다.
[수학식 4]
Figure 112018075901454-pat00004
여기서 La는 인덕터(L)의 인덕턴스이다. 도 6a 및 도 6b를 참조하면, 제3 구간(D3)에서 인덕터 전류(IL)와 챔버 전류(Is)는 동일하고, 인덕터 전류가 선형적으로 변화한다고 가정하는 경우, 아래 수학식 5로 나타낼 수 있다.
[수학식 5]
Figure 112018075901454-pat00005
여기서 t는 시간을 의미한다.
이제 도 6c를 참조하면, 수학식 5의 전류에 의해 변화하는 제3 구간(D3)의 출력 전압(Vout)은 도 5a의 제3 구간(D3) 출력 전압(Vout)과 달리 곡선형일 수 있으며 이를 곡선형 전압(Vcurve)라고 지칭한다.
수학식 5에 의한 곡선형 전압(Vcurve)은 시간에 대해 2차 다항식이 되며, 직선형 전압(Vdl)과 곡선형 전압(Vcurve)은 제3 구간(D3)의 시작점과 끝점에서 같은 값을 갖는다. 미분 연산을 통해 1 차 식과 2 차 식이 두 점에서 만날 때, 그 차이의 최댓값은 두 점의 중점에서 나타난다는 것을 알 수 있다. 이에 따라, 직선형 전압(Vdl)과 곡선형 전압(Vcurve)의 차이의 최댓 값을 △V라고하면, △V는 아래 수학식 6을 만족한다.
[수학식 6]
Figure 112018075901454-pat00006
이를 인덕턴스 La에 대해 정리하면, 아래 수학식 7과 같다
[수학식 7]
Figure 112018075901454-pat00007
따라서, 인덕턴스 La 값이 커질수록 제3 구간(D3)의 출력 전압(Vout)은 직선에 가까운 개형으로 변화할 수 있다. 실제 출력되는 곡선형 전압(Vcurve) 직선형 전압(Vdl)과의 편차의 최댓값 또는 상한이 결정되면 그에 따라 인덕턴스 값 La를 결정할 수 있다.
도 7은 일부 실시예들에 따른 반도체 소자 제조 장치(20)를 개략적으로 나타내는 블록도이다.
설명의 편의상 도 1을 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 반도체 소자 제조 장치(20)는 전압 파형 생성기(200) 및 챔버(CB)를 포함할 수 있다. 전압 파형 생성기(200)는 사용자가 설정한 소정의 파형을 갖는 출력 전압(Vout)을 생성할 수 있고, 생성된 출력 전압(Vout)을 챔버(CB)에 제공할 수 있다.
전압 파형 생성기(200)는 전압 생성기(210) 및 컨트롤러(220)를 포함할 수 있다. 전압 생성기(210)는 제1, 제2 펄스 회로들(210a, 211a) 및 제1, 제2 슬로프 회로들(210b, 211b)을 포함할 수 있다. 전압 생성기(210)는 제1 및 제2 출력 전압(Vout1, Vout2)을 생성하기 위한 회로 장치일 수 있다. 여기서 제1 출력 전압(Vout1)은, 제1 펄스 회로(210a) 및 제1 슬로프 회로(210b)의 동작 결과에 따른 출력 전압일 수 있다. 일부 실시예들에 따르면, 제1 출력 전압(Vout1)과 제2 출력 전압(Vout2)이 동일하여, 제1 출력 전압(Vout1)이 챔버(CB)에 인가될 수 있다. 다른 일부 실시예들에 따르면, 제1 출력 전압(Vout1)과 제2 출력 전압(Vout2)이 상이하여, 제1 출력 전압(Vout1)이 제2 펄스 회로(211a)의 기준 전압이 될 수 있다. 이 경우, 제1 출력 전압(Vout1)과 다른 제2 출력 전압(Vout2)이 챔버(CB)에 인가될 수 있다.
도 8은 도 7의 전압 생성기(210)의 예시를 나타내는 회로도이다.
도 8을 참조하면, 일부 실시예들에 따르면, 제1 펄스 회로(210a)와 제1 슬로프 회로(210b)는 병렬 연결될 수 있다. 일부 실시예들에 따르면, 제1 펄스 회로(210a)와 제1 슬로프 회로(210b)는 제1 출력 전압(Vout1)을 출력하는 제1 출력 단자(Nout1)와 기준 전위를 제공하는 그라운드(GND) 사이에 병렬로 연결될 수 있다. 제2 펄스 회로(211a)는 상기 제1 출력 단자(Nout1)와 제2 출력 전압(Vout2)이 출력되는 제2 출력 단자(Nout2) 사이에 연결될 수 있다. 제2 슬로프 회로(211b)는 그라운드(GND)와 제2 출력 단자(Nout2)사이에 연결될 수 있다. 제2 출력 단자(Nout2)에 챔버(CB)가 연결될 수 있으며, 여기서 챔버(CB)는 용량성 부하, 예컨대 커패시터로 모델링 될 수 있다.
제1 펄스 회로(210a)는 제1, 제2 전압원들(VS1, VS2), 제1 내지 제3 다이오드들(Di1, Di2, Di3) 및 제1 내지 제4 스위치 소자들(SW1, SW2, SW3, SW4)을 포함할 수 있으며, 그 연결 관계는 도 2를 참조하여 설명한 펄스 회로(110a)와 실질적으로 동일하다.
제1 슬로프 회로(210b)는 제3 전압원(VS3), 제5 내지 제7 스위치 소자들(SW5, SW6, SW7), 제4 다이오드(Di4) 및 제1 인덕터(L1)를 포함할 수 있으며, 그 연결 관계는 도 2를 참조하여 설명한 슬로프 회로(110b)와 실질적으로 동일하다.
제2 펄스 회로(211a)는 제4, 제5 전압원들(VS4, VS5), 제5 내지 제7 다이오드들(Di5, Di6, Di7) 및 제8 내지 제11 스위치 소자들(SW8, SW9, SW10, SW11)을 포함할 수 있으며, 그 연결 관계는 도 2를 참조하여 설명한 펄스 회로(110a)와 실질적으로 동일하다.
제2 슬로프 회로(211b)는 제6 전압원(VS6), 제12 내지 제14 스위치 소자들(SW12, SW13, SW14), 제8 다이오드(Di8) 및 제2 인덕터(L2)를 포함할 수 있으며, 그 연결 관계는 도 2를 참조하여 설명한 슬로프 회로(110b)와 실질적으로 동일하다.
제1 내지 제14 스위치 소자들(SW1, SW2, SW3, ??, SW14)은 각각 순서대로 제1 내지 제14 게이트 구동 신호들(G1, G2, G3, ??, G14)에 의해 제어될 수 있다. 제1 내지 제14 게이트 구동 신호들(G1, G2, G3, ??, G14)은 도 7의 컨트롤러(220)에 의해 제어될 수 있다. 일부 실시예들에 따르면, 제1 내지 제14 스위치 소자들(SW1, SW2, SW3, ??, SW14)은 IGBT 또는 파워 MOSFET중 어느 하나일 수 있다.
제1 내지 제6 전압원들(VS1, VS2, VS3, VS4, VS5, VS6)은 각각 순서대로 제1 내지 제6 전압들(V1, V2, V3, V4, V5, V6)을 출력할 수 있다. 제1 내지 제6 전압원들(VS1, VS2, VS3, VS4, VS5, VS6)은 DC 전압원일 수 있으나, 이에 제한되지 않는다. 예컨대, 제1 내지 제6 전압들(V1, V2, V3, V4, V5, V6)은 가변적인 값을 가질 수 있다.
일부 실시예들에 따르면, 제4 전압(V4)의 크기는 제1 전압(V1) 보다 더 클 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제5 전압(V5)의 크기는 제2 전압(V2)의 크기보다 더 클 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 제6 전압(V6)의 크기는 제3 전압(V3)의 크기보다 더 클 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 출력 전압이 더 큰 제2 펄스 회로(211a) 및 제2 슬로프 회로(211b)를 제1 펄스 회로(210a) 및 제1 슬로프 회로(210b) 보다 챔버(CB)에 인접하게 배치함으로써, 제1 출력 단자(Nout1)의 전압의 변화가 반대의 경우보다 더 작을 수 있다. 제1 출력 단자(Nout1)의 전압은 제2 펄스 회로(211a)의 출력하는 전압의 기준이 되는바, 제1 출력 단자(Nout1)의 전압의 변화 폭이 큰 경우 제4 내지 제6 전압원들(VS4, VS5, VS6)에 의한 에너지 손실이 커질 수 있다.
또한 제1 펄스 회로(210a)와 제2 펄스 회로(211a)를 직렬로 연결함으로써, 이들을 병렬 연결한 경우와 달리 제1 펄스 회로(210a)에 포함된 스위치 소자들이 높은 전압에 노출되지 않으므로, 스위치 소자들의 스트레스를 감소시킬 수 있어 전압 생성기(210)의 수명 및 신뢰성이 제고될 수 있다.
도 9는 일부 실시예들에 따른 전압 생성기(110)를 이용한 전압 파형 발생 방법을 설명하기 위한 순서도이다.
도 10은 전압 생성기(210)에 인가되는 게이트 구동 신호들을 도시한 그래프이다.
도 11 내지 도 18은 전압 생성기(210) 내의 스위치 소자들의 활성화에 따른 전기적인 경로를 도시한 회로도들이다.
우선 도 7 및 도 10을 참조하면, 컨트롤러(220)는 제1 내지 제14 게이트 구동 신호들(G1, G2, G3, ??, G14)이 주기를 갖고 반복되도록 제어할 수 있다. 하나의 주기(T)는 순차로 도래하는 제1 주기(T1), 제2 주기(T2)를 포함할 수 있다. 제1 주기(T1)는 휴지기(Df1) 및 제1 내지 제3 구간(D1, D2, D3)을 포함할 수 있고, 제2 주기(T2)는 제2 휴지기(Df2) 및 제4 내지 제6 구간(D4, D5, D6)을 포함할 수 있다. 하지만, 이에 제한되는 것은 아니고, 제1 및 제2 휴지기(Df1, Df2) 중 어느 하나 이상이 생략되는 것도 가능하다. 예컨대, 제1 휴지기(Df1)가 생략되는 경우, 이전 주기(T)의 제6 구간(D6) 이후 현재 주기(T)의 제1 구간(D1)이 도래할 수 있고, 제2 휴지기(Df2)가 생략되는 경우, 제3 구간(D3) 이후 제4 구간(D4)이 도래할 수 있다.
도 7, 도 9, 도 10 및 도 11을 참조하면, 컨트롤러(220)는 제1 휴지기(Df1) 동안 제2, 제3, 제6, 제9, 제10 및 제13 게이트 구동 신호들(G2, G3, G6, G9, G10, G13)로 1을 인가하고 제1, 제4, 제5, 제7, 제8 및 제11, 제12 및 제14 게이트 구동 신호들(G1, G4, G5, G7, G8, G11, G12, G14)로 0을 인가할 수 있다. 이에 따라 제2, 제3, 제6, 제9, 제10 및 제13 스위치들(SW2, SW3, SW6, SW9, SW10, SW13)이 턴 온 되고, 제1, 제4, 제5, 제7, 제8, 제11, 제12 및 제14 스위치들(SW1, SW4, SW5, SW7, SW8, SW11, SW12, SW14)이 턴 오프되어 따라 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이에 따라 제1 및 제2 출력 단자(Nout1, Nout2)이 각각 그라운드(GND)와 연결되어 챔버(CB)에 그라운드(GND)의 전위가 인가될 수 있다. 제1 인덕터(L1)는 제6 스위치 소자(SW6) 및 제4 다이오드(Di4)와 닫힌 전기적 경로를 구성하고, 제2 인덕터(L2)는 제13 스위치 소자(SW13) 및 제8 다이오드(Di8)와 닫힌 전기 경로를 구성하는바 제1 및 제2 인덕터들(L1, L2)을 흐르는 전류는 일정하게 유지될 수 있다.
도 7, 도 9, 도 10 및 도 12를 참조하면, P210에서 컨트롤러(220)는 제1 구간(D1) 동안 제1, 제2, 제5, 제6, 제9, 제10 및 제13 게이트 구동 신호들(G1, G2, G5, G6, G9, G10, G13)로 1을 인가하고 제3, 제4, 제7, 제8 및 제11, 제12 및 제14 게이트 구동 신호들(G3, G4, G7, G8, G11, G12, G14)로 0을 인가할 수 있다. 이에 따라 제1, 제2, 제5, 제6, 제9, 제10 및 제13 스위치들(SW1, SW2, SW5, SW6, SW9, SW10, SW13)이 턴 온 되고, 제3, 제4, 제7, 제8 및 제11, 제12 및 제14 스위치들(SW3, SW4, SW7, SW8, SW11, SW12, SW14)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이때 제1 펄스 회로(210a) 및 제1 슬로프 회로(210b)의 동작은 각각 도 4a의 펄스 회로(110a) 및 슬로프 회로(110b)의 동작과 실질적으로 동일할 수 있다. 제2 인덕터(L2)를 흐르는 전류는 도 11에서와 마찬가지로 일정할 수 있다.
도 7, 도 9, 도 10 및 도 13을 참조하면, P220에서 컨트롤러(220)는 제2 구간(D2) 동안 제1, 제2, 제6, 제9, 제10 및 제13 게이트 구동 신호들(G1, G2, G6, G9, G10, G13)로 1을 인가하고 제3, 제4, 제5, 제7, 제8, 제11, 제12 및 제14 게이트 구동 신호들(G3, G4, G5, G7, G8, G11, G12, G14)로 0을 인가할 수 있다. 이에 따라 제1, 제2, 제6, 제9, 제10 및 제13 스위치들(SW1, SW2, SW6, SW9, SW10, SW13)이 턴 온 되고, 제3, 제4, 제5, 제7, 제8, 제11, 제12 및 제14 스위치들(SW3, SW4, SW5, SW7, SW8, SW11, SW12, SW14)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이때 제1 펄스 회로(210a) 및 제1 슬로프 회로(210b)의 동작은 각각 도 4b의 펄스 회로(110a) 및 슬로프 회로(110b)의 동작과 실질적으로 동일할 수 있다. 제2 인덕터(L2)를 흐르는 전류는 도 11에서와 마찬가지로 일정할 수 있다.
도 7, 도 9, 도 10 및 도 14를 참조하면, P230에서 컨트롤러(220)는 제3 구간(D3) 동안 제3, 제4, 제5, 제7, 제9, 제10 및 제13 게이트 구동 신호들(G3, G4, G5, G7, G9, G10, G13)로 1을 인가하고 제1, 제2, 제6, 제8, 제11, 제12 및 제14 게이트 구동 신호들(G1, G2, G6, G8, G11, G12, G14)로 0을 인가할 수 있다. 이에 따라 제3, 제4, 제5, 제7, 제9, 제10 및 제13 스위치들(SW3, SW4, SW5, SW7, SW9, SW10, SW13)이 턴 온 되고, 제1, 제2, 제6, 제8, 제11, 제12 및 제14스위치들(SW1, SW2, SW6, SW8, SW11, SW12, SW14)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이때 제1 펄스 회로(210a) 및 제1 슬로프 회로(210b)의 동작은 각각 도 4c의 펄스 회로(110a) 및 슬로프 회로(110b)의 동작과 실질적으로 동일할 수 있다. 따라서 챔버(CB)로부터 제1 인덕터(L1)로 Is1의 전류가 흐를 수 있고 챔버(CB)의 양단에 걸린 전압, 즉, 제2 출력 단자(Nout2)와 그라운드(GND) 사이의 전압이 변화하게 된다.
도 7, 도 9, 도 10 및 도 15를 참조하면, 컨트롤러(220)는 제2 휴지기(DF2) 동안 제1 휴기지(DF1)와 실질적으로 동일한 게이트 구동 신호들을 출력할 수 있고, 이에 따라, 챔버(CB)에 그라운드(GND) 전위가 인가될 수 있다.
도 7, 도 9, 도 10 및 도 16을 참조하면, P240에서 컨트롤러(220)는 제4 구간(D4) 동안 제2, 제3, 제6, 제8, 제9, 제12 및 제13 게이트 구동 신호들(G2, G3, G6, G8, G9, G12, G13)로 1을 인가하고 제1, 제4, 제5, 제7, 제10, 제11 및 제14 게이트 구동 신호들(G1, G4, G5, G7, G10, G11, G14)로 0을 인가할 수 있다. 이에 따라 제2, 제3, 제6, 제8, 제9, 제12 및 제13 스위치들(SW2, SW3, SW6, SW8, SW9, SW12, SW13)이 턴 온 되고, 제1, 제4, 제5, 제7, 제10, 제11 및 제14 스위치들(SW1, SW4, SW5, SW7, SW10, SW11, SW14)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이때 제1 출력 단자(Nout1)는 제1 다이오드(Di1) 및 제2 스위치 소자(SW2)를 경유하여 그라운드(GND)와 연결되므로, 제1 출력 단자(Nout1)의 전위는 그라운드(GND) 전위와 실질적으로 동일할 수 있다. 따라서, 제2 펄스 회로(211a) 및 제2 슬로프 회로(211b)의 동작은 각각 도 4a의 펄스 회로(110a) 및 슬로프 회로(110b)의 동작과 실질적으로 동일할 수 있다. 제1 인덕터(L1)를 흐르는 전류는 도 11에서와 마찬가지로 일정할 수 있다.
도 7, 도 9, 도 10 및 도 17을 참조하면, P250에서 컨트롤러(220)는 제5 구간(D5) 동안 제2, 제3, 제6, 제8, 제9 및 제13 게이트 구동 신호들(G2, G3, G6, G8, G9, G13)로 1을 인가하고 제1, 제4, 제5, 제7, 제10, 제11, 제12 및 제14 게이트 구동 신호들(G1, G4, G5, G7, G10, G11, G12, G14)로 0을 인가할 수 있다. 이에 따라 제2, 제3, 제6, 제8, 제9 및 제13 스위치들(SW2, SW3, SW6, SW8, SW9, SW13)이 턴 온 되고, 제1, 제4, 제5, 제7, 제10, 제11, 제12 및 제14 스위치들(SW1, SW4, SW5, SW7, SW10, SW11, SW12, SW14)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이때 제2 펄스 회로(211a) 및 제2 슬로프 회로(211b)의 동작은 각각 도 4b의 펄스 회로(110a) 및 슬로프 회로(110b)의 동작과 실질적으로 동일할 수 있다. 제1 인덕터(L1)를 흐르는 전류는 도 11에서와 마찬가지로 일정할 수 있다.
도 7, 도 9, 도 10 및 도 18을 참조하면, P260에서 컨트롤러(220)는 제6 구간(D6) 동안 제2, 제3, 제6, 제10, 제11, 제12 및 제14 게이트 구동 신호들(G2, G3, G6, G10, G11, G12, G14)로 1을 인가하고 제1, 제4, 제5, 제7, 제8, 제9 및 제13 게이트 구동 신호들(G1, G4, G5, G7, G8, G9, G13)로 0을 인가할 수 있다. 이에 따라 제2, 제3, 제6, 제10, 제11, 제12 및 제14 스위치들(SW2, SW3, SW6, SW10, SW11, SW12, SW14)이 턴 온 되고, 제1, 제4, 제5, 제7, 제8, 제9 및 제13 스위치들(SW1, SW4, SW5, SW7, SW8, SW9, SW13)이 턴 오프되어 굵은 선으로 표시된 것과 같은 전기적 경로가 형성될 수 있다. 이때 제2 펄스 회로(211a) 및 제2 슬로프 회로(211b)의 동작은 각각 도 4c의 펄스 회로(110a) 및 슬로프 회로(110b)의 동작과 실질적으로 동일할 수 있다. 제1 인덕터(L1)를 흐르는 전류는 도 11에서와 마찬가지로 일정할 수 있다.
도 19는 일부 실시예들에 따른 전압 생생기(210)가 출력하는 전압을 설명하기 위한 그래프이다.
도 10 내지 도 19를 참조하면, 제1 휴지기(Df1)에 그라운드(GND) 전위가, 제1 및 제2 구간(D1, D2)에 제1 전압원(VS1)의 전압이, 제3 구간(D3)에 음의 제2 전압원(VS2)의 전압으로부터 Vs1만큼 하강하는 슬로프 전압이, 제2 휴지기(Df2)에 그라운드(GND) 전위가, 제4 및 제5 구간(D4, D5)에 제4 전압원(VS4)의 제4 전압(V4)이, 제5 구간(D5)에 음의 제5 전압원(VS5)의 제5 전압(V5)으로부터 Vs2만큼 하강하는 슬로프 전압이 제2 출력 전압(Vout2)으로 챔버(CB) 인가될 수 있다.
일부 실시예들에 따르면, 서로 다른 펄스 폭 및 슬로프 전압의 기울기를 갖는 전압이 챔버에 인가될 수 있다. 구체적으로 제1 주기(T1)에서 제1 전압(V1)과 제2 전압(V2)의 합(V1+V2)의 절댓 값은, 플라즈마 이온들의 에너지의 크기(예컨대, 에너지의 평균)와 관련있고, 제3 구간(D3)에서 슬로프의 개형 및 기울기는 플라즈마 이온들의 에너지 분포와 관련이 있다. 마찬가지로, 제2 주기(T2)에서 제4 전압(V4)과 제5 전압(V5)의 합(V4+V5)의 절댓 값은, 플라즈마 이온들의 에너지의 크기(예컨대, 에너지의 평균)와 관련있고, 제6 구간(D6)에서 슬로프의 개형 및 기울기는 플라즈마 이온들의 에너지 분포와 관련이 있다. 일부 실시예들에 따르면, 서로 다른 파형의 전압을 교번하여 인가함으로써, 플라즈마 이온 에너지가 서로 다른 에너지 크기 및 바람직한 분포를 갖도록 제어할 수 있다.
도 20 내지 도 22는 일부 실시예들에 따른 반도체 소자 제조 장치를 개략적으로 나타내는 블록도들이다.
도 20를 참조하면, 반도체 소자 제조 장치(30)는 전압 파형 생성기(300) 및 챔버(CB)를 포함할 수 있다. 챔버(CB)는 도 1을 참조하여 설명한 챔버(CB)와 실질적으로 동일할 수 있다.
전압 파형 생성기(300)는 컨트롤러(320), 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a) 및 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)을 포함할 수 있다.
복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)은 도 1 및 도 2를 참조하여 설명한 펄스 회로(110a)와 실질적으로 동일할 수 있다. 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)은 도 1 및 도 2를 참조하여 설명한 슬로프 회로(110b)와 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)은 각각 기준 단자와 출력 단자를 포함할 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)은 케스케이딩 방식으로 연결될 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)은 챔버(CB)와 그라운드(GND) 사이에 직렬로 연결될 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a) 중 어느 하나의 기준 단자는 그라운드(GND)에 연결될 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a) 중 어느 하나의 출력 단자는 챔버(CB)에 연결될 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a) 중 어느 하나의 출력 단자는 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a) 중 후속하는 것의 기준 단자와 연결될 수 있다.
일부 실시예들에 따르면. 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)은 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)과 동일한 개수로 제공될 수 있다. 일부 실시예들에 따르면. 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)은 그라운드(GND)와 챔버(CB)들 사이에 연결될 수 있다. 일부 실시예들에 따르면, 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b) 은 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)에 일대일 대응하여 하나의 출력 단자에 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)중 하나가 연결될 수 있다. 하지만 이에 제한되는 것은 아니고, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)의 개수가 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)의 개수보다 더 많은 것도 가능하다.
일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a)은 각각 제1 및 제2 전압원들을 포함할 수 있고, 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)은 각각 제3 전압원 및 인덕터를 포함할 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(310a, 311a, 312a, ??, 310+N-1a) 중 챔버(CB)에 인접하게 배치된 것은 멀리 배치된 것 보다 제1 및 제2 전압원의 전압의 절댓 값이 더 클 수 있다. 일부 실시예들에 따르면, 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b) 중 챔버(CB)에 인접하게 배치된 것은 멀리 배치된 것 보다 제3 전압원의 전압의 절댓 값이 더 클 수 있다. 일부 실시예들에 따르면, 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b) 중 챔버(CB)에 인접하게 배치된 것은 멀리 배치된 것 보다 인덕터의 인덕턴스 값이 더 클 수 있다.
일부 실시예들에 따르면, (310a, 311a, 312a, ??, 310+N-1a) 및 , 복수개의 슬로프 회로들(310b, 311b, 312b, ??, 310+N-1b)이 제공되어 서로 다른 파형의 전압을 순차적으로, 그리고 반복적으로 챔버(CB)에 인가할 수 있다.
도 21을 참조하면, 반도체 소자 제조 장치(40)는 전압 파형 생성기(400) 및 챔버(CB)를 포함할 수 있다. 챔버(CB)는 도 1을 참조하여 설명한 챔버(CB)와 실질적으로 동일할 수 있다.
전압 파형 생성기(400)는 컨트롤러(420), 복수개의 펄스 회로들(410a, 411a, 412a, ??, 410+N-1a) 및 슬로프 회로(410b)를 포함할 수 있다.
복수개의 펄스 회로들(410a, 411a, 412a, ??, 410+N-1a)은 도 1 및 도 2를 참조하여 설명한 펄스 회로(110a)와 실질적으로 동일할 수 있다. 슬로프 회로(410b)는 도 1 및 도 2를 참조하여 설명한 슬로프 회로(110b)와 실질적으로 동일할 수 있다. 일부 실시예들에 따르면, 복수개의 펄스 회로들(410a, 411a, 412a, ??, 410+N-1a) 및 슬로프 회로(410b)는 그라운드(GND)와 챔버(CB) 사이에 병렬로 연결될 수 있다.
일부 실시예들에 따르면, 슬로프 회로(410b)는 도 4a 내지 도 4c를 참조하여 설명한 방식을 이용하여 복수개의 펄스 회로들(410a, 411a, 412a, ??, 410+N-1a)에 대응되는 슬로프를 생성할 수 있다. 이에 따라 복수개의 펄스회로가 하나의 슬로프 회로(410b)를 공유하는바 보다 간소화된 회로를 제공할 수 있다.
하지만 이에 제한되는 것은 아니고, 도 22에 도시된 것 처럼, 복수개의 슬로프 회로들(510b, 511b, 512b, ??, 510+N-1b)은 복수개의 펄스 회로들(510a, 511a, 312a, ??, 510+N-1a)과 동일한 개수로 제공될 수 있다. 일부 실시예들에 따르면, 슬로프 회로들(510b, 511b, 512b, ??, 510+N-1b)은 복수개의 펄스 회로들(510a, 511a, 512a, ??, 510+N-1a)에 일대일 대응하여 하나의 출력 단자에 하나의 슬로프 회로가 연결될 수 있다. 하지만 이에 제한되는 것은 아니고, 복수개의 펄스 회로들(510a, 511a, 512a, ??, 510+N-1a)의 개수가 복수개의 슬로프 회로들(510b, 511b, 512b, ??, 510+N-1b)의 개수보다 더 많은 것도 가능하다.
도 23은 일부 실시예들에 따른 반도체 소자 제조 장치(1000)를 설명하기 위한 블록도이다.
도 23을 참조하면, 반도체 소자 제조 장치(1000)는 챔버(CB), 제1 전력 생성기(1100) 및 제2 전력 생성기(1200)를 포함할 수 있다. 챔버(CB) 내의 상부 영역에는 상부 전극(Top Electrode)(TE)이 배치되고, 챔버(CB) 내의 하부 영역에는 하부 전극(Bottom Electrode)(BE)가 배치되며, 하부 전극(BE)의 상에 웨이퍼(W)가 배치될 수 있다. 일부 실시예들에 따르면, 하부 전극(BE)은 정전력에 의해 웨이퍼(W)를 흡착하여 지지하는 정전 척(Electrostatic Chuck: ESC) 일 수 있다. 또한, 챔버(CB)는 가스 공급부 및 가스 배출부를 포함할 수 있으며, 가스 공급부는 반응 가스를 챔버(CB) 내에 공급하고, 가스 배출부를 통해 가스를 배기하여 챔버(CB)를 진공 상태로 유지할 수 있다.
제1 전력 생성기(1100)는 제1 전력을 생성할 수 있고, 생성된 제1 전력을 상부 전극(TE)에 제공할 수 있다. 제1 전력은 플라즈마를 생성하기 위한 전력으로서, 소스(source) 전력이라고 지칭할 수 있다. 일부 실시예들에 따르면, 제1 전력은 RF 전력일 수 있고, 제1 전력 생성기(1100)는 RF 전력 생성기라고 지칭할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 전력 생성기(1100)는 도 1, 도 7 및 도 19 내지 도 21의 전압 파형 생성기들(100, 200, 300, 400, 500)과 같이 구현될 수도 있다.
제2 전력 생성기(1200)는 제2 전력을 생성할 수 있고, 생성된 제2 전력을 하부 전극(BE)에 제공할 수 있다. 제2 전력은 플라즈마의 이온 에너지를 제어하기 위한 전력으로서, 바이어스(bias) 전력이라고 지칭할 수 있다. 하부 전극(BE)에 제2 전력이 제공되면, 하부 전극(BE) 상에 배치되는 웨이퍼(W)에 전압이 유도될 수 있다. 따라서, 제2 전력에 따라 웨이퍼(W)의 전압을 제어할 수 있고, 이에 따라, 챔버(CB) 내에 생성된 플라즈마의 이온 에너지를 제어할 수 있다.
본 실시예에서, 제2 전력 생성기(1200)는 사용자가 설정한 고전압 및 고속의 임의 파형을 생성할 수 있다. 예를 들어, 제2 전력 생성기(1200)는 수 kHz 내지 수 MHz의 주파수로 출력되고, 수십 V 내지 수십 kV의 전압 레벨을 갖는 소정의 파형을 갖는 전압을 생성할 수 있다. 제2 전력 생성기(1200)는 도 1, 도 7 및 도 20 내지 도 22의 전압 파형 생성기들(100, 200, 300, 400, 500)을 이용하여 구현될 수 있으며, 도 1 내지 도 22을 참조하여 상술된 설명은 제2 전력 생성기(1200)에 적용될 수 있다.
구체적으로, 제2 전력 생성기(1200)는 적어도 하나의 펄스 회로 및 적어도 하나의 슬로프 회로을 포함할 수 있고, 적어도 하나의 펄스 회로 및 적어도 하나의 슬로프 회로는 도 1, 도 7 및 도 20 내지 도 22에 도시된 방식 중 어느 하나의 방식으로 연결될 수 있다. 적어도 하나의 펄스 회로는 구형파를 생성하고, 적어도 하나의 슬로프 회로는 가변 파형을 생성할 수 있다.
도 7 및 도 20 내지 도 22에 도시된 것과 같이 제2 전력 생성기(1200) 복수개의 펄스 회로들 및 복수개의 슬로프 회로들을 포함할 수 있다. 제2 전력 생성기(1200)에 의해 발생되는 이온 에너지의 크기 분포는 펄스 회로들의 개수 및 슬로프 회로들의 개수를 기초로 결정될 수 있다. 따라서, 이온 에너지의 크기 분포 목표 크기에 따라, 펄스 회로들 중 활성화되는 펄스 회로들의 개수 및 슬로프 회로들 중 활성화되는 슬로프 회로들의 개수를 결정할 수 있다.
또한, 이온 에너지의 분포는 슬로프 회로에서 출력되는 슬로프 전압 파형에 따라 결정될 수 있다. 따라서, 이온 에너지의 목표 분포에 따라, 제2 전력 생성기(1200) 내의 컨트롤러(예를 들어, 도 1의 컨트롤러(120))에서 생성되는 게이트 구동 신호들을 제어할 수 있다. 예를 들어, 제2 전력 생성기(1200)는 제2 출력 전압(Vout2) 플라즈마 이온들이 좁은 에너지 영역에 걸쳐서 분포되도록 하는 슬로프 전압의 파형을 출력할 수 있다.
일부 실시예에 따르면, 반도체 소자 제조 장치(1000)는 제2 전력 생성기(1200)와 하부 전극(BE) 사이에 필터를 더 포함할 수 있다. 필터는 제1 전력 생성기(1100)에서 생성된 제1 전력이 제2 전력 생성기(1200)에 인가되지 못하도록 제1 전력을 차단하고, 제2 전력 생성기(1200)에서 생성된 제2 전력이 하부 전극(BE)에 인가되도록 제2 전력을 통과시킬 수 있다. 구체적으로, 필터는 제1 전력 생성기(1100)에서 생성된 RF 전력의 주파수 성분을 제거할 수 있다. 예를 들어, 필터는 로우 패스 필터, 밴드 스톱 필터 또는 로우 패스 필터와 밴드 스톱 필터의 조합으로 구성될 수 있다.
일부 실시예에 따르면, 반도체 소자 제조 장치(1000)는 제1 전력 생성기(1100)와 상부 전극(TE) 사이에 필터를 더 포함할 수 있다. 필터는 제2 전력 생성기(1200)에서 생성된 제2 전력이 제1 전력 생성기(1100)에 인가되지 못하도록 제2 전력을 차단하고, 제1 전력 생성기(1100)에서 생성된 제1 전력이 상부 전극(TE)에 인가되도록 제1 전력을 통과시킬 수 있다. 예를 들어, 필터는 로우 패스 필터, 밴드 스톱 필터 또는 로우 패스 필터와 밴드 스톱 필터의 조합으로 구성될 수 있다.
반응 가스는 챔버(CB) 내에 확산되고, 상부 전극(TE)을 통해 인가되는 제1 전력 및 하부 전극(BE)을 통해 인가되는 제2 전력에 의해 플라즈마로 변환될 수 있다. 플라즈마는 웨이퍼(W) 표면과 접촉되어 물리적 또는 화학적으로 반응하게 되고, 이러한 반응을 통해 플라즈마 어닐링, 식각, 플라즈마 강화 화학적 기상 증착, 물리적 기상 증착, 플라즈마 세정 등의 웨이퍼 처리 공정을 수행할 수 있다.
예를 들어, 반도체 소자 제조 장치(1000)가 식각 공정에 이용되는 경우, 반응 가스는 하부 전극(BE)과 상부 전극(TE) 사이의 고주파 방전에 의해 플라즈마화되고, 플라즈마에 의해 활성화된 라디칼, 전자, 이온에 의해 웨이퍼(W) 상의 피가공 막이 원하는 패턴으로 식각될 수 있다. 본 실시예에 따르면, 플라즈마의 라디칼, 전자, 이온을 정밀 제어함으로써, 식각률(etching rate), 종횡비, 식각 패턴의 치수(critical dimension), 식각 패턴의 프로파일, 선택비 등의 식각 성능을 개선할 수 있다. 이하에서는, 반도체 소자 제조 장치(1000)가 식각 공정에 이용되는 경우를 예로 하여 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 본 발명의 실시예들에 따른 설정 파형 생성기 또는 제2 전력 생성기는 임의의 반도체 설비에서 이용될 수 있다.
도 24는 일부 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 23 및 도 24를 참조하면, P1010에서 제1 전력 생성기(1100)는 플라즈마 이온을 생성하도록 제1 전력을 생성할 수 있고, 생성된 제1 전력을 상부 전극(TE)에 인가할 수 있다.
이어서, P1020에서, 제2 전력 생성기(1200) 제2 전력은 플라즈마의 이온 에너지를 제어하도록, 제2 전력을 생성할 수 있고, 생성된 제2 전력을 하부 전극(BE)에 인가할 수 있다.
이어서, P1030에서, 플라즈마를 웨이퍼(W)를 처리할 수 있다. 플라즈마를 이용한 처리는 플라즈마 어닐링, 식각, 플라즈마 강화 화학적 기상 증착, 물리적 기상 증착, 플라즈마 세정 등을 포함할 수 있다.
도 25a는 RF 전력에 의해 플라즈마 이온에 에너지를 공급하는 경우 플라즈마 이온 에너지 분포를 나타낸 그래프이다. 도 25b는 도 25a의 플라즈마 이온에 의한 식각 결과물을 도시한 단면도이다.
도 25a를 참조하면, 가로축은 플라즈마 이온의 에너지를, 세로 축은 에너지에 따른 이온의 밀도를 의미하며 가로축과 세로축은 각각 임의 단위(Arbitrary Unit)를 갖는다. 챔버(CB) 내의 상부 전극(TE) 및 하부 전극(BE)에 RF 전력을 인가하는 경우에는 플라즈마의 이온 에너지에 따른 이온 플럭스의 분포는 넓은 영역에 걸쳐서 나타날 수 있다. 따라서, 챔버 내의 하부 전극에 RF 전력을 인가하는 경우 플라즈마의 이온 에너지가 좁은 대역에 분포하도록 제어하기 어려운 문제점이 있다.
도 25b를 참조하면, 식각 공정의 결과 반도체층(L1) 및 마스크 층(ML)에 복수의 돌출부들(protrusions)(PRa, PRb)이 형성될 수 있다. 도 24a에 예시된 이온 에너지 분포에서, 낮은 에너지를 갖는 저 에너지 이온들은 직진성이 낮으며 이동 거리가 짧을 수 있고, 이에 따라, 반도체 구조에 대한 식각 결과 보잉 현상이 발생할 수 있다. 이때, 인접한 돌출부들(PRa, PRb) 사이에서 상부 간격(D1_t)과 하부 간격(D1_b)의 차이는 상대적으로 클 수 있다.
종래에 이를 해결하기 위해 플라즈마 이온 에너지 분포가 좁은 에너지 영역에 국한되도록 하기 위한 방법이 연구되었고, 그 일환으로 스위칭 모드 파워 서플라이를 제어하여 주기 전압 함수 (구형파 또는 펄스파)을 발생시켰다. 이 경우 사용자는 주기 전압의 크기를 제어하여 좁은 영역의 분포를 가지는 이온 에너지를 제어할 수 있지만 하나의 이온 에너지만을 선택적으로 생성할 수 있고, 이온 에너지 크기 제어에 대해 느린 응답 특성을 보이므로, 플라즈마 이온에 서로 다른 에너지 분포 대역을 갖는 전력을 고주파수(예컨대, 수 kHz 이상)로 교번하여 공급하는 것이 불가능하다.
이온 에너지의 분포가 좁은 영역에서 나타나므로 이온들의 직진성이 향상되는바, 반도체 층(SL) 및 마스크 층(ML)에 대한 식각 프로파일을 개선할 수 있고 보잉 현상을 완화할 수 있다.
하지만 식각 깊이를 크게 하기 위해 고 이온 에너지를 사용할 경우 반도체층(L1)을 보호하는 마스크 층(ML)도 함께 식각되어 마스크 층(ML)의 두께가 크게 감소할 수 있다. 이에 따라, 하지층인 반도체 층(SL)이 식각 공정에서, 또는 후속 공정에서 보호되지 못하는 문제점이 발생할 수 있다.
도 26a는 일부 실시예들에 따른 전압 파형을 이용한 플라즈마 공정시 플라즈마 이온들의 에너지 분포를 도시한 그래프이다. 도 26b는 도 26a에 대응하는 공정 단면도이다.
보다 구체적으로, 도 26a 및 도 26b는 도 19의 전압 파형을 도 23의 제2 전력으로 채용한 경우의 이온 에너지 분포 및 공정 단면도를 도시한 도면들이다.
도 26a를 참조하면, 가로축은 플라즈마 이온의 에너지를, 세로 축은 에너지에 따른 이온의 밀도를 의미하며 가로축과 세로축은 각각 임의 단위(Arbitrary Unit)를 갖는다. 도 18 및 도 25a를 참조하면, 제1 주기(T1)의 전압 파형은 상대적으로 낮은 평균 에너지 값을 가지면서 좁은 에너지 대역에 분포하고, 제2 주기(T2)의 전압 파형은 상대적으로 높은 평균 에너지 값을 가지면서 좁은 에너지 대역에 분포한다. 이때 플라즈마 이온들에 높은 에너지가 인가되는 경우 식각이 우세하게 되고, 낮은 에너지가 인가되는 경우 퇴적이 우세하게 된다. 이때 퇴적은 주로 마스크 층(L2)의 상에서 이루어질 수 있다.
도 26b를 참조하면, 보잉 현상이 개선되어 상부 간격(D2_t)과 하부 간격(D2_b)의 차이는 상대적으로 작게 유지될 수 있다. 나아가, 식각 깊이(De)를 깊게 하는 경우에도 마스크 층(ML)이 충분한 식각 후 두께(Dm')를 확보할 수 있다. 이에 따라 식각 프로파일을 개선하면서, 하지층인 반도체 층(SL)을 보호할 수 있는 식각이 수행될 수 있다. 이러한 식각 방식은 반도체 층(SL)에 STI(Shallow Trench Isolation)을 형성하기 위한 공정에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 다른 세 레벨의 전압을 출력 단자에 인가하도록 구성된 펄스 회로; 및
    상기 출력 단자에 슬로프 전압을 인가하도록 구성된 슬로프 회로를 포함하고,
    상기 슬로프 회로는, 상기 출력 단자에 연결된 용량성 부하로부터 전류를 인출하도록 구성된 인덕터를 포함하는 것을 특징으로 하는 전압 생성기.
  2. 제1 항에 있어서,
    상기 펄스 회로는 기준 단자에 - 단자가 연결된 제1 전압원 및 상기 기준 단자에 + 단자가 연결된 제2 전압원을 더 포함하는 것을 특징으로 하는 전압 생성기.
  3. 제2항에 있어서,
    상기 펄스 회로는,
    상기 제1 전압원의 + 단자에 직렬로 연결되는 제1 및 제2 스위치 소자들; 및
    상기 제2 전압원의 - 단자에 직렬로 연결되는 제3 및 제4 스위치 소자들;을 더 포함하는 것을 특징으로 하는 전압 생성기.
  4. 제3항에 있어서,
    상기 펄스 회로는,
    상기 기준 단자에 애노드(Anode)가 연결되고 상기 제2 스위치 소자 사이에 캐소드(Cathode)가 연결된 제1 다이오드를 더 포함하는 것을 특징으로 하는 전압 생성기.
  5. 제3항에 있어서,
    상기 펄스 회로는,
    상기 기준 단자에 캐소드가 연결되고 상기 제3 및 제4 스위치 소자 사이에 애노드가 연결된 제2 다이오드를 더 포함하는 것을 특징으로 하는 전압 생성기.
  6. 제3항에 있어서,
    상기 펄스 회로는,
    상기 제2 및 제4 스위치 소자 사이에 연결된 제3 다이오드를 더 포함하는 것을 특징으로 하는 전압 생성기.
  7. 제1 및 제2 레벨의 전압을 출력 단자에 인가하도록 구성된 펄스 회로 및 슬로프 전압을 상기 출력 단자에 인가하도록 구성된 슬로프 회로를 포함하는 전압 생성기; 및
    제1 구간에서 상기 출력 단자의 전압이 상기 제1 레벨로 유지되고, 상기 제1 구간에 후속하는 제2 구간에서 상기 출력 단자의 전압이 상기 제1 레벨로 유지되고, 상기 제2 구간에 후속하는 제3 구간에서 상기 제2 레벨로부터 하강하는 슬로프 전압이 인가되도록, 상기 전압 생성기를 제어하도록 구성된 컨트롤러를 포함하고,
    상기 슬로프 회로는 인덕터를 포함하고, 상기 인덕터의 전류를 사용하여 상기 출력 단자에 연결된 용량성 부하를 방전시킴으로써 상기 슬로프 전압을 인가하는 것을 특징으로 하는 전압 파형 생성기.
  8. 전압 파형 생성기 및 챔버를 포함하되,
    상기 전압 파형 생성기는,
    적어도 세 개의 상이한 레벨들의 전압을 출력하도록 구성된 적어도 하나의 펄스 회로;
    슬로프 전압을 출력하도록 구성된 적어도 하나의 슬로프 회로를 포함하고,
    상기 적어도 하나의 슬로프 회로는, 상기 슬로프 전압의 생성에 사용되는 전류를 생성하도록 구성된 인덕터를 포함하는 것을 특징으로 하는 반도체 소자 제조 장치.
  9. 챔버 내에 플라즈마를 생성하는 단계; 및
    생성된 상기 플라즈마를 이용하여 반도체 웨이퍼에 대한 반도체 공정을 수행하는 단계를 포함하고,
    상기 플라즈마를 생성하는 단계는,
    상기 플라즈마를 생성하기 위한 제1 전력을 인가하는 단계; 및
    상기 플라즈마의 이온 에너지를 제어하기 위한 제2 전력을 인가하는 단계;
    상기 제2 전력을 생성하는 단계는,
    제1 주기 동안 순차로 도래하는 제1 펄스 및 제1 슬로프를 포함하는 제1 전압 파형을 인가하는 단계; 및
    상기 제1 주기에 후속하는 제2 주기 동안 순차로 도래하는 제2 펄스 및 제2 슬로프를 포함하는 제2 전압 파형을 인가하는 단계를 포함하되 상기 제2 펄스의 크기는 상기 제1 펄스의 크기와 다른 더 큰 것을 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 주기는 순차로 도래하는 제1 내지 제3 구간을 포함하고,
    상기 제1 전압 파형을 인가하는 단계는,
    상기 제1 구간 동안 제1 DC 전압원을 상기 챔버에 인가하고, 제2 DC 전압원을 플로팅시키고, 제3 DC 전압원을 제1 인덕터에 인가하는 단계;
    상기 제2 구간 동안 상기 제3 DC 전압원을 상기 제1 인덕터로부터 분리하고, 상기 제1 인덕터, 스위치 소자 및 다이오드로 구성된 루프를 형성하는 단계; 및
    상기 제3 구간 동안, 상기 제1 DC 전압원을 플로팅시키고, 상기 제2 DC 전압원을 용량성 부하에 다이오드를 통해서 연결하고, 상기 용량성 부하를 상기 제1 인덕터와 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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