KR100902212B1 - 플라즈마 디스플레이 패널 - Google Patents

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Abstract

본 발명은 하나의 스위칭소자를 이용하여 구형파 및 램프파를 생성할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 주사전극, 유지전극 및 어드레스전극의 교차부에 위치되는 방전셀과; 제 1노드 및 제 2노드 사이의 전압을 선택적으로 상기 주사전극으로 공급하기 위한 선택회로, 상기 제 1노드 및 제 2노드 사이에 위치되는 커패시터, 상기 제 2노드로 급격히 하강하는 기저전원 및 상기 기저전원까지 기울기를 가지고 하강하는 하강 램프파형을 공급하기 위한 제 1파형 생성부, 상기 제 1노드로 급격히 상승하는 서스테인 전원 및 상기 서스테인 전원까지 기울기를 가지고 상승하는 상승 램프파형을 공급하기 위한 제 2파형 생성부, 상기 제 1노드 및 제 2노드에 접속되며 상기 주사전극으로 서스테인 펄스를 공급하기 위한 에너지 회수회로, 상기 제 1노드와 스캔전원 사이에 위치되는 스캔펄스 공급부를 포함하는 주사 구동부를 구비하며; 상기 제 1파형 생성부 및 제 2파형 생성부 각각은 제 1트랜지스터와; 상기 제 1트랜지스터의 게이트전극과 제 1입력단자 사이에 직렬로 접속되는 제 1저항 및 제 1다이오드와; 상기 제 1트랜지스터의 게이트전극과 제 2입력단자 사이에 위치되는 제 2저항과; 상기 제 1저항 및 제 1다이오드의 공통단자와 상기 제 1트랜지스터의 드레인전극 사이에 접속되는 제 1커패시터를 구비하며, 상기 제 1다이오드는 상기 제 1저항으로부터 상기 제 1트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성된다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 하나의 스위칭소자를 이용하여 구형파 및 램프파를 생성할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 불활성 혼합가스의 방전시 발생하는 147nm의 자외선을 이용하여 형광체를 발광시킴으로써 소정의 영상을 표시한다. 이러한, PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질의 영상을 제공한다.
PDP는 화상의 계조를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동한다. 각 서브필드는 전화면을 초기화하기 위한 리셋기간, 켜질 셀을 선택하기 위한 어드레스 기간 및 방전 횟수에 따라서 계조를 구현하는 서스테인 기간으로 나누어진다.
이와 같은 PDP는 영상을 표현하기 위하여 전극들로 다양한 형태의 구동파형을 공급한다. 예를 들어, PDP는 램프파 및 구형파를 주사전극들로 공급하면서 소정의 영상을 표시한다.
이를 위하여, PDP의 주사 구동부에는 램프파를 생성하기 위한 스위칭소자와 구형파를 생성하기 위한 스위칭소자를 별도로 구비하고, 이에 따라 제조비용이 상승하는 문제점이 발생한다.
따라서, 본 발명의 목적은 하나의 스위칭소자를 이용하여 구형파 및 램프파를 생성할 수 있도록 한 플라즈마 디스플레이 패널을 제공하는 것이다.
본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 주사전극, 유지전극 및 어드레스전극의 교차부에 위치되는 방전셀과; 제 1노드 및 제 2노드 사이의 전압을 선택적으로 상기 주사전극으로 공급하기 위한 선택회로, 상기 제 1노드 및 제 2노드 사이에 위치되는 커패시터, 상기 제 2노드로 급격히 하강하는 기저전원 및 상기 기저전원까지 기울기를 가지고 하강하는 하강 램프파형을 공급하기 위한 제 1파형 생성부, 상기 제 1노드로 급격히 상승하는 서스테인 전원 및 상기 서스테인 전원까지 기울기를 가지고 상승하는 상승 램프파형을 공급하기 위한 제 2파형 생성부, 상기 제 1노드 및 제 2노드에 접속되며 상기 주사전극으로 서스테인 펄스를 공급하기 위한 에너지 회수회로, 상기 제 1노드와 스캔전원 사이에 위치되는 스캔펄스 공급부를 포함하는 주사 구동부를 구비하며; 상기 제 1파형 생성부 및 제 2파형 생성부 각각은 제 1트랜지스터와; 상기 제 1트랜지스터의 게이트전극과 제 1입력단자 사이에 직렬로 접속되는 제 1저항 및 제 1다이오드와; 상기 제 1트랜지스터의 게이트전극과 제 2입력단자 사이에 위치되는 제 2저항과; 상기 제 1저항 및 제 1다이오드의 공통단자와 상기 제 1트랜지스터의 드레인전극 사이에 접속되는 제 1커패시터를 구비하며, 상기 제 1다이오드는 상기 제 1저항으로부터 상기 제 1트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성된다.
바람직하게, 상기 제 1저항은 가변저항으로 설정된다. 상기 에너지 회수회로는 상기 주사전극으로부터 회수되는 전압을 충전하기 위한 소스 커패시터와, 상기 소스 커패시터와 상기 주사전극 사이에 위치되는 인덕터와, 상기 인덕터와 상기 제 2노드 사이에 위치되며, 상기 주사전극으로부터 상기 소스 커패시터로 전압이 공급될 때 턴-온되는 제 2트랜지스터와, 상기 인덕터와 상기 제 1노드 사이에 위치되며, 상기 소스 커패시터로부터 상기 주사전극으로 전압이 공급될 때 턴-온되는 제 3트랜지스터를 구비한다. 상기 제 1파형 생성부는 상기 제 2트랜지스터가 턴-온된 이후에 상기 기저전원을 상기 주사전극으로 공급하고, 상기 제 2파형 생성부는 상기 제 3트랜지스터가 턴-온된 이후에 상기 서스테인 전원을 상기 주사전극으로 공급한다.
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본 발명에서는 하나의 트랜지스터를 이용하여 구형파 및 램프파를 생성할 수 있기 때문에 제조비용을 절감할 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 1a 내지 도 14를 참조하여 자세히 설명하면 다음과 같다.
도 1a 및 도 1b는 본 발명의 제 1실시예에 의한 파형 생성부를 나타내는 도면이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제 1실시예에 의한 파형 생성부는 제 1트랜지스터(Q1)와, 제 1트랜지스터(Q1)의 게이트전극과 드레인전극 사이에 접속되는 제 1커패시터(C1)와, 제 1커패시터(C1)와 제 1트랜지스터(Q1)의 게이트전극 사이에 접속되는 제 1다이오드(D1)와, 제 1입력단자(R)와 제 1다이오드(D1) 사이에 접속되는 제 1저항(R1), 제 2입력단자(H)와 제 1트랜지스터(Q1)의 게이트전극 사이에 접속되는 제 2저항(R2)을 구비한다.
여기서, 제 1트랜지스터(Q1)의 드레인전극은 서스테인 전원(VS)과 접속되거나 출력단자(Vout)로 사용되고, 소오스전극은 기저전원(GND)과 접속되거나 출력단 자(Vout)로 사용된다. 실제로, 상승 램프파형을 공급하는 경우 도 1a와 같이 제 1트랜지스터(Q1)의 드레인전극이 서스테인 전원(VS)과 접속되고, 소오스전극은 출력단자(Vout)로 사용된다. 그리고, 하강 램프파형을 공급하는 경우 도 1b와 같이 제 1트랜지스터(Q1)의 소오스전극이 기저전원(GND)과 접속되고, 드레인전극이 출력단자로 사용된다.
제 1트랜지스터(Q1)는 BJT, FET 및 MOSFET등 다양한 형태의 트랜지스터들 중 어느 하나로 선택된다. 이와 같은 제 1트랜지스터(Q1)는 자신의 게이트전극에 공급되는 전압에 대응하여 램프파 또는 구형파 형태(하드 스위칭)의 파형을 출력단자(Vout)로 공급한다.
제 2저항(R2)은 제 2입력단자(H)로부터 공급되는 전압(로우전압 또는 하이전압)을 제 1트랜지스터(Q1)의 게이트전극으로 공급한다. 이때, 제 1트랜지스터(Q1)는 급격히 상승 또는 하강하는 전압을 출력단자(Vout)로 공급한다.
제 1저항(R1)은 제 1입력단자(R1)로 공급되는 전압(로우전압 또는 하이전압)을 제 1트랜지스터(Q1)의 게이트전극으로 공급한다. 이때, 제 1트랜지스터(Q1)는 램프파 형태로 하강 또는 상승하는 전압을 출력단자(Vout)로 공급한다. 여기서, 제 1저항(R1)은 가변저항으로 설치된다. 이와 같은 제 1저항(R1)의 저항값을 제어하여 램프파의 기울기를 제어할 수 있다.
제 1다이오드(D1)는 제 1저항(R1)과 제 1트랜지스터(Q1)의 게이트전극 사이에 위치된다. 이와 같은 제 1다이오드(D1)는 제 2입력단자(H)로부터 제 2저항(R2)을 경유하여 공급되는 전압이 제 1커패시터(C1)로 공급되는 것을 방지한다.
제 1커패시터(C1)는 제 1다이오드(D1) 및 제 1저항(R1) 사이의 노드와 제 1트랜지스터(Q1)의 드레인전극 사이에 위치된다. 이와 같은 제 1커패시터(C1)는 제 1트랜지스터(Q1)의 드레인전극 및 게이트전극 사이에서 전압을 천천히 방전시켜 램프파가 생성되도록 한다.
상세히 설명하면, 도 2와 같이 제 1트랜지스터(M1)의 게이트전극과 소오스전극 사이에는 Cgs의 기생 커패시터가 형성되고, 드레인전극과 게이트전극 사이에는 Cds의 기생 커패시터가 형성된다. 제 1트랜지스터(Q1)의 게이트전압이 문턱전압(Vth) 이상의 전압으로 설정되면 채널이 형성되어 드레인전극과 소오스전극 간에 전류가 흐른다. 여기서, 게이트전압이 문턱전압(Vth) 이상으로 설정될 때 Cgs 기생 커패시터가 충전됨과 동시에 Cdg 기생 커패시터가 방전되며, Cdg의 전압이 완전이 방전되는 기간 동안 게이트전극과 소오스전극 사이의 전압은 대략 문턱전압(Vth)으로 설정된다.
여기서, 제 1트랜지스터(Q1)의 게이트전극과 소오스전극 사이의 전압이 문턱전압(Vth)으로 설정되는 기간 동안 출력파형의 기울기가 결정된다. 일반적인 구동방법에서는 Cdg의 크기가 무시될 정도로 작게 설정되기 때문에 제 1트랜지스터(Q1)는 급격히 하락 또는 상승하는 하드 스위칭(Hard switching) 동작을 하게 된다. 본 발명에서는 제 1커패시터(C1)를 추가하여 제 1트랜지스터(Q1)의 게이트전극과 드레인전극 사이의 커패시터 용량을 증가함으로써 램프파형이 생성되도록 한다. 여기서, 램프파형의 기울기는 제 1트랜지스터(Q1)의 게이트전극의 저항과 제 1커패시터(C1)의 용량에 의하여 결정된다. 즉, 본 발명에서는 가변저항인 제 1저항(R1) 의 저항값을 제어하여 램프파형의 기울기를 결정할 수 있다.
동작과정을 상세히 설명하면, 먼저 제 1입력단자(R)로 하이전압이 공급되면 제 1저항(R1)과 제 1커패시터(C1)의 의하여 제 1트랜지스터(Q1)로부터 램프파형이 출력된다. 실제로, 도 1a와 같이 접속되는 경우 서스테인 전원(Vs)으로부터 기울기를 가지고 하강하는 램프펄스가 출력단자(Vout)로 인가된다. 그리고, 도 1b와 같이 접속되는 경우 출력단자(Vout)의 임의의 전압으로부터 기저전압(GND)으로 하강하는 램프펄스가 출력단자(Vout)로 인가된다.
제 2입력단자(H)로 하이전압이 공급되면 제 1트랜지스터(Q1)가 턴-온된다. 이때, 도 1a와 같이 접속되는 경우 출력단자(Vout)로 서스테인 전원(Vs)이 공급되고, 도 1b와 같이 접속되는 경우 출력단자(Vout)로 기저전압(GND)이 공급된다.
한편, 본 발명의 파형 생성부는 도 3과 같이 제 2저항(R2)과 제 1트랜지스터(Q1)의 게이트전극 사이에 위치되는 제 2다이오드(D2)와, 제 1트랜지스터(Q1)의 게이트전극과 제 1입력단자(R) 사이에 접속되는 제 3다이오드(D3)를 추가로 구비할 수 있다.
제 2다이오드(D2)는 제 1트랜지스터(Q1)의 게이트전극으로부터 제 2저항(R2)으로 불필요한 전류가 공급되는 것을 방지한다. 제 3다이오드(D3)는 제 1트랜지스터(Q1)의 게이트전극으로부터 제 1입력단자(R)로 전류가 흐를 수 있도록 형성한다. 이와 같은 제 3다이오드(D3)는 제 1트랜지스터(Q1)의 게이트전극의 전압이 빠르게 하강 할 수 있는 경로를 제공한다.
도 4a 및 도 4b는 본 발명의 제 3실시예에 의한 파형 생성부를 나타내는 도면이다. 도 4a 및 도 4b를 설명할 때 도 1a 및 도 1b와 동일한 부분에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 제 3실시예에 의한 파형 생성부에는 제 1커패시터(C1)와 제 1트랜지스터(Q1)의 드레인전극 사이에 전압 안정부(4)가 추가로 형성된다. 전압 안정부(4)는 제 1트랜지스터(Q1)의 드레인전극의 전압변화가 제 1트랜지스터(Q1)의 게이트전극 전압에 영향을 주는 것을 방지한다.
이를 위하여, 전압 안정부(4)는 제 1커패시터(C1)와 제 1트랜지스터(Q1)의 드레인전극 사이에 위치되는 제 4다이오드(D4)와, 제 4다이오드(D4)와 병렬로 접속되는 제 3저항(R3)을 구비한다.
제 4다이오드(D4)는 제 1커패시터(C1)로부터 제 1트랜지스터(Q1)의 드레인전극으로 전류가 흐를 수 있도록 형성된다. 이와 같은 제 4다이오드(D4)는 제 1커패시터(C1)의 전류 패스를 형성한다.
제 3저항(R3)은 제 1커패시터(C1)와 병렬로 형성된다. 이와 같은 제 3저항(R3)은 제 1트랜지스터(Q1)의 드레인전극의 전압변화가 제 1트랜지스터(Q1)의 게이트전극 전압에 영향을 주는 것을 방지한다.
도 5는 기존의 게이트 집적회로를 이용하여 파형 발생부로 전원을 공급하는 일례를 나타내는 도면이다. 도 5에서는 설명의 편의성을 위하여 제 1트랜지스터(Q1)의 드레인전극이 서스테인 전원(Vs)에 접속된다고 가정하기로 한다.
도 5를 참조하면, 게이트 집적회로(6)는 각각의 채널마다 위치되는 2개의 트랜지스터(Q10, Q11)(Q12, Q13)와, 제 11 및 제 13트랜지스터(Q11, Q13)와 접속되는 인버터(10)를 구비한다. 각각의 채널에 위치되는 2개의 트랜지스터(Q10, Q11)(Q12, Q13)는 제 1전원(VCC)과 기저전원(GND) 사이에 직렬로 배치된다. 여기서, 제 10 및 제 12트랜지스터(Q10, Q12)는 제 1전원(VCC)에 접속되고, 제 11 및 제 13트랜지스터(Q11, Q13)는 기저전원(GND)에 접속된다.
제 10트랜지스터(Q10) 및 제 11트랜지스터(Q11)의 공통단자는 제 1저항(R1)에 접속되고, 제 12트랜지스터(12) 및 제 13트랜지스터(Q13)의 공통단자는 제 2저항(R2)에 접속된다.
제 1입력단자(R)는 논리합(OR) 게이트(8)의 입력단자와 접속된다. 제 2입력단자(H)는 논리합 게이트(8)의 입력단자와 제 2인버터(11) 및 제 12트랜지스터(Q12)의 게이트전극에 접속된다. 논리합 게이트(8)의 출력단자는 제 1인버터(10) 및 제 10트랜지스터(Q10)의 게이트전극에 접속된다.
R 0 0 1 1
H 0 1 0 1
Q1 OFF H/S Ramp H/S
표 1에서 "0"은 로우전압, "1"은 하이전압, H/S는 하드 스위칭 상태를 의미한다.
표 1 및 도 5를 결부하여 동작과정을 상세히 설명하면, 먼저 제 1입력단자(R) 및 제 2입력단자(H)로 "0"이 입력된다. 제 1입력단자(R) 및 제 2입력단자(H)로 "0"이 입력되면 논리합 게이트(8)에서 "0"이 출력되어 논리합 게이트(8)와 접속된 제 11트랜지스터(Q11)가 턴-온되고, 이에 따라 기저전원(GND)이 제 1저항(R1)으로 공급된다. 제 2입력단자(H)로 "0"이 공급되면 제 13트랜지스터(Q13)가 턴-온되어 기저전원(GND)이 제 2저항(R2)으로 공급된다. 이 경우, 이전 기간 동안 제 1트랜지스터(Q1)의 게이트전극에 인가된 전압이 제 3다이오드(D3)를 경유하여 기저전원(GND)으로 급격히 하락하고, 이에 따라 제 1트랜지스터(Q1)가 턴-오프된다.
제 1입력단자(R)로 "0"이 입력되고, 제 2입력단자(H)로 "1"이 입력되면 논리합 게이트(8)에서 "1"이 출력된다. 논리합 게이트(8)에서 "1"이 출력되면 제 10트랜지스터(Q10)가 턴-온되고, 이에 따라 제 1전원(VCC)의 전압이 제 1저항(R1)으로 공급된다. 제 2입력단자(H)로 "1"이 공급되면 제 12트랜지스터(Q12)가 턴-온되어 제 1전원(VCC)의 전압이 제 2저항(R2)으로 공급된다. 이 경우, 제 1트랜지스터(Q1)는 제 2저항(R2)으로부터 공급된 전압에 의하여 하드 스위칭 된다. 따라서, 출력단자(Vout)로는 서스테인 전원(Vs)이 출력된다.
제 1입력단자(R)로 "1"이 입력되고, 제 2입력단자(H)로 "1"이 입력되면 논리합 게이트(8)에서 "1"이 출력된다. 논리합 게이트(8)에서 "1"이 출력되면 제 10트랜지스터(Q10)가 턴-온되고, 이에 따라 제 1전원(VCC)의 전압이 제 1저항(R1)으로 공급된다. 제 2입력단자(H)로 "1"이 공급되면 제 12트랜지스터(Q12)가 턴-온되어 제 1전원(VCC)의 전압이 제 2저항(R2)으로 공급된다. 이 경우, 제 1트랜지스터(Q1)는 제 2저항(R2)으로부터 공급된 전압에 의하여 하드 스위칭 된다. 따라서, 출력단자(Vout)로는 서스테인 전원(Vs)이 출력된다.
제 1입력단자(R)로 "1"이 입력되고, 제 2입력단자(H)로 "0"이 입력되면 논리합 게이트(8)에서 "1"이 출력된다. 논리합 게이트(8)에서 "1"이 출력되면 제 10트랜지스터(Q10)가 턴-온되고, 이에 따라 제 1전원(VCC)의 전압이 제 1저항(R1)으로 공급된다. 제 2입력단자(H)로 "0"이 공급되면 제 13트랜지스터(Q13)가 턴-온되어 기저전원(GND)의 전압이 제 2저항(R2)으로 공급된다. 이 경우, 제 1트랜지스터(Q1)는 제 1저항(R1)에 인가된 전압에 대응하여 서스테인 전원(Vs)으로부터 소정의 기울기를 가지고 하강하는 램프파 형태의 파형을 출력단자(Vout)로 공급한다.
상술한 바와 같이 본 발명의 파형 발생부는 기존의 게이트 집적회로와 접속되어 안정적으로 구동될 수 있다. 한편, 본 발명에서는 게이트 집적회로의 구조를 일부 변경하여 파형 발생부를 구동할 수도 있다.
도 6은 게이트 집적회로를 변경하여 파형 발생부로 전원을 공급하는 제 1실시예를 나타내는 도면이다.
도 6을 참조하면, 게이트 집적회로(6')는 j(j는 홀수 또는 짝수)번째 채널에서 제 1전원(VCC)과 기저전원(GND) 사이에 위치되는 제 10트랜지스터(Q10') 및 제 11트랜지스터(Q11')와, j+1번째 채널에서 제 1전원(VCC)과 기저전원(GND) 사이에 위치되는 제 12트랜지스터(Q12') 및 제 10저항(R10)을 구비한다. 제 10저항(R10)의 저항값은 제 1저항(R1) 및 제 2저항(R2)의 저항값보다 높은값으로 설정된다.
제 10트랜지스터(Q10') 및 제 11트랜지스터(Q11')의 공통단자는 제 1저항(R1)에 접속된다. 제 12트랜지스터(Q12') 및 제 10저항(R10)의 공통단자는 제 2저항(R2)에 접속된다.
제 10트랜지스터(Q10')의 게이트전극은 제 1입력단자(R)에 접속되고, 제 12트랜지스터(Q12)의 게이트전극은 제 2입력단자(H)에 접속된다. 제 11트랜지스터(Q11)의 게이트전극은 부정 논리합(NOR) 게이트(10)의 출력단자에 접속된다. 여기서, 부정 논리합 게이트(10)는 제 1입력단자(R) 및 제 2입력단자(H)로부터 공급되는 전압을 부정 논리합 연산한다.
표 1 및 도 6을 결부하여 동작과정을 상세히 설명하면, 제 1입력단자(R) 및 제 2입력단자(H)로 "0"이 입력되면 부정 논리합 게이트(10)에서 "1"이 출력된다. 부정 논리합 게이트(10)에서 "1"이 출력되면 제 11트랜지스터(Q11')가 턴-온되고, 이에 따라 기저전원(GND)이 제 1트랜지스터(Q1)의 게이트전극으로 공급된다.
그리고, 제 1입력단자(R) 및 제 2입력단자(H)로 "0"이 입력되면 제 10트랜지스터(Q10') 및 제 12트랜지스터(Q12')가 턴-오프된다. 따라서, 이전 기간 동안 제 1트랜지스터(Q1)의 게이트전극에 인가된 전압이 제 3다이오드(D3), 제 11트랜지스터(Q11')를 경유하여 급격히 하락하고, 이에 따라 제 1트랜지스터(Q1)가 턴-오프된다.
제 1입력단자(R)로 "0"이 입력되고, 제 2입력단자(H)로 "1"이 입력되면 부정 논리합 게이트(10)에서 "0"이 출력된다. 부정 논리합 게이트(10)에서 "0"이 출력되면 제 11트랜지스터(Q11')가 턴-오프된다. 제 1입력단자(R)로 "0"이 입력되면 제 1입력단자(R)와 접속된 제 10트랜지스터(Q10')가 턴-오프된다. 제 2입력단자(H)로 "1"이 입력되면 제 12트랜지스터(Q12')가 턴-온되어 제 1전원(VCC)의 전압이 제 2저항(R2)으로 공급된다. 이 경우, 제 1트랜지스터(Q1)는 제 2저항(R2)으로부터 공급된 전압에 의하여 하드 스위칭 된다. 따라서, 출력단자(Vout)로는 서스테인 전원(Vs)이 출력된다.
제 1입력단자(R)로 "1"이 입력되고, 제 2입력단자(H)로 "1"이 입력되면 부정 논리합 게이트(10)에서 "0"이 출력된다. 부정 논리합 게이트(10)에서 "0"이 출력되면 제 11트랜지스터(Q11')가 턴-오프된다. 제 1입력단자(R)로 "1"이 입력되면 제 10트랜지스터(Q10')가 턴-온되고, 이에 따라 제 1전원(VCC)의 전압이 제 1저항(R1)으로 공급된다. 제 2입력단자(H)로 "1"이 입력되면 제 12트랜지스터(Q12')가 턴-온되어 제 1전원(VCC)의 전압이 제 2저항(R2)으로 공급된다. 이 경우, 제 1트랜지스터(Q1)는 제 2저항(R2)으로부터 공급된 전압에 의하여 하드 스위칭 된다. 따라서, 출력단자(Vout)로는 서스테인 전원(Vs)이 출력된다.
제 1입력단자(R)로 "1"이 입력되고, 제 2입력단자(H)로 "0"이 입력되면 부정 논리합 게이트(10)에서 "0"이 출력된다. 부정 논리합 게이트(10)에서 "0"이 출력되면 제 11트랜지스터(Q11')가 턴-오프된다. 제 1입력단자(R)로 "1"이 입력되면 제 10트랜지스터(Q10')가 턴-온되고, 이에 따라 제 1전원(VCC)의 전압이 제 1저항(R1)으로 공급된다. 제 2입력단자(H)로 "0"이 입력되면 제 12트랜지스터(Q12')가 턴-오프된다. 이 경우, 제 1트랜지스터(Q1)는 제 1저항(R1)에 인가된 전압에 대응하여 서스테인 전원(Vs)으로부터 소정의 기울기를 가지고 하강하는 램프파 형태의 파형을 출력단자(Vout)로 공급한다.
도 7은 게이트 집적회로를 변경하여 파형 발생부로 전원을 공급하는 제 2실시예를 나타내는 도면이다. 도 7에서 게이트 집적회로(6'') 각각의 채널에는 트랜지스터와 저항이 위치된다.
도 7을 참조하면, 게이트 집적회로(6'')의 각각의 채널은 1개의 트랜지스터(Q10'', Q11'') 및 1의 저항(R10', R11)을 구비한다. 그리고, 게이트 집적회로(6'')는 2개의 채널마다 하나의 부정 논리합 게이트(12) 및 제 13트랜지스터(Q13)가 형성된다. 제 10저항(R10')의 저항값은 제 1저항(R1) 및 제 2저항(R2)의 저항값보다 높은 저항값으로 설정된다.
제 10트랜지스터(Q10'') 및 제 10저항(R10')의 공통단자는 제 1저항(R1)에 접속된다. 그리고, i번째 채널에 위치되는 제 10트랜지스터(Q10'')는 제 1입력단자(R)에 접속된다.
제 11트랜지스터(Q11'') 및 제 11저항(R11)의 공통단자는 제 2저항(R2)에 접속된다. 그리고, 제 11트랜지스터(Q11'')는 제 2입력단자(H)에 접속된다.
i번째 채널 및 i+1번째 채널에 위치되는 부정 논리합 게이트(12)는 제 1입력단자(R) 및 제 2입력단자(H)로부터 공급되는 전압을 부정 논리합 연산하여 출력한다. 부정 논리합 게이트(12)에서 출력된 전압은 제 13트랜지스터(Q13)의 게이트전극으로 공급된다. 여기서, 제 13트랜지스터(Q13)는 제 1트랜지스터(Q1)의 게이트전극과 기저전원(GND) 사이에 위치된다.
표 1 및 도 7을 참조하여 동작과정을 상세히 설명하면, 제 1입력단자(R) 및 제 2입력단자(H)로 "0"이 입력되면 부정 논리합 게이트(12)에서 "1"이 출력된다. 부정 논리합 게이트(12)에서 "1"이 출력되면 제 13트랜지스터(Q13)가 턴-온되고, 이에 따라 기저전원(GND)이 제 1트랜지스터(Q1)의 게이트전극으로 공급된다. 이 경우, 제 1트랜지스터(Q1)는 턴-오프 된다. 그리고, 제 1입력단자(R) 및 제 2입력단자(H)로 "0"이 입력되면 제 10트랜지스터(Q10'') 및 제 11트랜지스터(Q11'')가 턴-오프되어 제 1전원(VCC)이 제 1저항(R1) 및 제 2저항(R2)으로 공급되지 않는다.
제 1입력단자(R)로 "0"이 입력되고, 제 2입력단자(H)로 "1"이 입력되면 부정 논리합 게이트(10)에서 "0"이 출력된다. 부정 논리합 게이트(10)에서 "0"이 출력되면 제 13트랜지스터(Q13)가 턴-오프된다. 제 1입력단자(R)로 "0"이 입력되면 제 1입력단자(R)와 접속된 제 10트랜지스터(Q10'')가 턴-오프된다. 제 2입력단자(H)로 "1"이 입력되면 제 2입력단자(H)와 접속된 제 11트랜지스터(Q11'')가 턴-온된다. 제 11트랜지스터(Q11'')가 턴-온되면 제 2저항(R2)으로 제 1전원(VCC)의 전압이 공급되어 제 1트랜지스터(Q1)가 하드 스위칭 된다. 따라서, 출력단자(Vout)로는 서스테인 전원(Vs)이 출력된다.
제 1입력단자(R)로 "1"이 입력되고, 제 2입력단자(H)로 "1"이 입력되면 부정 논리합 게이트(12)에서 "0"이 출력된다. 부정 논리합 게이트(12)에서 "0"이 출력되면 제 13트랜지스터(Q13)가 턴-오프된다. 제 1입력단자(R)로 "1"이 입력되면 제 1입력단자(R)와 접속된 제 10트랜지스터(Q10'')가 턴-온된다. 제 2입력단자(H)로 "1"이 입력되면 제 2입력단자(H)와 접속된 제 11트랜지스터(Q11'')가 턴-온된다. 제 11트랜지스터(Q11'')가 턴-온되면 제 2저항(R2)으로 제 1전원(VCC)의 전압이 공급되어 제 1트랜지스터(Q1)가 하드 스위칭 된다. 따라서, 출력단자(Vout)로는 서스테인 전원(Vs)이 출력된다.
제 1입력단자(R)로 "1"이 입력되고, 제 2입력단자(H)로 "0"이 입력되면 부정 논리합 게이트(12)에서 "0"이 출력된다. 부정 논리합 게이트(10)에서 "0"이 출력되면 제 13트랜지스터(Q13)가 턴-오프된다. 제 2입력단자(H)로 "0"이 입력되면 제 2입력단자(H)와 접속된 제 11트랜지스터(Q11'')가 턴-오프된다. 제 1입력단자(R)로 "1"이 입력되면 제 1입력단자(R)와 접속된 제 10트랜지스터(Q10'')가 턴-온된다. 제 10트랜지스터(Q10'')가 턴-온되면 제 1저항(R1)으로 제 1전원(VCC)의 전압이 공급된다. 이 경우, 제 1트랜지스터(Q1)는 제 1저항(R1)에 인가된 전압에 대응하여 서스테인 전원(Vs)으로부터 소정의 기울기를 가지고 하강하는 램프파 형태의 파형을 출력단자(Vout)로 공급한다.
도 8은 본 발명의 실시예에 의한 파형 생성부의 시뮬레이션 결과를 나타내는 도면이다.
도 8을 참조하면, 파형 생성부는 제 2저항(R2)으로 전원이 공급될 때(하드 스위칭) 급격히 상승 및 하강하는 구형파 형태의 파형을 출력하고, 제 1저항(R1)으로 전원이 공급될 때 램프파 형태의 파형을 출력한다. 즉, 본 발명의 파형 생성부는 하나의 트랜지스터를 이용하여 구형파 및 램프파를 안정적으로 생성할 수 있다.
도 9는 본 발명의 실시예에 의한 파형 생성부가 주사 구동부에 적용되는 일례를 나타내는 도면이다. 도 9에서 주사 구동부는 주사전극(미도시)과 접속되어 주사전극으로 구동파형을 공급한다. 즉, 도 9에 도시된 Y_OUT은 주사전극과 접속된다. 그리고, PDP는 주사전극과 나란하게 위치되는 유지전극(미도시) 및 주사전극과 대향되도록 형성되는 어드레스전극(미도시)에 의하여 방전셀을 형성한다.
도 9를 참조하면, 본 발명의 PDP의 주사 구동부는 주사전극 각각에 접속되는 선택회로(110), 제 1 및 제 2파형 생성부(100,102), 에너지 회수회로(104) 및 스캔펄스를 공급하기 위한 스캔펄스 공급부(106)를 구비한다.
선택회로(110)는 주사전극마다 설치된다. 이와 같은 선택회로(110)는 트랜지스터들(Sch, Scl)의 턴-온 및 턴-오프를 제어하면서 제 1노드(N1)(또는 제 1단) 및 제 2노드(N2)(또는 제 2단)로 공급되는 전압을 선택적으로 주사전극으로 공급한다. 여기서, Sch 트랜지스터(Sch) 및 Scl 트랜지스터(Scl) 각각에는 내부 다이오드가 형성된다. Sch 트랜지스터(Sch)의 내부 다이오드는 주사전극으로부터 제 2노드(N2)로 전류를 공급할 수 있도록 형성되고, Scl 트랜지스터(Scl)의 내부 다이오드는 제 1노드(N1)로부터 주사전극으로 전류를 공급할 수 있도록 형성된다.
제 1파형 생성부(100)는 하강 램프파형 및 기저전위(GND)까지 하강하는 전압을 공급하기 위하여 사용된다. 이를 위해, Yg 트랜지스터(Yg)의 소오스전극이 기저전원(GND)에 접속되고, 드레인전극이 제 2노드(N2)에 접속된다. 제 1파형 생성부(100)의 상세 구성 및 동작과정은 상술하였기 때문에 생략하기로 한다.
제 2파형 생성부(102)는 상승 램프파형 및 서스테인 전원(Vs)까지 상승하는 전압을 공급하기 위하여 사용된다. 이를 위해, Ys 트랜지스터(Ys)의 소오스전극이 제 1노드(N1)에 접속되고, 드레인전극이 서스테인 전원(Vs)에 접속된다. 제 2파형 생성부(102)의 상세 구성 및 동작과정은 사술하였기 때문에 생략하기로 한다.
스캔펄스 공급부(106)는 어드레스 기간 동안 주사전극으로 스캔펄스를 공급한다. 이를 위하여, 스캔펄스 공급부(106)는 스캔 전원(Vscl)과 제 1노드(N1) 사이에 위치되는 Ysc 트랜지스터(Ysc)를 구비한다.
에너지 회수회로(104)는 각 서브필드의 서스테인 기간 동안 서스테인 펄스를 공급한다. 에너지 회수회로(104)는 서스테인 펄스가 공급될 때 소비전력이 저감될 수 있도록 주사전극과 유지전극에 의하여 등가적으로 형성된 패널 커패시터로부터 에너지를 회수하고, 회수된 에너지를 이용하여 서스테인 펄스를 재공급한다. 이와 같은 에너지 회수회로(104)는 Yf 트랜지스터(Yf), Yr 트랜지스터(Yr), 다이오드들(D5 내지 D8), 인덕터(L) 및 소스 커패시터(Cs)를 구비한다.
소스 커패시터(Cs)는 서스테인 기간 동안 패널 커패시터로부터 에너지를 회수하여 전압을 충전하고, 충전된 전압을 패널 커패시터로 재공급한다. 이를 위하여, 소스 커패시터(Cs)는 서스테인 전원(Vs)의 절반에 해당하는 전압을 충전할 수 있는 용량을 갖는다.
인덕터(L)는 소스 커패시터(Cs)와 주사전극 사이에 위치된다. 이와 같은 인덕터(L)는 패널 커패시터와 공진회로를 형성한다. 따라서, 소스 커패시터(Cs)로부터 패널 커패시터로부터 공급되는 전압은 대략 서스테인 전원(Vs) 까지 상승한다.
Yf 트랜지스터(Yf)는 인덕터(L)와 제 2노드(N2) 사이에 위치된다. 이와 같은 Yf 트랜지스터(Yf)는 패널 커패시터로부터 소스 커패시터(Cs)로 에너지가 회수될 때 턴-온된다.
여기서, Yf 트랜지스터(Yf)가 턴-온되어 소스 커패시터(Cs)에 에너지가 충전된 이후에 제 1파형 생성부(100)에 포함되는 Yg 트랜지스터(Yg)가 턴-온되어 기저전원(GND)이 제 2노드(N2)로 공급된다. 이 경우, Yg 트랜지스터(Yg)는 제 2저항(R2)으로 공급된 전압에 의하여 턴-온된다.
Yr 트랜지스터(Yr)는 인덕터(L)와 제 1노드(N1) 사이에 위치된다. 이와 같은 Yr 트랜지스터(Yr)는 소스 커패시터(Cs)에 충전된 전압을 주사전극으로 공급할 때 턴-온된다.
여기서, Yr 트랜지스터(Yr)가 턴-온되어 주사전극으로 전압이 공급된 이후에 제 2파형 생성부(102)에 포함되는 Ys 트랜지스터(Ys)가 턴-온되어 서스테인 전원(Vs)이 제 1노드(N1)로 공급된다. 이 경우, Ys 트랜지스터(Ys)는 제 2저항(R2)으로 공급된 전압에 의하여 턴-온된다.
즉, 에너지 회수회로(104)는 제 1파형 생성부(100) 및 제 2파형 생성부(102)에 포함되는 Yg 및 Ys 트랜지스터(Yg, Ys)를 이용하여 기저전원(GND) 및 서스테인 전원(Vs)을 공급하게 된다. 따라서, 에너지 회수회로(104)에서 2개의 트랜지스터를 삭제할 수 있고, 이에 따라 비용을 절감할 수 있는 장점이 있다.
제 5다이오드(D5)는 서스테인 전원(Vs)과 제 3노드(N3) 사이에 위치된다. 이와 같은 제 5다이오드(D5)는 제 3노드(N3)로부터 서스테인 전원(Vs)으로 전류가 공급될 수 있도록 형성된다. 이와 같은 제 5다이오드(D5)는 제 3노드(N3)의 전압이 서스테인 전원(Vs) 이상으로 상승되는 것을 방지한다.
제 6다이오드(D6)는 기저전원(GND)과 제 3노드(N3) 사이에 위치된다. 이와 같은 제 6다이오드(D6)는 기저전원(GND)으로부터 제 3노드(N3)로 전류가 공급될 수 있도록 형성된다. 이와 같은 제 6다이오드(D6)는 제 3노드(N3)의 전압이 기저전원(GND) 이하로 하강되는 것을 방지한다.
제 7다이오드(D7)는 제 2노드(N2)와 Yf 트랜지스터(Yf) 사이에 위치되어 제 3노드(N3)로부터 제 2노드(N2)로 전류가 흐르는 것을 방지한다. 제 8다이오드(D8)는 Yr 트랜지스터(Yr)와 제 1노드(N1) 사이에 위치되어 제 1노드(N1)로부터 제 3노드(N3)로 전류가 흐르는 것을 방지한다.
제 1노드(N1)와 제 2노드(N2) 사이에는 커패시터(C)가 형성된다. 이와 같은 커패시터(C)는 제 1노드(N1) 및 제 2노드(N2) 사이에서 전압 변동량을 전달하는 역할을 한다.
도 10은 서스필드의 서스테인 기간 주사전극으로 공급되는 서스테인 펄스 및 스위치의 동작과정을 나타내는 도면이다. 도 11a 내지 도 11d는 도 10의 구동파형에 의하여 생성되는 전류패스를 나타내는 도면이다.
도 10 내지 도 11d를 참조하여 동작과정을 설명하면, 먼저 제 1기간(T1) 동안 Yr 트랜지스터(Yr)가 턴-온된다. Yr 트랜지스터(Yr)가 턴-온되면 도 11a와 같이 소스 커패시터(Cs)에 충전된 전압이 인덕터(L), Yr 트랜지스터(Yr), 제 8다이오드(D8) 및 Scl 트랜지스터(Scl)의 내부 다이오드를 경유하여 주사전극으로 공급된다. 이때, 주사전극의 전압은 대략 서스테인 전원(Vs)의 전압으로 상승한다.
제 2기간(T2) 동안 Ys 트랜지스터(Ys)가 턴-온된다. 여기서, Ys 트랜지스터(Ys)는 제 2저항(R2)에 인가된 전압에 의하여 턴-온된다. Ys 트랜지스터(Ys)가 턴-온되면 도 11b와 같이 서스테인 전원(Vs)이 Ys 트랜지스터(Ys) 및 Scl 트랜지스터(Scl)의 내부 다이오드를 경유하여 주사전극으로 공급된다. 그러면, 주사전극으로 서스테인 전원(Vs)이 공급되어 서스테인 방전이 안정적으로 발생한다.
제 3기간(T3) 동안 Yf 트랜지스터(Yf)가 턴-온된다. Yf 트랜지스터(Yf)가 턴-온되면 도 11c와 같이 패널 커패시터에 충전된 전압이 Sch 트랜지스터(Sch)의 내부 다이오드, 제 7다이오드(D7), Yf 트랜지스터(Yf) 및 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급된다. 이때, 소스 커패시터(Cs)는 서스테인 전원(Vs)의 대략 1/2에 해당하는 전압을 충전한다.
제 4기간(T4) 동안 Yg 트랜지스터(Yg)가 턴-온된다. 여기서, Yg 트랜지스터(Yg)는 제 2저항(R2)에 인가된 전압에 의하여 턴-온된다. Yg 트랜지스터(Yg)가 턴-온되면 주사전극이 Sch 트랜지스터(Sch)의 내부 다이오드 및 Yg 트랜지스터(Yg)를 경유하여 기저전원(GND)과 접속된다.
실제로, 본 발명의 주사 구동부는 상술한 과정을 거치면서 서스필스의 서스테인 기간마다 서스테인 펄스를 주사전극으로 공급한다. 여기서, 본 발명에서는 램프펄스를 공급하는 Yg 트랜지스터(Yg) 및 Ys 트랜지스터(Ys)를 이용하여 기저전원(GND) 및 서스테인 전원(Vs)을 공급하기 때문에 제조비용을 절감할 수 있다.
도 12는 리셋 기간 및 어드레스 기간 동안 주사전극으로 공급되는 구동파형 및 스위치들의 동작과정을 나타내는 도면이다. 도 13a 내지 도 13d는 도 12의 구동파형에 의하여 생성되는 전류패스를 나타내는 도면이다.
도 12 내지 도 13d를 참조하여 동작과정을 설명하면, 먼저 제 1시점(P1)에 Ysc 트랜지스터(Ysc)가 턴-온된다. Ysc 트랜지스터(Ysc)가 턴-온되면 부극성의 스캔전원(Vscl)이 제 1노드(N1)로 공급된다. 이때, 제 2노드(N2)는 Yg 트랜지스터(Yg)로부터 기저전원(GND)을 공급받는다.
이후, 제 10기간(T10) 동안 Ys 트랜지스터(Ys) 및 Sch 트랜지스터(Sch)가 턴-온된다. 여기서, Ys 트랜지스터(Ys)는 제 1저항(R1)으로 공급되는 전압에 의하여 턴-온된다. Ys 트랜지스터(Ys) 및 Sch 트랜지스터(Sch)가 턴-온되면 도 13a와 같은 전류패스가 형성된다.
Ys 트랜지스터(Ys)가 턴-온되면 서스테인 전원(Vs)의 전압이 제 1노드(N1)로 공급된다. 그러면, 제 1노드(N1)의 전압은 부극성의 스캔전원(Vscl)으로부터 서스테인 전원(Vs) 까지 서서히 상승한다. 이때, 커패시터(C)에 의하여 제 2노드(N2)의 전압도 기저전원(GND)으로부터 서스테인 전원(Vs)와 스캔전원(Vscl)(절대치 전압)의 합전압까지 서서히 상승한다. 따라서, 주사전극에는 상승 램프파형이 인가된다.
주사전극에 상승 램프파형이 인가된 후 제 2시점(P2)에 Scl 트랜지스터(Scl)가 턴-온된다. 여기서, Scl 트랜지스터(Scl)는 Ys 트랜지스터(Ys)의 턴-온시점과 일부 중첩되도록 턴-온된다. 그러면, 도 13b와 같은 전류패스가 형성되어 Scl 트랜지스터(Scl)가 턴-온되면 주사전극의 전압이 제 1노드(N1)에 인가된 서스테인 전원(Vs)으로 하강한다.
이후, 제 11기간(T11) 동안 Scl 트랜지스터(Scl)가 턴-온 상태를 유지함과 동시에 Yg 트랜지스터(Yg)가 턴-온된다. 여기서, Yg 트랜지스터(Yg)가 턴-온되면 제 1저항(R1)에 인가된 전압에 의하여 턴-온된다. Yg 트랜지스터(Yg) 및 Scl 트랜지스터(Scl)가 턴-온되면 도 13c와 같은 전류 패스가 형성된다.
Yg 트랜지스터(Yg)가 턴-온되면 제 2노드(N2)의 전압이 서스테인 전원(Vs)와 스캔전원(Vscl)(절대치 전압)의 합전압으로부터 기저전원(GND)의 전압으로 서서히 하강한다. 이때, 커패시터(C)에 의하여 제 1노드(N1)의 전압은 서스테인 전원(Vs)으로부터 부극성의 스캔전원(Vscl)의 전압까지 서서히 하강한다. 따라서, 주사전극에는 하강 램프파형이 인가된다.
주사전극에 하강 램프파형이 인가된 후 제 12기간(T12) 동안 주사전극으로 스캔펄스가 공급된다. 여기서, 스캔펄스가 공급될 때는 도 13d와 같이 Scl 트랜지스터(Scl) 및 Ysc 트랜지스터(Ysc)가 턴-온된다. 그러면, 주사전극으로 부극성의 스캔전원(Vscl)의 전압이 공급된다. 그리고, 스캔펄스가 공급되지 않는 기간에는 Sch 트랜지스터(Sch) 및 Yg 트랜지스터(Yg)가 턴-온된다. 그러면, 주사전극으로 기저전원(GND)의 전압이 공급된다.
도 14는 리셋기간 및 어드레스 기간 동안 주사전극으로 공급되는 구동파형의 다른 실시예를 나타내는 도면이다. 도 14에서 도 12와 동일한 부분에 대해서 상세한 설명은 생략하기로 한다.
도 14를 참조하면, 먼저 제 1시점(P1') 이전에 Ysc 트랜지스터(Ysc)가 턴-온된다. Ysc 트랜지스터(Ysc)가 턴-온되면 부극성의 스캔전원(Vscl)이 제 1노드(N1)로 공급된다. 이때, 제 2노드(N2)는 Yg 트랜지스터(Yg)로부터 기저전원(GND)을 공급받는다.
이후, 제 1시점(P1')에 Yr 트랜지스터(Yr)가 턴-온된다. Yr 트랜지스터(Yr)가 턴-온되면 제 1노드(N1)의 전압이 소정 전압으로 상승한다. 여기서, 제 1노드(N1)의 상승전압은 Yr 트랜지스터(Yr)의 턴-온 시간에 의하여 결정된다. 제 1노드(N1)의 전압이 상승하게 되면 제 2노드(N2)의 전압도 제 1노드(N1)의 상승전압에 대응하여 상승하고, 이에 따라 주사전극으로는 소정전압이 나타난다.
이후, 제 10기간(T10) 동안 Ys 트랜지스터(Ys) 및 Sch 트랜지스터(Sch)가 턴-온된다. 여기서, Ys 트랜지스터(Ys)는 제 1저항(R1)으로 공급되는 전압에 의하여 턴-온된다. Ys 트랜지스터(Ys)가 턴-온되면 서스테인 전원(Vs)의 전압이 제 1노드(N1)로 공급된다. 그러면, 제 1노드(N1)의 전압은 소정전압으로부터 서스테인 전원(Vs) 까지 서서히 상승한다. 이때, 커패시터(C)에 의하여 제 2노드(N2)의 전압도 소정전압으로부터 서스테인 전원(Vs)와 스캔전원(Vscl)(절대치 전압)의 합전압까지 서서히 상승한다. 따라서, 주사전극에는 상승 램프파형 형태의 전압이 인가된다.
상술한 바와 같이 본 발명에서는 트랜지스터들의 턴-온 및 턴-오프를 제어하여 주사전극으로 다양한 형태의 구동파형을 공급할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 제 1실시예에 의한 파형 생성부를 나타내는 도면이다.
도 2는 도 1a 및 도 1b에 도시된 제 1커패시터의 기생 커패시터를 나타내는 도면이다.
도 3은 본 발명의 제 2실시예에 의한 파형 생성부를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 제 3실시예에 의한 파형 생성부를 나타내는 도면이다.
도 5는 기존의 게이트 집적회로를 이용하여 파형 발생부로 전원을 공급하는 일례를 나타내는 도면이다.
도 6은 게이트 집적회로를 변경하여 파형 발생부로 전원을 공급하는 제 1실시예를 나타내는 도면이다.
도 7은 게이트 집적회로를 변경하여 파형 발생부로 전원을 공급하는 제 2실시예를 나타내는 도면이다.
도 8은 본 발명의 실시예에 의한 파형 생성부의 시뮬레이션 결과를 나타내는 도면이다.
도 9는 본 발명의 실시예에 의한 파형 생성부가 주사 구동부에 적용되는 일례를 나타내는 도면이다.
도 10은 서스테인 기간 주사전극으로 공급되는 서스테인 펄스 및 스위치의 동작과정을 나타내는 도면이다.
도 11a 내지 도 11d는 도 10의 구동 과정에 대응하는 전류패스를 나타내는 도면이다.
도 12는 리셋 기간 및 어드레스 기간 동안 주사전극으로 공급되는 구동파형 및 스위치들의 동작과정을 나타내는 도면이다.
도 13a 내지 도 13d는 도 12의 구동파형에 의하여 생성되는 전류패스를 나타내는 도면이다.
도 14는 리셋기간 및 어드레스 기간 동안 주사전극으로 공급되는 구동파형의 다른 실시예를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
4 : 전압 안정부 6 : 게이트 집적회로
100,102 : 파형 생성부 104 : 에너지 회수회로
106 : 스캔펄스 공급부 110 : 선택회로

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  10. 주사전극, 유지전극 및 어드레스전극의 교차부에 위치되는 방전셀과;
    제 1노드 및 제 2노드 사이의 전압을 선택적으로 상기 주사전극으로 공급하기 위한 선택회로, 상기 제 1노드 및 제 2노드 사이에 위치되는 커패시터, 상기 제 2노드로 급격히 하강하는 기저전원 및 상기 기저전원까지 기울기를 가지고 하강하는 하강 램프파형을 공급하기 위한 제 1파형 생성부, 상기 제 1노드로 급격히 상승하는 서스테인 전원 및 상기 서스테인 전원까지 기울기를 가지고 상승하는 상승 램프파형을 공급하기 위한 제 2파형 생성부, 상기 제 1노드 및 제 2노드에 접속되며 상기 주사전극으로 서스테인 펄스를 공급하기 위한 에너지 회수회로, 상기 제 1노드와 스캔전원 사이에 위치되는 스캔펄스 공급부를 포함하는 주사 구동부를 구비하며;
    상기 제 1파형 생성부 및 제 2파형 생성부 각각은
    제 1트랜지스터와;
    상기 제 1트랜지스터의 게이트전극과 제 1입력단자 사이에 직렬로 접속되는 제 1저항 및 제 1다이오드와;
    상기 제 1트랜지스터의 게이트전극과 제 2입력단자 사이에 위치되는 제 2저항과;
    상기 제 1저항 및 제 1다이오드의 공통단자와 상기 제 1트랜지스터의 드레인전극 사이에 접속되는 제 1커패시터를 구비하며;
    상기 제 1다이오드는 상기 제 1저항으로부터 상기 제 1트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  11. 제 10항에 있어서,
    상기 제 1저항은 가변저항으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  12. 제 10항에 있어서,
    상기 제 1파형 생성부에 포함되는 제 1트랜지스터의 드레인전극은 상기 제 2노드에 접속되고, 소오스전극은 상기 기저전원과 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  13. 제 10항에 있어서,
    상기 제 2파형 생성부에 포함되는 제 1트랜지스터의 드레인전극은 상기 서스테인 전원에 접속되고, 소오스전극은 상기 제 1노드에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  14. 삭제
  15. 제 10항에 있어서,
    상기 제 1트랜지스터의 게이트전극과 상기 제 1입력단자 사이에 위치되며, 상기 제 1트랜지스터의 게이트전극으로부터 상기 제 1입력단자로 전류가 흐를 수 있도록 형성되는 제 3다이오드를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  16. 제 10항에 있어서,
    상기 제 2저항과 상기 제 1트랜지스터의 게이트전극 사이에 위치되며, 상기 제 2저항으로부터 상기 제 1트랜지스터의 게이트전극으로 전류가 흐를 수 있도록 형성되는 제 2다이오드를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  17. 제 10항에 있어서,
    상기 제 1커패시터와 상기 제 1트랜지스터의 드레인전극 사이에 위치되는 전 압 안정부를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  18. 제 17항에 있어서,
    상기 전압 안정부는
    상기 제 1커패시터로부터 상기 제 1트랜지스터의 드레인전극으로 전류가 흐를수 있도록 형성되는 제 4다이오드와,
    상기 제 4다이오드와 병렬로 접속되는 제 3저항을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  19. 제 10항에 있어서,
    상기 에너지 회수회로는
    상기 주사전극으로부터 회수되는 전압을 충전하기 위한 소스 커패시터와,
    상기 소스 커패시터와 상기 주사전극 사이에 위치되는 인덕터와,
    상기 인덕터와 상기 제 2노드 사이에 위치되며, 상기 주사전극으로부터 상기 소스 커패시터로 전압이 공급될 때 턴-온되는 제 2트랜지스터와,
    상기 인덕터와 상기 제 1노드 사이에 위치되며, 상기 소스 커패시터로부터 상기 주사전극으로 전압이 공급될 때 턴-온되는 제 3트랜지스터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  20. 제 19항에 있어서,
    상기 제 1파형 생성부는 상기 제 2트랜지스터가 턴-온된 이후에 상기 기저전원을 상기 주사전극으로 공급하고, 상기 제 2파형 생성부는 상기 제 3트랜지스터가 턴-온된 이후에 상기 서스테인 전원을 상기 주사전극으로 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  21. 제 10항에 있어서,
    상기 제 1입력단자와 상기 제 1저항의 사이 및 상기 제 2입력단자와 상기 제 2저항의 사이에 위치되는 집적회로를 더 구비하며,
    상기 집적회로는
    i(i는 자연수)번째 채널에서 제 1전원과 상기 기저전원 사이에 위치됨과 동시에 공통단자가 상기 제 1저항과 접속되는 제 10트랜지스터 및 제 11트랜지스터와,
    i+1번째 채널에서 상기 제 1전원과 상기 기저전원 사이에 위치됨과 동시에 공통단자가 상기 제 2저항과 접속되는 제 12트랜지스터 및 제 13트랜지스터와,
    상기 제 1입력단자와 제 2입력단자로부터 공급되는 전압을 논리합 연산하여 상기 제 10트랜지스터 및 제 11트랜지스터의 게이트전극으로 공급하기 위한 논리합 게이트와,
    상기 논리합 게이트의 출력을 반전하여 상기 제 11트랜지스터로 공급하기 위한 제 1부정 게이트와,
    상기 제 2입력단자로부터 공급되는 전압을 반전하여 상기 제 13트랜지스터로 공급하기 위한 제 2부정 게이트를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  22. 제 10항에 있어서,
    상기 제 1입력단자와 상기 제 1저항의 사이 및 상기 제 2입력단자와 상기 제 2저항의 사이에 위치되는 집적회로를 더 구비하며,
    상기 집적회로는
    i(i는 자연수)번째 채널에서 제 1전원과 상기 기저전원 사이에 위치됨과 동시에 공통단자가 상기 제 1저항과 접속되는 제 10트랜지스터 및 제 11트랜지스터와,
    i+1번째 채널에서 상기 제 1전원과 상기 기저전원 사이에 위치됨과 동시에 공통단자가 상기 제 2저항과 접속되는 제 12트랜지스터 및 제 10저항과,
    상기 제 1입력단자와 제 2입력단자로부터 공급되는 전압을 부정 논리합 연산하여 상기 제 11트랜지스터의 게이트전극으로 공급하기 위한 부정 논리합 게이트를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  23. 제 10항에 있어서,
    상기 제 1입력단자와 상기 제 1저항의 사이 및 상기 제 2입력단자와 상기 제 2저항의 사이에 위치되는 집적회로를 더 구비하며,
    상기 집적회로는
    i(i는 자연수)번째 채널에서 제 1전원과 상기 기저전원 사이에 위치됨과 동시에 공통단자가 상기 제 1저항과 접속되는 제 10트랜지스터 및 제 10저항과,
    i+1번째 채널에서 상기 제 1전원과 상기 기저전원 사이에 위치됨과 동시에 공통단자가 상기 제 2저항과 접속되는 제 11트랜지스터 및 제 11저항을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
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