KR102519012B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 기판 상에, 교번적으로 적층된 희생 패턴들 및 절연 패턴들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 패터닝하여, 제1 방향으로 연장된 복수의 예비 적층 구조체들을 형성하는 것; 상기 예비 적층 구조체들 상에, 상기 제1 방향과 교차하는 방향으로 연장되어 상기 예비 적층 구조체들을 가로지르는 지지 패턴을 형성하는 것; 및 상기 희생 패턴들을 도전 패턴들로 대체하여, 상기 예비 적층 구조체들로부터 적층 구조체들을 형성하는 것을 포함하되, 상기 지지 패턴은 상기 적층 구조체들 상에 잔존되는 반도체 장치의 제조 방법.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에, 교번적으로 적층된 희생 패턴들 및 절연 패턴들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 패터닝하여, 제1 방향으로 연장된 복수의 예비 적층 구조체들을 형성하는 것; 상기 예비 적층 구조체들 상에, 상기 제1 방향과 교차하는 방향으로 연장되어 상기 예비 적층 구조체들을 가로지르는 지지 패턴을 형성하는 것; 및 상기 희생 패턴들을 도전 패턴들로 대체하여, 상기 예비 적층 구조체들로부터 적층 구조체들을 형성하는 것을 포함하되,상기 지지 패턴은 상기 적층 구조체들 상에 잔존될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에, 제1 방향으로 나란히 연장된 제1 및 제2 예비 적층 구조체들을 형성하는 것, 상기 제1 및 제2 예비 적층 구조체들의 각각은 교번적으로 적층된 희생 패턴들 및 절연 패턴들을 포함하고; 서로 마주보는 상기 제1 및 제2 예비 적층 구조체들의 측면들의 사이에 갭필 패턴을 형성하는 것; 상기 제1 및 제2 예비 적층 구조체들 상에 상기 제1 및 제2 예비 적층 구조체들을 연결하는 지지 패턴을 형성하는 것, 상기 지지 패턴은 상기 갭필 패턴의 상면의 일부를 덮고; 및 상기 갭필 패턴을 제거하여 서로 마주보는 상기 제1 및 제2 예비 적층 구조체들의 측면들을 노출하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에서 제1 방향으로 나란히 연장되는 적층 구조체들로서, 상기 적층 구조체들 각각은 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 것; 상기 적층 구조체들을 관통하는 수직 구조체들; 상기 적층 구조체들 사이에 배치된 분리 구조체; 및 상기 적층 구조체들 상에 배치되고, 상기 적층 구조체들을 상기 제1 방향과 교차하는 방향으로 가로지르는 지지 패턴을 포함하되, 상기 지지 패턴은 상기 분리 구조체의 상면의 일부를 덮을 수 있다.
본 발명의 실시예들에 따르면, 지지 패턴이 적층 구조체들을 연결함에 따라 적층 구조체들의 리닝(leaning) 현상이 방지될 수 있다. 또한 본 발명의 실시예들에 따르면, 이방성의 인장 응력(tensile stress)에 의한 기판의 비대칭적인 휨이 방지될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 2a 내지 도 10a의 A-A'선에 대응된다.
도 2C 내지 도 10C는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 2a 내지 도 10a의 B-B'선에 대응된다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로, 도 10의 A~A' 부분에 대응된다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 13b 및 도 14b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 13a 및 도 14a의 A-A'선에 대응된다.
도 13c 및 도 14c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 13a 및 도 14a의 B-B'선에 대응된다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 블록도이다.
도 16a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 16b 및 도 16c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 16a의 A~A'선 및 B~B'선에 대응된다.
도 17a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 17b 및 도 17c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도로, 각각 도 17a 의 A~A'선 및 B~B'선에 대응된다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 장치는 셀 어레이 영역들(CAR), 및 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역들(CAR)의 각각과 로우 디코더 영역들(ROW DCR)의 각각 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치될 수 있으며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라 메모리 셀 어레이의 워드 라인들 중 하나를 선택할 수 있으며, 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치될 수 있다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다. 도 2b 내지 도 10b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 2a 내지 도 10a의 A-A'선에 대응된다. 도 2C 내지 도 10C는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 2a 내지 도 10a의 B-B'선에 대응된다.
도 2a 내지 도 2c를 참조하면, 몰드 구조체(MS)가 기판(100) 상에 형성될 수 있다. 기판(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 제 1 방향(D1)으로 인접한 연결 영역(CNR)을 포함할 수 있다.
기판(100)은 반도체 특성을 갖는 물질(예컨대, 실리콘 웨이퍼), 절연성 물질(예컨대, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나를 포함할 수 있다. 실시예들에 따르면, 기판(100)은 제 1 도전형(예컨대, p형)을 갖는 실리콘 웨이퍼일 수 있다.
몰드 구조체(MS)는 기판(100) 상에 적층된 희생패턴들(SL) 및 절연패턴들(ILD)을 포함할 수 있다. 희생패턴들(SL) 및 절연패턴들(ILD)의 각각은 제1 방향(D1) 및 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장된 평판의 형상을 가질 수 있다. 희생패턴들(SL) 및 절연패턴들(ILD)은 기판(100)의 상면에 대해 수직한 제3 방향(D3)을 따라 교번적으로 적층될 수 있다. 몰드 구조체(MS)에서 최상층에 제공된 절연패턴(ILD)은 다른 절연패턴들(ILD)보다 두꺼울 수 있다. 희생패턴들(SL)은 절연패턴들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예컨대, 희생패턴들(SL)은 실리콘 질화막일 수 있으며, 절연패턴들(ILD)은 실리콘 산화막일 수 있다.
몰드 구조체(MS)를 형성하는 것은, 기판(100) 전면 상에 희생패턴들(SL) 및 절연패턴들(ILD)이 교번적으로 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 박막 구조체의 형성 전에, 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 예컨대, 버퍼 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 희생패턴들(SL) 및 절연패턴들(ILD)보다 얇은 두께를 가질 수 있다. 몰드 구조체(MS)는 트리밍 공정에 의해 연결 영역(CNR)에서 계단식 구조를 갖도록 형성될 수 있다. 연결 영역(CNR)에서 몰드 구조체(MS)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소할 수 있다. 몰드 구조체(MS)를 형성한 후, 기판(100)의 전면 상에 평탄 절연막(150)이 형성될 수 있다. 평탄 절연막(150)은 실질적으로 평탄한 상면을 가질 수 있으며, 희생패턴들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다.
도 3a 내지 도 3c를 참조하면, 수직 채널 구조체들(VS)이 기판(100)의 셀 어레이 영역(CAR) 및 연결 영역(CNR) 각각에 형성될 수 있다.
수직 채널 구조체들(VS)을 형성하는 것은, 몰드 구조체(MS) 및 버퍼 절연막(105)을 관통하여 기판(100)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP) 및 데이터 저장 패턴(VL)을 형성하는 것을 포함할 수 있다. 수직 홀들은 몰드 구조체(MS) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 형성될 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(100)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성된 에피택시얼 패턴일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 다른 예로, 하부 반도체 패턴(LSP)을 형성하는 것은 생략될 수도 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 상부 반도체 패턴들(USP)은 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연 패턴(VI) 또는 에어(air)로 채워질 수 있다. 나아가, 상부 반도체 패턴(USP)의 상단에 비트라인 도전 패드(BCP)가 형성될 수 있다. 비트라인 도전 패드(BCP)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
수직 채널 구조체들(VS)의 각각은 몰드 구조체(MS)를 관통하여 기판과 연결될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 이차원적으로 배열될 수 있다. 예컨대, 수직 채널 구조체들(VS)은 지그재그 형태로 배열될 수 있다.
도 4a 내지 도 4c를 참조하면, 몰드 구조체(MS)를 패터닝하여, 몰드 구조체(MS)로부터 복수의 예비 적층 구조체들(PST)을 형성할 수 있다. 가로지르는 예비 적층 구조체들(PST)의 사이에 트렌치(T)가 형성될 수 있다. 트렌치(T)를 형성하는 것은 수직 채널 구조체들(VS)의 상면들을 덮는 제1 층간 절연막(110)을 형성하는 것 및 제1 층간 절연막(110)을 식각 마스크로 하여 희생패턴들(SL) 및 절연패턴들(ILD)을 연속적으로 식각하는 것을 포함할 수 있다.
트렌치들(T)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)은 수직 채널 구조체들(VS)로부터 이격되어, 희생패턴들(SL) 및 절연패턴들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 트렌치들(T)은 라인 형태 또는 직사각형 형태를 갖도록 형성될 수 있다. 예비 적층 구조체들(PST)은 트렌치(T)를 따라 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 예비 적층 구조체들(PST)은 트렌치(T)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 일 예에 따르면, 트렌치(T)를 형성하는 동안, 오버 식각(over etch)에 의해 트렌치(T)에 노출된 기판(100)의 상면이 소정 깊이로 리세스될 수 있다.
실시예들에 따르면, 하나의 예비 적층 구조체(PST) 내의 수직 채널 구조체들(VS)은 제1 방향(D1)으로 연장되는 9개의 열들을 따라 배치될 수 있다. 실시예들에 따르면, 5번째 열에 포함된 수직 채널 구조체들(VS)은 후술될 비트 라인(BL)과 연결되지 않을 수 있다. 실시예들에 따르면, 몰드 구조체들(MS)의 각각의 상부 내에 제1 방향(D1)으로 연장되는 분리 절연막(미도시)이 형성될 수 있다. 분리 절연막은 예비 적층 구조체(PST)의 상부에 배치된 희생패턴들(SL)중 일부를 분리시킬 수 있다.
도 5a, 내지 도 5c를 참조하면 예비 적층 구조체들(PST)의 사이에 갭필 패턴(GP)이 형성될 수 있다. 갭필 패턴(GP)을 형성하는 것은 트렌치(T)를 채우고, 제1 층간 절연막(110)의 상면을 덮는 갭필막(미도시)을 형성하는 것 및 갭필막에 대하여 평탄화 공정을 수행하여 제1 층간 절연막(110)의 상면을 노출하는 것을 포함할 수 있다. 갭필 패턴(GP)의 상면은 제1 층간 절연막(110)의 상면과 동일한 레벨에 위치할 수 있다. 갭필 패턴(GP)의 상면은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 갭필 패턴(GP)은 절연패턴들(ILD) 및 희생패턴들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다. 갭필 패턴(GP)은, 예컨대, 실리콘 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질, 탄소 계열의 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 포토레지스트 물질을 포함할 수 있다.
이어서, 예비 적층 구조체들(PST) 상에 지지 패턴들(SPP)을 형성할 수 있다. 지지 패턴들(SPP)은 제1 층간 절연막(110)의 상면의 적어도 일부 및 갭필 패턴(GP)의 상면의 적어도 일부를 노출할 수 있다. 지지 패턴들(SPP)을 형성하는 것은 제1 층간 절연막(110)의 상면을 덮는 지지막(미도시)을 형성하는 것 및 상기 지지막을 패터닝하여, 제1 층간 절연막(110)의 상면의 일부 및 갭필 패턴(GP)의 상면의 일부를 노출시키는 것을 포함할 수 있다.
지지 패턴들(SPP)은 제1 방향(D1)을 따라 배열될 수 있다. 지지 패턴들(SPP)의 각각은 예비 적층 구조체들(PST)이 연장된 방향(즉, 제1 방향(D1))과 교차하는 방향으로 연장되어 예비 적층 구조체들(PST)을 가로지를 수 있다. 지지 패턴들(SPP)은 예비 적층 구조체들(PST)을 연결할 수 있다. 이로써, 후술될 공정에서 예비 적층 구조체들(PST) 또는 적층 구조체들(ST)이 기울어지는 것이 방지될 수 있다.
실시예들에 따르면, 도 5a에 도시된 바와 같이, 지지 패턴들(SPP)의 각각은 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장될 수 있다.
예비 적층 구조체들(PST) 또는 적층 구조체들(ST)은 기판(100)에 인장 응력(tensile stress)을 발생시킬 수 있다. 예비 적층 구조체들(PST)에 의한 인장 응력은 예비 적층 구조체들(PST)이 연장된 방향을 따라 발생될 수 있다. 예비 적층 구조체들(PST)이 발생시키는 인장 응력에 의해 기판(100)의 가장자리 부분에 변위(deflection)가 발생될 수 있다. 예비 적층 구조체들(PST)은, 제1 방향(D1)을 따라 연장되므로, 제1 방향(D1)의 인장 응력을 발생시킬 수 있다. 기판(100)에 예비 적층 구조체들(PST)에 의한 이방성 인장 응력 발생될 수 있다.
지지 패턴들(SPP)은 예비 적층 구조체들(PST) 연장된 방향과 수직한 방향(즉, 제2 방향(D2))으로 연장되도록 형성되어, 제2 방향(D2)으로 인장 응력을 발생시킬 수 있다. 이로써, 제1 방향(D1)으로 발생하는 인장 응력과 제2 방향(D2)으로 발생하는 인장응력의 차이가 줄어들 수 있다. 이방성 인장 응력에 의한 기판(100)의 비대칭적인 휨이 방지될 수 있다. 지지 패턴들(SPP)은 연장된 방향을 따라 인장응력을 발생시키는 물질을 포함할 수 있다. 지지 패턴들(SPP)은 기판(100)에 비해 열 팽창 계수가 높은 물질을 포함할 수 있다. 지지 패턴들(SPP)은 온도 변화가 큰 공정들이 진행됨에 따라 기판(100)에 인장응력을 발생시킬 수 있다. 지지 패턴들(SPP)은, 예컨대, 실리콘 계열의 절연 물질을 포함할 수 있다. 지지 패턴들(SPP)은 실리콘 계열의 절연 물질로서 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 실시예들에 따르면, 본 발명에 따른 반도체 장치의 제조 방법은 기판(100)에 발생된 변위를 제거하는 공정을 더 포함할 수 있다. 기판(100)에 발생되는 변위는 지지 패턴들(SPP)에 의해 등방적으로 발생될 수 있다. 이로써, 변위를 제거하는 공정이 용이하게 수행될 수 있다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
실시예들에 따르면, 도 11a에 도시된 바와 같이, 지지 패턴들(SPP)의 각각은 제1 방향(D1)과 비스듬한 방향으로 연장될 수 있다. 다시 말해서 지지 패턴들(SPP)의 각각은 예비 적층 구조체들(PST)을 사선 방향으로 가로지를 수 있다. 일 예에 따르면, 지지 패턴들(SPP)은 강성(rigidity)이 높은 물질을 포함할 수 있다. 지지 패턴들(SPP)은, 예컨대, 금속(예컨대, 텅스텐, 구리, 알루미늄등)을 포함할 수 있다. 일 예에 따르면, 지지 패턴들(SPP)은 연장된 방향으로 압축 응력(Compressive Stress)을 발생시킬 수 있는 물질을 포함할 수 있다. 지지 패턴들(SPP)은 기판(100)에 비해 열 팽창 계수가 낮은 물질을 포함할 수 있다. 이로써, 지지 패턴들(SPP)은 온도 변화가 큰 공정들이 진행됨에 따라 기판(100)에 압축응력을 발생시킬 수 있다. 지지 패턴들(SPP)은 예비 적층 구조체들(PST)에 의해 제1 방향(D1)으로 발생하는 인장 응력을 상쇄시킬 수 있다. 이로써, 기판(100)의 변형이 방지될 수 있다.
실시예들에 따르면, 도 11b에 도시된 바와 같이, 지지 패턴(SPP)은 메쉬 형태를 가질 수 있다. 구체적으로, 지지 패턴(SPP)은 제2 방향(D2)으로 연장된 제1 부분(P1)을 포함할 수 있다. 또한 지지 패턴(SPP)은 제1 방향(D1) 및 제2 방향(D2)과 비스듬한 방향으로 연장된 제2 부분(P2)을 포함할 수 있다. 지지 패턴(SPP)은, 예컨대, 강성(rigidity)이 높은 금속을 포함할 수 있다.
도 6a 내지 도 6c를 참조하면, 갭필 패턴(GP)을 제거하여 예비 적층 구조체들(PST)의 측면들을 노출시킬 수 있다. 갭필 패턴(GP)을 제거하는 것은 예비 적층 구조체(PST), 버퍼 절연막(105), 제1 층간 절연막(110) 및 지지 패턴(SPP)에 대하여 식각 선택성을 갖는 습식 식각 공정을 이용하여 수행될 수 있다. 갭필 패턴(GP)이 제거됨에 따라, 지지 패턴(SPP)의 바닥면의 일부가 노출될 수 있다.
도 7a 내지 도 7c 및 도 8a 내지 8c를 참조하면, 예비 적층 구조체들(PST)로부터 적층 구조체들(ST)을 형성할 수 있다. 적층 구조체들(ST)은 교번적으로 적층된 전극들(EL) 및 절연패턴들(ILD)을 포함할 수 있다. 적층 구조체들(ST)을 형성하는 것은 희생패턴들(SL)을 전극들(EL)로 대체(replacement)하는 것을 포함할 수 있다.
희생패턴들(SL)을 전극들(EL)로 대체하는 것은, 트렌치들(T)에 의해 노출된 희생패턴들(SL)을 제거하여, 절연패턴들(ILD) 사이에 게이트 영역들(GR)을 형성하는 것, 및 게이트 영역들(GR) 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다. 여기서, 게이트 영역들(GR)을 형성하는 것은, 평탄 절연막(150), 절연패턴들(ILD), 수직 채널 구조체들(VS), 제1 층간 절연막(110) 및 지지 패턴(SPP)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생패턴들(SL)을 등방성 식각하는 것을 포함할 수 있다. 여기서, 희생패턴들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예컨대, 희생패턴들(SL)이 실리콘 질화막이고, 절연패턴들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
이어서, 최하층 게이트 영역(GR)에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 게이트 절연막을 형성할 수 있다. 게이트 절연막은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다.
게이트 영역(GR) 내에 전극들(EL)이 형성될 수 있다. 여기서, 전극들(EL)을 형성하기 전에, 절연패턴들(ILD) 사이에 정의된 빈 공간들의 내벽들을 컨포말하게 덮는 수평 절연막(HP)이 형성될 수 있다. 희생패턴들(SL)을 전극들(EL)로 대체함에 따라, 기판 상에 절연패턴들(ILD) 및 전극들(EL)이 번갈아 적층된 적층 구조체들(ST)이 형성될 수 있다.
적층 구조체들(ST) 사이의 기판(100) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)을 형성하는 것은 트렌치들(T)에 의해 노출된 기판(100)에 제1 도전형과 다른 제2 도전형(예컨대, n형)의 불순물을 도핑하는 것을 포함할 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
도 9a 내지 도 9c를 참조하면, 트렌치들(T)의 내에 분리 구조체(CSS)가 형성될 수 있다. 일 예에 따르면, 분리 구조체(CSS)는 공통 소오스 영역들(CSR)에 접속되는 공통 소스 플러그(CSP) 및 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서(SP)를 포함할 수 있다.
구체적으로, 절연 스페이서(SP)가 트렌치들(T)의 측벽 상에 형성될 수 있다. 절연 스페이서(SP)를 형성하는 것은, 적층 구조체들(ST)이 형성된 기판(100) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있다.
절연 스페이서(SP)가 형성된 트렌치들(T)의 잔부에 공통 소오스 플러그들(CSP)이 형성될 수 있다. 공통 소오스 플러그(CSP)는 서로 마주보는 적층 구조체들(ST)의 측벽들 사이에 배치될 수 있으며, 제1 방향(D1)으로 연장될 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 공통 소오스 플러그들(CSP)을 형성하는 것은 금속막(PCSP)을 형성하는 것, 금속막(PCSP) 상에 평탄화 공정을 수행하여 지지 패턴(SPP)의 상면을 노출시키는 것 및 지지 패턴들(SPP)을 식각 마스크로 평탄화된 금속막(PCSP)을 식각하는 것을 포함할 수 있다(도 9c 참조).
도 10a 내지 도 10c를 참조하면, 지지 패턴들(SPP)이 제거될 수 있다. 지지 패턴들(SPP)이 제거됨에 따라, 제1 층간 절연막(110)의 상면 및 분리 구조체(CSS)의 상면이 완전히 노출될 수 있다. 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 분리 구조체(CSS)의 상면을 덮을 수 있다. 비트 라인들(BL)이 셀 어레이 영역(CAR)의 제2 층간 절연막(120) 상에 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장되고, 제1 방향(D1)으로 배열될 수 있다. 비트 라인들(BL)은 제1 층간 절연막(110) 및 제2 층간 절연막(120)을 관통하는 비트 라인 콘택 플러그들(BPLG)을 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다.
연결 배선들(CL)이 연결 영역(CNR)의 제2 층간 절연막(120) 상에 형성될 수 있다. 연결 배선들(CL)은 제1 층간 절연막(110), 제2 층간 절연막(120) 및 평탄 절연막(150)을 관통하여 전극들(EL)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 13b 및 도 14b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 13a 및 도 14a의 A-A'선에 대응된다. 도 13c 및 도 14c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 13a 및 도 14a의 B-B'선에 대응된다.
도 13a 내지 도 13c를 참조하면, 도 10a 내지 도 10c를 참조하여 설명한 것과 달리, 지지 패턴들(SPP)이 제거되지 않을 수 있다.
구체적으로, 적층 구조체들(ST) 및 분리 구조체들(CSS) 상에 지지 패턴들(SPP)이 형성될 수 있다. 이어서, 제1 층간 절연막(110) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130)을 형성하는 것은 제1 층간 절연막(110) 상에 지지 패턴들(SPP)의 측면들 및 상면들을 덮는 예비 제3 층간 절연막(미도시)을 형성하는 것 및 예비 제3 층간 절연막 상에 평탄화 공정을 수행하여 지지 패턴들(SPP)의 상면을 노출시키는 것을 포함할 수 있다. 제3 층간 절연막(130)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제3 층간 절연막(130)은 분리 구조체(CSS)의 상면을 덮을 수 있다. 제3 층간 절연막(130)은 지지 패턴들(SPP)의 측면들을 덮을 수 있다. 제3 층간 절연막(130)의 상면은 지지 패턴들(SPP)의 상면과 동일한 레벨에 위치할 수 있다. 제3 층간 절연막(130)의 상면은 지지 패턴들(SPP)의 상면과 공면을 이룰 수 있다.
도 14a 내지 도 14c를 참조하면, 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 비트 라인들(BL)이 셀 어레이 영역(CAR)의 제4 층간 절연막(140) 상에 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(D2)으로 연장되고, 제1 방향(D1)으로 배열될 수 있다. 비트 라인들(BL)의 일부는 지지 패턴(SPP)과 수직적으로 중첩될 수 있다. 비트 라인들(BL)은 제1 층간 절연막(110), 제3 층간 절연막(130) 및 제4 층간 절연막(140)을 관통하는 비트 라인 콘택 플러그들(BPLG)을 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 비트 라인 콘택 플러그들(BPLG)의 일부는 지지 패턴(SPP)을 관통할 수 있다.
연결 배선들(CL)이 연결 영역(CNR)의 제 4 층간 절연막(140) 상에 형성될 수 있다. 연결 배선들(CL)은 제1 층간 절연막(110), 제3 층간 절연막(130), 제4 층간 절연막(140) 및 평탄 절연막(150)을 관통하는 연결 콘택 플러그들(CPLG)을 통해 전극들(EL) 과 전기적으로 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 블록도이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 컬럼 디코더들, 페이지 버퍼, 및/또는 제어 회로들을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제1 및 제2 방향들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함할 수 있다.
도 16a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 16b 및 도 16c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들로, 각각 도 16a의 A~A'선 및 B~B'선에 대응된다.
도 16a 내지 도 16c를 참조하면, 본 발명의 실시예들에 따른 반도체 소자의 제조방법은 기판(100) 상에 몰드 구조체(MS)를 형성하기 전에 로직 구조체(PS)를 형성하는 것을 더 포함할 수 있다. 로직 구조체(PS)는 기판(100)의 아래에 형성될 수 있다.
구체적으로, 하부 기판(10)이 준비될 수 있다. 하부 기판(10)은, 예컨대, 제 1 도전형(예를 들면, P형)의 실리콘 기판일 수 있다. 하부 기판(10) 내에 활성 영역들을 정의하는 소자 분리막(11)이 형성될 수 있다.
로직 구조체(PS)가 하부 기판(10) 상에 형성될 수 있다. 로직 구조체(PS)를 형성하는 것은, 하부 기판(10) 상에 주변 로직 회로들(PTR)을 형성하는 것, 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 하부 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 로직 회로들(PTR)은 하부 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다. 일 예로, 주변 로직 회로들(PTR)을 형성하는 것은, 활성 영역들을 정의하는 소자 분리막(11)을 하부 기판(10)내에 형성하는 것, 하부 기판(10)상에 차례로 주변 게이트 절연막(21) 및 주변 게이트 전극(23)을 형성하고, 주변 게이트 전극(23)의 양측의 하부 기판(10)에 불순물을 주입하여 소오스/드레인 영역들(25)을 형성하는 것을 포함할 수 있다. 주변 게이트 스페이서가 주변 게이트 전극(23)의 측벽에 형성될 수 있다.
하부 절연막(50)은 주변 로직 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 하부 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
이어서, 하부 절연막(50) 상에 기판(100)을 형성할 수 있다. 본 예에서, 기판(100)은 반도체 기판이거나 또는 도전층을 포함하는 다층 기판일 수 있다. 기판(100)은, 예컨대, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 기판(100)은 제 1 도전형의 불순물이 도핑된 반도체 기판이거나, 또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 기판일 수 있다. 이어서, 기판(100) 상에 몰드 구조체가 형성될 수 있다.
도 17a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도이다. 도 17b 및 도 17c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로, 도 17a 의 A~A'선 및 B~B'선에 각각 대응된다.
도 17a 내지 도 17c를 참조하면, 적층 구조체들(ST)을 형성한 이후, 트렌치들(T)의 내에 분리 구조체(CSS)를 형성할 수 있다. 본 예에 따르면, 도 9a 내지 9c를 참조하여 설명한 것과 달리, 분리 구조체(CSS)는 분리 절연 패턴(IIP)을 포함할 수 있다.
구체적으로, 도 10 내지 도 13b를 참조하여 설명한 것과 같이, 예비 적층 구조체들(PST) 내의 희생패턴들(SL)을 전극들(EL)로 대체하는 공정을 수행하여 적층 구조체들(ST)을 형성할 수 있다. 이때, 공통 소오스 영역(CSR)을 형성하기 위한 도핑 공정은 생략될 수 있다. 적층 구조체들(ST)의 서로 마주보는 측면들의 사이에 분리 절연 패턴(IIP)을 형성할 수 있다. 분리 절연 패턴(IIP)은, 예컨대, 실리콘 산화막을 포함할 수 있다.
분리 절연 패턴(IIP)의 상면은 제1 층간 절연막(110)의 상면과 동일한 레벨에 위치할 수 있다. 분리 절연 패턴(IIP)의 상면은 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 지지 패턴(SPP)은 분리 절연 패턴(IIP)의 상면의 일부를 덮을 수 있다. 본 예에서, 반도체 장치는 기판(100)의 아래에 형성된 로직 구조체(PS)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에, 교번적으로 적층된 희생 패턴들 및 절연 패턴들을 포함하는 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 패터닝하여, 제1 방향으로 연장된 복수의 예비 적층 구조체들을 형성하는 것;
    상기 예비 적층 구조체들의 사이에 갭필 패턴을 형성하는 것;
    상기 예비 적층 구조체들 상에, 상기 제1 방향과 교차하는 방향으로 연장되어 상기 예비 적층 구조체들을 가로지르는 지지 패턴을 형성하는 것, 상기 지지 패턴은 상기 갭필 패턴의 상면의 일부를 덮도록 형성되고;
    상기 갭필 패턴을 제거하여 상기 예비 적층 구조체들의 측면들을 노출시키는 것; 및
    상기 희생 패턴들을 도전 패턴들로 대체하여, 상기 예비 적층 구조체들로부터 적층 구조체들을 형성하는 것을 포함하되,
    상기 지지 패턴은 상기 적층 구조체들 상에 잔존되는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 지지 패턴을 형성하는 것은 상기 제1 방향을 따라 배열된 복수의 지지 패턴들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 지지 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되고,
    상기 지지 패턴은 상기 기판에 비해 열 팽창 계수가 큰 물질을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 지지 패턴은 상기 제1 방향과 비스듬한 방향으로 연장되고,
    상기 지지 패턴은 상기 기판에 비해 열 팽창 계수가 작은 물질을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 몰드 구조체를 패터닝하기 전에, 상기 몰드 구조체를 관통하여 상기 기판과 연결되는 수직 채널 구조체를 형성하는 것을 더 포함하고,
    상기 지지 패턴의 하면은 상기 수직 채널 구조체의 상면 보다 높은 레벨에 위치하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 적층 구조체들의 서로 마주보는 측면들의 사이에 분리 구조체를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 분리 구조체를 형성한 이후, 상기 지지 패턴을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 분리 구조체는 상기 적층 구조체들의 서로 마주보는 측면들을 덮는 스페이서 및 상기 스페이서를 관통하여 상기 기판과 연결되는 공통 소오스 플러그를 포함하는 반도체 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 분리 구조체는 상기 적층 구조체들의 서로 마주보는 측면들의 사이를 채우는 분리 절연 패턴을 포함하는 반도체 장치의 제조 방법.
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