KR102500661B1 - 다중 레벨 셀 모드 비휘발성 메모리를 위한 비용 최적화된 단일 레벨 셀 모드 비휘발성 메모리 - Google Patents

다중 레벨 셀 모드 비휘발성 메모리를 위한 비용 최적화된 단일 레벨 셀 모드 비휘발성 메모리 Download PDF

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Abstract

3 레벨 셀(TLC) 고체 상태 드라이브(SSD)들에 대한 비용 최적화된 단일 레벨 셀(SLC) 기입 버퍼링에 관한 방법들 및 장치가 설명된다. 일 실시예에서, 비휘발성 메모리는 단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀 모드의 제2 영역을 포함한다. 비휘발성 메모리에 임의의 신규 용량을 추가하지 않고 비휘발성 메모리로부터의 임의의 기존 용량을 감소시키지 않고서 제2 영역의 부분이 다중 레벨 셀 모드에서 SLC 모드로 이동된다. 다른 실시예들이 또한 개시되고 청구된다.

Description

다중 레벨 셀 모드 비휘발성 메모리를 위한 비용 최적화된 단일 레벨 셀 모드 비휘발성 메모리
관련 출원
본 출원은 35 U.S.C. 365(b) 하에서 2015년 3월 27일자 출원된 US 출원 제14/671,493호에 대한 우선권을 주장한다. 상기 출원 제14/671,493호는 이로써 그 전체가 본 명세서에 참고로 포함된다.
분야
본 개시내용은 일반적으로 전자공학의 분야에 관한 것이다. 더 구체적으로, 일부 실시예는 일반적으로 기입 버퍼링을 위한 비휘발성 메모리의 사용에 관한 것이다.
일반적으로, 컴퓨팅 시스템에서 데이터를 저장하기 위해 사용되는 메모리는 (휘발성 정보를 저장하기 위한) 휘발성 또는 (영구(persistent) 정보를 저장하기 위한) 비휘발성일 수 있다. 일반적으로, 휘발성 메모리에 저장된 휘발성 데이터 구조는 프로그램의 런타임 동안 프로그램의 기능성을 지원하도록 요구되는 일시 또는 중간 정보를 위해 이용된다. 한편, 비휘발성(또는 영구 메모리)에 저장된 영구 데이터 구조는 프로그램의 런타임 시간을 초과하여 이용 가능하고 재이용될 수 있다. 또한, 신규 데이터는, 사용자 또는 프로그래머가 이 데이터를 영구적인 것으로 하는 것을 결정하기 이전에, 먼저 휘발성 데이터로서 통상적으로 생성된다. 예를 들어, 프로그래머들 또는 사용자들이 프로세서에 의해 직접 액세스할 수 있는 휘발성 메인 메모리의 휘발성 구조들의 매핑(즉, 인스턴스화)을 야기할 수 있다. 한편, 영구적 데이터 구조들은, 고체 상태 드라이브와 같은 비휘발성 메모리 기반 디바이스들 또는 입력/출력(I/O 또는 IO) 버스들에 연결된 회전 디스크들과 같은 비휘발성 스토리지 디바이스들 상에서 인스턴스화된다.
프로세서에서 컴퓨팅 능력들이 향상됨에 따라, 한가지 관심사항은 프로세서에 의해 메모리가 액세스될 수 있는 속도이다. 예를 들어, 데이터를 처리하기 위해, 프로세서는 먼저 메모리로부터 데이터를 인출할 필요가 있을 수 있다. 데이터 프로세싱의 완료 이후에, 결과들은 메모리에 저장될 필요가 있을 수 있다. 따라서, 메모리 액세스 속도는 전체 시스템 성능에 대해 직접적으로 영향을 미칠 수 있다.
다른 중요한 고려 사항은 전력 소비이다. 예를 들어, 배터리 전력에 의존하는 모바일 컴퓨팅 디바이스들에서, 디바이스가 이동하는 동안 동작하는 것을 허용하기 위해 전력 소비를 감소시키는 것은 매우 중요하다. 전력 소모는 또한 비이동형(non-mobile) 컴퓨팅 디바이스들에 대해서도 중요한데, 그 이유는 과도한 전력 소모가 (예를 들어, 부가적인 전력 이용, 증가되는 냉각 요건 등으로 인해) 비용을 증가시키고, 컴포넌트 수명을 단축시키고, 디바이스가 이용될 수 있는 위치를 제한하는 것 등을 할 수 있기 때문이다.
하드 디스크 드라이브는 상대적으로 저비용 스토리지 해결책을 제공하며, 비휘발성 스토리지를 제공하기 위해 많은 컴퓨팅 디바이스에서 사용된다. 그러나, 디스크 드라이브들은 고체 상태 드라이브들과 비교하여 볼 때 많은 전력을 이용할 수 있는데, 그 이유는 하드 디스크 드라이브가 그것의 회전 디스크들을 상대적으로 고속으로 회전시킬 필요가 있으며, 데이터를 판독/기입하기 위해 회전하는 디스크들에 대해 디스크 헤드들을 이동시킬 필요가 있기 때문이다. 이러한 물리적 이동은 열을 발생시키며, 전력 소모를 증가시킨다. 또한 고체 상태 드라이브들은 하드 드라이브들과 비교할 때 판독 및 기입 동작들을 수행하는 것에서 더 빠르다. 이를 위해, 많은 컴퓨팅 세그먼트들은 고체 상태 드라이브들을 향하여 옮겨가고 있다.
첨부 도면들을 참조하여 상세한 설명이 제공된다. 도면들에서, 참조 번호의 최좌측의 숫자(들)는 그러한 참조 번호가 처음으로 나오는 도면을 식별한다. 상이한 도면들에서 동일한 참조 번호의 사용은 유사하거나 동일한 항목들을 나타낸다.
도 1 및 도 4 내지 도 6은 본 명세서에서 논의된 다양한 실시예들을 구현하는 데 이용될 수 있는 컴퓨팅 시스템들의 실시예들의 블록도들을 도시한다.
도 2a 및 도 2b는 일부 실시예에 따라, 고체 상태 드라이브들에서 파티셔닝된 단일 레벨 셀 대 3 레벨 셀 모드들을 도시한다.
도 2c는 실시예에 따른 연도 대 스토리지 매체 용량의 그래프를 도시한다.
도 3은 실시예에 따른 고체 상태 드라이브의 다양한 컴포넌트의 블록도를 도시한다.
이하의 설명에서는, 다양한 실시예들의 철저한 이해를 제공하기 위해서 다수의 구체적인 상세 사항들이 제시된다. 그러나, 다양한 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다. 다른 경우에, 특정 실시예들을 불명료하게 하지 않도록, 공지된 방법들, 절차들, 컴포넌트들, 및 회로들은 상세하게 설명되지 않았다. 또한, 실시예들의 다양한 양태들은 다양한 수단들, 예컨대 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램으로 구성된 컴퓨터 판독 가능 명령어들("소프트웨어"), 또는 하드웨어와 소프트웨어의 일부 조합을 이용하여 수행될 수 있다. 본 개시내용의 목적을 위해, "로직"에 대한 언급은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 일부 조합을 의미할 것이다.
상기에 논의된 바와 같이, (NAND 또는 NOR 유형 메모리 셀들을 갖는 스토리지 디바이스들과 같은) 비휘발성 메모리의 사용이 보다 일반적이 되고 있다. NAND 매체는 일반적으로 데이터가 SLC(단일 레벨 셀) 모드 대 TLC(3 레벨 셀) 모드로 기입될 때 훨씬 더 빨리(예를 들어, 때로는 5배 더 빠르게) 기입될 수 있다. SLC 모드에서, NAND의 각각의 셀은 1 비트의 정보(또는 2개의 상이한 레벨, 0 및 1)를 저장할 수 있는 반면, TLC 모드에서는 NAND의 각각의 셀이 3 비트의 정보(또는 8개의 상이한 레벨)를 저장할 수 있다. 또한, TLC NAND(또는 블렌딩된 SSD들)를 갖는 SSD들은 혼합 모드에서 NAND 매체를 사용할 수 있다. 예를 들어, 일부 구현예에 대해 SSD(소거 블록들의 범위) 내의 NAND 영역은 SLC 모드로 파티셔닝되고 NAND의 나머지는 TLC 모드로 남겨져 버스트(burst) 모드에서 기입 성능의 (예를 들어, 5배) 증가(boost)를 제공한다. 일부 접근법들은 SSD 내부의 SLC NAND 영역을 분리하고 (예를 들어, 사용자가 기입 동작을 스태거할 수 있는 경우) 모든 호스트 기입 동작이, SLC NAND 영역에 저장된 데이터가 TLC NAND 영역으로 워터폴(waterfall)하는 것을 허용하는(여기서, "워터폴"은 예를 들어, 유휴 시간, 오프-피크 시간대(off-peak hours)와 같은 적절한 시간 기간들 동안, 데이터를 하나의 스토리지 위치에서 다른 스토리지 위치로 또는 하나의 디바이스에서 다른 디바이스로 이동되게 하는 것을 지칭한다) 이러한 버퍼에 의해 흡수될 수 있도록 하기에 충분하도록 이 영역의 내구성을 크기 조정한다. 이러한 SLC 영역의 분리는 이 영역이 (a) 적절한 기입 버퍼링; 및 (b) 적절한 기입 내구성의 최대값의 크기가 되도록 요구한다. 그러나 적절한 기입 내구성 양태를 위한 크기 조정으로 인해 SLC NAND 버퍼에 예약된 필요한 용량보다 더 큰 용량을 초래한다. 이 SLC NAND 버퍼는 노출되지 않은 용량이기 때문에, 본질적으로 낭비되는 NAND 용량에 이용 가능한 직접적인 기가바이트당 금전 수익은 없다.
이를 위해, 일부 실시예는 TLC 비휘발성 메모리(예를 들어, 고체 상태 드라이브(SSD)들)에 대한 비용 최적화된 SLC 기입 버퍼링에 관한 것이다. 또한, 일 실시예는 SLC 버퍼링을 위한 임의의 신규 NAND 용량을 추가하지 않고서 회전/동적 SLC 영역을 갖는 것에 의해 적절한 기입 버퍼링을 위해 SLC NAND("SLC") 영역을 크기 조정하는 기술을 제공한다. 이는 이어서 다음과 같은 2개의 큰 개선을 발생시킨다: (a) 사용자가 볼 수 있는 용량의 더 많은 스토리지 공간(예를 들어, 기가바이트(들))이 비교 가능한 NAND 구성에 이용 가능하게 된다; (b) NAND 컴포넌트/매체에 대한 SLC 내구성 요건들이 감소될 수 있다(그리고 NAND 컴포넌트는 SLC 내구성을 위해 자격을 갖출 필요가 없다). 또한, 일부 실시예는 TLC 비휘발성 메모리를 참조하여 논의되지만, 이들 실시예들은 TLC 비휘발성 메모리에 제한되지 않고 (즉, 2 초과의 레벨을 제공하기 위해 셀당 1 비트 초과의 정보를 저장하는) 임의의 유형의 다중 레벨 셀 비휘발성 메모리에 적용될 수 있다.
또한, 일부 실시예가 NAND 및/또는 NOR 유형의 메모리 셀들을 포함하는 SSD들에서의 결함 검출을 참조하여 논의되어도, 실시예들은 NAND에 한정되지 않고, 예를 들어, (예를 들어, 블록 스토리지 모드에서 사용되는) 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, 바이트 어드레싱가능 3차원 크로스 포인트 메모리, PCM(Phase Change Memory) 등 중 하나 이상을 포함하는 다른 유형의 비휘발성 메모리에 사용될 수 있다.
또한, 프로세서들은 일반적으로 로드/저장 명령어들(또는 그 변형들)로 메모리에 액세스한다. 고체 상태 드라이브들 및 하드 디스크 드라이브들은 블록 스토리지 디바이스들이고 블록 스토리지 프로토콜을 사용한다. 이러한 드라이브들은 견딜 수 없는 대기 시간(로드 요청 후 제1 바이트에 액세스하는 시간)을 가질 수 있고, 따라서 그것들은 전술한 블록 스토리지 프로토콜을 사용한다. 그것들은 일반적으로 512B 증분들(512 Byte는 블록이라고 지칭됨)로만 액세스될 수 있고 이 액세스는 드라이버에 의해 용이하게 될 수 있고 프로세서는 어떻게 저장된 콘텐츠에 직접 액세스하는지를 알지 못한다.
본 명세서에서 논의된 기술들은, 도 1 내지 도 6을 참조하여 논의된 것들을 포함한 다양한 컴퓨팅 시스템들(예를 들어, 데스크톱, 워크스테이션, 서버, 랙 시스템 등과 같은 비이동형 컴퓨팅 디바이스, 및 스마트폰, 태블릿, UMPC(Ultra-Mobile Personal Computer), 랩톱 컴퓨터, Ultrabook™ 컴퓨팅 디바이스, 스마트 시계, 스마트 안경, 스마트 팔찌 등과 같은 이동형 컴퓨팅 디바이스를 포함함)에서 제공될 수 있다. 보다 구체적으로, 도 1은 실시예에 따른 컴퓨팅 시스템(100)의 블록도를 도시한다. 시스템(100)은 하나 이상의 프로세서(102-1 내지 102-N)(일반적으로 본 명세서에서 "프로세서들(102)" 또는 "프로세서(102)"로 지칭됨)를 포함할 수 있다. 프로세서들(102)은 상호접속부 또는 버스(104)를 통해 통신할 수 있다. 각각의 프로세서는 다양한 컴포넌트들을 포함할 수 있는데, 그들 중 일부는 명료성을 위해 프로세서(102-1)만을 참조하여 논의된다. 따라서, 나머지 프로세서들(102-2 내지 102-N) 각각은 프로세서(102-1)를 참조하여 논의되는 것과 동일하거나 유사한 컴포넌트들을 포함할 수 있다.
실시예에서, 프로세서(102-1)는 (본 명세서에서 "코어들(106)" 또는 보다 일반적으로 "코어(106)"로 지칭되는) 하나 이상의 프로세서 코어들(106-1 내지 106-M), (다양한 실시예들에서 공유 캐시(shared cache) 또는 전용 캐시(private cache)일 수 있는) 캐시(108), 및/또는 라우터(110)를 포함할 수 있다. 프로세서 코어들(106)은 단일의 IC(integrated circuit) 칩 상에 구현될 수 있다. 또한, 이 칩은 하나 이상의 공유 및/또는 전용 캐시(예컨대, 캐시(108)), 버스들 또는 상호접속부들(예컨대, 버스 또는 상호접속부(112)), 로직(120), 메모리 제어기들(예컨대, 도 4 내지 도 6을 참조하여 논의된 것들), 또는 다른 컴포넌트들을 포함할 수 있다.
일 실시예에서, 라우터(110)는 프로세서(102-1) 및/또는 시스템(100)의 다양한 컴포넌트들 사이에 통신하는 데 이용될 수 있다. 더욱이, 프로세서(102-1)는 하나 초과의 라우터(110)를 포함할 수 있다. 또한, 다수의 라우터(110)는 프로세서(102-1) 내부의 또는 외부의 다양한 컴포넌트들 사이의 데이터 라우팅을 가능하게 하도록 통신할 수 있다.
캐시(108)는 프로세서(102-1)의 하나 이상의 컴포넌트, 예컨대 코어들(106)에 의해 이용되는 데이터(예를 들어, 명령어들을 포함함)를 저장할 수 있다. 예를 들어, 캐시(108)는 프로세서(102)의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(114)에 저장된 데이터를 로컬 캐싱할 수 있다. 도 1에 도시된 바와 같이, 메모리(114)는 상호접속부(104)를 통해 프로세서들(102)과 통신할 수 있다. 실시예에서, (공유될 수 있는) 캐시(108)는 다양한 레벨들을 가질 수 있는데, 예를 들어 캐시(108)는 중간 레벨 캐시 및/또는 최종 레벨 캐시(last-level cache)(LLC)일 수 있다. 또한, 코어들(106) 각각은 레벨 1(L1) 캐시(116-1)(일반적으로 본 명세서에서 "L1 캐시(116)"로 지칭됨)를 포함할 수 있다. 프로세서(102-1)의 다양한 컴포넌트들은, 메모리 제어기나 허브 및/또는 버스(예를 들어, 버스(112))를 통해, 직접적으로 캐시(108)와 통신할 수 있다.
도 1에 도시된 바와 같이, 메모리(114)는 메모리 제어기(120)를 통해 시스템(100)의 다른 컴포넌트들에 연결될 수 있다. 메모리(114)는 휘발성 메모리를 포함하며, 교환가능하게 메인 메모리로 지칭될 수 있다. 메모리 제어기(120)가 상호접속부(104)와 메모리(114) 사이에 연결되는 것으로 도시되어 있어도, 메모리 제어기(120)는 시스템(100)의 다른 곳에 위치할 수 있다. 예를 들어, 메모리 제어기(120) 또는 그것의 부분들은 일부 실시예들에서 프로세서들(102) 중 하나 내에 제공될 수 있다.
시스템(100)은 또한 SSD 제어기 로직(125)을 통해 상호접속부(104)에 연결된 SSD(130)와 같은 비휘발성(NV) 스토리지 디바이스를 포함할 수 있다. 따라서, 로직(125)은 시스템(100)의 다양한 컴포넌트들에 의한 SSD(130)로의 액세스를 제어할 수 있다. 또한, 로직(125)이 도 1에서 상호접속부(104)에 직접 연결된 것으로 도시되어 있어도, 로직(125)은 대안적으로 시스템(100)의 하나 이상의 다른 컴포넌트와 스토리지 버스/상호접속부(예컨대, SATA(Serial Advanced Technology Attachment) 버스, PCI(Peripheral Component Interconnect)(또는 PCI 익스프레스(PCIe) 인터페이스) 등)를 통해 통신할 수 있다(예를 들어, 스토리지 버스는 버스 브리지, 칩셋(예컨대, 도 4 내지 도 6을 참조하여 논의된 것) 등과 같은 일부 다른 로직을 통해 상호접속부(104)에 연결됨). 추가적으로, 로직(125)은 다양한 실시예들에서 동일한 IC(Integrated Circuit) 디바이스 상에(예를 들어, SSD(130)와 동일한 인클로저에 또는 SSD(130)와 동일한 IC 디바이스 상에) 제공되거나 또는 (도 1 및 도 4 내지 도 6을 참조하여 논의된 것과 같은) 메모리 제어기 로직에 통합될 수 있다.
또한, 로직(125) 및/또는 SSD(130)는 하나 이상의 센서에 의해 검출된 값들 또는 그들의 상태를 표시하는 (예를 들어, 하나 이상의 비트 또는 신호의 형태의) 정보를 수신하도록 하나 이상의 센서(도시되지 않음)에 연결될 수 있다. 이러한 센서(들)는, 온도, 동작 주파수, 동작 전압, 전력 소모 및/또는 코어간 통신 액티비티 등과 같이 시스템/플랫폼의 전력/열 거동에 영향을 미치는 다양한 인자들에서의 변동들을 감지하기 위해 코어들(106), 상호접속부들(104 또는 112), 프로세서(102) 외부의 컴포넌트들, SSD(130), SSD 버스, SATA 버스, 로직(125), 로직(160) 등을 포함한 시스템(100)(또는 예를 들어 도 4 내지 도 6을 포함한 다른 도면들을 참조하여 논의된 것들과 같이 본 명세서에서 논의된 다른 컴퓨팅 시스템들)의 컴포넌트들에 근접하게 제공될 수 있다.
도 1에 도시된 바와 같이, SSD(130)는 SSD(130)와 동일한 인클로저에 있을 수 있고 및/또는 SSD(130)의 PCB(Printed Circuit Board) 상에 완전히 집적된 회전 로직(160)을 포함할 수 있다. 로직(160)은 예를 들어, 도 2a 내지 도 6을 참조하여 본 명세서에서 논의된 바와 같이 NAND 특성들에 악영향 없이 SSD 전체에 걸쳐 SLC 대역(들)/부분(들)의 회전을 용이하게 한다.
전술한 바와 같이, 실시예는 SLC 버퍼링을 위한 임의의 신규 NAND 용량을 추가하지 않고서 회전/동적 SLC 영역을 갖는 것에 의해 적절한 기입 버퍼링을 위해 SLC 영역을 크기 조정하는 기술을 제공한다. 이는 이어서 다음과 같은 2개의 큰 개선을 발생시킨다: (a) SLC 영역이 더 이상 내구성을 위해 크기 조정될 필요가 없기 때문에, 사용자가 볼 수 있는 용량의 더 많은 스토리지 공간(예를 들어, 기가바이트(들))이 비교 가능한 NAND 구성에 이용 가능하게 된다; (b) NAND 컴포넌트/매체에 대한 SLC 내구성 요건들이 감소될 수 있다(그리고 NAND 컴포넌트는 SLC 내구성을 위해 자격을 갖출 필요가 없다). 또한, 일부 실시예는 TLC 비휘발성 메모리를 참조하여 논의되지만, 이들 실시예는 TLC 비휘발성 메모리로 제한되지 않으며 임의의 다중 레벨 셀 비휘발성 메모리에 적용될 수 있다.
예를 들어, 클라이언트 최종 사용자(end-user) 사용 모델의 경우, 20GB/일 미만의 콘텐츠가 기입되는 것으로 가정될 수 있고 1GB 미만의 콘텐츠가 1시간 내에 기입되는 것으로 가정될 수 있다. 실시예는 SSD 상에 분리된 SLC 및 TLC 블록을 생성하지 않지만, 대신 상이한 TLC 블록들은 필요에 따라 상이한 시간들에 SLC 모드로 놓인다. 이러한 SLC 모드 블록들은, 그것들이 패드(또는 NOP(NO Operation)) 유형 데이터인 콘텐츠의 부분(예를 들어, 2/3)을 갖는 TLC 블록들인 것처럼 간주된다. 예를 들어, 페이지당 비트(또는 NAND 매체의 다른 입도)는 해당 페이지(또는 NAND 매체의 부분)가 SLC 모드에 있는지 또는 TLC 모드에 있는지를 표시할 수 있다. 일부 실시예에서, NAND 매체(예를 들어, 페이지, 뱅크 등)의 부분이 SLC 모드, TLC 모드, 및 SLC 모드의 TLC에 있는지를 표시하기 위해 2 비트의 데이터가 사용될 수 있다. 예를 들어, 제1 비트는 SLC 대 TLC 모드를 표시할 수 있고, 제2 비트는 TLC가 SLC 모드에 있는지 또는 종래의 TLC 모드에 있는지를 표시할 수 있다. 이 기술은 SSD 용량의 1 퍼센트 미만이 버스트/SLC 모드로 기입되도록 야기한다. 기입 동작들에 대한 "버스트 임계값"이 초과/도달되면, 데이터는 TLC 모드로 직접 기입된다. SLC 모드로 기입된 데이터는 호스트 기입 동작들 사이의 유휴 시간 동안(즉, SSD에 대한 기입 동작들 사이의 유휴 시간 동안) TLC 영역으로 (예를 들어, 능동적으로) 워터폴된다. 이러한 능동적 워터폴링(waterfalling)은 사용자로 하여금 SLC 대역폭에서 (예를 들어, TLC보다 5배 더 빠른) 기입 동작을 볼 수 있게 하면서, 기입 증폭 인자를 약 2배만큼 증가시킨다. 3차원 NAND 기술들(예컨대, 3차원 크로스 포인트 메모리)을 사용하여, 단일 TLC 다이 용량은 약 48GB일 수 있고 가장 작은 클라이언트 SSD들은 200+GB 용량 범위에 있을 수 있다. 3차원 TLC는 8.8년 동안 매일 60GB의 NAND 기입 동작들을 지원하기에 충분한 이러한 용량에서의 내구성을 갖추고 있다. 따라서, 용량이 커지면, 그 기간이 하루당 20GB의 호스트 기입 동작들에서 3년 보증에 필요한 기간을 훨씬 초과하게 될 것이다.
일례로서, 비용 이익을 설명하기 위해, 클라이언트 SSD 트레이스들 및 벤치마크들의 분석으로부터 SLC 버스트 버퍼링 성능을 전달하기에 500MB의 SLC 버퍼링이 충분하다.
● 버퍼링에 필요한 SLC : 600MB(SLC 가비지 수집의 경우 20%)
● 3년 동안 40GB/일, 600MB SLC 영역은 121K 사이클의 내구성을 요구할 것이다. (실제 예상된 SLC 사이클들은 SLC 모드를 위해 NAND 컴포넌트를 특별히 최적화, 규정하기 위해 어떠한 노력도 하지 않고서 20K이다.) 아래의 표 1에 도시된 바와 같이 이 내구성을 충족하기 위해 4GB의 SLC가 필요하다.
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SSD들에서, NAND 매체/컴포넌트가 주요 비용 동인이다. 따라서, 일 실시예는 SLC 기입 버퍼링을 또한 포함하도록 기존의 오버 프로비저닝 용량의 용도 변경을 가능하게 하여, (상기의 예시적 사례에서) NAND 전면에서 약 6%의 비용 감소를 발생시킨다.
도 2a는 일부 구현예들에서 사용될 수 있는 SSD에서 파티셔닝된 SLC/TLC 모드를 도시한다. 도 2a에 도시된 바와 같이, 3개의 상이한 파티션들/영역들이 도시된다. 영역(202)은 SLC 모드 블록들을 나타내는 한편, 영역(204)은 TLC 소거 블록들을 나타내고 영역(206)은 주로 가비지 수집을 위한 셔플 공간으로서 사용되는 추가 물리적 용량을 나타낸다. 영역(206)은 TLC 영역을 나타내지만 이 여분의 용량은 사용자 LBA(Logic Block Addressing)에서 노출되지 않는다.
도 2a를 참조하면, 호스트 기입 동작들은 SLC 영역(202)으로 직접 진행한다. SLC 기입 유휴 시간의 임계값에 도달되면, SLC 가비지 수집기 로직(프로세서(들)(384) 및/또는 메모리 제어기 로직(386/125)과 같은 도 3을 참조하여 논의된 로직을 사용하여 구현될 수 있음)은 유효 콘텐츠를 SLC 영역(202)으로부터 추출하여 그것을 TLC 영역(204)으로 이동시킨다. 일반적으로, 가비지 수집의 주요 목적은 유효하지 않은 데이터에 의해 차지되는 빈 공간에 대한 것이다. 그 주요 목적 외에도, 웨어 레벨링 및 BDR(Background Data Refresh) 동안 예를 들어, 일부 SSD 가비지 수집 메커니즘들은 일관된 SSD 성능을 유지하면서 유효한 데이터를 이동시키는 것을 핸들링할 수 있다. 전술한 SLC 기입 동작들은 또한 모든 호스트 기입에 대해 2회의 NAND 기입 동작을 생성하고, SLC 및 TLC 영역들 양자 모두가 내구성을 위해 적절하게 크기 조정될 필요가 있다. SLC/TLC 영역 크기 조정에 관해서는, SLC 영역은 원하는 버스트 모드 기입 버퍼링 및 유용한 수명 호스트 기입 동작들 양자 모두를 위해 크기 조정되어야 한다. 예를 들어, 10K 사이클의 1GB의 SLC와 IK 사이클의 99GB의 TLC가 있다고 가정한다.
도 2b는 일 실시예에 따른, SSD에서 파티셔닝된 SLC/TLC 모드를 도시한다. 일반적으로, TLC 영역은 가장 작은 용량들에 이용 가능한 10+년의 내구성을 갖고 그것은 용량이 클수록 증가한다. 일부 실시예는 많은 양의 SLC 블록을 할당하는 것을 방지하고 그것들을 내구성을 위해 개별적으로 크기 조정하지만 대신에 사용되지 않은 TLC 내구성(예를 들어, 영역(201)이 도 2a의 영역(206)보다 훨씬 작고; 따라서, 예를 들어, TLC 영역과 같이 훨씬 더 사용 가능한 공간이 있는 도 2b 참조)을 이용하는 비용 감소 기술을 제공한다.
일 실시예에서, 매번 신규 호스트 블록이 기입을 위해 열릴 때마다, 그것은 SLC 모드로 열린다. 기입 유휴 임계값이 충족되자마자, SLC 블록들로부터의 콘텐츠는 TLC 블록들로 처리/이동(예를 들어, 가비지 수집)된다. SLC 블록들은 그것들이 내구성의 관점에서 TLC 블록인 것처럼 단순하게 간주된다(즉, 하나의 SLC 소거 동작은 그것이 TLC 소거 동작인 것처럼 카운트된다). 또한, TLC 소거 사이클은 이 동작에 대해 가능한 가장 보수적인 과금으로서 간주되고 따라서 NAND 매체는 모드들 양자 모두에 대해 자격을 갖출 필요가 없다. 이는 블록이 NAND 사이클 카운트를 초과하는 것에 대한 걱정 없이 SLC 모드 또는 TLC 모드로 사용될 수 있게 한다.
이론적으로, 블록이 TLC 모드에서 사용될 것인 경우, 하나의 SLC 소거 동작은 0.4 TLC 소거 동작으로서 카운트될 수 있다. 예를 들어, SSD 알고리즘들과 기술들이 도 2c에 도시된 바와 같이 이러한 용량보다 미만으로, 그다지 잘 확장하지 않기 때문에, 일부 NAND SSD들의 경우 일반적인 산업 동향은 오늘날 최소 SSD 크기를 계속 증가시켜 오늘날 시장에서 일반적으로 약 128GB가 되고 2017년까지 256GB 이상으로 될 것으로 예상된다. 일반적으로, SSD 컴포넌트들은 3-5년의 유효 수명 동안 정격을 받고 자격을 갖출 수 있으며 증가된 기입 증폭은 문제가 되지 않는다.
버스트 검출 및 바이패스 스킴에 관해서는, 버스트 버퍼를 갖는 SLC에서 TLC로의 전술한 워터폴링 데이터가 기입 동작들 사이에 유휴 시간이 없을 때 SLC 버퍼 모두에 가득 차게 되는 것을 야기할 수 있다. 이러한 작업부하는 드물고 그러한 시나리오들을 수용하기 위해, 바이패스 검출(예를 들어, 프로세서(들)(384) 및/또는 메모리 제어기 로직(386/125)과 같이 SSD 내에 있거나 SSD에 연결된 다른 로직 또는 로직(160)에 의해 수행됨)이 직접적으로 호스트 기입 동작들이 TLC 영역으로 갈 수 있게 하도록 (예를 들어, 일부 임계값에 기초하여) 활성화된다. 이러한 버스트 모드 바이패스 기술들은 전력 손실 리플레이 동안 일부 에러 핸들링 복잡성을 추가할 수 있으며 특별한 개방 대역 중단 정책들을 필요로 한다. 간단함 대 지속적인 기입 대역폭의 트레이드-오프는 제품 포지셔닝 작업으로 핸들링될 수 있다. 예를 들어, 엔터프라이즈 제품은 기입 대역폭을 지속하기 위해 더 복잡할 수 있고 소비자 제품은 비용들 등을 감소시키기 위해 더 간단할 수 있다.
또한, 회전하는 SLC 대역들의 사용은 (도 2a 및 도 2b를 비교하는 것에 의해 알 수 있는 바와 같이) 시스템 내의 예약된 SLC의 양을 상당히 감소시키고, 결과적으로 SSD에서 요구되는 NAND 오버 프로비저닝을 감소시킨다.
도 3은 실시예에 따른, SSD의 다양한 컴포넌트의 블록도를 도시한다. 로직(160)은, 예를 들어 도 3에 도시된 바와 같이, SSD 또는 SSD 제어기 로직 내부와 같은 다양한 위치에 위치될 수 있다. SSD(130)는 제어기 로직(382)(이는 차례로 하나 이상의 프로세서 코어 또는 프로세서(384) 및 메모리 제어기 로직(386)을 포함함), RAM(Random Access Memory)(388), 펌웨어 스토리지(390), 및 하나 이상의 메모리 모듈 또는 다이(392-1 내지 392-n)(이는 NAND 플래시, NOR 플래시, 또는 도 2a 내지 도 2c를 참조하여 논의된 다이들과 같은 다른 유형의 비휘발성 메모리를 포함할 수 있음)를 포함한다. 메모리 모듈들(392-1 내지 392-n)은 하나 이상의 메모리 채널들 또는 버스들을 통해 메모리 제어기 로직(386)에 연결된다. 또한, SSD(130)는 인터페이스(예컨대, SATA, SAS, PCIe(Peripheral Component Interconnect Express) 등 인터페이스)를 통해 로직(125)과 통신한다. 도 1 내지 도 6을 참조하여 논의된 하나 이상의 동작은 도 3의 하나 이상의 컴포넌트에 의해 수행될 수 있다, 예를 들어, 프로세서들(384) 및/또는 제어기(382)가 메모리 모듈들(392-1 내지 392-n)에 기입되거나 판독되는 데이터를 압축/압축 해제(또는 그렇지 않으면 압축/압축 해제를 야기)할 수 있다. 또한, 도 1 내지 도 6의 동작들 중 하나 이상은 펌웨어(390)에 프로그래밍될 수 있다. 또한, 제어기(382)는 로직(160)을 포함할 수 있다.
도 4는 실시예에 따른 컴퓨팅 시스템(400)의 블록도를 도시한다. 컴퓨팅 시스템(400)은 상호접속부 네트워크(또는 버스)(404)를 통해 통신하는 하나 이상의 CPU들(central processing unit(s))(CPUs)(402) 또는 프로세서들을 포함할 수 있다. 프로세서들(402)은 범용 프로세서, (컴퓨터 네트워크(403)를 통해 통신되는 데이터를 처리하는) 네트워크 프로세서, (셀 폰들, 스마트 폰들 등에 사용되는 것들과 같은) 애플리케이션 프로세서, 또는 (RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer)를 포함하는) 다른 유형의 프로세서를 포함할 수 있다. 다양한 유형의 컴퓨터 네트워크(403)가 유선(예를 들어, 이더넷, 기가비트, 파이버 등) 또는 무선 네트워크들(예컨대, 셀룰러, 3G(3세대 셀 폰 기술 또는 3세대 무선 포맷(UWCC)), 4G, LPE(Low Power Embedded) 등)을 포함하여 이용될 수 있다. 또한, 프로세서들(402)은 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 갖는 프로세서들(402)은 동일한 IC(integrated circuit) 다이 상에 상이한 유형의 프로세서 코어들을 집적할 수 있다. 또한, 다중 코어 설계를 갖는 프로세서들(402)은 대칭 또는 비대칭 멀티프로세서들로서 구현될 수 있다.
실시예에서, 프로세서들(402) 중 하나 이상은 도 1의 프로세서들(102)과 동일하거나 유사할 수 있다. 예를 들어, 하나 이상의 프로세서(402)는 하나 이상의 코어(106) 및/또는 캐시(108)를 포함할 수 있다. 또한, 도 1 내지 도 3을 참조하여 논의된 동작들은 시스템(400)의 하나 이상의 컴포넌트에 의해 수행될 수 있다.
칩셋(406)은 또한 상호접속부 네트워크(404)와 통신할 수 있다. 칩셋(406)은 GMCH(graphics and memory control hub)(408)를 포함할 수 있다. GMCH(408)는 메모리(114)와 통신하는 메모리 제어기(410)(실시예의 도 1의 메모리 제어기(120)와 동일하거나 유사할 수 있음)를 포함할 수 있다. 메모리(114)는, CPU(402) 또는 컴퓨팅 시스템(400)에 포함되는 임의의 다른 디바이스에 의해 실행되는 명령어들의 시퀀스들을 포함하는 데이터를 저장할 수 있다. 또한, 시스템(400)은 로직(125), SSD(130) 및/또는 로직(160)(이들은 다양한 실시예들에서, 예시된 바와 같이 버스(422)를 통해, 로직(125)이 칩셋(406)에 통합되는 경우 404와 같은 다른 상호접속부들을 통하거나 하여 시스템(400)에 연결될 수 있음)을 포함한다. 일 실시예에서, 메모리(114)는 하나 이상의 휘발성 스토리지(또는 메모리) 디바이스, 예컨대 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM), 또는 다른 유형의 스토리지 디바이스를 포함할 수 있다. 본 명세서에서 논의된 임의의 NVM을 포함하여, 하드 디스크 드라이브, 플래시 등과 같은 비휘발성 메모리가 또한 이용될 수 있다. 다수의 CPU 및/또는 다수의 시스템 메모리와 같은 추가적인 디바이스들이 상호접속부 네트워크(404)를 통해 통신할 수 있다.
GMCH(408)는 그래픽 가속기(416)와 통신하는 그래픽 인터페이스(414)를 또한 포함할 수 있다. 일 실시예에서, 그래픽 인터페이스(414)는 AGP(accelerated graphics port) 또는 PCI(Peripheral Component Interconnect)(또는 PCIe(PCI express) 인터페이스)를 통해 그래픽 가속기(416)와 통신할 수 있다. 실시예에서, 디스플레이(417)(예컨대, 플랫 패널 디스플레이, 터치 스크린 등)는, 예를 들어, 비디오 메모리 또는 시스템 메모리와 같은 스토리지 디바이스에 저장된 이미지의 디지털 표현을 디스플레이에 의해 해석되고 디스플레이되는 디스플레이 신호들로 변환하는 신호 변환기를 통해, 그래픽 인터페이스(414)와 통신할 수 있다. 디스플레이 디바이스에 의해 생성된 디스플레이 신호들은, 디스플레이(417)에 의해 해석되고 후속하여 디스플레이 상에 디스플레이되기 이전에, 다양한 제어 디바이스들을 통과할 수 있다.
허브 인터페이스(418)는 GMCH(408) 및 ICH(input/output control hub)(420)가 통신하는 것을 허용할 수 있다. ICH(420)는 컴퓨팅 시스템(400)과 통신하는 I/O 디바이스들에 대한 인터페이스를 제공할 수 있다. ICH(420)는 주변 장치 브리지(또는 제어기)(424), 예컨대 PCI(peripheral component interconnect) 브리지, USB(universal serial bus) 제어기, 또는 다른 유형의 주변 장치 브리지들 또는 제어기들을 통해 버스(422)와 통신할 수 있다. 브리지(424)는 CPU(402)와 주변 장치 디바이스들 사이에 데이터 경로를 제공할 수 있다. 다른 유형의 토폴로지들이 이용될 수 있다. 또한, 다수의 버스가 예를 들어 다수의 브리지 또는 제어기를 통해 ICH(420)와 통신할 수 있다. 또한, ICH(420)와 통신하는 다른 주변 장치들은, 다양한 실시예들에서, IDE(integrated drive electronics) 또는 SCSI(small computer system interface) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, DVI(digital video interface)) 또는 다른 디바이스들을 포함할 수 있다.
버스(422)는 오디오 디바이스(426), 하나 이상의 디스크 드라이브(들)(428), 및 (예를 들어 유선 또는 무선 인터페이스를 통해 컴퓨터 네트워크(403)와 통신하는) 네트워크 인터페이스 디바이스(430)와 통신할 수 있다. 도시된 바와 같이, 네트워크 인터페이스 디바이스(430)는, (예를 들어, IEEE(Institute of Electrical and Electronics Engineers) 802.11 인터페이스(IEEE 802.11a/b/g/n/ac 등을 포함함), 셀룰러 인터페이스, 3G, 4G, LPE 등을 통해) 네트워크(403)와 무선으로 통신하기 위해 안테나(431)에 연결될 수 있다. 다른 디바이스들은 버스(422)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(430)와 같은) 다양한 컴포넌트들은 일부 실시예들에서 GMCH(408)와 통신할 수 있다. 추가로, 프로세서(402)와 GMCH(408)는 조합되어 단일의 칩을 형성할 수 있다. 또한, 그래픽 가속기(416)는 다른 실시예들에서 GMCH(408) 내에 포함될 수 있다.
또한, 컴퓨팅 시스템(400)은 휘발성 및/또는 비휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는, 판독 전용 메모리(ROM), 프로그래밍가능 ROM(PROM), 소거가능 PROM(EPROM), 전기적 EPROM(EEPROM), 디스크 드라이브(예를 들어, 428), 플로피 디스크, 컴팩트 디스크 ROM(CD-ROM), DVD(digital versatile disk), 플래시 메모리, 광자기 디스크, 또는 (예를 들어, 명령어들을 포함하는) 전자 데이터를 저장할 수 있는 다른 유형의 비휘발성 머신 판독 가능 매체 중 하나 이상을 포함할 수 있다.
도 5는 실시예에 따른 점대점(point-to-point)(PtP) 구성으로 배열되는 컴퓨팅 시스템(500)을 도시한다. 특히, 도 5는 프로세서들, 메모리, 및 입력/출력 디바이스들이 다수의 점대점 인터페이스에 의해 상호접속되는 시스템을 도시한다. 도 1 내지 도 4를 참조하여 논의된 동작들은 시스템(500)의 하나 이상의 컴포넌트에 의해 수행될 수 있다.
도 5에 도시된 바와 같이, 시스템(500)은 수개의 프로세서들을 포함할 수 있는데, 명확성을 위해 이들 중 2개의 프로세서(502 및 504)만이 도시된다. 프로세서들(502 및 504) 각각은 메모리들(510 및 512)과의 통신을 가능하게 하는 로컬 MCH(memory controller hub)(506 및 508)를 포함할 수 있다. 메모리들(510 및/또는 512)은 도 1 및/또는 도 4의 메모리(114)를 참조하여 논의된 것과 같은 다양한 데이터를 저장할 수 있다. 또한, MCH(506 및 508)는 일부 실시예들에서 메모리 제어기(120)를 포함할 수 있다. 또한, 시스템(500)은 로직(125), SSD(130), 및/또는 로직(160)(이들은 다양한 실시예에서, 예시된 바와 같이 버스(540/544)를 통해, 로직(125)이 칩셋(520)에 통합되는 경우 칩셋(520) 또는 프로세서(들)(502/504)에 대한 다른 점대점 접속들을 통하거나 하여 시스템(500)에 연결될 수 있음)을 포함한다.
실시예에서, 프로세서들(502 및 504)은 도 4를 참조하여 논의된 프로세서들(402) 중 하나일 수 있다. 프로세서들(502 및 504)은 각각 점대점(PtP) 인터페이스 회로들(516 및 518)을 이용하여 PtP 인터페이스(514)를 통해 데이터를 교환할 수 있다. 또한, 프로세서들(502 및 504) 각각은 점대점 인터페이스 회로들(526, 528, 530 및 532)을 이용하여 개별적인 PtP 인터페이스들(522 및 524)을 통해 칩셋(520)과 데이터를 교환할 수 있다. 칩셋(520)은, 예를 들어, PtP 인터페이스 회로(537)를 사용하여, 고성능 그래픽 인터페이스(536)를 통해 고성능 그래픽 회로(534)와 데이터를 추가로 교환할 수 있다. 도 4를 참조하여 논의된 바와 같이, 그래픽 인터페이스(536)는 일부 실시예에서 디스플레이 디바이스(예를 들어, 디스플레이(417))에 연결될 수 있다.
도 5에 도시된 바와 같이, 도 1의 하나 이상의 코어(106) 및/또는 캐시(108)는 프로세서들(502 및 504) 내에 위치될 수 있다. 그러나, 다른 실시예들은 도 5의 시스템(500) 내의 다른 회로들, 로직 유닛들, 또는 디바이스들에 존재할 수 있다. 또한, 다른 실시예들은 도 5에 도시된 수개의 회로, 로직 유닛 또는 디바이스 전체에 걸쳐 분산될 수 있다.
칩셋(520)은 PtP 인터페이스 회로(541)를 사용하여 버스(540)와 통신할 수 있다. 버스(540)는 이 버스와 통신하는 하나 이상의 디바이스, 예컨대 버스 브리지(542) 및 I/O 디바이스들(543)을 가질 수 있다. 버스(544)를 통해, 버스 브리지(542)는 다른 디바이스들, 예컨대 키보드/마우스(545), 통신 디바이스들(546)(예컨대, 모뎀들, 네트워크 인터페이스 디바이스들, 또는 예를 들어 안테나(431)를 통하는 것을 포함하여, 네트워크 인터페이스 디바이스(430)를 참조하여 논의된 바와 같이, 컴퓨터 네트워크(403)와 통신할 수 있는 다른 통신 디바이스들), 오디오 I/O 디바이스, 및/또는 데이터 스토리지 디바이스(548)와 통신할 수 있다. 데이터 스토리지 디바이스(548)는 프로세서들(502 및/또는 504)에 의해 실행될 수 있는 코드(549)를 저장할 수 있다.
일부 실시예들에서, 본 명세서에서 논의된 컴포넌트들 중 하나 이상은 시스템 온 칩(SOC) 디바이스로서 구현될 수 있다. 도 6은 실시예에 따른 SOC 패키지의 블록도를 도시한다. 도 6에 도시된 바와 같이, SOC(602)는 하나 이상의 CPU(Central Processing Unit) 코어(620), 하나 이상의 GPU(Graphics Processor Unit) 코어(630), 입력/출력(I/O) 인터페이스(640), 및 메모리 제어기(642)를 포함한다. SOC 패키지(602)의 다양한 컴포넌트들은 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 또는 버스에 연결될 수 있다. 또한, SOC 패키지(602)는 다른 도면들을 참조하여 본 명세서에서 논의된 것들과 같은, 더 많거나 더 적은 컴포넌트들을 포함할 수 있다. 또한, SOC 패키지(620)의 각각의 컴포넌트는, 예를 들어 본 명세서에서 다른 도면들을 참조하여 논의된 바와 같이 하나 이상의 다른 컴포넌트를 포함할 수 있다. 일 실시예에서, SOC 패키지(602)(및 그것의 컴포넌트들)는, 예를 들어, 단일의 반도체 디바이스 상에 패키징되는 하나 이상의 IC(integrated circuit) 다이 상에 제공된다.
도 6에 도시된 바와 같이, SOC 패키지(602)는 메모리 제어기(642)를 통해 (다른 도면들을 참조하여 본 명세서에서 논의된 메모리와 유사하거나 동일할 수 있는) 메모리(660)에 연결된다. 실시예에서, 메모리(660)(또는 그것의 부분)는 SOC 패키지(602) 상에 집적될 수 있다.
I/O 인터페이스(640)는, 예를 들어 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 및/또는 버스를 통해, 하나 이상의 I/O 디바이스(670)에 연결될 수 있다. I/O 디바이스(들)(670)는 키보드, 마우스, 터치패드, 디스플레이, 이미지/비디오 캡처 디바이스(예컨대, 카메라 또는 캠코더/비디오 레코더), 터치 스크린, 스피커 등 중 하나 이상을 포함할 수 있다. 또한, SOC 패키지(602)는 실시예에서 로직(125)을 포함/집적할 수 있다. 대안적으로, 로직(125)은 SOC 패키지(602)의 외부에(즉, 이산 로직으로서) 제공될 수 있다.
하기 예들은 추가 실시예들과 관련된다. 예 1은 단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀 모드의 제2 영역을 포함하기 위한 비휘발성 메모리; 및 비휘발성 메모리에 임의의 신규 용량을 추가하지 않고 비휘발성 메모리로부터의 임의의 기존 용량을 감소시키지 않고서 제2 영역의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키기 위한 로직을 포함하는 장치를 포함한다. 예 2는 예 1의 장치를 포함하고, 제2 영역의 부분에 기입된 데이터가 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 제1 영역으로 이동되는 것이다. 예 3은 예 1의 장치를 포함하고, 제1 영역을 생성하기 위해 제2 영역의 하나 이상의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키기 위한 로직을 포함한다. 예 4는 예 1의 장치를 포함하고, 버스트 기입 동작들이 제1 영역으로 지향되는 것이다. 예 5는 예 1의 장치를 포함하고, 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 버스트 기입 동작들이 제2 영역으로 지향되는 것이다. 예 6은 예 1의 장치를 포함하고, 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드이다. 예 7은 예 1의 장치를 포함하고, 비휘발성 메모리, 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있다. 예 8은 예 1의 장치를 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는 것이다. 예 9는 예 1의 장치를 포함하고, SSD가 비휘발성 메모리 및 로직을 포함하는 것이다.
예 10은 단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀 모드의 제2 영역을 포함하도록 비휘발성 메모리를 파티셔닝하는 단계; 및 비휘발성 메모리에 임의의 신규 용량을 추가하지 않고 비휘발성 메모리로부터의 임의의 기존 용량을 감소시키지 않고서 제2 영역의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키는 단계를 포함하는 방법을 포함한다. 예 11은 예 10의 방법을 포함하고, 제2 영역의 부분에 기입된 데이터를 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 제1 영역으로 이동시키는 단계를 더 포함한다. 예 12는 예 10의 방법을 포함하고, 제1 영역을 생성하기 위해 제2 영역의 하나 이상의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키는 단계를 더 포함한다. 예 13은 예 10의 방법을 포함하고, 버스트 기입 동작들을 제1 영역으로 지향시키는 단계를 더 포함한다. 예 14는 예 10의 방법을 포함하고, 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 버스트 기입 동작들을 제2 영역으로 지향시키는 단계를 더 포함한다. 예 15는 예 10의 방법을 포함하고, 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드이다. 예 16은 예 10의 방법을 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함한다.
예 17은 비휘발성 메모리; 및 비휘발성 메모리에 액세스하기 위한 적어도 하나의 프로세서 코어; - 비휘발성 메모리는 단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀 모드의 제2 영역을 포함함 -; 및 비휘발성 메모리에 임의의 신규 용량을 추가하지 않고 비휘발성 메모리로부터의 임의의 기존 용량을 감소시키지 않고서 제2 영역의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키기 위한 로직을 포함하는 시스템을 포함한다. 예 18은 예 17의 시스템을 포함하고, 제2 영역의 부분에 기입된 데이터가 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 제1 영역으로 이동되는 것이다. 예 19는 예 17의 시스템을 포함하고, 제1 영역을 생성하기 위해 제2 영역의 하나 이상의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키기 위한 로직을 포함한다. 예 20은 예 17의 시스템을 포함하고, 버스트 기입 동작들이 제1 영역으로 지향되는 것이다. 예 21은 예 17의 시스템을 포함하고, 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 버스트 기입 동작들이 제2 영역으로 지향되는 것이다. 예 22는 예 17의 시스템을 포함하고, 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드이다. 예 23은 예 17의 시스템을 포함하고, 비휘발성 메모리, 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있다. 예 24는 예 17의 시스템을 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는 것이다. 예 25는 예 17의 시스템을 포함하고, SSD가 비휘발성 메모리 및 로직을 포함하는 것이다.
예 26은 프로세서 상에서 실행될 때, 단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀 모드의 제2 영역을 포함하도록 비휘발성 메모리를 파티셔닝하고; 및 비휘발성 메모리에 임의의 신규 용량을 추가하지 않고 비휘발성 메모리로부터의 임의의 기존 용량을 감소시키지 않고서 제2 영역의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 포함하는 컴퓨터 판독 가능 매체를 포함한다. 예 27은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 제2 영역의 부분에 기입된 데이터를 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 제1 영역으로 이동시키는 것을 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 28은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 제1 영역을 생성하기 위해 제2 영역의 하나 이상의 부분을 다중 레벨 셀 모드에서 SLC 모드로 이동시키는 것을 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 29는 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서상에서 실행될 때 버스트 기입 동작들을 제1 영역으로 지향시키는 것을 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 30은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에 실행될 때, 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 버스트 기입 동작들을 제2 영역으로 지향시키는 것을 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 31은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드이다. 예 32는 예 26의 컴퓨터 판독 가능 매체를 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함한다.
예 33은 임의의 선행 예에 기재된 바와 같은 방법을 수행하기 위한 수단들을 포함하는 장치를 포함한다.
예 34는 머신 판독 가능 스토리지를 포함하고, 이는, 실행될 때, 임의의 선행 예에 기재된 것과 같은 방법을 구현하거나 또는 장치를 실현하기 위한 머신 판독 가능 명령어들을 포함한다.
다양한 실시예들에서, 예를 들어 도 1 내지 도 6을 참조하여 본 명세서에서 논의된 동작들은, 예를 들어 본 명세서에서 논의된 프로세스를 수행하도록 컴퓨터를 프로그래밍하는 데 이용되는 명령어들(또는 소프트웨어 절차들)이 저장되어 있는 유형의(tangible)(예를 들어, 비일시적인) 머신 판독 가능 또는 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드 또는 이들의 조합으로서 구현될 수 있다. 또한, "로직"이라는 용어는, 예로서, 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 머신 판독 가능 매체는 도 1 내지 도 6과 관련하여 논의된 것들과 같은 스토리지 디바이스를 포함할 수 있다.
추가로, 이러한 유형의 컴퓨터 판독 가능 매체는 컴퓨터 프로그램 제품으로서 다운로드될 수 있고, 이 프로그램은 통신 링크(예를 들어, 버스, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들로(예컨대, 반송파 또는 다른 전파 매체로) 원격 컴퓨터(예를 들어, 서버)에서 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있다.
본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 적어도 구현예에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 곳들에서의 "일 실시예에서"라는 구문의 출현은 모두가 동일한 실시예를 지칭할 수도 있고 그렇지 않을 수도 있다.
또한, 본 설명 및 청구항들에서, "연결(coupled)" 및 "접속(connected)"이라는 용어들이 그 파생어들과 함께 사용될 수 있다. 일부 실시예들에서, "접속"은, 2개 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 표시하기 위해 사용될 수 있다. "연결"은 2개 이상의 요소가 직접 물리적 또는 전기적으로 접촉한다는 것을 의미할 수 있다. 그러나, "연결"은, 2개 이상의 요소가 서로 직접 접촉하지 않을 수 있지만 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있다.
따라서, 실시예들은 구조적 특징들 및/또는 방법론적 동작들에 구체적인 언어로 설명되었지만, 청구되는 발명 대상은 설명된 구체적인 특징들 또는 동작들에 제한되지는 않을 수 있다는 점이 이해되어야 한다. 오히려, 구체적인 특징들 및 동작들은 청구되는 발명 대상을 구현하는 샘플 형태들로서 개시된다.

Claims (25)

  1. 장치로서,
    단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀(MLC) 모드의 제2 영역을 포함하기 위한 비휘발성 메모리; 및
    상기 제2 영역의 부분을 상기 다중 레벨 셀 모드에서 상기 SLC 모드로 이동시키기 위한 로직
    을 포함하고,
    상기 제2 영역의 상기 부분은 적어도 하나의 비트의 상태에 기초하여 상기 SLC 모드로 진입할 수 있고, 하나 이상의 새로운 블록이 기입을 위해 개방될 때마다 이들은 SLC 모드에서 개방되고, 기입 유휴 임계값이 충족되면 하나 이상의 SLC 블록으로부터의 콘텐츠는 하나 이상의 MLC 블록으로 가비지 수집되고, 버스트 기입 동작들은 상기 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 상기 제2 영역으로 지향되는, 장치.
  2. 제1항에 있어서,
    상기 제2 영역의 상기 부분에 기입된 데이터가 상기 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 상기 제1 영역으로 이동되는, 장치.
  3. 제1항에 있어서,
    상기 제1 영역을 생성하기 위해 상기 제2 영역의 하나 이상의 부분을 상기 다중 레벨 셀 모드에서 상기 SLC 모드로 이동시키기 위한 로직을 포함하는, 장치.
  4. 제1항에 있어서,
    버스트 기입 동작들이 상기 제1 영역으로 지향되는, 장치.
  5. 제1항에 있어서,
    상기 비휘발성 메모리는 상기 MLC 모드의 제3 영역을 더 포함하고, 상기 제3 영역은 사용자 어드레싱가능한 공간으로서 노출되지 않는, 장치.
  6. 제1항에 있어서,
    상기 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드인, 장치.
  7. 제1항에 있어서,
    상기 비휘발성 메모리, 상기 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있는, 장치.
  8. 제1항에 있어서,
    상기 비휘발성 메모리는,
    나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 장치.
  9. 제1항에 있어서,
    SSD가 상기 비휘발성 메모리 및 상기 로직을 포함하는, 장치.
  10. 방법으로서,
    단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀(MLC) 모드의 제2 영역을 포함하도록 비휘발성 메모리를 파티셔닝하는 단계; 및
    상기 제2 영역의 부분을 상기 다중 레벨 셀 모드에서 상기 SLC 모드로 이동시키는 단계
    를 포함하고,
    상기 제2 영역의 상기 부분은 적어도 하나의 비트의 상태에 기초하여 상기 SLC 모드로 진입할 수 있고, 하나 이상의 새로운 블록이 기입을 위해 개방될 때마다 이들은 SLC 모드에서 개방되고, 기입 유휴 임계값이 충족되면 하나 이상의 SLC 블록으로부터의 콘텐츠는 하나 이상의 MLC 블록으로 가비지 수집되고, 버스트 기입 동작들은 상기 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 상기 제2 영역으로 지향되는, 방법.
  11. 제10항에 있어서,
    상기 제2 영역의 상기 부분에 기입된 데이터를 상기 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 상기 제1 영역으로 이동시키는 단계를 더 포함하는, 방법.
  12. 제10항에 있어서,
    상기 제1 영역을 생성하기 위해 상기 제2 영역의 하나 이상의 부분을 상기 다중 레벨 셀 모드에서 상기 SLC 모드로 이동시키는 단계를 더 포함하는, 방법.
  13. 제10항에 있어서,
    버스트 기입 동작들을 상기 제1 영역으로 지향시키는 단계를 더 포함하는, 방법.
  14. 제10항에 있어서,
    상기 MLC 모드의 제3 영역을 더 포함하도록 상기 비휘발성 메모리를 파티셔닝하는 단계를 더 포함하며, 상기 제3 영역은 사용자 어드레싱가능한 공간으로서 노출되지 않는, 방법.
  15. 제10항에 있어서,
    상기 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드인, 방법.
  16. 제10항에 있어서,
    상기 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 방법.
  17. 시스템으로서,
    비휘발성 메모리;
    상기 비휘발성 메모리에 액세스하기 위한 적어도 하나의 프로세서 코어- 상기 비휘발성 메모리는 단일 레벨 셀(SLC) 모드의 제1 영역 및 다중 레벨 셀(MLC) 모드의 제2 영역을 포함함 -; 및
    상기 제2 영역의 부분을 상기 다중 레벨 셀 모드에서 상기 SLC 모드로 이동시키기 위한 로직
    을 포함하고,
    상기 제2 영역의 상기 부분은 적어도 하나의 비트의 상태에 기초하여 상기 SLC 모드로 진입할 수 있고, 하나 이상의 새로운 블록이 기입을 위해 개방될 때마다 이들은 SLC 모드에서 개방되고, 기입 유휴 임계값이 충족되면 하나 이상의 SLC 블록으로부터의 콘텐츠는 하나 이상의 MLC 블록으로 가비지 수집되고, 버스트 기입 동작들은 상기 제1 영역으로 지향되는 버스트 기입 동작들의 임계 수에 응답하여 상기 제2 영역으로 지향되는, 시스템.
  18. 제17항에 있어서,
    상기 제2 영역의 상기 부분에 기입된 데이터가 상기 비휘발성 메모리로 지향되는 기입 동작들 사이의 유휴 시간 동안 상기 제1 영역으로 이동되는, 시스템.
  19. 제17항에 있어서,
    상기 제1 영역을 생성하기 위해 상기 제2 영역의 하나 이상의 부분을 상기 다중 레벨 셀 모드에서 상기 SLC 모드로 이동시키기 위한 로직을 포함하는, 시스템.
  20. 제17항에 있어서,
    버스트 기입 동작들이 상기 제1 영역으로 지향되는, 시스템.
  21. 제17항에 있어서,
    상기 비휘발성 메모리는 상기 MLC 모드의 제3 영역을 더 포함하고, 상기 제3 영역은 사용자 어드레싱가능한 공간으로서 노출되지 않는, 시스템.
  22. 제17항에 있어서,
    상기 다중 레벨 셀 모드는 3 레벨 셀(TLC) 모드인, 시스템.
  23. 제17항에 있어서,
    상기 비휘발성 메모리, 상기 로직 및 고체 상태 드라이브(SSD)가 동일한 집적 회로 디바이스 상에 있는, 시스템.
  24. 제17항에 있어서,
    상기 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 시스템.
  25. 제17항에 있어서, SSD가 상기 비휘발성 메모리 및 상기 로직을 포함하는, 시스템.
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