CN107466418B - 用于多级别单元模式非易失性存储器的成本优化单级别单元模式非易失性存储器 - Google Patents

用于多级别单元模式非易失性存储器的成本优化单级别单元模式非易失性存储器 Download PDF

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Abstract

描述涉及用于三级别单元(TLC)固态驱动器(SSD)的成本优化单级别单元(SLC)写缓冲相关的方法和设备。在一个实施例中，非易失性存储器包括在单级别单元(SLC)模式的第一区域和在多级别单元模式的第二区域。将第二区域的部分从多级别单元模式移动到SLC模式，而没有增加任何新容量到非易失性存储器，并且没有从非易失性存储器减少任何现有容量。还公开并且要求保护其他实施例。

Description

用于多级别单元模式非易失性存储器的成本优化单级别单元 模式非易失性存储器
相关申请
本申请根据35 U.S.C. 365(b)要求2015年3月27日所提交的美国申请No. 14/671,493的优先权。通过引用所述申请No. 14/671,493的整体将其结合到本文中。
技术领域
本公开一般涉及电子领域。更特定地，一些实施例一般涉及用于写缓冲的非易失性存储器的使用。
背景技术
一般来说，被用来存储计算***中的数据的存储器能够是易失性的(以存储易失性信息)或者非易失性的(以存储永久信息)。易失性存储器中所存储的易失性数据结构一般被用于所要求以支持程序的运行时期间的程序的功能性的暂时或中间信息。另一方面，非易失性(或永久存储器)中所存储的永久数据结构在程序的运行时之外是可用的，并且能够被再使用。此外，在用户或程序员决定使数据成为永久之前，新数据通常首先作为易失性数据来生成。例如，程序员或用户可引起易失性主存储器(其是由处理器直接可访问的)中的易失性结构的映射(即，例示)。另一方面，永久数据结构在非易失性存储装置(例如被附连到输入/输出(I/O或IO)总线的旋转磁盘)或者基于非易失性存储器的装置(例如固态驱动器)上来例示。
随着计算能力在处理器中得到增强，一个顾虑是可由处理器来访问存储器的所处于速度。例如，为了处理数据，处理器可需要首先从存储器来取数据。在数据处理完成之后，结果可需要被存储在存储器中。因此，存储器存取速度能够对整体***性能具有直接影响。
另一个重要考虑是功率消耗。例如，在依靠电池电力的移动计算装置中，降低功率消耗以便允许装置在移动的同时进行操作是非常重要的。功率消耗对于非移动计算装置也是重要的，因为过度功率消耗可增加成本(例如，由于附加电力使用、增加冷却要求等)、缩短组件寿命、限制可使用装置的所处于位置等。
硬盘驱动器提供相对低成本的存储解决方案，并且在许多计算装置中被用来提供非易失性存储装置。但是，与固态驱动器相比时，磁盘驱动器使用许多电力，因为硬盘驱动器需要以较高速度使其磁盘自旋，并且相对于自旋磁盘来移动磁盘磁头以读取/写入数据。这个物理移动生成热量，并且增加功率消耗。另外，与硬盘驱动器相比时，固态驱动器在执行读和写操作时要快许多。为此，许多计算段正在朝固态驱动器迁移。
附图说明
参照附图提供详细描述。附图中，参考标号最左边的(一个或多个)数字标识其中首次出现该参考标号的附图。不同附图中的相同参考标号的使用指示相似或相同项。
图1和图4-6图示可被利用以实现本文所论述各种实施例的计算***的实施例的框图。
图2A和图2B图示按照一些实施例、固态驱动器中的所划分单级别单元与三级别单元模式。
图2C图示依照实施例的年数与存储介质容量的图表。
图3图示按照实施例的固态驱动器的各种组件的框图。
具体实施方式
在以下描述中，提出许多具体细节，以便提供对各种实施例的透彻了解。但是，即使没有具体细节也可实施各种实施例。在其他情况下，众所周知的方法、步骤、组件和电路没有被已详细描述，以免影响对特定实施例的理解。另外，可使用诸如集成半导体电路(“硬件”)、被组织为一个或多个程序的计算机可读指令(“软件”)或者硬件和软件的一些组合的各种部件，来执行实施例的各个方面。为了便于本公开的目的，提到“逻辑”应意为硬件、软件、固件或者它们的一些组合。
如上所论述，非易失性存储器(例如具有NAND或NOR类型存储器单元的存储装置)的使用正在变得更加平常。在SLC(单级别单元)模式写入数据与在TLC(三级别单元)模式写入数据相比时，一般能够要快许多(例如有时要快五倍)地写入NAND介质。在SLC模式，NAND中的各单元可存储一比特的信息(或者两个不同级别0和1)，而在TLC模式，NAND中的各单元可存储三比特的信息(或者八个不同级别)。另外，具有TLC NAND的SSD(或者混合SSD)能够使用在混合模式的NAND介质。例如，SSD中的NAND的区域(擦除块的范围)被划分为SLC模式，以及NAND的其余部分被保留在TLC模式，以便为一些实现提供在突发模式的写性能方面的(例如五倍的)提升。一些方式分隔SSD内部的SLC NAND区域，并且将这个区域的持久性确定大小为足以使得所有主机写操作能够由这个缓冲器来吸收(例如，只要用户能够交错写操作)，从而允许SLC NAND区域中所存储的数据流动到TLC NAND区域(其中“流动”表示数据例如在适宜时间周期(例如空闲时间、非高峰期等)期间从一个存储位置移动到另一个存储位置或者从一个装置移动到另一个装置)。SLC区域的这个分隔要求区域对(a) 适当写缓冲和(b) 适当写持久性中的最大数来确定大小。但是，适当写持久性方面的确定大小引起大于SLC NAND缓冲器中所保留的必要容量。因为这个SLC NAND缓冲器是未暴露容量，所以不存在可用于这个基本上被浪费的NAND容量的直接每千兆字节美元收益。
为此，一些实施例涉及用于(例如固态驱动器(SSD)中的)TLC非易失性存储器的成本优化SLC写缓冲。此外，一个实施例提供通过具有周转/动态SLC区域对适当写缓冲的SLCNAND(“SLC”)区域确定大小而无需增加SLC缓冲的任何新NAND容量的技术。这又引起两大改进：(a) 用户可见容量的更大存储空间(例如(一个或多个)千兆字节)变成可用于可比的NAND配置；以及(b) NAND组件/介质的SLC持久性要求能够被降低(并且NAND组件不必对SLC持久性是合格的)。另外，虽然参照TLC非易失性存储器来论述一些实施例，但是这些实施例并不局限于TLC非易失性存储器，而是可被应用于任何类型的多级别单元(即，每单元存储多于一比特的信息，以提供多于2级别)非易失性存储器。
此外，即使参照SSD(包括NAND和/或NOR类型的存储器单元)中的缺陷检测来论述一些实施例，实施例也并不局限于NAND，而是可被用于其他类型的非易失性存储器，包括例如(例如在块存储模式来使用的)下列一个或多个：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、字节可寻址3维交叉点存储器、PCM(相变存储器)等。
此外，处理器一般通过加载/存储指令(或者其变体)来访问存储器。固态驱动器和硬盘驱动器是块存储装置，并且使用块存储协议。这类驱动器可具有过分等待时间(在加载请求之后访问第一字节的时间)，并且因此它们使用前述块存储协议。一般来说，它们只能够按照512B增量(512字节被称作块)来访问，并且这个访问通过驱动程序来促进，以及处理器不知道如何直接访问所存储内容。
本文所论述的技术可在各种计算***(例如，包括诸如台式、工作站、服务器、机架***等的非移动计算装置以及诸如智能电话、平板、UMPC(超级移动个人计算机)、膝上型计算机、Ultrabook™计算装置、智能手表、智能眼镜、智能手镯等的移动计算装置)中提供，包括参照图1-6所论述的那些***。更特定地，图1图示按照实施例的计算***100的框图。***100可包括一个或多个处理器102-1至102-N(本文中一般被称作“(多个)处理器102”或“处理器102”)。处理器102可经由互连或总线104进行通信。各处理器可包括各种组件，为了清楚起见，仅参照处理器102-1来论述其中的一些。相应地，剩余处理器102-2至102-N的每个可包括参照处理器102-1所论述的相同或相似组件。
在实施例中，处理器102-1可包括一个或多个处理器核心106-1至106-M(本文中被称作“(多个)核心106”或者更一般被称作“核心106”)、高速缓存108(其在各种实施例中可以是共享高速缓存或专用高速缓存)和/或路由器110。处理器核心106可在单个集成电路(IC)芯片上来实现。此外，芯片可包括一个或多个共享和/或专用高速缓存(例如高速缓存108)、总线或互连(例如总线或互连112)、逻辑120、存储器控制器(例如参照图4-6所论述的那些存储器控制器)或其他组件。
在一个实施例中，路由器110可被用来在处理器102-1和/或***100的各种组件之间进行通信。此外，处理器102-1可包括多于一个的路由器110。另外，多个路由器110可进行通信，以便实现处理器102-1的内部或外部的各种组件之间的数据路由。
高速缓存108可存储数据(例如包括指令)，其由处理器102-1的一个或多个组件、例如核心106来利用。例如，高速缓存108可本地缓存在存储器114中所存储的数据，以供处理器102的组件进行更快的访问。如图1中所示，存储器114可经由互连104与处理器102进行通信。在实施例中，高速缓存108(其可被共享)可具有各个级，例如，高速缓存108可以是中间级高速缓存和/或最后一级高速缓存(LLC)。另外，核心106的每个可包括第1级(L1)高速缓存(116-1)(本文中一般被称作“L1高速缓存116”)。处理器102-1的各种组件可直接、经过总线(例如总线112)和/或存储器控制器或集线器来与高速缓存108进行通信。
如图1中所示，存储器114可经过存储器控制器120被耦合到***100的其他组件。存储器114包括易失性存储器，并且可互换地被称作主存储器。即使示出存储器控制器120被耦合在互连104与存储器114之间，存储器控制器120也可位于***100中的其他位置。例如，在一些实施例中，存储器控制器120或者其部分可设置在处理器102之一其内。
***100还可包括非易失性(NV)存储装置，例如经由SSD控制器逻辑125被耦合到互连104的SSD 130。因此，逻辑125可控制由***100的各种组件对SSD 130的访问。另外，即使在图1中示出逻辑125直接被耦合到互连104，逻辑125也能够备选地经由存储总线/互连(例如SATA(串行高级技术附连)总线、外设组件互连(PCI)(或PCI express (PCIe)接口)等)与***100的一个或多个其他组件进行通信(例如，其中存储总线经由一些其他逻辑、例如总线桥接器、芯片组(例如参照图4-6所论述)等被耦合到互连104)。另外，在各种实施例中，逻辑125可被结合到存储器控制器逻辑(例如参照图1和图4-6所论述的那些逻辑)中，或者设置在同一集成电路(IC)装置上(例如与SSD 130相同的IC装置上或者与SSD 130相同的外壳中)。
另外，逻辑125和/或SSD 130可被耦合到一个或多个传感器(未示出)，以接收指示一个或多个传感器的状态或者由一个或多个传感器所检测的值的信息(例如采取一个或多个比特或信号的形式)。这些(一个或多个)传感器可设置成接近***100(或者本文所论述的其他计算***，例如参照包括图4-6的其他附图所论述的那些计算***)的组件(包括核心106、互连104或112、处理器102外部的组件、SSD 130、SSD总线、SATA总线、逻辑125、逻辑160等)，以感测影响***/平台的功率/热行为的各种因素(例如温度、工作频率、工作电压、功率消耗和/或核心间通信活动等)中的变化。
如图1中所示，SSD 130可包括旋转逻辑160，其可处于与SSD 130相同的外壳中，和/或完全被集成在SSD 130的印刷电路板(PCB)上。逻辑160促进整个SSD的(一个或多个)SLC频带/部分的旋转，而没有对NAND特性的不利影响，如本文中例如参照图2A-6所论述。
如上所提及，实施例提供通过具有周转/动态SLC区域对适当写缓冲的SLC区域确定大小而无需增加SLC缓冲的任何新NAND容量的技术。这又引起两大改进：(a) 用户可见容量的更大存储空间(例如(一个或多个)千兆字节)变成可用于可比的NAND配置，因为SLC区域不再需要对持久性确定大小）；以及(b) NAND组件/介质的SLC持久性要求能够被降低(并且NAND组件不必对SLC持久性是合格的)。另外，虽然参照TLC非易失性存储器来论述一些实施例，但是这些实施例并不局限于TLC非易失性存储器，而是可被应用于任何多级别单元非易失性存储器。
例如，对于客户端最终用户使用模型，可假定少于20 GB/天的内容被写入，以及少于1 GB在1小时之内被写入。实施例没有创建SSD上的所分隔SLC和TLC块，而是根据需要在不同时间使不同TLC块进入SLC模式。考虑这些SLC模式块，好像它们是具有其中内容的部分(例如三分之二)是暂记区(或NOP (无操作))类型数据的TLC块。例如，每页一比特(或者NAND介质的其他粒度)可指示那个页(或者NAND介质的部分)是在SLC模式还是TLC模式。在一些实施例中，两比特的数据可被用来指示NAND介质的部分(例如页、组等)是在SLC模式、TLC模式还是在SLC模式的TLC。例如，第一比特可指示SLC与TLC模式，以及第二比特可指示TLC是在SLC模式还是常规TLC模式。这种技术使少于SSD容量的1%在突发/SLC模式来写入。一旦超过/达到写操作的“突发阈值”，则在TLC模式直接写入数据。在SLC模式所写入的数据在主机写操作之间的空闲时间期间(即，在对SSD的写操作之间的空闲时间期间)(例如主动地)来流动到TLC区域内。这个主动流动使用户看到在SLC带宽的写操作(例如比TLC要快五倍)，同时将写放大因子增加大约二倍。通过三维NAND技术(例如3维交叉点存储器)，单个TLC管芯容量能够为大约48 GB，并且最小客户端SSD可在200+ GB容量范围中。三维TLC在这个容量下具有足够持久性，以支持每天60 GB的NAND写操作达8.8年。相应地，通过更大容量，时长将远超过每天20 GB的主机写操作的三年质保所需的时长。
作为示例，要图示成本效益，通过客户端SSD轨迹和基准的分析，500 MB的SLC缓冲足以传递SLC突发缓冲性能。
• 缓冲所需的SLC：600 MB (其20%用于SLC垃圾收集)
• 达三年的40 GB/天，600 MB SLC区域将要求121 K循环的持久性。(实际计划的SLC循环为20 K，而无需费力专门优化、使SLC模式的NAND组件合格。)需要4 GB的SLC满足这个持久性，如下表1中所示。
Figure DEST_PATH_IMAGE002
表1
在SSD中，NAND介质/组件是主要成本动因。相应地，一个实施例允许现有超额配置容量改变用途为还包括SLC写缓冲，从而引起NAND前端的大约6%成本降低(在上述示例情况下)。
图2A示出可被用于一些实现中的SSD中的所划分SLC/TLC模式。如图2A中所示，示出三个不同部分/区域。区域202表示SLC模式块，而区域204表示TLC擦除块，以及区域206表示主要被用作用于垃圾收集的混洗空间的附加物理容量。区域206表示TLC区域，但是这个备用容量在用户LBA(逻辑块寻址)中没有被暴露。
参照图2A，主机写操作直接转到SLC区域202。一旦达到SLC写空闲时间的阈值，SLC垃圾收集器逻辑(其可使用参照图3所论述的逻辑、例如(一个或多个)处理器384和/或存储器控制器逻辑386/125来实现)从SLC区域202来拣选有效内容，并且将它移动TLC区域204内。一般来说，垃圾收集的主要目的是以释放无效数据所占用的自由空间。除了其主要目的之外，一些SSD垃圾收集机制可在耗损均衡和后台数据刷新(BDR)期间、例如在保持一致SSD性能的期间操控移动有效数据。前述SLC写操作还为每一个主机写创建两个NAND写操作，以及SLC和TLC区域均需要对持久性适当地来确定大小。关于SLC/TLC区域确定大小，SLC区域必须对预期突发模式写缓冲和有用使用期限主机写操作两者来确定大小。例如，假定存在具有10 K循环的一个GB的SLC和具有1 K循环的99 GB的TLC。
图2B图示按照实施例的SSD中的所划分SLC/TLC模式。一般来说，TLC区域具有可用于最小容量的10+年的持久性，并且，并且它随更大容量而增加。一些实施例提供成本降低技术，以避免分配大量SLC块并且为持久性对其单独确定大小，而是改为利用未使用TLC持久性(参见例如图2B，其中区域201比图2A的区域206要小许多；因此，存在更加多的可使用空间、如TLC区域)。
在一个实施例中，每次开启新主机块以用于写入时，它在SLC模式来开启。当满足写空闲阈值时，来自SLC块的内容立即被处理/移动(例如垃圾被收集)到TLC块。SLC块在持久性方面只被认为似乎它们是TLC块(即，一个SLC擦除操作被当作似乎它是TLC擦除操作)。此外，TLC擦除循环被看作对这个操作是可能的最保守核算，并且因此NAND介质无需对两种模式是合格的。这允许块被用于SLC模式或TLC模式，而无需担心超过NAND循环计数。
理论上，如果块转到被用于TLC模式中，则一个SLC擦除操作能够被当作是0.4 TLC擦除操作。通过一些NAND SSD，一般工业趋势在当今市场保持将最小SSD大小增加通常大约128 GB，以及到2017年被计划为256 GB或更大，例如因为SSD算法和技术没有很好地缩放到低于这个容量，如图2C中所示。一般来说，SSD组件可被评级和合格而有3-5年的有用使用寿命，并且增加的写放大不是问题。
关于突发检测和旁路方案，当写操作之间不存在空闲时间时，从SLC到TLC采用突发缓冲器的以上所提及的流动数据能够使SLC缓冲器全部变满。这种工作负荷是稀少的，以及要适应这类情形，可激活(例如基于某个阈值)旁路检测(例如由逻辑160或者SSD中或被耦合到SSD的另一个逻辑、例如(一个或多个)处理器384和/或存储器控制器逻辑386/125来执行)，以便直接允许主机写操作转到TLC区域。这类突发模式旁路技术可在功率损耗回放期间增加一些差错操控复杂度，并且要求特殊开放频带中止策略。简单性与持续写带宽的折衷能够作为产品定位实践来操控。例如，企业产品可对维持写带宽更为复杂，而消费者产品可对降低成本更为简单，等等。
另外，旋转SLC频带的使用显著降低***中的所保留SLC量(例如通过比较图2A和图2B能够来查看)，并且因此降低SSD中所要求的NAND超额配置。
图3图示按照实施例的SSD的各种组件的框图。逻辑160可位于各种位置、例如SSD或SSD控制器逻辑内部，例如图3中所图示。SSD 130包括控制器逻辑382(其又包括一个或多个处理器核心或处理器384和存储器控制器逻辑386)、随机存取存储器(RAM)388、固件存储装置390和一个或多个存储器模块或管芯392-1至392-n(其可包括NAND闪存、NOR闪存或其他类型的非易失性存储器，例如参照图2A-2C所论述的管芯)。存储器模块392-1至392-n经由一个或多个存储器通道或总线被耦合到存储器控制器逻辑386。另外，SSD 130经由接口(例如SATA、SAS、PCIe(高速外设部件互连)等接口)与逻辑125进行通信。参照图1-6所论述操作的一个或多个可由图3的组件的一个或多个来执行，例如，处理器384和/或控制器382可对向存储器模块392-1至392-n所写入或从存储器模块392-1至392-n所读取的数据进行压缩/解压缩(或者以其他方式引起压缩/解压缩)。另外，图1-6的操作的一个或多个可编被程到固件390内。另外，控制器382可包括逻辑160。
图4图示依照实施例的计算***400的框图。计算***400可包括一个或多个中央处理器(CPU)402或处理器，其经由互连网络(或总线)404进行通信。处理器402可包括通用处理器、网络处理器(其处理通过计算机网络403所传递数据)、应用处理器(例如蜂窝电话、智能电话等中所使用的那些应用处理器)或者其他类型的处理器(包括简化指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。可利用各种类型的计算机网络403，包括有线(例如以太网、千兆比特、光纤等)或者无线网络(例如蜂窝、3G(第三代蜂窝电话技术或者第三代无线格式(UWCC))、4G、低功率嵌入(LPE)等)。此外，处理器402可具有单核或多核设计。具有多核设计的处理器402可将不同类型的处理器核心集成在同一个集成电路(IC)管芯上。另外，具有多核设计的处理器402可被实现为对称或不对称多处理器。
在实施例中，处理器402的一个或多个可与图1的处理器102相同或相似。例如，处理器402的一个或多个可包括核心106和/或高速缓存108的一个或多个。另外，可由***400的一个或多个组件来执行参照图1-3所论述的操作。
芯片组406还可与互连网络404进行通信。芯片组406可包括图形和存储控制集线器(GMCH)408。GMCH 408可包括存储器控制器410(其在实施例中可与图1的存储器控制器120相同或相似)，其与存储器114进行通信。存储器114可存储数据，包括由CPU 402或者计算***400中所包括的任何其他装置所运行的指令序列。另外，***400包括逻辑125、SSD130和/或逻辑160(在各种实施例中，其可经由如所图示的总线422、经由其他互连(例如404)被耦合到***400，其中逻辑125被结合到芯片组406内，等等)。在一个实施例中，存储器114可包括一个或多个易失性存储装置(或存储器)，例如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)或者其他类型的存储装置。还可利用非易失性存储器，例如硬盘驱动器、闪存等，包括本文所论述的任何NVM。附加装置可经由互连网络404进行通信，例如多个CPU和/或多个***存储器。
GMCH 408还可包括与图形加速器416进行通信的图形接口414。在一个实施例中，图形接口414可经由所加速图形端口(AGP)或外设部件互连(PCI)(或PCI express (PCIe)接口)与图形加速器416进行通信。在实施例中，显示器417(例如平板显示器、触摸屏等)可经过例如信号转换器与图形接口414进行通信，其中信号转换器将存储装置、例如视频存储器或***存储器中所存储的图像的数字表示转化为由显示器来解释和显示的显示信号。由显示装置所产生的显示信号可在由显示器417来进行解释并且随后在显示器417上来显示之前经过各种控制装置。
集线器接口418可允许GMCH 408和输入/输出控制集线器(ICH)420进行通信。ICH420可提供到I/O装置(其与计算***400进行通信)的接口。ICH 420可经过诸如外设部件互连(PCI)桥接器、通用串行总线(USB)控制器或者其他类型的***桥接器或控制器的***桥接器(或控制器)424来与总线422进行通信。桥接器424可提供CPU 402与***装置之间的数据路径。可利用其他类型的拓扑。另外，多个总线可例如经过多个桥接器或控制器来与ICH420进行通信。此外，在各种实施例中，与ICH 420进行通信的其他外设可包括集成驱动电子设备(IDE)或者(一个或多个)小型计算机***接口(SCSI)硬盘驱动器、(一个或多个)USB端口、键盘、鼠标、(一个或多个)并行端口、(一个或多个)串行端口、(一个或多个)软盘驱动器、数字输出支持(例如数字视频接口(DVI))或者其他装置。
总线422可与音频装置426、一个或多个磁盘驱动器428和网络接口装置430(其例如经由有线或无线接口来与计算机网络403进行通信)进行通信。如所示，网络接口装置430可被耦合到天线431，以便与网络403无线地(例如，经由电气和电子工程师协会(IEEE)802.11接口(包括IEEE 802.11a/b/g/n/ac等)、蜂窝接口、3G、4G、LPE等)进行通信。其他装置可经由总线422进行通信。另外，在一些实施例中，各种组件(例如网络接口装置430)可与GMCH 408进行通信。此外，处理器402和GMCH 408可以相结合以形成单个芯片。另外，在其他实施例中，图形加速器416可被包括在GMCH 408内。
另外，计算***400可包括易失性和/或非易失性存储器(或存储装置)。例如，非易失性存储器可包括下列一个或多个：只读存储器(ROM)，可编程ROM(PROM)，可擦PROM(EPROM)，电EPROM(EEPROM)，磁盘驱动器(例如428)，软盘，光盘ROM(CD-ROM)，数字多功能光盘(DVD)，闪速存储器，磁-光盘，或者能够存储电子数据(例如包括指令)的其他类型的非易失性机器可读介质。
图5图示按照一实施例、按照点对点(PtP)配置来布置的计算***500。特定来说，图5示出一种***，其中处理器、存储器和输入/输出装置通过多个点对点接口来互连。参照图1-4所论述的操作可由***500的一个或多个组件来执行。
如图5中所图示，***500可包括若干处理器，为了清楚起见仅示出其中的两个，即处理器502和504。处理器502和504各可包括本地存储器控制器集线器(MCH)506和508，以实现与存储器510和512的通信。存储器510和/或512可存储各种数据，例如参照图1和/或图4的存储器114所论述的那些数据。另外，在一些实施例中，MCH 506和508可包括存储器控制器120。另外，***500包括逻辑125、SSD 130和/或逻辑160(在各种实施例中，其可经由如所图示的总线540/544、经由到(一个或多个)处理器502/504或芯片组520的其他点对点连接被耦合到***500，其中逻辑125被结合到芯片组520内，等等)。
在实施例中，处理器502和504可以是参照图4所论述的处理器402之一。处理器502和504可分别使用点对点(PtP)接口电路516和518、经由PtP接口514来交换数据。另外，处理器502和504可各使用点对点接口电路526、528、530和532、经由单独PtP接口522和524来与芯片组520交换数据。芯片组520还可例如使用PtP接口电路537、经由高性能图形接口536来与高性能图形电路534交换数据。如参照图4所论述，在一些实施例中，图形接口536可被耦合到显示装置(例如显示器417)。
如图5中所示，图1的核心106和/或高速缓存108的一个或多个可位于处理器502和504中。但是，其他实施例可存在于图5的***500内的其他电路、逻辑单元或装置中。另外，其他实施例可被分布于整个图5中所图示的若干电路、逻辑单元或装置。
芯片组520可使用PtP接口电路541来与总线540进行通信。总线540可具有与其通信的一个或多个装置，例如总线桥接器542和I/O装置543。经由总线544，总线桥接器542可与诸如键盘/鼠标545、通信装置546(例如调制解调器、网络接口装置或者可与计算机网络403进行通信的其他通信装置，如参照例如网络接口装置430所论述，包括经由天线431)、音频I/O装置和/或数据存储装置548的其他装置进行通信。数据存储装置548可存储代码549，其可由处理器502和/或504来运行。
在一些实施例中，本文所论述组件的一个或多个能够体现为芯片上***(SOC)装置。图6图示依照实施例的SOC封装的框图。如图6中所图示，SOC 602包括一个或多个中央处理器(CPU)核心620、一个或多个图形处理器单元(GPU)核心630、输入/输出(I/O)接口640和存储器控制器642。SOC封装602的各种组件可被耦合到互连或总线，例如本文中参照其他附图所论述。另外，SOC封装602可包括更多或更少组件，例如本文中参照其他附图所论述的那些组件。另外，SOC封装620的各组件可包括一个或多个其他组件，例如本文中参照其他附图所论述。在一个实施例中，SOC封装602(及其组件)在一个或多个集成电路(IC)管芯上被提供，即，其被封装到单个半导体装置上。
如图6中所图示，SOC封装602经由存储器控制器642被耦合到存储器660(其可与本文参照其他附图所论述的存储器相似或相同)。在实施例中，存储器660(或者其部分)能够被集成在SOC封装602上。
I/O接口640可例如经由互连和/或总线被耦合到一个或多个I/O装置670，例如本文中参照其他附图所论述。(一个或多个)I/O装置670可包括键盘、鼠标、触摸板、显示器、图像/视频捕获装置(例如照相装置或摄像录像机/录像机)、触摸屏、扬声器或诸如此类中的一个或多个。另外，在实施例中，SOC封装602可包括/集成逻辑125。备选地，逻辑125可设置在SOC封装602的外部(即，作为分立逻辑)。
以下示例涉及其他实施例。示例1包括一种设备，其包含：非易失性存储器，包括在单级别单元(SLC)模式的第一区域和在多级别单元模式的第二区域；以及逻辑，将第二区域的部分从多级别单元模式移动到SLC模式，而没有增加任何新容量到非易失性存储器，并且没有从非易失性存储器减少任何现有容量。示例2包括示例1的设备，其中所写到第二区域的部分的数据要在被定向在非易失性存储器的写操作之间的空闲时间期间被移动到第一区域。示例3包括示例1的设备，包含将第二区域的一个或多个部分从多级别单元模式移动到SLC模式以创建第一区域的逻辑。示例4包括示例1的设备，其中突发写操作要被定向在第一区域。示例5包括示例1的设备，其中，突发写操作要响应被定向在第一区域的突发写操作的阈值数量而被定向在第二区域。示例6包括示例1的设备，其中，多级别单元模式是三级别单元(TLC)模式。示例7包括示例1的设备，其中，非易失性存储器、逻辑和固态驱动器(SSD)处于同一集成电路装置上。示例8包括示例1的设备，其中，非易失性存储器将包含下列之一：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、相变存储器(PCM)以及字节可寻址3维交叉点存储器。示例9包括示例1的设备，其中，SSD将包含非易失性存储器和逻辑。
示例10包括一种方法，其包含：将非易失性存储器划分成包括在单级别单元(SLC)模式的第一区域和在多级别单元模式的第二区域；以及将第二区域的部分从多级别单元模式移动到SLC模式，而没有增加任何新容量到非易失性存储器，并且没有从非易失性存储器减少任何现有容量。示例11包括示例10的方法，还包含在被定向在非易失性存储器的写操作之间的空闲时间期间将被写到第二区域的部分的数据移动到第一区域。示例12包括示例10的方法，还包含将第二区域的一个或多个部分从多级别单元模式移动到SLC模式以创建第一区域。示例13包括示例10的方法，还包含将突发写操作定向在第一区域。示例14包括示例10的方法，还包含响应被定向在第一区域的突发写操作的阈值数量而将突发写操作定向在第二区域。示例15包括示例10的方法，其中，多级别单元模式是三级别单元(TLC)模式。示例16包括示例10的方法，其中，非易失性存储器包含下列之一：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、相变存储器(PCM)以及字节可寻址3维交叉点存储器。
示例17包括一种***，其包含：非易失性存储器；以及访问非易失性存储器的至少一个处理器核心；非易失性存储器，包括在单级别单元(SLC)模式的第一区域和在多级别单元模式的第二区域；以及逻辑，将第二区域的部分从多级别单元模式移动到SLC模式，而没有增加任何新容量到非易失性存储器，并且没有从非易失性存储器减少任何现有容量。示例18包括示例17的***，其中所写到第二区域的部分的数据要在被定向在非易失性存储器的写操作之间的空闲时间期间被移动到第一区域。示例19包括示例17的***，包含将第二区域的一个或多个部分从多级别单元模式移动到SLC模式以创建第一区域的逻辑。示例20包括示例17的***，其中突发写操作要被定向在第一区域。示例21包括示例17的***，其中，突发写操作要响应被定向在第一区域的突发写操作的阈值数量而被定向在第二区域。示例22包括示例17的***，其中，多级别单元模式是三级别单元(TLC)模式。示例23包括示例17的***，其中，非易失性存储器、逻辑和固态驱动器(SSD)处于同一集成电路装置上。示例24包括示例17的***，其中，非易失性存储器将包含下列之一：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、相变存储器(PCM)以及字节可寻址3维交叉点存储器。示例25包括示例17的***，其中，SSD将包含非易失性存储器和逻辑。
示例26包括其中包含一个或多个指令的计算机可读介质，指令在处理器上被运行时将处理器配置成执行进行下列步骤的一个或多个操作：将非易失性存储器划分成包括在单级别单元(SLC)模式的第一区域和在多级别单元模式的第二区域；以及将第二区域的部分从多级别单元模式移动到SLC模式，而没有增加任何新容量到非易失性存储器，并且没有从非易失性存储器减少任何现有容量。示例27包括示例26的计算机可读介质，还包含一个或多个指令，其在处理器上被运行时将处理器配置成执行在被定向在非易失性存储器的写操作之间的空闲时间期间使被写到第二区域的部分的数据移动到第一区域的一个或多个操作。示例28包括示例26的计算机可读介质，还包含一个或多个指令，其在处理器上被运行时将处理器配置成执行使第二区域的一个或多个部分从多级别单元模式移动到SLC模式以创建第一区域的一个或多个操作。示例29包括示例26的计算机可读介质，还包含一个或多个指令，其在处理器上被运行时将处理器配置成执行使突发写操作定向在第一区域的一个或多个操作。示例30包括示例26的计算机可读介质，还包含一个或多个指令，其在处理器上被运行时将处理器配置成执行响应被定向在第一区域的突发写操作的阈值数量而使突发写操作定向在第二区域的一个或多个操作。示例31包括示例26的计算机可读介质，其中，多级别单元模式是三级别单元(TLC)模式。示例32包括示例26的计算机可读介质，其中，非易失性存储器包含下列之一：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、相变存储器(PCM)以及字节可寻址3维交叉点存储器。
示例33包括一种设备，其包含执行如任何以上示例中所提出的方法的部件。
示例34包含机器可读存储装置，其包括机器可读指令，其在被运行时实现如任何以上示例中所提出的方法或实现如任何以上示例中所提出的设备。
在各种实施例中，本文中例如参照图1-6所论述的操作可被实现为硬件(例如电路***)、软件、固件、微码或者它们的组合，其可作为计算机程序产品来提供，例如包括有形(例如非暂时)机器可读或计算机可读介质，其上已经存储被用来将计算机编程为执行本文所论述过程的指令(或软件步骤)。另外，术语“逻辑”作为举例可包括软件、硬件或者软件和硬件的组合。机器可读介质可包括存储装置，例如针对图1-6所论述的那些存储装置。
另外，这类有形计算机可读介质可作为计算机程序产品来下载，其中程序可通过数据信号(例如在载波或其他传播介质中)的方式、经由通信链路(例如总线、调制解调器或网络连接)从远程计算机(例如服务器)被传递到请求计算机(例如客户端)。
本说明书中提到“一个实施例”或“实施例”意为结合该实施例所述的特定特征、结构或特性可被包含在至少一个实现中。词语“在一个实施例中”在本说明书中的各个位置上的出现可以或者可以不是全部指同一个实施例。
另外，在本描述和权利要求书中，可使用术语“被耦合”和“被连接”连同其派生。在一些实施例中，“被连接”可被用来指示两个或更多元件相互直接物理或电气接触。“被耦合”可意为两个或更多元件直接物理或者电接触。但是，“被耦合”也可意为两个或更多元件可以不是相互直接接触，但仍然可相互协作或交互。
因此，虽然通过结构特征和/或方法动作特定的语言已经描述了实施例，但将要理解，要求保护的主题可以并不局限于所述的具体特征或动作。具体特征和动作而是作为实现所要求保护的主题的样本形式来公开。

Claims (25)

1.一种将非易失性存储器用于写缓冲的设备，所述设备包含：
非易失性存储器，包括在单级别单元SLC模式的第一区域和在多级别单元模式的第二区域；以及
逻辑，将所述第二区域的部分从所述多级别单元模式移动到所述SLC模式，而没有增加任何新容量到所述非易失性存储器，并且没有从所述非易失性存储器减少任何现有容量。
2.如权利要求1所述的设备，其中，所写到所述第二区域的所述部分的数据要在被定向在所述非易失性存储器的写操作之间的空闲时间期间被移动到所述第一区域。
3.如权利要求1所述的设备，包含将所述第二区域的一个或多个部分从所述多级别单元模式移动到所述SLC模式以创建所述第一区域的逻辑。
4.如权利要求1所述的设备，其中，突发写操作要被定向在所述第一区域。
5.如权利要求1所述的设备，其中，突发写操作要响应被定向在所述第一区域的突发写操作的阈值数量而被定向在所述第二区域。
6.如权利要求1所述的设备，其中，所述多级别单元模式是三级别单元(TLC)模式。
7.如权利要求1所述的设备，其中，所述非易失性存储器、所述逻辑和固态驱动器(SSD)处于同一集成电路装置上。
8.如权利要求1所述的设备，其中，所述非易失性存储器要包含下列之一：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、相变存储器(PCM)以及字节可寻址3维交叉点存储器。
9.如权利要求1所述的设备，其中，SSD要包含所述非易失性存储器和所述逻辑。
10.一种将非易失性存储器用于写缓冲的方法，所述方法包含：
将非易失性存储器划分成包括在单级别单元SLC模式的第一区域和在多级别单元模式的第二区域；以及
将所述第二区域的部分从所述多级别单元模式移动到所述SLC模式，而没有增加任何新容量到所述非易失性存储器，并且没有从所述非易失性存储器减少任何现有容量。
11.如权利要求10所述的方法，还包含在定向在所述非易失性存储器的写操作之间的空闲时间期间将被写到所述第二区域的所述部分的数据移动到所述第一区域。
12.如权利要求10所述的方法，还包含将所述第二区域的一个或多个部分从所述多级别单元模式移动到所述SLC模式以创建所述第一区域。
13.如权利要求10所述的方法，还包含将突发写操作定向在所述第一区域。
14.如权利要求10所述的方法，还包含响应被定向在所述第一区域的突发写操作的阈值数量而将突发写操作定向在所述第二区域。
15.如权利要求10所述的方法，其中，所述多级别单元模式是三级别单元(TLC)模式。
16.如权利要求10所述的方法，其中，所述非易失性存储器包含下列之一：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋矩转移随机存取存储器(STTRAM)、电阻随机存取存储器、相变存储器(PCM)以及字节可寻址3维交叉点存储器。
17.一种将非易失性存储器用于写缓冲的***，所述***包含：
非易失性存储器；以及
访问所述非易失性存储器的至少一个处理器核心；
所述非易失性存储器，包括在单级别单元SLC模式的第一区域和在多级别单元模式的第二区域；以及
逻辑，将所述第二区域的部分从所述多级别单元模式移动到所述SLC模式，而没有增加任何新容量到所述非易失性存储器，并且没有从所述非易失性存储器减少任何现有容量。
18.如权利要求17所述的***，其中，所写到所述第二区域的所述部分的数据要在被定向在所述非易失性存储器的写操作之间的空闲时间期间被移动到所述第一区域。
19.如权利要求17所述的***，包含将所述第二区域的一个或多个部分从所述多级别单元模式移动到所述SLC模式以创建所述第一区域的逻辑。
20.如权利要求17所述的***，其中，突发写操作要被定向在所述第一区域。
21.如权利要求17所述的***，其中，突发写操作要响应被定向在所述第一区域的突发写操作的阈值数量而被定向在所述第二区域。
22.如权利要求17所述的***，其中，所述多级别单元模式是三级别单元(TLC)模式。
23.如权利要求17所述的***，其中，所述非易失性存储器、所述逻辑和固态驱动器(SSD)处于同一集成电路装置上。
24.一种机器可读介质，包含代码，所述代码在被运行时使机器执行如权利要求10至16中的任一项所述的方法。
25.一种设备，包含执行如权利要求10至16中的任一项所提出的方法的部件。
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