KR102499825B1 - 패키지형 전력 반도체 장치 - Google Patents

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Abstract

패키지형 전력 반도체 장치가 제공된다. 패키지형 전력 반도체 장치는 상부 영역, 중간 영역 및 하부 영역이 정의된 상면을 포함하는 DBC(Direct Bonded Copper) 기판; 상기 상부 영역에서 상기 상면과 직접 연결되도록 형성된 금속 탭; 상기 하부 영역에서 상기 상면과 직접 연결되도록 형성된 제1 리드; 및 상기 중간 영역에서 상기 상면 상에 형성된 반도체 칩을 포함할 수 있다.

Description

패키지형 전력 반도체 장치{PACKAGED POWER SEMICONDUCTOR DEVICE}
본 발명은 패키지형 전력 반도체 장치에 관한 것이다.
SCR(Silicon Controlled Rectifier), IGBT(Insulated Gate Bipolar Transistor), SiC(Silicon Carbide), FET(Field Effect Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 전력 정류기(power rectifier), 전력 레귤레이터(power regulator) 등과 같은 전력 반도체 장치는 비교적 높은 전압에서 동작하지만, 전기적으로 절연되지 않은 패키지로 조립된다. 일반적으로 패키지의 배면을 형성하는 금속 탭이 반도체 칩(또는 반도체 다이)에 전기적으로 연결되기 때문에, 패키지의 배면의 전위는 반도체 칩의 전위와 동일할 수 있다.
이러한 패키지형 전력 반도체 장치는, 메모리와 같은 반도체 장치와 다르게, 비교적 높은 전압으로 동작하도록 설계되어 있다. 따라서 패키지형 전력 반도체 장치의 배면의 전위가 고전압으로 존재하는 경우, 다른 회로 부품을 손상시킬 위험이 있다. 또한, 패키지형 전력 반도체 장치는 높은 사용 온도와 긴 사용 시간을 갖는 가혹한 환경에서 동작하는 경우가 많기 때문에, 효과적인 열 방출 방안이 요구된다.
본 발명이 해결하고자 하는 과제는, 높은 동작 안정성 및 방열 효과를 갖는 패키지형 전력 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치는, 상부 영역, 중간 영역 및 하부 영역이 정의된 상면을 포함하는 DBC(Direct Bonded Copper) 기판; 상기 상부 영역에서 상기 상면과 직접 연결되도록 형성된 금속 탭; 상기 하부 영역에서 상기 상면과 직접 연결되도록 형성된 제1 리드; 및 상기 중간 영역에서 상기 상면 상에 형성된 반도체 칩을 포함할 수 있다.
상기 패키지형 전력 반도체 장치는, 상기 상면과 미 연결되고, 상기 반도체 칩과 와이어로 연결되도록 형성된 제2 리드를 더 포함할 수 있다.
상기 제1 리드의 형상과 상기 제2 리드의 형상은 서로 다를 수 있다.
상기 패키지형 전력 반도체 장치는, 상기 상면과 미 연결되고, 상기 반도체 칩과 금속 클립으로 연결되도록 형성된 제3 리드를 더 포함할 수 있다.
상기 제1 리드의 형상과 상기 제3 리드의 형상은 서로 다를 수 있다.
상기 패키지형 전력 반도체 장치는, 상기 반도체 칩을 밀봉하는 밀봉부를 더 포함하고, 상기 밀봉부의 배면에는 상기 DBC 기판의 하면이 노출될 수 있다.
상기 밀봉부는 상기 금속 탭에 형성된 제1 관통 홀과 일치하는 형상을 갖는 제2 관통 홀을 포함할 수 있다.
본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치는, 금속 탭; 상기 금속 탭 상에 형성된 DBC 기판; 상기 DBC 기판 상에 형성된 반도체 칩; 및 상기 반도체 칩과 전기적으로 연결되도록 형성된 리드를 포함할 수 있다.
상기 DBC 기판은 제1 금속 층, 세라믹 층 및 제2 금속 층을 포함하고, 상기 반도체 칩은 상기 제1 금속 층의 상면과 직접 연결되도록 형성되고, 상기 금속 탭은 상기 제2 금속 층의 하면과 직접 연결되도록 형성될 수 있다.
상기 리드는 상기 반도체 칩과 와이어 또는 금속 클립을 통해 전기적으로 연결되거나, 상기 리드는 상기 DBC 기판의 상면과 직접 연결되어, 상기 반도체 칩과 전기적으로 연결될 수 있다.
상기 패키지형 전력 반도체 장치는, 상기 반도체 칩을 밀봉하는 밀봉부를 더 포함하고, 상기 밀봉부의 배면에는 상기 금속 탭의 하면이 노출될 수 있다.
상기 밀봉부는 상기 금속 탭에 형성된 제1 관통 홀과 일치하는 형상을 갖는 제2 관통 홀을 포함할 수 있다.
본 발명의 실시 예들에 따른 패키지형 전력 반도체 장치는 높은 전압으로 동작하는 환경에서도 높은 동작 안정성과 우수한 방열 효과를 가질 수 있다.
도 1 내지 도 3은 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 4 및 도 5는 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 6 내지 도 9는 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 10 내지 도 13은 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
아래에서는 첨부한 도면을 참조하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 1 내지 도 3은 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치(1)는 반도체 칩(100), DBC 기판(110), 리드(120), 금속 탭(130) 및 밀봉부(140)를 포함할 수 있다. 리드(120)는 구체적인 구현 목적에 따라 복수의 리드(120a, 120b, 120c)로 구현될 수 있으며, 본 명세서에서는 설명의 편의를 위해 리드를 개념적인 요소로 지칭할 때 "120"으로 참조하고, 예시적인 구현 요소로 지칭할 때 "120" 뒤에 알파벳 'a', 'b', 'c' 등을 붙여서 참조하도록 한다.
반도체 칩(100)은 전력 반도체 장치일 수 있다. 전력 반도체 장치로는 SCR(Silicon Controlled Rectifier), SiC(Silicon Carbide), IGBT(Insulated Gate Bipolar Transistor), FET(Field Effect Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 전력 정류기(power rectifier), 전력 레귤레이터(power regulator) 등을 들 수 있으며, 특히, 전력 MOSFET 소자가 사용될 수 있으며, 고전압 고전류 동작으로 일반 MOSFET와 달리 DMOS(Double-Diffused Metal Oxide Semiconductor) 구조를 가질 수 있다. 그러나 본 발명의 범위가 이들 예로 제한되는 것은 아니다.
DBC 기판(110)은 제1 금속층(112), 제2 금속층(116) 및, 제1 금속층(112)과 제2 금속층(116) 사이에 형성된 세라믹층(114)을 포함할 수 있다. 제1 금속층(112) 및 제2 금속층(33)은 구리(Cu)를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
DBC 기판(110)의 상면에는 3 가지 영역이 정의될 수 있다. 여기에서 상면이란 곧 제1 금속층(112)의 상면일 수 있다. 3 가지 영역은, 도 1을 기준으로, 금속 탭(130)이 연결되는 상부 영역, 반도체 칩(100)이 형성되는 중간 영역 및 리드(120a, 120b, 120c)가 연결되는 하부 영역을 포함할 수 있다. 3 가지 영역에서, 금속 탭(130), 반도체 칩(100) 및 리드(120a, 120b, 120c)가 DBC 기판(110)과 연결되는 구체적인 구조에 대해서는 후술하도록 한다.
리드(120)는 반도체 칩(100)과 패키지형 전력 반도체 장치(1) 외부의 회로 사이에서 전기 신호를 전달하기 위한 것으로, 반도체 칩(100)과 외부의 회로를 연결하기 위해 금속으로 형성될 수 있다. 즉, 리드(120)는 반도체 칩(100)과 전기적으로 연결될 수 있다. 그런데 리드(120)와 반도체 칩(100) 사이의 연결 방식으로, 리드(120a, 120b, 120c) 사이에 서로 다른 방식이 사용될 수 있다.
구체적으로, 리드(120b)는 DBC 기판(110)의 상면과 직접 연결될 수 있다. 특히, 리드(120b)는 DBC 기판(110)의 상면에 정의된 하부 영역에서, DBC 기판(110)의 상면과 직접 연결될 수 있다. 리드(120b)와 DBC 기판(110)의 상면은 솔더링(soldering)을 통해 연결될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
한편, 리드(120a, 120c)는 DBC 기판(110)의 상면과 미 연결될 수 있다(즉, 연결되지 않을 수 있다). 즉, 리드(120a, 120c)는, 도 1을 기준으로, DBC 기판(110)의 아래 방향에 이격되어 형성되고, 반도체 칩(100)과는 와이어(150a, 150b)를 통해 전기적으로 연결될 수 있다. 물론, 도 1에서는 리드(120a, 120c)가 와이어(150a, 150b)를 통해 반도체 칩(100)과 연결되는 것으로 도시하였으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 와이어가 아닌 다른 방식으로(예를 들어, 금속 클립을 통해) 연결될 수도 있다.
나아가, 리드(120a, 120b, 120c)는 그 전부가 DBC 기판(110)의 상면과 직접 연결되도록 구현될 수도 있고, 그 전부가 DBC 기판(110)의 상면과 미 연결되고 다른 연결 수단(예를 들어, 와이어, 금속 클립 등)을 통해 반도체 칩(100)가 연결되도록 구현될 수도 있고, 리드(120a, 120b, 120c) 중 일부가 DBC 기판(110)의 상면과 직접 연결되고 다른 일부가 DBC 기판(110)의 상면과 미 연결되는 경우에는, 직접 연결되는 리드와 미 연결되는 리드 사이에 어떠한 위치적 제한도 존재하지 않는다. 즉, DBC 기판(110)의 상면과 직접 연결되는 리드는, 리드들 중 반드시 중앙에 위치하여야 한다는 제한은 없으며, 좌측 또는 우측 가장자리 또는 기타 임의의 자리에 위치할 수 있다.
본 실시 예에서, 리드(120a, 120b, 120c)는 모두 동일한 형상을 가질 수도 있고, 그 중 적어도 일부가 다른 형상을 가질 수도 있다. 구체적으로, 리드(120a, 120b, 120c)는 직선, L자, I자 또는 T자 형상(또는 뒤집힌 L자 또는 T자 형상) 등을 가질 수 있는데, 본 발명의 범위가 이에 제한되는 것은 아니며, 리드(120)와 반도체 칩(100) 사이의 구체적인 연결 방식에 따라, 리드(120)의 형상은 최적화된 형태로 결정될 수 있다.
또한, 리드(120a, 120b, 120c)는 하나 이상의 홀(hole)을 구비할 수도 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 이 경우, 리드(120a, 120b, 120c) 전부가 각각 홀을 구비할 수도 있고, 리드(120a, 120b, 120c) 중 일부만이 홀을 구비할 수도 있다.
금속 탭(130)은 스크류 홀(screw hole)이라고도 지칭할 수 있는 관통 홀(132)를 구비할 수 있으며, 관통 홀(132)을 구비한 금속 탭(130)은 패키지형 전력 반도체 장치(1)의 실장을 용이하게 하고, 실장 시 단자의 기능 또는 방열판의 기능을 할 수 있다. 즉, 금속 탭(130)은 반도체 칩(100)과 전기적으로 연결될 수 있으며, 특히 금속 탭(130)은 DBC 기판(110)의 상면, 그 중 상면의 상부 영역에서 DBC 기판(110)의 상면과 직접 연결될 수 있다.
밀봉부(140)는 패키지 몸체를 이루는 것으로, 그 내부에 실장된 반도체 칩(100), DBC 기판(110)의 적어도 일부, 리드(120)의 일부 및 금속 탭(130)의 일부를 보호할 수 있다. 밀봉부(140)는 플라스틱 소재가 사용되는 것이 일반적이나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 2 및 도 3에 도시된 것과 같이, 밀봉부(140)의 배면에는 DBC 기판(110)의 하면이 노출될 수 있다. 여기에서 하면이란 곧 제2 금속층(116)의 하면일 수 있다. 또한, 금속 탭(130)의 하면과 DBC 기판(110)의 하면은 동일 평면 상에 형성될 수 있다. 즉, 금속 탭(130)의 하면 중 (밀봉부(140)로부터 돌출되는) 일부는 DBC 기판(110)의 하면과 동일 평면 상에 형성되고, 금속 탭(130)의 하면 중 (밀봉부(140)에 포함되는) 다른 일부는 DBC 기판(110)의 상면에 직접 연결되도록 형성될 수 있다.
한편, 도 10에 도시된 바와 같이, 밀봉부(140)는 금속 탭(130)에 형성된 관통 홀(132)과 일치하는 형상을 갖는 관통 홀을 포함할 수 있다. 즉, 밀봉부(140)는 금속 탭(130) 전체를 덮도록 형성될 수도 있다.
본 실시 예에 따르면, 전술한 구조를 갖는 패키지형 전력 반도체 장치(1)는 높은 전압으로 동작하는 환경에서도 동작 안정성이 탁월하고 방열 효과가 우수하다. 구체적으로 패키지형 전력 반도체 장치(1)는 DBC 기판의 중간에 절연층(세라믹 층)을 포함하여 전기적으로 외부와 절연시키는 구조로 인해 높은 동작 안정성을 가지며, DBC 기판의 세라믹 층의 상하로 금속 층이 형성된 구조로 인해 우수한 방열 효과를 가질 수 있다.
도 4 및 도 5는 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치(2)는 반도체 칩(100), DBC 기판(110), 리드(120), 금속 탭(130), 밀봉부(140)를 포함할 수 있다. 리드(120)는 구체적인 구현 목적에 따라 복수의 리드(120a, 120b, 120c)로 구현될 수 있으며, 본 명세서에서는 설명의 편의를 위해 리드를 개념적인 요소로 지칭할 때 "120"으로 참조하고, 예시적인 구현 요소로 지칭할 때 "120" 뒤에 알파벳 'a', 'b', 'c' 등을 붙여서 참조하도록 한다.
도 1 내지 도 3에 도시된 패키지형 전력 반도체 장치(1)와 달리, 금속 탭(130)은, 그 측면이 DBC 기판(110) 아래로 직선형으로 연장되는 형상을 갖도록 형성될 수 있다. 바꾸어 말하면, DBC 기판(110)은 금속 탭(130) 상에 형성될 수 있다.
한편, 반도체 칩(100)은 DBC 기판(110) 상에 형성될 수 있다. 이에 따라, 도 4에 도시된 것과 같이, 패키지형 전력 반도체 장치(2)는, 금속 탭(130), DBC 기판(110) 및 반도체 칩(100)이 순차적으로 적층된 적층 구조를 가질 수 있다.
DBC 기판(110)은 제1 금속층(112), 제2 금속층(116) 및, 제1 금속층(112)과 제2 금속층(116) 사이에 형성된 세라믹층(114)을 포함하므로, 적층 구조에서, 반도체 칩(100)은 제1 금속 층(112)의 상면과 직접 연결되도록 형성되고, 금속 탭(130)은 제2 금속 층(116)의 하면과 직접 연결되도록 형성될 수 있다.
본 실시 예에서, 도 4에 도시된 바와 같이, 리드(120)의 하면의 높이는, 금속 탭(130)의 상면의 높이보다 높도록 형성될 수 있다. 즉, 리드(120)의 하면은 금속 탭(130)으로부터 소정의 거리만큼 이격되도록 형성될 수 있다.
한편, 리드(120)는 DBC 기판(110)의 상면과 미 연결되고 반도체 칩(100)과 와이어(150)를 통해 연결되도록 형성 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니며, 도 1 내지 도 3에 도시된 패키지형 전력 반도체 장치(1)와 유사하게, DBC 기판(110)의 상면과 직접 연결되도록 형성될 수도 있음은 물론이다.
또한, 이러한 경우, 리드(120a, 120b, 120c)는 그 전부가 DBC 기판(110)의 상면과 직접 연결되도록 구현될 수도 있고, 그 전부가 DBC 기판(110)의 상면과 미 연결되고 다른 연결 수단(예를 들어, 와이어, 금속 클립 등)을 통해 반도체 칩(100)가 연결되도록 구현될 수도 있고, 리드(120a, 120b, 120c) 중 일부가 DBC 기판(110)의 상면과 직접 연결되고 다른 일부가 DBC 기판(110)의 상면과 미 연결되는 경우에는, 직접 연결되는 리드와 미 연결되는 리드 사이에 어떠한 위치적 제한도 존재하지 않는다. 즉, DBC 기판(110)의 상면과 직접 연결되는 리드는, 리드들 중 반드시 중앙에 위치하여야 한다는 제한은 없으며, 좌측 또는 우측 가장자리 또는 기타 임의의 자리에 위치할 수 있다.
본 실시 예에서, 리드(120a, 120b, 120c)는 모두 동일한 형상을 가질 수도 있고, 그 중 적어도 일부가 다른 형상을 가질 수도 있다. 구체적으로, 리드(120a, 120b, 120c)는 직선, L자, I자 또는 T자 형상(또는 뒤집힌 L자 또는 T자 형상) 등을 가질 수 있는데, 본 발명의 범위가 이에 제한되는 것은 아니며, 리드(120)와 반도체 칩(100) 사이의 구체적인 연결 방식에 따라, 리드(120)의 형상은 최적화된 형태로 결정될 수 있다.
또한, 리드(120a, 120b, 120c)는 하나 이상의 홀을 구비할 수도 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 이 경우, 리드(120a, 120b, 120c) 전부가 각각 홀을 구비할 수도 있고, 리드(120a, 120b, 120c) 중 일부만이 홀을 구비할 수도 있다.
한편, 도 5에 도시된 것과 같이, 밀봉부(140)의 배면에는 금속 탭(130)의 하면이 노출될 수 있다. 이에 따라, 밀봉부(140)의 배면과 금속 탭(130)의 하면은 동일 평면 상에 형성될 수 있다. 특히, 도 5에 도시된 바와 같이, 밀봉부(140)의 배면은, 금속 탭(130)에서 관통 홀(132)이 형성된 측을 제외한 3 가지 모서리를 따라 둘러싸는 형상으로 형성될 수 있다.
한편, 도 10에 도시된 바와 같이, 밀봉부(140)는 금속 탭(130)에 형성된 관통 홀(132)과 일치하는 형상을 갖는 관통 홀을 포함할 수 있다. 즉, 밀봉부(140)는 금속 탭(130) 전체를 덮도록 형성될 수도 있다.
본 실시 예에 따르면, 전술한 구조를 갖는 패키지형 전력 반도체 장치(2)는 높은 전압으로 동작하는 환경에서도 동작 안정성이 탁월하고 방열 효과가 우수하다. 구체적으로 패키지형 전력 반도체 장치(2)는 DBC 기판의 중간에 절연층(세라믹 층)을 포함하여 전기적으로 외부와 절연시키는 구조로 인해 높은 동작 안정성을 가지며, DBC 기판의 세라믹 층의 상하로 금속 층이 형성된 구조로 인해 우수한 방열 효과를 가질 수 있다.
이하에서는, 도 6 내지 도 13을 참조하여, 패키지형 전력 반도체 장치의 구현 예들에 대해 설명하도록 한다. 물론, 도 6 내지 도 13에 도시된 구현 예들은 오로지 예시적인 구성들일 뿐이며, 도 6 내지 도 13에 도시된 세부 구조가 본 발명의 범위를 제한하는 것은 아니다.
도 6 내지 도 9는 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 6을 참조하면, DBC 기판(110)의 상면 중 상부 영역에 금속 탭(130)이 직접 연결되어 있다. 금속 탭(130)에서, 관통 홀(132)을 포함하여 밀봉부(140)로부터 돌출되는 부분은 밀봉부(140)의 배면에 노출된 DBC 기판(110)의 하면과 정렬되도록 형성되고, 밀봉부(140) 내측에서 DBC 기판(110)의 상면에 연결되는 부분(134)은 DBC 기판(110)의 상면에 직접 연결되도록 형성될 수 있다.
이어서, 도 7을 참조하면, 리드(120b)는 DBC 기판(110)의 상면과 직접 연결되어 반도체 칩(100)과 전기적 연결을 형성하고, 리드(120a, 120c)는 DBC 기판(110)의 상면과 미 연결되고, 와이어(150a, 150b)를 통해 반도체 칩(100)과 전기적 연결을 형성할 수 있다. 반도체 칩(100)의 상면은, 각각 반도체 칩(100)의 단자에 해당하는 패턴들이 형성될 수 있는데, 도 7에 도시된 것과 같이, 리드(120a)는 와이어(150a)를 통해 반도체 칩(100)의 상면에 형성된 제1 패턴에 연결되고, 리드(120c)는 와이어(150b)를 통해 반도체 칩(100)의 상면에 형성된 제2 패턴에 연결될 수 있다.
이어서, 도 8 및 도 9를 참조하면, DBC 기판(110)의 상면과 직접 연결되는 리드(120b)는 DBC 기판(110)의 상면으로부터 리드(120b)를 지지하는 지지부(122)를 포함할 수 있으며, 지지부(122)를 형성함으로써 DBC 기판(110)의 상면과 미 연결되는 리드(120a, 120c)와의 형성 높이를 일치시킬 수 있다.
도 10 내지 도 13은 본 발명의 일 실시 예에 따른 패키지형 전력 반도체 장치를 설명하기 위한 도면들이다.
도 10을 참조하면, DBC 기판(110)의 상면 중 상부 영역에 금속 탭(130)이 직접 연결되어 있는데, 금속 탭(130)은 그 상면 전체가 밀봉부(140)에 포함될 수 있다. 이에 따라 밀봉부(140)는 금속 탭(130)에 형성된 관통 홀(132)과 일치하는 형상을 갖는 관통 홀을 포함하도록 구현될 수 있다. 한편, 밀봉부(140)의 배면에서는 DBC 기판(110)의 하면과 금속 탭(130)의 하면이 노출될 수 있으며, DBC 기판(110)의 하면과 금속 탭(130)의 하면은 동일 평면 상에 형성될 수 있다.
이어서 도 11을 참조하면, 리드(120b)는 DBC 기판(110)의 상면과 직접 연결되어 반도체 칩(100)과 전기적 연결을 형성하고, 리드(120a)는 DBC 기판(110)의 상면과 미 연결되고, 와이어(150a)를 통해 반도체 칩(100)과 전기적 연결을 형성하고, 리드(120c)는 DBC 기판(110)의 상면과 미 연결되고, 금속 클립(152)을 통해 반도체 칩(100)과 전기적 연결을 형성할 수 있다. 반도체 칩(100)의 상면은, 각각 반도체 칩(100)의 단자에 해당하는 패턴들이 형성될 수 있는데, 도 11에 도시된 것과 같이, 리드(120a)는 와이어(150a)를 통해 반도체 칩(100)의 상면에 형성된 제1 패턴에 연결되고, 리드(120c)는 금속 클립(152)을 통해 반도체 칩(100)의 상면에 형성된 제2 패턴에 연결될 수 있다.
이어서, 도 12 및 도 13을 참조하면, DBC 기판(110)의 상면과 직접 연결되는 리드(120b)는 DBC 기판(110)의 상면으로부터 리드(120b)를 지지하는 지지부(122)를 포함할 수 있으며, 지지부(122)를 형성함으로써 DBC 기판(110)의 상면과 미 연결되는 리드(120a, 120c)와의 형성 높이를 일치시킬 수 있다.
또한, 금속 클립(152)은 반도체 칩(100)의 상면으로부터 수직 상방으로 연장되었다가 리드(120) 측으로 수평 방향으로 연장된 후, 수직 하방으로 연장되어 리드(120)를 고정 연결하는 방식으로 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이제까지 설명한 본 발명의 실시 예들에 따른 패키지형 전력 반도체 장치는 높은 전압으로 동작하는 환경에서도 높은 동작 안정성과 우수한 방열 효과를 가질 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속한다.

Claims (12)

  1. 상부 영역, 중간 영역 및 하부 영역이 정의된 상면을 포함하는 DBC(Direct Bonded Copper) 기판;
    상기 상부 영역에서 상기 상면과 직접 연결되도록 형성된 금속 탭;
    상기 하부 영역에서 상기 상면과 직접 연결되도록 형성된 제1 리드;
    상기 중간 영역에서 상기 상면 상에 형성된 반도체 칩; 및
    상기 반도체 칩을 밀봉하는 밀봉부를 포함하고,
    상기 금속 탭의 하면 중 상기 밀봉부로부터 돌출되는 일부는 상기 DBC 기판의 하면과 동일 평면 상에 형성되고,
    상기 금속 탭의 하면 중 상기 밀봉부에 포함되는 다른 일부는 상기 DBC 기판의 상면에 직접 연결되는,
    패키지형 전력 반도체 장치.
  2. 제1항에 있어서,
    상기 상면과 미 연결되고, 상기 반도체 칩과 와이어로 연결되도록 형성된 제2 리드를 더 포함하는 패키지형 전력 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 리드의 형상과 상기 제2 리드의 형상은 서로 다른, 패키지형 전력 반도체 장치.
  4. 제1항에 있어서,
    상기 상면과 미 연결되고, 상기 반도체 칩과 금속 클립으로 연결되도록 형성된 제3 리드를 더 포함하는 패키지형 전력 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 리드의 형상과 상기 제3 리드의 형상은 서로 다른, 패키지형 전력 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 칩을 밀봉하는 밀봉부를 더 포함하고,
    상기 밀봉부의 배면에는 상기 DBC 기판의 하면이 노출되는, 패키지형 전력 반도체 장치.
  7. 제6항에 있어서,
    상기 밀봉부는 상기 금속 탭에 형성된 제1 관통 홀과 일치하는 형상을 갖는 제2 관통 홀을 포함하는, 패키지형 전력 반도체 장치.
  8. 금속 탭;
    상기 금속 탭 상에 형성된 DBC 기판;
    상기 DBC 기판 상에 형성된 반도체 칩;
    상기 반도체 칩과 전기적으로 연결되도록 형성된 리드; 및
    상기 반도체 칩을 밀봉하는 밀봉부를 포함하고,
    상기 금속 탭은 그 측면이 상기 DBC 기판 아래로 직선형으로 연장되는 형상을 갖고,
    상기 밀봉부의 배면과 상기 금속 탭의 하면은 동일 평면 상에 형성되고,
    상기 밀봉부의 배면은, 상기 금속 탭에서 제1 관통 홀이 형성된 측을 제외한 3 가지 모서리를 따라 둘러싸는 형상으로 형성되는,
    패키지형 전력 반도체 장치.
  9. 제8항에 있어서,
    상기 DBC 기판은 제1 금속 층, 세라믹 층 및 제2 금속 층을 포함하고,
    상기 반도체 칩은 상기 제1 금속 층의 상면과 직접 연결되도록 형성되고,
    상기 금속 탭은 상기 제2 금속 층의 하면과 직접 연결되도록 형성되는, 패키지형 전력 반도체 장치.
  10. 제8항에 있어서,
    상기 리드는 상기 반도체 칩과 와이어 또는 금속 클립을 통해 전기적으로 연결되거나,
    상기 리드는 상기 DBC 기판의 상면과 직접 연결되어, 상기 반도체 칩과 전기적으로 연결되는, 패키지형 전력 반도체 장치.
  11. 제8항에 있어서,
    상기 반도체 칩을 밀봉하는 밀봉부를 더 포함하고,
    상기 밀봉부의 배면에는 상기 금속 탭의 하면이 노출되는, 패키지형 전력 반도체 장치.
  12. 제11항에 있어서,
    상기 밀봉부는 상기 금속 탭에 형성된 제1 관통 홀과 일치하는 형상을 갖는 제2 관통 홀을 포함하는, 패키지형 전력 반도체 장치.
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