KR20110130111A - 반도체 집적회로 - Google Patents

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Abstract

공간의 효율성을 최적화하기 위해 칩관통비아의 배치 구조를 개선한 반도체 집적회로에 관한 것으로, 반도체 칩과, 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며, 다수의 칩관통비아는 제1축 방향으로 일정 간격을 두고 다수의 열로 배치되며, 인접한 두 열의 칩관통비아는 제2축 방향으로 서로 다른 축 상에 배치되는 반도체 집적회로를 제공한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지는 크게 개별 반도체 칩들을 스택한 후 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체칩들은 금속 와이어 또는 관통 실리콘 비아(TSV : Through Silicon Via) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아를 이용한 스택 패키지는 반도체 칩 내에 관통 실리콘 비아를 형성해서 관통 실리콘 비아에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
도 1에는 스택 패키징된 반도체 집적회로의 구성이 사시도로 도시되어 있다.
도 1을 참조하면, 반도체 집적회로(100)에는 수직으로 스택된 다수의 반도체 칩(110 내지 130)과, 다수의 반도체 칩(110 내지 130) 각각을 관통하며 다수의 반도체 칩(110 내지 130)들 간에 신호 및 전원 등을 인터페이스하기 위한 다수의 관통 실리콘 비아(140 내지 160)가 구비된다. 이때, 다수의 관통 실리콘 비아(140)는 적게는 수백개에서 많게는 수천개가 구비된다. 한편, 도면에는 자세하게 도시되지 않았지만, 다수의 반도체 칩(110 내지 130)을 관통하여 구비된 다수의 관통 실리콘 비아(140 내지 160)가 서로 연결되는 부분에는 실제적으로 다수의 관통 실리콘 비아(140 내지 160)들을 전기적으로 연결해주기 위한 범프 패드(도면에 미도시)가 구비된다.
도 2에는 도 1의 반도체 집적회로의 평면도가 도시되어 있다.
이때, 도 2를 설명함에 있어, 도 1의 반도체 집적회로에서 가장 최상위에 구비된 반도체 칩의 평면도를 설명하기로 한다. 그리고 반도체 칩을 관통하는 관통 실리콘 비아는 24개가 구비되는 것으로 예를 들어 설명한다.
도 2를 참조하면, 반도체 칩(110)을 수직으로 관통하는 다수의 관통 실리콘 비아(140)는 반도체 칩(110)에 격자(格子) 모양으로 배치된다. 즉, 관통 실리콘 비아(140)는 반도체 칩(110)을 관통하여 배치되되 오(伍)와 열(列)이 일정한 간격으로 배치되고 있는 것이다.
한편, 다수의 관통 실리콘 비아(140)는 서로 간의 간섭 현상을 방지하기 위하여 일정한 간격(A)으로 이격되어 배치되고 있다. 일정한 간격(A)이라 함은 이웃하는 관통 실리콘 비아(140) 사이의 간섭 현상이 발생하지 않는 범위 내에서 최소의 이격 거리를 말한다.
여기서, 반도체 칩(110)의 가로 길이를 'Z1', 세로 길이를 'W1'이라 하고, 오와 열 방향으로 이웃하는 관통 실리콘 비아(140) 사이에 간격을 'A'라하고, 각각의 관통 실리콘 비아(140)의 지름을 'B'라 하면, 반도체 칩(110)의 면적(SAREA1)은 다음의 '수학식 1'과 같다.
[수학식 1]
Figure pat00001

이와 같이, 격자 모양의 배치는 오와 열 방향으로 이웃하는 관통 실리콘 비아(140)의 이격 거리(A)를 최소로 할 수 있지만, 대각선 방향으로 이웃하는 관통 실리콘 비아(140)의 이격 거리(C)는 최소의 이격 거리(A)가 될 수 없다(C ≠ A). 따라서, 격자 모양의 배치 구조는 대각선 방향으로 이웃하는 관통 실리콘 비아(140)의 이격 거리(C)에 따라 공간 효율성이 떨어지는 배치 구조로, 그만큼의 면적 손해가 발생하는 문제점이 있다.
본 발명은 관통 실리콘 비아의 효율적인 배치를 통해 면적을 최적화시킨 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며, 다수의 칩관통비아는 제1축 방향으로 일정 간격을 두고 다수의 열로 배치되며, 인접한 두 열의 칩관통비아는 제2축 방향으로 서로 다른 축 상에 배치된다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며, 다수의 칩관통비아는 제1축 방향으로 일정 간격을 두고 다수의 열로 배치되며, 홀수 번째 열의 칩관통비아끼리는 제2축 방향으로 동일축 상에 배치되고, 짝수 번째 열의 칩관통비아끼리는 제2축 방향으로 동일축 상에 배치되고, 홀수 번째 열의 칩관통비아와 짝수 번째 칩광통비아가 제2축 방향으로 이루는 축은 서로 다르게 구성된다.
본 발명의 또 다른 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며, 임의의 제1 칩관통비아의 주위에 인접한 칩관통비아들이 제1 칩관통비아를 중심으로 일정 간격만큼 이격되어 정육각형을 이루도록 구성된다.
본 발명은 반도체 칩을 관통하는 다수의 관통 실리콘 비아가 공간 효율성을 고려하여 배치됨으로써, 반도체 칩의 불필요한 공간이 세이브되고, 결국 반도체 집적회로의 전체 면적이 최소화되는 효과를 기대할 수 있다.
도 1에는 스택 패키징된 반도체 집적회로의 사시도.
도 2에는 도 1의 반도체 집적회로의 평면도.
도 3에는 본 발명의 실시예에 의한 반도체 집적회로의 평면도.
도 4에는 도 3의 관통 실리콘 비아의 배치 구조를 부연 설명하기 위한 반도체 집적회로의 평면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 설명의 편의를 위해 다수의 관통 실리콘 비아(TSV : Through Silicon Via)가 관통하는 하나의 반도체 칩을 예로 들어 설명하고 있지만, 도 1과 같이 다수의 반도체 칩이 스택된 반도체 집적회로에 적용됨은 당연하다.
도 3에는 본 발명의 실시예에 의한 반도체 집적회로가 평면도로 도시되어 있다.
도 3을 참조하면, 반도체 집적회로(200)에는 반도체 칩(210)과, 반도체 칩(210)을 관통하는 다수의 관통 실리콘 비아(240)가 구비된다.
반도체 칩(210)은 각종 디바이스(예 : MOS 트랜지스터 등)들이 구비되는 통상의 실리콘 기판이다.
다수의 관통 실리콘 비아(240)는 스택된 반도체 칩(도면에 미도시) 간에 신호 또는 전원 등을 인터페이스하는 역할을 수행한다. 그렇기 때문에, 다수의 관통 실리콘 비아(240)는 전도성이 우수한 금속, 예컨대 구리(Cu)로 이루어지는 것이 좋다. 이러한 다수의 관통 실리콘 비아(240)는 적게는 수백 개에서 많게는 수천 개가 반도체 칩(210)을 관통한다. 그러나, 본 발명의 실시예에서는 설명의 편의를 위해 24개의 관통 실리콘 비아(240)가 반도체 칩(210)을 관통하는 것으로 설명한다.
이와 같은 다수의 관통 실리콘 비아(240)는 제1축 방향(이하 "X축 방향"이라 칭함)으로 일정 간격을 두고 다수의 열로 배치되며, 임의의 인접한 두 열의 관통 실리콘 비아(240)는 제2축 방향(이하 "Y축 방향"이라 칭함)으로 서로 다른 축 상에 배치된다. 이때, X축 방향으로 동일 축 상에 배치된 관통 실리콘 비아(240)는 제1 간격(D)으로 이격되어 배치되고, Y축 방향으로 동일 축 상에 배치된 관통 실리콘 비아(240)는 제2 간격(A)으로 이격되어 배치된다.
다시 말해, 다수의 관통 실리콘 비아(240)는 X축 방향으로 일정 간격을 두고 다수의 열로 배치되는데, 홀수 번째 열의 관통 실리콘 비아(240)끼리는 Y축 방향으로 동일 축 상에 배치되고, 짝수 번째 열의 칩관통비아끼리는 Y축 방향으로 동일 축 상에 배치되는데, 이때 홀수 번째 열의 관통 실리콘 비아(240)와 짝수 번째 칩광통비아(240)은 Y축 방향으로 이루는 축이 서로 다르게 배치된다. 아울러, 홀수 번째 열의 관통 실리콘 비아(240)와 짝수 번째 칩광통비아(240)가 Y축 방향으로 이루는 축은 등간격을 이룬다. 따라서, 임의의 홀수 번째 열의 관통 실리콘 비아(240)와 임의의 홀수 번째 열과 인접한 짝수 번째 열의 관통 실리콘 비아(240)는 등간격(A)을 이루며 지그재그(Zigzag) 형태로 배치된다. 이때, 등간격(A)은 이웃하는 관통 실리콘 비아(240) 간에 간섭이 방지된 최소한의 이격 거리를 말한다.
여기서, 반도체 칩(210)의 가로 길이를 'Z2', 세로 길이를 'W2'라 하고, 이웃하는 관통 실리콘 비아(240) 사이에 간격을 'A'라하고, 각각의 관통 실리콘 비아(240)의 지름을 'B'라 하면, 반도체 칩(210)의 면적(SAREA2)은 다음의 '수학식 2'와 같다.
[수학식 2]
Figure pat00002
만약 이웃하는 관통 실리콘 비아(240) 사이에 간격(A)이 '50㎛'이고, 각각의 관통 실리콘 비아(240)의 지름(B)이 '20㎛'라고 한다면, 반도체 칩(210)의 면적(SAREA2)은 대략 '81340㎛2' 이다. 반면, 종래에 의한 반도체 칩(110)의 면적(SAREA1)은 '수학식 1'에 의해 대략 '85100㎛2' 이다. 이에 따라 본 발명의 실시예에 따른 반도체 칩(210)은 종래에 비해 대략 5%의 면적 이득을 보고 있음을 알 수 있다. 그러나, 본 발명의 실시예에 따른 반도체 칩(210)은 실제적인 면적의 일부를 예로 든 것으로, 실제적인 반도체 칩의 전체 면적으로 비교하게 되면, 면적 이득은 더욱 향상될 것이다.
한편, 도 4에는 도 3의 관통 실리콘 비아의 배치 구조를 부연 설명하기 위한 반도체 집적회로의 평면도가 도시되어 있다. 다시 말해, 도 4는 하나의 반도체 칩을 관통하는 관통 실리콘 비아의 개수를 실제에 가깝게 도시한 것이다.
도 4를 참조하면, 임의의 관통 실리콘 비아(240)의 주위에 인접한 관통 실리콘 비아(240)들이 임의의 관통 실리콘 비아(240)를 중심으로 일정 간격만큼 이격되어 정육각형을 이룬다. 물론, 반도체 칩(210)의 가장자리에 인접하게 배치되는 관통 실리콘 비아(240)들은 정육각형을 이루는 관통 실리콘 비아(240)들의 중심에 배치되지는 않지만, 이를 제외한 나머지 임의의 관통 실리콘 비아(240)들은 정육각형을 이루는 관통 실리콘 비아(240)들의 중심에 배치되고 있다.
이와 같은 본 발명의 실시예에 따르면, 다수의 관통 실리콘 비아의 배치 구조를 최적화하여 반도체 칩의 불필요한 공간을 세이브함으로써, 반도체 집적회로의 전체 면적이 최소화되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 집적회로 210 : 반도체 칩
240 : 다수의 관통 실리콘 비아

Claims (16)

  1. 반도체 칩; 및
    상기 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며,
    상기 다수의 칩관통비아는 제1축 방향으로 일정 간격을 두고 다수의 열로 배치되며, 인접한 두 열의 칩관통비아는 제2축 방향으로 서로 다른 축 상에 배치되는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 제1축 방향과 상기 제2축 방향은 서로 수직을 이루는 반도체 집적회로.
  3. 제2항에 있어서,
    상기 제1축 방향으로 동일 축 상에 배치된 칩관통비아들은 제1 간격으로 이격되어 배치되는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 제2축 방향으로 동일 축 상에 배치된 칩관통비아들은 제2 간격으로 이격되어 배치되는 반도체 집적회로.
  5. 제3항 또는 제4항에 있어서,
    상기 인접한 두 열의 칩관통비아는 상기 제2 간격으로 지그재그(Zigzag) 형태로 배치되는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 제2 간격은 이웃하는 칩관통비아 간에 간섭이 방지된 최소한의 이격 거리인 반도체 집적회로.
  7. 제1항 또는 제2항에 있어서,
    상기 다수의 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 것을 특징으로 하는 반도체 집적회로.
  8. 반도체 칩;
    상기 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며,
    상기 다수의 칩관통비아는 제1축 방향으로 일정 간격을 두고 다수의 열로 배치되며, 홀수 번째 열의 칩관통비아끼리는 제2축 방향으로 동일축 상에 배치되고, 짝수 번째 열의 칩관통비아끼리는 상기 제2축 방향으로 동일축 상에 배치되고, 홀수 번째 열의 칩관통비아와 짝수 번째 칩광통비아가 상기 제2축 방향으로 이루는 축은 서로 다른 반도체 집적회로.
  9. 제8항에 있어서,
    상기 제1축 방향과 상기 제2축 방향은 서로 수직을 이루는 반도체 집적회로.
  10. 제8항 또는 제9항에 있어서,
    상기 홀수 번째 열의 칩관통비아와 상기 짝수 번째 칩광통비아가 상기 제2축 방향으로 이루는 축은 등간격을 이루는 반도체 집적회로.
  11. 제8항에 있어서,
    임의의 홀수 번째 열의 칩관통비아와 상기 임의의 홀수 번째 열과 인접한 짝수 번째 열의 칩관통비아는 등간격으로 지그재그(Zigzag) 형태로 배치되는 반도체 집적회로.
  12. 제11항에 있어서,
    상기 등간격은 이웃하는 칩관통비아 간에 간섭이 방지된 최소한의 이격 거리인 반도체 집적회로.
  13. 제8항 또는 제9항에 있어서,
    상기 다수의 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 반도체 집적회로.
  14. 반도체 칩;
    상기 반도체 칩을 관통하는 다수의 칩관통비아를 구비하며,
    임의의 제1 칩관통비아의 주위에 인접한 칩관통비아들이 상기 제1 칩관통비아를 중심으로 일정 간격만큼 이격되어 정육각형을 이루는 반도체 집적회로.
  15. 제14항에 있어서,
    상기 일정 간격은 이웃하는 칩관통비아 간에 간섭이 방지된 최소한의 이격 거리인 반도체 집적회로.
  16. 제14항 또는 제15항에 있어서,
    상기 다수의 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 반도체 집적회로.
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