KR102471141B1 - 전기 시설, 특히 핵 시설을 제어하기 위한 프로그래밍가능 논리 회로, 연관된 제어 디바이스 및 방법 - Google Patents

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Abstract

본 발명은 전기 시설, 특히 핵 시설을 제어하기 위한 프로그래밍가능 논리 회로(10)에 관한 것이고, 프로그래밍가능 논리 회로는 동작 유닛(14)을 포함하고, 동작 유닛(14)은,
복수의 유형들의 기능 블록들(FB1, FBi, FBN) - 2개의 별개의 유형들의 기능 블록들은 적어도 하나의 별개의 기능을 실행하기에 적합함 -;
실행될 기능 블록(들) 중 적어도 하나의 시퀀스(46)를 수신하기에 적합한 적어도 하나의 프로세싱 모듈, 및
적어도 상기 시퀀스(46)를 저장하도록 구성된 적어도 하나의 내부 메모리(38)를 포함한다.
본 발명에 따르면, 프로그래밍가능 논리 회로(10)는 각각의 유형의 단일 기능 블록 - 주어진 기능 블록은 여러번 호출되기에 적합함 -, 및 상기 시퀀스(46)에 따라 호출된 기능 블록(들)을 직렬로 실행하도록 구성되는 실행 모듈(22)을 포함한다.

Description

전기 시설, 특히 핵 시설을 제어하기 위한 프로그래밍가능 논리 회로, 연관된 제어 디바이스 및 방법
본 발명은 전기 시설, 특히 핵 시설을 제어하기 위한 프로그래밍가능 논리 회로에 관한 것이고, 프로그래밍가능 논리 회로는 동작 유닛을 포함하고, 동작 유닛은,
복수의 유형들의 기능 블록들 - 2개의 별개의 유형들의 기능 블록(들)은 적어도 하나의 별개의 기능을 실행하기에 적합함 -;
실행될 기능 블록들의 적어도 하나의 시퀀스를 수신하기에 적합한 적어도 하나의 프로세싱 모듈, 및
적어도 상기 시퀀스를 저장하도록 구성된 적어도 하나의 내부 메모리를 포함한다.
게다가, 본 발명은 또한 전기 시설, 특히 핵 시설을 제어하기 위한 제어 디바이스에 관한 것이고, 제어 디바이스는 적어도 하나의 이러한 프로그래밍가능 논리 회로를 포함한다.
추가적으로, 본 발명은 또한 전기 시설을 제어하기 위한 전술된 제어 디바이스에 의해 적어도 부분적으로 구현되는 전기 시설을 제어하기 위한 방법에 관한 것이다.
문헌 EP 2,988,420 A1에는 2개의 FPGA(Field Programmable Gate Array) 프로그래밍가능 논리 회로들을 포함하는 전자 보드에 기초한 전기 설비를 제어하기 위한 시스템이 공지되어 있다.
제1 FPGA는 마스터로서 기능하고, 핵 시설의 주어진 제어 커맨드 애플리케이션에 대한 이러한 유형의 블록의 인스턴스들의 수만큼 많은, 동일한 유형의, 예를 들어, "AND" 유형의 기능 블록들을 포함하는 기능 블록들의 세트를 포함한다. 제2 FPGA는 제1 FPGA의 입력들 및 출력들에 포인트-투-포인트 연결되고, 제1 FPGA의 기능 블록들의 물리적 연결 매트릭스로서 기능한다.
고려되는 제어 커맨드 애플리케이션을 수정할 때마다 또는 제어 커맨드 애플리케이션을 변경할 때, VHDL(초고속 집적 회로(VHSIC; very high speed integrated circuit) 하드웨어 디스크립션 언어(HDL)) 또는 베릴로그(Verilog)에서의 리프로그래밍(reprogramming) 및 기능 블록들을 서로 연결하는 제2 FPGA의 재검증이 필요하다.
실제로, 핵 시설 제어 커맨드 상황에서, 각각의 FPGA 설계는 복잡한 개발 및 검증 프로세스들을 사용함으로써 매우 주의깊게 검증되어야 한다.
예를 들어, 하드웨어 디스크립션 언어, VHDL 또는 베릴로그에서 리프로그래밍을 위한 이러한 단계는 운영자가 이러한 언어에 익숙해야하며 재검증은 검증 시간 및 노력을 요구한다.
이러한 결점들을 상쇄하기 위해, 핵 시설의 주어진 제어 커맨드 애플리케이션의 결과를 획득하기 위해 몇몇 연속적인 사이클들에 따라 병렬적으로 실행되는 기능 블록들의 세트를 또한 포함하는 FPGA의 구현에 기초하는 솔루션이 문헌 EP 3,107,212 A1에 설명되어 있다. 이러한 솔루션에 따르면, FPGA 회로는 적어도 이러한 유형의 블록의 인스턴스들의 수만큼 많은 동일한 유형의 기능 블록들을 포함한다. 게다가, 이러한 문헌에서, 데이터 전달자(data conveyor)는, 특정 아키텍처를 각각 갖는 기능 블록들 사이에서 이진 및 아날로그 값들을 전송하여, 이들이 전달자로부터 자신들의 입력 및 출력 데이터를 추출하고 이들을 전달자에게 전송할 수 있게한다.
그러나, 이러한 솔루션은, 핵 시설 제어 커맨드 시스템의 설계에서 얻은 경험을 바탕으로 동일한 유형의 여러 기능 블록을 경험적으로 정의해야한다. 게다가, 애플리케이션과 연관된 결과를 획득하기 위해 필요한 몇몇 연속적인 사이클들 동안 기능 블록들과의 병렬적 실행은, 각각의 기능 블록 사이 및 각각의 사이클 사이를 통과하는 데이터의 결정을 보장하기 위해, 특히 시간 지연(들)을 사용한 동기화의 구현을 요구한다.
따라서, 본 발명의 목적은, 구현되는 논리 자원들의 수를 감소시키고 핵 시설의 제어 디바이스와 같은 안전 디바이스에 대해 요구되는 결정적 안전 증명 요구들을 더 간단히 충족하면서, 제어 커맨드 애플리케이션 변화의 경우, VHDL에서의 리프로그래밍 또는 프로세싱 모듈의 재검증이 회피되는 프로그래밍가능 논리 회로의 구현에 기초하는 핵 시설의 제어 커맨드에 대한 대안적 솔루션을 제안하는 것이다.
이를 위해, 본 발명은 전술된 유형의 프로그래밍가능 논리 회로에 관한 것이고, 프로그래밍가능 논리 회로는 각각의 유형의 단일 기능 블록 - 주어진 기능 블록은 여러번 호출되기에 적합함 -, 및 상기 시퀀스에 따라 호출된 기능 블록(들)을 직렬로 실행하도록 구성되는 실행 모듈을 포함한다.
이어서, 본 발명에 따른 프로그래밍가능 논리 회로는 논리 자원들의 수 및 그에 따라 프로그래밍가능 논리 회로의 크기 및 에너지 소비를 상당히 감소시키는 것을 가능하게 하며, 단일 사이클(프로그래밍가능 논리 회로의 입력 데이터가 메모리에 고정되고 단지 후속 사이클 동안에만 재평가될 시간에 대응하는 사이클) 동안 실행의 시퀀스(즉, 순서)에 따라 호출된 기능 블록들의 직렬적 실행으로 인해 제어 커맨드 애플리케이션의 결정을 보장한다. 즉, 본 발명에 따르면, 주어진 제어 커맨드 애플리케이션의 결과를 획득하기 위해, 시퀀스에 나열된 일련의 기능 블록들의 실행에 대응하는 단일 사이클이 필요하다.
본 발명의 다른 유리한 양상들에 따르면, 프로그래밍가능 논리 회로는 단독으로 또는 기술적으로 가능한 모든 조합에 따라 고려되는 다음 특징 중 하나 또는 몇몇을 포함한다:
프로그래밍가능 논리 회로는 FPGA 유형이고;
실행 모듈은 유한-상태 머신이고;
동작 유닛은 복수의 병렬화가능 부동 소수점 장치들(floating point units)을 더 포함하고;
적어도 하나의 프로세싱 모듈은, 상기 시퀀스를 포함하는 컴퓨터 구성 파일들의 그룹 및 그 그룹에 속하는 적어도 하나의 다른 컴퓨터 파일에 대응하는 애플리케이션 프로그램을 수신하기에 적합하고, 상기 적어도 하나의 다른 컴퓨터 파일은,
프로그래밍가능 논리 회로의 적어도 하나의 입력/출력 신호와 메모리 내의 어드레스를 연관시키는 표에 대응하는 메모리의 구성 파일,
파라미터를 사용하여 적어도 하나의 기능을 실행하기에 적합한 기능 블록(들)의 파라미터(들)의 값(들)을 갖는 파일,
각각의 기능 블록에 대해, 이러한 기능 블록의 하나 이상의 입력(들)에 할당된 메모리의 어드레스 또는 어드레스들을 나열하는 파일,
각각의 기능 블록에 대해, 이러한 기능 블록의 하나 이상의 출력(들)에 할당된 메모리의 어드레스 또는 어드레스들을 나열하는 파일을 포함하고;
파라미터 값들은 실행될 기능 블록(들)의 상기 시퀀스의 함수로서 자신들의 파일 내에서 시퀀싱되고;
메모리는 이진 데이터 및 아날로그 데이터에 각각 전용되는 적어도 2개의 데이터 저장 영역들을 포함하고;
각각의 저장 영역은 적어도 3개의 전용 하위 영역들, 즉,
프로그래밍가능 논리 회로의 입력 데이터에 전용되는 적어도 하나의 하위 영역,
프로그래밍가능 논리 회로의 출력 데이터에 전용되는 적어도 하나의 하위 영역,
상기 시퀀스의 실행 동안 획득되는 임시 데이터에 전용되는 적어도 하나의 하위 영역을 포함하고;
입력 데이터에 전용되는 하위 영역들 또는 출력 데이터에 전용되는 하위 영역들은 동기식 플립-플롭 레지스터들(flip-flop registers)이다.
본 발명은 또한 앞서 정의된 바와 같은 제어 디바이스에 관한 것이다.
본 발명의 다른 유리한 양상들에 따르면, 제어 디바이스는 단독으로 또는 기술적으로 가능한 모든 조합에 따라 고려되는 다음 특징 중 하나 또는 몇몇을 포함한다:
제어 디바이스는 전술된 유형의 복수의 프로그래밍가능 논리 회로들을 포함하고;
제어 디바이스는,
적어도 하나의 전력 모듈;
별개의 입력 데이터를 획득하는데 전용되는 하나의 또는 몇몇 모듈들, 별개의 출력 데이터를 퍼블리싱하는데 전용되는 하나의 또는 몇몇 모듈들 및 하나의 또는 몇몇 서비스 유지보수 진단 모듈들 중의 보조 모듈들, 및
프로그래밍가능 논리 회로(들)를 보조 모듈들에 링크하도록 구성된 통신 버스를 포함하고;
통신 버스는 각각의 송신 방향에서 각각의 프로그래밍가능 논리 회로의 입력 데이터 및 출력 데이터에 각각 전용되는 4개의 멀티포인트 저전압 차동 시그널링(M-LVDS; multipoint-low voltage differential signaling) 링크들을 포함하고;
제어 디바이스는 복수의 프로그래밍가능 논리 회로들을 링크하도록 구성된 광섬유 통신 네트워크를 포함하고;
복수의 프로그래밍가능 논리 회로들 중 각각의 마스터 프로그래밍가능 논리 회로는 클럭에 연결되기에 적합하고, 광섬유 통신 네트워크에 의해 복수의 프로그래밍가능 논리 회로들 중 다른 프로그래밍가능 논리 회로들을 동기화시키도록 구성되고;
마스터 프로그래밍가능 논리 회로는 또한 통신 버스에 의해 보조 모듈들을 동기화시키도록 구성되고;
복수의 프로그래밍가능 논리 회로들은 동일한 랙에 하우징되고;
복수의 프로그래밍가능 논리 회로들 중 프로그래밍가능 논리 회로들은 적어도 2개의 별개의 랙들에서 분리된다.
본 발명은 또한 동작 유닛을 포함하는 프로그래밍가능 논리 회로를 포함하는 전기 시설의 제어 디바이스에 의해 적어도 부분적으로 구현되는 전기 시설의 제어 방법에 관한 것이고, 동작 유닛은,
복수의 유형들의 기능 블록들 - 2개의 별개의 유형들의 기능 블록들은 적어도 하나의 별개의 기능을 실행하기에 적합함 -;
실행될 기능 블록(들)의 적어도 하나의 시퀀스를 수신하기에 적합한 적어도 하나의 프로세싱 모듈,
적어도 상기 시퀀스를 저장하도록 구성된 적어도 하나의 내부 메모리를 포함하고,
프로그래밍가능 논리 회로는 각각의 유형의 단일 기능 블록을 포함하고 - 단일 기능 블록은 여러번 호출되기에 적합함 -, 상기 시퀀스에 따라 호출된 기능 블록(들)을 직렬로 실행하도록 구성되는 실행 모듈을 포함하고;
방법은, 적어도,
실행될 기능 블록(들)의 적어도 하나의 시퀀스의 수신,
상기 시퀀스에 따라 호출된 일련의 기능 블록(들)의 실행을 포함한다.
본 발명의 다른 유리한 양상들에 따르면, 제어 방법은 단독으로 또는 기술적으로 가능한 모든 조합에 따라 고려되는 다음 특징 중 하나 또는 몇몇을 포함한다:
방법의 구현은 몇몇 별개의 엔티티들, 즉, 유지보수 계획의 애플리케이션 프로그램 생성기, 및 적어도 하나의 서비스 유지보수 진단 모듈 및 전술한 유형의 적어도 하나의 프로그래밍가능 논리 회로를 포함하는 전술한 유형의 제어 디바이스에 걸쳐 분산되고,
방법은,
프로그래밍가능 논리 회로(들)의 기능 블록들을 프로그래밍하는 단계,
프로그래밍된 바와 같이 각각의 기능 블록에 의해 구현될 수 있는 기능들의 특성들을 설명하는 라이브러리 파일을 개발하고, 상기 라이브러리 파일을 애플리케이션 프로그램 생성기의 메모리에 저장하는 단계,
애플리케이션 프로그램 생성기에 연결된 그래픽 퍼블리셔를 사용하여 전기 시설의 제어 커맨드 애플리케이션을 도시하는 기능 차트들을 개발하는 단계,
기능 차트들의 데이터를 애플리케이션 프로그램 생성기를 통해 실행될 기능 블록들의 적어도 하나의 시퀀스로 변환하는 단계 - 시퀀스의 각각의 기능 블록은 라이브러리 파일에서 이전에 프로그래밍되고 인덱싱된 것들에 따른 기능들을 구현함 -,
애플리케이션 프로그램 생성기를 서비스 유지보수 진단 모듈을 통해 전기 시설의 제어 디바이스에 연결하는 단계,
적어도 실행될 기능 블록들의 시퀀스를 제어 디바이스에 로딩하는 단계를 포함하고,
라이브러리 파일은 각각의 프로그래밍된 기능 블록에 대해,
유형,
구현하기에 적합한 적어도 하나의 기능의 설명,
미리 결정된 하드웨어 디스크립션 언어 코드에 대응하는 식별자,
입력들의 수 및/또는 유형,
출력들의 수 및/또는 유형,
사용하기에 적합한 파라미터(들)의 수 및/또는 유형을 포함한다.
본 발명의 이러한 특징들 및 이점들은, 단지 비제한적인 예로서 제공되고, 첨부된 도면들을 참조하여 이루어지는 다음의 설명을 읽을 때 나타날 것이다.
도 1은 본 발명에 따른 프로그래밍가능 로직 회로의 개략적 예시이다.
도 2는 실행될 예시적인 제어 커맨드 애플리케이션을 도시하는 예시이다.
도 3은 본 발명에 따른 프로그래밍가능 논리 회로의 서비스 유지보수 진단 모듈로의 연결의 개략적 예시이다.
도 4는 일 실시예에 따라 도 1의 프로그래밍가능 논리 회로를 포함하는 본 발명에 따른 제어 디바이스의 개략적 예시이다.
도 5 및 도 6은 도 1에 도시된 복수의 프로그래밍가능 논리 회로들을 포함하는 제어 디바이스들의 2개의 변형들을 각각 도시한다.
도 1에서, 프로그래밍가능 논리 회로(10)는 프로세싱 모듈(processing module;PM)이다. 더 구체적으로, 프로그래밍가능 논리 회로(10)는 필드 프로그래밍가능 게이트 어레이(field programmable gate array; FPGA)와 같은 전자 구조의 형태로 제조된다.
이러한 FPGA(10)는 입력 신호들을 제어하기 위한 모듈(12), 동작 유닛(14)(OPU) 및 출력 신호들을 제어하기 위한 모듈(16)을 포함한다.
동작 유닛(14)은 복수의(18) N개의 유형들의 별개의 기능 블록들(FB1, ... FBi, ..., FBN)을 포함하고, N은 정수이고, I는 1과 N 사이의 기능 블록 유형 인덱스이다.
2개의 별개의 기능 블록 유형들이 적어도 하나의 별개의 기능을 실행하기에 적합하다. "기능"은 FPGA에 의해 구현되기에 적합한 기능을 지칭한다.
본 발명에 따르면, 동작 유닛은 각각의 유형의 단일 기능 블록을 포함한다.
각각의 기능 블록은 또한 프로그래밍가능 논리 회로의 설계 동안 한번 전부에 대해 검증되고, 본 발명에 따르면, 제어 커맨드 애플리케이션의 변화/수정의 경우에 어떠한 재검증도 필요 없이 제어 커맨드 애플리케이션 동안 후속적으로 단지 실행되도록 호출된다.
각각의 블록 인스턴스는 필요한 경우, 동작 유닛(14)의 실행 모듈(22)의 전용 내부 메모리 공간(20)을 추가로 가질 수 있어서, 하나의 실행 사이클로부터 다음 실행 사이클까지 지속되는 값들을 저장하는 것이 가능하다.
따라서, 본 발명에 따른 FPGA에 의해 구현되기에 적합한 기능들의 세트는 VHDL에서 한번 전부에 대해 구현된다(즉, 예비적 단계에 따라 프로그래밍된다). 이들의 특성들은 예를 들어, 본 발명에 따른 프로그래밍가능 논리 회로(10)와 별개이고 구별되는 유지보수 유닛(76)(도 3에 예시됨)의 구성 데이터의 자동 생성기(110)의 메모리(도시되지 않음) 내에 저장된 라이브러리 파일(100) 내에 나열되고 저장된다.
즉, 라이브러리 파일(100)은 프로그래밍된 바와 같이 각각의 기능 블록에 의해 구현될 수 있는 기능들의 특성들을 설명한다.
이러한 라이브러리 파일(100)은 예를 들어, 각각의 기능 블록에 대해,
유형,
구현하기에 적합한 적어도 하나의 기능의 설명,
미리 결정된 임의의 코드에 대응하는 식별자,
입력들의 수 및/또는 유형,
출력들의 수 및/또는 유형,
사용하기에 적합한 파라미터들의 수 및/또는 유형을 포함한다.
이러한 라이브러리 파일(100)은 미리 개발되고, 유지보수 유닛(76)의 자동 구성 데이터 생성기에 의해 사용되어, 기능도들(120)의 세트를 애플리케이션 프로그램(34)으로 자동으로 전환하는 것을 가능하게 한다.
도 2는 실행될 예시적인 제어 커맨드 애플리케이션의 기능도(120)를 예시한다. 이러한 애플리케이션은 핵 반응기의 4개의 별개의 포인트들에서 제한 온도 검출에 대응한다.
이러한 애플리케이션은, VHDL 또는 베릴로그 하드웨어 디스크립션 언어에서의 특정 지식을 요구함이 없이 애플리케이션 프로그램(34)의 자동 생성기(110)에 연결된 그래픽 퍼블리셔로부터 운영자에 의해 생성된다.
애플리케이션 프로그램(34) 자동 생성기(110)는 이러한 기능 차트(120)로부터의 데이터를 애플리케이션 프로그램(34) 생성기(110)에 의해 실행될 기능 블록들의 적어도 하나의 시퀀스(46)로 변환하기에 적합하고, 시퀀스의 각각의 기능 블록은 라이브러리 파일(100)에서 이전에 프로그래밍되고 인덱싱된 것들에 따른 기능들을 구현한다.
이러한 제어 커맨드 애플리케이션의 구현을 위해 4개의 유형(24, 26, 28, 30)의 별개의 기능 블록들, 즉, 기능 블록들 사이의 인과 관계들을 나타내는 직접 링크들에 의해 도식적으로 연결된 4개 타입들 LIN, THR, VOTER 및 AND가 필요하다.
더 구체적으로, 운영자는 제어 커맨드 애플리케이션의 입력들 및 신호들의 수, 즉, 예를 들어, 핵 반응기의 상이한 측정 포인트들에 대응하는 E1, E2, E3 및 E4를 도식적으로 정의한다.
이러한 제어 커맨드 애플리케이션에 따르면, 포인트들 Ei(i = 1 내지 4)의 전기 신호들은 다음으로, 각각 LIN 유형의 기능 블록을 사용하여 물리적 데이텀(datum), 즉, 여기서는 온도로 변환될 수 있다.
그 다음, LIN 유형의 기능 블록(24)의 출력에서 획득된 온도는 파라미터로서 이러한 온도 임계치, 즉, 예를 들어 100℃를 갖는 THR 유형의 기능 블록(26)을 사용하여 온도 임계치와 비교된다.
타겟팅된 제어 커맨드 애플리케이션은 다음으로 각각의 입력 포인트와 연관된 4개의 신호들에 적용되는 기능 블록(28) VOTER에 의해 구현되는 보우팅(voting) 기능을 포함한다. 보우팅 기능은 예를 들어, 4개의 비교들 중 적어도 2개가 동일한 결과를 가지면 온도 임계치와의 비교를 확인 또는 무효화(즉, 이진 결과)할 수 있는 2/4 보우팅 기능이다.
마지막으로, 타겟팅된 제어 커맨드 애플리케이션은 AND 기능 블록(30)을 사용하여, 결과를 금지하는 푸시 버튼(32)의 활성화(운영자에 의해 수동으로 작동될 수 있음)를 고려할 수 있다. 즉, AND 기능 결과(30)는 푸시 버튼(32) 및 VOTER 기능 블록(28)의 출력 신호들에 각각 대응하는 2개의 이진 입력들을 수신하고, 푸시 버튼(32)이 작동되지 않은 경우, VOTER 기능 블록의 이진 결과(33)를, 그렇지 않으면 반대 이진 결과(33)를 출력으로서 전달한다.
따라서, 이러한 제어 커맨드 애플리케이션 예에서, 자동 생성기(110)에 의해 사용되는 라이브러리 파일(100)은 예를 들어 하기 표의 형태이다:
Figure 112019099237127-pct00001
표 1과 관련하여, 기능 블록 FB1은 예를 들어, 유형 LIN이고 FPGA 보드 상에서 코드 0x01이 그에 할당되고, 기능 블록 FBi=5는 유형 THR이고 코드 0x02가 그에 할당되고, 기능 블록 FBi=12는 유형 VOTER이고 코드 0x03이 그에 할당되고, 기능 블록 FBi=18는 유형 AND이고 코드 0x04가 그에 할당된다.
도 2에 도시된 도면 및 앞서 설명된 라이브러리 파일(100)로부터, 애플리케이션 프로그램(34)을 형성하는 구성 컴퓨터 파일들의 세트가 자동으로 생성된다.
이러한 애플리케이션 프로그램(34)은 특히,
프로그래밍가능 논리 회로(10)의 적어도 하나의 입력/출력 신호와 메모리 내의 어드레스를 연관시키는 표에 대응하는 동작 유닛(14)의 메모리(38)의 구성 파일(36),
파라미터를 사용하여 적어도 하나의 기능을 실행하기에 적합한 기능 블록(들)의 파라미터 값(들)의 파일(40),
각각의 기능 블록에 대해, 이러한 기능 블록의 하나 또는 몇몇 입력(들)에 할당된 메모리의 어드레스 또는 어드레스들을 나열하는 파일(42),
각각의 기능 블록에 대해, 이러한 기능 블록의 하나 또는 몇몇 출력(들)에 할당된 메모리의 어드레스 또는 어드레스들을 나열하는 파일(44),
실행될 기능 블록(들)의 시퀀스(46)를 포함한다.
동작 유닛(14)의 메모리(38)는 이진 데이터(2개의 별개의 비트들에 대해 부울(Boolean) 인코딩됨) 및 아날로그 데이터(예를 들어, 32개 비트들에 대해 포함된 부동 수들)에 각각 전용되는 데이터를 저장하기 위한 적어도 2개의 공간들(48 및 50)을 포함한다. 도시되지 않은 변형에서, 동작 유닛(14)의 메모리(38)는 파일(40)의 파라미터들의 값들에 전용되는 데이터 저장 공간을 더 포함한다.
그 다음, 이진 데이터 저장 공간(48)은 적어도 3개의 하위 공간들, 즉, 프로그래밍가능 논리 회로(10)의 이진 입력 데이터에 전용되는 제1 하위 공간(52), 시퀀스(46)의 실행 동안 획득된 임시 이진 데이터에 전용되는 제2 하위 공간(54), 프로그래밍가능 논리 회로의 이진 출력 데이터에 전용되는 제3 하위 공간(56)으로 우선순위화된다.
그 다음, 아날로그 데이터 저장 공간(50)은 적어도 3개의 하위 공간들, 즉, 프로그래밍가능 논리 회로(10)의 아날로그 입력 데이터에 전용되는 제1 하위 공간(58), 시퀀스(46)의 실행 동안 획득된 임시 아날로그 데이터에 전용되는 제2 하위 공간(60), 프로그래밍가능 논리 회로의 아날로그 출력 데이터에 전용되는 제3 하위 공간(58)으로 우선순위화된다.
메모리(38)의 구성 파일(36)은 제어 커맨드 애플리케이션의 단일 실행 사이클 동안 동작 유닛(14)의 실행 모듈(22)에 의해 판독되도록 구성된다(예를 들어, 도 2에 도시된 것에 대응함).
시퀀스(46)의 실행 동안, 실행 모듈(22)은, 메모리(38)에서 값들이 저장된 구성 파일(36)에서, 애플리케이션의 입력들 및 출력들의 값들을 전체적으로 판독한다.
즉, 구성 파일(36)은 프로그래밍가능 논리 회로(10)의 입력들 및 출력들에서 메모리 어드레스들의 상이한 메모리 하위 공간들(즉, 레지스터들) 내의 할당 표이다.
5개의 입력 값들은, 도 2에 도시된 제어 커맨드 애플리케이션 예에 따라, 각각 포인트들 E1 내지 E4의 온도 측정치들을 표현하는 전기 신호들에 대응하는 4개의 아날로그 값들 ina_E1, ina_E2, ina_E3 및 ina_E4 및 푸시 버튼(32)의 활성화/비활성화를 표현하는 이진 값 inb_P1을 갖는다.
출력 값 outb_ACT는 기능 블록들의 시퀀스(46)에 따라 기능 블록들의 실행 이후 전달된다.
따라서, 도 2에 예시된 이러한 예시적인 제어 커맨드 애플리케이션에 대해, 구성 파일(36)은 예를 들어, 하기 표의 형태이다:
Figure 112019099237127-pct00002
본 발명에 따르면, 실행될 기능 블록(들)의 시퀀스(46)는, 도면의 인과 링크들로부터, 원하는 제어 커맨드 애플리케이션을 수행하기 위해 동작 유닛(14)의 실행 모듈(22)에 의해 직렬로 실행될 기능 블록들의 인스턴스화의 순서를 나열하는 컴퓨터 파일이다.
시퀀스(46)는 예를 들어, 하기 시퀀싱 표의 형태로 나타난 컴퓨터 파일이다:
Figure 112019099237127-pct00003
즉, 본 발명에 따르면, 단일 기능 블록 FB(그 코드는 이전에 설명된 라이브러리 파일에 나타남)는 상기 시퀀스(46)의 컴퓨터 파일에 나타난 일련의 기능 블록들의 연속적인 인스턴스들에 따라 한번에 실행된다.
이러한 직렬 실행은 제어 커맨드 애플리케이션의 실행 결정을 보장하는데, 이는, 각각의 기능 블록의 출력 데이터가 인스턴스들의 과정에 걸쳐 후속 기능 블록의 입력에 저장 및/또는 재주입되기 때문이다.
종래 기술에 따르면, 도 2에 도시된 제어 커맨드 애플리케이션을 수행하기 위해, FPGA가 유형 LIN의 4개의 기능 블록들, 유형 THR의 4개의 기능 블록들, 유형 VOTER의 하나의 기능 블록 및 유형 AND의 하나의 기능 블록, 즉, 총 약 10개의 별개의 기능 블록들을 포함할 필요가 있다.
반대로, 본 발명에 따르면, 각각의 유형의 단일 기능 블록이 필요하고, 실행될 제어 커맨드 애플리케이션에 따라 요구되는 만큼 여러번 "호출된다". 따라서, 도 2의 예시적인 애플리케이션과 관련하여, 이러한 애플리케이션을 실행하는데 필요한 기능 블록들의 수는 10개로부터 4개로 감소되는데, 이는, FPGA의 크기에서의 감소(즉, 압축도의 최적화) 및/또는 다른 제어 커맨드 애플리케이션들에 대해 호출가능한 기능 블록들을 통합할 가능성을 허용한다.
즉, 본 발명에 따른 프로그래밍가능 로직 회로의 하드웨어 임프린트(예를 들어, VHDL 임프린트)는 고유하고 영구적이며, 검증된 기능 블록은 하나의 제어 커맨드 애플리케이션으로부터 다른 제어 커맨드 애플리케이션까지 재사용되기에 적합하다. 본 발명에 따르면, 단지 애플리케이션 프로그램(34)은 하나의 제어 커맨드 애플리케이션으로부터 다른 제어 커맨드 애플리케이션까지 별개이고, 예를 들어, 동일한 기능 블록이 제1 제어 커맨드 애플리케이션에 대해 제1 인스턴스에서, 그리고 제1 제어 커맨드 애플리케이션과 상이한 제2 제어 커맨드 애플리케이션에 대해 마지막 인스턴스에서 호출된다.
그 다음, 기능 블록들의 파라미터 값(들)의 컴퓨터 파일(40)은 시퀀스(46)의 실행 동안 필요한 파라미터들의 값들을 포함하고, 이러한 파라미터 값들은 기능 블록들의 실행 시퀀스(46)를 고려하여 시퀀싱된다.
파라미터 값의 컴퓨터 파일(40)은 예를 들어, 하기 시퀀싱 표의 형태로 나타난다:
Figure 112019099237127-pct00004
즉, 도 2에 도시된 예시적인 제어 커맨드 애플리케이션에 대해, 타입 THR의 동일한 기능 블록 FBi=5는 동일한 파라미터 값, 즉 100℃의 온도로 4회 인스턴스화된다.
다른 예시적인 제어 커맨드 애플리케이션들에 따르면, 상이한 파라미터 값들이 타입 THR의 기능 블록 FBi=5의 상이한 인스턴스들과 연관되기에 적합하다. 따라서, 하드웨어 임프린트(예를 들어, VHDL 임프린트)를 수정하지 않고, 결과적으로 프로그래밍가능 회로의 재검증 없이, 본 발명은 제어 커맨드 시스템의 수명 동안 또는 하나의 애플리케이션으로부터 다른 애플리케이션까지 동일한 기능 블록의 파라미터 변화를 허용한다. 따라서 프로그래밍가능 회로의 동작 진화는 더 용이하게 된다.
게다가, 이전에 표시된 바와 같이, 애플리케이션 프로그램(34)은 또한, 각각의 기능 블록에 대해, 한편으로는 이러한 기능 블록의 하나의 또는 몇몇 입력 피연산자(들)에 할당된 메모리(38)의 어드레스 또는 어드레스들 및 다른 한편으로는 이러한 기능 블록의 하나의 또는 몇몇 출력 피연산자(들)에 할당된 메모리의 어드레스 또는 어드레스들을 각각 나열하는 2개의 컴퓨터 파일들(42 및 44)을 포함한다.
도 2에 도시된 애플리케이션과 관련하여, 이러한 2개의 컴퓨터 파일들(42 및 44)은 예를 들어, 각각 하기 형태이다:
Figure 112019099237127-pct00005
그 다음, 실행 모듈(22)은 유한 상태 머신으로 동작하고, 각각의 기능 블록 인스턴스 시에, 애플리케이션 프로그램(34)의 파일들(42 및 44)에 표시된 메모리 어드레스들에서 입력 및 출력 값들을 자동으로 분배 및/또는 저장한다.
포인터는, 실행 모듈(22)이 각각의 기능 블록 인스턴스에 대해, 파일들(42 및 44)에서 판독될 입력 및 출력 값들의 어드레스들의 시작 위치를 결정하도록 허용한다. 각각의 기능 블록 인스턴스의 실행의 종료 시에, 후자는, 판독된 입력 값들의 수 및 생성된 출력 값들의 수의 함수로서 포인터를 업데이트하여, 실행 모듈(22)이 후속 블록 인스턴스에 대한 파일들(42 및 44)에서 판독될 어드레스들을 결정하도록 허용한다.
즉, 상이한 기능 블록들 사이에서 물리적으로 생성되는 임의의 링크 없이 직렬 실행을 구현하기 위해, 애플리케이션 프로그램(34)의 컴퓨터 파일들은, 실행 모듈(22)이 컴퓨터 파일들 전부를 병렬적으로 고려하게 구성되도록 시너지 효과를 갖는다.
따라서, 도 2에 예시된 예시적인 제어 커맨드 애플리케이션과 관련하여, 실행 모듈(22)은 시퀀스(46)를 판독하고 어느 것이 실행될 제1 기능 블록인지를 결정하도록 구성된다.
이러한 제1 블록은 유형 LIN의 기능 블록 FB1이고, 그 다음, 실행 모듈(22)은 각각의 기능 블록의 입력 데이터와 연관된 컴퓨터 파일(42)에 따른 입력으로서, 메모리(38)의 입력 아날로그 데이터에 전용되는 하위 공간(58)의 어드레스 0x0001에 저장되는 ina_E1의 아날로그 값을 분배하도록 구성된다.
그 다음, 유형 LIN의 기능 블록 FB1이 실행되고, 출력으로서 전달된 wa_a1의 아날로그 값은 각각의 기능 블록의 출력 데이터와 연관된 컴퓨터 파일(44)에 따른 임시 아날로그 데이터에 전용되는 메모리 하위 영역(60)의 어드레스 0x0800에 저장된다.
그 다음, 실행 모듈(22)은 시퀀스(46)를 판독하고, 어느 것이 실행될 제2 기능 블록인지를 결정하도록 구성된다. 이러한 제2 블록은 유형 THR의 기능 블록 FBi=5이고, FPGA 보드 상에서 코드 0x02가 그에 할당된다. 그 다음, 실행 모듈(22)은 wa_a1의 값을 입력으로서 그에 분배하도록 구성되고, wa_a1의 값 뿐만 아니라 아날로그 파라미터들의 값들의 더미(pile) 상의 다음 값인 파라미터 100.0의 값이 어드레스 0x0800에 저장된다.
그 다음, 유형 THR의 기능 블록 FB5가 실행되고, 출력으로서 전달되는 wb_b1의 이진 값은, 임시 이진 데이터에 전용되는 하위 영역(54)의 어드레스 0x0804에서 실행 모듈(22)에 의해 기록 및 저장된다.
다음으로, 시퀀스(46)에 따라, 실행될 제3 기능 블록은 다시 유형 LIN의 기능 블록 FB1이다. 그 다음, 유형 LIN의 이러한 동일한 기능 블록 FB1의 이러한 제2 인스턴스 동안, 실행 모듈(22)은 입력으로서, 메모리(38)의 입력 아날로그 데이터에 전용되는 하위 영역(58)의 어드레스 0x0005에 저장되는 ina_E2의 아날로그 값을 그에 분배하도록 구성된다.
그 다음, 유형 LIN의 기능 블록 FB1이 두번째로 실행되고, 출력으로서 전달된 wa_a2의 아날로그 값은, 전체 시퀀스(46)가 완전히 실행될 때까지(즉, 중단 코드 0x00이 실행 코드(22)에 의해 판독될 때까지) 임시 아날로그 데이터에 전용되는 메모리 하위 영역(60)의 어드레스 0x0805에 저장된다.
따라서, 본 발명에 따르면, 단일 기능 블록은 주어진 순간에 한번에 실행된다.
도 1에 도시된 예에 따르면, 동작 유닛(14)은 복수의(64)의 M개의 병렬가능 부동 소수점 장치들(FPU)을 더 포함하고, M은 정수이다.
이러한 유닛들은 제곱근 또는 로그 계산들을 구현하기에 적합하고, 예를 들어, 임계 열 플럭스/DNBR(Departure from Nucleate Boiling Ratio) 비로 지칭되는, 비등 위기(boiling crisis) 출현에 대한 열 플럭스와 반응기의 코어 내의 실제 열 플럭스 사이의 비의 결정과 같은 기능 블록의 실행 동안 요구되는 복잡한 계산들의 구현을 위해 병렬화된다. 부동 소수점 장치들의 이러한 풀은 동작 유닛(14)의 기능 블록들 모두에 대해 공유되고, 기능 블록이 복잡한 아날로그 계산을 구현하도록 구성되는 경우 기능 블록의 컴퓨팅 용량을 가속하는 것을 가능하게 한다. 프로그래밍가능 논리 회로(10)의 확장가능성이 그에 따라 증가된다.
동작 유닛(14)은 또한, 구성 파일(36)에서 인덱싱되고 제어 커맨드 애플리케이션과 연관된 입력 데이터 ina_E1, ina_E2, ina_E3, ina_E4 및 출력 데이터 inb_P1 및 outb_ACT를 각각 전체적으로 수신 및 재송신하는데 적합한 입력/출력 인터페이스(66)를 포함한다.
인터페이스(66)는 입력 신호들의 제어 모듈(12)에 연결된 내부 구성 버스(ICB)를 통해 애플리케이션 프로그램(34)을 수신하고 이와 동일한 데이터 버스를 통해 제어 및 진단 데이터를 출력 신호들의 제어 모듈(16)에 전송하는데 적합하다.
입력 신호들의 제어 모듈(12) 및 출력 신호들의 제어 모듈(16)은 동작 유닛(14) 외부에 있으며, 프로그래밍가능 논리 회로(10) 외부의 장치들 및/또는 회로들과 통신하기에 적합하다.
그 다음, 이러한 입력 신호 제어 모듈(12) 및 이러한 출력 신호 제어 모듈(16)은 각각 도시되지 않은 아날로그 및 이진 데이터에 각각 전용되는 하나 또는 몇몇 메모리 영역들을 포함하는 유한 상태 머신이다.
이러한 전용 메모리 영역들 중에서, 일부는 통신 네트워크와 교환되는 입력 및 출력 데이터를 제어하는데 전용되고, 프로그래밍가능 논리 회로(10)의 동작 사이클의 관점에서 비동기식으로 전송/송신된 데이터를 수신/송신하는데 적합하다. 그러한 목적으로, 네트워크 데이터에 구체적으로 전용되는 이러한 메모리 영역들은, 현재 사이클 동안 수신/송신된 네트워크 데이터를 저장하는 한편, 이전 사이클 동안 수신/송신된 네트워크 영역이 현재 사이클 동안 동작 유닛(14)에 의해 사용되도록 하는 동기식 플립-플롭 레지스터들이다. 따라서, 프로그래밍가능 논리 회로(10)는 통신 네트워크들을 통해 이러한 데이터를 전송/수신하는 것을 가능하게 하는 특정 수의 광섬유 커넥터들을 갖는다.
모듈들(12 및 16)은 특히 도 3에 도시된 서비스 유지보수 진단(SMD) 모듈(68)과의 통신을 제공하도록 구성된다.
이러한 서비스 유지보수 진단 모듈(68)은 특히, 프로그래밍가능 논리 회로(10) 상에, 실행될 애플리케이션과 연관된 애플리케이션 프로그램(34) 또는 기능 블록 파라미터들의 변화들(예를 들어, 100℃부터 120℃까지 온도 임계치에서의 변화)을 로딩하는 것, 주기적 유지보수 테스트들을 프로그래밍가능 논리 회로(10) 상에 론칭하는 것, 또는 본 발명에 따른 프로그래밍가능 논리 회로(10)를 프로세싱 데이터의 서비스 유지보수 진단 모듈(68)에 전송하는 것을 가능하게 한다. 프로그래밍가능 논리 회로(10)와 서비스 유지보수 진단 모듈(68) 사이의 이러한 데이터 교환들은 프로그래밍가능 논리 회로(10) 및 서비스 유지보수 진단 모듈(68)을 각각 포함하는 하우징들의 백플레인(backplane) 버스에 연결된 버스(70)와 같은 링크를 사용하여 보안된다.
서비스 유지보수 진단 모듈(68)은 또한 프로그래밍가능 논리 회로(72), 예를 들어, FPGA 및 마이크로프로세서(74)를 포함하고, 이더넷 유형의 링크(78) 및 다른 전기 시설 제어 디바이스들과 통신하기에 적합한 스위치(80)를 사용하여, 예를 들어, 자동 생성기(110)를 포함하는 유지보수 유닛(76)과의 보안 절차에 따라 통신하기에 적합하며, 제어 디바이스는 전술된 바와 같이 본 발명에 따른 적어도 하나의 프로그래밍가능 논리 회로(10)를 포함한다.
유지보수 유닛(76)은 예를 들어 프로그래밍가능 논리 회로(10)가 구현되는 핵 전기 시설로부터 원격이다. 이러한 유지보수 유닛(76) 내에서, 유지보수 운영자는 그래픽 퍼블리셔(VHDL 또는 베릴로그에 대한 사전 지식을 요구하지 않음)를 사용하여, 예를 들어, 도 2에 도시된 바와 같이 기능 차트들(120)의 형태로 핵 전기 시설 내에서 구현되도록 제어 커맨드 애플리케이션들을 실행한다. 이전에 명시된 바와 같이, 기능 차트들(120)은 다음으로, 자동 생성기(110)에 의해 애플리케이션 프로그램(34)으로 변환되고, 자동 생성기(110)는, 프로그램 논리 회로(110)의 검증된 구성에 영향을 미치지 않으면서 애플리케이션 프로그램(34)이 실행될 것을 보장하기 위해 라이브러리 파일(100)을 사용한다. 애플리케이션 프로그램(34)은 다음으로, 서비스 유지보수 진단 모듈(68)을 통해 프로그래밍가능 논리 회로(10)에 로딩된다.
이러한 제어 디바이스(81)의 3개의 아키텍처 변형들이 각각 도 4 내지 도 6에 도시되어 있다.
도 4에서, 제어 디바이스(81)는 "모노" 프로그래밍가능 논리 회로(10)이다. 즉, 제어 디바이스(81)는 예를 들어 크기 6U(U는 랙의 높이 단위임)의 하우징을 형성하는 랙(82)을 포함하고, 여기서 단일 프로그래밍가능 논리 회로(10)가 통합되어 있다. 랙(82)은 이전에 설명된 바와 같이, 전력 모듈(84) 및 보조 모듈들, 즉, 별개의 입력 데이터의 획득에 전용되는 하나 또는 몇몇 모듈들(86), 및 별개의 출력 데이터의 공개에 전용되는 하나 또는 몇몇 모듈들(88) 및 전술된 바와 같은 하나의 또는 몇몇 서비스 유지보수 진단 모듈들(68)을 더 포함하기에 적합하다. 또한, 프로그래밍가능 논리 회로(10)는, 예를 들어 광섬유를 사용하여 통신 네트워크로의 연결을 허용하는 커넥터들(예를 들어, 도시되지 않은 7개의 커넥터들)를 포함한다.
애플리케이션 프로그램(34) 자동 생성기(110)의 제어 디바이스(81)로의 연결은, 이러한 연결이 확립되면 특히 실행될 기능 블록들의 시퀀스(46)를 제어 디바이스(81)로 로딩하도록 구성되는 서비스 유지보수 진단 모듈(들)(68)을 통해 확립될 수 있다.
랙(82) 내에서, 프로그래밍가능 논리 회로(10)는 마스터이고, 비제한적인 예로서, 예를 들어, 50 MHz에서 동작하고 프로그래밍가능 논리 회로(10)의 이진 및 아날로그 입력 데이터 및 이진 및 아날로그 출력 데이터에 각각 전용되는 멀티포인트-저전압 차동 시그널링(M-LVDS)을 사용하여 버스(70)를 통해 보조 모듈들(86, 88 및 68)과의 통신을 제어한다. 바람직하게는, 각각의 유형의 데이터(입력 또는 출력)는 이진 데이터 및 아날로그 데이터에 대한 독립적인 송신 링크를 갖는다. 따라서, 이러한 시나리오에서 4개의 저전압 차동 송신 링크들이 존재한다.
따라서 도시되지 않은 많은 실시예 변형들은 본 발명의 범주를 넘어서지 않고 구현될 수 있을 것이다. 예를 들어, 입력 데이터의 획득에 전용되는 모듈들(86) 및 출력 데이터의 공개에 전용되는 모듈들(88)은 이미 공지된 "GPIO"(general-purpose input output) 유형의 동일한 전자 보드 상에 하우징될 수 있을 것이다.
전력 모듈(84)은 전력-안정화된 전력 공급을 랙(82)의 다른 모듈들에 전달하고 또한 하우징(82)의 각각의 모듈에 전력을 공급하기 위해 예를 들어 직류 24 볼트로부터 5 볼트로의 전압 변환을 구현하도록 구성된다.
도 5 및 도 6은 도 1에 도시된 복수의 프로그래밍가능 논리 회로들(10)을 포함하는 제어 디바이스들(81)의 2개의 변형들을 도시한다.
이러한 "멀티"프로그래밍가능 논리 회로(10) 아키텍처는 제어 디바이스 당 네트워크 인터페이스들의 수를 증가시키는 것, 리던던시 규칙들을 부과하는 안전 제어 목적들을 위해 적어도 2개의 프로그래밍가능 논리 회로들(10)에서 제어 커맨드 동작들을 복제하는 것, 또는 하우징(82) 내의 모듈 간 라우팅을 최적화하는 것을 가능하게 한다.
이러한 "멀티"프로그래밍가능 논리 회로 아키텍처(10)에서, 복수의 프로그래밍가능 논리 회로(10)는 동기화되는데; 이러한 동기화는 클록에 연결된 프로그래밍가능 논리 회로들(10) 중 마스터 논리 회로(10a)에 의해 수행된다.
마스터 프로그래밍가능 논리 회로(10a)는 특히, 각각의 사이클에 대해 후속 사이클(동일한 커맨드 제어 애플리케이션의 새로운 반복)의 입력/출력 데이터를 동기화 및 리프레시하기 위해, 도 1에 도시된 신호들의 제어 모듈(12)을 통해, 사이클(예를 들어, 2 ms의 지속기간을 갖는 사이클)의 시작 및/또는 종료 시에 동기화 펄스 및 상태 요청을, 별개의 입력 데이터에 전용되는 다른 모듈들(86), 별개의 출력 데이터에 전용되는 모듈들(88)을 향해 또는 다른 프로그래밍가능 논리 회로들(10)에 방출하기에 적합하다. 결과적으로, 통신 네트워크들을 통한 교환들과 달리, 동일한 복수의 프로그래밍가능 논리 회로들 내의 이러한 데이터 교환들은 동기식 모드에서 수행된다.
따라서, 복수의 프로그래밍가능 논리 회로들(10) 모두는 동일한 사이클 내에서 동시에 동작하도록 구성된다.
이러한 "멀티"프로그래밍가능 논리 회로 아키텍처(10)의 2개의 비제한적 변형들이 예시로서 도 5 및 도 6에 도시되어 있다.
도 5에서, 마스터 프로그래밍가능 논리 회로(10a) 및 2개의 다른 프로그래밍가능 논리 회로들(10)을 포함하는 3개의 프로그래밍가능 논리 회로들은 동일한 랙(82)에 하우징되며, 프로그래밍가능 논리 회로들(10 및 10a)은 서로 그리고 랙(82)의 보조 모듈들(86, 88, 68)과 동기식으로 통신하기에 적합하다. 도 5에 도시된 실시예에서, 프로그래밍가능 논리 회로들(10a 및 10)은 광섬유(92)에 의해 동기식으로 서로 통신하며, 커넥터들은 구체적으로 "멀티"회로 아키텍처 내의 이러한 프로그래밍가능 논리 회로간의 통신에 전용된다. 또한, 마스터 프로그래밍가능 논리 회로(10a)는 버스(70)를 사용하여 랙(82)의 보조 모듈들(86, 88, 68)과 동기식으로 통신한다.
도 6에서, "멀티"프로그래밍가능 논리 회로(10a 및 10) 및 "멀티"랙(90A, 90B, 90C) 제어 디바이스(81) 아키텍처가 도시되어 있다. 이러한 멀티 회로 및 멀티 랙 아키텍처에 따르면, 각각의 랙(90A, 90B, 90C)은 도 4(모노 회로) 또는 도 5(멀티 회로)에 설명된 배열에 대응한다.
각각의 랙은 보조 모듈들(86, 88, 68)을 더 포함할 수 있다.
바람직하게는, 랙들 중 하나(90A)는 "마스터"이고, 멀티 회로 및 멀티 랙 제어 디바이스(81)의 프로그래밍가능 논리 회로들(10) 모두에 대한 마스터 프로그래밍가능 논리 회로(10a)를 포함하고 버스(70A)를 통해 하우징의 보조 모듈들(86, 88, 68)의 동기화를 보장한다.
제어 디바이스(81)의 프로그래밍가능 논리 회로들(10)은 광섬유(92)에 의해 동기식으로 하나의 랙으로부터 다른 랙으로 그리고 동일한 랙 내에서 통신하기에 적합하다.
마스터 랙(90A)의 각각의 "슬레이브" 랙(90B, 90C)은 프로그래밍가능 논리 회로들(10) 중에서, 랙의 버스(70B, 70C)에 의해 랙의 보조 모듈들(86, 88, 68)을 동기화하기 위한 동기화 프로그래밍가능 논리 회로(10b)를 포함한다.
도 5 및 도 6의 실시예들에서, 이것이 본 발명의 범주에 대한 제한이 아니라면, 단일 서비스 유지보수 진단 모듈(68)은 프로그래밍가능 논리 회로(들)(10)의 수 또는 그에 포함된 랙(들)의 수와는 무관하게 제어 디바이스(81)마다 구현된다.
도 5 및 도 6의 실시예들에서, 이것이 본 발명의 범주에 대한 제한이 아니라면, 오직 마스터 프로그래밍가능 논리 회로(10a) 및 동기화 프로그래밍가능 논리 회로들(10b)만이 각각의 버스(70A, 70B, 70C)에 의해 그들의 각각의 랙(90A, 90B, 90C)의 보조 모듈들(86, 88, 68)에 연결된다. 랙들의 다른 프로그래밍가능 논리 회로들(10)은 각각 마스터 프로그래밍가능 논리 회로(10a) 또는 동기화 프로그래밍가능 논리 회로(10b) 및 광섬유 네트워크(92)에 의해 그들의 랙의 보조 모듈들(86, 88, 68)에 연결된다. 이러한 구성에서, 버스(70A, 70B, 70C)는 유리하게는 각각의 송신 방향에서 예를 들어 50 MHz에서 동작하는 4개의 멀티포인트 저전력 차동 시그널링(M-LVDS) 링크들을 포함한다.
도시되지 않은 다른 실시예에서, 버스들(70A, 70B, 70C)은 각각의 프로그래밍가능 논리 회로(10)가 버스(70A, 70B, 70C)를 통해 랙의 보조 모듈들(86, 88, 68)에 연결될 수 있도록 치수화될 수 있다.

Claims (18)

  1. 전기 시설을 제어하기 위한 프로그래밍가능 논리 회로(10)로서,
    상기 프로그래밍가능 논리 회로는 동작 유닛(14)을 포함하고, 상기 동작 유닛(14)은,
    복수의 유형들의 기능 블록들(FB1, FBi, FBN) - 2개의 별개의 유형들의 기능 블록들은 적어도 하나의 별개의 기능을 실행하도록 구성됨 -;
    실행될 기능 블록(들)의 적어도 하나의 시퀀스(46)를 수신하도록 구성된 적어도 하나의 프로세싱 모듈, 및
    적어도 상기 시퀀스(46)를 저장하도록 구성된 적어도 하나의 내부 메모리(38)를 포함하고,
    상기 프로그래밍가능 논리 회로는 각각의 유형의 단일 기능 블록 - 주어진 기능 블록은 여러번 호출되도록 구성됨 -, 및 상기 시퀀스(46)에 따라 상기 호출된 기능 블록(들)을 직렬로 실행하도록 구성되는 실행 모듈(22)을 포함하는,
    프로그래밍가능 논리 회로(10).
  2. 제1항에 있어서,
    상기 프로그래밍가능 논리 회로(10)는 FPGA 유형인,
    프로그래밍가능 논리 회로(10).
  3. 제1항 또는 제2항에 있어서,
    상기 실행 모듈(22)은 유한-상태 머신인,
    프로그래밍가능 논리 회로(10).
  4. 제1항 또는 제2항에 있어서,
    상기 동작 유닛(14)은 복수의 병렬화가능 부동 소수점 장치들(FPU; floating point units)을 더 포함하는,
    프로그래밍가능 논리 회로(10).
  5. 제1항에 있어서,
    상기 적어도 하나의 프로세싱 모듈은, 상기 시퀀스를 포함하는 컴퓨터 구성 파일들의 그룹 및 상기 그룹에 속하는 적어도 하나의 다른 컴퓨터 파일에 대응하는 애플리케이션 프로그램(34)을 수신하도록 구성되고, 상기 적어도 하나의 다른 컴퓨터 파일은,
    상기 프로그래밍가능 논리 회로(10)의 적어도 하나의 입력/출력 신호와 메모리(38) 내의 어드레스를 연관시키는 표에 대응하는 상기 메모리(38)의 구성 파일(36),
    파라미터를 사용하여 적어도 하나의 기능을 실행하도록 구성된 기능 블록(들)의 파라미터(들)의 값(들)을 갖는 파일(40),
    각각의 기능 블록에 대해, 상기 기능 블록의 하나 이상의 입력(들)에 할당된 상기 메모리의 어드레스 또는 어드레스들을 나열하는 파일(42),
    각각의 기능 블록에 대해, 상기 기능 블록의 하나 이상의 출력(들)에 할당된 상기 메모리의 어드레스 또는 어드레스들을 나열하는 파일(44)을 포함하는,
    프로그래밍가능 논리 회로(10).
  6. 제5항에 있어서,
    상기 파라미터 값들은 실행될 기능 블록(들)의 상기 시퀀스의 함수로서 자신들의 파일(40) 내에서 차례로 배열되는,
    프로그래밍가능 논리 회로(10).
  7. 제1항에 있어서,
    상기 메모리(38)는 이진 데이터 및 아날로그 데이터에 각각 전용되는 적어도 2개의 데이터 저장 영역들(48, 50)을 포함하는,
    프로그래밍가능 논리 회로(10).
  8. 제7항에 있어서,
    각각의 저장 영역(48, 50)은 적어도 3개의 전용 하위 영역들, 즉,
    상기 프로그래밍가능 논리 회로(10)의 입력 데이터에 전용되는 적어도 하나의 하위 영역(52, 58),
    상기 프로그래밍가능 논리 회로(10)의 출력 데이터에 전용되는 적어도 하나의 하위 영역(56, 62),
    상기 시퀀스(46)의 실행 동안 획득되는 임시 데이터에 전용되는 적어도 하나의 하위 영역(54, 60)을 포함하는,
    프로그래밍가능 논리 회로(10).
  9. 제8항에 있어서,
    상기 입력 데이터에 전용되는 상기 하위 영역들(52, 58) 또는 상기 출력 데이터에 전용되는 상기 하위 영역들(56, 62)은 동기식 플립-플롭 레지스터들인,
    프로그래밍가능 논리 회로(10).
  10. 전기 시설을 제어하기 위한 제어 디바이스로서,
    상기 제어 디바이스는 제1항에 따른 적어도 하나의 프로그래밍가능 논리 회로(10)를 포함하는,
    제어 디바이스.
  11. 제10항에 있어서,
    상기 제어 디바이스는 상기 프로그래밍가능 논리 회로(10)를 복수 개 포함하는,
    제어 디바이스.
  12. 제10항에 있어서,
    적어도 하나의 전력 모듈(84);
    별개의 입력 데이터를 획득하는데 전용되는 하나의 또는 몇몇 모듈들(86), 별개의 출력 데이터를 생성하는데 전용되는 하나의 또는 몇몇 모듈들(88) 및 하나의 또는 몇몇 서비스 유지보수 진단 모듈들(68) 중의 보조 모듈들, 및
    상기 프로그래밍가능 논리 회로(들)(10)를 상기 보조 모듈들(86, 88, 68)에 링크하도록 구성된 통신 버스(70)를 더 포함하는,
    제어 디바이스.
  13. 제12항에 있어서,
    상기 통신 버스(70)는 각각의 송신 방향에서 각각의 프로그래밍가능 논리 회로(10)의 입력 데이터 및 출력 데이터에 각각 전용되는 4개의 멀티포인트 저전압 차동 시그널링(M-LVDS; multipoint-low voltage differential signaling) 링크들을 포함하는,
    제어 디바이스.
  14. 제12항에 있어서,
    상기 복수의 프로그래밍가능 논리 회로들(10)을 링크하도록 구성된 광섬유 통신 네트워크(92)를 포함하는,
    제어 디바이스.
  15. 제14항에 있어서,
    상기 복수의 프로그래밍가능 논리 회로들(10) 중 마스터 프로그래밍가능 논리 회로(10a)는 클럭에 연결되도록 구성되고, 상기 광섬유 통신 네트워크(92)에 의해 상기 복수의 프로그래밍가능 논리 회로들(10) 중 다른 프로그래밍가능 논리 회로들을 동기화시키도록 구성되는,
    제어 디바이스.
  16. 제15항에 있어서,
    상기 마스터 프로그래밍가능 논리 회로(10a)는 또한 상기 통신 버스(70)에 의해 상기 보조 모듈들을 동기화시키도록 구성되는,
    제어 디바이스.
  17. 제11항에 있어서,
    상기 복수의 프로그래밍가능 논리 회로들(10)은 동일한 랙(82)에 하우징되는,
    제어 디바이스.
  18. 제11항에 있어서,
    상기 복수의 프로그래밍가능 논리 회로들 중 상기 프로그래밍가능 논리 회로들(10)은 적어도 2개의 별개의 랙들(90A, 90B, 90C)에서 분리되는,
    제어 디바이스.
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