KR102469704B1 - 경사진 측면을 가지는 마이크로 디스플레이의 화소 - Google Patents

경사진 측면을 가지는 마이크로 디스플레이의 화소 Download PDF

Info

Publication number
KR102469704B1
KR102469704B1 KR1020200049352A KR20200049352A KR102469704B1 KR 102469704 B1 KR102469704 B1 KR 102469704B1 KR 1020200049352 A KR1020200049352 A KR 1020200049352A KR 20200049352 A KR20200049352 A KR 20200049352A KR 102469704 B1 KR102469704 B1 KR 102469704B1
Authority
KR
South Korea
Prior art keywords
pixel
sub
type semiconductor
semiconductor layer
inclined surface
Prior art date
Application number
KR1020200049352A
Other languages
English (en)
Other versions
KR20210131496A (ko
Inventor
김진모
이성수
Original Assignee
주식회사 썬다이오드코리아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 썬다이오드코리아 filed Critical 주식회사 썬다이오드코리아
Priority to KR1020200049352A priority Critical patent/KR102469704B1/ko
Priority to US17/234,782 priority patent/US11611016B2/en
Publication of KR20210131496A publication Critical patent/KR20210131496A/ko
Application granted granted Critical
Publication of KR102469704B1 publication Critical patent/KR102469704B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

측면으로 배출되는 광을 최소화할 수 있는 마이크로 디스플레이의 단위 화소가 개시된다. 수직 적층 구조를 가지는 단위 화소의 측면은 식각되고, 일정한 경사각을 가진다. 경사각에 의해 측면으로 향하는 광은 반사되고, 성장면 또는 성장 기판의 표면에 수직한 방향으로 광은 배출된다.

Description

경사진 측면을 가지는 마이크로 디스플레이의 화소{Pixel of Micro Display having Inclined Side}
본 발명은 마이크로 디스플레이의 화소 구조에 관한 것으로 더욱 상세하게는 경사진 측면을 가지고, 화소의 측면으로 광의 배출이 최소화될 수 있는 마이크로 디스플레이의 화소에 관한 것이다.
마이크로 디스플레이는 웨이퍼 상태로 제작된 발광 다이오드를 각각의 화소로 분할하고, 분할된 화소들을 재조립하여 구현된 디스플레이이다. 즉, 마이크로 디스플레이의 제작공정은 화소용 웨이퍼의 제작, 발광 다이오드 웨이퍼를 화소로 분리 및 디스플레이 기판으로의 전사 공정을 가진다. 즉, 적색, 녹색, 청색의 화소들은 각각의 고유한 기판들 상에 통상의 LED 제작 공정을 통해 제작된다. 제작된 웨이퍼들은 각각의 서브 화소들로 분리되고, 서브 화소들은 이송 및 전사 공정을 거쳐 디스플레이 기판에 적용된다.
따라서, 마이크로 디스플레이에서 하나의 화소는 적색, 녹색 및 청색 발광 다이오드들의 조합으로 구성되며, 이들 각각의 발광 다이오드들은 상호 인접한 위치에 배치되어 하나의 화소를 구성한다.
상기 마이크로 디스플레이의 화소 구조는 적용에 몇 가지 장애요인들을 가진다. 즉, 까다로운 전사공정으로 인해 디스플레이로의 제작에 어려움이 있으며, 서브 화소들 사이의 이격공간이 과도하게 커지는 문제와 불량 화소가 발생될 경우, 제작공정에서 이를 수리하기가 매우 곤란하다는 문제가 있다.
상술한 문제점을 해결하기 위해 본 발명의 발명자들은 대한민국 출원특허 제10-2019-0164263호에서 수직 적층 구조를 가지는 마이크로 디스플레이의 화소 구조를 제안한 바 있다.
상기 적층 구조는 적색, 녹색, 청색의 서브 화소들을 하나의 수직 적층 구조에 실현한 것으로 하나의 화소가 차지하는 면적이 각각의 서브 화소들이 차지하는 면적과 동일하여 용이한 전사 공정이 구현될 수 있고, 불량 화소의 발생시 수리의 용이성을 획득할 수 있다.
다만, 각각의 화소들 사이는 블랙 매트릭스 등이 도입될 필요가 있다. 블랙 매트릭스가 도입되더라도 발광 다이오드의 측면으로 배출되는 광의 반사는 이루어지지 않으며, 블랙 매트릭스에 흡수되는 문제가 발생한다. 따라서, 인가되는 전력에 비해 화소의 전면으로 배출되는 광은 측면으로 배출되는 광에 의해 감소되는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는 단위 화소의 측면으로 배출되는 광을 최소화 할 수 있는 마이크로 디스플레이의 단위 화소를 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명은, 성장 기판 상에 형성된 청색광을 발광하는 제1 서브 화소; 상기 제1 서브 화소 상에 형성되고, 상기 제1 서브 화소로의 누설 전류를 차단하기 위한 제1 전류 차단층; 상기 제1 전류 차단층 상에 헝성되고, 녹색광을 발광하는 제2 서브 화소; 상기 제2 서브 화소 상에 형성되고, 상기 제2 서브 화소로의 누설 전류를 차단하기 위한 제2 전류 차단층; 및 상기 제2 전류 차단층 상에 형성되고, 적색광을 형성하기 위한 제3 서브 화소를 포함하고, 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소의 경사면은 상기 성장 기판과 수직한 직선에 대해 경사각을 가지고, 상기 서브 화소들에서 형성된 광이 상기 경사면으로 입사될 때, 상기 경사면에서 반사되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소를 제공한다.
또한, 본 발명의 기술적 과제는, 성장 기판 상에 형성된 청색광을 발광하는 제1 서브 화소; 상기 제1 서브 화소 상에 형성되고, 상기 제1 서브 화소로의 누설 전류를 차단하기 위한 제1 전류 차단층; 상기 제1 전류 차단층 상에 헝성되고, 녹색광을 발광하는 제2 서브 화소; 상기 제2 서브 화소 상에 형성되고, 상기 제2 서브 화소로의 누설 전류를 차단하기 위한 제2 전류 차단층; 및 상기 제2 전류 차단층 상에 형성되고, 적색광을 형성하기 위한 제3 서브 화소를 포함하고, 상기 제2 서브 화소 및 상기 제3 서브 화소를 관통하는 비아 홀이 형성되며, 상기 비아 홀의 측면에는 내부 경사면이 형성되고, 상기 내부 경사면은 경사각을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소의 제공을 통해서도 달성된다.
상술한 본 발명에 따르면, 단위 화소의 측면은 하부의 성장 기판의 표면에 대해 일정한 경사각을 가진다. 경사각을 통해 단위 화소의 상부에 형성된 활성층의 단면적은 하부에 형성된 활성층의 단면적에 비해 작게 설정된다. 활성층에서 형성된 광이 단위 화소의 측면으로 배출되는 확률은 감소하며, 성장 기판에 수직 방향으로 배출되는 확률은 크게 증가한다. 이를 통해 단위 화소의 광효율을 증가시킬 수 있다.
또한, 본 발명에서는 하나의 단위 화소 내에 비아 홀이 형성되고, 비아 홀에 의해 단위 화소의 내부 측벽은 일정한 경사각을 가진다. 내부 측벽에 의해 형성된 경사각을 통해 측면으로 배출되는 광은 최소화되며, 아래 방향으로의 광배출 효율은 증가된다. 또한, 발광 동작에 의해 발생되는 열은 내부에 형성된 비아 홀을 통해 용이하게 배출되고, 단위 화소의 신뢰성도 향상된다.
또한, 서브 화소들 사이 또는 단위 화소들 사이에 색번짐을 방지하기 위해 사용되는 블랙 매트릭스가 요구되지 않거나, 최소한으로 요구될 수 있다. 특히, 매우 적은 양의 블랙 매트릭스가 사용될 수 있다 하더라도, 단위 화소들 사이에 조밀한 간격을 형성할 수 있으며, 이를 통해 높은 해상도를 가진 디스플레이를 제작할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 단위 화소들의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 단위 화소의 광학적 거동을 설명하기 위한 개념도이다.
도 3는 본 발명의 제1 실시예에 따라 상기 도 1의 단위 화소들의 등가 회로도이다.
도 4 및 도 5는 본 발명의 제1 실시예에 따라 상기 도 1의 단위 화소의 제작 공정을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제2 실시예에 따른 단위 화소의 상부 평면도들이다.
도 7은 본 발명의 제2 실시예에 따라 상기 도 6의 단위 화소를 AA' 방향으로 절단한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 단위 화소들의 단면도이다.
도 1을 참조하면, 성장 기판(10) 상에 2개의 단위 화소들(11, 12)이 배치된다. 각각의 단위 화소들(11, 12)은 상호 동일한 구조와 형상을 가진다. 이하 하나의 단위 화소(11)를 설명한다.
단위 화소(11)는 성장 기판(10) 상에 제1 서브 화소(100), 제1 전류 차단층(200), 제2 서브 화소(300), 제2 전류 차단층(400) 및 제3 서브 화소(500)를 가진다.
제1 서브 화소(100)는 성장 기판(10) 상에 형성되고, 청색광을 형성함이 바람직하다. 청색광의 형성을 위해 제1 n형 반도체층(110), 제1 활성층(120) 및 제1 p형 반도체층(130)이 형성된다.
먼저, 성장 기판(10) 상에 제1 n형 반도체층(110)이 형성된다. 상기 제1 n형 반도체층(110)은 GaN 재질이며, Si로 도핑됨이 바람직하다. 제1 n형 반도체층(110)은 인접한 단위 화소(12)에 공통으로 사용되는 공통 전극으로 작용한다. 즉, 개시된 복수개의 단위 화소들(11, 12)은 제1 n형 반도체층(110)을 공유한다.
제1 n형 반도체층(110) 상에는 제1 활성층(120)이 구비되며, 제1 활성층(120)은 청색광을 발광할 수 있는 InGaN 재질을 가지는 다중양자우물 구조를 가진다. 또한, 상기 제1 활성층(120) 상에는 제1 p형 반도체층(130)이 형성되며, 제1 p형 반도체층(130)은 GaN 재질에 Mg가 도판트로 이용됨이 바람직하다.
제1 p형 반도체층(130) 상에는 제1 전류 차단층(200)이 형성된다. 또한, 제1 p형 반도체층(130)과 제1 전류 차단층(200) 사이에는 제1 터널 접합층(140) 및 제1 컨택층(150)이 추가로 형성될 수 있다. 제1 p형 반도체층(130) 상에는 제1 터널 접합층(140)이 형성될 수 있다. 상기 제1 터널 접합층(140)은 제1 p형 반도체층(130) 상에 형성된 제1 고농도 p형 반도체층(141) 및 제1 고농도 n형 반도체층(142)을 가진다. 또한, 제1 터널 접합층(140) 상에는 n형 반도체층으로 구성된 제1 컨택층(150)이 형성된다.
특히, 제1 터널 접합층(140)은 제1 활성층(120)의 관점에서 역방향 바이어스가 인가되는 상태이다. 고농도로 도핑된 2개의 반도체층들(141, 142)에 역방향 바이어스가 인가되며 터널 접합에 따른 터널링 현상이 발생되며, 이를 통해 제1 활성층(120)에 공급되는 전류는 고르게 분산될 수 있다. 특히, 높은 전도도를 가지는 제1 고농도 n형 반도체층(142)은 고르게 전류를 분산하며, 등전위를 형성하고, 터널링 현상에 의해 분산된 전류는 제1 활성층(120)에 공급될 수 있다.
제1 서브 화소(100) 상에 형성되는 제1 전류 차단층(200)은 p형의 도전형을 가질 수 있으며, Fe가 도핑된 GaN 또는 SiO2 등의 부도체로 형성될 수도 있다. 상기 제1 전류 차단층(200)은 p형의 GaN 재질로 형성됨이 바람직하다. 이는 MOCVD의 연속공정을 고려하여 하부의 제1 컨택층(150)을 성장의 모재로 활용하기 위한 것이며, n형의 GaN으로 형성되는 제1 컨택층(150)을 통해 제1 활성층(120)에 전류를 공급하기 위한 바이어스가 인가된다. 제1 전류 차단층(200)에 의해 제1 서브 화소(100) 및 제2 서브 화소(300)로 흐를 수 있는 누설 전류는 차단된다.
제1 전류 차단층(200) 상에는 제2 서브 화소(300)가 형성된다. 상기 제2 서브 화소(300)는 녹색광을 형성함이 바람직하다. 녹색광을 형성하기 위해 제2 서브 화소(300)는 제2 p형 반도체층(330), 제2 활성층(340) 및 제2 n형 반도체층(350)을 가진다.
제2 p형 반도체층(330) 및 제2 n형 반도체층(350)은 GaN 단결정 재질로 구성되며, 제2 n형 반도체층(350)은 Si를 도판트로 이용하고, 제2 p형 반도체층(330)은 Mg를 도판트로 이용함이 바람직하다. 또한, 제2 활성층(340)은 InGaN 재질을 가지는 다중양자우물 구조를 가지며, 우물층에 함유되는 In의 분율은 제1 활성층(120)의 우물층에 함유되는 In의 분율보다 크게 설정됨이 바람직하다.
또한, 제1 전류 차단층(200)과 제1 p형 반도체층(330) 사이에는 제2 컨택층(310) 및 제2 터널 접합층(320)이 더 형성될 수 있다. 제2 컨택층(310)은 제1 컨택층(150)과 동일 재질로 n타입의 GaN으로 형성됨이 바람직하다. 또한, 제2 컨택층(310) 상부에는 제2 터널 접합층(320)이 형성된다. 하부의 제2 컨택층(310)과 상부의 제2 p형 반도체층(330) 사이에 역바이어스 상태를 구현하기 위해 제2 터널 접합층(320)은 제2 고농도 n형 반도체층(321) 및 제2 고농도 p형 반도체층(322)이 순차 형성된 구조를 가진다.
특히, 제2 컨택층(310)은 제2 활성층(340)에 전류를 공급하기 위해 바이어스가 인가된다.
제2 터널 접합층(320) 상에는 제2 p형 반도체층(330), 제2 활성층(340) 및 제2 n형 반도체층(350)이 순차적으로 적층된다.
또한, 상술한 제2 서브 화소(300) 상에는 제2 전류 차단층(400)이 형성된다. 상기 제2 전류 차단층(400)은 절연성 접착제 또는 Fe가 도핑된 GaN으로 형성될 수 있다. 또한, 상기 제2 전류 차단층(400)은 Mg가 도핑된 GaN일 수 있다. 만일 , Mg가 도핑된 GaN으로 제2 전류 차단층(400)이 형성된 경우, 하부의 제2 n형 반도체층(350)과 역바이어스 상태를 구현하여 제2 n형 반도체층(350)으로부터 흐르는 전류가 차단된다. 상술한 구성에 따라 제2 전류 차단층(400)은 제2 서브 화소(300) 또는 제3 서브 화소(500)로 흐를 수 있는 누설 전류를 차단한다.
제2 전류 차단층(400)이 절연성 접착제로 형성되는 경우는, 제3 서브 화소(500)는 별도의 다른 성장 기판에서 제작된 후, 절연성 접착제를 통해 접합됨이 바람직하다. 예컨대, GaAs 기판 상에 제3 n형 반도체층(530), 제3 활성층(520) 및 제3 p형 반도체층(510)이 순차적으로 형성된다. 제3 n형 반도체층(530) 및 제3 p형 반도체층(510)은 AlInGaP 재질을 가지며, 제3 n형 반도체층(530)은 Si을 도판트로 이용하고, 제3 p형 반도체층(510)은 Mg를 도판트로 이용한다. 또한, 제3 활성층(520)은 AlInGaP 재질을 가지되, In의 분율의 조절을 통해 적색광을 구현한다. 별도의 성장 기판 상에 형성된 제3 서브 화소(500)는 절연성 접착제 상에 접착되고, 이후의 공정에서 GaAs 재질의 성장 기판은 별도의 산성 용액에 용해되어 제거될 수 있다. 이를 통해 제2 전류 차단층(400) 상에 제3 서브 화소(500)는 형성될 수 있다.
또한, 제2 전류 차단층(400)이 Fe가 도핑된 GaN인 경우, 통상의 MOCVD 공정을 통해 GaN 재질의 제3 p형 반도체층(510), 제3 활성층(520) 및 제3 n형 반도체층(530)이 형성될 수 있다. 즉, 제2 전류 차단층(400) 상에 제3 p형 반도체층(510)이 형성되고, 제3 p형 반도체층(510) 상에는 InGaN 재질을 가지는 다중양자우물 구조의 제3 활성층(520)이 형성되며, 제3 활성층(520) 상에는 제3 p형 반도체층(530)이 형성된다. 또한, 실시의 형태에 따라 제2 전류 차단층(400) 상에는 제3 n형 반도체층(530), 제3 활성층(520) 및 제3 p형 반도체층(510)의 순서로 형성될 수도 있다.
상기 도 1에서 제1 n형 반도체층(110), 제2 n형 반도체층(350) 및 제3 n형 반도체층(530)은 적절한 수단을 통해 상호간에 전기적으로 단락된다. 예컨대, 최상층의 막질에서 식각을 통해 제1 n형 반도체층(110), 제2 n형 반도체층(350) 및 제3 n형 반도체층(530)까지 도달하는 홀을 형성하고, 홀을 통해 금속물을 매립하여 콘택홀들을 형성한다. 물론 콘택홀들의 측면은 절연물로 코팅되고, 콘택홀의 말단은 각각의 n형 반도체층들(110, 350, 530)과 전기적으로 연결되어야 하므로 절연물은 제거된 상태이다. 또한, 최상층의 막질 표면에 콘택홀들과 전기적으로 연결되도록 금속 배선의 형성을 통해 제1 n형 반도체층(110), 제2 n형 반도체층(350) 및 제3 n형 반도체층(530)은 상호 전기적으로 단락된 상태를 구현한다.
또한, 제1 컨택층(150), 제2 컨택층(310) 및 제3 p형 반도체층(510) 상에는 개별적인 전극이 형성되어 3개의 분리된 양극들을 형성한다.
상술한 구조에서 인접한 화소들은 제1 n형 반도체층(110)을 공유한다. 따라서, 인접한 모든 화소들의 제1 n형 반도체층, 제2 n형 반도체층 및 제3 n형 반도체층은 완전히 상호간에 전기적으로 단락된 상태이다.
또한, 각각의 화소(11, 12)는 성장 기판(10)의 평면의 수직선으로부터 24° 내지 29°의 경사각 θ를 가진다. 즉, 제1 서브 화소(100), 제2 서브 화소(300) 및 제3 서브 화소(500)가 이루는 대략 일직선의 측면은 성장 기판(10)의 수직선과 24° 내지 29°의 경사각 θ를 가진다.
도 2는 본 발명의 제1 실시예에 따른 단위 화소의 광학적 거동을 설명하기 위한 개념도이다.
도 2를 참조하면, 단위 화소(11)가 성장 기판(10) 또는 하부의 제1 n형 반도체층(110)의 표면의 수직선과 이루는 각도는 경사각 θ이다. 또한, 특정의 활성층으로부터 형성된 광이 측면을 향할 때, 단위 화소(11)의 측면에 입사되는 입사각도 θ가 된다. 또한, 활성층이 GaN 재질인 경우, 절대 굴절율은 2.4이며, 활성층이 AlInGaP 재질인 경우, 절대 굴절율은 3.3이다.
GaN 재질에서 전반사가 일어나는 입사각 θ는 25°이며, AlInGaP 재질에서 전반사가 일어나는 입사각 θ는 18°이다. 즉, 입사각이 전반사가 일어나는 입사각보다 크면 대부분의 광은 전반사가 일어나고, 활성층에서 형성된 광은 단위 화소(11)의 측면으로 배출되지 않고, 반사되어 단위 화소(11)의 상부 표면 또는 하부 표면으로 배출될 수 있다.
특히, 본 발명에서 단위 화소(11)는 성장 기판(10)의 평면의 수직선으로부터 24° 내지 29°의 경사를 가지므로 상기 경사각이 활성층에서 단위 화소의 측면을 향하는 입사각이 된다. 따라서, 활성층에서 형성된 광의 대부분은 반사되어 측면으로 배출되는 광의 소모는 최소화될 수 있다.
도 3는 본 발명의 제1 실시예에 따라 상기 도 1의 단위 화소들의 등가 회로도이다.
도 3을 참조하면, 단위 화소(11)는 3개의 서브 화소들(R, G, B)로 구성된다. 각각의 서브 화소들(R, G, B)은 다이오드로 표현된다. 특히, 다이오드의 음극은 공통 연결된다. 공통 연결된 음극은 상기 도 1의 제1 n형 반도체층과 등치이다. 단위 화소(11)의 음극은 인접한 단위 화소(12)의 음극에 전기적으로 연결되며, 모든 단위 화소들의 음극에 공통 연결됨이 바람직하다. 특히, 상기 음극은 접지 상태임이 바람직하다.
또한, 서브 화소들(R, G, B)의 3개의 양극 단자들에는 서브 화소의 밝기를 결정하는 전압이 인가된다. 양극 단자들에 인가되는 전압은 각각의 서브 화소들에 개별적으로 인가된다.
상술한 구조를 통해 마이크로 디스플레이는 단위 화소들의 휘도와 컬러를 제어할 수 있으며, 디스플레이 동작을 구현할 수 있다.
도 4 및 도 5는 본 발명의 제1 실시예에 따라 상기 도 1의 단위 화소의 제작 공정을 설명하기 위한 단면도들이다.
도 4를 참조하면, MOCVD 공정을 이용하여 성장 기판(10) 상에 제1 서브 화소(100), 제1 전류 차단층(200), 제2 서브 화소(300), 제2 전류 차단층(400) 및 제3 서브 화소(500)를 형성한다. 서브 화소들(100, 300, 500)의 각각의 상세한 구성은 상기 도 1에서 설명된 바와 동일하다.
또한, 제3 서브 화소(500)가 AlInGaP 재질을 가지는 경우, MOCVD 공정과 화소 접합 공정이 사용된다. 즉, MOCVD 공정을 통해 제1 서브 화소(100), 제1 전류 차단층(200) 및 제2 서브 화소(300)를 형성한다. 또한, 다른 성장 기판을 이용하여 제3 서브 화소(500)를 형성한다. 다른 성장 기판은 GaAs일 수 있다. 이후 제3 서브 화소(500)는 제2 서브 화소(300) 상에 접착제를 통해 접합된다. 상기 접착제는 제2 전류 차단층(400)으로 기능한다. 제3 서브 화소(500)가 제2 서브 화소(300) 상에 접합되면, GaAs 기판은 제거되어 상기 도 4에 개시된 적층 구조가 형성된다.
이어서, 제3 서브 화소(500) 상에 마스크 패턴(600)이 형성된다. 상기 마스크 패턴(600)은 식각 마스크로 작용한다. 마스크 패턴(600)은 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있으며, 이후의 식각 공정에서 물성을 유지할 수 있는 재질이라면 어느 재질이라도 사용가능하다 할 것이다. 따라서, 상술한 마스크 패턴(600)의 재질 이외에 Cr 재질의 마스크 패턴(600)도 사용가능며, 포토레지스트도 사용가능하다 할 것이다.
도 5를 참조하면, 도 4의 구조물에 대해 ICP(Inductively Coupled Plasma)-RIE(Reactive Ion Etching)를 이용한 식각이 수행된다. 즉, 유도결합 플라즈마 소스를 이용하여 반응성 이온 식각이 수행된다.
플라즈마 소스로는 BCl3/Cl2가 이용된다. 플라즈마 소스인 BCl3/Cl2의 몰 비율에 따라 화학적 식각 또는 물리적 식각의 특성이 발현된다. 화학적 식각이라 함은 플라즈마 소스가 대상물과 접촉하여 화학적 계면 반응에 따라 식각을 수행함을 지칭하며, 물리적 식각이라 함은 대상물의 상부 및 하부를 통해 인가되는 전계에 의해 플라즈마 소스가 대상물을 제거함을 지칭한다. 통상적으로 화학적 식각이 우월하면 결정구조의 특정면을 따라서 식각이 수행되는 특징이 있으며, 물리적 식각이 우월하면 대상물이 수직한 프로파일을 가지도록 식각되는 특징이 있다.
플라즈마 소스를 구성하는 BCl3/Cl2에서 BCl3 가스는 견고한 원자간 결합으로 인해 낮은 반응성을 가지며, 물리적 식각에 사용된다. 또한, Cl2는 육방정계 구조의 GaN 또는 AlInGaP의 특정 결정면에서 식각이 활성화되므로 화학적 식각에 사용된다.
본 실시예에서 BCl 3 : Cl2의 몰비는 0.2:0.8 내지 0:1의 비율을 가짐이 바람직하다. 상기 몰비가 0.2:0.8 미만이면 BCl3의 분율이 증가하여 물리적 식각이 작용하여 반극성면 이외에 수직으로 식각되는 영역이 나타난다. 또한, 플라즈마 소스 내에서 Cl2의 몰비가 매우 높으므로 ICP-RIE에서 화학적 식각이 우월하다. 화학적 식각을 통해 서브 화소들(100, 300, 500)의 반극성면이 노출되는 식각이 일어난다. 즉, 단위 화소(11, 12)의 측면에는 (10-10)면이 노출된다. 예컨대, GaN의 경우, Ga와 N가 동시에 드러나는 (10-10)면이 노출된다.
이론적으로 (10-10)면은 (0001)면을 상부 표면으로 가지는 성장 기판(10)과 28°의 경사각을 가진다. 그러나, 실제 식각에서는 24° 내지 29°의 경사각을 가지고 형성된다.
상술한 공정을 통해 단위 화소들(11, 12)의 분리동작이 수행된다. 다만, 식각 시간의 조절 등을 통해 하부의 제1 n형 반도체층(110)은 노출되거나, 일부 잔류하도록 식각됨이 바람직하다. 이를 통해 제1 n형 반도체층(110)은 공통 음극으로 사용가능해진다. 이어서, 상부의 마스크 패턴(600)을 제거하면 도 1의 구조물을 얻을 수 있다.
제2 실시예
도 6은 본 발명의 제2 실시예에 따른 단위 화소의 상부 평면도들이다.
도 6을 참조하면, 단위 화소(11)의 최상층에는 제3 서브 화소가 배치된다. 또한, 단위 화소(11)의 내부는 비아 홀(15)이 형성된다. 비아 홀(15)을 통해 내부 경사면(13)이 노출된다. 또한, 단위 화소(11)의 외곽에도 제1 실시예에 개시된 바대로 외부 경사면(14)이 노출된다. 경사면들(13, 14)의 형성은 상기 도 5에서 설명된 바대로 ICP-RIE 에 따른 결과이다. 또한, 비아 홀(15)은 ICP-RIE에 의해 제3 서브 화소, 제2 전류 차단층, 제2 서브 화소, 제1 전류 차단층을 관통하고, 제1 서브 화소의 일부를 관통하여 하부의 제1 n형 반도체층(110)을 노출시킨다.
또한, 다양한 형태의 단위 화소가 형성가능하다. 예컨대 도 6(a)와 같이 비아 홀(15)은 원형의 형상을 가질 수 있으며, 도 6(b)와 같이 비아 홀(15)은 직사각형 또는 타원형의 형상을 가질 수 있다. 또한, 비아 홀(15)을 통해 하부의 제1 n형 반도체층(110)이 노출된다.
도 7은 본 발명의 제2 실시예에 따라 상기 도 6의 단위 화소를 AA' 방향으로 절단한 단면도이다.
도 6 및 도 7을 참조하면, 상기 단위 화소(11)는 상부 표면으로부터 하부의 제1 n형 반도체층(110)까지 비아 홀(15)이 형성된다. 특히, 상기 비아 홀(15)은 상기 도 1에서 개시된 경사각을 가지고 형성된다.
또한, 본 실시예의 단위 화소(11)의 적층 구조는 성장 기판(10) 상에 형성된 제1 서브 화소(100), 제1 전류 차단층(200), 제2 서브 화소(300), 제2 전류 차단층(400) 및 제3 서브 화소(500)를 가진다. 각각의 서브 화소들(100, 300, 500) 및 전류 차단층들(200, 400)의 구성은 제1 실시예의 도 1에서 설명된 바와 동일하다. 따라서, 중복된 설명을 회피하고, 본 실시예가 제1 실시예와 차이점을 가지는 부분을 중점적으로 설명키로 한다.
상기 도 6 및 도 7에서 하나의 단위 화소(11)에는 적어도 하나의 비아 홀(15)이 구비된다. 비아 홀(15)을 정의하는 단위 화소(11)의 내부 경사면(13)은
Figure 112020041926233-pat00001
의 경사각을 가진다. 상기 경사각
Figure 112020041926233-pat00002
는 성장 기판(10) 또는 제1 n형 반도체층(110)의 표면의 수직선과 단위 화소(11)의 내부 경사면(13) 또는 외부 경사면(14)이 이루는 각도로 정의된다. 비아 홀(15)을 정의하는 단위 화소(11)의 내부 경사면(13)이 가지는 경사각
Figure 112020041926233-pat00003
는 24° 내지 29°의 값을 가진다. 또한, 상기 내부 경사면(13)의 경사각과 외부 경사면(14)의 경사각은 서로 동일함이 바람직하다.
비아 홀(15)은 단위 화소(11)의 내부에 형성되고, 비아 홀(15)을 정의하는 내부 경사면(13)은 경사각
Figure 112020041926233-pat00004
를 가진다. 따라서, 비아 홀(15)을 향하는 광의 대부분은 내부 경사면(13)에서 전반사되어 아래 방향으로의 높은 광 배출 효율을 얻을 수 있다.
또한, 발광 동작의 수행에 의해 단위 화소(11)에서 발생되는 열은 비아 홀(15)을 통해 외부로 용이하게 배출될 수 있다.
또한, 상기 도 6에서 비아 홀은 원형, 직사각형 또는 타원형으로 형성됨이 바람직하다. 이는 상기 도 4에 개시된 마스크 패턴의 형상에 따라 달라진다. 마스크 패턴이 원형의 홀을 가지는 경우, 형성되는 비아 홀은 원형이 되며, 제3 활성층의 면적이 제2 활성층의 면적보다 작게 설정되고, 제2 활성층의 면적이 제1 활성층의 면적보다 작게 설정된다.
즉, 성장 기판으로부터 상부로 갈수록 비아 홀의 단면적은 증가하는 양상을 가진다.
상술한 본 발명의 실시예들에 따르면, 단위 화소의 측면은 하부의 성장 기판의 표면에 대해 일정한 경사각을 가진다. 경사각을 통해 단위 화소의 상부에 형성된 활성층의 단면적은 하부에 형성된 활성층의 단면적에 비해 작게 설정된다. 활성층에서 형성된 광이 단위 화소의 측면으로 배출되는 확률은 감소하며, 성장 기판에 수직 방향으로 배출되는 확률은 크게 증가한다. 이를 통해 단위 화소의 수직방향의 광 배출 효율을 증가시킬 수 있다.
또한, 본 발명에서는 하나의 단위 화소 내에 비아 홀이 형성되고, 비아 홀에 의해 단위 화소의 내부 측벽은 일정한 경사각을 가진다. 내부 측벽에 의해 형성된 경사각을 통해 측면으로 배출되는 광은 최소화되며, 수직방향의 광 배출 효율은 증가된다. 또한, 발광 동작에 의해 발생되는 열은 내부에 형성된 비아 홀을 통해 용이하게 배출되고, 단위 화소의 신뢰성도 향상된다.
10 : 성장 기판 100 : 제1 서브 화소
200 : 제1 전류 차단층 300 : 제2 서브 화소
400 : 제2 전류 차단층 500 : 제3 서브 화소

Claims (15)

  1. 성장 기판 상에 형성된 청색광을 발광하는 제1 서브 화소;
    상기 제1 서브 화소 상에 형성되고, 상기 제1 서브 화소로의 누설 전류를 차단하기 위한 제1 전류 차단층;
    상기 제1 전류 차단층 상에 헝성되고, 녹색광을 발광하는 제2 서브 화소;
    상기 제2 서브 화소 상에 형성되고, 상기 제2 서브 화소로의 누설 전류를 차단하기 위한 제2 전류 차단층; 및
    상기 제2 전류 차단층 상에 형성되고, 적색광을 형성하기 위한 제3 서브 화소를 포함하고,
    상기 제1 서브 화소의 경사면, 상기 제2 서브 화소의 경사면 및 상기 제3 서브 화소의 경사면을 연결한 일직선은 상기 성장 기판과 수직한 직선에 대해 24° 내지 29°의 경사각을 가지고, 상기 각각의 경사면은 (10-10)면을 노출시키며, 상기 서브 화소들에서 형성된 광이 상기 경사면으로 입사될 때, 상기 경사면에서 반사되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  2. 제1항에 있어서, 상기 제1 서브 화소는
    상기 성장 기판 상에 형성된 제1 n형 반도체층;
    상기 제1 n형 반도체층 상에 형성되고, 발광 동작을 수행하는 제1 활성층; 및
    상기 제1 활성층 상에 형성된 제1 p형 반도체층을 포함하고, 상기 제1 n형 반도체층은 인접한 다른 단위 화소들에 공유되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  3. 제2항에 있어서, 상기 제1 n형 반도체층은 접지되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  4. 제2항에 있어서, 상기 제1 서브 화소는
    상기 제1 p형 반도체층 상에 형성되고, 상기 제1 활성층에 균일한 전류를 공급하기 위한 제1 터널 접합층; 및
    상기 제1 터널 접합층 상에 형성되고, n형의 GaN을 가지는 제1 컨택층을 더 포함하는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  5. 삭제
  6. 제1항에 있어서, 상기 경사면들은 ICP-RIE에 의해 형성되며, 플라즈마 소스로는 BCl3 및 Cl2가 이용되는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  7. 제6항에 있어서, 상기 BCl3 : Cl2의 몰비는 0.2:0.8 내지 0:1인 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  8. 제1항에 있어서, 상기 제1 전류 차단층은 p형의 GaN을 가지는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  9. 성장 기판 상에 형성된 청색광을 발광하는 제1 서브 화소;
    상기 제1 서브 화소 상에 형성되고, 상기 제1 서브 화소로의 누설 전류를 차단하기 위한 제1 전류 차단층;
    상기 제1 전류 차단층 상에 헝성되고, 녹색광을 발광하는 제2 서브 화소;
    상기 제2 서브 화소 상에 형성되고, 상기 제2 서브 화소로의 누설 전류를 차단하기 위한 제2 전류 차단층; 및
    상기 제2 전류 차단층 상에 형성되고, 적색광을 형성하기 위한 제3 서브 화소를 포함하고,
    상기 제2 서브 화소 및 상기 제3 서브 화소를 관통하는 비아 홀이 형성되며, 상기 비아 홀의 측면에는 내부 경사면이 형성되고, 상기 내부 경사면은 24° 내지 29°의 경사각을 가지고, 상기 각각의 경사면은 (10-10)면을 노출시키고,
    상기 제1 서브 화소는
    상기 성장 기판 상에 형성된 제1 n형 반도체층;
    상기 제1 n형 반도체층 상에 형성되고, 발광 동작을 수행하는 제1 활성층; 및
    상기 제1 활성층 상에 형성된 제1 p형 반도체층을 포함하고,
    상기 제1 n형 반도체층은 인접한 다른 단위 화소들에 공유되며, 상기 비아 홀은 상기 제1 n형 반도체층을 노출시키는 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서, 상기 비아 홀은 원형, 사각형 또는 타원형의 형상을 가진 것을 특징으론 하는 마이크로 디스플레이의 단위 화소.
  13. 삭제
  14. 제9항에 있어서, 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소의 측면에는 외부 경사면이 형성되며, 상기 서브 화소들에서 형성된 광이 상기 외부 경사면으로 입사될 때, 상기 외부 경사면에서 반사되고, 상기 내부 경사면의 경사각과 상기 외부 경사면의 경사각은 서로 동일한 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
  15. 제9항에 있어서, 제1 서브 화소의 단면적은 상기 제2 서브 화소의 단면적 보다 크며, 상기 제2 서브 화소의 단면적은 상기 제3 서브 화소의 단면적보다 큰 것을 특징으로 하는 마이크로 디스플레이의 단위 화소.
KR1020200049352A 2020-04-23 2020-04-23 경사진 측면을 가지는 마이크로 디스플레이의 화소 KR102469704B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200049352A KR102469704B1 (ko) 2020-04-23 2020-04-23 경사진 측면을 가지는 마이크로 디스플레이의 화소
US17/234,782 US11611016B2 (en) 2020-04-23 2021-04-19 Pixel of micro display having inclined side

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200049352A KR102469704B1 (ko) 2020-04-23 2020-04-23 경사진 측면을 가지는 마이크로 디스플레이의 화소

Publications (2)

Publication Number Publication Date
KR20210131496A KR20210131496A (ko) 2021-11-03
KR102469704B1 true KR102469704B1 (ko) 2022-11-22

Family

ID=78222822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200049352A KR102469704B1 (ko) 2020-04-23 2020-04-23 경사진 측면을 가지는 마이크로 디스플레이의 화소

Country Status (2)

Country Link
US (1) US11611016B2 (ko)
KR (1) KR102469704B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090001389A1 (en) 2007-06-28 2009-01-01 Motorola, Inc. Hybrid vertical cavity of multiple wavelength leds
US20090078955A1 (en) * 2007-09-26 2009-03-26 Iii-N Technlogy, Inc Micro-Emitter Array Based Full-Color Micro-Display
JP2011223002A (ja) 2010-04-09 2011-11-04 Lg Innotek Co Ltd 発光素子、発光素子パッケージ及び照明装置
US20200127162A1 (en) 2017-08-08 2020-04-23 Facebook Technologies, Llc Parabolic vertical hybrid light emitting diode

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293625A (ja) * 1995-04-25 1996-11-05 Sumitomo Electric Ind Ltd 三原色発光素子およびその製造方法
KR100691177B1 (ko) * 2005-05-31 2007-03-09 삼성전기주식회사 백색 발광소자
KR102049384B1 (ko) * 2013-06-28 2019-11-28 엘지이노텍 주식회사 발광 소자, 발광 소자 패키지 및 발광 소자 구동 장치
CN104952995B (zh) * 2015-05-05 2017-08-25 湘能华磊光电股份有限公司 一种iii族半导体发光器件的倒装结构
DE102015108532A1 (de) * 2015-05-29 2016-12-01 Osram Opto Semiconductors Gmbh Anzeigevorrichtung mit einer Mehrzahl getrennt voneinander betreibbarer Bildpunkte
JP2018516466A (ja) * 2015-06-05 2018-06-21 オステンド・テクノロジーズ・インコーポレーテッド 多重活性層へのキャリア注入を選定した発光構造
KR102546307B1 (ko) * 2015-12-02 2023-06-21 삼성전자주식회사 발광 소자 및 이를 포함하는 표시 장치
US10985285B2 (en) * 2016-08-17 2021-04-20 The Regents Of The University Of California Methods for fabricating III-nitride tunnel junction devices
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
WO2019159313A1 (ja) * 2018-02-16 2019-08-22 日本碍子株式会社 白色光発生素子および照明装置
US11508876B2 (en) * 2018-12-31 2022-11-22 Seoul Viosys Co., Ltd. Light emitting device package and display device having the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090001389A1 (en) 2007-06-28 2009-01-01 Motorola, Inc. Hybrid vertical cavity of multiple wavelength leds
US20090078955A1 (en) * 2007-09-26 2009-03-26 Iii-N Technlogy, Inc Micro-Emitter Array Based Full-Color Micro-Display
JP2011223002A (ja) 2010-04-09 2011-11-04 Lg Innotek Co Ltd 発光素子、発光素子パッケージ及び照明装置
US20200127162A1 (en) 2017-08-08 2020-04-23 Facebook Technologies, Llc Parabolic vertical hybrid light emitting diode

Also Published As

Publication number Publication date
KR20210131496A (ko) 2021-11-03
US11611016B2 (en) 2023-03-21
US20210336083A1 (en) 2021-10-28

Similar Documents

Publication Publication Date Title
US8058663B2 (en) Micro-emitter array based full-color micro-display
WO2021017497A1 (zh) 显示面板、显示装置和显示面板的制作方法
KR101808715B1 (ko) 유기발광표시장치
US8217418B1 (en) Semi-polar semiconductor light emission devices
CN110534542B (zh) 一种集成发光Micro LED芯片及其制作方法
KR102364498B1 (ko) 수직으로 적층되고 공통 전극을 가지는 마이크로 디스플레이의 화소
KR102613051B1 (ko) 고해상도 디스플레이 장치
US12015103B2 (en) Micro light emitting diode display panel with option of choosing to emit light both or respectively of light-emitting regions
JP2023527907A (ja) モノリシックｌｅｄアレイ及びその前駆体
JP4978825B2 (ja) ツェナーダイオードの製造方法
KR20220160072A (ko) 모놀리식 전자 디바이스
KR102469704B1 (ko) 경사진 측면을 가지는 마이크로 디스플레이의 화소
KR100696445B1 (ko) 발광다이오드 디스플레이소자 및 그 제조 방법
KR20210044925A (ko) 마이크로 디스플레이의 화소 및 이의 제조방법
CN107808601B (zh) 一种微型发光二极管显示器结构及制作方法
KR20130087767A (ko) 발광 소자
US20230163107A1 (en) Optical projection device having a grid structure
KR102595061B1 (ko) 반도체 발광 소자, 이의 제조 방법, 및 이를 포함하는 디스플레이 장치
CN102130249A (zh) 超亮度发光二极管及其制作方法
WO2022067530A1 (zh) 发光二极管芯片、显示基板及其制作方法
US11705476B2 (en) Light emitting device
KR101026047B1 (ko) 발광소자 어레이 및 발광소자 어레이의 제조방법
KR20160081391A (ko) V-피트 전류분산 요소를 갖는 수직형 발광 다이오드 및 그 제조 방법
TW202347809A (zh) 微型ｌｅｄ結構和微型顯示面板
TW202347808A (zh) 微型ｌｅｄ結構和微型顯示面板

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant