KR102467848B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자를 제조하기 위하여, 도전 영역을 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 도전 영역에 접하는 금속막을 형성하고, 금속막 위에 콘택홀의 내벽을 덮는 도전성 배리어막을 형성한다. 도전성 배리어막을 실리사이드화 분위기에 노출시키면서 실리사이드화 분위기를 이용하여 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성한 후, 도전성 배리어막을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 처리하여 조성이 변화된 도전성 배리어막을 형성하고, 콘택홀을 채우는 금속 플러그를 형성한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 기판의 활성 영역에 연결되는 콘택 플러그를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자가 초고집적화되고, 전계효과 트랜지스터 (field effect transistor: FET)의 게이트 길이가 감소함에 따라, 수평형 (planar) MOSFET (metal oxide semiconductor FET)가 갖는 소자 특성의 한계를 극복하기 위하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 소자를 개발하기 위한 노력이 진행되고 있다. 또한, FinFET의 피쳐 사이즈(feature size)가 감소함에 따라 소스/드레인 영역과 상기 소스/드레인 영역에 연결되는 콘택 플러그와의 사이에서의 콘택 저항이 집적회로 소자의 기생 저항 (parasitic resistance)의 주된 요소로 작용하게 된다. 이에 따라, FinFET의 소스/드레인 영역과 콘택 플러그와의 사이에서의 콘택 저항을 최소화하기 위한 노력이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 콘택 플러그의 저항을 최소화할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 콘택 플러그의 저항을 최소화할 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 방향으로 연장되는 적어도 하나의 핀형(fin-type) 활성 영역을 가지는 기판과, 상기 적어도 하나의 핀형 활성 영역 위에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 일측에서 상기 적어도 하나의 핀형 활성 영역 중 일부 영역 위에 형성된 도전 영역과, 상기 도전 영역으로부터 상기 기판의 주면에 수직인 제3 방향으로 연장되는 콘택 플러그를 포함하고, 상기 콘택 플러그는 금속 플러그와, 상기 도전 영역 위에서 상기 금속 플러그의 측벽 및 저면을 포위하고 N-리치 금속 질화막으로 이루어지는 도전성 배리어막과, 상기 도전 영역과 상기 도전성 배리어막과의 사이에 개재된 금속 실리사이드막을 포함한다.
상기 도전성 배리어막은 N-리치 TiN 막으로 이루어질 수 있다.
상기 금속 플러그의 측벽 및 저면은 상기 도전성 배리어막에 접할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 금속 실리사이드막으로부터 상기 제3 방향으로 연장되고 상기 도전성 배리어막의 외부 측벽을 포위하는 금속막을 더 포함할 수 있다. 상기 금속막과 상기 금속 실리사이드막은 동일한 금속을 포함할 수 있다. 상기 도전성 배리어막은 상기 금속막 및 상기 금속 실리사이드막에 접할 수 있다.
상기 적어도 하나의 핀형 활성 영역에는 상기 적어도 하나의 핀형 활성 영역의 다른 영역의 상면보다 낮은 레벨의 상면을 가지는 핀 리세스가 형성될 수 있으며, 상기 도전 영역은 상기 핀 리세스 위에서 에피택셜 성장된 반도체층을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 게이트 라인과 상기 콘택 플러그와의 사이에서 상기 게이트 라인의 측벽을 덮는 절연 스페이서를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 절연 스페이서와 상기 콘택 플러그와의 사이에 개재된 절연막을 더 포함할 수 있다. 상기 절연 스페이서의 유전율은 상기 절연막의 유전율보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 적어도 하나의 핀형 활성 영역은 상호 평행하게 연장되는 복수의 핀형 활성 영역을 포함할 수 있다. 그리고, 상기 콘택 플러그는 상기 복수의 핀형 활성 영역의 위에서 상기 복수의 핀형 활성 영역과 교차하도록 연장될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 도전 영역을 가지는 기판 상에 절연막을 형성한다. 상기 절연막을 관통하여 상기 도전 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 상기 도전 영역에 접하는 금속막을 형성한다. 상기 금속막 위에 상기 콘택홀의 내벽을 덮는 도전성 배리어막을 형성한다. 상기 도전성 배리어막을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 상기 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막을 덮는 상기 도전성 배리어막을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 처리하여 조성이 변화된 도전성 배리어막을 형성한다. 상기 조성이 변화된 도전성 배리어막 위에 상기 콘택홀을 채우는 금속 플러그를 형성한다.
상기 도전성 배리어막을 형성하는 단계는 금속 대 질소의 원자비가 1:1인 금속 질화막을 형성하는 단계를 포함할 수 있다. 그리고, 상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 상기 금속 질화막 내의 질소 함량을 증가시키는 단계를 포함할 수 있다.
상기 도전성 배리어막을 형성하는 단계는 금속 대 질소의 원자비가 1:1인 금속 질화막을 형성하는 단계를 포함할 수 있다. 그리고, 상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 상기 도전성 배리어막 내에 불순물로서 존재하는 산소의 함량을 감소시키는 단계를 포함할 수 있다.
상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 질소 함유 가스, 수소 함유 가스, 또는 이들의 조합 가스의 분위기 하에서 상기 도전성 배리어막을 플라즈마 처리하는 단계를 포함할 수 있다.
상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 질소 함유 가스, 수소 함유 가스, 또는 이들의 조합 가스의 분위기 하에서 상기 도전성 배리어막을 열 처리하는 단계를 포함할 수 있다.
상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 상기 도전성 배리어막을 UV 복사선 (ultraviolet radiation)에 노출시키는 단계를 포함할 수 있다.
상기 금속 플러그를 형성하는 단계는 상기 조성이 변화된 도전성 배리어막 위에 금속 시드층을 형성하는 단계와, 상기 금속 시드층 위에서 상기 콘택홀을 채우는 금속 매립층을 형성하는 단계와, 상기 금속 시드층 및 상기 금속 매립층을 리플로우시키는 단계를 포함할 수 있다. 상기 금속 시드층이 형성된 후 상기 콘택홀 내에서 상기 조성이 변화된 도전성 배리어막의 일부가 상기 금속 시드층을 통해 노출되도록 상기 금속 시드층은 상기 도전성 배리어막 위에서 불연속적으로 연장되는 형상으로 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 금속 시드층을 형성한 후, 상기 금속 매립층을 형성하기 전에, 상기 금속 시드층이 형성된 결과물을 질소 함유 분위기, 수소 함유 분위기, 또는 이들의 조합 가스의 분위기 하에서 후처리하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 상기 후처리하는 단계는 상기 금속 시드층이 형성된 결과물을 플라즈마 처리하는 단계를 포함할 수 있다. 다른 일부 실시예들에서, 상기 후처리하는 단계는 상기 금속 시드층이 형성된 결과물을 다이렉트 플라즈마 (direct plasma)형태로 활성화된 가스를 이용하여 플라즈마 처리하는 단계를 포함할 수 있다. 또 다른 일부 실시예들에서, 상기 후처리하는 단계는 상기 금속 시드층이 형성된 결과물을 300 ∼ 1000 ℃의 온도 하에서 열 처리하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 도전성 배리어막을 형성한 후, 상기 금속 실리사이드막을 형성하기 전에, 상기 도전성 배리어막의 노출된 표면을 질소 함유 분위기, 수소 함유 분위기, 또는 이들의 조합 가스의 분위기 하에서 전처리하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 상기 전처리하는 단계는 상기 도전성 배리어막의 노출된 표면을 플라즈마 처리하는 단계를 포함할 수 있다. 다른 일부 실시예들에서, 상기 전처리하는 단계는 상기 도전성 배리어막의 노출된 표면을 다이렉트 플라즈마 형태로 활성화된 가스를 이용하여 플라즈마 처리하는 단계를 포함할 수 있다. 또 다른 일부 실시예들에서, 상기 전처리하는 단계는 상기 도전성 배리어막의 노출된 표면을 300 ∼ 1000 ℃의 온도 하에서 열 처리하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 N-리치 금속 질화막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 적어도 하나의 핀형(fin-type) 활성 영역 위에 게이트 라인과, 상기 게이트 라인의 양 측에 위치되는 복수의 소스/드레인 영역을 형성한다. 상기 적어도 하나의 핀형 활성 영역, 상기 게이트 라인, 및 상기 복수의 소스/드레인 영역을 덮는 절연막을 형성한다. 상기 절연막을 관통하여 상기 복수의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 상기 적어도 하나의 소스/드레인 영역에 접하는 금속막을 형성한다. 상기 금속막 위에 상기 콘택홀의 내벽을 덮는 도전성 배리어막을 형성한다. 상기 도전성 배리어막을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 상기 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성한다. 상기 금속 실리사이드막을 덮는 상기 도전성 배리어막을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 처리하여 조성이 변화된 도전성 배리어막을 형성한다. 상기 콘택홀 내에서 상기 조성이 변화된 도전성 배리어막의 일부를 덮는 금속 시드층을 형성한다. 상기 콘택홀 내에서 상기 금속 시드층을 통해 노출되는 상기 조성이 변화된 도전성 배리어막과 상기 금속 시드층을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 후처리한다. 상기 후처리된 금속 시드층 위에 상기 콘택홀을 채우는 금속 매립층을 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 조성이 변화된 도전성 배리어막을 형성하는 단계는 상기 도전성 배리어막을 플라즈마, 열, 및 UV 복사선 중 어느 하나에 노출시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 도전성 배리어막을 형성한 후, 상기 금속 실리사이드막을 형성하기 전에, 상기 도전성 배리어막의 노출된 표면을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 전처리하는 단계를 더 포함할 수 있다.
상기 전처리 단계 및 상기 후처리 단계 중 적어도 하나의 단계는 상기 콘택홀 내부에 노출된 표면들을 플라즈마, 열, 및 UV 복사선 중 어느 하나에 노출시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 핀형 활성 영역은 상호 평행하게 연장되는 복수의 핀형 활성 영역을 포함할 수 있으며, 상기 콘택홀을 형성하는 단계는 상기 콘택홀을 통해 상기 복수의 핀형 활성 영역 위에 형성된 복수의 소스/드레인 영역을 노출시키는 단계를 포함하고, 상기 금속막을 형성하는 단계에서 상기 금속막은 상기 복수의 핀형 활성 영역 위에 형성된 복수의 소스/드레인 영역에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법은 상기 금속 시드층 및 상기 금속 매립층을 어닐링하여 상기 금속 시드층 및 상기 금속 매립층을 리플로우시키는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서는 도전 영역을 가지는 기판 상에 절연막을 형성한다. 상기 절연막을 관통하여 상기 도전 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 상기 도전 영역에 접하는 금속막을 형성한다. 상기 금속막 위에 상기 콘택홀의 내벽을 덮는 도전성 배리어막을 형성한다. 상기 도전성 배리어막을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 상기 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성한다. 복수의 공정 챔버를 구비한 클러스터 툴(cluster tool)로 이루어지는 장치를 이용하여, 상기 복수의 공정 챔버 중에서 선택되는 제1 챔버 내에서 상기 금속 실리사이드막을 덮는 상기 도전성 배리어막을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 처리하여 조성이 변화된 도전성 배리어막을 형성한다. 상기 클러스터 툴로 이루어지는 장치를 이용하여, 상기 조성이 변화된 도전성 배리어막 위에 상기 콘택홀을 채우는 금속 플러그를 형성한다.
상기 제1 챔버는 플라즈마 처리 챔버, 열 처리 챔버, 또는 UV 처리 챔버일 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 금속막을 형성하는 단계와, 상기 도전성 배리어막을 형성하는 단계와, 상기 금속 실리사이드막을 형성하는 단계와, 상기 조성이 변화된 도전성 배리어막을 형성하는 단계 중 연속하는 적어도 2 개의 공정은 상기 복수의 공정 챔버를 이용하여 진공 파괴 없이 연속적으로 수행될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 조성이 변화된 도전성 배리어막을 형성하는 단계와 상기 금속 플러그를 형성하는 단계는 상기 복수의 공정 챔버를 이용하여 진공 파괴 없이 연속적으로 수행될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 금속 플러그를 형성하는 단계는 상기 조성이 변화된 도전성 배리어막 위에 금속 시드층을 형성하는 단계와, 상기 금속 시드층 위에서 상기 콘택홀을 채우는 금속 매립층을 형성하는 단계와, 상기 금속 시드층 및 상기 금속 매립층을 리플로우시키는 단계를 포함하고, 상기 금속 시드층을 형성하는 단계와, 상기 금속 매립층을 형성하는 단계와, 상기 리플로우 단계는 진공 파괴 없이 연속적으로 수행될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 콘택 플러그를 구성하는 도전성 배리어막과 그 위에 형성되는 금속 플러그와의 사이의 접착력이 우수하여, 이들 사이의 접착 불량으로 인한 보이드 발생을 억제할 수 있으며, 저저항의 신뢰성 높은 콘택 구조를 제공할 수 있다. 따라서, 소스/드레인 영역과 같은 도전 영역과 콘택 플러그와의 사이에서 콘택 저항이 감소될 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C - C' 선 단면도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들이다.
도 3a 내지 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 20a 내지 도 20c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21a 내지 도 21c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 21a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 21b는 도 21a의 B - B' 선 단면도이고, 도 21c는 도 21a의 C - C' 선 단면도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자 제조 장치의 주요 구성을 개략적으로 도시한 평면도이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자 제조 장치에 포함될 수 있는 공정 챔버의 주요 구성을 설명하기 위한 도면이다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자 제조 장치에 포함될 수 있는 다른 공정 챔버의 주요 구성을 설명하기 위한 도면이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 형성된 도전성 배리어막의 형성 공정 단계에 따라 측정된 저항 변화와, 도전성 배리어막 내에서의 산소 함량(oxygen content) 변화를 평가한 결과를 나타낸 그래프이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 집적회로 소자(100)의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C - C' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 제1 방향 (X 방향)으로 연장되는 핀형(fin-type) 활성 영역(FA)을 가지는 기판(110)을 포함한다. 도 1b에는 상기 핀형 활성 영역(FA)의 저면의 레벨이 점선(BL)으로 표시되어 있다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V 족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 기판(110)은 소정의 MOS 영역을 가질 수 있다. 예를 들면, 상기 기판(110)은 PMOS 영역 또는 NMOS 영역을 가질 수 있다.
상기 기판(110)상에서 상기 핀형 활성 영역(FA)의 저부 측벽은 소자분리막(112)으로 덮여 있으며, 상기 핀형 활성 영역(FA)은 기판(110)의 주면 (X-Y 평면)에 수직 방향 (Z 방향)을 따라 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 기판(110)상의 핀형 활성 영역(FA) 위에는 복수의 인터페이스막(116), 복수의 게이트 절연막(118), 및 복수의 게이트 라인(GL)이 상기 제1 방향 (X 방향)에 교차하는 제2 방향 (Y 방향)으로 이 연장되어 있다.
상기 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 상기 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)이 교차하는 지점에서 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
상기 복수의 인터페이스막(116), 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL) 각각의 양 측벽은 절연 스페이서(124)로 덮여 있다.
상기 절연 스페이서(124)는 유전 상수가 약 7 이하인 저유전율을 가지는 절연 물질로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "저유전율"은 7 보다 작은 유전율을 의미할 수 있다. 일부 실시예들에서, 상기 절연 스페이서(124)는 SiOCN, SiCN, SiBN, SiBCN, 또는 이들의 조합으로 이루어질 수 있다.
상기 복수의 인터페이스막(116)은 각각 핀형 활성 영역(FA)의 노출 표면을 산화시켜 얻어질 수 있는 것으로서, 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 유전율이 9 이하인 저유전 물질, 예를 들면 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리케이트, 또는 실리케이트와 위에서 예시된 저유전 물질들과의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈룸 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈룸 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 게이트 라인(GL)은 상기 게이트 절연막(118) 위에서 상기 핀형 활성 영역(FA) 각각의 상면 및 양 측면을 덮으면서 상기 핀형 활성 영역(FA)과 교차하는 방향으로 연장된다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 상기 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MGB)은 상기 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제2 금속 함유층(MGB)은 W 또는 Al을 포함할 수 있다.
다른 일부 실시예들에서, 상기 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), CVD (chemical vapor deposition), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 게이트 라인(GL)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 게이트 라인(GL)의 일측에서 상기 핀형 활성 영역(FA) 내에 소스/드레인 영역(120)이 형성되어 있다. 상기 소스/드레인 영역(120)은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역(120)은 불순물이 도핑된 반도체층으로 구성되는 불순물 확산 영역일 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 불순물이 도핑된 Si, 불순물이 도핑된 SiGe, 또는 불순물이 도핑된 SiC로 이루어질 수 있다.
상기 핀형 활성 영역(FA)의 일부 영역에는 상기 핀형 활성 영역(FA)의 다른 영역의 상면보다 낮은 레벨의 상면을 가지는 핀 리세스(FR)가 형성될 수 있다. 상기 소스/드레인 영역(120)은 상기 핀 리세스(FR) 위에서 에피택셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면(FT)보다 더 높은 레벨의 상면(120T)을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다. 상기 소스/드레인 영역(120)의 상면(120T)은 리세스 표면(120R)을 가질 수 있다.
상기 복수의 게이트 라인(GL) 각각의 사이에는 게이트간 절연막(132)이 형성되어 있다. 상기 게이트간 절연막(132)은 이웃하는 2 개의 게이트 라인(GL) 사이에서 상기 소스/드레인 영역(120)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 절연 스페이서(124)의 유전율은 상기 게이트간 절연막(132)의 유전율보다 더 작을 수 있다.
상기 복수의 게이트 라인(GL)은 캡핑 절연막(134)으로 덮여 있다. 상기 캡핑 절연막(134)은 산소와 같은 원하지 않는 이물질이 복수의 게이트 라인(GL)에 침투하는 것을 방지함으로써, 상기 게이트 라인(GL)에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상, 또는 게이트 라인(GL)과 주위의 도전 영역, 예를 들면 콘택 플러그(CP)와의 사이에서 발생될 수 있는 단락 현상을 방지하는 역할을 할 수 있다. 상기 캡핑 절연막(134)은 게이트 라인(GL)에서 문턱 전압을 일정하게 유지하는 데 기여할 수 있으며, 게이트 라인(GL)을 포함하는 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 일부 실시예들에서, 상기 캡핑 절연막(134)은 실리콘 및 질소를 포함하는 막으로 이루어질 수 있다. 예를 들면, 상기 캡핑 절연막(134)은 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 캡핑 절연막(134)은 약 20 ∼ 50 Å의 두께를 가질 수 있다.
상기 캡핑 절연막(134) 위에는 층간절연막(136)이 형성되어 있다. 상기 층간절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(136) 중 적어도 하나는 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(136) 중 적어도 하나는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
상기 소스/드레인 영역(120) 위에는 상기 리세스 영역(120R)의 내부로부터 상기 기판(110)의 주면 (X-Y 평면)에 수직인 제3 방향 (Z 방향)으로 콘택 플러그(CP)가 연장되어 있다. 상기 콘택 플러그(CP)는 상기 층간절연막(136) 및 게이트간 절연막(132)을 관통하여 소스/드레인 영역(120)에 전기적으로 연결될 수 있다.
상기 콘택 플러그(CP)는 상기 게이트간 절연막(132)과 상기 층간절연막(136)에 의해 포위되어 주위의 다른 도전층들과 상호 절연될 수 있다. 상기 콘택 플러그(CP)는 상기 층간절연막(136) 및 게이트간 절연막(132)을 관통하는 콘택홀(CH) 내에서 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 금속 플러그(160P)와, 상기 소스/드레인 영역(120) 위에서 상기 금속 플러그(160P)의 측벽 및 저면을 포위하는 도전성 배리어막(150A)을 포함한다.
일부 실시예들에서, 상기 도전성 배리어막(150A)은 N-리치 금속 질화막으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "N-리치 금속 질화막"은 금속 질화막을 구성하는 금속과 질소의 화학양론적인 원자비에 따른 질소 함량보다 더 큰 질소 함량을 가지는 금속 질화막을 의미한다. 일부 실시예들에서, 상기 도전성 배리어막(150A)은 N-리치 TiN, N-리치 TaN, N-리치 AlN, N-리치 WN, 또는 이들의 조합으로 이루어질 수 있다.
상기 소스/드레인 영역(120)과 상기 도전성 배리어막(150A)과의 사이에는 금속 실리사이드막(140)이 개재되어 있다.
상기 금속 실리사이드막(140)은 티타늄 실리사이드 (titanium silicide), 코발트 실리사이드(cobalt silicide), 니켈 실리사이드(nickel silicide), 탄탈룸 실리사이드 (tantalum silicide), 하프늄 실리사이드 (hafnium silicide), 또는 란타넘 실리사이드 (lanthanum silicides)로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 콘택홀(CH) 내에는 상기 도전성 배리어막(150A)의 외부 측벽을 포위하는 금속막(130)이 형성될 수 있다. 상기 금속막(130)은 상기 금속 실리사이드막(140)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장될 수 있다. 상기 금속막(130)은 상기 도전성 배리어막(150A)과 게이트간 절연막(132)과의 사이, 그리고 상기 도전성 배리어막(150A)과 층간절연막(136)과의 사이에 개재되면서 상기 도전성 배리어막(150A)의 외부 측벽을 포위하도록 형성될 수 있다.
상기 금속막(130)은 콘택홀(CH) 내에서 노출되는 소스/드레인 영역(120)의 리세스 영역(120R)의 표면과 콘택홀(CH)의 내부 측벽을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 금속막(130)은 Ti, W, Cu, Ta, La, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 금속 실리사이드막(140)은 티타늄 실리사이드로 이루어지고, 상기 금속막(130)은 티타늄으로 이루어질 수 있다.
상기 금속 실리사이드막(140) 및 금속막(130)은 상기 금속 플러그(160P) 및 도전성 배리어막(150A)과 함께 상기 콘택홀(CH) 내부를 채우는 콘택 플러그(CP)를 구성할 수 있다.
도 1a 내지 도 1c에 예시한 집적회로 소자(100)는 콘택 플러그(CP)에서 도전성 배리어막(150A)과 그 위에 형성되는 금속 플러그(160P)의 사이의 접착력이 우수하여, 이들 사이의 접착 불량으로 인한 보이드 발생을 억제할 수 있다. 따라서, 저저항의 신뢰성 높은 콘택 구조를 제공할 수 있으며, 소스/드레인 영역(120)과 콘택 플러그(CP)와의 사이에서 콘택 저항이 감소될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 2a는 도 1a의 B - B' 선 단면에 대응하는 부분의 단면도이고, 도 2b는 도 1a의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 2a 및 도 2b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a 및 도 2b를 참조하면, 집적회로 소자(200)는 금속막(130)이 생략된 것을 제외하고 도 1a 내지 도 1c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
집적회로 소자(200)에서, 도전성 배리어막(150A)은 게이트간 절연막(132), 층간절연막(136), 및 금속 실리사이드막(140)에 직접 접할 수 있다.
도 3a 내지 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 3a, 도 4a, ..., 도 17a는 도 1a의 B - B' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 3b, 도 4b, ..., 도 17b는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 17b를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법을 설명한다. 도 3a 내지 도 17b에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
먼저 도 3a 및 도 3b를 참조하면, 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면 (X-Y 평면)으로부터 상부 (Z 방향)로 돌출되고 일 방향 (예를 들면, X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성한다.
일부 실시예들에서, 상기 기판(110) 중 도 3a 및 도 3b에 예시된 부분은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역일 수 있다. 상기 핀형 활성 영역(FA)은 상기 핀형 활성 영역(FA)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
그 후, 상기 기판(110) 상에 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)을 형성한다. 상기 핀형 활성 영역(FA)은 상기 소자분리막(112)의 상면 위로 돌출되어 노출될 수 있다.
도 4a 및 도 4b를 참조하면, 핀형 활성 영역(FA) 위에서 상기 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다.
상기 복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D114)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(124)를 형성한다. 일부 실시예들에서, 상기 절연 스페이서(124)는 CVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA)의 일부를 제거하여 핀 리세스(FR)를 형성하고, 상기 핀 리세스(FR) 위에 에피텍셜 성장 공정에 의해 반도체층을 형성하여 결정질 반도체 영역으로 이루어지는 소스/드레인 영역(120)을 형성한다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다. 상기 소스/드레인 영역(120)은 불순물이 도핑된 반도체층으로 이루어지는 도전 영역일 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 불순물이 도핑된 Si, 불순물이 도핑된 SiGe, 또는 불순물이 도핑된 SiC로 이루어질 수 있다.
상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면(FT)보다 더 높은 레벨의 상면(120T)을 가질 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역(120)의 단면 형상은 도 4a 및 도 4b에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 소스/드레인 영역(120)의 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수 있다.
상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(124)를 덮는 게이트간 절연막(132)을 형성한다.
상기 게이트간 절연막(132)을 형성하기 위한 일 예에서, 상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS), 및 절연 스페이서(124)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 더미 게이트 구조체(DGS)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
일부 실시예들에서, 상기 게이트간 절연막(132)은 산화막, 예들 들면 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(132)은 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 또는 SiCOH 막으로 이루어질 수 있다.
도 5a 및 도 5b를 참조하면, 상기 게이트간 절연막(132)을 통해 노출되는 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(GH)을 형성한다.
상기 복수의 게이트 공간(GH)을 통해 절연 스페이서(124) 및 핀형 활성 영역(FA)이 노출될 수 있다.
도 6a 및 도 6b를 참조하면, 복수의 게이트 공간(GH) (도 5a 참조) 내에 복수의 인터페이스막(116), 게이트 절연막(118) 및 게이트 라인(GL)을 차례로 형성한다.
상기 복수의 인터페이스막(116)을 형성하는 공정은 복수의 게이트 공간(GH)(도 5a 참조) 내에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시키는 공정을 포함할 수 있다. 상기 복수의 인터페이스막(116)은 그 위에 형성되는 복수의 게이트 절연막(118)과 하부의 핀형 활성 영역(FA)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 절연막(118) 및 게이트 라인(GL)은 복수의 게이트 공간(GH) (도 5a 참조)의 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다.
상기 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(118)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b의 결과물에 대하여 평탄화 공정을 수행하여 불필요한 부분들을 제거하고 게이트 라인(GL) 및 게이트 절연막(118)을 각각 복수의 게이트 공간(GH) (도 5a 참조) 내에 남아 있는 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)으로 분리한 후, 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)의 일부를 더 제거하여 복수의 게이트 공간(GH)(도 5a 참조) 중 상측 일부를 비우고, 비워진 복수의 게이트 공간(GH)을 채우는 캡핑 절연막(134)을 형성한다.
상기 캡핑 절연막(134)이 형성된 후, 절연 스페이서(124) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 상기 절연 스페이서(124) 및 게이트간 절연막(132)의 두께가 작아질 수 있으며, 상기 캡핑 절연막(134)의 상면 주위에서 복수의 절연 스페이서(124)의 상면 및 게이트간 절연막(132)의 상면이 노출될 수 있다.
도 8a 및 도 8b를 참조하면, 복수의 게이트 라인(GL) 및 게이트간 절연막(132) 위에 층간절연막(136)을 형성한다. 상기 층간절연막(136)은 평탄화된 상면을 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 층간절연막(136)은 산화막, 예를 들면 TEOS 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 층간절연막(136)은 약 2.2 ∼ 2.4의 초저유전상수를 가지는 ULK 막, 예를 들면 SiOC 막 또는 SiCOH 막으로 이루어질 수 있다.
도 9a 및 도 9b를 참조하면, 층간절연막(136) 위에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막(136) 및 게이트간 절연막(132)을 차례로 식각하여, 상기 층간절연막(136) 및 게이트간 절연막(132)을 관통하는 콘택홀(CH)을 형성한다.
상기 콘택홀(CH)을 통해 소스/드레인 영역(120)이 노출될 수 있다.
상기 콘택홀(CH)을 형성하는 동안 상기 콘택홀(CH)을 통해 노출되는 소스/드레인 영역(120)의 일부를 제거하여, 상기 소스/드레인 영역(120)의 상면(120T)에 리세스 영역(120R)을 형성할 수 있다. 도 9a 및 도 9b에는 상기 리세스 영역(120R)의 저면이 핀형 활성 영역(FA)의 상면보다 더 높은 레벨을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 리세스 영역(120R)의 저면의 레벨이 핀형 활성 영역(FA)의 상면과 동일 레벨이거나, 상기 핀형 활성 영역(FA)의 상면보다 더 낮은 레벨일 수 있다.
상기 리세스 영역(120R)으로 이루어지는 저면을 가지는 상기 콘택홀(CH)의 아스펙트 비(aspect ratio)는 적어도 2 일 수 있다. 예를 들면, 상기 콘택홀(CH)의 아스펙트 비는 약 4 또는 그 이상일 수 있다.
상기 콘택홀(CH)이 형성된 후, 상기 콘택홀(CH) 내부에 노출된 표면들로부터 자연산화막과 같은 원하지 않는 물질들을 제거하기 위한 세정 공정을 수행할 수 있다. 상기 세정 공정은 습식 및/또는 건식으로 수행될 수 있다.
도 10a 및 도 10b를 참조하면, 콘택홀(CH) 내에 상기 소스/드레인 영역(120)에 접하는 금속막(130)을 형성한다.
상기 금속막(130)은 콘택홀(CH) 내에서 노출되는 리세스 영역(120R)의 표면 및 콘택홀(CH)의 내부 측벽을 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 금속막(130)은 PVD 공정을 이용하여 형성될 수 있다. 도 10a 및 도 10b에 예시한 바와 같이 상기 금속막(130) 중 상기 리세스 영역(120R)의 저면과 상기 층간절연막(136)의 상면을 덮도록 수평으로 연장되는 부분의 두께가 상기 콘택홀(CH)의 측벽을 덮는 부분의 두께보다 더 클 수 있다. 그러나, 상기 금속막(130)의 형상 및 두께 분포가 도 10a 및 도 10b에 예시한 바에 한정되는 것은 아니다.
상기 금속막(130)은 상온에서 형성될 수 있다. 일부 실시예들에서, 상기 금속막(130)은 약 15 ∼ 40 ℃의 온도 분위기 하에서 형성될 수 있다. 이와 같이, 상기 금속막(130) 형성 공정을 비교적 저온에서 수행함으로써, 상기 금속막(130)의 형성 공정시 열적 부담(thermal budget)을 최소화할 수 있으며, 그 결과, 상기 금속막(130)으로부터 얻어지는 콘택 구조에서 콘택 저항이 증가하는 것을 억제할 수 있다.
도 11a 및 도 11b를 참조하면, 리세스 영역(120R) 내에 금속막(130)이 형성된 결과물상에 상기 금속막(130) 위에서 상기 콘택홀(CH)의 내벽을 덮는 도전성 배리어막(150)을 형성한다.
상기 도전성 배리어막(150)은 상기 금속막(130)의 노출 표면 및 상기 콘택홀(CH)의 내벽을 덮도록 형성될 수 있다.
상기 도전성 배리어막(150)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(150)은 금속 대 질소의 원자비가 1:1인 금속 질화물로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(150)은 Ti:N의 원자비가 1:1인 TiN 막으로 이루어질 수 있다.
일부 실시예들에서, 상기 도전성 배리어막(150)은 약 1 ∼ 100 Å의 두께로 형성될 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(150)은 CVD, PVD, 또는 ALD 공정을 이용하여 형성될 수 있으나, 이에 한정되지 않는다.
일부 실시예들에서, TiN 막으로 이루어지는 상기 도전성 배리어막(150)을 CVD 공정에 의해 형성하기 위하여, 예를 들면 N2 분위기 하에서 TDMAT (tetrakis-dimethyl-amino-titanium) 전구체를 열분해시킬 수 있다.
일부 실시예들에서, 도 10a 및 도 10b를 참조하여 설명한 금속막(130)의 형성 공정과, 도 11a 및 도 11b를 참조하여 설명한 도전성 배리어막(150)의 형성 공정은 이들 각 공정 사이에 진공 파괴 없이 인시튜로 수행될 수 있다. 일부 실시예들에서, 금속막(130) 및 도전성 배리어막(150)을 형성하기 위하여 도 22 내지 도 24를 참조하여 후술하는 바와 같은 집적회로 소자 제조 장치(400)를 이용할 수 있다.
도 12a 및 도 12b를 참조하면, 도전성 배리어막(150)을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 금속막(130)의 적어도 일부를 실리사이드화하여 금속 실리사이드막(140)을 형성한다.
상기 금속 실리사이드막(140)을 형성하기 위하여, 금속막(130)을 덮는 도전성 배리어막(150)이 형성된 도 11a 및 도 11b의 결과물을 열 처리하여 상기 소스/드레인 영역(120)을 구성하는 반도체 물질과 상기 금속막(130)을 구성하는 금속과의 반응을 유도할 수 있다. 그 결과, 리세스 영역(120R)에서 소스/드레인 영역(120)을 덮는 금속 실리사이드막(140)이 형성될 수 있다.
상기 금속 실리사이드막(140)이 소스/드레인 영역(120)과 금속막(130)과의 반응에 의해 형성됨에 따라, 상기 금속 실리사이드막(140)은 금속막(130)에 포함된 금속과 동일한 금속을 포함할 수 있다. 일부 실시예들에서, 금속막(130) 중 소스/드레인 영역(120)을 덮는 부분은 실리사이드화 반응에 모두 이용되어, 도 12a 및 도 12b에 예시한 바와 같이, 상기 금속 실리사이드막(140)이 형성된 후, 상기 금속 실리사이드막(140)과 도전성 배리어막(150)이 직접 접하게 될 수 있다. 다른 일부 실시예들에서, 상기 금속막(130) 중 소스/드레인 영역(120)을 덮는 부분의 일부만 실리사이드화 반응에 이용되어, 상기 금속 실리사이드막(140)이 형성된 후, 상기 금속 실리사이드막(140)과 도전성 배리어막(150)과의 사이에 상기 금속막(130)의 일부가 남아 있을 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(140)을 형성하기 위한 상기 열 처리 공정을 수행하기 위하여 레이저 어닐링을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 금속 실리사이드막(140)을 형성하는 동안 상기 도전성 배리어막(150)이 실리사이드화 분위기에 노출되면서 상기 도전성 배리어막(150) 내에 원하지 않는 불순물, 예를 들면 산소가 침투할 수 있다. 상기 도전성 배리어막(150) 내에 산소가 침투하면 상기 도전성 배리어막(150) 위에 콘택홀(CH)을 채우는 금속 플러그를 형성할 때 상기 금속 플러그와 상기 도전성 배리어막(150)과의 접착력이 저하될 수 있으며, 상기 금속 플러그와 상기 도전성 배리어막(150)과의 사이에 인터페이스 보이드들(interface voids)이 형성되어 콘택 저항 증가를 야기하고, 집적회로 소자의 전기적 특성을 저하시켜 신뢰성을 저하시키는 결과를 초래할 수 있다.
도 13a 및 도 13b를 참조하면, 금속 실리사이드막(140)을 덮는 도전성 배리어막(150)(도 12a 및 도 12b 참조)을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기(152) 하에서 처리하여 조성이 변화된 도전성 배리어막(150A)을 형성한다.
상기 도전성 배리어막(150)을 상기 분위기(152) 하에서 처리함으로써, 도 12a 및 도 12b를 참조하여 설명한 바와 같이 금속 실리사이드막(140) 형성 중에 도전성 배리어막(150) 내에 침투한 원하지 않는 불순물들이 제거되거나 감소될 수 있다.
일부 실시예들에서, 상기 조성이 변화된 도전성 배리어막(150A)을 형성하기 위하여, 금속 실리사이드막(140)을 덮는 도전성 배리어막(150)을 질소 함유 가스 분위기 하에서 플라즈마 처리 또는 열 처리하여 상기 도전성 배리어막(150) 내의 질소 함량을 증가시키는 동시에 도전성 배리어막(150) 내에 침투된 산소와 같은 불순물 함량을 감소시킬 수 있다.
상기 도전성 배리어막(150)이 금속 대 질소의 원자비가 1:1인 금속 질화물로 이루어진 경우, 질소 함유 가스 분위기 하에서 상기 도전성 배리어막(150)을 플라즈마 처리 또는 열 처리함으로써, 상기 도전성 배리어막(150) 내의 질소 함량이 증가되어 N-리치 금속 질화막으로 이루어지는 도전성 배리어막(150A)이 얻어질 수 있다. 본 명세서에서 사용되는 용어 "N-리치 금속 질화막"은 금속 질화막을 구성하는 금속과 질소의 화학양론적인 원자비에 따른 질소 함량보다 더 큰 질소 함량을 가지는 금속 질화막을 의미한다.
상기 질소 함유 가스 분위기 하에서의 플라즈마 처리는 N2, NH3, 또는 이들의 조합으로 이루어지는 질소 함유 가스 분위기 하에서 수행될 수 있다. 예를 들면, 상기 질소 함유 가스 분위기 하에서의 플라즈마 처리는 N2 분위기 하에서 수행될 수 있다. 상기 질소 함유 가스 분위기는 Ar, He, Kr 등과 같은 비활성 가스를 더 포함할 수 있다.
상기 질소 함유 가스 분위기 하에서의 플라즈마 처리 또는 열 처리는 약 300 ∼ 1000 ℃, 예를 들면 약 400 ∼ 450 ℃의 온도 하에서 수행될 수 있다.
다른 일부 실시예들에서, 상기 조성이 변화된 도전성 배리어막(150A)을 형성하기 위하여, 금속 실리사이드막(140)을 덮는 도전성 배리어막(150)을 수소 함유 분위기 하에서 플라즈마 처리 또는 열 처리할 수 있다. 이 때, 도전성 배리어막(150) 내에서는 환원 반응이 일어날 수 있고, 그 결과 도전성 배리어막(150) 내에 침투된 산소와 같은 불순물 함량이 감소될 수 있다.
일부 실시예들에서, 상기 수소 함유 분위기는 H2 가스 만을 포함하는 분위기일 수 있다. 다른 일부 실시예들에서, 상기 수소 함유 분위기는 H2 가스와, Ar, He, Kr 등과 같은 비활성 가스를 포함하는 분위기일 수 있다.
상기 수소 함유 가스 분위기 하에서의 플라즈마 처리 또는 열 처리는 약 300 ∼ 1000 ℃, 예를 들면 약 400 ∼ 450 ℃의 온도 하에서 수행될 수 있다.
일부 실시예들에서, 상기 조성이 변화된 도전성 배리어막(150A)을 형성하기 위하여, 질소 함유 가스, 수소 함유 가스, 또는 이들의 조합 가스의 분위기 하에서 도전성 배리어막(150)을 플라즈마 처리할 수 있다. 이 때, 상기 플라즈마 처리가 수행되는 동안 기판(110) 상의 분위기(152)는 수 백 W 내지 수 십 kW의 RF 소스 파워가 인가됨으로써 상기 질소 함유 가스 및/또는 수소 함유 가스 분위기가 플라즈마 상태로 유지되도록 할 수 있다. 예를 들면, 상기 분위기(152)를 플라즈마 상태로 유지하기 위하여 약 1000 W 내지 약 10 kW의 RF 소스 파워가 인가될 수 있다. 또한, 상기 분위기(152)는 약 1 mTorr 내지 약 10 Torr의 압력으로 유지될 수 있다.
일부 실시예들에서, 상기 질소 함유 가스 및/또는 수소 함유 가스 분위기 하에서의 플라즈마 처리는 다이렉트 플라즈마 (direct plasma)형태로 활성화된 가스를 이용하여 수행될 수 있다. 다른 일부 실시예들에서, 상기 질소 함유 가스 및/또는 수소 함유 가스 분위기 하에서의 플라즈마 처리는 리모트 플라즈마 (remote plasma) 형태로 활성화된 가스를 이용하여 수행될 수 있다.
상기 질소 함유 가스 및/또는 수소 함유 가스 분위기 하에서의 열 처리를 위하여 히터(heater)를 이용할 수 있다.
상기 질소 함유 가스 및/또는 수소 함유 가스 분위기 하에서의 플라즈마 처리 또는 열 처리는 약 수 초 내지 약 수 분 동안 수행될 수 있으나, 이에 한정되는 것은 아니며, 상기 플라즈마 처리 또는 열 처리는 분위기(152)의 온도, 압력, 가스 유량 등에 따라 적절하게 선택될 수 있다.
또 다른 일부 실시예들에서, 상기 조성이 변화된 도전성 배리어막(150A)을 형성하기 위하여 UV 복사선 (ultraviolet radiation)을 이용할 수 있다. 예를 들면, 도전성 배리어막(150)을 약 280 ㎚ 내지 380 ㎚의 파장을 가지는 UV 복사선에 수 분 내지 수십 분 동안 노출시킴으로써, 도전성 배리어막(150) 내에 침투된 산소와 같은 불순물 함량이 감소될 수 있다.
일부 실시예들에서, 도 12a 및 도 12b를 참조하여 설명한 금속 실리사이드막(140) 형성 공정과, 도 13a 및 도 13b를 참조하여 설명한 조성이 변화된 도전성 배리어막(150A) 형성 공정은 이들 각 공정 사이에 진공 파괴 없이 인시튜로 수행될 수 있다. 일부 실시예들에서, 금속 실리사이드막(140) 및 조성이 변화된 도전성 배리어막(150A)을 형성하기 위하여 도 22 내지 도 24를 참조하여 후술하는 바와 같은 집적회로 소자 제조 장치(400)를 이용할 수 있다.
도 14a 내지 도 17b는 조성이 변화된 도전성 배리어막(150A) 위에 콘택홀(CH)을 채우는 금속 플러그(160P)를 형성하는 과정을 설명하기 위한 단면도들이다.
먼저, 도 14a 및 도 14b를 참조하면, 조성이 변화된 도전성 배리어막(150A) 위에 금속 시드층(162)을 형성한다.
상기 금속 시드층(162)은 상기 도전성 배리어막(150A)의 상면을 완전히 덮지 않고 일부만 덮도록 불연속적으로 연장되는 형상으로 형성될 수 있다. 이에 따라, 상기 금속 시드층(162)에 형성된 복수의 개구(162H)를 통해 상기 도전성 배리어막(150A)의 표면 중 일부 영역들이 노출될 수 있다.
상기 금속 시드층(162)은 후속 공정에서 상기 도전성 배리어막(150A) 위에 형성되는 금속 매립층(164)(도 15a 및 도 15b 참조)과 상기 도전성 배리어막(150A)과의 접착력을 향상시키는 역할을 할 수 있다.
일부 실시예들에서, 상기 금속 시드층(162)은 Co, W, Cu, Ag, Au, Al, Ni, Pt, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 금속 시드층(162)을 형성하기 위하여 PVD, CVD, 또는 ALD 공정을 이용할 수 있다. 예를 들면, 상기 금속 시드층(162)을 형성하기 위하여 PVD 공정을 이용할 수 있다.
일부 실시예들에서, 상기 금속 시드층(162)의 형성 공정은 생략 가능하다.
도 15a 및 도 15b를 참조하면, 금속 시드층(162) 위에서 콘택홀(CH)(도 14a 및 도 14b 참조)을 채우는 금속 매립층(164)을 형성한다.
상기 금속 매립층(164)은 Co, W, Cu, Ag, Au, Al, Ni, Pt, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 금속 매립층(164)을 형성하기 위하여 PVD, CVD, 또는 ALD 공정을 이용할 수 있다. 예를 들면, 상기 금속 매립층(164)을 형성하기 위하여 CVD 공정을 이용할 수 있다.
일부 실시예들에서, 상기 금속 매립층(164)은 Co로 이루어질 수 있다. Co로 이루어지는 금속 매립층(164)을 CVD 또는 MOCVD (metal-organic CVD) 공정으로 형성할 수 있다. 상기 금속 매립층(164)을 형성하기 위하여 다양한 Co 전구체를 사용할 수 있다. 예를 들면, Co 전구체로서 C12H10O6Co2 (dicobalt (hexacarbonyl) tertbutylactylene) 또는 Co2(CO6)(HCC(CH3)3) (dicobalt hexacarbonyl tertbutyl acetylene)을 사용하여 MOCVD 공정에 의해 상기 금속 매립층(164)을 형성할 수 있다. 상기 금속 매립층(164) 형성을 위한 MOCVD 공정시 Ar 또는 H2 가스를 Co 전구체와 함께 사용할 수 있다. 상기 금속 매립층(164) 형성을 위한 CVD 공정은 약 200 ∼ 500 ℃에서 수행될 수 있다.
도 16a 및 도 16b를 참조하면, 금속 시드층(162) 및 금속 매립층(164)이 형성된 결과물(도 15a 및 도 15b 참조)을 어닐링하여 상기 금속 시드층(162) 및 금속 매립층(164)을 리플로우시킨다.
상기 리플로우를 위한 어닐링 공정은 Ar 또는 H2 분위기 하에서 약 200 ∼ 500 ℃의 온도로 수행될 수 있다. 상기 어닐링에 의해 금속 시드층(162) 및 금속 매립층(164)이 리플로우되면서 상기 금속 시드층(162) 및 금속 매립층(164)이 일체화될 수 있고, 그 결과 도전성 배리어막(150A) 상에서 콘택홀(CH)을 채우는 금속 플러그용 도전층(160)이 얻어질 수 있다.
일부 실시예들에서, 상기 금속 시드층(162) 및 금속 매립층(164)을 각각 Co로 형성함으로써 Co로 이루어지는 금속 플러그용 도전층(160)이 형성될 수 있다. Co로 이루어지는 금속 플러그용 도전층(160)은 비교적 작은 CD(critical dimension)를 가지는 콘택홀(CH) 내에서도 비교적 낮은 콘택 저항을 가지는 콘택 구조를 제공할 수 있다. 또한, Co로 이루어지는 금속 플러그용 도전층(160)을 형성하는 경우, 형성하고자 하는 콘택 플러그(CP)에서의 콘택 저항을 낮추는 데 유리할 뿐 만 아니라, 도 11a 및 도 11b를 참조하여 설명한 도전성 배리어막(150) 형성 공정시 상기 도전성 배리어막(150)의 두께를 비교적 얇게 형성하더라도 도전성 배리어막(150)이 손상되거나 소모되지 않고 양호한 상태를 유지될 수 있다. 예를 들면, 상기 도전성 배리어막(150)을 약 2 ∼ 20 Å의 범위를 가지는 비교적 얇은 두께로 형성할 수 있다.
상기 도전성 배리어막(150)을 도 13a 및 도 13b를 참조하여 설명한 바와 같이 질소 함유 가스 및/또는 수소 함유 가스 분위기 하에서 플라즈마 처리 또는 열 처리되거나, UV 복사선 처리하여 얻어진 결과물인 도전성 배리어막(150A)은 내부에 원하지 않는 산소와 같은 불순물이 없거나 무시해도 좋을 정도의 함량으로 감소된 상태일 수 있다. 따라서, 상기 도전성 배리어막(150A)과 그 위에 형성되는 금속 플러그용 도전층(160)과의 사이의 접착력이 향상되어 저저항의 신뢰성 높은 콘택 구조가 얻어질 수 있다.
도 17a 및 도 17b를 참조하면, 층간절연막(136)의 상면이 노출될 때까지 금속 플러그용 도전층(160)(도 16a 및 도 16b 참조)이 형성된 결과물을 평탄화하여, 상기 금속 플러그용 도전층(160), 도전성 배리어막(150A), 및 금속막(130) 중 콘택홀(CH)의 외부에 있는 부분을 제거할 수 있다.
상기 평탄화를 위하여 CMP (chemical mechanical polishing) 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 금속 플러그용 도전층(160) 중 콘택홀(CH) 내부에 남아 있는 부분인 금속 플러그(160P)와, 콘택홀(CH) 내부에서 상기 금속 플러그(160P)의 측벽 및 저면을 포위하는 도전성 배리어막(150A)과, 금속 실리사이드막(140)과, 상기 금속 실리사이드막(140)으로부터 금속 플러그(160P)의 연장 방향을 따라 Z 방향으로 연장되고 상기 도전성 배리어막(150A)의 외부 측벽을 포위하는 금속막(130)은 상기 콘택홀(CH) 내부를 채우는 콘택 플러그(CP)를 구성할 수 있다.
도 3a 내지 도 17b를 참조하여 설명한 예시적인 공정에 의해 얻어진 집적회로 소자는 콘택 플러그(CP)를 구성하는 도전성 배리어막(150A)과 그 위에 형성되는 금속 플러그(160P)와의 사이의 접착력이 향상되어 저저항의 신뢰성 높은 콘택 구조가 얻어질 수 있다. 따라서, 소스/드레인 영역(120)과 콘택 플러그(CP)와의 사이에서 콘택 저항이 감소될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다. 도 18에 있어서, 도 3a 내지 도 17b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18을 참조하면, 도 3a 내지 도 14b를 참조하여 설명한 바와 같은 방법으로 조성이 변화된 도전성 배리어막(150A) 위에 금속 시드층(162)을 형성하는 공정까지 수행한 후, 상기 금속 시드층(162)의 복수의 개구(162H)를 통해 도전성 배리어막(150A)의 일부가 노출된 결과물을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 후처리 분위기(252) 하에서 후처리한다.
일부 실시예들에서, 상기 후처리를 위하여 상기 금속 시드층(162)이 형성된 결과물을 질소 함유 가스로 이루어지는 후처리 분위기(252) 하에서 플라즈마 처리 또는 열 처리할 수 있다. 그 결과, 상기 금속 시드층(162)에 형성된 복수의 개구(162H)를 통해 노출되는 상기 도전성 배리어막(150A)의 표면이 상기 후처리 분위기(252)에 노출될 수 있다. 따라서, 상기 후처리 분위기(252)에 포함된 질소 함유 가스에 의해 상기 도전성 배리어막(150A) 내의 질소 함량이 더욱 증가될 수 있으며, 상기 도전성 배리어막(150A) 내에 산소와 같은 불순물이 남아 있는 경우, 상기 후처리 분위기(252)에 의해 상기 도전성 배리어막(150A) 내에 남아 있는 산소와 같은 불순물이 제거될 수 있다.
다른 일부 실시예들에서, 상기 후처리를 위하여 상기 금속 시드층(162)이 형성된 결과물을 수소 함유 가스로 이루어지는 후처리 분위기(252) 하에서 플라즈마 처리 또는 열 처리할 수 있다. 이 때, 상기 금속 시드층(162)에 형성된 복수의 개구(162H)를 통해 상기 도전성 배리어막(150A)이 상기 후처리 분위기(252)에 노출될 수 있다. 따라서, 상기 도전성 배리어막(150A) 내에 산소와 같은 불순물이 남아 있는 경우, 상기 후처리 분위기(252)에 의해 상기 도전성 배리어막(150A) 내에 남아 있는 산소와 같은 불순물이 제거될 수 있다.
또 다른 일부 실시예들에서, 상기 후처리를 위하여 상기 금속 시드층(162)이 형성된 결과물을 UV 복사선으로 처리할 수 있다.
도 18을 참조하여 설명하는 후처리 분위기(252)는 도 13a 및 도 13b를 참조하여 설명한 분위기(152)와 유사하게, 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기일 수 있다. 일부 실시예들에서, 상기 금속 시드층(162)이 형성된 결과물을 후처리하기 위하여, 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 플라즈마 처리, 열 처리, 및/또는 UV 복사선 처리할 수 있다.
그 후, 도 15a 내지 도 17b를 참조하여 설명한 바와 같은 공정들을 수행하여 집적회로 소자를 제조할 수 있다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다. 도 19에 있어서, 도 3a 내지 도 17b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19를 참조하면, 도 3a 내지 도 11b를 참조하여 설명한 바와 같은 방법으로 콘택홀(CH)의 내벽을 덮는 도전성 배리어막(150)을 형성하는 공정까지 수행한 후, 도 12a 및 도 12b를 참조하여 설명한 금속 실리사이드막(140)의 형성 공정을 수행하기 전에, 상기 도전성 배리어막(150)이 형성된 결과물을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 전처리 분위기(254) 하에서 전처리할 수 있다.
일부 실시예들에서, 상기 전처리를 위하여 상기 도전성 배리어막(150)이 형성된 결과물을 질소 함유 가스 분위기로 이루어지는 전처리 분위기(254) 하에서 플라즈마 처리 또는 열 처리할 수 있다. 그 결과, 상기 도전성 배리어막(150)이 상기 전처리 분위기(254)에 노출될 수 있다. 따라서, 상기 전처리 분위기(254)에 포함된 질소 함유 가스에 의해 상기 도전성 배리어막(150) 내의 질소 함량이 증가될 수 있으며, 상기 도전성 배리어막(150)의 형성 공정 중에 상기 도전성 배리어막(150) 내에 침투될 수 있는 산소와 같은 불순물들의 적어도 일부가 제거될 수 있다.
다른 일부 실시예들에서, 상기 전처리를 위하여 상기 도전성 배리어막(150)이 형성된 결과물을 수소 함유 분위기로 이루어지는 전처리 분위기(254) 하에서 플라즈마 처리 또는 열 처리할 수 있다. 이 때, 상기 도전성 배리어막(150)이 상기 전처리 분위기(254)에 노출됨에 따라 상기 도전성 배리어막(150)의 형성 공정 중에 상기 도전성 배리어막(150) 내에 침투될 수 있는 산소와 같은 불순물들의 적어도 일부가 제거될 수 있다.
또 다른 일부 실시예들에서, 상기 전처리를 위하여 상기 도전성 배리어막(150)이 형성된 결과물을 UV 복사선 처리할 수 있다.
도 19를 참조하여 설명하는 전처리 분위기(254)는 도 13a 및 도 13b를 참조하여 설명한 분위기(152)와 유사하게, 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기일 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(150)이 형성된 결과물을 전처리하기 위하여, 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 플라즈마 처리, 열 처리, 및/또는 UV 복사선 처리할 수 있다.
그 후, 도 12a 내지 도 17b를 참조하여 설명한 바와 같은 공정들, 또는 도 18을 참조하여 설명한 바와 같은 공정들을 수행하여 집적회로 소자를 제조할 수 있다.
도 20a 내지 도 20c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 20a 내지 도 20c에 있어서, 도 1 내지 도 19에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 20a를 참조하면, 도 3a 내지 도 9b를 참조하여 설명한 바와 같은 방법으로 층간절연막(136) 및 게이트간 절연막(132)을 관통하는 콘택홀(CH)을 형성한 후, 소스/드레인 영역(120)의 리세스 영역(120R)을 덮는 국부 금속막(230)을 형성한다.
일부 실시예들에서, 상기 국부 금속막(230)을 구성하는 재료는 도 10a 및 도 10b를 참조하여 금속막(130)에 대하여 설명한 바와 동일하다.
일부 실시예들에서, 상기 국부 금속막(230)은 PVD 공정을 이용하여 형성될 수 있다. 상기 국부 금속막(230)이 소스/드레인 영역(120)의 상면과 층간절연막(136)의 상면을 덮도록 형성될 수 있다. 게이트간 절연막(132)의 측벽 중 적어도 일부와 상기 층간절연막(136)의 적어도 일부는 상기 국부 금속막(230)으로 덮이지 않을 수 있다. 이에 따라, 상기 국부 금속막(230)이 형성된 후, 콘택홀(CH)의 내부 측벽에서 게이트간 절연막(132) 및 층간절연막(136)이 노출될 수 있다.
상기 국부 금속막(230)의 형성 공정은 도 10a 및 도 10b를 참조하여 금속막(130)의 형성 공정에 대하여 설명한 바와 대체로 유사하다. 단, 상기 국부 금속막(230)을 형성하기 위하여 상기 국부 금속막(230)의 형성 공정시 원하는 스텝 커버리지 특성이 얻어지도록 공정 조건을 제거할 수 있다.
일부 실시예들에서, 도 9a 및 도 9b를 참조하여 설명한 바에 따라 콘택홀(CH)을 형성한 후, 소스/드레인 영역(120)의 노출 표면을 세정하여, 상기 소스/드레인 영역(120)의 노출 표면으로부터 자연 산화막과 같은 원하지 않는 물질들을 제거할 수 있다. 그리고, 상기 소스/드레인 영역(120)의 표면 세정 후 진공 파괴 없이 인시튜(in-situ)로 도 20a를 참조하여 설명한 방법에 따라 상기 국부 금속막(230)의 형성 공정을 수행할 수 있다.
일부 실시예들에서, 상기 국부 금속막(230)이 상기 소스/드레인 영역(120)의 상면을 충분히 덮도록 상기 리세스 영역(120R) 내에 형성된 국부 금속막(230)의 일부를 그 주위에 분산시키기 위하여, 상기 국부 금속막(230)에 대하여 리스퍼터링(re-sputtering) 공정을 수행할 수 있다. 예를 들면, 상기 국부 금속막(230)에 대하여 Ar 스퍼터링 공정을 수행할 수 있다. 상기 국부 금속막(230)에 대하여 리스퍼터링 공정을 수행하는 동안, 국부 금속막(230)의 표면에 잔류할 수 있는 자연산화막 등과 같은 이물질이 제거될 수 있다.
일부 실시예들에서, 상기 국부 금속막(230)의 형성 공정과, 상기 국부 금속막(230)에 대한 리스퍼터링 공정은 이들 각 공정 사이에 진공 파괴 없이 인시튜로 수행될 수 있다.
도 20b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 유사한 방법으로, 국부 금속막(230)이 형성된 결과물 상에 콘택홀(CH)의 내벽을 덮는 도전성 배리어막(150)을 형성한다.
상기 도전성 배리어막(150)은 상기 국부 금속막(230)의 노출 표면 및 상기 콘택홀(CH)의 내벽을 덮도록 형성될 수 있다. 상기 도전성 배리어막(150)은 콘택홀(CH)을 한정하는 게이트간 절연막(132) 및 층간절연막(136)에 직접 접하도록 형성될 수 있다.
도 20c를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사한 방법으로, 도전성 배리어막(150)을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 국부 금속막(230)의 적어도 일부를 실리사이드화하여 금속 실리사이드막(140)을 형성한다.
그 후, 도 13a 내지 도 17b를 참조하여 설명한 바와 같은 공정들을 수행하여 집적회로 소자를 제조할 수 있다.
도 21a 내지 도 21c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 21a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 레이아웃 다이어그램이고, 도 21b는 도 21a의 B - B' 선 단면도이고, 도 21c는 도 21a의 C - C' 선 단면도이다. 도 21a 내지 도 21c에 있어서, 도 1a 내지 도 20c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 21a 내지 도 21c에 예시한 집적회로 소자(300)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 상기 집적회로 소자(300)는 기판(110) 상에 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 포함한다. 복수의 게이트 라인(GL)이 상기 복수의 핀형 활성 영역(FA)에 교차하도록 제2 방향 (Y 방향)으로 상호 평행하게 연장되어 있다.
상기 복수의 핀형 활성 영역(FA)에서 각각 복수의 게이트 라인(GL)의 양 측에는 소스/드레인 영역(120)이 형성되어 있다.
콘택 플러그(ECP)가 상기 복수의 핀형 활성 영역(FA) 중에서 선택되는 적어도 2 개의 핀형 활성 영역(FA)에 걸쳐 제2 방향 (Y 방향)으로 연장되어 있다. 도 21a 내지 도 21c에는 상기 콘택 플러그(ECP)가 이웃하는 2 개의 핀형 활성 영역(FA) 위에서 상기 이웃하는 2 개의 핀형 활성 영역(FA)에 형성된 복수의 소스/드레인 영역(120)에 연결되도록 형성되어 있는 구조가 예시되어 있다. 그러나, 본 발명의 기술적 사상은 도 21a 내지 도 21c에 예시한 구조에 한정되는 것은 아니다. 예를 들면, 상기 콘택 플러그(ECP)는 상호 평행하게 연장되는 3 개 또는 그 이상의 수로 이루어지는 복수의 핀형 활성 영역(FA) 위에서 상기 복수의 핀형 활성 영역(FA)과 교차하는 방향으로 연장되도록 형성될 수 있다.
상기 콘택 플러그(ECP)는 소스/드레인 영역(120)의 상면에 형성된 리세스 영역(120R)의 내부로부터 기판(110)의 주면 (X-Y 평면)에 수직인 제3 방향 (Z 방향)으로 연장되어 있다. 상기 콘택 플러그(ECP)는 층간절연막(136) 및 게이트간 절연막(132)을 관통하여 복수의 소스/드레인 영역(120)에 전기적으로 연결될 수 있다.
상기 콘택 플러그(ECP)는 상기 게이트간 절연막(132) 및 층간절연막(136)에 의해 포위되어 주위의 다른 도전 영역들과 상호 절연될 수 있다. 상기 콘택 플러그(ECP)에 대한 보다 상세한 구성은 도 1a 내지 도 20c를 참조하여 콘택 플러그(CP)에 대하여 설명한 바와 대체로 유사하다.
도 21a 내지 도 21c에 예시한 바와 같은 집적회로 소자(300)를 제조하기 위하여 도 3a 내지 도 17b를 참조하여 설명한 바와 유사한 공정을 수행할 수 있다. 단, 도 9a 및 도 9b를 참조하여 설명한 콘택홀(CH) 형성 공정에서, 1 개의 소스/드레인 영역(120) 만을 노출시키는 콘택홀(CH)을 형성하는 대신, 저면에서 복수의 소스/드레인 영역(120)이 노출되도록 Y 방향을 따라 비교적 큰 폭을 가지는 콘택홀(ECH)을 형성할 수 있다. 그 후, 도 10a 내지 도 17b를 참조하여 설명한 공정들을 수행하여 집적회로 소자(300)를 제조할 수 있다.
이상, 도 1a 내지 도 21c를 참조하여 예시적인 구조를 가지는 집적회로 소자(100, 200, 300)과, 이들의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조의 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 21c를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 수행하는 데 사용될 수 있는 예시적인 집적회로 소자 제조 장치(400)의 주요 구성을 개략적으로 도시한 평면도이다.
도 22를 참조하면, 집적회로 소자 제조 장치(400)는 복수의 기판(W)이 탑재된 카세트(414)를 수용할 수 있는 복수의 로드락 챔버(load lock chamber)(410)와, 기판(W)에 대하여 소정의 반도체 소자 제조 공정을 수행할 수 있는 복수의 공정 챔버(420)와, 트랜스퍼 챔버(430)를 포함한다.
상기 트랜스퍼 챔버(430)는 상기 기판(W)을 이송하는 로봇암(432)을 구비하며 복수의 공정 챔버(420) 및 로드락 챔버(410)와 연통 가능하다. 상기 집적회로 소자 제조 장치(400)는 상기 공정 챔버(420)에서 소정의 반도체 소자 제조 공정이 수행될 기판(W)을 일 방향으로 정렬하는 정렬 챔버(440)를 더 포함할 수 있다.
상기 집적회로 소자 제조 장치(400)는 상기 트랜스퍼 챔버(430)를 중심으로 하여 그 주위에 로드락 챔버(410), 복수의 공정 챔버(420), 및 정렬 챔버(440)가 연결되어 있는 클러스터 툴(cluster tool)로 이루어진다.
상기 복수의 공정 챔버(420)는 기판(W)으로부터 수분 또는 불순물과 같은 이물질들을 제거하기 위한 디가스(degas) 공정을 행할 수 있는 디가싱 챔버를 구성할 수 있다.
도 23은 도 22에 예시한 집적회로 소자 제조 장치(400)의 복수의 공정 챔버(420) 중 적어도 하나를 구성할 수 있는 공정 챔버(420A)의 주요 구성을 설명하기 위한 도면이다.
도 23을 참조하면, 공정 챔버(420A)에서는 기판(W)에 대하여 ALD 공정, CVD 공정, PVD 공정, UV 처리 공정, 식각 공정, 디가스 공정, 세정 공정, 또는 어닐링 공정을 수행할 수 있다.
상기 공정 챔버(420A)는 플라즈마 발생 장치(422)를 포함한다. 상기 플라즈마 발생 장치(422)는 가스 공급부(424)로부터 공급되는 반응 가스 또는 전구체 가스의 공급 경로에 구비되어 다이렉트 플라즈마를 제공하도록 구성될 수 있다.
상기 플라즈마 발생 장치(422)는 공정 챔버(420A)의 상부 및 하부에 각각 구비된 전원 전극 및 접지 전극을 포함할 수 있다. 상기 전원 전극 및 접지 전극에 의해 플라즈마 형성을 위한 전기장을 형성할 수 있다. 공정 챔버(420A)는 플라즈마를 형성하기 위한 공간(SP)을 제공한다. 상기 가스 공급부(424)로부터 공정 챔버(420A) 내부로 주입되는 가스가 플라즈마 발생 장치(422)의 전원 전극 및 접지 전극 사이에서 형성된 전기장에 의해 플라즈마화되고, 이와 같이 형성된 플라즈마 입자가 기판(W) 상에 제공될 수 있다. 본 명세서에서 사용되는 용어 "플라즈마 입자"는 가스가 플라즈마 상태로 여기되어 발생하는 중성 입자인 라디칼(radical), 이온 등의 입자를 모두 포함하는 것으로 사용된다.
상기 플라즈마 발생 장치(422)는 기판(W)에 다이렉트 플라즈마를 제공하도록 구성될 수 있다. 상기 가스 공급부(424)로부터 공정 가스들, 예를 들면 도 13a 및 도 13b를 참조하여 설명한 분위기(152), 도 18을 참조하여 설명한 후처리 분위기(252), 및/또는 도 19를 참조하여 설명한 전처리 분위기(254)를 조성하는 데 필요한 질소 함유 가스 및/또는 수소 함유 가스가 공급될 수 있으며, 이들 공정 가스는 플라즈마 발생 장치(422)에서 해리되어 기판(W)에 직접 제공될 수 있다.
일부 실시예들에서, 상기 공정 챔버(420A)를 이용하여 도 13a 및 도 13b를 참조하여 설명한 분위기(152) 하에서의 처리 공정, 도 18을 참조하여 설명한 후처리 분위기(252) 하에서의 후처리 공정, 및/또는 도 19를 참조하여 설명한 전처리 분위기(254) 하에서의 전처리 공정을 수행할 수 있다.
도 24는 도 22에 예시한 집적회로 소자 제조 장치(400)를 구성하는 복수의 공정 챔버(420) 중 적어도 하나를 구성할 수 있는 공정 챔버(420B)의 주요 구성을 설명하기 위한 도면이다.
도 24를 참조하면, 공정 챔버(420B)는 디가스 공정, 열 처리 공정, 또는 플라즈마 처리 공정을 수행하는 데 사용될 수 있다. 공정 챔버(420B)는 기판(W)에 잔존하는 수분 및 불순물 등과 같은 이물질을 제거하기 위해 외부로부터 밀폐되어 독립된 공간을 제공할 수 있다.
상기 공정 챔버(420B)의 내부에는 기판(W)을 비교적 고온, 예를 들면 약 300 ∼ 500 ℃의 온도로 가열하기 위한 히터(452)와, 상기 공정 챔버(420B)의 하부 중 상기 히터(452)에 대응하는 위치에서 기판(W)을 회전시키는 회전척(454)과, 상기 회전척(454)으로부터 기판(W)을 상승시키기 위한 웨이퍼 홀더(458)를 포함할 수 있다. 상기 웨이퍼 홀더(458)는 기판(W)을 지지할 수 있는 복수의 핀(pin)(456)을 구비할 수 있다.
상기 웨이퍼 홀더(458)는 그 위에 로딩된 기판(W)을 하강시켜 상기 회전척(454) 위에 안착시킬 수 있다. 상기 회전척(454) 상에 안착된 기판(W)은 히터(452)에 의해 가열될 수 있다.
상기 히터(452)는 기판(W)을 디가싱에 필요한 온도로 급속하게 가열시켜 기판(W)에 흡착 또는 내포된 수분 및 불순물 등과 같은 이물질을 기판(W) 외부로 배출시킬 수 있다. 일부 실시예들에서, 상기 히터(452)는 일정한 간격으로 배치된 복수의 가열 램프를 포함할 수 있다. 상기 복수의 가열 램프는 외부에서 인가되는 전원전압을 이용하여 공정 챔버(420B) 내부에 있는 기판(W)을 약 300 ∼ 500 ℃의 범위 내에서 선택되는 최적의 디가싱 온도로 급속하게 가열시킬 수 있다. 다른 일부 실시예들에서, 상기 히터(452)는 전열선에 전원을 인가하여 전류에 의한 발열 작용으로 코일이 가열되는 방식의 히터로 이루어질 수 있다.
상기 공정 챔버(420B)에는 진공 배기 장치(470)가 연결될 수 있다. 상기 진공 배기 장치(470)는 상기 공정 챔버(420B)의 내부를 감압하여 진공 상태로 유지시킬 수 있다. 상기 진공 배기 장치(470)는 상기 공정 챔버(420B) 내부의 가스가 외부로 배출되도록 공정 챔버(420B)와 연통 가능한 배기 라인(472, 474)과, 배기 라인(472, 474)에 각각 설치된 저진공 펌프(476) 및 고진공 펌프(478)를 포함할 수 있다.
상기 공정 챔버(420B)에는 가스 공급부(480)와, 상기 가스 공급부(480)로부터 공정 챔버(420B)로의 가스 공급 경로 중에 연결된 리모트 플라즈마 소스(490)가 연결될 수 있다. 상기 리모트 플라즈마 소스(490)는 반응성 리모트 플라즈마 소스를 공정 챔버(420B) 내의 기판(W) 상에 공급하기 위한 적절한 위치에 배치될 수 있다. 상기 가스 공급부(480)로부터 상기 리모트 플라즈마 소스(490)로 공정 가스들, 예를 들면 도 13a 및 도 13b를 참조하여 설명한 분위기(152), 도 18을 참조하여 설명한 후처리 분위기(252), 및/또는 도 19를 참조하여 설명한 전처리 분위기(254)를 조성하는 데 필요한 질소 함유 가스 및/또는 수소 함유 가스가 공급될 수 있으며, 이들 공정 가스는 리모트 플라즈마 소스(490)에서 해리되어 기판(W)까지 전달될 수 있다.
일부 실시예들에서, 상기 공정 챔버(420B)를 이용하여 도 13a 및 도 13b를 참조하여 설명한 분위기(152) 하에서의 처리 공정, 도 18을 참조하여 설명한 후처리 분위기(252) 하에서의 후처리 공정, 및/또는 도 19를 참조하여 설명한 전처리 분위기(254) 하에서의 전처리 공정을 수행할 수 있다.
다시 도 22를 참조하면, 기판(W)은 로드락 챔버(410)로부터 트랜스퍼 챔버(430)를 통하여 복수의 공정 챔버(420) 중 어느 하나의 공정 챔버(420)로 이송될 수 있다. 공정 챔버(420)로 이송된 기판(W)은 트랜스퍼 챔버(430)를 거쳐 다른 공정 챔버(420)로 이송되거나, 로드락 챔버(410)로 이송될 수 있다.
상기 집적회로 소자 제조 장치(400)는 도 24에 예시한 진공 배기 장치(470)를 포함할 수 있다. 상기 배기 장치(470)에 의하여, 로드락 챔버(410), 복수의 공정 챔버(420), 및 트랜스퍼 챔버(430)에서 각각 진공 분위기가 유지될 수 있다.
상기 복수의 공정 챔버(420)는 PVD 챔버, CVD 챔버, 플라즈마 처리 챔버, 및 UV 처리 챔버로서 사용될 수 있다.
일부 실시예들에서, 상기 플라즈마 처리 챔버는 도 23에 예시한 바와 같은 플라즈마 발생 장치(422)를 구비하는 공정 챔버(420A)로 구성될 수 있다. 일부 실시예들에서, 상기 공정 챔버(420A) 내에서는 CVD, ALD, 또는 PVD 공정이 수행될 수 있다.
다른 일부 실시예들에서, 상기 플라즈마 처리 챔버는 도 24에 예시한 바와 같은 리모트 플라즈마 소스(490)를 구비하는 공정 챔버(420B)로 구성될 수 있다.
상기 복수의 공정 챔버(420) 중 UV 처리 챔버로 사용되는 챔버에는 UV 복사선 소스가 연결될 수 있다. 예를 들면, 상기 UV 복사선 소스는 UV 램프, UV 레이저, UV 전자빔, 또는 이들과 다른 형태의 UV 복사 장치일 수 있다.
일부 실시예들에서, 도 3a 내지 도 17b를 참조하여 설명한 집적회로 소자의 제조 방법, 도 18을 참조하여 설명한 집적회로 소자의 제조 방법, 도 19를 참조하여 설명한 집적회로 소자의 제조 방법, 및 도 20a 내지 도 20c를 참조하여 설명한 집적회로 소자의 제조 방법은 각각 도 22 내지 도 24를 참조하여 설명한 집적회로 소자 제조 장치(400)를 이용하여 제조될 수 있다. 예를 들면, 도 10a 및 도 10b를 참조하여 설명한 금속막(130)의 형성 공정, 도 11a 및 도 11b를 참조하여 설명한 도전성 배리어막(150)의 형성 공정, 도 12a 및 도 12b를 참조하여 설명한 금속 실리사이드막(140)의 형성 공정, 도 13a 및 도 13b를 참조하여 설명한 조성이 변화된 도전성 배리어막(150A)의 형성 공정, 도 14a 및 도 14b를 참조하여 설명한 금속 시드층(162)의 형성 공정, 도 15a 및 도 15b를 참조하여 설명한 금속 매립층(164)의 형성 공정, 도 16a 및 도 16b를 참조하여 설명한 리플로우 공정, 도 18을 참조하여 설명한 금속 시드층(162)이 형성된 결과물의 후처리 공정, 및 도 19를 참조하여 설명한 도전성 배리어막(150)의 전처리 공정 중 적어도 하나의 공정을 도 22 내지 도 24를 참조하여 설명한 집적회로 소자 제조 장치(400)를 이용하여 수행할 수 있다.
도 22에 예시한 집적회로 소자 제조 장치(400)를 이용하여 복수의 공정 챔버(420) 내에서 다양한 공정들이 진공파괴 없이 인시튜(in-situ)로 연속적으로 수행될 수 있다.
일부 실시예들에서, PVD 공정에 의해 금속막, 예를 들면, 도 10a 및 도 10b에 예시한 금속막(130) 또는 도 20a에 예시한 국부 금속막(230)을 형성하는 제1 공정과, CVD 공정에 의해 도전성 배리어막, 예를 들면 도 11a 및 도 11b에 예시한 도전성 배리어막(150) 또는 도 20b에 예시한 도전성 배리어막(150)을 형성하는 제2 공정과, 상기 도전성 배리어막(150)을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 금속막(130)의 적어도 일부를 실리사이드화하여 금속 실리사이드막(140)을 형성하는 제3 공정과, 상기 도전성 배리어막(150)을 플라즈마 처리, 열 처리, 또는 UV 처리하여 조성이 변화된 도전성 배리어막(150A)을 형성하는 제4 공정 중에서 선택되는 연속하는 적어도 2 개의 공정을 상기 집적회로 소자 제조 장치(400) 내에서 진공 파괴 없이 연속적으로 수행할 수 있다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 25를 참조하면, 공정 510에서, 도전 영역을 가지는 기판 상에 절연막을 형성한다.
일부 실시예들에서, 공정 510을 수행하기 위하여, 도 3a 내지 도 8b를 참조하여 설명한 바와 같은 방법으로 소스/드레인 영역(120)이 형성된 기판(110) 상에 게이트간 절연막(132) 및 층간절연막(136)을 형성하는 공정까지 수행할 수 있다. 공정 510에서 도전 영역은 상기 소스/드레인 영역(120)에 대응할 수 있다.
공정 520에서, 상기 절연막을 관통하여 상기 도전 영역을 노출시키는 콘택홀을 형성한다.
일부 실시예들에서, 공정 520을 수행하기 위하여, 도 9a 및 도 9b를 참조하여 설명한 바와 같은 방법으로 상기 층간절연막(136) 및 게이트간 절연막(132)을 차례로 식각하여, 상기 층간절연막(136) 및 게이트간 절연막(132)을 관통하는 콘택홀(CH)을 형성할 수 있다.
공정 530에서, 콘택홀이 형성된 기판을 세정한다.
일부 실시예들에서, 공정 530을 수행하기 위하여, 도 9a 및 도 9b를 참조하여 설명한 바와 같은 방법으로 콘택홀(CH)이 형성된 기판(110)을 세정할 수 있다.
공정 540에서, 콘택홀 내에 상기 도전 영역에 접하는 금속막을 형성한다.
일부 실시예들에서, 공정 540을 수행하기 위하여, 도 10a 및 도 10b를 참조하여 설명한 바와 같은 방법으로 콘택홀(CH) 내에 소스/드레인 영역(120)에 접하는 금속막(130)을 형성할 수 있다.
공정 550에서, 금속막 위에 콘택홀의 내벽을 덮는 도전성 배리어막을 형성한다.
일부 실시예들에서, 공정 550을 수행하기 위하여, 도 11a 및 도 11b를 참조하여 설명한 바와 같은 방법으로 콘택홀(CH) 내부 및 외부에서 금속막(130)을 덮는 도전성 배리어막(150)을 형성할 수 있다.
일부 실시예들에서, 공정 540 및 공정 550은 도 22에 예시한 집적회로 소자 제조 장치(400) 내에서 진공파괴 없이 인시튜로 연속적으로 수행될 수 있다.
공정 560에서, 도전성 배리어막을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성한다.
일부 실시예들에서, 공정 560을 수행하기 위하여, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 방법으로 도전성 배리어막(150)을 실리사이드화 분위기에 노출시키면서 상기 실리사이드화 분위기를 이용하여 금속막(130)의 적어도 일부를 실리사이드화하여 금속 실리사이드막(140)을 형성할 수 있다.
일부 실시예들에서, 공정 550 및 공정 560은 도 22에 예시한 집적회로 소자 제조 장치(400) 내에서 진공파괴 없이 인시튜로 연속적으로 수행될 수 있다. 일부 실시예들에서, 공정 550 및 공정 560은 동일 챔버 내에서 수행될 수 있다.
공정 570에서, 복수의 공정 챔버를 구비한 클러스터 툴(cluster tool)로 이루어지는 장치 내에서 금속 실리사이드막을 덮는 상기 도전성 배리어막을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 처리하여 조성이 변화된 도전성 배리어막을 형성한다.
일부 실시예들에서, 상기 클러스터 툴은 도 22 내지 도 24를 참조하여 설명한 집적회로 소자 제조 장치(400)로 구성될 수 있다.
일부 실시예들에서, 공정 570을 수행하기 위하여, 도 13a 및 도 13b를 참조하여 설명한 바와 같은 방법으로 금속 실리사이드막(140)을 덮는 도전성 배리어막(150)(도 12a 및 도 12b 참조)을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기(152) 하에서 처리하여 조성이 변화된 도전성 배리어막(150A)을 형성할 수 있다.
일부 실시예들에서, 공정 570을 수행하기 위하여, 도 22에 예시한 집적회로 소자 제조 장치(400)에 포함된 복수의 공정 챔버(420) 중에서 선택되는 적어도 하나의 공정 챔버(420)를 이용할 수 있다. 상기 복수의 공정 챔버(420) 중 공정 570을 수행하는 챔버는 플라즈마 처리 챔버, 열 처리 챔버, 또는 UV 처리 챔버일 수 있다. 예를 들면, 공정 570을 수행하는 챔버는 도 23에 예시한 공정 챔버(420A) 또는 도 24에 예시한 공정 챔버(420B)일 수 있다.
일부 실시예들에서, 공정 560 및 공정 570은 도 22에 예시한 집적회로 소자 제조 장치(400) 내에서 진공파괴 없이 인시튜로 연속적으로 수행될 수 있다.
공정 580에서, 상기 클러스터 툴로 이루어지는 장치를 이용하여 조성이 변화된 도전성 배리어막 위에 상기 콘택홀을 채우는 금속 플러그를 형성한다.
일부 실시예들에서, 공정 580을 수행하기 위하여, 도 14a 내지 도 17b를 참조하여 설명한 바와 같은 방법으로 조성이 변화된 도전성 배리어막(150A) 위에 콘택홀(CH)을 채우는 금속 플러그(160P)를 형성할 수 있다.
일부 실시예들에서, 공정 580을 수행하기 위하여, 도 22에 예시한 집적회로 소자 제조 장치(400)에 포함된 복수의 공정 챔버(420) 중에서 선택되는 적어도 2 개의 공정 챔버(420)를 이용할 수 있다. 예를 들면, 도 14a 및 도 14b를 참조하여 설명한 금속 시드층(162) 형성 공정은 복수의 공정 챔버(420)에 포함되는 PVD 챔버, CVD 챔버, 또는 ALD 챔버를 이용하여 수행되고, 도 15a 및 도 15b를 참조하여 설명한 금속 매립층(164)을 형성 공정은 복수의 공정 챔버(420)에 포함되는 CVD 챔버를 이용하여 수행되고, 도 16a 및 도 16b를 참조하여 설명한 금속 시드층(162) 및 금속 매립층(164)의 리플로우 공정은 상기 금속 매립층(164)을 형성하는 데 사용된 챔버와 동일 챔버 내에서 수행될 수 있다. 상기 리플로우 공정은 기판(110)을 약 200 ∼ 500 ℃의 온도로 가열함으로써 수행될 수 있다. 상기 금속 시드층(162) 형성 공정, 상기 금속 매립층(164)을 형성 공정, 및 상기 리플로우 공정은 도 22에 예시한 집적회로 소자 제조 장치(400)를 이용하여 진공 파괴 없이 연속적으로 수행될 수 있다.
일부 실시예들에서, 공정 570 및 공정 580은 도 22에 예시한 집적회로 소자 제조 장치(400) 내에서 진공파괴 없이 인시튜로 연속적으로 수행될 수 있다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 형성된 도전성 배리어막에 대하여 공정 단계에 따라 측정된 저항(Rs) 변화와, 도전성 배리어막 내에서의 산소 함량(oxygen content) 변화를 평가한 결과를 나타낸 그래프이다.
도 26의 평가를 위하여, 도 3a 내지 도 11b를 참조하여 설명한 바와 같은 방법으로 도전성 배리어막(150)을 형성한 후 금속 실리사이드막(140)을 형성하기 전(P1), 도 11a 및 도 12b를 참조하여 설명한 바와 같은 방법으로 금속 실리사이드막(140)을 형성한 후(P2), 및 도 13a 및 도 13b를 참조하여 설명한 바와 같은 방법으로 조성이 변화된 도전성 배리어막(150A)을 형성한 후(P3) 각각에 대하여 도전성 배리어막에서의 저항(Rs) 및 산소 함량을 특정하였다. 여기서, 상기 조성이 변화된 도전성 배리어막(150A)을 형성하기 위하여 N2 분위기 하에서 상기 도전성 배리어막을 플라즈마 처리하였다.
도 26의 결과에서, 금속 실리사이드막을 형성한 후(P2)에는 상기 금속 실리사이드막의 형성 전(P1)에 비해 도전성 배리어막에서의 저항 및 산소 함량이 증가하였으나, N2 분위기 하에서 상기 도전성 배리어막을 플라즈마 처리한 후(P3)에는 도전성 배리어막에서의 저항 및 산소 함량이 각각 감소하였다.
도 26의 결과로부터 알 수 있는 바와 같이, 금속 실리사이드막을 형성한 후, 상기 금속 실리사이드막을 덮고 있는 도전성 배리어막을 N2 분위기 하에서 플라즈마 처리함으로써 도전성 배리어막 내의 산소 함량이 감소될 수 있다. 따라서, 후속 공정에서 상기 도전성 배리어막 위에 금속 플러그를 형성하였을 때, 도전성 배리어막과 금속 플러그와의 사이의 접착력이 향상되어 이들 사이의 접착 불량으로 인한 보이드 발생을 억제할 수 있으며, 저저항의 신뢰성 높은 콘택 구조를 제공할 수 있다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 27을 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 상기 메모리 영역(1020) 중 적어도 하나는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 제조된 집적회로 소자, 예를 들면 도 1a 내지 도 21c를 참조하여 설명한 집적회로 소자(100, 200, 300) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 28을 참조하면, 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 제조된 집적회로 소자, 예를 들면 도 1a 내지 도 21c를 참조하여 설명한 집적회로 소자(100, 200, 300) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 소스/드레인 영역, 130: 금속막, 140: 금속 실리사이드막, 150: 도전성 배리어막, 150A: 조성이 변화된 도전성 배리어막, 160: 플러그용 도전층, 160P: 금속 플러그, 162: 금속 시드층, 164: 금속 매립층.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 상에 불순물이 도핑된 Si, 불순물이 도핑된 SiGe, 또는 불순물이 도핑된 SiC로 이루어지는 소스/드레인 영역을 형성하는 단계와,
    상기 소스/드레인 영역을 덮는 절연막을 형성하는 단계와,
    상기 절연막을 관통하여 상기 소스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 상기 소스/드레인 영역에 접하는 금속막을 형성하는 단계와,
    상기 금속막 위에 상기 콘택홀의 내벽을 덮는 금속 질화막을 형성하는 단계와,
    상기 금속막이 상기 금속 질화막으로 덮인 결과물을 열 처리하여 상기 소스/드레인 영역을 구성하는 물질과 상기 금속막을 구성하는 금속과의 반응을 유도하여 상기 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성하는 단계와,
    상기 금속 실리사이드막을 덮는 상기 금속 질화막을 질소 원자를 포함하는 분위기 하에서 처리하여 N-리치 금속 질화막을 형성하는 단계와,
    상기 N-리치 금속 질화막 위에 상기 콘택홀을 채우는 금속 플러그를 형성하는 단계를 포함하고,
    상기 금속 플러그를 형성하는 단계는
    상기 N-리치 금속 질화막 위에 금속 시드층을 형성하는 단계와,
    상기 금속 시드층 위에서 상기 콘택홀을 채우는 금속 매립층을 형성하는 단계와,
    상기 금속 시드층 및 상기 금속 매립층을 리플로우시키는 단계를 포함하는 집적회로 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 금속 질화막을 형성하는 단계는 금속 대 질소의 원자비가 1:1인 상기 금속 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 N-리치 금속 질화막을 형성하는 단계는 상기 금속 질화막을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 N-리치 금속 질화막을 형성하는 단계는 상기 금속 질화막을 열 처리하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  11. 제6항에 있어서,
    상기 N-리치 금속 질화막을 형성하는 단계는 상기 금속 질화막을 UV 복사선 (ultraviolet radiation)에 노출시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  12. 삭제
  13. 제6항에 있어서,
    상기 금속 시드층이 형성된 후 상기 콘택홀 내에서 상기 N-리치 금속 질화막의 일부가 상기 금속 시드층을 통해 노출되도록 상기 금속 시드층은 상기 N-리치 금속 질화막 위에서 불연속적으로 연장되는 형상으로 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  14. 제6항에 있어서,
    상기 금속 시드층을 형성한 후, 상기 금속 매립층을 형성하기 전에, 상기 금속 시드층이 형성된 결과물을 질소 함유 분위기, 수소 함유 분위기, 또는 이들의 조합 가스의 분위기 하에서 후처리하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 후처리하는 단계는 상기 금속 시드층이 형성된 결과물을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 후처리하는 단계는 상기 금속 시드층이 형성된 결과물을 다이렉트 플라즈마 (direct plasma)형태로 활성화된 가스를 이용하여 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 후처리하는 단계는 상기 금속 시드층이 형성된 결과물을 300 ∼ 1000 ℃의 온도 하에서 열 처리하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제6항에 있어서,
    상기 금속 질화막을 형성한 후, 상기 금속 실리사이드막을 형성하기 전에, 상기 금속 질화막의 노출된 표면을 질소 함유 분위기, 수소 함유 분위기, 또는 이들의 조합 가스의 분위기 하에서 전처리하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 적어도 하나의 핀형(fin-type) 활성 영역 위에 게이트 라인과, 상기 게이트 라인의 양 측에 위치되고 불순물이 도핑된 Si, 불순물이 도핑된 SiGe, 또는 불순물이 도핑된 SiC로 이루어지는 복수의 소스/드레인 영역을 형성하는 단계와,
    상기 적어도 하나의 핀형 활성 영역, 상기 게이트 라인, 및 상기 복수의 소스/드레인 영역을 덮는 절연막을 형성하는 단계와,
    상기 절연막을 관통하여 상기 복수의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 상기 적어도 하나의 소스/드레인 영역에 접하는 금속막을 형성하는 단계와,
    상기 금속막 위에 상기 콘택홀의 내벽을 덮는 금속 질화막을 형성하는 단계와,
    상기 금속막이 상기 금속 질화막으로 덮인 결과물을 열 처리하여 상기 소스/드레인 영역을 구성하는 물질과 상기 금속막을 구성하는 금속과의 반응을 유도하여 상기 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성하는 단계와,
    상기 금속 실리사이드막을 덮는 상기 금속 질화막을 질소 원자를 포함하는 분위기 하에서 처리하여 N-리치 금속 질화막을 형성하는 단계와,
    상기 콘택홀 내에서 상기 N-리치 금속 질화막의 일부를 덮는 금속 시드층을 형성하는 단계와,
    상기 콘택홀 내에서 상기 금속 시드층을 통해 노출되는 상기 N-리치 금속 질화막과 상기 금속 시드층을 질소 원자 및 수소 원자 중 적어도 하나를 포함하는 분위기 하에서 후처리하는 단계와,
    상기 후처리된 금속 시드층 위에 상기 콘택홀을 채우는 금속 매립층을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 불순물이 도핑된 Si, 불순물이 도핑된 SiGe, 또는 불순물이 도핑된 SiC로 이루어지는 도전 영역을 가지는 기판 상에 절연막을 형성하는 단계와,
    상기 절연막을 관통하여 상기 도전 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 상기 도전 영역에 접하는 금속막을 형성하는 단계와,
    상기 금속막 위에 상기 콘택홀의 내벽을 덮는 금속 질화막을 형성하는 단계와,
    상기 금속 질화막이 형성된 결과물을 열 처리하여 상기 도전 영역을 구성하는 물질과 상기 금속막을 구성하는 금속과의 반응을 유도하여 상기 금속막의 적어도 일부를 실리사이드화하여 금속 실리사이드막을 형성하는 단계와,
    복수의 공정 챔버를 구비한 클러스터 툴(cluster tool)로 이루어지는 장치를 이용하여, 상기 복수의 공정 챔버 중에서 선택되는 제1 챔버 내에서 상기 금속 실리사이드막을 덮는 상기 금속 질화막을 질소 원자를 포함하는 분위기 하에서 처리하여 N-리치 금속 질화막을 형성하는 단계와,
    상기 클러스터 툴로 이루어지는 장치를 이용하여, 상기 N-리치 금속 질화막 위에 상기 콘택홀을 채우는 금속 플러그를 형성하는 단계를 포함하는 집적회로 소자의 제조 방법.
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