CN106981487B - 集成电路器件及其制造方法 - Google Patents

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Abstract

本发明可以提供一种集成电路器件，该集成电路器件包括：基板，具有至少一个鳍形有源区，该至少一个鳍形有源区在第一方向上延伸；栅线，在第二方向上在该至少一个鳍形有源区上延伸，第二方向与第一方向交叉；导电区域，在该至少一个鳍形有源区的在栅线的一侧的一部分上；以及接触插塞，在第三方向上从导电区域延伸，第三方向垂直于基板的主平面。接触插塞可以包括金属插塞、在导电区域上的导电的阻挡膜以及在导电区域和导电的阻挡膜之间的金属硅化物膜，该导电的阻挡膜围绕金属插塞的侧壁和底表面，该导电的阻挡膜包括富N的金属氮化物膜。

Description

集成电路器件及其制造方法
技术领域
本发明构思涉及集成电路器件和/或制造该集成电路器件的方法，更具体地，涉及包括连接到基板的有源区的接触插塞的集成电路器件和/或制造该集成电路器件的方法。
背景技术
随着集成电路器件的超高集成以及场效应晶体管(FET)的栅极长度的减小，为了克服平面金属氧化物半导体FET(MOSFET)的元件特性的限制，正在试图开发包括具有三维结构的沟道的FinFET的元件。此外，随着FinFET 的特征尺寸的减小，源/漏区域和连接到源/漏区域的接触插塞之间的接触电阻作用为集成电路器件的寄生电阻的主要因素。因此，对于减小或最小化 FinFET的源/漏区域和接触插塞之间的接触电阻存在需求。
发明内容
本发明构思提供具有能够减小或最小化接触插塞的电阻的结构的集成电路器件。
本发明构思还提供制造具有能够减小或最小化接触插塞的电阻的结构的集成电路器件的方法。
根据示例实施方式，一种集成电路器件包括：基板，具有至少一个鳍形有源区，该至少一个鳍形有源区在第一方向上延伸；栅线，在第二方向上在该至少一个鳍形有源区上延伸，第二方向与第一方向交叉；导电区域，在该至少一个鳍形有源区的在栅线的一侧的一部分上；以及接触插塞，在第三方向上从导电区域延伸，第三方向垂直于基板的主平面。接触插塞包括金属插塞、在导电区域上的导电的阻挡膜以及在导电区域和导电的阻挡膜之间的金属硅化物膜，该导电的阻挡膜围绕金属插塞的侧壁和底表面，导电的阻挡膜包括富N的金属氮化物膜。
根据一示例实施方式，一种制造集成电路器件的方法可以包括：在具有导电区域的基板上形成绝缘膜；形成穿过绝缘膜并暴露导电区域的接触孔；在接触孔中形成金属膜，使得金属膜接触导电区域；在金属膜上形成导电的阻挡膜以覆盖接触孔的内壁；在导电的阻挡膜暴露到硅化气氛的同时，通过利用硅化气氛执行金属膜的至少一部分的硅化而形成金属硅化物膜；在用导电的阻挡膜覆盖金属硅化物膜的同时，通过在包括氮和氢的至少一种的气氛中处理导电的阻挡膜而形成组分变化的导电的阻挡膜；以及在组分变化的导电的阻挡膜上形成金属插塞以填充接触孔。
根据一示例实施方式，一种制造集成电路器件的方法包括：在至少一个鳍形有源区上形成栅线和多个源/漏区域，该多个源/漏区域布置在栅线的两侧；形成覆盖该至少一个鳍形有源区、栅线和该多个源/漏区域的绝缘膜；形成接触孔以穿过绝缘膜并暴露该多个源/漏区域当中的至少一个源/漏区域；在接触孔中形成金属膜，使得金属膜接触该至少一个源/漏区域；在金属膜上形成导电的阻挡膜以覆盖接触孔的内壁；通过在导电的阻挡膜暴露到硅化气氛的同时利用硅化气氛执行金属膜的至少一部分的硅化而形成金属硅化物膜；在用导电的阻挡膜覆盖金属硅化物膜的同时，通过在包括氮和氢的至少一种的第一气氛中处理导电的阻挡膜而形成组分变化的导电的阻挡膜；形成金属籽层以在组分变化的导电的阻挡膜上不连续地延伸，使得组分变化的导电的阻挡膜被金属籽层暴露；在包括氮和氢的至少一种的第二气氛中后处理组分变化的导电的阻挡膜和金属籽层；以及在后处理的金属籽层上形成金属填充层以填充接触孔。
根据一示例实施方式，一种制造集成电路器件的方法包括：在具有导电区域的基板上形成绝缘膜；形成接触孔以穿过绝缘膜并暴露导电区域；在接触孔中形成金属膜使得金属膜接触导电区域；在金属膜上形成导电的阻挡膜以覆盖接触孔的内壁；通过在导电的阻挡膜暴露到硅化气氛的同时利用硅化气氛执行金属膜的至少一部分的硅化而形成金属硅化物膜；当在第一腔室中用导电的阻挡膜覆盖金属硅化物膜时，通过在包括氮和氢的至少一种的气氛中处理导电的阻挡膜而形成组分变化的导电的阻挡膜，该第一腔室从群集工具(cluster tool)的多个工艺腔室中选择；以及利用群集工具在组分变化的导电的阻挡膜上形成金属插塞以填充接触孔。
根据一示例实施方式，一种集成电路器件包括：基板，具有至少一个有源区，该至少一个有源区在第一方向上延伸；栅线，在第二方向上在该至少一个鳍形有源区上延伸，第二方向与第一方向交叉；源/漏区域，在该至少一个有源区中在栅线的一侧；以及接触插塞，在第三方向上从源/漏区域延伸，该第三方向垂直于基板的主平面。接触插塞包括：金属插塞；导电的阻挡膜，在源/漏区域上，导电的阻挡膜围绕金属插塞的侧壁和底表面，导电的阻挡膜包括金属氮化物膜，金属氮化物膜中的氮含量大于根据金属和氮之间的化学计量的原子比的氮含量；以及金属硅化物膜，在源/漏区域和导电的阻挡膜之间。
根据本发明构思，由于集成电路器件表现出构成接触插塞的导电的阻挡膜和其上的金属插塞之间的改善的附着力，所以集成电路器件能够抑制由于导电的阻挡膜和金属插塞之间的差的附着力而引起的空隙的产生，和/或能够提供具有相对低的电阻和相对高的可靠性的接触结构。因此，可以降低导电区域诸如源/漏区域与接触插塞之间的接触电阻。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，附图中：
图1A至1C是用于说明根据本发明构思的示例实施方式的集成电路器件的示意图，图1A是根据本发明构思的示例实施方式的集成电路器件的布局图，图1B是该集成电路器件的沿图1A的线B-B'截取的截面图，图1C是该集成电路器件的沿图1A的线C-C'截取的截面图；
图2A和2B是用于说明根据本发明构思的示例实施方式的集成电路器件的图；
图3A至17B是为了说明根据本发明构思的示例实施方式的制造集成电路器件的方法而按照工艺次序示出的图；
图18是用于说明根据本发明构思的示例实施方式的制造集成电路器件的方法的截面图；
图19是用于说明根据本发明构思的示例实施方式的制造集成电路器件的方法的截面图；
图20A至20C是为了说明根据本发明构思的示例实施方式的制造集成电路器件的方法而按照工艺次序示出的截面图；
图21A至21C是用于说明根据本发明构思的示例实施方式的集成电路器件的图，图21A是根据本发明构思的示例实施方式的集成电路器件的布局图，图21B是该集成电路器件的沿图21A的线B-B'截取的截面图，图21C 是该集成电路器件的沿图21A的线C-C'截取的截面图；
图22是示出制造根据本发明构思的示例实施方式的用于集成电路器件的装置的主要部件的示意平面图；
图23是用于说明根据本发明构思的示例实施方式的工艺腔室的主要部件的图，该工艺腔室可以被包括在用于制造集成电路器件的装置中；
图24是用于说明根据本发明构思的示例实施方式的另一工艺腔室的主要部件的图，该另一工艺腔室可以被包括在用于制造集成电路器件的装置中；
图25是用于说明根据本发明构思的示例实施方式的制造集成电路器件的方法的流程图；
图26是描绘如随着用于形成导电的阻挡膜的工艺阶段测量的，按照根据本发明构思的示例实施方式的制造集成电路器件的方法形成的导电的阻挡膜的电阻变化和导电的阻挡膜中的氧含量变化的曲线图；
图27是根据本发明构思的示例实施方式的电子器件的框图；以及
图28是根据本发明构思的示例实施方式的电子***的框图。
具体实施方式
在下文，将参照附图详细地描述本发明构思的一些示例实施方式。同样的部件将在整个说明书中由同样的附图标记表示，并将省略其重复的描述。
图1A至1C是用于说明根据本发明构思的示例实施方式的集成电路器件的图，图1A是集成电路器件100的布局图，图1B是集成电路器件100 的沿图1A的线B-B'截取的截面图，图1C是集成电路器件100的沿图1A的线C-C'截取的截面图。
参照图1A至1C，集成电路器件100包括具有在第一方向(X方向)上延伸的鳍形有源区FA的基板110。在图1B中，鳍形有源区FA的底表面的水平由虚线BL标记。
在一些示例实施方式中，基板110可以包括半导体诸如Si或Ge，或化合物半导体诸如SiGe、SiC、GaAs、InAs或InP。在一些示例实施方式中，基板110可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是包括In、Ga和Al中的至少一种元素作为III族元素以及As、P和Sb中的至少一种元素作为V族元素的化合物。例如，III-V族材料可以从InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)当中选择。二元化合物可以是例如InP、GaAs、InAs、InSb和GaSb中的任一种。三元化合物是例如InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的任一种。 IV族材料可以是Si或Ge。然而，可用于根据本发明构思的集成电路器件的 III-V族材料和IV族材料不限于以上阐述的示例。III-V族材料和IV族材料诸如Ge可以用作允许低功率高速晶体管被制作的沟道材料。高性能的 CMOS可以利用包括III-V族材料例如GaAs(其具有比Si高的电子迁移率) 的半导体基板以及利用包括半导体材料例如Ge(其具有比Si高的空穴迁移率)的半导体基板形成。在一些示例实施方式中，当NMOS晶体管形成在基板110上时，基板110可以包括以上阐述的示例III-V族材料中的任一种。在一些其它示例实施方式中，当PMOS晶体管形成在基板110上时，基板 110的至少一部分可以包括Ge。在另一示例中，基板110可以包括导电区域，例如杂质掺杂的阱或杂质掺杂的结构。
在一些示例实施方式中，基板110可以具有期望的(或可选地，预定的) MOS区域。例如，基板110可以具有PMOS区域或NMOS区域。
基板110上的鳍形有源区FA的下侧壁用元件隔离膜112覆盖，鳍形有源区FA沿与基板110的主平面(X-Y平面)垂直的方向以鳍形形状从元件隔离膜112向上突出。
多个界面膜116、多个栅绝缘膜118以及多条栅线GL在交叉第一方向 (X方向)的第二方向(Y方向)上在基板110上的鳍形有源区FA上延伸。
所述多个栅绝缘膜118和所述多条栅线GL可以延伸，同时覆盖每个鳍形有源区FA的顶表面和两个侧壁以及元件隔离膜112的顶表面。多个MOS 晶体管可以形成在鳍形有源区FA与所述多条栅线GL交叉的点处。所述多个MOS晶体管的每个可以是其中沟道形成在鳍形有源区FA的顶表面和两个侧壁上的三维结构的MOS晶体管。
所述多个界面膜116、所述多个栅绝缘膜118和所述多条栅线GL中的每个的两个侧壁用绝缘间隔物124覆盖。
绝缘间隔物124可以包括具有约7或更小的低介电常数的绝缘材料。如这里使用的，术语“低介电常数(低K)”可以指的是小于7的介电常数。在一些示例实施方式中，绝缘间隔物124可以包括SiOCN、SiCN、SiBN、 SiBCN或其组合。
所述多个界面膜116的每个可以通过氧化鳍形有源区FA的暴露表面而获得，并可以用来防止鳍形有源区FA和栅绝缘膜118之间的界面缺陷。在一些示例实施方式中，所述多个界面膜116可以包括具有9或更小的介电常数的低K材料，例如硅氧化物、硅氮氧化物或其组合。在一些其它示例实施方式中，所述多个界面膜116可以包括硅酸盐、或硅酸盐与以上阐述的示例低K材料的组合。
所述多个栅绝缘膜118可以包括硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以包括具有比硅氧化物膜大的介电常数的材料。例如，栅绝缘膜118可以具有约10至约25的介电常数。高k电介质膜可以包括从铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅铌酸锌以及其组合中选择的材料，但是在高k电介质膜中包括的材料不限于以上阐述的示例。
所述多条栅线GL在与鳍形有源区FA交叉的方向上在栅绝缘膜118上延伸，同时覆盖每个鳍形有源区FA的顶表面和两个侧壁。
栅线GL可以包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA可以用来调整功函数。第二含金属层MGB可以用来填充形成在第一含金属层MGA的上侧上的空间。在一些示例实施方式中，第一含金属层MGA可以包括TiN、TaN、TiC和TaC中的至少一种。在一些示例实施方式中，第二含金属层MGB可以包括W或Al。
在一些其它示例实施方式中，栅线GL可以具有其中金属氮化物层、金属层、导电覆盖层和间隙填充金属膜顺序地层叠的结构。金属氮化物层和金属层的每个可以包括从Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、 Dy、Er和Pd中选择的至少一种金属。金属氮化物层和金属层的每个可以通过ALD工艺、金属有机ALD(MOALD)工艺、化学气相沉积(CVD)或金属有机CVD(MOCVD)工艺形成。导电覆盖层可以用作防止金属层的表面的氧化的保护膜。此外，导电覆盖层可以在另一导电层沉积在该金属层上时用作促进沉积的润湿层。导电覆盖层可以包括金属氮化物，例如TiN、TaN或其组合，而不限于此。间隙填充金属膜可以在导电覆盖层上延伸。间隙填充金属膜可以包括W膜。间隙填充金属膜可以通过ALD、CVD或物理气相沉积(PVD)工艺形成。间隙填充金属膜可以填充由于导电覆盖层的顶表面上的台阶部分而形成的凹陷空间，而没有空隙。在一些示例实施方式中，栅线GL 可以包括TiAlC/TiN/W的层叠结构、TiN/TaN/TiAlC/TiN/W的层叠结构或 TiN/TaN/TiN/TiAlC/TiN/W的层叠结构。在以上阐述的层叠结构中，TiAlC 层或TiN层可以用作用于功函数的调整的含金属层。
源/漏区域120在栅线GL的一侧形成在鳍形有源区FA中。源/漏区域 120可以包括在鳍形有源区FA上外延地生长的半导体层。源/漏区域120可以是包括杂质掺杂的半导体层的杂质扩散区域。在一些示例实施方式中，源 /漏区域120可以包括杂质掺杂的Si、杂质掺杂的SiGe或杂质掺杂的SiC。
在鳍形有源区FA的一部分中，鳍凹陷FR的底部可以形成为在比栅线 GL下面的鳍形有源区FA的顶表面低的水平处。源/漏区域120可以包括外延地生长在鳍凹陷FR上的半导体层。在一些示例实施方式中，源/漏区域120 可以具有嵌入的SiGe结构，其包括多个外延地生长的SiGe层。所述多个 SiGe层可以具有彼此不同的Ge含量。在一些示例实施方式中，源/漏区域 120可以包括外延地生长的Si层或外延地生长的SiC层。
源/漏区域120可以具有抬高的源/漏(RSD)结构，该结构具有在比鳍形有源区FA的顶表面FT高的水平处的顶表面120T。源/漏区域120的顶表面 120T可以包括凹陷部分120R。
栅极间电介质132形成在所述多条栅线GL之间。栅极间电介质132可以形成在两条相邻的栅线GL之间以覆盖源/漏区域120。栅极间电介质132 可以包括硅氧化物膜，而不限于此。
在一些示例实施方式中，绝缘间隔物124可以具有比栅极间电介质132 的介电常数小的介电常数。
所述多条栅线GL用覆盖绝缘膜134覆盖。覆盖绝缘膜134防止不期望的异物诸如氧渗透到所述多条栅线GL中，从而用来防止栅线GL中的阈值电压的不期望的变化或可能发生在栅线GL和周围的导电区域例如接触插塞 CP之间的短路。覆盖绝缘膜134可以有助于保持栅线GL中的恒定的阈值电压，并可以防止包括栅线GL的晶体管的电特性的恶化。在一些示例实施方式中，覆盖绝缘膜134可以包括包含硅和氮的膜。例如，覆盖绝缘膜134 可以包括硅氮化物(Si3N4)膜、硅氮氧化物(SiON)膜、含碳的硅氮氧化物 (SiCON)膜或其组合。在一些示例实施方式中，覆盖绝缘膜134可以具有约
Figure BDA0001127815690000081
至约
Figure BDA0001127815690000082
的厚度。
层间电介质136形成在覆盖绝缘膜134上。层间电介质136可以包括硅氧化物膜，而不限于此。
在一些示例实施方式中，栅极间电介质132和层间电介质136中的至少之一可以包括原硅酸四乙酯(TEOS)膜。在一些其它示例实施方式中，栅极间电介质132和层间电介质136的至少之一可以包括具有约2.2至约2.4的超低介电常数K的超低K(ULK)膜，例如从SiOC膜和SiCOH膜当中选择的任一种膜。
在源/漏区域120上，接触插塞CP在垂直于基板110的主平面(X-Y平面)的第三方向(Z方向)上从凹陷部分120R的内部延伸。接触插塞可以穿过层间电介质136和栅极间电介质132以电连接到源/漏区域120。
接触插塞CP可以被栅极间电介质132和层间电介质136围绕，从而与其它周围的导电层绝缘。接触插塞CP包括在穿过层间电介质136和栅极间电介质132的接触孔CH中在与基板110的主平面垂直的方向(Z方向)上延伸的金属插塞160P以及在源/漏区域120上围绕金属插塞160P的侧壁和底表面的导电的阻挡膜150A。
在一些示例实施方式中，导电的阻挡膜150A可以包括富N的金属氮化物膜。如这里使用的，术语“富N的金属氮化物膜”指的是具有比根据金属和氮之间的化学计量原子比的氮含量大的氮含量的金属氮化物膜。在一些示例实施方式中，导电的阻挡膜150A可以包括富N的TiN、富N的TaN、富 N的AlN、富N的WN或其组合。
金属硅化物膜140插设在源/漏区域120和导电的阻挡膜150A之间。
金属硅化物膜140可以包括钛硅化物、钴硅化物、镍硅化物、钽硅化物、铪硅化物或镧硅化物，而不限于此。
围绕导电的阻挡膜150A的外侧壁的金属膜130可以形成在接触孔CH 中。金属膜130可以在与基板110的主平面垂直的方向(Z方向)上从金属硅化物膜140延伸。金属膜130可以形成为围绕导电的阻挡膜150A的外侧壁，同时插设在导电的阻挡膜150A和栅极间电介质132之间以及在导电的阻挡膜150A和层间电介质136之间。
金属膜130可以形成为覆盖源/漏区域120的凹陷部分120R的表面(其在接触孔CH中暴露)以及接触孔CH的内侧壁。在一些示例实施方式中，金属膜130可以包括Ti、W、Cu、Ta、La、Ru、Nb、Mo、Hf、Ni、Co、 Pt、Yb、Tb、Dy、Er、Pd或其组合。例如，金属硅化物膜140可以包括钛硅化物，金属膜130可以包括钛。
金属硅化物膜140和金属膜130可以与金属插塞160P和导电的阻挡膜 150A一起构成接触插塞CP，该接触插塞CP填充接触孔CH的内部。
由于图1A至图1C所示的集成电路器件100包括表现出导电的阻挡膜 150A和其上的金属插塞160P之间的改善的附着力的接触插塞CP，所以集成电路器件100可以抑制由于两者之间的差的附着力而引起的空隙的产生。因此，集成电路器件100可以提供具有相对低的电阻和相对高的可靠性的接触结构，和/或可以降低源/漏区域120和接触插塞CP之间的接触电阻。
图2A和图2B是用于说明根据本发明构思的示例实施方式的集成电路器件的图，图2A是对应于沿图1A的线B-B'截取的横截面的截面图，图2B 是对应于沿图1A的线C-C'截取的横截面的截面图。在图2A和2B中，与图 1A至1C中相同的附图标记表示相同的构件，在下文将省略其细节。
参照图2A和2B，集成电路器件200具有与图1A至图1C所示的集成电路器件100相同的配置，除了没有金属膜130之外。
在集成电路器件200中，导电的阻挡膜150A可以直接接触栅极间电介质132、层间电介质136和金属硅化物膜140。
图3A至图17B是为了说明根据本发明构思的示例实施方式的制造集成电路器件的方法而根据工艺次序示出的图。图3A、4A、……、和17A是截面图，示出按照工艺次序的对应于沿图1A的线B-B'截取的横截面的一部分，图3B、4B、……、和17B是截面图，示出按照工艺次序的对应于沿图1A 的线C-C'截取的横截面的一部分。
将参照图3A至图17B详细描述根据本发明构思的示例实施方式的制造集成电路器件的一示例方法。在图3A至图17B中，与图1A至图1C中相同的附图标记表示相同的构件，在下文将省略其细节。
首先，参照图3A和3B，从基板110的主平面(X-Y平面)向上突出并在一个方向(例如X方向)上延伸的鳍形有源区FA可以通过蚀刻基板110 的一些区域而形成。
在一些示例实施方式中，图3A和图3B所示的基板110的一部分可以是用于形成PMOS晶体管和NMOS晶体管中的任一种的区域。鳍形有源区 FA可以根据意欲形成在鳍形有源区FA中的MOS晶体管的沟道类型而包括 P型或N型杂质扩散的区域(未示出)。
接下来，覆盖鳍形有源区FA的下侧壁的元件隔离膜112可以形成在基板110上。鳍形有源区FA可以从元件隔离膜112的顶表面向上突出以被暴露。
参照图4A和4B，可以形成在鳍形有源区FA上延伸同时交叉鳍形有源区FA的多个虚设栅结构DGS。
所述多个虚设栅结构DGS的每个可以包括顺序地层叠在鳍形有源区FA 上的虚设栅绝缘膜D114、虚设栅线D116和虚设栅覆盖层D118。在一些示例实施方式中，虚设栅绝缘膜D114可以包括硅氧化物。虚设栅线D116可以包括多晶硅。虚设栅覆盖层D118可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
接下来，绝缘间隔物124可以形成在虚设栅结构DGS的两个侧壁上。在一些示例实施方式中，绝缘间隔物124可以通过CVD工艺或ALD工艺形成。
接下来，鳍凹陷FR通过去除鳍形有源区FA的在虚设栅结构DGS的两侧暴露的部分而形成，包括结晶半导体区域的源/漏区域120通过借助外延生长工艺在鳍凹陷FR上形成半导体层而形成。在一些示例实施方式中，源/ 漏区域120可以包括外延地生长的Si层、外延地生长的SiC层、包括多个外延地生长的SiGe层的嵌入SiGe结构等。源/漏区域120可以是包括杂质掺杂的半导体层的导电区域。在一些示例实施方式中，源/漏区域120可以包括杂质掺杂的Si、杂质掺杂的SiGe或杂质掺杂的SiC。
源/漏区域120可以具有在比鳍形有源区FA的顶表面FT高的水平处的顶表面120T。
在一些示例实施方式中，源/漏区域120的截面形状不限于图4A和4B 所示的示例。例如，源/漏区域120的沿Y-Z平面截取的截面形状可以是多边形形状(例如四边形、五边形或六边形)、圆形或椭圆形。
可以形成覆盖源/漏区域120、所述多个虚设栅结构DGS和绝缘间隔物 124的栅极间电介质132。
在用于形成栅极间电介质132的一示例中，可以形成具有足以覆盖源/ 漏区域120、所述多个虚设栅结构DGS和绝缘间隔物124的厚度的电介质。接下来，具有平坦化的顶表面的栅极间电介质132可以通过平坦化所得产物形成，使得所述多个虚设栅结构DGS可以被暴露。
在一些示例实施方式中，栅极间电介质132可以包括氧化物膜，例如原硅酸四乙酯(TEOS)膜。在一些其它示例实施方式中，栅极间电介质132可以包括具有约2.2至约2.4的超低介电常数K的超低K(ULK)膜，例如SiOC膜或SiCOH膜。
参照图5A和5B，多个栅极空间GH可以通过去除经栅极间电介质132 暴露的所述多个虚设栅结构DGS而形成。
绝缘间隔物124和鳍形有源区FA可以通过所述多个栅极空间GH暴露。
参照图6A和6B，多个界面膜116、栅绝缘膜118和栅线GL可以顺序地形成在所述多个栅极空间GH(见图5A)中。
形成所述多个界面膜116的工艺可以包括氧化鳍形有源区FA的在所述多个栅极空间GH(见图5A)中暴露的部分的工艺。所述多个界面膜116可以用来抑制或防止在所述多个界面膜116上的多个栅绝缘膜118和在下面的鳍形有源区FA之间的界面缺陷。在一些示例实施方式中，所述多个界面膜 116可以包括硅氧化物膜、硅氮氧化物膜、硅酸盐膜或其组合。
栅绝缘膜118和栅线GL可以形成为覆盖栅极间电介质132的顶表面，同时填充所述多个栅极空间GH(见图5A)的内部。
栅绝缘膜118可以包括硅氧化物膜、高K电介质膜或其组合。高K电介质膜可以包括具有比硅氧化物膜大的介电常数的材料。例如，栅绝缘膜118 可以具有约10至约25的介电常数。栅绝缘膜118可以通过ALD、CVD或 PVD工艺形成。
栅线GL可以包括第一含金属层MGA和第二含金属层MGB。
参照图7A和7B，不期望的部分可以通过对图6A和6B的所得产物进行平坦化工艺而去除，栅线GL和栅绝缘膜118可以分别被分离成保留在所述多个栅极空间GH(见图5A)中的多条栅线GL和多个栅绝缘膜118。接下来，所述多个栅极空间GH(见图5A)的上部分可以通过进一步去除所述多条栅线GL和所述多个栅绝缘膜118的部分而变空。可以形成填充所述多个空的栅极空间GH的覆盖绝缘膜134。
在形成覆盖绝缘膜134之后，绝缘间隔物124和栅极间电介质132可以从其相应的顶表面消耗至某一厚度，由此可以减小绝缘间隔物124和栅极间电介质132的厚度，并且多个绝缘间隔物124的顶表面和栅极间电介质132 的顶表面可以在覆盖绝缘膜134的顶表面周围暴露。
参照图8A和8B，层间电介质136可以形成在所述多条栅线GL和栅极间电介质132上。层间电介质136可以具有平坦化的顶表面。
在一些示例实施方式中，层间电介质136可以包括氧化物膜，例如TEOS 膜。在一些其它示例实施方式中，层间电介质136可以包括具有约2.2至约 2.4的超低介电常数的ULK膜，例如SiOC膜或SiCOH膜。
参照图9A和9B，掩模图案(未示出)可以形成在层间电介质136上，随后利用掩模图案作为蚀刻掩模顺序地蚀刻层间电介质136和栅极间电介质 132，从而形成穿透层间电介质136和栅极间电介质132的接触孔CH。
源/漏区域120可以通过接触孔CH暴露。
凹陷部分120R可以通过在形成接触孔CH的同时去除源/漏区域120的经由接触孔CH暴露的一部分而形成在源/漏区域120的顶表面120T上。尽管图9A和9B示出其中凹陷部分120R的底表面在比栅线GL下面的鳍形有源区FA的顶表面高的水平的一示例，但是本发明构思不限于该示例。例如，凹陷部分120R的底表面可以在与栅线GL下面的鳍形有源区FA的顶表面相同的水平，或者可以在比栅线GL下面的鳍形有源区FA的顶表面低的水平。
具有凹陷部分120R的底表面的接触孔CH可以具有至少2的高宽比。例如，接触孔CH可以具有约4或更大的高宽比。
在形成接触孔CH之后，可以进行用于从接触孔CH中的暴露表面除去不期望的材料(例如，自然氧化物膜)的清洁工艺。清洁工艺可以以湿的和 /或干的方式进行。
参照图10A和10B，接触源/漏区域120的金属膜130可以形成在接触孔CH中。
金属膜130可以形成为覆盖凹陷区120R的在接触孔CH中暴露的表面以及接触孔CH的内侧壁。
在一些示例实施方式中，金属膜130可以利用PVD工艺形成。如图10A 和10B所示，金属膜130的水平地延伸以覆盖凹陷部分120R的底表面和层间电介质136的顶表面的部分可以具有比金属膜130的覆盖接触孔CH的侧壁的部分大的厚度。然而，金属膜130的形状和厚度分布不限于图10A和 10B所示的示例。
金属膜130可以在室温形成。在一些示例实施方式中，金属膜130可以在约15℃至约40℃的温度氛围中形成。因而，形成金属膜130的工艺可以在相对低的温度进行，从而在进行形成金属膜130的工艺时，可以最小化热预算，因而，可以抑制从金属膜130获得的接触结构的接触电阻的增大。
参照图11A和11B，覆盖接触孔CH的内壁的导电的阻挡膜150可以形成在所得产物的金属膜130上，其中金属膜130形成在凹陷区120R中。
导电的阻挡膜150可以形成为覆盖金属膜130的暴露表面和接触孔CH 的内壁。
导电的阻挡膜150可以包括TiN、TaN、AlN、WN或其组合。在一些示例实施方式中，导电的阻挡膜150可以包括具有1:1的金属与氮的原子比的金属氮化物。例如，导电的阻挡膜150可以包括具有1:1的Ti:N的原子比的 TiN膜。
在一些示例实施方式中，导电的阻挡膜150可以具有约
Figure BDA0001127815690000131
至约
Figure BDA0001127815690000132
的厚度。在一些示例实施方式中，导电的阻挡膜150可以利用CVD、PVD 或ALD工艺形成，而不限于此。
在一些示例实施方式中，导电的阻挡膜150可以利用CVD工艺(例如，在N2气氛中热分解四二甲基氨基钛(TDMAT)前驱体的工艺)形成为TiN膜。
在一些示例实施方式中，参照图10A和10B描述的形成金属膜130的工艺和参照图11A和11B描述的形成导电的阻挡膜150的工艺可以原位地进行而不破坏这些工艺之间的真空。在一些示例实施方式中，为了形成金属膜130和导电的阻挡膜150，可以使用如以下参照图22至图24描述的集成电路器件制造装置400。
参照图12A至图12B，金属硅化物膜140可以在导电的阻挡膜150暴露于硅化气氛的同时，通过利用硅化气氛进行金属膜130的至少一部分的硅化而形成。
为了形成金属硅化物膜140，包括在源/漏区域120中的半导体材料与包括在金属膜130中的金属的反应可以通过对图11A和11B的在其中形成覆盖金属膜130的导电的阻挡膜150的所得产物进行热处理而取得。因而，可以在凹陷部分120R中形成覆盖源/漏区域120的金属硅化物膜140。
由于金属硅化物膜140通过源/漏区域120与金属膜130的反应形成，所以金属硅化物膜140可以包括与包括在金属膜130中的金属相同的金属。在一些示例实施方式中，覆盖源/漏区域120的金属膜130的整个部分可以用于硅化，从而在形成金属硅化物膜140之后，金属硅化物膜140和导电的阻挡膜150可以彼此直接接触，如图12A和12B所示。在一些其它示例实施方式中，覆盖源/漏区域120的金属膜130的一部分可以用于硅化，从而金属膜 130的一些可以在形成金属硅化物膜140之后保留在金属硅化物膜140和导电的阻挡膜150之间。
在一些示例实施方式中，尽管激光退火可以用于进行形成金属硅化物膜 140的热处理工艺，但是本发明构思不限于此。
当形成金属硅化物膜140时，导电的阻挡膜150可以暴露于硅化气氛，因此不期望的杂质，例如氧，可能渗入导电的阻挡膜150中。如果氧渗入导电的阻挡膜150中，当填充接触孔CH的金属插塞形成在导电的阻挡膜150 上时，金属插塞和导电的阻挡膜150之间的附着力会变坏，并且由于金属插塞和导电的阻挡膜150之间产生的界面空隙会导致接触电阻的增大以及集成电路器件的电特性的恶化。因此，集成电路器件的可靠性会变坏。
参照图13A和13B，组分变化的导电的阻挡膜150A可以通过在包括氮和氢的至少一种的气氛152中处理覆盖金属硅化物膜140的导电的阻挡膜 150(见图12A和12B)而形成。
导电的阻挡膜150可以在气氛152中处理，从而在如参照图12A和12B 所述地形成金属硅化物膜140的同时渗入导电的阻挡膜150中的不期望的杂质可以被去除或减少。
在一些示例实施方式中，为了形成组分变化的导电的阻挡膜150A，覆盖金属硅化物膜140的导电的阻挡膜150可以经受等离子体处理或在含氮气氛中的热处理，从而减少渗入导电的阻挡膜150中的杂质诸如氧的量，同时增加导电的阻挡膜150中的氮的量。
当导电的阻挡膜150包括具有1:1的金属与氮的原子比的金属氮化物时，导电的阻挡膜150可以经受在含氮气氛中的等离子体处理或热处理，从而包括富N的金属氮化物膜的导电的阻挡膜150A可以由于导电的阻挡膜150中的氮量增加而获得。如这里使用的，术语“富N的金属氮化物膜”指的是具有比根据金属和氮之间的化学计量的原子比的氮含量大的氮含量的金属氮化物膜。
含氮气氛中的等离子体处理可以在包括N2、NH3或其组合的含氮气体的氛围中进行。例如，含氮气氛中的等离子体处理可以在N2气氛中进行。含氮气氛还可以包括惰性气体，诸如Ar、He、Kr等。
含氮气氛中的等离子体处理或热处理可以在约300℃至约1000℃的温度进行，例如约400℃至约450℃。
在一些其它示例实施方式，为了形成组分变化的导电的阻挡膜150A，覆盖金属硅化物膜140的导电的阻挡膜150可以在含氢气氛中经受等离子体处理或热处理。这里，还原反应可以在导电的阻挡膜150中发生，因而，可以减少渗入导电的阻挡膜150中的杂质诸如氧的量。
在一些示例实施方式中，含氢气氛可以是包括H2气体的气氛。在一些其它示例实施方式，含氢气氛可以是包括H2气体和惰性气体诸如Ar、He、 Kr等的气氛。
在含氢气氛中的等离子体处理或热处理可以在约300℃至约1000℃的温度进行，例如约400℃至约450℃。
在一些示例实施方式中，为了形成组分变化的导电的阻挡膜150A，导电的阻挡膜150可以在含氮气氛、含氢气氛或其组合中经受等离子体处理。这里，在进行等离子体处理的同时，基板110上的气氛152(其可以是含氮和/或含氢的气氛)可以通过施加几百W至几十kW的RF电源功率到其上而保持在等离子体状态。例如，为了保持气氛152在等离子体状态，约1000 W至约10kW的RF电源功率可以被施加到气氛152。此外，气氛152可以保持在约1mTorr至约10Torr的压力。
在一些示例实施方式中，含氮和/或含氢的气氛中的等离子体处理可以利用以直流等离子体形式激活的气体进行。在一些其它示例实施方式中，含氮和/或含氢的气氛中的等离子体处理可以利用以远距离的等离子体形式激活的气体进行。
加热器可以用于含氮和/或含氢的气氛中的热处理。
在含氮和/或含氢的气氛中的等离子体处理或热处理可以进行几秒至几分钟，而不限于此。进行等离子体处理或热处理的时长可以取决于气氛152 的温度、压力、气体流速等而被适当地选择。
在一些其它示例实施方式，为了形成组分变化的导电的阻挡膜150A，可以使用紫外(UV)辐射。例如，导电的阻挡膜150可以暴露到具有约280nm 至约380nm的波长的UV辐射达几分钟至几十分钟，从而减少渗入导电的阻挡膜150中的杂质诸如氧的量。
在一些示例实施方式中，参照图12A和12B描述的形成金属硅化物膜 140的工艺和参照图13A和13B描述的形成组分变化的导电的阻挡膜150A 的工艺可以原位地进行，而不破坏这些工艺之间的真空。在一些示例实施方式中，为了形成金属硅化物膜140和组分变化的导电的阻挡膜150A，可以使用如以下参照图22至图24描述的集成电路器件制造装置400。
图14A至图17B是用于说明在组分变化的导电的阻挡膜150A上形成填充接触孔CH的金属插塞160P的工艺的截面图。
首先，参照图14A和14B，金属籽层162可以形成在组分变化的导电的阻挡膜150A上。
金属籽层162可以形成为不连续地延伸，使得金属籽层162部分地覆盖导电的阻挡膜150A的上表面。因此，导电的阻挡膜150A的表面的一些部分可以通过金属籽层162上的多个开口162H暴露。
金属籽层162可以用来改善导电的阻挡膜150A和在随后的工艺中形成在导电的阻挡膜150A上的金属填充层164(见图15A和15B)之间的附着。
在一些示例实施方式中，金属籽层162可以包括Co、W、Cu、Ag、Au、 Al、Ni、Pt或其组合。在一些示例实施方式中，为了形成金属籽层162，可以使用PVD、CVD或ALD工艺。例如，PVD工艺可以用于形成金属籽层 162。
在一些示例实施方式中，可以省略形成金属籽层162的工艺。
参照图15A和15B，填充接触孔CH(见图14A和14B)的金属填充层 164可以形成在金属籽层162上。
金属填充层164可以包括Co、W、Cu、Ag、Au、Al、Ni、Pt或其组合。在一些示例实施方式中，为了形成金属填充层164，可以使用PVD、CVD 或ALD工艺。例如，CVD工艺可以用于形成金属填充层164。
在一些示例实施方式中，金属填充层164可以包括Co。包括Co的金属填充层164可以通过CVD或金属有机CVD(MOCVD)工艺形成。为了形成金属填充层164，可以使用各种Co前驱体。例如，金属填充层164可以通过利用C12H10O6Co2(二钴(六羰基)叔丁基乙炔)或Co2(CO)6[HCC(CH3)3](二钴六羰基叔丁基乙炔)作为Co前驱体而形成。在用于形成金属填充层164 的MOCVD工艺时，Ar或H2气体可以与Co前驱体结合使用。用于形成金属填充层164的CVD工艺可以在约200℃至约500℃进行。
参照图16A和16B，金属籽层162和金属填充层164可以通过退火其中形成金属籽层162和金属填充层164的所得产物(见图15A和15B)而被回流。
用于回流的退火工艺可以在约200℃至约500℃的温度在Ar或H2气氛中进行。通过退火，金属籽层162和金属填充层164可以被回流以成一体。因此，填充接触孔CH的金属插塞用途的导电层160可以在导电的阻挡膜 150A上获得。
在一些示例实施方式中，包括Co的金属插塞用途的导电层160可以通过利用Co形成金属籽层162和金属填充层164的每个而形成。包括Co的金属插塞用途的导电层160可以提供具有相对低的接触电阻的接触结构，即使在具有相对小的临界尺寸(CD)的接触孔CH中。此外，当形成包括Co的金属插塞用途的导电层160时，可以降低待形成的接触插塞CP的接触电阻，即使当导电的阻挡膜150具有如参照图11A和11B所述的相对薄的厚度时。导电的阻挡膜150也可以保持在优良的状态而不被损伤或消耗。例如，导电的阻挡膜150可以具有约
Figure BDA0001127815690000171
至约
Figure BDA0001127815690000172
的相对薄的厚度。
导电的阻挡膜150A，其是通过在含氮和/或含氢的气氛中进行导电的阻挡膜150的等离子体处理或热处理或者如参照图13A和13B所述地进行导电的阻挡膜150的UV辐射处理而获得的所得产物，可以没有诸如氧的杂质，或可以包括可忽略的量的杂质诸如氧。因此，可以改善导电的阻挡膜150A 和其上的金属插塞用途的导电层160之间的附着力，因此能够获得具有相对低的电阻和相对高的可靠性的接触结构。
参照图17A和图17B，在其中形成金属插塞用途的导电层160(见图16A 和16B)的所得产物可以经受平坦化，直到暴露层间电介质136的顶表面。例如，可以去除金属插塞用途的导电层160、导电的阻挡膜150A和金属膜 130的存在于接触孔CH之外的部分。
化学机械抛光(CMP)工艺可以用于平坦化，而不限于此。
金属插塞160P、导电的阻挡膜150A、金属硅化物膜140和金属膜130 可以构成填充接触孔CH的接触插塞CP，其中金属插塞160P对应于金属插塞用途的导电层160的保留在接触孔CH中的部分，导电的阻挡膜150A围绕接触孔CH中的金属插塞160P的侧壁和底表面，并且金属膜130在沿金属插塞160P的延伸方向的Z方向上从金属硅化物膜140延伸并围绕导电的阻挡膜150A的外侧壁。
由于通过参照图3A至17B描述的示例工艺获得的集成电路器件表现出在接触插塞CP中包括的导电的阻挡膜150A和其上的金属插塞160P之间的改善的附着力，所以能够获得具有相对低的电阻和相对高的可靠性的接触结构。因此，可以降低源/漏区域120和接触插塞CP之间的接触电阻。
图18是用于说明根据本发明构思的示例实施方式的制造集成电路器件的方法的截面图。在图18中，与图3A至图17B中相同的附图标记表示相同的构件，在下文将省略其细节。
参照图18，在如参照图3A至14B所述地进行工艺直到金属籽层162形成在组分变化的导电的阻挡膜150A上之后，所得产物，其中导电的阻挡膜 150A的部分通过金属籽层162的所述多个开口162H暴露，可以经受在包括氮和氢的至少一种的后处理气氛252中的后处理。
在一些示例实施方式中，为了进行后处理，其中形成金属籽层162的所得产物可以在包括含氮气体的后处理气氛252中经受等离子体处理或热处理。因此，通过金属籽层162中的所述多个开口162H暴露的导电的阻挡膜 150A的表面可以暴露于后处理气氛252。因此，导电的阻挡膜150A中的氮含量可以由于在后处理气氛252中包括的含氮气体而进一步增加，并且如果杂质(例如，氧)保留在导电的阻挡膜150A中，这样的杂质可以由于后处理气氛252而被去除。
在一些示例实施方式中，为了进行后处理，在其中形成金属籽层162的所得产物可以在包括含氢气体的后处理气氛252中经受等离子体处理或热处理。这里，导电的阻挡膜150A可以通过金属籽层162中的所述多个开口162H 暴露到后处理气氛252。因此，如果杂质(例如，氧)保留在导电的阻挡膜 150A中，则这样的杂质可以由于后处理气氛252而被去除。
在一些示例实施方式中，为了进行后处理，其中形成金属籽层162的所得产物可以经受UV辐射处理。
参照图18描述的后处理气氛252可以是包括氮和氢的至少一种的气氛，与参照图13A和13B描述的气氛152相同或相似。在一些示例实施方式中，为了进行在其中形成金属籽层162的所得产物的后处理，所得产物可以在包括氮和氢的至少一种的气氛中经受等离子体处理、热处理和/或UV辐射处理。
接下来，进行参照图15A至图17B描述的工艺，从而制造集成电路器件。
图19是用于说明根据本发明构思的示例实施方式的制造集成电路器件的方法的截面图。在图19中，与图3A至图17B中相同的附图标记表示相同的构件，在下文将省略其细节。
参照图19，在如参照图3A至11B所述地进行工艺直到形成覆盖接触孔 CH的内壁的导电的阻挡膜150之后，并且在进行参照图12A至12B描述的形成金属硅化物膜140的工艺之前，其中形成导电的阻挡膜150的所得产物可以在包括氮和氢的至少一种的预处理气氛254中经受预处理。
在一些示例实施方式中，为了进行预处理，其中形成导电的阻挡膜150 的所得产物可以在包括含氮气体的预处理气氛254中经受等离子体处理或热处理。因此，导电的阻挡膜150可以暴露于预处理气氛254。因此，导电的阻挡膜150中的氮含量可以由于在预处理气氛254中包括的含氮气体而增加，并且可以消除在形成导电的阻挡膜150的工艺期间可能渗入并保留在导电的阻挡膜150中的杂质(例如氧)的至少一些。
在一些示例实施方式中，为了进行预处理，其中形成导电的阻挡膜150 的所得产物可以在包括含氢气体的预处理气氛254中经受等离子体处理或热处理。这里，由于导电的阻挡膜150暴露于预处理气氛254，所以可以消除在形成导电的阻挡膜150的工艺期间可能渗入并保留在导电的阻挡膜150中的杂质(例如氧)的至少一些。
在一些示例实施方式中，为了进行预处理，其中形成导电的阻挡膜150 的所得产物可以经受UV辐射处理。
参照图19描述的预处理气氛254可以是包括氮和氢的至少一种的气氛，与参照图13A和13B描述的气氛152相同或相似。在一些示例实施方式中，为了进行其中形成导电的阻挡膜150的所得产物的预处理，所得产物可以在包括氮和氢的至少一种的气氛中经受等离子体处理、热处理和/或UV辐射处理。
接下来，可以进行参照图12A至17B描述的工艺或参照图18描述的工艺，从而制造集成电路器件。
图20A至图20C是为了说明根据本发明构思的示例实施方式的制造集成电路器件的方法而按照工艺次序示出的截面图。在图20A至20C中，与图1至19中相同的附图标记表示相同的构件，在下文将省略其细节。
参照图20A，在如参照图3A至9B描述地形成穿过层间电介质136和栅极间电介质132的接触孔CH之后，可以形成覆盖源/漏区域120的凹陷部分120R的局部金属膜230。
在一些示例实施方式中，构成局部金属膜230的材料可以是与参照图 10A和10B的金属膜130相同的膜。
在一些示例实施方式中，局部金属膜230可以利用PVD工艺形成。局部金属膜230可以形成为覆盖源/漏区域120的顶表面和层间电介质136的顶表面。栅极间电介质132的侧壁的至少一部分和层间电介质136的至少一部分可以不用局部金属膜230覆盖。因此，在形成局部金属膜230之后，对应于接触孔CH内部的侧壁的栅极间电介质132和层间电介质136可以被暴露。
形成局部金属膜230的工艺可以通过利用与如参照图10A和10B描述的形成金属膜130的工艺相同或相似的工艺形成。然而，工艺条件可以被控制以使得期望的台阶覆盖性质在形成局部金属膜230的工艺中获得。
在一些示例实施方式中，在接触孔CH如参照图9A和9B所述地形成之后，源/漏区域120的暴露表面可以被清洁，从而从源/漏区域120的暴露表面除去不期望的材料，诸如自然氧化物膜。此外，在源/漏区域120的表面被清洁之后，形成局部金属膜230的工艺可以根据参照图20A描述的方法原位地进行，而不破坏真空。
在一些示例实施方式中，为了分散局部金属膜230在凹陷部分120R中的部分使得局部金属膜230充分地覆盖源/漏区域120的顶表面，局部金属膜230可以经受再溅射工艺。例如，通过溅射工艺形成的局部金属膜230可以经受使用Ar的第二溅射(例如，再溅射)。在再溅射工艺期间，可以除去可能保留在局部金属膜230的表面上的异物，诸如自然氧化物膜等。
在一些示例实施方式中，形成局部金属膜230的工艺和局部金属膜230 上的再溅射工艺可以原位地进行，而不破坏这些工艺之间的真空。
参照图20B，使用与参照图11A和11B描述的方法相同或类似的方法，覆盖接触孔CH的内壁的导电的阻挡膜150可以形成在其中形成局部金属膜 230的所得产物上。
导电的阻挡膜150可以形成为覆盖局部金属膜230的暴露表面和接触孔 CH的内壁。导电的阻挡膜150可以直接接触限定接触孔CH的栅极间电介质312和层间电介质136。
参照图20C，使用与参照图12A和12B描述的方法相同或类似的方法，金属硅化物膜140可以通过在导电的阻挡膜150暴露于硅化气氛的同时使用硅化气氛进行局部金属膜230的至少一部分的硅化而形成。
接下来，进行如参照图13A至17B描述的工艺，从而制造集成电路器件。
图21A至21C是用于说明根据本发明构思的示例实施方式的集成电路器件的图，图21A是根据本发明构思的示例实施方式的集成电路器件300 的布局图，图21B是集成电路器件300的沿图21A的线B-B'截取的截面图，图21C是集成电路器件300的沿图21A的线C-C'截取的截面图。在图21A 至21C中，与图1A至20C中相同的附图标记表示相同的构件，在下文将省略其细节。
图21A至21C所示的集成电路器件300具有与参照图1A至1C描述的集成电路器件100大部分相同或类似的配置。此外，集成电路器件300包括在基板110上彼此平行地延伸的多个鳍形有源区FA，多条栅线GL在第二方向(Y方向)上彼此平行地延伸，同时与所述多个鳍形有源区FA交叉。
源/漏区域120可以在所述多条栅线GL的每个的两侧形成在所述多个鳍形有源区FA的每个中。
延伸的接触插塞ECP可以在第二方向(Y方向)上延伸跨过从所述多个鳍形有源区FA当中选择的至少两个鳍形有源区FA。图21A至图21C示出一示例结构，其中延伸的接触插塞ECP(例如，单个延伸的接触插塞ECP) 形成在两个相邻的鳍形有源区FA上，使得该两个相邻的鳍形有源区FA中的多个源/漏区域120电连接到彼此。然而，本发明构思不限于图21A至图 21C所示的示例结构。例如，延伸的接触插塞ECP可以形成在彼此平行地延伸的三个或更多的鳍形有源区FA上，使得延伸的接触插塞ECP在与三个或更多鳍形有源区FA交叉的方向上延伸。
延伸的接触插塞ECP可以在垂直于基板110的主平面(X-Y平面)的第三方向(Z方向)上在源/漏区域120的顶表面上从凹陷部分120R的内部延伸。延伸的接触插塞ECP可以在平行于主平面的方向上延伸穿过层间电介质136和栅极间电介质132，使得接触插塞ECP在所述多个源/漏区域120 上延伸(并电连接到所述多个源/漏区域120)。
延伸的接触插塞ECP可以被栅极间电介质132和层间电介质136围绕，从而与其它周围的导电区域绝缘。延伸的接触插塞ECP的细节与参照图1A 至图20C描述的接触插塞CP的细节相同或相似。
为了制造作为示例在图21A至21C中示出的集成电路器件，可以进行与参照图9A和9B描述的工艺相同或类似的工艺，除了用于形成延伸的接触孔ECH的工艺之外。在图9A和9B中，形成暴露一个源/漏区域120的接触孔CH。在图21A至21C中，沿Y方向具有相对宽的宽度的延伸的接触孔 ECH可以形成为使得多个源/漏区域120通过接触孔ECH的底表面暴露。接下来，可以进行参照图10A至17B描述的工艺，从而制造集成电路器件300。
尽管至此已经参照图1A至图21C描述了具有示例结构的集成电路器件 100、200、300以及其示例制造方法，但是本领域技术人员应当理解，可以进行各种改变和变型而没有脱离本发明构思的精神和范围。
尽管已经参照图1A至图21C描述了包括包含三维构造的沟道的FinFET 的集成电路器件以及其制造方法，但是本发明构思不限于此。例如，本领域技术人员将理解，包括具有根据本发明构思的特征的平面MOSFET的集成电路器件以及其制造方法可以通过进行各种改变和变型而提供，而没有脱离本发明构思的精神和范围。
图22是示出根据本发明构思的示例实施方式的一示例集成电路器件制造装置400的主要配置的示意平面图。
参照图22，集成电路器件制造装置400可以包括能够容纳其中多个基板 W的盒414的多个装载互锁室(load lock chamber)410、能够对基板W进行某些半导体器件制造工艺的多个工艺腔室420以及传送室430。
传送室430可以包括传送基板W的机器手臂432，并可以与所述多个工艺腔室420和所述多个装载互锁室410连通。集成电路器件制造装置400还可以包括在一个方向上对准基板W的对准腔室440，基板W将在工艺腔室 420中经受某些半导体器件制造工艺。
集成电路器件制造装置400包括群集工具(cluster tool)，其中所述多个装载互锁室410、所述多个工艺腔室420和对准腔室440布置在传送室430周围并连接到传送室430。
所述多个工艺腔室420可以配置为能够进行用于从基板W除去异物诸如湿气或杂质的脱气工艺的脱气腔室。
图23是用于说明工艺腔室420A的主要配置的图，工艺腔室420A可以构成图22所示的集成电路器件制造装置400的多个工艺腔室420中的至少一个。
参照图23，在工艺腔室420A中，可以对基板W进行ALD、CVD、PVD、 UV处理、蚀刻、脱气、清洁或退火工艺。
工艺腔室420A可以包括等离子体发生器422。等离子体发生器422可以布置在从供气单元424供应的反应气体或前驱体气体的供应路径中，并可以配置为提供直流等离子体。
等离子体发生器422可以包括分别布置在工艺腔室420A的上侧和下侧的电源电极和接地电极。用于形成等离子体的电场可以通过电源电极和接地电极形成。工艺腔室420A提供用于形成等离子体的空间SP。从供气单元 424注入到工艺腔室420A中的气体通过形成在电源电极和接地电极之间的电场而形成等离子体，形成的等离子体粒子可以被提供到基板W上。如这里所用的，术语“等离子体粒子”包括由于气体激发到等离子态而产生的粒子，诸如基团(radical)、离子等，所述基团为中性粒子。
等离子体发生器422可以配置为提供直流等离子体到基板W。供气单元 424可以供应反应气体，例如期望用于生成参照图13A和13B描述的气氛 152、参照图18描述的后处理气氛252和/或参照图19描述的预处理气氛254 的含氮气体和/或含氢气体。此外，反应气体可以在等离子体发生器422中分解，并被直接提供到基板W。
在一些示例实施方式中，利用工艺腔室420A，可以进行在参照图13A 和13B描述的气氛152中的处理工艺、在参照图18描述的后处理气氛252 中的后处理工艺和/或在参照图19描述的预处理气氛254中的预处理工艺。
图24是用于说明工艺腔室420B的主要配置的图，工艺腔室420B可以构成图22所示的集成电路器件制造装置400中包括的多个工艺腔室420中的至少一个。
参照图24，工艺腔室420B可以用于进行脱气、热处理或等离子体处理工艺。工艺腔室420B可以从其外部被密封，以除去保留在基板W上的异物诸如湿气、杂质等，从而提供独立的空间。
工艺腔室420B可以包括：加热器452，用于加热基板W到相对高的温度，例如约300℃至约500℃的温度；转动卡盘(rotation chuck)454，配置为使基板W旋转并布置在工艺腔室420B的下部分中对应于加热器452的位置；以及晶片保持架458，用于从转动卡盘454升起基板W。晶片保持架458 可以包括能够支撑基板W的多个销456。
晶片保持架458可以降低装载于其上的基板W以被安全地安装在转动卡盘454上。安全地安装在转动卡盘454上的基板W可以被加热器452加热。
加热器452可以加热基板W至脱气所需的温度，从而将吸附到基板W 上或包括在基板W中的异物诸如湿气、杂质等排出到基板W外面。在一些示例实施方式中，加热器452可以包括以规则间隔布置的多个加热灯。所述多个加热灯可以利用例如从所述多个加热灯外部施加的电源电压来加热工艺腔室420B内部的基板W至从约300℃至约500℃的范围中选择的期望排气温度。在一些示例实施方式中，加热器452可以包括加热器，在加热器中，线圈利用由于通过施加电力到电热导线引起的电流而导致的热发射来发热。
真空排气装置470可以连接到工艺腔室420B。真空排气装置470可以使工艺腔室420B的内部减压并允许工艺腔室420B的内部保持在真空状态。真空排气装置470可以包括：排气管线472、474，其可以与工艺腔室420B 连通使得工艺腔室420B内部的气体被排放到工艺腔室420B的外部；以及低真空泵476和高真空泵478，其分别连接到排气管线472、474。
供气单元480和远距离的等离子体源490可以连接到工艺腔室420B，远距离的等离子体源490连接到从供气单元480到工艺腔室420B的供气路径的中间。远距离等离子体源490可以布置在用于供应活性的远距离的等离子体源到工艺腔室420B内部的基板W上的适当位置。工艺气体，例如期望用于生成参照图13A和13B描述的气氛152、参照图18描述的后处理气氛 252和/或参照图19描述的预处理气氛254的含氮气体和/或含氢气体，可以从供气单元480提供到远距离的等离子体源490。此外，反应气体可以在远距离的等离子体源490中分解，并传送到基板W。
在一些示例实施方式中，利用工艺腔室420B，可以进行在参照图13A 和13B描述的气氛152中的处理工艺、在参照图18描述的后处理气氛252 中的后处理工艺和/或在参照图19描述的预处理气氛254中的预处理工艺。
再次参照图22，基板W可以通过传送室430从装载互锁室410传送到所述多个工艺腔室420中的任一个。传送到所述一个工艺腔室420的基板W 可以通过传送室430被传送到另一工艺腔室420或装载互锁室410。
集成电路器件制造装置400可以包括图24所示的真空排气装置470。通过真空排气装置470，真空气氛可以保持在装载互锁室410、所述多个工艺腔室420和传送室430的每个中。
所述多个工艺腔室420可以被用作PVD腔室、CVD腔室、等离子体处理腔室和UV处理腔室。
在一些示例实施方式中，等离子体处理腔室可以配置为包括如图23所示的等离子体发生器422的工艺腔室420A。在一些示例实施方式中，CVD、 ALD或PVD工艺可以在工艺腔室420A中进行。
在一些示例实施方式中，等离子体处理腔室可以配置为包括如图24所示的远距离的等离子体源490的工艺腔室420B。
UV辐射源可以连接到所述多个工艺腔室420当中的用作UV处理腔室的腔室。例如，UV辐射源可以是与其不同类型的UV灯、UV激光器、UV 电子束器件或UV辐射器件。
在一些示例实施方式中，参照图3A至17B描述的制造集成电路器件的方法、参照图18描述的制造集成电路器件的方法、参照图19描述的制造集成电路器件的方法和参照图20A至20C描述的制造集成电路器件的方法的每个可以利用参照图22至24描述的集成电路器件制造装置400进行。例如，参照图10A和10B描述的形成金属膜130的工艺、参照图11A和11B描述的形成导电的阻挡膜150的工艺、参照图12A和12B描述的形成金属硅化物膜140的工艺、参照图13A和13B描述的形成组分变化的导电的阻挡膜 150A的工艺、参照图14A和14B描述的形成金属籽层162的工艺、参照图 15A和15B描述的形成金属填充层164的工艺、参照图16和16B描述的回流工艺、参照图18所述的其中形成金属籽层162的所得产物的后处理工艺以及参照图19描述的导电的阻挡膜150的预处理工艺可以利用参照图22至 24描述的集成电路器件制造装置400进行。
利用图22所示的集成电路器件制造装置400，各种工艺可以在所述多个工艺腔室420中原位地连续进行，而不破坏真空。
在一些示例实施方式中，从通过PVD工艺形成金属膜(例如图10A和 10B所示的金属膜130或图20A所示的局部金属膜230)的第一工艺、通过 CVD工艺形成导电的阻挡膜(例如，图11A和11B所示的导电的阻挡膜150 或图20B所示的导电的阻挡膜150)的第二工艺、通过在导电的阻挡膜150 暴露于硅化气氛的同时利用硅化气氛进行金属膜130的至少一部分的硅化而形成金属硅化物膜140的第三工艺、以及通过对导电的阻挡膜150进行等离子体处理、热处理或UV处理而形成组分变化的导电的阻挡膜150A的第四工艺当中选择的至少两个连续的工艺可以在集成电路器件制造装置400中连续地进行，而不破坏真空。
图25是用于说明根据本发明构思的示例实施方式的制造集成电路器件的方法的流程图。
参照图25，在工艺510中，电介质可以形成在具有导电区域的基板上。
在一些示例实施方式中，为了进行工艺510，利用如参照图3A至8B描述的方法，可以进行工艺，直到栅极间电介质132和层间电介质136形成在其中形成源/漏区域120的基板110上。在工艺510中，导电区域可以对应于源/漏区域120。
在工艺520中，可以形成穿过电介质并暴露导电区域的接触孔。
在一些示例实施方式中，为了进行工艺520，利用如参照图9A至9B描述的方法，穿过层间电介质136和栅极间电介质132的接触孔CH可以通过顺序地蚀刻层间电介质136和栅极间电介质132而形成。
在工艺530中，其中形成接触孔的基板可以被清洁。
在一些示例实施方式中，为了进行工艺530，利用如参照图9A至9B描述的方法，其中形成接触孔CH的基板110可以被清洁。
在工艺540中，接触导电区域的金属膜可以形成在接触孔中。
在一些示例实施方式中，为了进行工艺540，利用如参照图10A至10B 描述的方法，接触源/漏区域120的金属膜130可以形成在接触孔CH中。
在工艺550中，覆盖接触孔的内壁的导电的阻挡膜可以形成在金属膜上。
在一些示例实施方式中，为了进行工艺550，利用如参照图11A至11B 描述的方法，覆盖在接触孔CH内部和外部的金属膜130的导电的阻挡膜150 可以形成。
在一些示例实施方式中，工艺540和工艺550可以在图22所示的集成电路器件制造装置400中原位地连续进行，而不破坏真空。
在工艺560中，金属硅化物膜可以通过在导电的阻挡膜暴露到硅化气氛的同时利用硅化气氛进行金属膜的至少一部分的硅化而形成。
在一些示例实施方式中，为了进行工艺560，利用参照图12A至12B描述的方法，金属硅化物膜140可以通过在导电的阻挡膜150暴露到硅化气氛的同时，利用硅化气氛进行金属膜130的至少一部分的硅化而形成。
在一些示例实施方式中，工艺550和工艺560可以在图22所示的集成电路器件制造装置400中原位地连续进行，而不破坏真空。在一些示例实施方式中，工艺550和工艺560可以在相同的腔室中进行。
在工艺570中，组分变化的导电的阻挡膜可以通过在包括包含多个工艺腔室的群集工具的装置中在包括氮和氢的至少一种的气氛中处理覆盖金属硅化物膜的导电的阻挡膜而形成。
在一些示例实施方式中，群集工具可以配置为参照图22至24描述的集成电路器件制造装置400。
在一些示例实施方式中，为了进行工艺570，利用如参照图13A至13B 描述的方法，组分变化的导电的阻挡膜150A可以通过在包括氮原子和氢原子的至少一种的气氛152中处理覆盖金属硅化物膜140的导电的阻挡膜150 (见图12A和12B)而形成。
在一些示例实施方式中，为了进行工艺570，可以使用从图22所示的集成电路器件制造装置400中包括的所述多个工艺腔室420当中选择的至少一个工艺腔室420。所述多个工艺腔室420当中的执行工艺570的腔室可以是等离子体处理腔室、热处理腔室或UV处理腔室。例如，进行工艺570的腔室可以是图23所示的工艺腔室420A或图24所示的工艺腔室420B。
在一些示例实施方式中，工艺560和工艺570可以在图22所示的集成电路器件制造装置400中原位地连续进行，而不破坏真空。
在工艺580中，利用包括群集工具的装置，填充接触孔的金属插塞可以形成在组分变化的导电的阻挡膜上。
在一些示例实施方式中，为了进行工艺580，利用参照图14A至17B描述的方法，填充接触孔CH的金属插塞160P可以形成在组分变化的导电的阻挡膜150A上。
在一些示例实施方式中，为了进行工艺580，可以使用从图22所示的集成电路器件制造装置400中包括的所述多个工艺腔室420当中选择的至少两个工艺腔室420。例如，参照图14A和14B描述的形成金属籽层162的工艺可以利用在所述多个工艺腔室420中包括的PVD、CVD或ALD腔室进行，参照图15A和15B描述的形成金属填充层164的工艺可以利用在所述多个工艺腔室420中包括的CVD腔室进行，参照图16A和16B描述的金属籽层 162和金属填充层164的回流工艺可以在与用于形成金属填充层164的腔室相同的腔室中进行。回流工艺可以通过加热基板110至约200℃至约500℃的温度而进行。形成金属籽层162的工艺、形成金属填充层164的工艺和回流工艺可以利用图22所示的集成电路器件制造装置400连续地进行，而不破坏真空。
在一些示例实施方式中，工艺570和工艺580可以在图22所示的集成电路器件制造装置400中原位地连续进行，而不破坏真空。
图26是描绘如随着用于形成导电的阻挡膜的工艺阶段测量的，按照根据本发明构思的示例实施方式的制造集成电路器件的方法形成的导电的阻挡膜的电阻Rs的变化和导电的阻挡膜中氧含量的变化的曲线图。
对于图26的评估，导电的阻挡膜中的电阻Rs和氧含量在以下时间点 P1、P2和P3的每个被测量。时间点P1表示在参照3A至11B描述的方法中紧在形成导电的阻挡膜150之后(例如，在形成金属硅化物膜140之前) 的时间点(P1)。时间点P2表示在参照11A至12B描述的方法中紧在形成金属硅化物膜140之后的时间点(P2)。时间点P3表示在参照13A至13B描述的方法中紧在形成组分变化的导电的阻挡膜150A之后的时间点(P3)。这里，为了形成组分变化的导电的阻挡膜150A，导电的阻挡膜在N2气氛中受到等离子体处理。
从图26的结果，尽管与紧在形成导电的阻挡膜150之后的那些相比，导电的阻挡膜中的电阻和氧含量紧在形成金属硅化物膜140之后(P2)增大。但是导电的阻挡膜150中的电阻和氧含量的每个在导电的阻挡膜150在N2气氛中受到等离子体处理之后(P3)减小。
如从图26的结果可见的，在形成金属硅化物膜140之后，覆盖金属硅化物膜140的导电的阻挡膜150在N2气氛中受到等离子体处理。因此，导电的阻挡膜中的氧含量能够减小。因此，当金属插塞在随后的工艺中形成在导电的阻挡膜上时，可以改善导电的阻挡膜和金属插塞之间的附着力，可以抑制由于两者之间的差的附着力引起的空隙的产生，因此可以提供具有相对低的电阻和相对高的可靠性的接触结构。
图27是根据本发明构思的示例实施方式的电子器件的框图。
参照图27，电子器件1000包括逻辑区域1010和存储区域1020。
逻辑区域1010可以包括各种逻辑单元(该各种逻辑单元包括多个电路元件诸如晶体管、寄存器等)作为进行期望的逻辑功能诸如计数器、缓存器等的标准单元。逻辑单元可以构成例如与、与非、或、或非、异或(XOR)、同或(XNOR)、非门(INV)、加法器(ADD)、缓冲器(BUF)、延迟(DLY)、过滤器(FIL)、多路复用器(MXT/MXIT)、或/与/非门(OAI)、与/或(AO)、与/或/非门(AOI)、D触发器、复位触发器、主从触发器、锁存器等，而不限于此。
存储区域1020可以包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一个。
逻辑区域1010和存储区域1020中的至少一个可以包括通过根据本发明构思的示例实施方式的方法制造的集成电路器件的至少一个，例如参照图 1A至21C描述的集成电路器件100、200、300以及在没有脱离本发明构思的精神和范围的情况下具有从其改变和修改的各种结构的集成电路器件。
图28是根据本发明构思的示例实施方式的电子***的框图。
参照图28，电子***2000包括控制器2010、输入/输出(I/O)装置2020、存储器2030以及接口2040，这些部件通过总线2050连接到彼此。
控制器2010可以包括微处理器、数字信号处理器和与其类似的处理器中的至少一个。输入/输出装置2020可以包括键区、键盘和显示器中的至少一个。存储器2030可以用于存储被控制器2010执行的命令。例如，存储器 2030可以用于存储用户数据。
电子***2000可以构成无线通信装置或能够在无线环境中发送和/或接收信息的装置。在电子***2000中，为了通过无线通信网络发送/接收数据，接口2040可以配置为无线接口。接口2040可以包括天线和/或无线收发器。在一些示例实施方式中，电子***2000可以用于第三代通信***的通信接口协议，诸如码分多址(CDMA)、全球移动通信***(GSM)、北美数字蜂窝 (NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电子*** 2000可以包括通过根据本发明构思的示例实施方式的方法制造的集成电路器件中的至少一个，例如参照图1A至21C描述的集成电路器件100、200、 300以及在没有脱离本发明构思的精神和范围的情况下具有从其改变和修改的各种结构的集成电路器件。
虽然已经参照本发明构思的一些示例实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有背离权利要求书的精神和范围。
本申请要求于2015年10月12日在韩国知识产权局提交的韩国专利申请第10-2015-0142165的权益，其公开内容通过引用整体结合于此。

Claims (25)

1.一种集成电路器件，包括：
基板，具有至少一个鳍形有源区，所述至少一个鳍形有源区在第一方向上延伸；
栅线，在第二方向上在所述至少一个鳍形有源区上延伸，所述第二方向与所述第一方向交叉；
导电区域，在所述至少一个鳍形有源区的在所述栅线的一侧的部分上；以及
接触插塞，在第三方向上从所述导电区域延伸，所述第三方向垂直于所述基板的主平面，所述接触插塞包括：
金属插塞，
在所述导电区域上的导电的阻挡膜，所述导电的阻挡膜围绕所述金属插塞的侧壁和底表面，所述导电的阻挡膜是金属氮化物膜，以及
在所述导电区域和所述导电的阻挡膜之间的金属硅化物膜，
其中，所述导电的阻挡膜在所述金属硅化物膜形成之前形成，并且所述导电的阻挡膜在所述金属硅化物膜形成之后通过在包括氮的气氛中被处理而被形成为富氮的金属氮化物膜，从而在形成所述金属硅化物膜的同时渗入所述导电的阻挡膜中的杂质被去除或减少。
2.根据权利要求1所述的集成电路器件，其中所述导电的阻挡膜包括TiN膜。
3.根据权利要求1所述的集成电路器件，其中所述金属插塞的所述侧壁和所述底表面与所述导电的阻挡膜物理接触。
4.根据权利要求1所述的集成电路器件，还包括：
金属膜，在所述第三方向上从所述金属硅化物膜延伸，所述金属膜围绕所述导电的阻挡膜的外侧壁。
5.根据权利要求4所述的集成电路器件，其中所述金属膜和所述金属硅化物膜包括相同的金属。
6.根据权利要求4所述的集成电路器件，其中所述导电的阻挡膜与所述金属膜和所述金属硅化物膜物理接触。
7.根据权利要求1所述的集成电路器件，其中
所述至少一个鳍形有源区包括鳍凹陷，所述鳍凹陷的底部在比所述栅线下面的所述至少一个鳍形有源区的顶表面低的水平处；并且
所述导电区域包括在所述鳍凹陷上外延地生长的半导体层。
8.根据权利要求1所述的集成电路器件，还包括：
绝缘间隔物，覆盖所述栅线的侧壁，所述绝缘间隔物在所述栅线和所述接触插塞之间。
9.根据权利要求8所述的集成电路器件，还包括：
绝缘膜，在所述绝缘间隔物和所述接触插塞之间，
其中所述绝缘间隔物具有小于所述绝缘膜的介电常数。
10.根据权利要求1所述的集成电路器件，其中
所述至少一个鳍形有源区包括彼此平行地延伸的多个鳍形有源区；并且
所述接触插塞在所述多个鳍形有源区上延伸，使得所述接触插塞与所述多个鳍形有源区交叉。
11.一种制造集成电路器件的方法，所述方法包括：
在具有导电区域的基板上形成绝缘膜；
形成穿过所述绝缘膜并暴露所述导电区域的接触孔；
在所述接触孔中形成金属膜，使得所述金属膜接触所述导电区域；
在所述金属膜上形成导电的阻挡膜以覆盖所述接触孔的内壁；
在所述导电的阻挡膜暴露到硅化气氛的同时，通过利用所述硅化气氛执行所述金属膜的至少一部分的硅化而形成金属硅化物膜；
在用所述导电的阻挡膜覆盖所述金属硅化物膜的同时，通过在包括氮和氢的至少一种的气氛中处理所述导电的阻挡膜而形成组分变化的导电的阻挡膜，从而在形成所述金属硅化物膜的同时渗入所述导电的阻挡膜中的杂质被去除或减少；以及
在所述组分变化的导电的阻挡膜上形成金属插塞以填充所述接触孔。
12.根据权利要求11所述的方法，其中
所述形成导电的阻挡膜包括形成具有1:1的金属与氮的原子比的金属氮化物膜；并且
所述形成组分变化的导电的阻挡膜包括增加所述金属氮化物膜中的氮的量。
13.根据权利要求11所述的方法，其中
所述形成导电的阻挡膜包括形成具有1:1的金属与氮的原子比的金属氮化物膜；并且
所述形成组分变化的导电的阻挡膜包括减少保留在所述导电的阻挡膜中的氧的量。
14.根据权利要求11所述的方法，还包括：
在含氮气氛、含氢气氛或其组合中预处理所述导电的阻挡膜的暴露表面，
其中所述预处理在所述形成导电的阻挡膜之后并且在所述形成金属硅化物膜之前进行。
15.根据权利要求11所述的方法，其中所述形成组分变化的导电的阻挡膜包括形成富N的金属氮化物膜。
16.一种集成电路器件，包括：
基板，具有至少一个有源区，所述至少一个有源区在第一方向上延伸；
栅线，在第二方向上在所述至少一个有源区上延伸，所述第二方向与所述第一方向交叉；
源/漏区域，在所述至少一个有源区中在所述栅线的一侧；以及
接触插塞，在第三方向上从所述源/漏区域延伸，所述第三方向垂直于所述基板的主平面，所述接触插塞包括：
金属插塞，
导电的阻挡膜，在所述源/漏区域上，所述导电的阻挡膜围绕所述金属插塞的侧壁和底表面，所述导电的阻挡膜是金属氮化物膜，以及
金属硅化物膜，在所述源/漏区域和所述导电的阻挡膜之间，
其中，所述导电的阻挡膜在所述金属硅化物膜形成之前形成，并且所述导电的阻挡膜在所述金属硅化物膜形成之后通过在包括氮的气氛中被处理而被形成为具有比根据金属和氮之间的化学计量原子比的氮含量大的氮含量，从而在形成所述金属硅化物膜的同时渗入所述导电的阻挡膜中的杂质被去除或减少。
17.根据权利要求16所述的集成电路器件，其中所述导电的阻挡膜包括TiN膜。
18.根据权利要求16所述的集成电路器件，其中所述金属插塞的所述侧壁和所述底表面与所述导电的阻挡膜物理接触。
19.根据权利要求16所述的集成电路器件，还包括：
金属膜，在所述第三方向上从所述金属硅化物膜延伸，所述金属膜围绕所述导电的阻挡膜的外侧壁。
20.根据权利要求19所述的集成电路器件，其中所述金属膜和所述金属硅化物膜包括相同的金属。
21.根据权利要求20所述的集成电路器件，其中所述导电的阻挡膜与所述金属膜和所述金属硅化物膜物理接触。
22.根据权利要求16所述的集成电路器件，还包括：
绝缘间隔物，覆盖所述栅线的侧壁，所述绝缘间隔物在所述栅线和所述接触插塞之间。
23.根据权利要求22所述的集成电路器件，还包括：
绝缘膜，在所述绝缘间隔物和所述接触插塞之间，
其中所述绝缘间隔物具有小于所述绝缘膜的介电常数。
24.根据权利要求16所述的集成电路器件，其中所述源/漏区域包括在所述至少一个有源区上的外延地生长的半导体层。
25.根据权利要求16所述的集成电路器件，其中
所述至少一个有源区包括彼此平行地延伸的多个有源区；并且
所述接触插塞在所述多个有源区上延伸，使得所述接触插塞与所述多个有源区交叉。
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