KR102466461B1 - 적층 세라믹 커패시터의 제조방법 - Google Patents
적층 세라믹 커패시터의 제조방법 Download PDFInfo
- Publication number
- KR102466461B1 KR102466461B1 KR1020210054974A KR20210054974A KR102466461B1 KR 102466461 B1 KR102466461 B1 KR 102466461B1 KR 1020210054974 A KR1020210054974 A KR 1020210054974A KR 20210054974 A KR20210054974 A KR 20210054974A KR 102466461 B1 KR102466461 B1 KR 102466461B1
- Authority
- KR
- South Korea
- Prior art keywords
- internal electrode
- forming
- chip
- weight
- powder
- Prior art date
Links
- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910021389 graphene Inorganic materials 0.000 claims abstract description 71
- 239000000843 powder Substances 0.000 claims abstract description 59
- 239000002003 electrode paste Substances 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims abstract description 36
- 239000000919 ceramic Substances 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 28
- 239000011230 binding agent Substances 0.000 claims abstract description 25
- 238000010304 firing Methods 0.000 claims abstract description 20
- 239000002270 dispersing agent Substances 0.000 claims abstract description 19
- 239000003960 organic solvent Substances 0.000 claims abstract description 15
- 238000010030 laminating Methods 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 114
- 239000000654 additive Substances 0.000 claims description 32
- 238000002156 mixing Methods 0.000 claims description 25
- 239000002245 particle Substances 0.000 claims description 23
- 230000000996 additive effect Effects 0.000 claims description 20
- 239000011521 glass Substances 0.000 claims description 16
- 229910052761 rare earth metal Inorganic materials 0.000 claims description 8
- 229910001404 rare earth metal oxide Inorganic materials 0.000 claims description 8
- 150000002910 rare earth metals Chemical class 0.000 claims description 8
- -1 CaCO 3 Inorganic materials 0.000 claims description 7
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 claims description 7
- 238000007650 screen-printing Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000001354 calcination Methods 0.000 claims description 4
- 238000007606 doctor blade method Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims description 2
- 238000010298 pulverizing process Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 13
- 230000000052 comparative effect Effects 0.000 description 32
- 229910010293 ceramic material Inorganic materials 0.000 description 11
- 239000000203 mixture Substances 0.000 description 11
- 238000009413 insulation Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 239000001856 Ethyl cellulose Substances 0.000 description 3
- ZZSNKZQZMQGXPY-UHFFFAOYSA-N Ethyl cellulose Chemical compound CCOCC1OC(OC)C(OCC)C(OCC)C1OC1C(O)C(O)C(OC)C(CO)O1 ZZSNKZQZMQGXPY-UHFFFAOYSA-N 0.000 description 3
- 229910019142 PO4 Inorganic materials 0.000 description 3
- WUOACPNHFRMFPN-UHFFFAOYSA-N alpha-terpineol Chemical compound CC1=CCC(C(C)(C)O)CC1 WUOACPNHFRMFPN-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005238 degreasing Methods 0.000 description 3
- SQIFACVGCPWBQZ-UHFFFAOYSA-N delta-terpineol Natural products CC(C)(O)C1CCC(=C)CC1 SQIFACVGCPWBQZ-UHFFFAOYSA-N 0.000 description 3
- 238000007598 dipping method Methods 0.000 description 3
- 229920001249 ethyl cellulose Polymers 0.000 description 3
- 235000019325 ethyl cellulose Nutrition 0.000 description 3
- 239000010452 phosphate Substances 0.000 description 3
- 229940116411 terpineol Drugs 0.000 description 3
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000032798 delamination Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920000847 nonoxynol Polymers 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- RZRNAYUHWVFMIP-KTKRTIGZSA-N 1-oleoylglycerol Chemical compound CCCCCCCC\C=C/CCCCCCCC(=O)OCC(O)CO RZRNAYUHWVFMIP-KTKRTIGZSA-N 0.000 description 1
- BAVCSZRMXICVEF-UHFFFAOYSA-N C(C(O)CO)CCCCCCCCC=C/CCCCCCCC(=O)O.OCC(O)CO Chemical compound C(C(O)CO)CCCCCCCCC=C/CCCCCCCC(=O)O.OCC(O)CO BAVCSZRMXICVEF-UHFFFAOYSA-N 0.000 description 1
- IGFHQQFPSIBGKE-UHFFFAOYSA-N Nonylphenol Natural products CCCCCCCCCC1=CC=C(O)C=C1 IGFHQQFPSIBGKE-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- SNQQPOLDUKLAAF-UHFFFAOYSA-N nonylphenol Chemical compound CCCCCCCCCC1=CC=CC=C1O SNQQPOLDUKLAAF-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
- H01G13/006—Apparatus or processes for applying terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
- H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
본 발명은 적층 세라믹 커패시터 제조방법에 관한 것으로, 다수개의 유전체층을 형성하는 단계와, 다수개의 유전체층의 일면에 각각 내부전극 페이스트를 도포해 내부 전극층을 형성하는 단계와, 내부 전극층이 서로 교차되게 다수개의 유전체층을 적층하고 압착하여 그린칩을 형성하는 단계와, 그린칩을 소성하여 소성칩을 형성하는 단계와, 소성칩의 일측이나 타측의 끝단에 각각 내부 전극층과 연결되게 외부전극을 형성하는 단계를 포함하며, 내부전극 페이스트는 금속 분말, 세라믹 공재, 유기용매, 바인더 및 분산제를 이용해 형성되며, 세라믹 공재는 판상 그래핀이나 판상 산화 그래핀이 포함하는 세라믹 공재재질을 이용해 형성되는 것을 특징으로 한다.
Description
본 발명은 적층 세라믹 커패시터의 제조방법에 관한 것으로, 특히 내부 전극층을 제조하기 위해 사용되는 내부전극 페이스트에 포함되는 세라믹 공재에 판상 그래핀이나 판상 산화 그래핀을 포함함으로써 판상 그래핀이나 판상 산화 그래핀의 기계적인 강도에 의해 금속 분말 등이 돌출되게 인쇄되는 것을 방지하여 내부 전극층을 평탄하게 형성하여 쇼트(short)를 방지할 수 있는 적층 세라믹 커패시터의 제조방법에 관한 것이다.
적층 세라믹 커패시터(Multilayer ceramic capacitor)는 소형 및 고용량화를 위해 유전체층과 내부 전극층의 두께를 각각 박층으로 한 후 다층으로 적층하는 기술이 개발되고 있다. 적층 세라믹 커패시터는 유전체층과 내부 전극층의 두께를 각각 박층으로 하여 다층으로 적층하는 경우 유전체층과 내부 전극층간의 계면이 증가하는 등의 이유에 의해 층간 박리 현상(delamination)이나 크랙이 발생하기 쉽고 이로 인해 쇼트(short) 불량이 발생할 수 있다.
적층 세라믹 커패시터의 소형 및 고용량화로 인하 층간 박리 현상이나 크랙으로 쇼트가 발생되는 것을 방지하기 위한 기술이 한국등록특허공보 제10-0800220호(특허문헌 1)에 공개되어 있다. 특허문헌 1은 적층형 세라믹 전자 부품의 제조 방법에 관한 것으로, 내부 전극층을 형성하기 위한 도전체 페이스트는 제1 공통재와 제2 공통재를 포함하여 구성된다. 제1 공통재는 적어도 도전체 입자와 세라믹 분말로 구성되며, 제1 공통재의 평균 입자경이, 도전체 입자의 평균 입자경의 1/20 내지 1/2의 크기가 사용된다. 제2 공통재는 세라믹 분말로 구성되며 제1 공통재보다 큰 평균 입자경을 갖으며, 제2 공통재의 평균 입자경이 소성 후의 내부 전극층의 평균 두께의 1/10 내지 1/2의 크기인 도전체 페이스트를 사용한다.
특허문헌 1과 같은 종래의 적층 세라믹 커패시터의 내부 전극층은 제1 공통재의 평균 입경보다 크며 내부 전극층의 평균 두께의 1/10 내지 1/2의 크기의 제2 공통재를 이용해 제조함으로써 소성 후 제2 공통재 즉, 세라믹 분말이 돌출되어 앵커 효과로 인해 내부 전극층과 유전체층 사이의 결합 강도를 높여 크랙의 발생(특히, 디라미네이션에 기인하는 크랙의 발생)을 유효하게 방지할 수 있다고 하나, 세라믹 분말이 유전체층으로 돌출되게 형성되는 경우에 내부 전극층을 평평하게 형성할 수 없으며 돌출되는 세라믹 분말에 의해 도전체 입자, 즉, 금속 입자가 유전체층으로 돌출될 수 있고 이러한 금속 입자로 인해 쇼트 현상이 발생할 수 있는 문제가 있다.
본 발명의 목적은, 전술한 문제점을 해결하기 위한 것으로, 내부 전극층을 제조하기 위해 사용되는 내부전극 페이스트에 포함되는 세라믹 공재에 판상 그래핀이나 판상 산화 그래핀을 포함한 것을 사용함으로써 판상 그래핀이나 판상 산화 그래핀의 기계적인 강도에 의해 금속분말 등이 돌출되게 인쇄되는 것을 방지하여 내부 전극층을 평탄하게 형성함에 의해 쇼트(short) 발생을 방지할 수 있는 적층 세라믹 커패시터 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 내부전극 페이스트에 포함되는 세라믹 공재에 판상 그래핀이나 판상 산화 그래핀을 포함함으로써 판상 그래핀이나 판상 산화 그래핀의 기계적인 강도에 의해 금속분말 등이 돌출되게 인쇄되는 것을 방지하여 내부 전극층을 평탄하게 하여 쇼트를 방지함에 의해 적층 세라믹 커패시터의 제품 신뢰성을 개선시킬 수 있으며 유전체층이나 내부 전극층의 박형으로 제조가 가능함에 의해 적층수를 증가시켜 동일한 체적에 보다 높은 용량을 갖는 적층 세라믹 커패시터를 제조할 수 있는 적층 세라믹 커패시터 제조방법을 제공함에 있다.
본 발명의 적층 세라믹 커패시터 제조방법은 다수개의 유전체층을 형성하는 단계와, 상기 다수개의 유전체층의 일면에 각각 내부전극 페이스트를 도포해 내부 전극층을 형성하는 단계와, 상기 내부 전극층이 서로 교차되게 다수개의 유전체층을 적층하고 압착하여 그린칩을 형성하는 단계와, 상기 그린칩을 소성하여 소성칩을 형성하는 단계와, 상기 소성칩의 일측이나 타측의 끝단에 각각 내부 전극층과 연결되게 외부전극을 형성하는 단계를 포함하며, 상기 내부 전극층을 형성하는 단계에서 상기 내부 전극층은 유전체층의 일면에 내부전극 페이스트를 스크린 인쇄방법으로 인쇄하여 두께가 0.5 내지 1.2㎛가 되게 형성되고, 상기 내부전극 페이스트는 금속 분말 40 내지 52중량％, 세라믹 공재 10 내지 15중량％ 및 페이스트 제조 첨가제 38 내지 45중량％를 혼합하여 점도가 5,000 내지 10,000cps(centi poise)가 되게 형성되며, 상기 금속 분말은 재질이 Ni가 사용되고 평균입경(D50)이 100 내지 200㎚인 것이 사용되며, 상기 세라믹 공재는 BaTiO3 93.45 내지 99.97중량％, BaCO3 0 내지 1.5중량％, MgO 0 내지 1중량％, La2O2 0 내지 1.3중량％, Dy2O2 0 내지 1.0중량％, 판상 그래핀 0.03 내지 0.75중량％ 및 판상 산화 그래핀 0 내지 1.0중량％을 포함하여 형성되며, 상기 BaTiO3는 평균입경(D50)이 30 내지 100㎚인 것이 사용되며, 상기 판상 그래핀과 상기 판상 산화 그래핀은 각각 단층인 것이 사용되며, 상기 페이스트 제조 첨가제는 유기용매, 바인더 및 분산제가 사용되는 것을 특징으로 한다.
본 발명의 적층 세라믹 커패시터 제조방법은 내부 전극층을 제조하기 위해 사용되는 내부전극 페이스트에 포함되는 세라믹 공재에 판상 그래핀이나 판상 산화 그래핀을 포함함으로써 판상 그래핀이나 판상 산화 그래핀의 기계적인 강도에 의해 금속분말 등이 돌출되게 인쇄되는 것을 방지하여 내부 전극층을 평탄하게 하여 쇼트를 방지할 수 있는 이점이 있고, 적층 세라믹 커패시터의 제품 신뢰성을 개선시킬 수 있는 이점이 있으며, 유전체층이나 내부 전극층을 박형으로 제조 가능함에 의해 적층수를 증가시켜 동일한 체적에 보다 높은 용량을 갖는 적층 세라믹 커패시터를 제조할 수 있는 이점이 있다.
도 1은 본 발명의 적층 세라믹 커패시터 제조방법의 공정 흐름도,
도 2는 도 1에 도시된 적층 세라믹 커패시터 제조방법에 의해 제조된 내부 전극층의 사시도,
도 3은 도 1에 도시된 적층 세라믹 커패시터 제조방법에 의해 제조된 그린칩의 단면도,
도 4는 도 1에 도시된 적층 세라믹 커패시터 제조방법에 의해 제조된 외부전극이 형성된 소성칩의 단면도.
도 2는 도 1에 도시된 적층 세라믹 커패시터 제조방법에 의해 제조된 내부 전극층의 사시도,
도 3은 도 1에 도시된 적층 세라믹 커패시터 제조방법에 의해 제조된 그린칩의 단면도,
도 4는 도 1에 도시된 적층 세라믹 커패시터 제조방법에 의해 제조된 외부전극이 형성된 소성칩의 단면도.
이하, 본 발명의 적층 세라믹 커패시터 제조방법의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1 및 도 2에서와 같이, 본 발명의 적층 세라믹 커패시터 제조방법은 먼저, 다수개의 유전체층(111)을 형성하는 단계(S110)를 수행한다. 다수개의 유전체층(111)이 형성되면 다수개의 유전체층(111)의 일면에 각각 내부전극 페이스트를 도포하여 내부 전극층(112)을 형성하는 단계(S120)를 수행한다. 여기서, 내부전극 페이스트는 금속 분말, 세라믹 공재 및 페이스트 제조 첨가제를 혼합하여 형성하고, 페이스트 제조 첨가제는 유기용매, 바인더 및 분산제를 혼합하여 사용하며, 세라믹 공재는 BaTiO3에 판상 그래핀(112a)과 판상 산화 그래핀(112b) 중 하나 이상을 혼합하여 형성된다. 내부 전극층(112)이 형성되면 내부 전극층(112)이 서로 교차되게 다수개의 유전체층(111)을 적층하고 압착하여 그린칩(110a: 도 3에 도시됨)을 형성하는 단계(S130)를 수행한다. 그린칩(110a)이 형성되면, 그린칩(110a)을 소성하여 소성칩(110: 도 4에 도시됨)을 형성하는 단계(S140)를 수행한다. 소성칩(110)이 형성되면 소성칩(110)의 일측이나 타측의 끝단에 각각 내부 전극층(112)과 연결되게 외부전극(113,114)을 형성하는 단계(S150)를 수행한다.
이하, 본 발명의 적층 세라믹 커패시터 제조방법의 구체적인 실시예를 설명한다.
적층 세라믹 커패시터를 제조하기 위해 먼저, 도 1 및 도 2에서와 같이, 그린 시트(green sheet)인 다수개의 유전체층(111)을 형성하는 단계(S110)를 수행한다. 다수개의 유전체층(111)은 각각 평균입경(D50)이 80 내지 150㎚인 유전체 분말을 유기 바인더 PVB(Polyvinyl Butyral)를 첨가하여 슬러리화한 후 닥터 블레이드법을 이용하여 두께(T1) 0.5 내지 1.0㎛가 되게 형성되고, 유전체 분말은 하소 분말과 희토류 글라스 프릿(rare earth glass frit)을 혼합하여 형성되며, 하소 분말은 BaTiO3 분말과 첨가제 분말을 혼합 분쇄한 후 600 내지 1200℃에서 하소하여 형성되며, 첨가제 분말은 MgO, Mn3O4, Cr2O3, Al2O3, CaCO3, ZrO2, Y2O3, Dy2O3 및 Yb2O3 중 일곱 개 이상이 선택되어 혼합되고, 희토류 글라스 프릿은 글라스 프릿에 희토류 산화물을 첨가하여 형성되며, 글라스 프릿은 BaO, CaO 및 SiO2가 사용되며, 희토류 산화물은 Y2O3, Dy2O3 및 Yb2O3 중 두 개 이상이 선택되어 혼합된다.
다수개의 유전체층(111)을 형성되면, 도 1 및 도 2에서와 같이, 다수개의 유전체층(111)의 일면에 각각 내부전극 페이스트를 도포해 내부 전극층(112)을 형성하는 단계(S120)를 수행한다. 내부 전극층(112)은 유전체층(111)의 일면에 내부전극 페이스트를 스크린 인쇄방법으로 인쇄하여 두께(T2) 0.5 내지 1.2㎛가 되게 형성한다.
내부전극 페이스트는 금속 분말, 세라믹 공재 및 페이스트 제조 첨가제를 혼합하여 형성하고, 페이스트 제조 첨가제는 유기용매, 바인더 및 분산제를 혼합하여 사용하며, 내부전극 페이스트는 판상 그래핀(112a)이나 판상 산화 그래핀(112b)이 고르게 펼쳐지게 점도를 5,000 내지 10,000cps(centi poise)가 되게 형성하며, 세라믹 공재는 BaTiO3에 판상 그래핀(112a)과 판상 산화 그래핀(112b) 중 하나 이상을 혼합하여 형성한다. 보다 구체적으로, 내부전극 페이스트는 금속분말과 세라믹 공재가 포함된다. 내부전극 페이스트에 포함되는 금속분말은 평균입경(D50)이 100 내지 200㎚인 것이 사용되고, BaTiO3는 평균입경(D50)이 30 내지 100㎚인 것이 사용된다.
내부 전극층(112)을 형성하기 위한 내부전극 페이스트는 보다 구체적으로 금속 분말 40 내지 52중량％, 세라믹 공재 10 내지 15중량％ 및 페이스트 제조 첨가제 38 내지 45중량％를 혼합하여 형성되며, 금속 분말의 재질은 Ni이 사용된다. 페이스트 제조 첨가제는 금속 분말과 세라믹 공재를 페이스트(paste) 상태로 만들기 위한 첨가재료이며, 유기용매, 바인더 및 분산제가 사용되며, 페이스트 제조 첨가제는 유기용매 92 내지 98중량％, 바인더 1 내지 4중량％ 및 분산제 1 내지 4중량％로 혼합되어 사용된다. 유기용매는 터피네올(terpineol)이 사용되며, 바인더는 에틸셀룰로우스(ethyl cellulose)가 사용되며, 분산제로 글리세릴 모노올레인산(glycerol-alpha-monooleate)이나 노닐페놀 에톡실레이트 포스페이트 에스테르(nonylphenol ethoxylate phosphate ester)가 사용된다.
세라믹 공재는 BaTiO3, BaCO3, MgO, SiO2, La2O2, Dy2O2 판상 그래핀(112a) 및 판상 산화 그래핀(112b)을 혼합하여 형성된다. 바람직하기로, 세라믹 공재는 BaTiO3 93.45 내지 99.97중량％, BaCO3 0 내지 1.5중량％, MgO 0 내지 1중량％, La2O2 0 내지 1.3중량％, Dy2O2 0 내지 1.0중량％, 판상 그래핀 0.03 내지 0.75중량％ 및 판상 산화 그래핀 0 내지 1.0중량％를 혼합하여 형성된다. 여기서, 판상 그래핀(112a)과 판상 산화 그래핀(112b)은 각각 단층인 것이 사용된다.
내부 전극층(112)이 형성되면, 도 1 및 도 3에서와 같이, 내부 전극층(112)이 서로 교차되게 다수개의 유전체층(111)을 적층하고 압착하여 그린칩(110a: 도 3에 도시됨)을 형성하는 단계(S130)를 수행한다. 즉, 그린칩(110a)은 각각 내부 전극층(112)이 형성된 다수개의 유전체층(111)을 도 3에서와 같이 내부 전극층(112)이 서로 교차되게 적층한 후 프레스(도시 않음) 등을 이용해 800 내지 1300kgf/㎠로 압착하여 형성된다.
그린칩(110a)이 형성되면, 도 1 및 도 4에서와 같이, 그린칩(110a)을 소성하여 소성칩(110: 도 4에 도시됨)을 형성하는 단계(S140)를 수행한다. 이러한 소성칩(110)은 그린칩(110a)을 200 내지 800℃에서 탈지하여 바인더를 제거하고, 바인더가 탈지된 그린칩(110a)을 1260 내지 1360℃의 환원 분위기에서 소성한 후 800 내지 1000℃로 산화처리하여 형성된다.
소성칩(110)이 형성되면, 도 1 및 도 4에서와 같이, 소성칩(110)의 일측이나 타측의 끝단에 각각 내부 전극층(112)과 연결되게 외부전극(113,114)을 형성하는 단계(S150)를 수행한다. 외부전극(113,114)은 소성칩(110)의 일측이나 타측의 끝단에 각각 내부 전극층(112)과 연결되게 형성된 후 600 내지 700℃에서 열처리하여 형성된다. 외부전극(113,114)은 도 4에서와 같이 소성칩(110)의 일측이나 타측의 끝단을 각각 감싸게 형성되며, 재질은 Ni, Cu, Al 및 Cr 중 하나 이상을 선택하여 형성된다.
전술한 본 발명의 적층 세라믹 커패시터 제조방법으로 제조된 적층 세라믹 커패시터의 전기적인 특성이나 쇼트 발생율을 확인하기 위해 표 1 및 도 2에 도시된 실시예 1 내지 실시예 35 및 비교예 1 내지 4에 따른 내부전극 페이스트 및 세라믹 공재를 이용해 적층 세라믹 커패시터를 제조하였다.
| 내부전극 페이스트 조성비 | 금속분말 (중량 %) | 세라믹 공재 (중량%) | 페이스트 제조 첨가제(중량%) |
| 실시예1 | 40 | 15 | 45 |
| 실시예2 | 40 | 15 | 45 |
| 실시예3 | 40 | 15 | 45 |
| 실시예4 | 40 | 15 | 45 |
| 실시예5 | 40 | 15 | 45 |
| 실시예6 | 40 | 15 | 45 |
| 실시예7 | 40 | 15 | 45 |
| 실시예8 | 40 | 15 | 45 |
| 실시예9 | 40 | 15 | 45 |
| 실시예10 | 40 | 15 | 45 |
| 실시예11 | 40 | 15 | 45 |
| 실시예12 | 40 | 15 | 45 |
| 실시예13 | 45 | 10 | 45 |
| 실시예14 | 45 | 12 | 43 |
| 실시예15 | 45 | 12 | 43 |
| 실시예16 | 45 | 10 | 45 |
| 실시예17 | 45 | 12 | 43 |
| 실시예18 | 45 | 15 | 40 |
| 실시예19 | 45 | 10 | 45 |
| 실시예20 | 45 | 12 | 43 |
| 실시예21 | 50 | 10 | 40 |
| 실시예22 | 50 | 12 | 38 |
| 실시예23 | 50 | 10 | 40 |
| 실시예24 | 50 | 10 | 40 |
| 실시예25 | 50 | 12 | 38 |
| 실시예26 | 50 | 10 | 40 |
| 실시예27 | 50 | 10 | 40 |
| 실시예28 | 50 | 10 | 40 |
| 실시예29 | 50 | 10 | 40 |
| 실시예30 | 52 | 10 | 38 |
| 실시예31 | 52 | 10 | 38 |
| 실시예32 | 52 | 10 | 38 |
| 실시예33 | 52 | 10 | 38 |
| 실시예34 | 52 | 10 | 38 |
| 실시예35 | 52 | 10 | 38 |
| 비교예1 | 40 | 15 | 45 |
| 비교예2 | 45 | 12 | 43 |
| 비교예3 | 50 | 10 | 40 |
| 비교예4 | 52 | 10 | 38 |
| 세라믹 공재 조성비 |
BaTiO3 (중량％) | BaCO3 (중량％) | MgO (중량％) | La2O2 (중량％) | Dy2O3 (중량％) | 판상 그래핀 (중량％) | 판상 산화 그래핀 (중량％) |
| 실시예1 | 99.97 | 0 | 0 | 0 | 0 | 0.03 | 0 |
| 실시예2 | 99.94 | 0 | 0 | 0 | 0 | 0.03 | 0.03 |
| 실시예3 | 99 | 0.1 | 0.3 | 0 | 0.5 | 0.05 | 0.05 |
| 실시예4 | 98 | 0.5 | 0.85 | 0.5 | 0 | 0.1 | 0.05 |
| 실시예5 | 97.75 | 0.5 | 0.5 | 0 | 0.5 | 0 | 0.75 |
| 실시예6 | 97.5 | 0 | 1 | 0.5 | 0.5 | 0.2 | 0.3 |
| 실시예7 | 96.9 | 0.5 | 0.6 | 0.5 | 0.5 | 0.5 | 0.5 |
| 실시예8 | 97 | 0.7 | 0.6 | 0.3 | 1 | 0.1 | 0.3 |
| 실시예9 | 96.25 | 1 | 0.5 | 0.5 | 0.5 | 0.75 | 0.5 |
| 실시예10 | 96.25 | 0.7 | 0.7 | 1 | 0.75 | 0.1 | 0.5 |
| 실시예11 | 93.45 | 1.5 | 1 | 1.3 | 1 | 0.75 | 1 |
| 실시예12 | 96 | 1.5 | 0.4 | 1 | 1 | 0.05 | 0.05 |
| 실시예13 | 99.97 | 0 | 0 | 0 | 0 | 0.03 | 0 |
| 실시예14 | 99.95 | 0 | 0 | 0 | 0 | 0.05 | 0 |
| 실시예15 | 99 | 0.1 | 0.3 | 0 | 0.5 | 0.05 | 0.05 |
| 실시예16 | 98 | 0.5 | 0.5 | 0 | 0.5 | 0 | 0.5 |
| 실시예19 | 97 | 0.7 | 0.6 | 0.15 | 1 | 0.25 | 0.3 |
| 실시예20 | 97.1 | 1 | 0.5 | 0.5 | 0.5 | 0.15 | 0.25 |
| 실시예21 | 96.5 | 0.7 | 0.7 | 1 | 0.75 | 0.1 | 0.25 |
| 실시예22 | 95.15 | 1.5 | 1 | 1 | 1 | 0.15 | 0.2 |
| 실시예23 | 99.94 | 0 | 0 | 0 | 0 | 0.03 | 0.03 |
| 실시예24 | 99.7 | 0 | 0 | 0 | 0 | 0.05 | 0.25 |
| 실시예25 | 99 | 0.1 | 0.3 | 0 | 0.5 | 0.05 | 0.05 |
| 실시예26 | 98.65 | 0 | 0.5 | 0.5 | 0 | 0.1 | 0.25 |
| 실시예27 | 98.1 | 0.5 | 0.25 | 0 | 0.5 | 0.15 | 0.5 |
| 실시예28 | 97.45 | 0 | 0.5 | 0.25 | 0.5 | 0.3 | 1 |
| 실시예29 | 97.1 | 0.5 | 0.6 | 0.5 | 0.5 | 0.05 | 0.75 |
| 실시예31 | 97 | 1 | 0.5 | 0.5 | 0.5 | 0.025 | 0.25 |
| 실시예33 | 96 | 1.5 | 0 | 1.3 | 1 | 0.1 | 0.1 |
| 실시예34 | 99.94 | 0 | 0 | 0 | 0 | 0.03 | 0.03 |
| 실시예35 | 99.7 | 0 | 0 | 0 | 0 | 0.05 | 0.25 |
| 실시예36 | 99 | 0.1 | 0.3 | 0 | 0.5 | 0.05 | 0.05 |
| 실시예37 | 98.65 | 0 | 0.5 | 0.5 | 0 | 0.1 | 0.25 |
| 실시예38 | 98.1 | 0.5 | 0.25 | 0 | 0.5 | 0.15 | 0.5 |
| 실시예39 | 96.65 | 0.5 | 0.6 | 0.5 | 0.5 | 0.5 | 0.75 |
| 비교예1 | 100 | 0 | 0 | 0 | 0 | 0 | 0 |
| 비교예2 | 100 | 0 | 0 | 0 | 0 | 0 | 0 |
| 비교예3 | 100 | 0 | 0 | 0 | 0 | 0 | 0 |
| 비교예4 | 100 | 0 | 0 | 0 | 0 | 0 | 0 |
표 1 및 표 2에 기재된 실시예 1 내지 실시예 17, 비교예 1 및 비교예 2에 따른 내부전극 페이스트를 이용한 적층 세라믹 커패시터의 제조방법은 먼저, 그린 시트인 다수개의 유전체층(111)을 제조하였다. 다수개의 유전체층(111)은 각각 평균입경(D50)이 80㎚인 유전체 분말을 유기바인더로 사용되는 PVB(Polyvinyl Butyral)를 첨가하여 슬러리화한 후 닥터 블레이드법을 이용하여 두께(T1)가 0.5㎛가 되게 형성하였다. 유전체 분말은 하소 분말과 희토류 글라스 프릿을 혼합하여 형성하였고, 하소 분말은 BaTiO3 분말과 첨가제 분말을 혼합하고 분쇄한 후 600℃에서 하소하여 형성하였으며, 첨가제 분말은 MgO, Mn3O4, Cr2O3, CaCO3, Y2O3, Dy2O3 및 Yb2O3를 혼합하였다. 희토류 글라스 프릿은 글라스 프릿에 희토류 산화물을 첨가하여 형성하였으며, 글라스 프릿은 BaO, CaO 및 SiO2를 사용하였고, 희토류 산화물은 Y2O3와 Dy2O3를 사용하였다.
다수개의 유전체층(111)을 형성한 후 유전체층(111)의 일면 즉, 상부면에 내부전극 페이스트를 스크린 인쇄방법으로 인쇄하여 두께(T2)가 0.5㎛가 되게 내부 전극층(112)을 형성하였다. 내부전극 페이스트는 금속 분말, 세라믹 공재 및 페이스트 제조 첨가제를 이용해 형성하였고, 판상 그래핀(112a)이나 판상 산화 그래핀(112b)이 고르게 펼쳐지게 점도를 5,000cps가 되게 형성하였으며, 금속분말은 재질이 Ni이며 평균입경(D50)이 100㎚인 것을 사용하였다. 페이스트 제조 첨가제는 유기용매, 바인더 및 분산제를 혼합하여 사용하였고, 유기용매는 터피네올(terpineol)을 사용하였고, 바인더는 에틸셀룰로우스(ethyl cellulose)를 사용하였고 분산제로 글리세릴 모노올레인산(glycerol-alpha-monooleate)을 사용하였다. 세라믹 공재는 BaTiO3 , BaCO3, MgO, La2O2, Dy2O2, 판상 그래핀(112a) 및 판상 산화 그래핀(112b)을 혼합하여 형성하였으며, 판상 그래핀(112a)과 판상 산화 그래핀(112b)은 각각 단층인 것을 사용하였고, BaTiO3는 평균입경(D50)이 30㎚인 것을 사용하였다. 여기서, 판상 그래핀(112a)과 판상 산화 그래핀(112b)은 각각 분산제에 의해 내부전극 페이스트 내에서 고르게 펼쳐진 상태에서 판상으로 유지되어 분산되도록 3-롤 밀(roll mill)이나 바스켓 밀(basket mill)을 이용해 분산시킨다.
내부 전극층(112)을 형성한 후 내부 전극층(112)이 서로 교차되게 다수개의 유전체층(111)을 적층하고 프레스(도시 않음)를 이용해 800kgf/㎠로 압착하여 그린칩(110a: 도 3에 도시됨)을 형성하였고, 내부 전극층(112)이 상부면에 형성된 유전체층(111)은 800개를 적층하였다. 그린칩(110a)을 형성한 후 200℃에서 탈지하여 바인더를 제거하고, 바인더가 탈지된 그린칩(110a)을 1260℃의 환원 분위기에서 소성한 후 800℃로 산화처리하여 소성칩(110)을 형성하였다. 소성칩(110)을 형성한 후 디핑(dipping) 방법을 이용해 외부전극(113,114)을 형성하였다. 외부전극(113,114)은 내부 전극층(112)과 연결되며 소성칩(110)의 일측과 타측의 끝단을 감싸게 Cu를 선택하여 형성한 후 600℃에서 열처리하여 형성하여 적층 세라믹 커패시터를 제조하였다.
실시예 1 내지 실시예 17, 비교예 1 및 비교예 2에 따른 적층 세라믹 커패시터의 제조방법은 전술한 것과 같이 동일하게 제조하며, 다만, 표 1 및 표 2에 기재된 바와 같이 내부전극 페이스트의 조성비와 세라믹 공재의 조성비의 차이가 있다.
실시예1에 따른 내부전극 페이스트는 표 1에 기재된 바와 같이 금속 분말 40중량％, 세라믹 공재 15중량％ 및 페이스트 제조 첨가제 45중량％를 혼합하여 형성하였고, 페이스트 제조 첨가제는 유기용매 92중량％, 바인더 4중량％ 및 분산제 4중량％로 혼합되어 사용하였다. 실시예1에 따른 세라믹 공재는 표 2에 기재된 바와 같이 BaTiO3 99.97중량％와 판상 그래핀 0.03중량％를 혼합하여 형성하였다. 실시예2에 따른 내부전극 페이스트는 표 1에 기재된 바와 같이 금속 분말 40중량％, 세라믹공제 15중량 ％ 및 페이스트 제조 첨가제 45중량％를 혼합하여 형성하였고, 페이스트 제조 첨가제는 유기용매 92중량％, 바인더 4중량％ 및 분산제 4중량％로 혼합되어 사용하였다. 실시예1에 따른 세라믹 공재는 표 2에 기재된 바와 같이 BaTiO3 99.97중량％, 판상 그래핀 0.03중량％ 및 판상 산화그래핀 0.03중량％을 혼합하여 형성하였다. 이와 같이 실시예 3 내지 실시예 17, 비교예 1 및 비교예 2에 따른 내부전극 페이스트는 각각 전술한 실시예1 실시예2에서와 같이 표 1 및 표 2에서와 같이 혼합하여 형성한 후 이를 이용해 내부 전극층(112)을 형성하였다.
표 1 및 표 2에 기재된 실시예 18 내지 실시예 35, 비교예 3 및 비교예 4에 따른 내부전극 페이스트를 이용한 적층 세라믹 커패시터의 제조방법은 각각 다수개의 유전체층(111)은 각각 평균입경(D50)이 150㎚인 유전체 분말을 유기바인더로 사용되는 PVB를 첨가하여 슬러리화한 후 닥터 블레이드법을 이용하여 두께(T1)가 1.0㎛가 되게 형성하였고, 유전체 분말은 하소 분말과 희토류 글라스 프릿을 혼합하여 형성하였다. 하소 분말은 BaTiO3 분말과 첨가제 분말을 혼합하고 분쇄한 후 1200℃에서 하소하여 형성하였으며, 첨가제 분말은 MgO, Mn3O4, Cr2O3, Al2O3, CaCO3, ZrO2, Y2O3, Dy2O3 및 Yb2O3를 사용하였고, 희토류 글라스 프릿은 글라스 프릿에 희토류 산화물을 첨가하여 형성하였으며, 글라스 프릿은 BaO, CaO 및 SiO2를 사용하였으며, 희토류 산화물은 Y2O3, Dy2O3 및 Yb2O3를 사용하였다.
다수개의 유전체층(111)을 형성한 후 유전체층(111)의 일면 즉, 상부면에 내부전극 페이스트를 스크린 인쇄방법으로 인쇄하여 두께(T2)가 1.2㎛가 되게 내부 전극층(112)을 형성하였다. 내부전극 페이스트는 금속 분말, 세라믹 공재 및 페이스트 제조 첨가제를 이용해 형성하였고, 판상 그래핀(112a)이나 판상 산화 그래핀(112b)이 고르게 펼쳐지게 점도를 10,000cps가 되게 형성하였으며, 금속분말은 재질이 Ni이며 평균입경(D50)이 200㎚인 것을 사용하였다. 페이스트 제조 첨가제는 유기용매, 바인더 및 분산제를 혼합하여 사용하였고, 유기용매는 터피네올(terpineol)를 사용하였고, 바인더는 에틸셀룰로우스(ethyl cellulose)를 사용하였고 분산제로 모노올레인산(glycerol-alpha-monooleate)과 노닐페놀 에톡실레이트 포스페이트 에스테르(nonylphenol ethoxylate phosphate ester)을 혼합하여 사용하였다. 세라믹 공재는 BaTiO3, BaCO3, MgO, La2O2, Dy2O2, 판상 그래핀(112a) 및 판상 산화 그래핀(112b)을 혼합하여 형성하였으며, 판상 그래핀(112a)과 판상 산화 그래핀(112b)은 각각 단층인 것을 사용하였고, BaTiO3는 평균입경(D50)이 30㎚인 것을 사용하였다. 여기서, 판상 그래핀(112a)과 판상 산화 그래핀(112b)은 각각 분산제에 의해 내부전극 페이스트 내에서 고르게 펼쳐진 상태에서 판상이 유지되게 분산되도록 3-롤 밀(roll mill)이나 바스켓 밀(basket mill)을 이용해 분산시킨다.
내부 전극층(112)을 형성한 후 내부 전극층(112)이 서로 교차되게 다수개의 유전체층(111)을 적층하고 프레스(도시 않음)를 이용해 1300kgf/㎠로 압착하여 그린칩(110a: 도 3에 도시됨)을 형성하였고, 내부 전극층(112)이 상부면에 형성된 유전체층(111)은 600개를 적층하였다. 그린칩(110a)을 형성한 후 800℃에서 탈지하여 바인더를 제거하고, 바인더가 탈지된 그린칩(110a)을 1360℃의 환원 분위기에서 소성한 후 1000℃로 산화처리하여 소성칩(110)을 형성하였다. 소성칩(110)을 형성한 후 디핑(dipping) 방법을 이용해 외부전극(113,114)을 형성하였다. 외부전극(113,114)은 내부 전극층(112)과 연결되며 소성칩(110)의 일측과 타측의 끝단을 감싸게 Ni, Cu, Al 및 Cr의 재질을 순차적으로 이용해 디핑하여 다층으로 형성한 후 700℃에서 열처리하여 형성하여 적층 세라믹 커패시터를 제조하였다.
실시예 18 내지 실시예 35, 비교예 3 및 비교예 4에 따른 적층 세라믹 커패시터의 제조방법은 전술한 것과 같이 동일하게 제조하며, 다만, 표 1 및 표 2에 기재된 바와 같이 내부전극 페이스트의 조성비와 세라믹 공재의 조성비의 차이가 있다.
실시예 18에 따른 내부전극 페이스트는 표 1에 기재된 바와 같이 금속 분말 445중량％, 세라믹 공재 15중량％ 및 페이스트 제조 첨가제 40중량％를 혼합하여 형성하였고, 페이스트 제조 첨가제는 유기용매 98중량％, 바인더 1중량％ 및 분산제 1중량％로 혼합되어 사용하였다. 실시예 18에 따른 세라믹 공재는 표 2에 기재된 바와 같이 BaTiO3 97.10중량％, BaCO3 0.5중량％, MgO 0.5중량％, La2O2 0.5중량％, Dy2O2 0.5중량％, 판상 그래핀 0.15중량％ 및 판상 산화 그래핀 0.25중량％을 혼합하여 형성하였다. 실시예 19에 따른 내부전극 페이스트는 표 1에 기재된 바와 같이 금속 분말 45중량％, 세라믹 공재 10중량％ 및 페이스트 제조 첨가제 45중량％를 혼합하여 형성하였고, 페이스트 제조 첨가제는 유기용매 98중량％, 바인더 1중량％ 및 분산제 1중량％로 혼합되어 사용하였다. 실시예 19에 따른 세라믹 공재는 표 2에 기재된 바와 같이 BaTiO3 96.50중량％, BaCO3 0.7중량％, MgO 0.7중량％, La2O2 1.0중량％, Dy2O2 0.75중량％, 판상 그래핀 0.10중량％ 및 판상 산화 그래핀 0.25중량％를 혼합하여 형성하였다. 이와 같이 실시예 20 내지 실시예 35, 비교예 3 및 비교예 4에 따른 내부전극 페이스트는 각각 전술한 실시예 1, 실시예 2에서와 같이 표 1 및 표 2에서와 같이 혼합하여 형성한 후 이를 이용해 내부 전극층(112)을 형성하였다.
실시예 1 내지 실시예 35에 따른 내부전극 페이스트를 이용해 적층 세라믹 커패시터의 제조 시 포함되는 판상 그래핀(112a)과 판상 산화 그래핀(112b)은 각각 분산제에 의해 내부전극 페이스트 내에서 고르게 펼쳐진 상태에서 판상이 유지되게 분산되도록 3-롤 밀(roll mill)이나 바스켓 밀(basket mill)을 이용해 분산시킴으로써 도 2에서와 같이 유전체층(111)의 상부면에 인쇄된 내부 전극층(112)에서 내에서 시트 형상으로 펼쳐진 상태로 인쇄되며, 이로 인해 판상 그래핀(112a)이나 판상 산화 그래핀(112b)의 기계적인 강도에 의해 금속분말 등이 돌출되게 인쇄되는 것을 방지하여 도 3 및 도 4에서와 같이 적층 후 압착 및 소성 후에도 내부 전극층(112)이 평탄하게 유지되도록 함으로써 평균입경이 큰 금속 분말이나 BaTiO3가 돌출되게 형성됨에 의한 쇼트(short) 발생을 방지할 수 있게 된다.
이와 같이 실시예 1 내지 실시예 35, 비교예 1 내지 비교예 4에 따른 내부전극 페이스트를 이용해 적층 세라믹 커패시터를 제조하였고, 제조된 실시예 1 내지 실시예 35, 비교예 1 내지 비교예 4에 따른 적층 세라믹 커패시터의 전기적인 특성을 검사하였으며, 그 결과가 표 3에 기재하였다.
| 정전용량 [㎌] |
유전손실 [％] |
내전압 [V/㎛] | 절연저항 [MΩ] |
쇼트율 (％) |
|
| 실시예1 | 8.9 | 5.04 | 91 | 280 | 2.9 |
| 실시예2 | 9 | 5.05 | 94 | 310 | 2.9 |
| 실시예3 | 9 | 7.8 | 98 | 223 | 4.2 |
| 실시예4 | 9.2 | 5.34 | 102 | 278 | 1.9 |
| 실시예5 | 9.4 | 7.2 | 89 | 168 | 1.86 |
| 실시예6 | 9.4 | 5.34 | 98 | 300 | 1.85 |
| 실시예7 | 9.4 | 5.8 | 78 | 157.3 | 4.5 |
| 실시예8 | 9.6 | 5.34 | 105 | 310 | 1.8 |
| 실시예9 | 9.6 | 7.6 | 78 | 145.2 | 5.8 |
| 실시예10 | 9.4 | 5.26 | 96 | 268 | 1.2 |
| 실시예11 | 9.3 | 8.07 | 80 | 228 | 4.1 |
| 실시예12 | 9.2 | 8.1 | 79 | 218 | 5.1 |
| 실시예13 | 9.2 | 5.82 | 98 | 267 | 5 |
| 실시예14 | 9.5 | 5.05 | 106 | 321 | 2.76 |
| 실시예15 | 9.7 | 5.6 | 104 | 298 | 1.98 |
| 실시예16 | 9.4 | 5.61 | 104 | 298 | 1.12 |
| 실시예17 | 9.6 | 5.32 | 102 | 301 | 0.98 |
| 실시예18 | 9.2 | 8.12 | 99 | 238 | 2.4 |
| 실시예19 | 9.75 | 5.33 | 105 | 289 | 1.04 |
| 실시예20 | 9.7 | 5.67 | 105 | 299 | 1.02 |
| 실시예21 | 9.5 | 5.45 | 89 | 245 | 0.35 |
| 실시예22 | 9.6 | 5.78 | 91 | 250 | 0.32 |
| 실시예23 | 9.7 | 5.34 | 98 | 280 | 0.43 |
| 실시예24 | 9.7 | 5.56 | 105 | 312 | 0.01 |
| 실시예25 | 9.8 | 5.63 | 98 | 256 | 0.04 |
| 실시예26 | 9.8 | 8.04 | 85 | 89 | 5.89 |
| 실시예27 | 10.1 | 7.04 | 87 | 105 | 5.22 |
| 실시예28 | 10.2 | 5.12 | 98 | 234 | 0.12 |
| 실시예29 | 10 | 5.22 | 103 | 281 | 0.06 |
| 실시예30 | 9.8 | 5.54 | 108 | 302 | 0.21 |
| 실시예31 | 9.9 | 5.5 | 101 | 301 | 0.11 |
| 실시예32 | 10.2 | 5.35 | 99 | 286 | 0.1 |
| 실시예33 | 10.4 | 5.67 | 92 | 244 | 0.09 |
| 실시예34 | 10.5 | 5.66 | 90 | 240 | 3.3 |
| 실시예35 | 10.2 | 6.03 | 82 | 103 | 5.22 |
| 비교예1 | 8.7 | 5.6 | 86 | 250 | 8.3 |
| 비교예2 | 9.2 | 5.93 | 89 | 238 | 8.1 |
| 비교예3 | 9.5 | 5.89 | 88 | 238 | 9.1 |
| 비교예4 | 9.9 | 5.18 | 98 | 231 | 6.5 |
표 3에서와 같이 실시예 1 내지 실시예 35, 비교예 1 내지 비교예 4에 따른 내부전극 페이스트를 이용해 제조된 적층 세라믹 커패시터는 각 실시예나 비교예 당 100개를 제조하여 정전용량, 유전손실, 내전, 절연저항 및 쇼트율을 시험하였으며, 특히 쇼트율은 시험 평가의 신뢰성을 개선하기 위해 실시예나 비교예 당 10,000개를 제작하여 시험하였다.
정전용량과 유전손실은 용량 측정기(3504-50C HiTester, HIOKI사)를 이용하여 측정하였으며, 1kHz, 전압 0.5 Vrms, 25℃에서의 정전용량과 유전손실을 측정하였다. 내전압은 25℃에서 5V/분의 속도로 인가하고 일반적인 내전압 측정기를 이용하여 누설전류가 100mA일 때를 절연파괴전압, 내전압으로 하여 측정하였으며, 절연저항은 고저항측정기(High Resistance Meter 4329A, HP사)를 이용하여 측정하였으며, 25℃에서 10 내지 50V의 직류전압을 60초 동안 인가하여 측정하였다. 쇼트율은 실시예나 비교예 당 10,000개를 제작하여 저항측정기를 이용해 100㏀ 이하인 것은 쇼트가 발생된 것으로 판단하였다.
표 3에서와 같이 실시예 1 내지 실시예 35에 따른 내부전극 페이스트를 이용해 제조된 적층 세라믹 커패시터는 정전용량이 8.9 내지 10.5[㎌]으로 측정되었으며, 유전손실은 5.04 내지 8.12[％]로 측정되었다. 실시예 1 내지 실시예 35에 따른 내부전극 페이스트를 이용해 제조된 적층 세라믹 커패시터의 내전압은 78 내지 108[V/㎛]로 측정되었으며, 절연저항은 89 내지 321[㏁]으로 측정되었다. 특히 실시예 1 내지 실시예 35에 따른 내부전극 페이스트를 이용해 제조된 적층 세라믹 커패시터의 쇼트율은 0.01 내지 5.89[％]로 측정되었으며, 이는 실시예 24나 실시예 25에서와 같이 내부전극 페이스트에 판상 그래핀(112a)과 판상 산화 그래핀(112b)이 모두 포함되는 경우에 쇼트율 즉, 쇼트 발생율이 적은 것을 알 수 있었다.
표 3에서와 같이 비교예 1 내지 비교예 4에 따른 내부전극 페이스트를 이용해 제조된 적층 세라믹 커패시터는 정전용량이 8.7 내지 9.9[㎌]으로 측정되었고, 유전손실은 5.18 내지 5.60[％]로 측정되었으며, 내전압은 86 내지 98[V/㎛]로 측정되었으며, 절연저항은 231 내지 250[㏁]으로 측정되었다. 반면에, 비교예 1 내지 비교예 4에 따른 내부전극 페이스트를 이용해 제조된 적층 세라믹 커패시터의 쇼트율은 6.50 내지 8.30[％]로 측정되었으며, 이는 내부전극 페이스트에 판상 그래핀(112a)이나 판상 산화 그래핀(112b)이 포함되지 않음으로써 내부 전극층(112)을 박형으로 형성시 평탄화 도포 불량을 발생시킬 수 있다. 이와 같이 내부 전극층(112)의 평탄화 도포 불량은 박형으로 유전체층(111)과 내부 전극층(112)을 형성한 후 이를 적층하고 압착 및 소성하는 과정에서 내부 전극층(112)에 포함되는 Ni과 같은 금속분말이 내부 전극층(112)에서 돌출되어 유전체층(111)을 통과해 다음 내부 전극층(112)과 연결될 수 있으며 이로 인해 쇼트율이 높게 발생될 수 있다.
본 발명의 적층 세라믹 커패시터 제조방법은 적층 세라믹 커패시터 제조 산업 분야에 적용된다.
110: 소성칩 110a: 그린칩
111: 유전체층 112: 내부 전극층
112a: 판상 그래핀 112b: 판상 산화 그래핀
113,114: 외부전극
111: 유전체층 112: 내부 전극층
112a: 판상 그래핀 112b: 판상 산화 그래핀
113,114: 외부전극
Claims (9)
- 다수개의 유전체층을 형성하는 단계와,
상기 다수개의 유전체층의 일면에 각각 내부전극 페이스트를 도포해 내부 전극층을 형성하는 단계와,
상기 내부 전극층이 서로 교차되게 다수개의 유전체층을 적층하고 압착하여 그린칩을 형성하는 단계와,
상기 그린칩을 소성하여 소성칩을 형성하는 단계와,
상기 소성칩의 일측이나 타측의 끝단에 각각 내부 전극층과 연결되도록 외부전극을 형성하는 단계를 포함하며,
상기 내부 전극층을 형성하는 단계에서, 상기 내부 전극층은 유전체층의 일면에 내부전극 페이스트를 스크린 인쇄방법으로 인쇄하여 두께가 0.5 내지 1.2㎛가 되도록 형성되는 것이고,
상기 내부전극 페이스트는 금속 분말 40 내지 52중량％, 세라믹 공재 10 내지 15중량％, 및 페이스트 제조 첨가제 38 내지 45중량％를 혼합하여 점도가 5,000 내지 10,000cps(centi poise)가 되도록 형성되며,
상기 금속 분말은 재질이 Ni가 사용되고, 평균입경(D50)이 100 내지 200㎚이며,
상기 세라믹 공재는 BaTiO3 93.45 내지 99.97중량％, BaCO3 0 내지 1.5중량％, MgO 0 내지 1중량％, La2O2 0 내지 1.3중량％, Dy2O2 0 내지 1.0중량％, 판상 그래핀 0.03 내지 0.75중량％, 및 판상 산화 그래핀 0 내지 1.0중량％을 포함하여 형성되며,
상기 BaTiO3는 평균입경(D50)이 30 내지 100㎚이며,
상기 판상 그래핀과 상기 판상 산화 그래핀은 각각 단층이고,
상기 페이스트 제조 첨가제는 유기용매, 바인더 및 분산제인 것을 특징으로 하는 적층 세라믹 커패시터 제조방법. - 제1항에 있어서,
상기 다수개의 유전체층을 형성하는 단계에서, 상기 다수개의 유전체층은 각각 평균입경(D50)이 80 내지 150㎚인 유전체 분말을 유기 바인더 PVB(Polyvinyl Butyral)를 첨가하여 슬러리화한 후 닥터 블레이드법을 이용하여 두께 0.5 내지 1.0㎛가 되도록 형성되는 것이고,
상기 유전체 분말은 하소 분말과 희토류 글라스 프릿(rare earth glass frit)을 혼합하여 형성되며,
상기 하소 분말은 BaTiO3 분말과 첨가제 분말을 혼합하여 분쇄한 후 600 내지 1200℃에서 하소하여 형성되며,
상기 첨가제 분말은 MgO, Mn3O4, Cr2O3, Al2O3, CaCO3, ZrO2, Y2O3, Dy2O3 및 Yb2O3 중 일곱 개 이상이 선택되어 혼합되는 것이고,
상기 희토류 글라스 프릿은 글라스 프릿에 희토류 산화물을 첨가하여 형성되는 것이고,
상기 글라스 프릿은 BaO, CaO 및 SiO2가 사용되며,
상기 희토류 산화물은 Y2O3, Dy2O3 및 Yb2O3 중에서 둘 이상이 혼합되는 것을 특징으로 하는 적층 세라믹 커패시터 제조방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 다수개의 유전체층을 적층하고 압착하여 그린칩을 형성하는 단계에서, 상기 그린칩은 다수개의 유전체층을 적층한 후 800 내지 1300kgf/㎠로 압착하여 형성되고,
상기 소성칩을 형성하는 단계에서, 상기 소성칩은 상기 그린칩을 200 내지 800℃에서 탈지하여 바인더를 제거하고, 바인더가 탈지된 그린칩을 1260 내지 1360℃의 환원 분위기에서 소성한 후 800 내지 1000℃로 산화처리하여 형성되며,
상기 외부전극을 형성하는 단계에서, 상기 외부전극은 소성칩의 일측이나 타측의 끝단에 각각 내부 전극층과 연결되게 형성된 후 600 내지 700℃에서 열처리하여 형성되는 적층 세라믹 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210054974A KR102466461B1 (ko) | 2021-04-28 | 2021-04-28 | 적층 세라믹 커패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210054974A KR102466461B1 (ko) | 2021-04-28 | 2021-04-28 | 적층 세라믹 커패시터의 제조방법 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| KR20220147888A KR20220147888A (ko) | 2022-11-04 |
| KR102466461B1 true KR102466461B1 (ko) | 2022-11-11 |
| KR102466461B9 KR102466461B9 (ko) | 2023-04-12 |
Family
ID=84042907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210054974A KR102466461B1 (ko) | 2021-04-28 | 2021-04-28 | 적층 세라믹 커패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102466461B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160079001A1 (en) * | 2014-09-12 | 2016-03-17 | Yi-Jun Lin | Graphene Electrode Based Ceramic Capacitor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4267614B2 (ja) | 2005-09-30 | 2009-05-27 | Ｔｄｋ株式会社 | 積層型セラミック電子部品の製造方法 |
| KR101032344B1 (ko) * | 2008-06-25 | 2011-05-02 | 삼화콘덴서공업주식회사 | Ｍｌｃｃ의 내부전극용 페이스트 제조방법 |
| KR102106974B1 (ko) * | 2018-07-20 | 2020-05-06 | 삼화콘덴서공업 주식회사 | 희토류 글라스 프릿을 이용한 유전체 세라믹 조성물 제조방법 |
-
2021
- 2021-04-28 KR KR1020210054974A patent/KR102466461B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160079001A1 (en) * | 2014-09-12 | 2016-03-17 | Yi-Jun Lin | Graphene Electrode Based Ceramic Capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102466461B9 (ko) | 2023-04-12 |
| KR20220147888A (ko) | 2022-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100463776B1 (ko) | 도전성 페이스트, 적층 세라믹 전자부품의 제조방법 및적층 세라믹 전자부품 | |
| JP5093351B2 (ja) | 積層セラミックコンデンサ | |
| KR100724222B1 (ko) | 도전성 페이스트, 적층 세라믹 전자 부품 및 그 제조 방법 | |
| KR102388227B1 (ko) | 적층 세라믹 콘덴서 및 그 제조 방법 | |
| JP4779615B2 (ja) | 積層型電子部品およびその製造方法 | |
| KR20120091655A (ko) | 적층 세라믹 전자부품 및 이의 제조방법 | |
| US7626803B2 (en) | Dielectric ceramic and multilayer ceramic capacitor | |
| KR20130058430A (ko) | 적층 세라믹 전자부품 | |
| US6514603B2 (en) | Multilayer ceramic capacitor and manufacturing method thereof | |
| JP2012182355A (ja) | 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 | |
| KR101813284B1 (ko) | 도전성 페이스트 및 이를 이용한 적층 세라믹 전자부품 | |
| JPH053131A (ja) | 積層セラミツクコンデンサとその製造方法 | |
| JP4135443B2 (ja) | 積層型セラミック電子部品の製造方法 | |
| KR102024028B1 (ko) | 니켈 전극에 사용되는 씨오쥐 유전성 조성물 | |
| KR102466461B1 (ko) | 적층 세라믹 커패시터의 제조방법 | |
| JP5195857B2 (ja) | 積層型電子部品 | |
| JP2001217137A (ja) | 積層セラミック電子部品およびその製造方法 | |
| JP2006128283A (ja) | 積層セラミックコンデンサ | |
| JP2004179349A (ja) | 積層型電子部品およびその製法 | |
| JP2019114753A (ja) | コンデンサ | |
| JPH11214240A (ja) | 積層セラミック電子部品およびその製造方法 | |
| JP4001241B2 (ja) | 積層セラミック電子部品、及び、積層セラミック電子部品用ペースト | |
| JP2004296708A (ja) | 積層型電子部品およびその製法 | |
| JP2014172769A (ja) | 積層セラミックコンデンサ | |
| TWI776343B (zh) | 陶瓷組成物、陶瓷燒結體、電容與電容製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] |