KR102466117B1 - Trimming circuit and method for driving trimming circuit - Google Patents
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Abstract
본 발명은 신뢰성이 높은 트리밍 회로, 재기록 가능한 트리밍 회로, 신뢰성이 높은 트리밍 회로의 구동 방법, 재기록 가능한 트리밍 회로의 구동 방법을 제공한다.
오프 누설 전류가 매우 작은 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 기억 노드와, 상기 기억 노드에 게이트 전극이 접속된 트랜지스터로 트리밍 회로를 구성한다. 또한, 상기 오프 누설 전류가 매우 작은 트랜지스터를 사용하여, 상기 기억 노드에 게이트 전극이 접속된 트랜지스터의 소스 전극과 드레인 전극에 병렬로 접속된 소자 또는 회로의 트리밍 상태를 제어한다.The present invention provides a highly reliable trimming circuit, a rewritable trimming circuit, a highly reliable trimming circuit driving method, and a rewritable trimming circuit driving method.
A trimming circuit is constituted by a storage node connected to the source electrode or drain electrode of a transistor having a very small off-leakage current, and a transistor whose gate electrode is connected to the storage node. Further, a transistor having a very small off-leakage current is used to control a trimming state of an element or circuit connected in parallel to the source and drain electrodes of the transistor whose gate electrode is connected to the storage node.
Description
본 발명은 트리밍 회로에 관한 것이다. 또한, 트리밍 회로의 구동 방법에 관한 것이다.The present invention relates to a trimming circuit. It also relates to a driving method of a trimming circuit.
정밀도가 높은 전압값, 전류값이 요구되는 집적 회로(예를 들어 AD컨버터나 DA컨버터)의 제조 공정에서, 제조 조건을 조정하여도 억제할 수 없는 특성의 편차를 보정(補正)하는 방법이 요구되고 있다.In the manufacturing process of integrated circuits (e.g. AD converters and DA converters) that require high-accuracy voltage and current values, a method for correcting variations in characteristics that cannot be suppressed even by adjusting manufacturing conditions is required. It is becoming.
또한, 고수율이 요구되는 집적 회로(예를 들어 대용량 기억 장치)의 제조 공정에서, 내장된 용장 회로에 대한 접속을 전환시키는 방법이 요구되고 있다.In addition, in a manufacturing process of an integrated circuit (for example, a mass storage device) requiring high yield, a method for switching the connection to a built-in redundant circuit is required.
트리밍 회로라고 불리는 회로가 이와 같은 용도로 사용되고 있다. 트리밍 회로는 상기 트리밍 회로에 병렬로 접속된 소자나 회로를 이용 가능한 상태로 할지 또는 이용 불가능한 상태(트리밍 상태)로 할지를 선택하는 회로이다. 종래의 트리밍 회로에는, 예를 들어 퓨즈(fuse)나 제너 잽 다이오드(zener zap diode) 등이 사용되고 있다.A circuit called a trimming circuit is used for this purpose. The trimming circuit is a circuit that selects whether to make an element or circuit connected in parallel to the trimming circuit into a usable state or a non-usable state (trimming state). A conventional trimming circuit uses, for example, a fuse or a zener zap diode.
또한, 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터가 알려져 있다(특허문헌 1 참조). 산화물 반도체층은 스퍼터링법 등을 이용하여 비교적 용이하게 제작할 수 있기 때문에, 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는 용이하게 제작할 수 있다는 특징을 갖는다.Also, a transistor using an oxide semiconductor for a channel formation region is known (see Patent Document 1). Since the oxide semiconductor layer can be produced relatively easily by using a sputtering method or the like, a transistor using an oxide semiconductor for a channel formation region has a feature that can be easily manufactured.
그런데 퓨즈나 제너 잽 다이오드 등은 신뢰성에 문제가 발생할 경우가 있다. 예를 들어, 레이저를 이용하여 퓨즈를 소성 절단하는 레이저 절단법으로는 절단 개소에 잔사가 잔존하여 회로가 제대로 차단되지 않는 경우가 있다.However, fuses and zener zap diodes may have reliability problems. For example, in a laser cutting method in which a fuse is plastically cut using a laser, there are cases in which the circuit is not properly cut off due to residues remaining at the cut portion.
또한, 퓨즈나 제너 잽 다이오드 등 비가역적인 소자를 사용하는 종래의 트리밍 회로는 일단 절단하면 원래의 상태로 되돌릴 수 없기 때문에, 트리밍을 다시 하거나 재기록할 수 없다는 문제가 있다.In addition, since a conventional trimming circuit using an irreversible element such as a fuse or a zener zap diode cannot return to its original state once cut, there is a problem in that it cannot be trimmed or rewritten.
본 발명의 일 형태는 이러한 기술적 배경하에서 이루어진 것이다. 본 발명의 일 형태는 신뢰성이 높은 트리밍 회로를 제공하는 것을 과제 중 하나로 한다. 또는 재기록 가능한 트리밍 회로를 제공하는 것을 과제 중 하나로 한다. 또는 신뢰성이 높은 트리밍 회로의 구동 방법을 제공하는 것을 과제 중 하나로 한다. 또는 재기록 가능한 트리밍 회로의 구동 방법을 제공하는 것을 과제 중 하나로 한다.One aspect of the present invention was made under such a technical background. One aspect of the present invention makes it one of the problems to provide a highly reliable trimming circuit. Alternatively, one of the tasks is to provide a rewritable trimming circuit. Alternatively, one of the tasks is to provide a method for driving a highly reliable trimming circuit. Alternatively, one of the tasks is to provide a method for driving a rewritable trimming circuit.
상기 목적을 달성하기 위해서 본 발명의 일 형태는 회로를 물리적으로 절단하지 않고, 개폐기를 설계된 상태로 오랜 기간 유지하는 구성에 착안하였다. 그리고, 오프 누설 전류가 매우 작은 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 기억 노드와, 상기 기억 노드에 게이트 전극이 접속된 트랜지스터를 구비한 구성을 생각해냈다. 또한 상기 오프 누설 전류가 매우 작은 트랜지스터를 사용하여, 상기 기억 노드에 게이트 전극이 접속된 트랜지스터의 소스 전극과 드레인 전극에 대해 병렬로 접속된 소자 또는 회로의 트리밍 상태를 제어하는 방법을 고안하여, 상기 과제를 해결하게 되었다.In order to achieve the above object, one aspect of the present invention focuses on a configuration in which the switch is maintained in a designed state for a long period of time without physically cutting the circuit. Then, a structure was conceived comprising a storage node connected to the source electrode or drain electrode of a transistor having a very small off-leakage current, and a transistor whose gate electrode was connected to the storage node. In addition, a method of controlling the trimming state of an element or circuit connected in parallel with respect to the source electrode and drain electrode of the transistor having a gate electrode connected to the storage node is devised using a transistor having a very small off-leakage current, problem was solved.
즉 본 발명의 일 형태는 한쪽 전극이 기억 노드에, 다른 쪽 전극이 접지 전위선에 각각 전기적으로 접속된 용량 소자와, 게이트 전극이 기록 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 전원 전위선에 각각 전기적으로 접속된 제 1 트랜지스터와, 게이트 전극이 소거 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 접지 전위선에 각각 전기적으로 접속된 제 2 트랜지스터와, 게이트 전극이 기억 노드에 전기적으로 접속된 제 3 트랜지스터를 갖는다. 그리고, 제 1 트랜지스터와 제 2 트랜지스터는 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비되고, 제 3 트랜지스터의 소스 전극 및 드레인 전극이 저항 소자에 병렬로 접속된 트리밍 회로이다.That is, in one embodiment of the present invention, a capacitive element having one electrode electrically connected to a storage node and the other electrode electrically connected to a ground potential line, a gate electrode to a write terminal, and one of a source electrode or a drain electrode to a storage node; A first transistor, the other of which is electrically connected to a power supply potential line, and a second transistor having a gate electrode electrically connected to an erase terminal, one of a source electrode or a drain electrode electrically connected to a storage node, and the other electrically connected to a ground potential line, respectively. transistor, and a third transistor whose gate electrode is electrically connected to the storage node. And, the first transistor and the second transistor are trimming circuits in which a semiconductor material having a bandgap of 2.5 eV or more is provided in a channel formation region, and a source electrode and a drain electrode of the third transistor are connected in parallel to a resistance element.
상기 본 발명의 일 형태인 트리밍 회로는 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비된 제 1 트랜지스터 및 제 2 트랜지스터와, 트랜지스터 각각의 소스 전극 또는 드레인 전극 중 하나와, 제 3 트랜지스터의 게이트 전극과, 용량 소자의 한쪽 전극이 접속된 기억 노드를 구비한다. 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비된 트랜지스터는 오프 누설 전류가 작고, 이러한 구성의 기억 노드는 전하의 유지 능력이 우수하며, 상기 기억 노드에 게이트 전극이 접속된 제 3 트랜지스터의 동작 상태를 안정적으로 유지할 수 있다. 그러므로, 구성 요소의 구조를 변화시키지 않고(예를 들어 소자나 배선을 파괴하지 않고) 제 3 트랜지스터의 동작 상태를 장기간 동안 유지할 수 있다. 이렇게 함으로써, 신뢰성이 높은 트리밍 회로를 제공할 수 있다.The trimming circuit according to one embodiment of the present invention includes a first transistor and a second transistor in which a semiconductor material having a bandgap of 2.5 eV or more is provided in a channel formation region, one of a source electrode or a drain electrode of each transistor, and a third transistor. A storage node to which a gate electrode and one electrode of the capacitive element are connected is provided. A transistor in which a semiconductor material having a bandgap of 2.5 eV or more is provided in the channel formation region has a low off-leakage current, and a storage node having such a structure has an excellent charge retention ability, and a third transistor having a gate electrode connected to the storage node The operating state can be maintained stably. Therefore, the operating state of the third transistor can be maintained for a long period of time without changing the structure of the component (for example, without destroying the element or wiring). In this way, a highly reliable trimming circuit can be provided.
또한, 상기 본 발명의 일 형태인 트리밍 회로는 그 구성 요소의 구조를 비가역적으로 변화시키지 않고 제 3 트랜지스터의 동작 상태를 변경할 수 있다. 그러므로, 제 3 트랜지스터의 동작 상태를 몇 번이나 변경할 수 있다. 이렇게 함으로써, 재기록 가능한 트리밍 회로를 제공할 수 있다.In addition, the trimming circuit of one embodiment of the present invention can change the operating state of the third transistor without irreversibly changing the structure of its constituent elements. Therefore, the operating state of the third transistor can be changed any number of times. By doing this, it is possible to provide a rewritable trimming circuit.
또한, 본 발명의 일 형태는 한쪽 전극이 기억 노드에, 다른 쪽 전극이 접지 전위선에 각각 전기적으로 접속된 용량 소자와, 게이트 전극이 기록 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 전원 전위선에 각각 전기적으로 접속된 제 1 트랜지스터와, 게이트 전극이 소거 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 접지 전위선에 각각 전기적으로 접속된 제 2 트랜지스터와, 게이트 전극이 기억 노드에 전기적으로 접속된 제 3 트랜지스터를 갖는다. 그리고, 제 1 트랜지스터와 제 2 트랜지스터의 오프 누설 전류가 채널 폭 1㎛당 1×10-17A 이하이고, 제 3 트랜지스터의 소스 전극 및 드레인 전극이 저항 소자에 병렬로 접속된 트리밍 회로이다.In one embodiment of the present invention, a capacitance element having one electrode electrically connected to a storage node and the other electrode electrically connected to a ground potential line, a gate electrode to a write terminal, and either a source electrode or a drain electrode to a storage node , a first transistor the other of which is electrically connected to a power supply potential line, a gate electrode to an erase terminal, one of a source electrode or a drain electrode to a storage node, and the other to a ground potential line. 2 transistors, and a third transistor whose gate electrode is electrically connected to the storage node. A trimming circuit in which off-leakage currents of the first transistor and the second transistor are 1×10 −17 A or less per 1 μm of channel width, and a source electrode and a drain electrode of the third transistor are connected in parallel to a resistor element.
상기 본 발명의 일 형태인 트리밍 회로는 오프 누설 전류가 매우 작은 제 1 트랜지스터 및 제 2 트랜지스터를 구비한다. 구체적으로는 채널 형성 영역에 산화물 반도체층을 구비한 트랜지스터이며, 그 오프 누설 전류의 크기는 채널 폭 1㎛당 1×10-17A 이하이다. 트랜지스터 각각의 소스 전극 또는 드레인 전극 중 하나와, 제 3 트랜지스터의 게이트 전극과, 용량 소자의 한쪽 전극이 접속된 기억 노드를 구비한다. 이러한 구성의 기억 노드는 전하의 유지 능력이 우수하며, 상기 기억 노드에 게이트 전극이 접속된 제 3 트랜지스터의 동작 상태를 안정적으로 유지할 수 있다. 그러므로, 구성 요소의 구조를 변화시키지 않고(예를 들어 소자나 배선을 파괴하지 않고) 제 3 트랜지스터의 동작 상태를 장기간 동안 유지할 수 있다. 이렇게 함으로써, 신뢰성이 높은 트리밍 회로를 제공할 수 있다.The trimming circuit according to one embodiment of the present invention includes a first transistor and a second transistor having a very small off-leakage current. Specifically, it is a transistor provided with an oxide semiconductor layer in a channel formation region, and the magnitude of the off-leakage current is 1×10 -17 A or less per 1 μm of channel width. A storage node is provided to which one of the source electrode or drain electrode of each transistor, the gate electrode of the third transistor, and one electrode of the capacitance element are connected. The memory node having such a configuration has an excellent ability to retain charge and can stably maintain an operating state of the third transistor having a gate electrode connected to the memory node. Therefore, the operating state of the third transistor can be maintained for a long period of time without changing the structure of the component (for example, without destroying the element or wiring). In this way, a highly reliable trimming circuit can be provided.
또한, 상기 본 발명의 일 형태인 트리밍 회로는 그 구성 요소의 구조를 비가역적으로 변화시키지 않고 제 3 트랜지스터의 동작 상태를 변경할 수 있다. 그러므로, 제 3 트랜지스터의 동작 상태를 몇 번이나 변경할 수 있다. 이렇게 함으로써, 재기록 가능한 트리밍 회로를 제공할 수 있다.In addition, the trimming circuit of one embodiment of the present invention can change the operating state of the third transistor without irreversibly changing the structure of its constituent elements. Therefore, the operating state of the third transistor can be changed any number of times. By doing this, it is possible to provide a rewritable trimming circuit.
또한, 본 발명의 일 형태는 제 1 트랜지스터와 제 2 트랜지스터 양쪽 모두가 채널 형성 영역에 산화물 반도체층을 구비하는, 상기 트리밍 회로이다.[0016] Also, one embodiment of the present invention is the above trimming circuit in which both the first transistor and the second transistor have an oxide semiconductor layer in a channel formation region.
상기 본 발명의 일 형태인 트리밍 회로는 오프 누설 전류가 매우 작은 제 1 트랜지스터와 제 2 트랜지스터를 구비한다. 구체적으로는 채널 형성 영역에 산화물 반도체층을 구비한 트랜지스터이며, 트랜지스터 각각의 소스 전극 또는 드레인 전극 중 하나와, 제 3 트랜지스터의 게이트 전극과, 용량 소자의 한쪽 전극이 접속된 기억 노드를 구비한다. 산화물 반도체층이 사용된 트랜지스터는 오프 누설 전류가 매우 작다. 또한, 산화물 반도체층은 스퍼터링법 등에 의해 간편하게 형성할 수 있다. 그러므로, 신뢰성이 높은 트리밍 회로를 용이하게 제공할 수 있다. 또한, 다른 반도체 장치(예를 들어 실리콘 단결정이 사용된 반도체 장치)에 적층하여 트리밍 회로를 형성할 수 있다. 이로써, 부가가치가 높은 반도체 장치를 제공할 수 있다.The trimming circuit according to one embodiment of the present invention includes a first transistor and a second transistor having a very small off-leakage current. Specifically, it is a transistor having an oxide semiconductor layer in the channel formation region, and includes a storage node to which one of the source electrode or drain electrode of each transistor, the gate electrode of the third transistor, and one electrode of the capacitance element are connected. A transistor using an oxide semiconductor layer has a very small off-leakage current. In addition, the oxide semiconductor layer can be simply formed by a sputtering method or the like. Therefore, it is possible to easily provide a highly reliable trimming circuit. In addition, a trimming circuit may be formed by stacking on another semiconductor device (for example, a semiconductor device using a silicon single crystal). Thus, a semiconductor device with high added value can be provided.
또한, 본 발명의 일 형태는 한쪽 전극이 기억 노드에, 다른 전극이 접지 전위선에 각각 전기적으로 접속된 용량 소자와, 게이트 전극이 기록 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 전원 전위선에 각각 전기적으로 접속된 제 1 트랜지스터와, 게이트 전극이 소거 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 접지 전위선에 각각 전기적으로 접속된 제 2 트랜지스터와, 게이트 전극이 상기 기억 노드에 전기적으로 접속된 제 3 트랜지스터를 갖는다. 또한, 제 1 트랜지스터와 제 2 트랜지스터의 오프 누설 전류가 채널 폭 1㎛당 1×10-17A 이하이고, 제 3 트랜지스터의 소스 전극 및 드레인 전극이 저항 소자에 병렬로 접속된, 저항 소자의 트리밍 회로의 구동 방법이다. 그리고, 상기 방법은 기록 단자에 제 1 트랜지스터가 온 상태가 되는 신호를, 소거 단자에 제 2 트랜지스터가 오프 상태가 되는 신호를 각각 입력하여, 기억 노드의 전위를 제 3 트랜지스터가 온 상태가 되는 전위로 하는 제 1 단계와, 기록 단자에 제 1 트랜지스터가 오프 상태가 되는 신호를, 소거 단자에 제 2 트랜지스터가 오프 상태가 되는 신호를 각각 입력하는 제 2 단계를 포함하는, 저항 소자를 트리밍된 상태로 하는 트리밍 회로의 구동 방법이다.In addition, in one embodiment of the present invention, a capacitive element having one electrode electrically connected to a storage node and the other electrode electrically connected to a ground potential line, a gate electrode to a write terminal, and either a source electrode or a drain electrode to a storage node; A first transistor, the other of which is electrically connected to a power supply potential line, and a second transistor having a gate electrode electrically connected to an erase terminal, one of a source electrode or a drain electrode electrically connected to a storage node, and the other electrically connected to a ground potential line, respectively. transistor, and a third transistor whose gate electrode is electrically connected to the storage node. Further, trimming of the resistance element, wherein the off-leakage current of the first transistor and the second transistor is 1×10 −17 A or less per 1 μm of channel width, and the source electrode and the drain electrode of the third transistor are connected in parallel to the resistance element. How to drive the circuit. Further, in the above method, a signal for turning the first transistor on is input to the write terminal and a signal for turning the second transistor off to the erase terminal, respectively, and the potential of the storage node is set to the potential at which the third transistor is turned on. , and a second step of inputting a signal for turning off the first transistor to a write terminal and a signal for turning off the second transistor to an erase terminal, respectively. It is a driving method of the trimming circuit to be.
상기 본 발명의 일 형태인 트리밍 회로의 구동 방법은 기억 노드의 전위를 제 3 트랜지스터가 온 상태가 되는 전위로 하는 단계와, 기억 노드에 소스 전극 또는 드레인 전극이 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 오프 상태로 하는 단계를 갖는다. 이로써, 트리밍 회로를 구성하는 모든 요소의 구조를 변화시키지 않고 제 3 트랜지스터의 동작 상태를 가역적으로 변경할 수 있다. 그러므로, 신뢰성이 높은 트리밍 회로의 구동 방법을 제공할 수 있다.A method for driving a trimming circuit according to one embodiment of the present invention includes the steps of setting a potential of a storage node to a potential at which a third transistor is turned on, and first and second transistors having a source electrode or a drain electrode connected to the storage node. has a step of turning off. Accordingly, the operating state of the third transistor can be reversibly changed without changing the structures of all elements constituting the trimming circuit. Therefore, it is possible to provide a highly reliable driving method of the trimming circuit.
또한, 본 발명의 일 형태는 한쪽 전극이 기억 노드에, 다른 전극이 접지 전위선에 각각 전기적으로 접속된 용량 소자와, 게이트 전극이 기록 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 전원 전위선에 각각 전기적으로 접속된 제 1 트랜지스터와, 게이트 전극이 소거 단자에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드에, 다른 하나가 접지 전위선에 각각 전기적으로 접속된 제 2 트랜지스터와, 게이트 전극이 기억 노드에 전기적으로 접속된 제 3 트랜지스터를 갖는다. 또한, 제 1 트랜지스터와 제 2 트랜지스터의 오프 누설 전류가 채널 폭 1㎛당 1×10-17A 이하이고, 제 3 트랜지스터의 소스 전극 및 드레인 전극이 저항 소자에 병렬로 접속된, 저항 소자의 트리밍 회로의 구동 방법이다. 그리고, 상기 방법은 기록 단자에 제 1 트랜지스터가 오프 상태가 되는 신호를, 소거 단자에 제 2 트랜지스터가 온 상태가 되는 신호를 각각 입력하여, 기억 노드의 전위를 제 3 트랜지스터가 오프 상태가 되는 전위로 하는 제 1 단계와, 기록 단자에 제 1 트랜지스터가 오프 상태가 되는 신호를, 소거 단자에 제 2 트랜지스터가 오프 상태가 되는 신호를 각각 입력하는 제 2 단계를 포함하는, 저항 소자를 이용 가능한 상태로 하는 트리밍 회로의 구동 방법이다.In addition, in one embodiment of the present invention, a capacitive element having one electrode electrically connected to a storage node and the other electrode electrically connected to a ground potential line, a gate electrode to a write terminal, and either a source electrode or a drain electrode to a storage node; A first transistor, the other of which is electrically connected to a power supply potential line, and a second transistor having a gate electrode electrically connected to an erase terminal, one of a source electrode or a drain electrode electrically connected to a storage node, and the other electrically connected to a ground potential line, respectively. transistor, and a third transistor whose gate electrode is electrically connected to the storage node. Further, trimming of the resistance element, wherein the off-leakage current of the first transistor and the second transistor is 1×10 −17 A or less per 1 μm of channel width, and the source electrode and the drain electrode of the third transistor are connected in parallel to the resistance element. How to drive the circuit. Further, in the above method, a signal for turning the first transistor off is input to the write terminal and a signal for turning the second transistor on to the erase terminal, respectively, and the potential of the storage node is set to the potential at which the third transistor is turned off. and a second step of inputting a signal for turning off the first transistor to a write terminal and a signal for turning off the second transistor to an erase terminal, respectively. It is a driving method of the trimming circuit to be.
상기 본 발명의 일 형태인 트리밍 회로의 구동 방법은 기억 노드의 전위를 제 3 트랜지스터가 오프 상태가 되는 전위로 하는 단계와, 기억 노드에 소스 전극 또는 드레인 전극이 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 오프 상태로 하는 단계를 갖는다. 이로써, 트리밍 회로를 구성하는 모든 요소의 구조를 변화시키지 않고 제 3 트랜지스터의 동작 상태를 가역적으로 변경할 수 있다. 그러므로, 신뢰성이 높은 트리밍 회로의 구동 방법을 제공할 수 있다.A method for driving a trimming circuit according to one embodiment of the present invention includes the step of setting the potential of a storage node to a potential at which the third transistor is turned off, and the first and second transistors having a source electrode or a drain electrode connected to the storage node. has a step of turning off. Accordingly, the operating state of the third transistor can be reversibly changed without changing the structures of all elements constituting the trimming circuit. Therefore, it is possible to provide a highly reliable driving method of the trimming circuit.
또한, 본 발명의 일 형태는 상술한 제 2 단계에 이어서, 기록 단자에 제 1 트랜지스터가 온 상태가 되는 신호를, 소거 단자에 상기 제 2 트랜지스터가 오프 상태가 되는 신호를 각각 입력하여, 기억 노드의 전위를 제 3 트랜지스터가 온 상태가 되는 전위로 함으로써, 또는 기록 단자에 제 1 트랜지스터가 오프 상태가 되는 신호를, 소거 단자에 제 2 트랜지스터가 온 상태가 되는 신호를 각각 입력하여, 기억 노드의 전위를 제 3 트랜지스터가 오프 상태가 되는 전위로 함으로써, 기억 노드의 전위를 제 2 단계와 상이한 전위로 하는 제 3 단계와, 기록 단자에 제 1 트랜지스터가 오프 상태가 되는 신호를, 소거 단자에 제 2 트랜지스터가 오프 상태가 되는 신호를 각각 입력하는 제 4 단계를 포함하는, 저항 소자의 트리밍 상태를 변경하는 트리밍 회로의 구동 방법이다.Further, in one embodiment of the present invention, subsequent to the above-described second step, a signal for turning the first transistor on is input to a write terminal and a signal for turning the second transistor off to an erase terminal, respectively, to the storage node. By setting the potential of to the potential at which the third transistor turns on, or by inputting a signal for turning the first transistor off to the write terminal and a signal for turning the second transistor on to the erase terminal, respectively, the storage node A third step of setting the potential of the storage node to a potential different from that of the second step by setting the potential to a potential at which the third transistor turns off, and providing a signal for turning the first transistor off to the write terminal to the erase terminal. A trimming circuit driving method for changing the trimming state of a resistance element, including a fourth step of inputting signals for turning off the two transistors, respectively.
상기 본 발명의 일 형태인 트리밍 회로의 구동 방법은 기억 노드의 전위를 구동하기 전과 상이한 전위로 하는 단계와, 기억 노드에 소스 전극 또는 드레인 전극이 접속된 제 1 트랜지스터 및 제 2 트랜지스터를 오프 상태로 하는 단계를 갖는다. 이로써, 트리밍 회로를 구성하는 모든 요소의 구조를 변화시키지 않고 제 3 트랜지스터의 동작 상태를 가역적으로 변경할 수 있다. 그러므로, 재기록 가능한 트리밍 회로의 구동 방법을 제공할 수 있다.A method for driving a trimming circuit according to one embodiment of the present invention includes the step of setting a potential of a storage node to a potential different from that before driving, and turning off a first transistor and a second transistor having a source electrode or a drain electrode connected to the storage node. have a step Accordingly, the operating state of the third transistor can be reversibly changed without changing the structures of all elements constituting the trimming circuit. Therefore, it is possible to provide a method for driving a rewritable trimming circuit.
본 발명의 일 형태에 따르면, 신뢰성이 높은 트리밍 회로를 제공할 수 있다. 또는, 재기록 가능한 트리밍 회로를 제공할 수 있다. 또는, 신뢰성이 높은 트리밍 회로의 구동 방법을 제공할 수 있다. 또는, 재기록 가능한 트리밍 회로의 구동 방법을 제공할 수 있다.According to one aspect of the present invention, a highly reliable trimming circuit can be provided. Alternatively, a rewritable trimming circuit can be provided. Alternatively, a method for driving a highly reliable trimming circuit can be provided. Alternatively, a method for driving a rewritable trimming circuit can be provided.
도 1은 실시형태에 따른 트리밍 회로의 구성을 설명하기 위한 도면.
도 2a 내지 도 2c는 실시형태에 따른 트리밍 회로의 동작을 설명하기 위한 도면.
도 3a 내지 도 3c는 실시형태에 따른 트리밍 회로의 구성을 설명하기 위한 도면.
도 4a 내지 도 4d는 실시형태에 따른 트리밍 회로의 제작 방법을 설명하기 위한 도면.
도 5a 내지 도 5d는 실시형태에 따른 트리밍 회로의 제작 방법을 설명하기 위한 도면.
도 6a 내지 도 6e는 실시형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.
도 7a 내지 도 7c는 실시형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.
도 8a 내지 도 8c는 실시형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.
도 9a 및 도 9b는 실시형태에 따른 산화물 재료의 구조를 설명하기 위한 도면.1 is a diagram for explaining the configuration of a trimming circuit according to an embodiment;
2A to 2C are diagrams for explaining an operation of a trimming circuit according to an embodiment;
3A to 3C are diagrams for explaining the configuration of a trimming circuit according to an embodiment;
4A to 4D are diagrams for explaining a method of manufacturing a trimming circuit according to an embodiment;
5A to 5D are diagrams for explaining a method of manufacturing a trimming circuit according to an embodiment;
6A to 6E are diagrams for explaining the structure of an oxide material according to an embodiment.
7A to 7C are views for explaining the structure of an oxide material according to an embodiment.
8A to 8C are diagrams for explaining the structure of an oxide material according to an embodiment.
9A and 9B are views for explaining the structure of an oxide material according to an embodiment.
실시형태에 대해서, 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하에 제시되는 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 사항을 댜양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시되는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명되는 발명의 구성에 관해서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면들에서 공통적으로 사용하고, 그 반복 설명은 생략한다.Embodiments will be described in detail using drawings. However, those skilled in the art can easily understand that the present invention is not limited to the description given below and that the form and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments presented below. In addition, with respect to the configuration of the invention described below, the same reference numerals are commonly used in the other drawings for the same parts or parts having the same functions, and the repeated description is omitted.
(실시형태 1)(Embodiment 1)
본 실시형태에서는 오프 누설 전류가 매우 작은 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 기억 노드와, 상기 기억 노드에 게이트 전극이 접속된 트랜지스터를 구비한 트리밍 회로의 구성에 대해서 도 1을 참조하여 설명한다.In this embodiment, a configuration of a trimming circuit including a storage node connected to the source electrode or drain electrode of a transistor having a very small off-leakage current, and a transistor whose gate electrode is connected to the storage node will be described with reference to FIG. 1. .
본 발명의 일 형태인 트리밍 회로의 구성을 도 1에 도시하였다. 도 1에 예시한 트리밍 회로(100)는 용량 소자(140), 제 1 트랜지스터(110), 제 2 트랜지스터(120), 제 3 트랜지스터(130)를 갖는다. 또한, 제 1 트랜지스터(110)와 제 2 트랜지스터(120)는 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비되고, 오프 누설 전류가 매우 작은 트랜지스터이다. 오프 누설 전류를 매우 작게 함으로써, 기억 노드(150)에 기록된 전하를 오랜 기간 동안 유지할 수 있다. 예를 들어, 밴드갭이 3.15eV인 산화물 반도체층이 채널 형성 영역에 구비되고, 오프 누설 전류의 크기가 채널 폭 1㎛당 1×10-17A 이하인 트랜지스터를 사용할 수 있다.The configuration of a trimming circuit according to one embodiment of the present invention is shown in FIG. 1 . The
제 1 트랜지스터(110)와 제 2 트랜지스터(120)에 사용할 수 있는 트랜지스터는 실리콘 반도체의 1.12eV보다 큰 밴드갭을 갖는 반도체 재료가 그 채널 형성 영역에 구비된 트랜지스터가 적합하다. 예를 들어, 밴드갭이 2.5eV 이상, 바람직하게는 3.0eV 이상인 반도체 재료가 채널 형성 영역에 구비된 트랜지스터, 구체적으로는 산화물 반도체, 질화물 반도체, 산질화물 반도체, 탄화물 반도체, 반도체 특성을 나타내는 다이아몬드 박막 등이 채널 형성 영역에 구비된 트랜지스터를 사용할 수 있다. 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비된 트랜지스터는 밴드갭이 1.12eV인 실리콘 반도체가 채널 형성 영역에 구비된 트랜지스터보다 오프 누설 전류를 작게 할 수 있다.Transistors that can be used for the
또한, 제 1 트랜지스터와 제 2 트랜지스터의 오프 누설 전류를 저감하기 위해서 다양한 구성의 트랜지스터를 사용할 수 있다. 예를 들어, 직렬로 접속된 2개 이상의 채널 형성 영역을 갖는 반도체층을 포함한 멀티 게이트형 트랜지스터를 사용하여도 좋다. 또한, 소스 전극 또는 드레인 전극과 채널 형성 영역 사이에 간격(오프셋이라고도 함)이 형성된 트랜지스터를 사용하여도 좋다.In addition, transistors of various configurations may be used to reduce the off-leakage current of the first transistor and the second transistor. For example, a multi-gate type transistor including a semiconductor layer having two or more channel formation regions connected in series may be used. Alternatively, a transistor in which a gap (also referred to as an offset) is formed between the source electrode or drain electrode and the channel formation region may be used.
용량 소자(140)는 그 한쪽 전극이 기억 노드(150)에, 다른 쪽 전극이 접지 전위선에 각각 전기적으로 접속된다.The
기억 노드(150)는 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비되고, 오프 누설 전류가 저감된 제 1 트랜지스터(110), 제 2 트랜지스터(120), 및 용량 소자(140)에 접속된다. 용량 소자(140)를 형성하면, 서지 전류 등에 기인하여 기억 노드(150)의 전위가 불안정하게 되는 현상의 발생을 억제할 수 있어서 신뢰성이 향상되기 때문에 바람직하다.The
제 1 트랜지스터(110)는 게이트 전극이 기록 단자(115)에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드(150)에, 다른 하나가 전원 전위선에 각각 전기적으로 접속된다. 또한, 전원 전위선에는 접지 전위보다 높은 전원 전위 Vdd가 공급된다.The gate electrode of the
제 2 트랜지스터(120)는 게이트 전극이 소거 단자(125)에, 소스 전극 또는 드레인 전극 중 하나가 기억 노드(150)에, 다른 하나가 전원 전위선에 각각 전기적으로 접속된다.The gate electrode of the
제 3 트랜지스터(130)는 게이트 전극이 기억 노드(150)에 전기적으로 접속되고, 소스 전극 및 드레인 전극이 저항 소자(105)에 병렬로 접속된다.The
기억 노드(150)는 용량 소자(140)의 한쪽 전극이 접속되고, 오프 누설 전류가 매우 작은 제 1 트랜지스터(110)에 의해 전원 전위선으로부터 전기적으로 분리되고, 오프 누설 전류가 매우 작은 제 2 트랜지스터(120)에 의해 접지 전위선으로부터 전기적으로 분리된다. 이와 같이 구성된 기억 노드(150)는 기록된 전하를 오랜 기간 동안 안정적으로 유지할 수 있다.The
기록된 전하를 오랜 기간 동안 유지할 수 있는 기억 노드(150)에 제 3 트랜지스터(130)의 게이트 전극이 접속된 구성에 의해, 상기 게이트 전극을 통하여 제 3 트랜지스터(130)의 동작 상태(구체적으로는 온 상태 또는 오프 상태 중 어느 한 상태)를 오랜 기간 동안 유지할 수 있다.By the configuration in which the gate electrode of the
또한, 이 구성에 따르면, 모든 구성 요소의 구조를 비가역적으로 변화시키지 않고 제 3 트랜지스터(130)의 동작 상태를 오랜 기간 동안 유지할 수 있기 때문에 신뢰성이 특히 높다. 또한, 비가역적으로 구조를 변화시키지 않고 기억 노드(150)의 전위를 재기록하여, 제 3 트랜지스터(130)의 동작 상태를 몇 번이나 변경할 수 있다.Further, according to this configuration, since the operating state of the
본 발명의 일 형태에 따르면, 신뢰성이 높은 트리밍 회로를 제공할 수 있다. 또는, 재기록 가능한 트리밍 회로를 제공할 수 있다.According to one aspect of the present invention, a highly reliable trimming circuit can be provided. Alternatively, a rewritable trimming circuit can be provided.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.In addition, this embodiment can be suitably combined with other embodiments presented in this specification.
(실시형태 2)(Embodiment 2)
본 실시형태에서는 오프 누설 전류가 매우 작은 트랜지스터의 소스 전극 또는 드레인 전극에 접속된 기억 노드와, 상기 기억 노드에 게이트 전극이 접속된 트랜지스터를 구비한 트리밍 회로의 구동 방법에 대해서 도 2a 내지 도 2c를 참조하여 설명한다. 구체적으로는 실시형태 1에서 예시한 트리밍 회로(100)의 구동 방법에 대해서 설명한다.In this embodiment, a method of driving a trimming circuit comprising a storage node connected to the source electrode or drain electrode of a transistor having a very small off-leakage current, and a transistor whose gate electrode is connected to the storage node is shown in FIGS. 2A to 2C. refer to and explain. Specifically, a driving method of the
<구동 방법예 1><Drive method example 1>
우선, 트리밍 회로에 병렬로 접속된 소자나 회로를 이용 불가능한 상태(트리밍 상태)로 하는 방법에 대해서 도 2a와 도 2c를 사용하여 설명하기로 한다.First, a description will be given of a method of putting an element or circuit connected in parallel to a trimming circuit into an unusable state (trimming state) using Figs. 2A and 2C.
기록 단자(115)에 제 1 트랜지스터(110)가 온 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 오프 상태가 되는 신호를 각각 입력한다. 이로써, 기억 노드(150)는 제 1 트랜지스터(110)를 통하여 전원 전위선과 접속되고, 용량 소자(140)에 접속된 기억 노드(150)에 전하가 축적된다. 또한, 기억 노드(150)에 게이트 전극이 접속된 제 3 트랜지스터는 온 상태가 되고, 그 소스 전극과 드레인 전극을 통하여 제 3 트랜지스터에 전류가 흐르게 된다. 또한, 여기까지의 단계를 구동 방법예 1의 제 1 단계라고 부르기로 한다(도 2a 참조).A signal for turning the
다음에, 기록 단자(115)에 제 1 트랜지스터(110)가 오프 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 오프 상태가 되는 신호를 각각 입력한다. 이로써, 기억 노드(150)는 전원 전위선 및 접지 전위선 양쪽 모두로부터 전기적으로 분리되어, 기억 노드(150)에 기록된 전하가 유지된다. 또한, 여기까지의 단계를 구동 방법예 1의 제 2 단계라고 부르기로 한다(도 2c 참조).Next, a signal for turning off the
상기 본 발명의 일 형태인 트리밍 회로(100)의 구동 방법은 기억 노드(150)의 전위를 제 3 트랜지스터(130)가 온 상태가 되는 전위로 하는 제 1 단계와, 기억 노드(150)에 소스 전극 또는 드레인 전극이 접속된 제 1 트랜지스터(110) 및 제 2 트랜지스터(120)를 오프 상태로 하는 제 2 단계를 갖는다. 이로써, 트리밍 회로(100)를 구성하는 모든 요소의 구조를 변화시키지 않고 제 3 트랜지스터(130)에 더 많은 전류를 흘릴 수 있게 한다. 이렇게 함으로써, 신뢰성이 높은 트리밍 회로의 구동 방법을 제공할 수 있다.The driving method of the
<구동 방법예 2><Drive method example 2>
다음에, 트리밍 회로에 병렬로 접속된 소자나 회로를 이용 가능한 상태로 하는 방법에 대해서 도 2b와 도 2c를 사용하여 설명한다.Next, a method for putting the element or circuit connected in parallel to the trimming circuit into a usable state will be described using FIGS. 2B and 2C.
기록 단자(115)에 제 1 트랜지스터(110)가 오프 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 온 상태가 되는 신호를 각각 입력한다. 이로써, 기억 노드(150)는 제 2 트랜지스터(120)를 통하여 접지 전위선과 접속되고, 기억 노드(150)는 접지 전위와 같은 전위가 된다. 또한, 기억 노드(150)에 게이트 전극이 접속된 제 3 트랜지스터는 오프 상태가 되고, 그 소스 전극과 드레인 전극에 병렬로 접속된 저항 소자(105)에 전류가 흐르게 된다. 또한, 여기까지의 단계를 구동 방법예 2의 제 1 단계라고 부르기로 한다(도 2b 참조).A signal for turning the
다음에, 기록 단자(115)에 제 1 트랜지스터(110)가 오프 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 오프 상태가 되는 신호를 각각 입력한다. 이로써, 기억 노드(150)는 전원 전위선 및 접지 전위선 양쪽 모두로부터 전기적으로 분리되어, 기억 노드(150)에 기록된 전하가 유지된다. 또한, 여기까지의 단계를 구동 방법예 2의 제 2 단계라고 부르기로 한다(도 2c 참조).Next, a signal for turning off the
상기 본 발명의 일 형태인 트리밍 회로(100)의 구동 방법은 기억 노드(150)의 전위를 제 3 트랜지스터(130)가 오프 상태가 되는 전위로 하는 제 1 단계와, 기억 노드(150)에 소스 전극 또는 드레인 전극이 접속된 제 1 트랜지스터(110) 및 제 2 트랜지스터(120)를 오프 상태로 하는 제 2 단계를 갖는다. 이로써, 트리밍 회로(100)를 구성하는 모든 요소의 구조를 변화시키지 않고 제 3 트랜지스터(130)의 소스 전극과 드레인 전극에 병렬로 접속된 저항 소자(105)에 더 많은 전류를 흘릴 수 있게 한다. 이렇게 함으로써, 신뢰성이 높은 트리밍 회로(100)의 구동 방법을 제공할 수 있다.The driving method of the
<구동 방법예 3><Example of
다음에, 구동 방법예 1 또는 구동 방법예 2에서 기재한 방법을 이용하여 트리밍 상태가 설정된 트리밍 회로(100)의 설정을 변경하는 방법에 대해서 설명한다.Next, a method of changing the settings of the
기록 단자(115)에 제 1 트랜지스터(110)가 온 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 오프 상태가 되는 신호를 각각 입력하여, 기억 노드(150)의 전위를 제 3 트랜지스터(130)가 온 상태(도 2a 참조)가 되는 전위로 하거나, 또는 기록 단자(115)에 제 1 트랜지스터(110)가 오프 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 온 상태가 되는 신호를 각각 입력하여, 기억 노드(150)의 전위를 제 3 트랜지스터(130)가 오프 상태(도 2b 참조)가 되는 전위로 하고 나서, 구동 방법예 1 또는 구동 방법예 2에서 기재한 방법을 이용하여 트리밍 상태가 설정된 기억 노드(150)의 전위를 재기록한다. 또한, 여기까지의 단계를 구동 방법예 1 또는 구동 방법예 2에서 설명한 어느 한 구동 방법의 제 1 단계 및 제 2 단계 후에 이어서 실시하기 때문에, 구동 방법예 3의 제 3 단계라고 부르기로 한다.By inputting a signal for turning the
다음에, 기록 단자(115)에 제 1 트랜지스터(110)가 오프 상태가 되는 신호를, 소거 단자(125)에 제 2 트랜지스터(120)가 오프 상태가 되는 신호를 각각 입력한다. 이로써, 기억 노드(150)는 전원 전위선 및 접지 전위선 양쪽 모두로부터 전기적으로 분리되어, 기억 노드(150)에 기록된 전하가 유지된다. 또한, 여기까지의 단계를 구동 방법예 3의 제 4 단계라고 부르기로 한다(도 2c 참조).Next, a signal for turning off the
상기 본 발명의 일 형태인 트리밍 회로(100)의 구동 방법은 기억 노드(150)의 전위를 구동 방법 3을 이용하여 트리밍 회로(100)를 구동하기 전과 상이한 전위로 하는 제 3 단계와, 기억 노드(150)에 소스 전극 또는 드레인 전극이 접속된 제 1 트랜지스터(110) 및 제 2 트랜지스터(120)를 오프 상태로 하는 제 4 단계를 갖는다. 이로써, 트리밍 회로를 구성하는 모든 요소의 구조를 변화시키지 않고 제 3 트랜지스터(130)의 동작 상태를 변경할 수 있다. 이렇게 함으로써, 재기록 가능한 트리밍 회로(100)의 구동 방법을 제공할 수 있다.The driving method of the
<변형예><Example of modification>
구동 방법예 3에서는 제 3 트랜지스터(130)의 동작 상태를 변경하는 방법에 대해서 기재하였지만, 제 3 트랜지스터(130)의 동작 상태를 변경하지 않고 기록 단자(115)와 소거 단자(125)에 신호를 다시 입력하여 데이터를 기록하는 구동 방법도 본 발명의 일 형태라고 할 수 있다.In driving method example 3, a method of changing the operating state of the
본 발명의 일 형태인 트리밍 회로는 제 1 트랜지스터(110)와 제 2 트랜지스터(120)에 오프 누설 전류가 매우 작은 트랜지스터가 구비되고, 기억 노드(150)에 기록된 전하를 오랜 기간 동안 유지할 수 있다. 여기서, 기억 노드(150)가 전하를 유지하는 상태와 같은 상태를 유지하도록 기록 단자(115)와 소거 단자(125)에 신호를 입력함으로써, 신뢰성을 더 향상시킬 수 있다.In the trimming circuit according to one form of the present invention, the
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.In addition, this embodiment can be suitably combined with other embodiments presented in this specification.
(실시형태 3)(Embodiment 3)
본 실시형태에서는 본 발명의 일 형태인 트리밍 회로의 구성에 대해서 도 3a 내지 도 3c를 참조하여 설명한다. 구체적으로는 산화물 반도체 이외의 반도체가 사용된 트랜지스터와 채널 형성 영역에 산화물 반도체층이 구비된 트랜지스터를 포함한 트리밍 회로의 구성에 대해서 설명하기로 한다.In this embodiment, the configuration of a trimming circuit, which is one embodiment of the present invention, will be described with reference to Figs. 3A to 3C. Specifically, a configuration of a trimming circuit including a transistor using a semiconductor other than an oxide semiconductor and a transistor including an oxide semiconductor layer in a channel formation region will be described.
본 발명의 일 형태인 트리밍 회로의 구성을 도 3a 내지 도 3c에 도시하였다. 도 3a는 트리밍 회로(300)의 상면도이고, 도 3b는 도 3a에 도시된 절단선 C1-C2 부분의 단면도이고, 도 3c는 도 3a에 도시된 절단선 D1-D2 부분의 단면도이다.A configuration of a trimming circuit according to one embodiment of the present invention is shown in FIGS. 3A to 3C. 3A is a top view of the
도 3a 내지 도 3c에 예시한 트리밍 회로(300)는 제 3 트랜지스터(330)와 저항 소자(305)가 형성된 기판(301) 위에 절연층(304)을 개재(介在)하여 형성된 제 1 트랜지스터(310)와, 제 2 트랜지스터(320)와, 용량 소자(340)를 갖는다.The
<제 3 트랜지스터와 저항 소자의 구성><Configuration of the third transistor and resistance element>
본 실시형태에서는 제 3 트랜지스터(330)의 채널 형성 영역에 산화물 반도체 이외의 반도체 재료를 적용하는 경우에 대해서 설명한다. 구체적으로는 기판(301)에 실리콘 단결정 기판을 사용하고, 그 표면에 제 3 트랜지스터(330)가 형성된 구성에 대해서 설명한다(도 3b 참조).In this embodiment, a case where a semiconductor material other than an oxide semiconductor is applied to the channel formation region of the
또한, 산화물 반도체 이외의 반도체 재료로서는, 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있다. 또한, 유기 반도체 재료 등을 사용하여도 좋다.In addition, as a semiconductor material other than an oxide semiconductor, silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, etc. can be used, for example. Alternatively, an organic semiconductor material or the like may be used.
또한, 상기 반도체 재료 중 어느 재료이든 비결정 상태나 결정 상태를 포함하여도 좋지만, 단결정 반도체 기판을 사용하면, 고속 동작이 가능한 트랜지스터를 제작할 수 있기 때문에 바람직하다.Further, any of the above semiconductor materials may contain an amorphous state or a crystalline state, but the use of a single crystal semiconductor substrate is preferable because a transistor capable of high-speed operation can be manufactured.
또한, SOI 기판 등을 적용할 수 있다. 일반적으로 말해서 ‘SOI 기판’이란 절연 표면 위에 실리콘 반도체막이 형성된 구성을 갖는 기판을 의미하지만, 본 명세서 등에서는 절연 표면 위에 실리콘 이외의 재료로 이루어진 반도체막이 형성된 구성을 갖는 기판도 포함한다. 즉 ‘SOI 기판’이 갖는 반도체막은 실리콘 반도체막에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체막이 형성된 구성을 갖는 기판도 포함된다.Also, an SOI substrate or the like can be applied. Generally speaking, "SOI substrate" means a substrate having a configuration in which a silicon semiconductor film is formed on an insulating surface, but in this specification and the like, a substrate having a configuration in which a semiconductor film made of a material other than silicon is formed on an insulating surface is also included. That is, the semiconductor film of the 'SOI substrate' is not limited to the silicon semiconductor film. The SOI substrate also includes a substrate having a configuration in which a semiconductor film is formed on an insulating substrate such as a glass substrate with an insulating layer interposed therebetween.
소자 분리 절연층(302)이 제 3 트랜지스터(330)를 둘러싸도록 형성된다. 제 3 트랜지스터(330)의 게이트 전극(331)은 절연층(303)에 형성된 개구부를 통하여 배선(332)과 전기적으로 접속된다.An element
배선(332)과 동일한 도전층으로 형성된 배선(335)이 구비한 굴곡된 부분이 저항 소자(305)로서 기능한다. 그리고, 상기 저항 소자(305)는 제 3 트랜지스터(330)의 소스 전극 및 드레인 전극에 병렬로 접속된다(도 3a 참조).A bent portion of the
<용량 소자, 제 1 트랜지스터 및 제 2 트랜지스터의 구성><Configuration of Capacitive Element, First Transistor, and Second Transistor>
용량 소자(340)는 배선(341)과 배선(352) 사이에 절연층을 끼워서 구비하고, 절연층(304) 위에 형성된다. 또한, 배선(352)은 절연층(304)에 형성된 개구부를 통하여 배선(332)과 접속된다(도 3b 참조).The
제 1 트랜지스터(310)는 절연층(304) 위에 형성된 산화물 반도체층(313)과, 게이트 전극으로서 기능하는 배선(311) 사이에 게이트 절연층(312)을 구비한다. 또한, 배선(311)은 그 측벽에 절연층이 형성되고, 소스 전극 또는 드레인 전극으로서 기능하는 배선(351) 및 배선(352)과 절연된다(도 3c 참조).The
제 2 트랜지스터(320)는 절연층(304) 위에 형성된 산화물 반도체층(323)과, 게이트 전극으로서 기능하는 배선(321) 사이에 게이트 절연층(322)을 구비한다. 또한, 배선(321)은 그 측벽에 절연층이 형성되고, 소스 전극 또는 드레인 전극으로서 기능하는 배선(352) 및 배선(353)과 절연된다(도 3c 참조).The
본 실시형태에서 예시하는 트리밍 회로는 오프 누설 전류가 매우 작은 제 1 트랜지스터(310)와 제 2 트랜지스터(320)를 구비한다. 구체적으로는 채널 형성 영역에 산화물 반도체층을 구비한 트랜지스터이며, 그 오프 누설 전류의 크기는 채널 폭 1㎛당 1×10-17A 이하이다. 오프 누설 전류를 매우 작게(예를 들어 채널 폭 1㎛당 1×10-17A 이하) 함으로써, 기억 노드에 기록된 전하를 오랜 기간 동안 유지할 수 있다.The trimming circuit illustrated in this embodiment includes a
또한, 본 실시형태에서 예시하는 트리밍 회로는 산화물 반도체층이 구비된 트랜지스터를 갖고, 상기 산화물 반도체층이 구비된 트랜지스터가 산화물 반도체 이외의 반도체가 사용된 트랜지스터가 형성된 기판 위에 형성된다. 이러한 구성으로 함으로써, 예를 들어 산화물 반도체 이외의 반도체가 사용되어, 예를 들어 고속으로 동작하는 트랜지스터와, 오프 누설 전류가 저감된 산화물 반도체가 사용된 트랜지스터를 조합하여 이용할 수 있다. 이로써, 산화물 반도체 이외의 반도체와 오프 누설 전류가 저감된 산화물 반도체의 장점을 살린 트리밍 회로, 및 상기 트리밍 회로가 구비된 반도체 장치를 제공할 수 있다.In addition, the trimming circuit illustrated in this embodiment has a transistor provided with an oxide semiconductor layer, and the transistor provided with the oxide semiconductor layer is formed over a substrate on which a transistor using a semiconductor other than an oxide semiconductor is formed. With this configuration, for example, a transistor using a semiconductor other than an oxide semiconductor and operating at high speed, for example, and a transistor using an oxide semiconductor with reduced off-leakage current can be used in combination. This makes it possible to provide a trimming circuit that takes advantage of semiconductors other than the oxide semiconductor and oxide semiconductors with reduced off-leakage current, and a semiconductor device equipped with the trimming circuit.
또한, 본 실시형태에서 예시한 트리밍 회로는 적층된 구성을 갖는다. 구체적으로는 산화물 반도체층이 구비된 트랜지스터와 저항 소자가 중첩되어 형성된다. 이로써, 트리밍 회로가 점유하는 면적을 작게 할 수 있다. 또한, 상기 트리밍 회로를 적용함으로써, 반도체 장치를 소형화할 수 있다.Also, the trimming circuit exemplified in this embodiment has a layered configuration. Specifically, a transistor with an oxide semiconductor layer and a resistance element are overlapped and formed. This makes it possible to reduce the area occupied by the trimming circuit. In addition, by applying the trimming circuit, the semiconductor device can be miniaturized.
또한, 본 실시형태는 본 명세서에서 제시하는 다른 실시형태와 적절히 조합할 수 있다.In addition, this embodiment can be suitably combined with other embodiments presented in this specification.
(실시형태 4)(Embodiment 4)
본 실시형태에서는 본 발명의 일 형태인 트리밍 회로에 사용할 수 있는 트랜지스터의 구성에 대해서 설명한다. 구체적으로는 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비된 트랜지스터의 구성에 대해서 설명한다. 또한, 본 실시형태에서 예시하는 트랜지스터의 제작 방법은 실시형태 5에서 설명하기로 한다.In this embodiment, a configuration of a transistor that can be used in a trimming circuit of one embodiment of the present invention will be described. Specifically, a configuration of a transistor in which a semiconductor material having a band gap of 2.5 eV or more is provided in a channel formation region will be described. In addition, the manufacturing method of the transistor illustrated in this embodiment will be described in Embodiment 5.
본 실시형태에서 예시하는 트랜지스터의 구성을 도 4d를 사용하여 설명한다. 도 4d는 트랜지스터의 단면을 도시한 것이다.The configuration of the transistor exemplified in this embodiment will be described using FIG. 4D. Figure 4d shows a cross-section of a transistor.
본 실시형태에서 예시하는 트랜지스터(710)는 기판(701) 위에 하지가 되는 절연층(704)과, 산화물 반도체층(713)과, 게이트 절연층(712)과, 게이트 전극(711)과, 소스 전극 또는 드레인 전극으로서 기능하는 전극(751)과 전극(752)과, 트랜지스터를 보호하는 절연층(705)을 갖는다.The
<하지가 되는 절연층의 구성><Configuration of the insulating layer serving as the base>
하지가 되는 절연층(704)은 절연성 표면을 갖고, 채널이 형성되는 산화물 반도체층(713)의 하지가 된다.The insulating
하지가 되는 절연층(704)은, 예를 들어 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 산화갈륨 등 중에서 선택된 하나 또는 복수의 재료를 함유한 층의 단층 구조라도 좋고, 2층 이상을 적층한 구조라도 좋다.The insulating
<산화물 반도체층><Oxide semiconductor layer>
채널이 형성된 산화물 반도체층(713)은 게이트 절연층(712)을 개재하여 게이트 전극(711)과 중첩되고, 게이트 전극(711)을 끼워서 형성된 전극(751)과 전극(752)이 전기적으로 접속된다. 또한, 전극(751)과 전극(752)은 소스 전극 또는 드레인 전극으로서 기능한다.The
채널이 형성되는 산화물 반도체층(713)의 두께는 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다.The thickness of the
또한, 산화물 반도체층(713)은 섬 형상으로 가공되지 않아도 좋다.In addition, the
산화물 반도체층(713)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태가 된다.The
바람직하게는, 산화물 반도체층은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층으로 한다.Preferably, the oxide semiconductor layer is a CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) layer.
결정성을 갖는 산화물 반도체층의 일례로서는 c축으로 배향된 결정(CAAC; c-axis aligned crystals)을 갖는 산화물 반도체층을 들 수 있다. 또한, c축으로 배향된 결정을 갖는 산화물 반도체층의 자세한 내용은 실시형태 7에서 설명한다.An example of an oxide semiconductor layer having crystallinity is an oxide semiconductor layer having c-axis aligned crystals (CAAC). Further, details of the oxide semiconductor layer having c-axis oriented crystals will be described in
산화물 반도체층(713)은 그 화학양론비보다 산소를 과잉으로 함유한 구성이 바람직하다. 산소를 과잉으로 함유함으로써, 금속 산화물층의 산소 결손에 기인한 캐리어의 발생을 억제할 수 있다.The
산화물 반도체층(713)은 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히 In과 Zn을 함유한 것이 바람직하다.The
또한, 상기 산화물 반도체층이 사용된 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 이외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.Further, as a stabilizer for reducing variation in electrical characteristics of a transistor in which the oxide semiconductor layer is used, it is preferable to have gallium (Ga) in addition to these. Moreover, it is preferable to have tin (Sn) as a stabilizer. Also, it is preferable to have hafnium (Hf) as a stabilizer. Moreover, it is preferable to have aluminum (Al) as a stabilizer.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종류 또는 복수 종류를 가져도 좋다.Further, as other stabilizers, lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), Any one type or plural types of dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium (Yb), and lutetium (Lu) may be included.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.For example, as an oxide semiconductor, indium oxide, tin oxide, zinc oxide, In-Zn-based oxide, Sn-Zn-based oxide, Al-Zn-based oxide, Zn-Mg-based oxide, and Sn-Mg that are oxides of binary metals. In-Ga-Zn oxide (also referred to as IGZO), In-Al-Zn oxide, In-Sn-Zn oxide, which is a ternary metal oxide , Sn-Ga-Zn oxide, Al-Ga-Zn oxide, Sn-Al-Zn oxide, In-Hf-Zn oxide, In-La-Zn oxide, In-Ce-Zn oxide, In -Pr-Zn oxide, In-Nd-Zn oxide, In-Sm-Zn oxide, In-Eu-Zn oxide, In-Gd-Zn oxide, In-Tb-Zn oxide, In-Dy -Zn-based oxide, In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-Tm-Zn-based oxide, In-Yb-Zn-based oxide, In-Lu-Zn-based oxide, quaternary metal oxide Phosphorus In-Sn-Ga-Zn oxide, In-Hf-Ga-Zn oxide, In-Al-Ga-Zn oxide, In-Sn-Al-Zn oxide, In-Sn-Hf-Zn oxide , In-Hf-Al-Zn-based oxides can be used.
여기서, 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물을 의미하고, 그 조성비는 특별히 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 함유되어도 좋다. 예를 들어, SiO2가 함유되어도 좋다.Here, for example, an In-Ga-Zn-O-based material means an oxide containing indium (In), gallium (Ga), and zinc (Zn), and the composition ratio thereof is not particularly limited. In addition, metal elements other than In, Ga, and Zn may be contained. For example, SiO 2 may be contained.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.Further, as the oxide semiconductor, a material expressed as InMO 3 (ZnO) m (m>0, and m is not an integer) may be used. In addition, M represents one metal element or a plurality of metal elements selected from Ga, Fe, Mn and Co. As the oxide semiconductor, a material expressed as In 2 SnO 5 (ZnO) n (n>0, where n is an integer) may be used.
그러나, 상술한 조성에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절하게 하는 것이 바람직하다.However, it is not limited to the above-mentioned composition, and one having an appropriate composition according to required semiconductor characteristics (mobility, threshold value, deviation, etc.) may be used. Further, in order to obtain required semiconductor characteristics, it is desirable to appropriately adjust the carrier concentration, impurity concentration, defect density, metal element to oxygen atom number ratio, interatomic bond distance, density, and the like.
<게이트 절연층><Gate Insulation Layer>
게이트 절연층(712)은 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화알루미늄, 산화질화알루미늄, 산화탄탈 등을 사용할 수 있다.For the
게이트 절연층(712)은 고유전율(high-k) 재료를 사용할 수도 있다. 고유전율 재료로서는 산화하프늄, 산화이트륨, 산화란탄, 하프늄실리케이트(HfSixOy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 일례로서 들 수 있다.A high-k material may be used for the
게이트 절연층(712)은 단층 구조이든 적층 구조이든 어느 쪽이라도 좋다. 예를 들어, high-k 재료를 함유한 층과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중에서 선택된 재료를 함유한 층의 적층 구조로 하여도 좋다.The
게이트 절연층(712)은 그 두께를 얇게 하거나 또는 상술한 high-k 재료를 그 재료에 사용하면, 동작 특성을 유지한 채 트랜지스터를 미세화할 수 있다.When the thickness of the
예를 들어, 산화실리콘을 사용하는 경우에는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.For example, when silicon oxide is used, it can be 1 nm or more and 100 nm or less, preferably 10 nm or more and 50 nm or less.
한편, high-k 재료를 사용하는 경우에는 그 두께를 터널 효과 등에 기인한 게이트 누설이 발생할 정도까지 얇게 하지 않으면서도 트랜지스터를 미세화할 수 있다.On the other hand, when a high-k material is used, it is possible to miniaturize the transistor without reducing the thickness to the extent that gate leakage due to tunnel effect or the like occurs.
또한, 게이트 절연층(712)에 13족 원소 및 산소를 함유한 절연 재료를 적용할 수 있다. 또한, 13족 원소를 함유한 절연 재료란 절연 재료에 하나 또는 복수의 13족 원소를 함유한 것을 의미한다.In addition, an insulating material containing a Group 13 element and oxygen can be applied to the
예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 13족 원소 및 산소를 함유한 절연 재료의 일례로서 들 수 있다. 여기서, 산화알루미늄갈륨이란 갈륨의 함유량(atomic%)보다 알루미늄의 함유량(atomic%)이 많은 것을 의미하고, 산화갈륨알루미늄이란 갈륨의 함유량(atomic%)이 알루미늄의 함유량(atomic%) 이상인 것을 의미한다.For example, gallium oxide, aluminum oxide, aluminum gallium oxide, gallium aluminum oxide, etc. are mentioned as an example of an insulating material containing a group 13 element and oxygen. Here, aluminum gallium oxide means that the content of aluminum (atomic%) is greater than the content of gallium (atomic%), and gallium aluminum oxide means that the content of gallium (atomic%) is greater than or equal to the content of aluminum (atomic%). .
산화물 반도체 재료는 13족 원소를 함유한 것이 많고, 13족 원소를 함유한 절연 재료와 산화물 반도체 재료는 성질이 잘 맞다. 따라서, 13족 원소 및 산소를 함유한 절연 재료를 산화물 반도체층에 접촉하는 절연층에 사용함으로써, 산화물 반도체층과 절연층의 계면 상태를 양호하게 유지할 수 있다.Oxide semiconductor materials often contain Group 13 elements, and insulating materials and oxide semiconductor materials containing Group 13 elements have good properties. Therefore, by using an insulating material containing a group 13 element and oxygen for the insulating layer in contact with the oxide semiconductor layer, a good interface state between the oxide semiconductor layer and the insulating layer can be maintained.
예를 들어, 갈륨을 함유한 산화물 반도체층에 접촉하는 게이트 절연층을 형성하는 경우에, 산화갈륨이 함유된 재료를 게이트 절연층에 사용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다.For example, in the case of forming a gate insulating layer in contact with an oxide semiconductor layer containing gallium, by using a material containing gallium oxide for the gate insulating layer, good interface characteristics between the oxide semiconductor layer and the gate insulating layer are maintained. can
또한, 산화물 반도체층과 산화갈륨을 함유한 절연층을 접촉하여 형성함으로써, 산화물 반도체층과 절연층의 계면에서의 수소의 파일업(pile up)을 저감할 수 있다.Further, by forming the oxide semiconductor layer and the insulating layer containing gallium oxide in contact with each other, hydrogen pile-up at the interface between the oxide semiconductor layer and the insulating layer can be reduced.
예를 들어, 산화알루미늄을 함유한 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다는 특성을 갖고 있으므로, 상기 재료를 사용하는 것은 산화물 반도체층으로 물이 침입하는 것을 방지하기 위해서도 바람직하다.For example, it is also effective to form an insulating layer using a material containing aluminum oxide. Further, since aluminum oxide has a property of being difficult to permeate water, the use of this material is also preferable for preventing water from entering the oxide semiconductor layer.
이와 같이 절연층에 산화물 반도체의 성분 원소와 같은 족에 속한 원소를 이용하는 경우에는 같은 효과를 얻을 수 있다.In this way, when an element belonging to the same group as the component element of the oxide semiconductor is used for the insulating layer, the same effect can be obtained.
<게이트 전극><Gate electrode>
게이트 전극(711)은 게이트 절연층(712)을 개재하여 산화물 반도체층(713)과 중첩되고, 트랜지스터(710)의 게이트 전극으로서 기능한다.The
게이트 전극(711)은 도전 재료를 함유한 층의 단층 구조라도 좋고, 2층 이상을 적층한 구조라도 좋다.The
도전 재료는 열처리 공정에 견딜 수 있는 재료라면 좋고, 예를 들어 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등 중에서 선택된 하나의 금속, 또는 이들 중에서 선택된 하나의 금속을 함유한 합금을 사용할 수 있다.The conductive material may be any material that can withstand the heat treatment process, and for example, one metal selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, neodymium, scandium, etc., or an alloy containing one metal selected from these. can be used
또한, 인 등의 불순물이 도핑된 다결정 실리콘층으로 대표되는 반도체층, 니켈실리사이드 등의 실리사이드층을 사용하여도 좋다.Further, a semiconductor layer typified by a polycrystalline silicon layer doped with an impurity such as phosphorus, or a silicide layer such as nickel silicide may be used.
<게이트 전극 위의 절연층 및 측벽><Insulation layer and sidewall over gate electrode>
게이트 전극 위의 절연층(714a)은 게이트 전극(711)과 중첩되고, 절연성을 갖는다.The insulating
측벽(714b)은 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체의 측면에 접촉하고, 절연층을 갖는다.The
<소스 전극 및 드레인 전극><Source electrode and drain electrode>
전극(751) 및 전극(752) 양쪽 모두가 산화물 반도체층(713)과 전기적으로 접속되고, 상기 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.Both the
소스 전극 또는 드레인 전극으로서 기능하는 전극은 도전 재료를 함유한 층의 단층 구조라도 좋고, 2층 이상을 적층한 구조라도 좋다.The electrode functioning as the source electrode or the drain electrode may have a single layer structure of a layer containing a conductive material, or may have a structure in which two or more layers are laminated.
도전 재료는 열처리 공정에 견딜 수 있는 재료라면 좋고, 예를 들어 알루미늄, 크롬, 구리, 티타늄, 탄탈, 몰리브덴, 및 텅스텐 중에서 선택된 하나의 금속, 또는 이들 중에서 선택된 하나의 금속을 함유한 합금을 사용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 중에서 선택된 하나의 금속, 또는 이들 중에서 선택된 하나의 금속을 함유한 합금을 사용할 수도 있다.The conductive material may be any material that can withstand the heat treatment process, and for example, one metal selected from aluminum, chromium, copper, titanium, tantalum, molybdenum, and tungsten, or an alloy containing one metal selected from these can be used. have. In addition, one metal selected from manganese, magnesium, zirconium, beryllium, neodymium, and scandium, or an alloy containing one metal selected from these may be used.
또한, 도전 재료로서 금속 질화물을 사용할 수 있다. 구체적으로는 질화티타늄, 질화몰리브덴, 질화텅스텐 등을 일례로서 들 수 있다.Also, a metal nitride can be used as a conductive material. Specifically, titanium nitride, molybdenum nitride, tungsten nitride, etc. are mentioned as an example.
또한, 도전 재료로서 도전성 금속 산화물을 사용할 수 있다. 구체적으로는 산화인듐, 산화주석, 인듐-주석 산화물(ITO라고도 함), 인듐-아연 산화물, 산화아연, 갈륨 또는 알루미늄이 첨가된 산화아연, 또는 이들의 금속 산화물 재료에 산화실리콘이 함유된 것을 사용할 수 있다.Also, a conductive metal oxide can be used as the conductive material. Specifically, indium oxide, tin oxide, indium-tin oxide (also referred to as ITO), indium-zinc oxide, zinc oxide, zinc oxide to which gallium or aluminum is added, or metal oxide materials containing silicon oxide are used. can
또한, 도전 재료로서는 그래핀 등을 사용할 수 있다.Moreover, graphene etc. can be used as a conductive material.
예를 들어, 티타늄이나 질화티타늄으로 이루어진 단층 구조, 실리콘을 함유한 알루미늄의 단층 구조, 알루미늄층 위에 티타늄층이 적층된 2층 구조, 질화티타늄층 위에 티타늄층이 적층된 2층 구조, 티타늄층과 알루미늄층과 티타늄층이 적층된 3층 구조 등을 들 수 있다.For example, a single-layer structure made of titanium or titanium nitride, a single-layer structure of aluminum containing silicon, a two-layer structure in which a titanium layer is laminated on an aluminum layer, a two-layer structure in which a titanium layer is laminated on a titanium nitride layer, a titanium layer and A three-layer structure in which an aluminum layer and a titanium layer are laminated is exemplified.
또한, 트랜지스터의 채널 길이(L)는 산화물 반도체층에 접촉하는 소스 전극의 단부와 산화물 반도체층에 접촉하는 드레인 전극의 단부 사이의 간격에 의해 결정된다.In addition, the channel length (L) of the transistor is determined by the distance between the end of the source electrode contacting the oxide semiconductor layer and the end of the drain electrode contacting the oxide semiconductor layer.
<트랜지스터를 보호하는 절연층><Insulation layer protecting transistor>
트랜지스터를 보호하는 절연층(705)은 수분 등의 불순물이 외부로부터 침입하는 현상을 방지하여 트랜지스터를 보호하는 층이다.The insulating
절연층(705)의 두께는 적어도 1nm 이상으로 한다.The thickness of the insulating
절연층(705)은 배리어성을 갖는 절연체를 포함한 층의 단층 구조라도 좋고, 2층 이상이 적층된 구조로 하여도 좋다.The insulating
특히 산화알루미늄을 함유한 구성이 바람직하고, 산화알루미늄층 및 그 외의 무기 절연 재료를 함유한 층의 적층 구조로 하여도 좋다. 산화알루미늄은 수분, 산소, 또한 그 외의 불순물을 투과시키기 어렵기 때문이다.In particular, a structure containing aluminum oxide is preferable, and it is good also as a laminated structure of a layer containing an aluminum oxide layer and another inorganic insulating material. This is because aluminum oxide is difficult to transmit moisture, oxygen, and other impurities.
또한, 절연층(705)은 산소 과잉 영역을 갖는 산화물 절연층과, 산화알루미늄층의 적층체이며, 산화물 반도체층 측에 산소 과잉 영역을 갖는 산화물 절연층을 형성하는 구성으로 하여도 좋다.The insulating
산소 과잉 영역을 갖는 산화물 절연층은, 예를 들어 산화실리콘막, 산화질화실리콘막 등을 사용할 수 있다.As the oxide insulating layer having an oxygen excess region, for example, a silicon oxide film, a silicon oxynitride film, or the like can be used.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
(실시형태 5)(Embodiment 5)
본 실시형태에서는 실시형태 4에서 설명한 밴드갭이 2.5eV 이상인 반도체 재료가 채널 형성 영역에 구비된 트랜지스터(710)의 제작 방법에 대해서 도 4a 내지 도 4d를 사용하여 설명한다.In this embodiment, a method for fabricating the
<하지가 되는 절연층 형성><Formation of an insulating layer serving as a base>
우선, 채널이 형성되는 산화물 반도체층의 하지가 되는 절연층(704)을 형성한다. 하지가 되는 절연층(704)은 기판(701) 위에 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성한다.First, an insulating
기판(701)은 하지가 되는 절연층을 형성하는 공정 이후의 공정에서, 처리에 견딜 수 있을 정도의 내열성을 가지면 좋고, 그 크기에 제한은 없다.The size of the
기판(701)에는 미리 다른 반도체 소자가 형성되어 있어도 좋다.Other semiconductor elements may be formed on the
기판(701)으로서, 예를 들어 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세리믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다.As the
기판(701)으로서 가요성을 갖는 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터를 제작한 후 박리하고 가요성 기판으로 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하는 경우에는 제작 기판과 산화물 반도체층을 포함하는 트랜지스터 사이에 박리층을 형성하면 좋다.As the
<산화물 반도체층 형성><Formation of oxide semiconductor layer>
다음에, 채널이 형성되는 산화물 반도체층(713)을 하지가 되는 절연층(704) 위에 형성한다.Next, an
산화물 반도체층은 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법에 의해 형성할 수 있다.The oxide semiconductor layer can be formed by sputtering, molecular beam epitaxy, atomic layer deposition, or pulsed laser deposition.
예를 들어 산화물 반도체로서 In-Ga-Zn-O계 재료를 사용하는 경우, 타깃을 사용하여 제작할 수 있다. 타깃의 재료 및 그 조성비는 다양한 것을 사용할 수 있으며, 예를 들어 In2O3과 Ga2O3과 ZnO를 1:1:1[mol수 비율](=In2O3: Ga2O3: ZnO)의 비율로 함유한 산화물 타깃을 사용할 수 있다. 또한, 예를 들어 In2O3과 Ga2O3과 ZnO를 1:1:2[mol수 비율](=In2O3: Ga2O3: ZnO)의 비율로 함유한 산화물 타깃을 사용할 수도 있다.For example, when using an In-Ga-Zn-O system material as an oxide semiconductor, it can manufacture using a target. Various target materials and their composition ratios can be used. For example, In 2 O 3 , Ga 2 O 3 and ZnO are 1:1:1 [mol ratio] (= In 2 O 3 : Ga 2 O 3 : ZnO) may be used as an oxide target. In addition, for example, an oxide target containing In 2 O 3 , Ga 2 O 3 and ZnO in a ratio of 1:1:2 [mol ratio] (= In 2 O 3 : Ga 2 O 3 : ZnO) can be used. may be
또한, 산화물 반도체로서 In-Zn-O계 재료를 사용하는 경우, 사용하는 타깃의 금속 원소의 원자수 비율로 In: Zn=50: 1 내지 1: 2(mol수 비율로 환산하면 In2O3: ZnO=25: 1 내지 1: 4), 바람직하게는 In: Zn=20: 1 내지 1: 1(mol수 비율로 환산하면 In2O3: ZnO=10: 1 내지 1: 2), 더 바람직하게는 In: Zn=15: 1 내지 1.5: 1(mol수 비율로 환산하면 In2O3: ZnO=15: 2 내지 3: 4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용되는 타깃은 원자수 비율이 In: Zn: O=X: Y: Z인 경우에 Z>1.5X+Y로 한다.In the case of using an In-Zn-O-based material as the oxide semiconductor, the ratio of the number of atoms of the metal element of the target used is In:Zn = 50:1 to 1:2 (in terms of the number of moles, In 2 O 3 : ZnO = 25: 1 to 1: 4), preferably In: Zn = 20: 1 to 1: 1 (In 2 O 3 : ZnO = 10: 1 to 1: 2 in terms of mole ratio), and further Preferably, In: Zn = 15: 1 to 1.5: 1 (In 2 O 3 : ZnO = 15: 2 to 3: 4 in terms of mole ratio). For example, a target used for forming an In-Zn-O-based oxide semiconductor is Z>1.5X+Y when the atomic number ratio is In:Zn:O=X:Y:Z.
또한, 예를 들어 산화물 반도체로서 In-Sn-Zn-O계 재료를 사용하는 경우, 타깃을 사용하여 제작할 수 있다. 타깃의 조성비는 다양하게 설정할 수 있으며, 예를 들어, In, Sn, 및 Zn을 1:2:2(=In: Sn: Zn)의 원자수 비율로 함유한 산화물 타깃을 사용할 수 있다. 또한, 예를 들어, In, Sn, 및 Zn을 2:1:3(=In: Sn: Zn)의 원자수 비율로 함유한 산화물 타깃을 사용할 수 있다. 또한, 예를 들어, In, Sn, 및 Zn을 1:1:1(=In: Sn: Zn)의 원자수 비율로 함유한 산화물 타깃을 사용할 수 있다. 또한, 예를 들어, In, Sn, 및 Zn을 20:45:35(=In: Sn: Zn)의 원자수 비율로 함유한 산화물 타깃을 사용할 수 있다.Further, for example, when using an In-Sn-Zn-O-based material as an oxide semiconductor, it can be produced using a target. The composition ratio of the target can be set in various ways, and for example, an oxide target containing In, Sn, and Zn in an atomic number ratio of 1:2:2 (=In:Sn:Zn) can be used. Further, for example, an oxide target containing In, Sn, and Zn in an atomic number ratio of 2:1:3 (=In:Sn:Zn) can be used. Further, for example, an oxide target containing In, Sn, and Zn in an atomic number ratio of 1:1:1 (=In:Sn:Zn) can be used. Further, for example, an oxide target containing In, Sn, and Zn in an atomic number ratio of 20:45:35 (=In:Sn:Zn) can be used.
또한, 타깃의 상대밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대밀도가 높은 타깃을 사용함으로써, 형성된 산화물 반도체층을 치밀한 막으로 할 수 있다.In addition, the relative density of the target is 90% or more and 100% or less, preferably 95% or more and 99.9% or less. By using a target with a high relative density, the formed oxide semiconductor layer can be made into a dense film.
또한, 산화물 반도체층은 캐리어 밀도를 저감하여 실질적으로 I형으로 할 수 있다. 이 방법의 자세한 사항은 실시형태 6에서 설명한다.Further, the oxide semiconductor layer can be made substantially I-type by reducing the carrier density. Details of this method are described in Embodiment 6.
다음에 포토리소그래피 공정으로 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 산화물 반도체층을 선택적으로 에칭하여 섬 형상으로 가공한다(도 4a 참조).Next, a resist mask is formed through a photolithography process, and the oxide semiconductor layer is selectively etched using the resist mask to form an island shape (see FIG. 4A).
또한, 상기 레지스트 마스크를 후퇴시키면서 에칭하면, 산화물 반도체층을 테이퍼 형상으로 할 수 있다. 섬 형상의 산화물 반도체층을 테어퍼 형상으로 하면, 본 공정 이후에 형성되는 층의 단절을 방지하여, 피복성을 향상시킬 수 있다.In addition, etching while retracting the resist mask allows the oxide semiconductor layer to have a tapered shape. If the island-shaped oxide semiconductor layer is tapered, the layer formed after this step can be prevented from being disconnected, and the covering property can be improved.
<게이트 절연층, 게이트 전극, 및 게이트 전극 위의 절연층 형성><Formation of gate insulating layer, gate electrode, and insulating layer on gate electrode>
다음에, 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체를 산화물 반도체층(713) 위에 형성한다.Next, a laminate of a
게이트 절연층이 되는 절연층 및 게이트 전극 위의 절연층이 되는 절연층은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성한다.The insulating layer to be the gate insulating layer and the insulating layer to be the insulating layer on the gate electrode are formed using a plasma CVD method or a sputtering method.
게이트 전극이 되는 도전층은 스퍼터링법 등을 이용하여 형성한다.A conductive layer serving as a gate electrode is formed using a sputtering method or the like.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 게이트 절연층이 되는 절연층, 게이트 전극이 되는 도전층 및 게이트 전극 위의 절연층이 되는 절연층을 에칭함으로써, 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)을 포함한 적층체를 형성한다.Next, a resist mask is formed by a photolithography process, and the insulating layer to be the gate insulating layer, the conductive layer to be the gate electrode, and the insulating layer to be the insulating layer over the gate electrode are etched using the resist mask, A laminate including the insulating
<측벽 형성><Formation of side walls>
다음에 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체의 측면에 접촉되도록 측벽(714b)을 형성한다.Next,
측벽이 되는 절연층은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다.The insulating layer serving as the side wall can be formed using a plasma CVD method or sputtering method.
다음에 이방성 에칭을 수행하여, 적층체의 측면에 접촉하는 절연층을 잔존시켜 측벽을 형성한다(도 4b 참조).Next, anisotropic etching is performed to form a side wall with the insulating layer remaining in contact with the side surface of the laminate (see Fig. 4B).
<소스 전극 또는 드레인 전극으로서 기능하는 전극의 형성><Formation of Electrode Functioning as Source Electrode or Drain Electrode>
다음에 소스 전극 또는 드레인 전극으로서 기능하는 전극(751), 전극(752)을 형성한다.Next, an
소스 전극 또는 드레인 전극이 되는 도전 재료를 포함한 층은 스퍼터링법 등을 이용하여 형성한다.A layer containing a conductive material serving as a source electrode or a drain electrode is formed using a sputtering method or the like.
다음에 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 도전 재료를 포함한 층을 선택적으로 에칭함으로써 전극(751), 전극(752)을 형성한다(도 4c 참조). 또한, 같은 도전 재료를 포함한 층으로 이루어진 배선 등(도시하지 않음)도 동일한 공정으로 형성한다.Next, a resist mask is formed by a photolithography process, and
또한, 채널 길이(L)가 10nm 이상 1000nm(1㎛) 이하, 특히 25nm 미만인 트랜지스터를 형성하는 경우, 파장이 수nm 내지 수십nm인 짧은 초자외선(Extreme Ultraviolet)을 이용하여 마스크를 형성하면 바람직하다. 왜냐하면 초자외선을 이용한 경우에는 해상도가 높고 초점 심도도 크기 때문이다.In addition, when forming a transistor having a channel length (L) of 10 nm or more and 1000 nm (1 μm) or less, particularly less than 25 nm, it is preferable to form a mask using short extreme ultraviolet rays having a wavelength of several nm to several tens of nm. . This is because, in the case of using ultra-ultraviolet rays, the resolution is high and the depth of focus is also large.
또한, 소스 전극 또는 드레인 전극으로서 기능하는 전극을 테이퍼 형상으로 형성하면 좋다. 소스 전극 또는 드레인 전극으로서 기능하는 전극을 테이퍼 형상으로 하면, 본 공정 이후에 형성되는 층(예를 들어 게이트 절연층)의 단절을 방지하여 피복성을 향상시킬 수 있다. 또한 테이퍼 각도는 예를 들어, 30° 이상 60° 이하로 하는 것이 바람직하다.Alternatively, an electrode functioning as a source electrode or a drain electrode may be formed in a tapered shape. If the electrode functioning as the source electrode or the drain electrode is tapered, it is possible to prevent disconnection of the layer formed after this step (for example, the gate insulating layer) and improve the covering property. Moreover, it is preferable to make the taper angle into 30 degrees or more and 60 degrees or less, for example.
또한, 도전 재료를 포함한 층을 티타늄층이나 질화티타늄층의 단층 구조로 하는 경우에는 테이퍼 형상을 갖는 소스 전극 및 드레인 전극으로 가공하기 쉽다.Further, when the layer containing the conductive material has a single layer structure of a titanium layer or a titanium nitride layer, it is easy to process the source electrode and the drain electrode having a tapered shape.
<트랜지스터를 보호하는 절연층의 형성><Formation of insulating layer protecting transistor>
다음에 트랜지스터를 보호하는 절연층(705)을 형성한다.Next, an insulating
트랜지스터를 보호하는 절연층은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다.The insulating layer protecting the transistor can be formed using a plasma CVD method or a sputtering method.
상술한 공정에 의해, 채널이 형성되는 영역에 산화물 반도체 재료가 사용된 트랜지스터(710)를 제작할 수 있다.Through the above process, it is possible to manufacture the
또한, 본 실시형태에서 이용하는 레지스트 마스크는 포토리소그래피 공정에 의해 형성되는 것에 한정되지 않는다. 포토리소그래피법 외에 잉크젯법, 인쇄법 등을 적절히 이용하여 형성할 수 있다. 포토마스크를 이용하지 않고 레지스트 마스크를 형성하면, 반도체 장치의 제조 비용을 저감할 수 있다.In addition, the resist mask used in this embodiment is not limited to the one formed by the photolithography process. In addition to the photolithography method, it can be formed using an inkjet method, a printing method, or the like as appropriate. If a resist mask is formed without using a photomask, the manufacturing cost of the semiconductor device can be reduced.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
(실시형태 6)(Embodiment 6)
본 실시형태에서는 본 발명의 일 형태인 트리밍 회로에 사용할 수 있는, 오프 누설 전류가 매우 작은(예를 들어 채널 폭 1㎛당 1×10-17A 이하) 트랜지스터에 적용할 수 있는 산화물 반도체층의 형성 방법에 대해서 설명한다. 구체적으로는 캐리어 밀도가 저감되어 실질적으로 I형인 산화물 반도체층의 제작 방법에 대해서 도 5a 내지 도 5d를 사용하여 설명한다.In the present embodiment, an oxide semiconductor layer applicable to a transistor having a very small off-leakage current (for example, 1×10 −17 A or less per 1 μm of channel width) that can be used in a trimming circuit of one embodiment of the present invention. The formation method is explained. Specifically, a method for manufacturing a substantially I-type oxide semiconductor layer having a reduced carrier density will be described with reference to FIGS. 5A to 5D.
<하지가 되는 절연층의 구성 및 그 제작 방법><Configuration of the insulating layer serving as the base and method of manufacturing the same>
채널이 형성되는 산화물 반도체층의 하지가 되는 절연층(504)의 적어도 산화물 반도체층에 접촉하는 영역은 열처리에 의해 산소가 이탈되는 절연층을 포함한 구성이 바람직하다. 왜냐하면, 절연층(504)이 산소 과잉 영역을 가지면 산화물 반도체층으로부터 절연층(504)에 산소가 이동하는 현상을 방지할 수 있고, 이후에 설명하는 열처리를 수행함으로써 절연층(504)으로부터 산화물 반도체층으로 산소를 공급할 수 있기 때문이다.At least a region in contact with the oxide semiconductor layer of the insulating
하지가 되는 절연층이 적층 구조인 경우에는 산소 과잉 영역을 갖는 산화물 절연층을 산화물 반도체층 측에 구비하는 구성이 더 바람직하다.When the underlying insulating layer has a laminated structure, a configuration in which an oxide insulating layer having an oxygen excess region is provided on the oxide semiconductor layer side is more preferable.
예를 들어, 하지가 되는 절연층의 구성은 산화물 반도체층 측으로부터 산소 과잉 영역을 갖는 산화실리콘층, 및 산화알루미늄층을 적층한 구조가 바람직하다.For example, the structure of the underlying insulating layer is preferably a structure in which a silicon oxide layer having an oxygen excess region and an aluminum oxide layer are laminated from the side of the oxide semiconductor layer.
또한, 본 명세서 등에서 ‘열처리에 의해 산소가 이탈된다’란 TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 이탈량(또는 방출량)이 1.0×1018cm-3 이상, 바람직하게는 3.0×1020cm-3 이상인 것을 의미한다. 또한, ‘열처리에 의해 산소가 이탈되지 않는다’란 TDS 분석에서 산소 원자로 환산한 산소의 이탈량(또는 방출량)이 1.0×1018cm-3 미만인 것을 의미한다.In addition, in the thermal desorption spectroscopy (TDS) analysis of 'oxygen is released by heat treatment' in this specification and the like, the amount of oxygen released (or released) in terms of oxygen atoms is 1.0 × 10 18 cm -3 or more , preferably 3.0 × 10 20 cm -3 or more. In addition, 'oxygen is not released by heat treatment' means that the amount of oxygen released (or released) in terms of oxygen atoms in TDS analysis is less than 1.0×10 18 cm −3 .
열처리에 의해 산소가 이탈되는 절연층을 형성하는 방법으로서는 산소 분위기하에서 막을 형성하는 방법, 또는 막을 형성한 후에 산소(적어도 산소 라디칼, 산소 원자 또는 산소 이온 중 어느 것을 포함함)를 주입하는 방법 등을 들 수 있다.As a method of forming an insulating layer from which oxygen is released by heat treatment, a method of forming a film in an oxygen atmosphere or a method of implanting oxygen (including at least any of oxygen radicals, oxygen atoms, or oxygen ions) after forming a film, etc. can be heard
산소 주입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.As the oxygen implantation method, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, or the like can be used.
<불순물 농도가 저감된 산화물 반도체층의 형성 방법 1: 막 형성 방법><
하지가 되는 절연층(504) 위에 산화물 반도체층(413a)을 형성한다(도 5a 참조). 산화물 반도체층(413a)은 이후에 채널이 형성되는 산화물 반도체층이 되기 때문에, 수소 원자를 함유한 불순물이 가능한 한 배제되도록 형성한다. 왜냐하면, 수소 원자를 함유한 불순물은 산화물 반도체층에 도너 준위를 형성하기 쉽기 때문이다.An
수소 원자를 함유한 불순물이 저감된 산화물 반도체층을 제작하는 방법으로서는 스퍼터링법을 이용하여 형성하는 것이 바람직하다. 특히 대기로 노출되지 않는 절연층을 하지로 하고 상기 절연층에 연속하여 산화물 반도체층을 형성하는 방법이 바람직하다.As a method for producing the oxide semiconductor layer in which impurities containing hydrogen atoms are reduced, it is preferable to form using a sputtering method. In particular, a method in which an oxide semiconductor layer is formed continuously on an insulating layer that is not exposed to the atmosphere as a base is preferable.
예를 들어, 기판 표면에 부착된 수소를 함유한 불순물을 열처리 또는 플라즈마 처리로 제거한 후에 대기로 노출시키지 않고 하지가 되는 절연층을 형성하고, 이어서 대기로 노출시키지 않고 산화물 반도체층을 형성하여도 좋다. 이와 같이 함으로써, 하지가 되는 절연층의 표면에 부착된 수소를 함유한 불순물을 저감하고, 기판과 하지가 되는 절연층 사이의 계면, 및 하지가 되는 절연층과 산화물 반도체층 사이의 계면에 대기 성분이 부착되는 현상을 억제할 수 있다.For example, after removing impurities containing hydrogen adhering to the substrate surface by heat treatment or plasma treatment, an insulating layer serving as a base may be formed without exposing to the atmosphere, and then an oxide semiconductor layer may be formed without exposing to the atmosphere. . By doing this, impurities containing hydrogen adhering to the surface of the underlying insulating layer are reduced, and atmospheric components are present at the interface between the substrate and the insulating layer serving as the underlying layer and at the interface between the insulating layer serving as the underlying layer and the oxide semiconductor layer. This adhesion phenomenon can be suppressed.
또한, 스퍼터링법을 이용하여 산화물 반도체층을 형성하기 전에 처리실에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링(reverse sputtering)을 수행하여, 하지가 되는 절연층의 표면에 부착되는 분말상 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다.In addition, prior to forming the oxide semiconductor layer using the sputtering method, reverse sputtering in which argon gas is introduced into the processing chamber to generate plasma is performed, and powdery substances (particles, particles, Also referred to as dust) is preferably removed.
역스퍼터링은 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 이용하여 전압을 인가함으로써, 기판 근방에 플라즈마를 발생시켜 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다.Reverse sputtering is a method of modifying the surface by generating plasma near a substrate by applying a voltage to the substrate side using an RF power source under an argon atmosphere without applying a voltage to the target side. Also, instead of the argon atmosphere, nitrogen, helium, oxygen, or the like may be used.
또한, 누설률이 작은 처리실을 이용하여 산화물 반도체층을 형성하는 방법이 바람직하다. 구체적으로는 스퍼터링 장치의 처리실의 누설률을 1×10-10Pa·m3/초 이하로 함으로써, 막을 형성하는 도중에 산화물 반도체층 내로 알칼리 금속, 수소화물 등의 불순물이 혼입되는 것을 저감시킬 수 있다.Further, a method of forming the oxide semiconductor layer using a processing chamber having a low leakage rate is preferable. Specifically, by setting the leak rate of the processing chamber of the sputtering device to 1×10 −10 Pa·m 3 /sec or less, mixing of impurities such as alkali metals and hydrides into the oxide semiconductor layer during film formation can be reduced. .
또한, 흡착형 진공 펌프(예를 들어 크라이오 펌프 등)를 이용하여 배기된 스퍼터링 장치의 처리실에서 산화물 반도체층을 형성하는 방법이 바람직하다. 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물이 역류하는 것을 저감시킬 수 있다.Further, a method of forming an oxide semiconductor layer in a process chamber of an exhausted sputtering apparatus using an adsorption-type vacuum pump (for example, a cryopump) is preferable. It is possible to reduce the reverse flow of impurities such as alkali metals, hydrogen atoms, hydrogen molecules, water, hydroxyl groups, or hydrides from the exhaust system.
또한, 스퍼터링 장치의 처리실 내에 고순도 분위기 가스를 공급하여 산화물 반도체층을 형성하는 방법이 바람직하다. 구체적으로는 물, 수산기를 포함한 화합물 또는 수소화물 등의 불순물이 제거된 고순도 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용하는 것으로 한다.Further, a method of forming the oxide semiconductor layer by supplying a high-purity atmospheric gas into the processing chamber of the sputtering device is preferable. Specifically, a high-purity rare gas (typically argon) from which impurities such as water, a compound containing a hydroxyl group, or a hydride has been removed, oxygen, or a mixed gas of a rare gas and oxygen is appropriately used.
예를 들어 아르곤의 순도를 9N(99.9999999%) 이상(H2O는 0.1ppb, H2는 0.5ppb)으로 하고 노점 -121℃로 한다. 또한, 산소의 순도를 8N(99.999999%) 이상(H2O는 1ppb, H2는 1ppb)으로 하고 노점 -112℃로 한다.For example, the purity of argon is 9N (99.9999999%) or more (H 2 O is 0.1 ppb, H 2 is 0.5 ppb), and the dew point is -121 ° C. In addition, the purity of oxygen is 8N (99.999999%) or more (H 2 O is 1 ppb, H 2 is 1 ppb), and the dew point is -112°C.
또한, 희가스와 산소의 혼합 가스를 사용하는 경우에는 산소의 유량 비율을 크게 하는 것이 바람직하다.In addition, when using a mixed gas of rare gas and oxygen, it is preferable to increase the flow rate ratio of oxygen.
≪산화물 반도체층의 형성 조건의 일례≫<<An Example of Conditions for Forming an Oxide Semiconductor Layer>>
산화물 반도체층의 형성 조건의 일례로서는 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하라는 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 막을 형성할 때 발생하는 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.As an example of conditions for forming the oxide semiconductor layer, conditions such as a distance between the substrate and the target of 100 mm, a pressure of 0.6 Pa, a direct current (DC) power supply of 0.5 kW, and an oxygen (oxygen flow rate of 100%) atmosphere are applied. In addition, the use of a pulsed direct current (DC) power supply is preferable because dust generated during film formation can be reduced and film thickness distribution becomes uniform.
<불순물 농도가 저감된 산화물 반도체층의 형성 방법 2: 제 1 열처리><Formation Method 2 of Oxide Semiconductor Layer with Reduced Impurity Concentration: First Heat Treatment>
수소 원자를 함유한 불순물이 가능한 한 배제된 산화물 반도체층(413b)을 형성한다(도 5b 참조).An
수소 원자를 함유한 불순물이 저감된 산화물 반도체층을 제작하는 방법으로서는 산화물 반도체층 내의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화라고도 함)하기 위해서 산화물 반도체층에 제 1 열처리를 수행하는 방법이 바람직하다.As a method for producing an oxide semiconductor layer in which impurities containing hydrogen atoms are reduced, a first heat treatment is performed on the oxide semiconductor layer in order to reduce impurities such as moisture or hydrogen in the oxide semiconductor layer (also referred to as dehydration or dehydrogenation). method is preferred.
제 1 열처리를 수행하는 경우에는 산화물 반도체층에 접촉하는 절연층은 열처리에 의해 산소가 이탈되는 절연층을 사용하는 것이 바람직하다. 왜냐하면, 제 1 열처리를 수행하면 수소 원자를 함유한 불순물과 함께, 산소까지 산화물 반도체층으로부터 방출되기 때문이다. 산소가 방출된 산화물 반도체층에 발생하는 산소 결손의 일부가 도너가 되어 산화물 반도체층에 캐리어가 발생하여 트랜지스터의 특성에 영향을 미칠 우려가 있다.In the case of performing the first heat treatment, it is preferable to use an insulating layer from which oxygen is released by heat treatment as an insulating layer in contact with the oxide semiconductor layer. This is because, when the first heat treatment is performed, oxygen along with impurities containing hydrogen atoms are released from the oxide semiconductor layer. Some of the oxygen vacancies generated in the oxide semiconductor layer from which oxygen is released become donors and carriers are generated in the oxide semiconductor layer, which may affect the characteristics of the transistor.
제 1 열처리의 온도는 예를 들어, 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.The temperature of the first heat treatment is, for example, 150°C or more and less than the strain point of the substrate, preferably 250°C or more and 450°C or less, and more preferably 300°C or more and 450°C or less.
제 1 열처리 시간은 3분 내지 24시간으로 한다. 24시간을 초과하는 열처리는 생산성 저하를 초래하기 때문에 바람직하지 않다.The first heat treatment time is 3 minutes to 24 hours. Heat treatment exceeding 24 hours is undesirable because it causes a decrease in productivity.
제 1 열처리는 산화성 분위기 또는 불활성 분위기하에서 수행한다. 여기서, 산화성 분위기란 산소, 오존 또는 질화산소 등의 산화성 가스를 10ppm 이상 함유한 분위기를 의미한다. 또한, 불활성 분위기란 상술한 산화성 가스가 10ppm 미만이고, 나머지가 질소 또는 희가스로 충전된 분위기를 의미한다.The first heat treatment is performed under an oxidizing atmosphere or an inert atmosphere. Here, the oxidizing atmosphere means an atmosphere containing 10 ppm or more of an oxidizing gas such as oxygen, ozone or oxygen nitride. In addition, the inert atmosphere means an atmosphere in which the above-described oxidizing gas is less than 10 ppm and the remainder is filled with nitrogen or rare gas.
예를 들어 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 공기(CRDS(cavity ring down laser spectroscopy) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점으로 환산하면 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기) 분위기하로 한다.For example, in a reduced pressure atmosphere, in an inert gas atmosphere such as nitrogen or rare gas, in an oxygen gas atmosphere, or in ultra-dry air (the moisture content when measured using a CRDS (cavity ring down laser spectroscopy) type dew point meter is 20 ppm ( In terms of dew point, it is -55°C) or less, preferably 1 ppm or less, more preferably 10 ppb or less air) atmosphere.
또한, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.In addition, it is preferable that water, hydrogen, etc. are not contained in nitrogen or rare gases, such as helium, neon, and argon. Alternatively, the purity of nitrogen or rare gases such as helium, neon, and argon introduced into the heat treatment apparatus is 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, the impurity concentration is 1ppm or less, preferably 0.1ppm). below) is preferred.
제 1 열처리에 이용되는 가열 장치는 특별히 한정되지 않는다. 상기 가열 장치는 저항 발열체 등의 발열체로부터 발생한 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 구비하여도 좋다.The heating device used for the first heat treatment is not particularly limited. The heating device may include a device for heating the object to be processed by heat conduction or heat radiation generated from a heating element such as a resistance heating element.
예를 들어, 전기로나, LRTA(Lamp Rapid Thermal Annealing) 장치, GRTA(Gas Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발생하는 빛(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 열처리를 수행하는 장치이다.For example, a rapid thermal annealing (RTA) apparatus such as an electric furnace, a lamp rapid thermal annealing (LRTA) apparatus, or a gas rapid thermal annealing (GRTA) apparatus may be used. The LRTA device heats an object to be processed by radiation of light (electromagnetic waves) generated from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp. The GRTA device is a device that performs heat treatment using high-temperature gas.
상술한 제 1 열처리를 수행함으로써, 산화물 반도체층으로부터 수소(물, 수산기를 포함한 화합물)를 방출시킬 수 있다. 또한, 제 1 열처리에 의해 불순물이 저감되어, I형(진성) 또는 실질적으로 I형인 산화물 반도체층을 형성할 수 있다.By performing the first heat treatment described above, hydrogen (water, a compound containing a hydroxyl group) can be released from the oxide semiconductor layer. In addition, impurities are reduced by the first heat treatment, so that an I-type (intrinsic) or substantially I-type oxide semiconductor layer can be formed.
제 1 열처리에 의해, 산화물 반도체층으로부터 불안정한 캐리어원인 수소를 이탈시킬 수 있기 때문에, 트랜지스터의 임계값 전압이 음 방향으로 변동하는 현상을 억제할 수 있다. 또한, 트랜지스터의 신뢰성을 향상시킬 수 있다.Since hydrogen, which is an unstable carrier source, can be released from the oxide semiconductor layer by the first heat treatment, a phenomenon in which the threshold voltage of the transistor fluctuates in a negative direction can be suppressed. Also, the reliability of the transistor can be improved.
<변형예><Example of modification>
제 1 열처리 후, 산화물 반도체층에 산소(적어도 산소 라디칼, 산소 원자 또는 산소 이온 중 어느 것을 포함함)를 주입하여도 좋다.After the first heat treatment, oxygen (including at least any of oxygen radicals, oxygen atoms, and oxygen ions) may be implanted into the oxide semiconductor layer.
산소 주입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.As the oxygen implantation method, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, or the like can be used.
<게이트 절연층의 구성 및 그 제작 방법><Configuration of gate insulating layer and manufacturing method thereof>
채널이 형성되는 산화물 반도체층(513)을 덮는 게이트 절연층(512)의 적어도 산화물 반도체층에 접촉하는 영역은 열처리에 의해 산소가 이탈되는 절연층을 포함한 구성이 바람직하다. 왜냐하면, 게이트 절연층(512)이 산소 과잉 영역을 가지면 산화물 반도체층(513)으로부터 게이트 절연층(512)에 산소가 이동하는 현상을 방지할 수 있고, 이후에 설명하는 제 2 열처리를 수행함으로써 게이트 절연층(512)으로부터 산화물 반도체층(513)으로 산소를 공급할 수 있기 때문이다.At least a region in contact with the oxide semiconductor layer of the
채널이 형성되는 산화물 반도체층을 덮는 절연층이 적층 구조인 경우에는 산소 과잉 영역을 갖는 산화물 절연층을 산화물 반도체층 측에 구비하는 구성이 더 바람직하다.When the insulating layer covering the oxide semiconductor layer in which the channel is formed has a laminated structure, a configuration in which an oxide insulating layer having an oxygen excess region is provided on the side of the oxide semiconductor layer is more preferable.
예를 들어, 채널이 형성되는 산화물 반도체층을 덮는 절연층의 구성은 산화물 반도체층 측으로부터 산소 과잉 영역을 갖는 산화실리콘층, 및 산화알루미늄층을 적층한 구조가 바람직하다.For example, the structure of the insulating layer covering the oxide semiconductor layer in which the channel is formed is preferably a structure in which a silicon oxide layer having an oxygen excess region and an aluminum oxide layer are laminated from the side of the oxide semiconductor layer.
왜냐하면, 산화알루미늄층은 수소, 수분 등의 불순물 및 산소 중 양쪽 모두를 투과시키지 않는 효과, 바꿔 말하면 차단 효과(블록 효과)가 높고, 산화알루미늄층을 형성한 후에 제 2 열처리를 수행하면 산화물 반도체층으로부터 산소가 방출되는 것을 방지할 수 있기 때문이다.This is because the aluminum oxide layer has a high effect of impermeability to both oxygen and impurities such as hydrogen and moisture, in other words, a high blocking effect (blocking effect), and if the second heat treatment is performed after forming the aluminum oxide layer, the oxide semiconductor layer This is because oxygen can be prevented from being released.
<게이트 절연층, 게이트 전극, 및 게이트 전극 위의 절연층 형성><Formation of gate insulating layer, gate electrode, and insulating layer on gate electrode>
다음에, 게이트 절연층(512), 게이트 전극(511), 및 게이트 전극 위의 절연층(514a)의 적층체를 산화물 반도체층(513) 위에 형성한다.Next, a laminate of the
게이트 절연층이 되는 절연층 및 게이트 전극 위의 절연층이 되는 절연층은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성한다.The insulating layer to be the gate insulating layer and the insulating layer to be the insulating layer on the gate electrode are formed using a plasma CVD method or a sputtering method.
게이트 전극이 되는 도전층은 스퍼터링법 등을 이용하여 형성한다.A conductive layer serving as a gate electrode is formed using a sputtering method or the like.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여, 게이트 절연층이 되는 절연층, 게이트 전극이 되는 도전층 및 게이트 전극 위의 절연층이 되는 절연층을 에칭함으로써, 게이트 절연층(512), 게이트 전극(511), 및 게이트 전극 위의 절연층(514a)을 포함한 적층체를 형성한다.Next, a resist mask is formed by a photolithography process, and the insulating layer to be the gate insulating layer, the conductive layer to be the gate electrode, and the insulating layer to be the insulating layer over the gate electrode are etched using the resist mask, A laminate including a
<측벽 형성><Formation of side walls>
다음에 게이트 절연층(512), 게이트 전극(511), 및 게이트 전극 위의 절연층(514a)을 포함한 적층체의 측벽에 접촉되도록 절연층(514b)을 형성한다.Next, an insulating
측벽이 되는 절연층은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다.The insulating layer serving as the side wall can be formed using a plasma CVD method or sputtering method.
다음에 이방성 에칭을 수행하여, 적층체의 측면에 접촉하는 절연층을 잔존시켜 측벽을 형성한다.Next, anisotropic etching is performed to form side walls with the insulating layer remaining in contact with the side surfaces of the laminate.
<산소가 공급된 산화물 반도체층의 제작 방법 1: 제 2 열처리><
채널이 형성되는 산화물 반도체층(513)은 산소가 공급된 산화물 반도체층이 바람직하다. 특히 산소 결손이 보전된 산화물 반도체층이 바람직하다. 왜냐하면, 산소 결손의 일부가 도너가 되어 산화물 반도체층에 캐리어가 발생하여, 트랜지스터의 특성에 영향을 미칠 우려가 있기 때문이다.The
산소가 공급된 산화물 반도체층을 제작하는 방법으로서는 열처리에 의해 산소가 이탈되는 절연층과 채널이 형성되는 산화물 반도체층이 접촉한 상태로 제 2 열처리를 수행하는 방법을 들 수 있다. 구체적으로는 열처리에 의해 산소가 이탈되는 절연층을 이용하여 하지가 되는 절연층 또는/및 채널이 형성되는 영역을 덮는 절연층을 형성하고, 제 2 열처리를 수행하여 산화물 반도체층에 산소를 공급하면 좋다(도 5c 참조).As a method of fabricating an oxide semiconductor layer supplied with oxygen, a method of performing a second heat treatment in a state in which an insulating layer from which oxygen is released by heat treatment and an oxide semiconductor layer in which a channel is formed are in contact with each other may be mentioned. Specifically, by using an insulating layer from which oxygen is released by heat treatment, an insulating layer serving as a base or/and an insulating layer covering a region where a channel is formed is formed, and oxygen is supplied to the oxide semiconductor layer by performing a second heat treatment. OK (see Fig. 5c).
또한 제 2 열처리는 열처리에 의해 산소가 이탈되는 절연층을 포함한 절연층이 산화물 반도체층 내의 채널이 형성되는 영역에 접촉하여 형성된 후라면, 어떤 공정 후에 수행되더라도 효과를 나타낸다.In addition, the second heat treatment is effective regardless of what process is performed after the insulating layer including the insulating layer from which oxygen is released by heat treatment is formed in contact with the region where the channel is formed in the oxide semiconductor layer.
산화물 반도체층 측으로부터 산소 과잉 영역을 갖는 산화실리콘층, 및 차단 효과(블록 효과)가 높은 산화알루미늄층이 적층된 구조로 하고, 산화알루미늄층이 형성된 상태로 제 2 열처리를 수행하는 방법이 특히 바람직하다.A method in which a silicon oxide layer having an oxygen excess region and an aluminum oxide layer having a high blocking effect (blocking effect) are laminated from the side of the oxide semiconductor layer, and the second heat treatment is performed with the aluminum oxide layer formed is particularly preferable. do.
제 2 열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.The second heat treatment may be performed in an atmosphere of nitrogen, oxygen, ultra-dry air (air having a water content of 20 ppm or less, preferably 1 ppm or less, more preferably 10 ppb or less), or rare gas (argon, helium, etc.). It is preferable that water, hydrogen, or the like is not contained in an atmosphere such as nitrogen, oxygen, ultra-dry air, or rare gas. In addition, it is preferable to set the purity of nitrogen, oxygen, or rare gas introduced into the heat treatment apparatus to 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, impurity concentration to 1ppm or less, preferably 0.1ppm or less). do.
≪산소 원자로 환산한 산소의 이탈량 측정 방법≫≪Method for measuring the release amount of oxygen in terms of oxygen atoms≫
산소의 방출량을 TDS 분석에서 산소 원자로 환산하여 정량하는 방법에 대해서 이하에서 설명하기로 한다.A method of quantifying the amount of oxygen released in terms of oxygen atoms in TDS analysis will be described below.
TDS 분석으로 측정하였을 때의 기체의 이탈량은 스펙트럼의 적분값에 비례한다. 그래서, 표준 시료의 기준값에 대한 절연층의 스펙트럼의 적분값의 비율에 의해 기체의 이탈량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 원자를 함유하는 시료의 스펙트럼의 적분값에 대한 원자의 밀도 비율이다.The amount of release of gas as measured by TDS analysis is proportional to the integral value of the spectrum. Thus, the amount of gas released can be calculated by the ratio of the integral value of the spectrum of the insulating layer to the reference value of the standard sample. The reference value of a standard sample is the ratio of the density of atoms to the integral value of the spectrum of a sample containing a given atom.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 절연층의 TDS 분석 결과로부터, 절연층의 산소 분자의 이탈량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수가 32로 검출되는 스펙트럼 모두가 산소 분자에서 유래하는 것으로 가정한다. 질량수가 32인 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로 하여 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수가 17인 산소 원자 또는 질량수가 18인 산소 원자를 함유한 산소 분자에 대해서도 자연계에 존재하는 비율이 매우 미량이기 때문에 고려하지 않는다.For example, from the TDS analysis result of a silicon wafer containing a predetermined density of hydrogen, which is a standard sample, and the TDS analysis result of the insulating layer, the release amount of oxygen molecules in the insulating layer (N O2 ) can be obtained by
NO2= NH2/SH2×SO2×α (수학식 1)N O2 = N H2 /S H2 ×S O2 ×α (Equation 1)
NH2는 표준 시료로부터 이탈된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석으로 측정하였을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연층을 TDS 분석으로 측정하였을 때의 스펙트럼의 적분값이다. α는 TDS 분석에서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 자세한 설명에 관해서는 일본국 특개평6-275697 공보를 참조할 수 있다. 또한, 상술한 산소 이탈량의 값은 승온 이탈 분석 장치 EMD-WA1000S/W(전자과학 주식회사(ESCO, Ltd.) 제조)를 이용하고, 표준 시료로서 1×1016cm-3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정한 값이다.N H2 is a value obtained by converting hydrogen molecules released from a standard sample into a density. S H2 is the integral value of the spectrum when the standard sample is measured by TDS analysis. Here, the reference value of the standard sample is N H2 /S H2 . S O2 is an integral value of the spectrum when the insulating layer is measured by TDS analysis. α is a coefficient affecting the spectral intensity in TDS analysis. For a detailed explanation of
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 이탈량을 평가함으로써 산소 원자의 이탈량도 어림잡을 수 있다.Also, in the TDS analysis, a part of oxygen is detected as an oxygen atom. The ratio of oxygen molecules to oxygen atoms can be calculated from the ionization rate of oxygen molecules. In addition, since the aforementioned α includes the ionization rate of oxygen molecules, the amount of oxygen atoms released can also be estimated by evaluating the amount of oxygen molecules released.
또한, NO2는 산소 분자의 이탈량이다. 절연층에서는 산소 원자로 환산하였을 때의 산소의 이탈량은 산소 분자의 이탈량의 2배가 된다.In addition, NO 2 is the release amount of oxygen molecules. In the insulating layer, the release amount of oxygen in terms of oxygen atoms is twice the release amount of oxygen molecules.
열처리에 의해 산소가 이탈되는 층의 일례로서, 산소가 과잉으로 함유된 산화실리콘(SiOx(x>2))이 있다. 산소가 과잉으로 함유된 산화실리콘(SiOx(x>2))이란 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자를 함유한 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방산란법(Rutherford backscattering spectrometry)에 의해 측정한 값이다.As an example of a layer from which oxygen is released by heat treatment, there is silicon oxide containing excessive oxygen (SiO x (x>2)). Silicon oxide containing excess oxygen (SiO x (x>2)) is one containing more than twice as many oxygen atoms as the number of silicon atoms per unit volume. The number of silicon atoms and the number of oxygen atoms per unit volume are values measured by Rutherford backscattering spectrometry.
<소스 전극 또는 드레인 전극으로서 기능하는 전극의 형성><Formation of Electrode Functioning as Source Electrode or Drain Electrode>
다음에 소스 전극 또는 드레인 전극으로서 기능하는 전극(551), 전극(552)을 형성한다.Next, an
소스 전극 또는 드레인 전극이 되는 도전 재료를 포함한 층은 스퍼터링법 등을 이용하여 형성한다.A layer containing a conductive material serving as a source electrode or a drain electrode is formed using a sputtering method or the like.
다음에 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 도전 재료를 포함한 층을 선택적으로 에칭하여 전극(551), 전극(552)을 형성한다. 또한, 같은 도전 재료를 포함한 층으로 이루어진 배선 등(도시하지 않음)도 동일한 공정으로 형성한다.Next, a resist mask is formed by a photolithography process, and
또한, 채널 길이(L)가 10nm 이상 1000nm(1㎛) 이하, 특히 25nm 미만인 트랜지스터를 형성하는 경우, 파장이 수nm 내지 수십nm인 짧은 초자외선(Extreme Ultraviolet)을 이용하여 마스크를 형성하는 것이 바람직하다. 왜냐하면 초자외선을 이용한 경우에는 해상도가 높고 초점 심도도 크기 때문이다.In addition, when forming a transistor having a channel length (L) of 10 nm or more and 1000 nm (1 μm) or less, particularly less than 25 nm, it is preferable to form a mask using short extreme ultraviolet rays having a wavelength of several nm to several tens of nm. do. This is because, in the case of using ultra-ultraviolet rays, the resolution is high and the depth of focus is also large.
또한, 소스 전극 또는 드레인 전극으로서 기능하는 전극을 테이퍼 형상으로 가공하면 좋다. 소스 전극 또는 드레인 전극으로서 기능하는 전극을 테이퍼 형상으로 하면, 본 공정 이후에 형성되는 층(예를 들어 게이트 절연층)의 단절을 방지하여 피복성을 향상시킬 수 있다. 또한 테이퍼 각도는 예를 들어, 30° 이상 60° 이하로 하는 것이 바람직하다.Further, an electrode functioning as a source electrode or a drain electrode may be processed into a tapered shape. If the electrode functioning as the source electrode or the drain electrode is tapered, the layer formed after this step (for example, the gate insulating layer) can be prevented from being disconnected, and the covering property can be improved. Moreover, it is preferable to make the taper angle into 30 degrees or more and 60 degrees or less, for example.
또한, 도전 재료를 포함한 층을 티타늄층이나 질화티타늄층의 단층 구조로 하는 경우에는 테이퍼 형상을 갖는 소스 전극 및 드레인 전극으로 가공하기 쉽다.Further, when the layer containing the conductive material has a single-layer structure of a titanium layer or a titanium nitride layer, it is easy to process the source electrode and the drain electrode having a tapered shape.
<트랜지스터를 보호하는 절연층의 형성><Formation of insulating layer protecting transistor>
다음에 트랜지스터를 보호하는 절연층(505)을 형성한다.Next, an insulating
트랜지스터를 보호하는 절연층은 플라즈마 CVD법이나 스퍼터링법 등을 이용하여 형성한다(도 5d 참조).The insulating layer protecting the transistor is formed using a plasma CVD method or a sputtering method (see FIG. 5D).
상술한 바와 같이 채널이 형성되는 산화물 반도체층 내에서 캐리어가 발생하는 것을 방지할 수 있기 때문에, 트랜지스터의 특성 변동을 억제할 수 있다.As described above, since generation of carriers can be prevented in the oxide semiconductor layer in which the channel is formed, variations in transistor characteristics can be suppressed.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
(실시형태 7)(Embodiment 7)
본 실시형태에서는 본 발명의 일 형태인 트리밍 회로에 사용할 수 있는, 오프 누설 전류가 매우 작은(예를 들어 채널 폭 1㎛당 1×10-17A 이하) 트랜지스터에 적용할 수 있는 산화물 반도체층에 대해서 설명하기로 한다. 구체적으로는 c축으로 배향된 결정을 갖는 산화물 반도체층에 대해서 설명한다.In this embodiment, an oxide semiconductor layer applicable to a transistor having a very small off-leakage current (for example, 1×10 −17 A or less per 1 μm of channel width) that can be used in a trimming circuit, which is one embodiment of the present invention, is provided. let's explain about Specifically, an oxide semiconductor layer having c-axis oriented crystals will be described.
본 실시형태에서는 c축으로 배향되고, ab면, 표면, 또는 계면의 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에서 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되고, ab면에서 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 함)을 포함하는 산화물에 대해서 설명한다.In this embodiment, it is oriented in the c-axis, has a triangular or hexagonal atomic arrangement when viewed from the direction of the ab plane, surface, or interface, and metal atoms are arranged in layers in the c-axis, or metal atoms and oxygen atoms are arranged in layers, An oxide containing a crystal (CAAC: also referred to as C Axis Aligned Crystal) in which the a-axis or b-axis direction is different from the ab plane (rotated around the c-axis) will be described.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그러므로, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.The CAAC-OS film is neither completely single crystal nor completely amorphous. The CAAC-OS film is an oxide semiconductor film of a crystalline-amorphous mixed phase structure having a crystal part and an amorphous part in the amorphous phase. In many cases, the crystal portion has a size that fits within a cube with one side less than 100 nm. In addition, the boundary between the amorphous part and the crystalline part included in the CAAC-OS film is not clear in observation with a transmission electron microscope (TEM). In addition, grain boundaries (also referred to as grain boundaries) cannot be confirmed in the CAAC-OS film by TEM. Therefore, in the CAAC-OS film, a decrease in electron mobility due to grain boundaries is suppressed.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 '수직이다'라고 기재된 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 '평행하다'라고 기재된 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.The crystal part included in the CAAC-OS film has the c-axis aligned in a direction parallel to the normal vector of the formed surface of the CAAC-OS film or the normal vector of the surface, and has a triangular or hexagonal arrangement of atoms when viewed from a direction perpendicular to the ab-plane. , and when viewed from a direction perpendicular to the c-axis, metal atoms are arranged in layers or metal atoms and oxygen atoms are arranged in layers. Further, the a-axis and b-axis directions may be different between different crystal parts. In the present specification, when simply described as 'perpendicular', the range of 85° or more and 95° or less is also included. In addition, when it is simply described as "parallel", it is assumed that the range of -5° or more and 5° or less is also included.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.Further, the distribution of crystal parts in the CAAC-OS film does not have to be uniform. For example, in the case of crystal growth from the surface side of the oxide semiconductor film during the formation of the CAAC-OS film, the ratio of the crystal portion near the surface may be higher than that near the formation surface. Further, by adding impurities to the CAAC-OS film, the crystal portion may be amorphized in the impurity-doped region.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 막을 형성함으로써, 또는 막을 형성한 후에 열처리 등의 결정화 처리를 수행함으로써, 결정부가 형성된다.Since the c-axis of the crystal part included in the CAAC-OS film is aligned in a direction parallel to the normal vector of the formed surface of the CAAC-OS film or the normal vector of the surface, the shape of the CAAC-OS film (cross-sectional shape of the formed surface or surface cross-sectional shape), there are cases in which they are oriented in different directions. Further, the c-axis direction of the crystal portion is a direction parallel to the normal vector of the surface to be formed or the normal vector of the surface when the CAAC-OS film is formed. A crystal portion is formed by forming a film or by performing a crystallization treatment such as heat treatment after forming the film.
CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.A transistor using a CAAC-OS film can reduce fluctuations in electrical characteristics due to irradiation of visible light or ultraviolet light. Therefore, the transistor has high reliability.
CAAC를 포함하는 산화물이란 광의적으로는 비단결정이며, 그 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또 c축 방향에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열된 상(phase)을 포함하는 산화물을 말한다.An oxide containing CAAC is non-single crystal in a broad sense, and has a triangular, hexagonal, equilateral triangular, or regular hexagonal arrangement of atoms when viewed from a direction perpendicular to its ab plane, and metal atoms are layered when viewed from a direction perpendicular to the c-axis direction. It refers to an oxide containing a phase in which metal atoms and oxygen atoms are arranged or layered.
CAAC는 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.CAAC is not single-crystal, but neither is it formed only from amorphous. Further, CAAC includes crystallized portions (crystal portions), but there are cases in which the boundary between one crystalline portion and another crystalline portion cannot be clearly discriminated.
CAAC에 산소가 포함되는 경우에는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 각각의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)으로 정렬하여도 좋다. 또는, CAAC를 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)을 향하여도 좋다.When CAAC contains oxygen, part of the oxygen may be substituted with nitrogen. Further, the c-axis of each crystal part constituting the CAAC may be aligned in a certain direction (for example, a direction perpendicular to the surface of the substrate on which the CAAC is formed, the surface of the CAAC, etc.). Alternatively, the normal line of the ab plane of each crystal portion constituting the CAAC may be directed in a certain direction (for example, a direction perpendicular to the surface of the substrate on which the CAAC is formed, the surface of the CAAC, etc.).
CAAC는 그 조성 등에 따라 도체, 반도체, 절연체 상태가 된다. 또한, 그 조성 등에 따라 가시광에 대해서 투명하거나 불투명할 수 있다.CAAC is a conductor, semiconductor, or insulator depending on its composition. In addition, it may be transparent or opaque to visible light depending on its composition and the like.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.As an example of such a CAAC, it is formed in the form of a film, and a triangular or hexagonal arrangement of atoms is confirmed when observed from a direction perpendicular to the surface of the film or the surface of a supporting substrate, and when a cross section of the film is observed, metal atoms or metal atoms and oxygen are observed. A crystal in which a layered arrangement of atoms (or nitrogen atoms) is confirmed may also be mentioned.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 6a 내지 도 8c를 사용하여 자세히 설명한다. 또한, 특별히 기재하지 않는 한, 도 6a 내지 도 8c는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 의미한다. 또한, 도 6a 내지 도 6c에서, 동그라미로 둘러싸인 O원자는 4배위 O원자를 나타내고, 이중 동그라미로 둘러싸인 O원자는 3배위 O원자를 나타낸다.An example of the crystal structure included in CAAC will be described in detail using FIGS. 6A to 8C. In addition, unless otherwise indicated, in FIGS. 6A to 8C , the upward direction is the c-axis direction, and the plane orthogonal to the c-axis direction is the ab plane. In addition, when simply referring to the upper half and the lower half, it means the upper half and the lower half when the ab plane is taken as a boundary. In addition, in FIGS. 6A to 6C, an O atom surrounded by a circle represents a 4-coordinated O atom, and an O atom surrounded by a double circle represents a 3-coordinated O atom.
하나의 6배위 In원자와, In원자에 근접한 6개의 4배위 산소 원자(이하에서 4배위 O원자라고 함)를 갖는 구조를 도 6a에 도시하였다. 여기서, 하나의 금속 원자에 대해서 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 6a에 도시한 구조는 팔면체 구조를 갖지만, 간편화를 위해서 평면 구조로서 도시하였다. 또한, 도 6a의 상반부 및 하반부에는 각각 3개씩 4배위 O원자가 있다. 도 6a에 도시한 소그룹은 전하가 0이다.A structure having one 6-coordinated In atom and 6 4-coordinated oxygen atoms (hereinafter referred to as 4-coordinated O atoms) adjacent to the In atom is shown in FIG. 6A. Here, a structure showing only oxygen atoms adjacent to one metal atom is called a small group. The structure shown in FIG. 6A has an octahedral structure, but is shown as a planar structure for simplicity. Also, in the upper half and the lower half of FIG. 6A, there are 3 quadruple O atoms, respectively. The small groups shown in Figure 6a have zero charge.
하나의 5배위 Ga원자와, Ga원자에 근접한 3개의 3배위 산소 원자(이하에서 3배위 O원자라고 함)와, Ga원자에 근접한 2개의 4배위 O원자를 갖는 구조를 도 6b에 도시하였다. 3배위 O원자는 모두 ab면에 존재한다. 도 6b의 상반부 및 하반부에는 각각 하나씩 4배위 O원자가 있다. 또한, In원자의 경우에도 5배위를 갖기 때문에 도 6b에 도시한 구조를 가질 수 있다. 도 6b에 도시한 소그룹은 전하가 0이다.A structure having one 5-coordinated Ga atom, three 3-coordinated oxygen atoms (hereinafter referred to as 3-coordinated O atoms) adjacent to the Ga atom, and two 4-coordinated O atoms adjacent to the Ga atom is shown in FIG. 6B. All three-coordinated O atoms are present on the ab plane. In the upper and lower halves of FIG. 6B, there are four coordinating O atoms, respectively. In addition, even in the case of an In atom, since it has a 5-coordinate, it can have the structure shown in FIG. 6B. The small groups shown in Fig. 6b have zero charge.
하나의 4배위 Zn원자와, Zn원자에 근접한 4개의 4배위 O원자를 갖는 구조를 도 6c에 도시하였다. 도 6c의 상반부에 하나의 4배위 O원자가 있고, 하반부에 3개의 4배위 O원자가 있다. 또는, 도 6c의 상반부에 3개의 4배위 O원자가 있고, 하반부에 하나의 4배위 O원자가 있어도 좋다. 도 6c에 도시한 소그룹은 전하가 0이다.A structure having one 4-coordinated Zn atom and four 4-coordinated O atoms adjacent to the Zn atom is shown in FIG. 6C. There is one 4-coordinated O atom in the upper half of FIG. 6C and three 4-coordinated O atoms in the lower half. Alternatively, there may be three 4-coordinated O atoms in the upper half of FIG. 6C and one 4-coordinated O atom in the lower half. The small group shown in Fig. 6c has zero charge.
하나의 6배위 Sn원자와, Sn원자에 근접한 6개의 4배위 O원자를 갖는 구조를 도 6d에 도시하였다. 도 6d의 상반부에는 3개의 4배위 O원자가 있고, 하반부에는 3개의 4배위 O원자가 있다. 도 6d에 도시한 소그룹은 전하가 +1이다.A structure having one 6-coordinate Sn atom and 6 4-coordinate O atoms close to the Sn atom is shown in FIG. 6D. In the upper half of FIG. 6D, there are three tetracoordinated O atoms, and in the lower half, there are three tetracoordinated O atoms. The small group shown in Fig. 6d has a charge of +1.
2개의 Zn원자를 포함한 소그룹을 도 6e에 도시하였다. 도 6e의 상반부에 하나의 4배위 O원자가 있고, 하반부에 하나의 4배위 O원자가 있다. 도 6e에 도시한 소그룹은 전하가 -1이다.A subgroup containing two Zn atoms is shown in FIG. 6e. There is one 4-coordinated O atom in the upper half of FIG. 6E and one 4-coordinated O atom in the lower half. The small group shown in Figure 6e has a charge of -1.
여기서는 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛셀이라고도 함)이라고 부른다.Here, an aggregate of a plurality of small groups is referred to as a medium group, and an aggregate of a plurality of medium groups is referred to as a large group (also referred to as a unit cell).
여기서, 이들 소그룹들이 결합하는 규칙에 대해서 설명한다. 도 6a에 도시한 6배위 In원자보다 상반부에 있는 3개의 O원자는 하방향에 각각 3개의 근접 In원자를 갖고, 하반부에 있는 3개의 O원자는 상방향에 각각 3개의 근접 In원자를 갖는다. 도 6b에 도시한 5배위 Ga원자보다 상반부에 있는 하나의 O원자는 하방향에 하나의 근접 Ga원자를 갖고, 하반부의 하나의 O원자는 상방향에 하나의 근접 Ga원자를 갖는다. 도 6c에 도시한 4배위 Zn원자보다 상반부에 있는 하나의 O원자는 하방향에 하나의 근접 Zn원자를 갖고, 하반부에 있는 3개의 O원자는 상방향에 각각 3개의 근접 Zn원자를 갖는다. 이와 같이, 금속 원자보다 상방향에 있는 4배위 O원자의 수와, 그 O원자보다 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자보다 하방향에 있는 4배위 O원자의 수와, 그 O원자의 상방향에 있는 근접 금속 원자의 수는 동일하다. O원자는 4배위이므로 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자보다 상방향에 있는 4배위 O원자의 수와, 다른 금속 원자보다 하방향에 있는 4배위 O원자의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹들은 결합할 수 있다. 예를 들어, 하반부에 있는 4배위 O원자를 통하여 6배위 금속 원자(In 또는 Sn)가 결합하는 경우에는, 4배위 O원자가 3개이므로 5배위 금속 원자(Ga 또는 In), 또는 4배위 금속 원자(Zn) 중 어느 것과 결합된다.Here, the rules for combining these small groups are explained. The three O atoms in the upper half of the six-coordinated In atoms shown in FIG. 6A each have three adjacent In atoms in the downward direction, and the three O atoms in the lower half each have three adjacent In atoms in the upper direction. One O atom in the upper half of the 5-coordinated Ga atoms shown in Fig. 6B has one adjacent Ga atom in the lower direction, and one O atom in the lower half has one adjacent Ga atom in the upper direction. One O atom in the upper half of the tetracoordinated Zn atom shown in FIG. 6C has one adjacent Zn atom in the lower half, and three O atoms in the lower half each have three adjacent Zn atoms in the upper direction. In this way, the number of 4-coordinated O atoms in the direction above the metal atoms and the number of adjacent metal atoms in the direction below the O atoms are the same, and similarly, the number of 4-coordinated O atoms in the direction below the metal atoms , the number of adjacent metal atoms in the upward direction of the O atom is the same. Since the O atom is tetravalent, the sum of the number of adjacent metal atoms in the downward direction and the number of adjacent metal atoms in the upward direction is 4. Therefore, when the sum of the number of 4-coordinated O atoms in the upward direction of the metal atom and the number of 4-coordinated O atoms in the downward direction of the other metal atom is 4, two types of subgroups having metal atoms can bond. have. For example, when a 6-coordinate metal atom (In or Sn) is bonded through a 4-coordinate O atom in the lower half, since there are three 4-coordinate O atoms, a 5-coordinate metal atom (Ga or In) or a 4-coordinate metal atom (Zn).
배위수가 4, 5, 6인 금속 원자는 c축 방향에서 4배위 O원자를 통하여 결합된다. 또한, 그 외, 층 구조의 총 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.Metal atoms with coordination numbers 4, 5, and 6 are bonded through the 4-coordinated O atom in the c-axis direction. In addition, a plurality of small groups are combined to form a medium group so that the total charge of the layer structure is zero.
도 7a에 In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시하였다. 도 7b에 3개의 중그룹으로 구성되는 대그룹을 도시하였다. 또한, 도 7c는 도 7b의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한 것이다.7a shows a model diagram of the middle group constituting the In-Sn-Zn-O layered structure. Figure 7b shows a large group consisting of three medium groups. Also, FIG. 7C shows an atomic arrangement when the layer structure of FIG. 7B is observed from the c-axis direction.
도 7a에서는 간편화를 위해서 3배위 O원자는 생략하고 4배위 O원자는 개수만을 도시하며, 예를 들어, Sn원자보다 상반부 및 하반부에 각각 4배위 O원자가 3개씩 있는 것을 동그라미 3으로서 나타냈다. 마찬가지로, 도 7a에서 In원자보다 상반부 및 하반부에는 각각 하나씩 4배위 O원자가 있고, 동그라미 1로서 나타냈다. 또한, 도 7a에서, 하반부에 하나의 4배위 O원자가 있고 상반부에 3개의 4배위 O원자가 있는 Zn원자와, 상반부에 하나의 4배위 O원자가 있고 하반부에 3개의 4배위 O원자가 있는 Zn원자를 나타냈다.In FIG. 7A, for simplicity, 3-coordinated O atoms are omitted and only the number of 4-coordinated O atoms is shown. Similarly, in FIG. 7A, there are four coordinating O atoms, respectively, in the upper and lower halves of the In atom, indicated by
도 7a에서, In-Sn-Zn-O계 층 구조를 구성하는 중그룹은 위로부터 순차적으로 4배위 O원자가 3개씩 상반부 및 하반부에 있는 Sn원자가, 4배위 O원자가 하나씩 상반부 및 하반부에 있는 In원자와 결합되고, 그 In원자가 상반부에 3개의 4배위 O원자가 있는 Zn원자와 결합되고, 그 Zn원자보다 하반부에 있는 하나의 4배위 O원자를 통하여 4배위 O원자가 3개씩 상반부 및 하반부에 있는 In원자와 결합되고, 그 In원자가 상반부에 하나의 4배위 O원자가 있는 2개의 Zn원자로 이루어진 소그룹과 결합되고, 이 소그룹의 하반부에 있는 하나의 4배위 O원자를 통하여 4배위 O원자가 3개씩 상반부 및 하반부에 있는 Sn원자와 결합된 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.In FIG. 7A, in the middle group constituting the In-Sn-Zn-O layer structure, Sn atoms in the upper and lower halves of three quadruplicate O atoms sequentially from the top, and In atoms in the upper and lower halves of four coordinating O atoms one by one. , and the In atom is bonded to a Zn atom having three tetracoordinate O atoms in the upper half, and through one tetracoordinate O atom in the lower half of the Zn atom, three tetracoordinate O atoms are respectively In atoms in the upper and lower halves. , and the In atom is bonded to a subgroup consisting of two Zn atoms with one tetracoordinate O atom in the upper half, and through one tetracoordinate O atom in the lower half of this subgroup, three tetracoordinate O atoms are in the upper and lower half. It is a composition that is combined with the Sn atom in the A plurality of the medium groups are combined to form a large group.
여기서, 3배위 O원자 및 4배위 O원자의 경우에는, 결합 하나당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위)원자, Zn(4배위) 원자, Sn(5배위 또는 6배위)원자의 전하는 각각 +3, +2, +4이다. 따라서, Sn원자를 포함한 소그룹은 전하가 +1이 된다. 그러므로, Sn원자를 포함한 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하가 -1이 되는 구조로서, 도 6e에 도시한 바와 같이, 2개의 Zn원자를 포함한 소그룹을 들 수 있다. 예를 들어, Sn원자를 포함한 소그룹 하나에 대해서 2개의 Zn원자를 포함한 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.Here, in the case of the 3-coordinated O atom and the 4-coordinated O atom, it can be considered that the charge per bond is -0.667 and -0.5, respectively. For example, the charges of an In (hexacoordinate or quintuple) atom, Zn (quadruple coordinate) atom, and Sn (pentacoordinate or hexacoordinate) atom are +3, +2, and +4, respectively. Therefore, the small group containing the Sn atom has a charge of +1. Therefore, in order to form a layer structure including Sn atoms, a charge of -1 is required to cancel the charge of +1. As a structure in which the charge becomes -1, as shown in Fig. 6E, a small group containing two Zn atoms can be cited. For example, if there is one subgroup containing two Zn atoms for each subgroup containing Sn atoms, the total charge of the layer structure can be set to zero because the charges are canceled out.
구체적으로는, 도 7b에 도시한 대그룹으로 함으로써 In-Sn-Zn-O계 결정(In2SnZn3O8)이 얻어진다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 조성식 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 나타낼 수 있다.Specifically, an In-Sn-Zn-O-based crystal (In 2 SnZn 3 O 8 ) is obtained by forming the large group shown in FIG. 7B. In addition, the obtained In-Sn-Zn-O layer structure can be represented by the composition formula In 2 SnZn 2 O 7 (ZnO) m (m is 0 or a natural number).
또한, 그 외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 등을 사용한 경우도 마찬가지이다.In addition, In-Sn-Ga-Zn-O oxides, which are quaternary metal oxides, In-Ga-Zn-O oxides (also referred to as IGZO), In-Al-Zn oxides, which are ternary metal oxides. -O oxide, Sn-Ga-Zn-O oxide, Al-Ga-Zn-O oxide, Sn-Al-Zn-O oxide, In-Hf-Zn-O oxide, In-La-Zn -O oxide, In-Ce-Zn-O oxide, In-Pr-Zn-O oxide, In-Nd-Zn-O oxide, In-Sm-Zn-O oxide, In-Eu-Zn -O oxide, In-Gd-Zn-O oxide, In-Tb-Zn-O oxide, In-Dy-Zn-O oxide, In-Ho-Zn-O oxide, In-Er-Zn -O-based oxide, In-Tm-Zn-O-based oxide, In-Yb-Zn-O-based oxide, In-Lu-Zn-O-based oxide, or In-Zn-O-based oxide that is a binary metal oxide; Sn-Zn-O-based oxide, Al-Zn-O-based oxide, Zn-Mg-O-based oxide, Sn-Mg-O-based oxide, In-Mg-O-based oxide, In-Ga-O-based oxide, etc. The same applies when used.
예를 들어, 도 8a에 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시하였다.For example, FIG. 8A shows a model diagram of a middle group constituting an In-Ga-Zn-O layered structure.
도 8a에서 In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 위로부터 순차적으로 4배위 O원자가 3개씩 상반부 및 하반부에 있는 In원자가, 하나의 4배위 O원자가 상반부에 있는 Zn원자와 결합되고, 그 Zn원자보다 하반부에 있는 3개의 4배위 O원자를 통하여 4배위 O원자가 하나씩 상반부 및 하반부에 있는 Ga원자와 결합되고, 그 Ga원자보다 하반부에 있는 하나의 4배위 O원자를 통하여 4배위 O원자가 3개씩 상반부 및 하반부에 있는 In원자와 결합된 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.In FIG. 8a, in the middle group constituting the In-Ga-Zn-O layer structure, three quadruple O atoms are sequentially bonded to In atoms in the upper and lower halves, and one quadruplicate O atom is bonded to Zn atoms in the upper half. , and through the three tetracoordinated O atoms in the lower half of the Zn atom, the tetracoordinated O atoms are bonded to the Ga atoms in the upper and lower halves one by one, and the tetracoordinated O atoms are bonded through one tetracoordinated O atom in the lower half of the Ga atom. It is composed of 3 O atoms bonded to In atoms in the upper and lower halves. A plurality of the medium groups are combined to form a large group.
도 8b에 3개의 중그룹으로 구성되는 대그룹을 도시하였다. 또한, 도 8c는 도 8b의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한 것이다.Figure 8b shows a large group consisting of three medium groups. Also, FIG. 8C shows an atomic arrangement when the layer structure of FIG. 8B is observed from the c-axis direction.
여기서, In(6배위 또는 5배위)원자, Zn(4배위)원자, Ga(5배위)원자의 전하는 각각 +3, +2, +3이므로, In원자, Zn원자, 및 Ga원자 중 어느 것을 포함한 소그룹은 전하가 0이다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이다.Here, since the charges of the In (6-coordinate or 5-coordinate) atom, Zn (4-coordinate) atom, and Ga (5-coordinate) atom are +3, +2, and +3, respectively, any of the In atoms, Zn atoms, and Ga atoms The subgroups that contain it have zero charge. Therefore, if these small groups are combined, the total charge of the middle group is always zero.
또한, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 도 8a에 도시된 중그룹으로 구성되는 것에 한정되지 않고, In원자, Ga원자, Zn원자의 배열이 도 8a와 상이한 중그룹이 조합된 대그룹을 구성할 수도 있다.In addition, the heavy groups constituting the In-Ga-Zn-O layered structure are not limited to the heavy groups shown in FIG. 8A, and the arrangements of In atoms, Ga atoms, and Zn atoms are different from those of FIG. 8A. This combined large group may be constituted.
구체적으로는, 도 8b에 도시한 대그룹으로 함으로써, In-Ga-Zn-O계 결정이 얻어진다. 또한, 얻어지는 In-Ga-Zn-O계 층 구조는 조성식 InGaO3(ZnO)n(n은 자연수)으로 나타낼 수 있다.Specifically, an In-Ga-Zn-O-based crystal is obtained by forming large groups as shown in FIG. 8B. In addition, the resulting In-Ga-Zn-O layer structure can be represented by the composition formula InGaO 3 (ZnO) n (n is a natural number).
n=1(InGaZnO4)의 경우에는, 예를 들어, 도 9a에 도시한 결정 구조를 취할 수 있다. 또한, 도 9a에 도시한 결정 구조에서, 도 6b를 사용하여 설명한 바와 같이, Ga원자 및 In원자는 5배위가 되기 때문에, Ga원자가 In원자로 치환된 구조도 취할 수 있다.In the case of n = 1 (InGaZnO 4 ), the crystal structure shown in FIG. 9A can be taken, for example. In addition, in the crystal structure shown in Fig. 9A, as explained with reference to Fig. 6B, Ga atoms and In atoms become 5-coordinated, so a structure in which Ga atoms are substituted with In atoms can also be taken.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들어, 도 9b에 도시한 결정 구조를 취할 수 있다. 또한, 도 9b에 도시한 결정 구조에서, 도 6b를 사용하여 설명한 바와 같이 Ga원자 및 In원자는 5배위가 되기 때문에, Ga원자가 In원자로 치환된 구조도 취할 수 있다.In addition, in the case of n = 2 (InGaZn 2 O 5 ), the crystal structure shown in FIG. 9B can be taken, for example. In addition, in the crystal structure shown in Fig. 9B, as explained with reference to Fig. 6B, the Ga atoms and In atoms are pentagonally coordinated, so a structure in which Ga atoms are substituted with In atoms can also be obtained.
본 발명의 일 형태에 사용하는 트랜지스터를 채널 형성 영역에 CAAC를 포함한 산화물 반도체층이 적용된 구성으로 함으로써, 높은 신뢰성이 기대되므로 바람직하다.When the transistor used in one embodiment of the present invention has a configuration in which an oxide semiconductor layer containing CAAC is applied to the channel formation region, high reliability is expected, so it is preferable.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
100: 트리밍 회로 105: 저항 소자
110: 트랜지스터 115: 단자
120: 트랜지스터 125: 소거 단자
130: 트랜지스터 140: 용량 소자
150: 기억 노드 300: 트리밍 회로
301: 기판 302: 소자 분리 절연층
303: 절연층 304: 절연층
305: 저항 소자 310: 트랜지스터
311: 배선 312: 게이트 절연층
313: 산화물 반도체층 320: 트랜지스터
321: 배선 322: 게이트 절연층
323: 산화물 반도체층 330: 트랜지스터
331: 게이트 전극 332: 배선
335: 배선 340: 용량 소자
341: 배선 351: 배선
352: 배선 353: 배선
413a: 산화물 반도체층 413b: 산화물 반도체층
504: 절연층 505: 절연층
511: 게이트 전극 512: 게이트 절연층
513: 산화물 반도체층 514a: 절연층
514b: 절연층 551: 전극
552: 전극 701: 기판
704: 절연층 705: 절연층
710: 트랜지스터 711: 게이트 전극
712: 게이트 절연층 713: 산화물 반도체층
714a: 절연층 714b: 측벽
751: 전극 752: 전극100: trimming circuit 105: resistance element
110: transistor 115: terminal
120: transistor 125: erase terminal
130: transistor 140: capacitive element
150: memory node 300: trimming circuit
301: substrate 302: element isolation insulating layer
303: insulating layer 304: insulating layer
305: resistance element 310: transistor
311: wiring 312: gate insulating layer
313: oxide semiconductor layer 320: transistor
321: wiring 322: gate insulating layer
323: oxide semiconductor layer 330: transistor
331: gate electrode 332: wiring
335: wiring 340: capacitive element
341: wiring 351: wiring
352: wiring 353: wiring
413a:
504: insulating layer 505: insulating layer
511: gate electrode 512: gate insulating layer
513:
514b: insulating layer 551: electrode
552: electrode 701: substrate
704: insulating layer 705: insulating layer
710: transistor 711: gate electrode
712: gate insulating layer 713: oxide semiconductor layer
714a: insulating
751: electrode 752: electrode
Claims (6)
상기 제 1 도전층 위쪽의 제 1 절연층과,
상기 제 1 절연층 위쪽의 제 1 트랜지스터와,
상기 제 1 절연층 위쪽의 제 2 트랜지스터와,
상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽에 배치된 제 2 도전층과,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽 및 상기 제 2 트랜지스터의 위쪽에 배치된 제 3 도전층과,
상기 제 2 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 또한 상기 제 2 트랜지스터의 위쪽에 배치된 제 4 도전층을 갖고,
상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 채널 형성 영역의 위쪽에 제 1 게이트 전극을 갖고,
상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 채널 형성 영역의 위쪽에 제 2 게이트 전극을 갖고,
상기 제 2 도전층에는 제 1 전원전위가 공급되고,
상기 제 4 도전층에는 제 2 전원전위가 공급되고,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽 및 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽이 용량 소자에 전기적으로 접속되는 반도체 장치에 있어서,
상기 반도체 장치는 상기 제 3 도전층의 전위에 따라 소자의 동작 상태를 제어하는 기능을 갖는, 반도체 장치.a first conductive layer;
a first insulating layer over the first conductive layer;
a first transistor over the first insulating layer;
a second transistor over the first insulating layer;
a second conductive layer electrically connected to either the source or drain of the first transistor and disposed above the first transistor;
electrically connected to the other of the source or drain of the first transistor, electrically connected to one of the source or drain of the second transistor, and disposed above the first transistor and above the second transistor; a third conductive layer;
a fourth conductive layer electrically connected to the other side of the source or drain of the second transistor and disposed above the second transistor;
The first transistor has a first gate electrode above a channel formation region of the first transistor,
the second transistor has a second gate electrode above a channel formation region of the second transistor;
A first power supply potential is supplied to the second conductive layer;
A second power supply potential is supplied to the fourth conductive layer;
In the semiconductor device in which the other of the source or drain of the first transistor and the one of the source or drain of the second transistor are electrically connected to a capacitance element,
The semiconductor device has a function of controlling an operating state of an element according to a potential of the third conductive layer.
상기 제 1 도전층 위쪽의 제 1 절연층과,
상기 제 1 절연층 위쪽의 제 1 트랜지스터와,
상기 제 1 절연층 위쪽의 제 2 트랜지스터와,
상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽에 배치된 제 2 도전층과,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽 및 상기 제 2 트랜지스터의 위쪽에 배치된 제 3 도전층과,
상기 제 2 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 또한 상기 제 2 트랜지스터의 위쪽에 배치된 제 4 도전층을 갖고,
상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 채널 형성 영역의 위쪽에 제 1 게이트 전극을 갖고,
상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 채널 형성 영역의 위쪽에 제 2 게이트 전극을 갖고,
상기 제 2 도전층에는 제 1 전원전위가 공급되고,
상기 제 4 도전층에는 제 2 전원전위가 공급되고,
상기 제 1 게이트 전극에는 제 1 신호가 입력되고,
상기 제 2 게이트 전극에는 제 2 신호가 입력되고,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽 및 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽이 용량 소자에 전기적으로 접속되는 반도체 장치에 있어서,
상기 반도체 장치는 상기 제 3 도전층의 전위에 따라 소자의 동작 상태를 제어하는 기능을 갖는, 반도체 장치.a first conductive layer;
a first insulating layer over the first conductive layer;
a first transistor over the first insulating layer;
a second transistor over the first insulating layer;
a second conductive layer electrically connected to either the source or drain of the first transistor and disposed above the first transistor;
electrically connected to the other of the source or drain of the first transistor, electrically connected to one of the source or drain of the second transistor, and disposed above the first transistor and above the second transistor; a third conductive layer;
a fourth conductive layer electrically connected to the other side of the source or drain of the second transistor and disposed above the second transistor;
The first transistor has a first gate electrode above a channel formation region of the first transistor;
the second transistor has a second gate electrode above a channel formation region of the second transistor;
A first power supply potential is supplied to the second conductive layer;
A second power supply potential is supplied to the fourth conductive layer;
A first signal is input to the first gate electrode;
A second signal is input to the second gate electrode;
In the semiconductor device in which the other of the source or drain of the first transistor and the one of the source or drain of the second transistor are electrically connected to a capacitance element,
The semiconductor device has a function of controlling an operating state of an element according to a potential of the third conductive layer.
상기 제 1 도전층 위쪽의 제 1 절연층과,
상기 제 1 절연층 위쪽의 제 1 트랜지스터와,
상기 제 1 절연층 위쪽의 제 2 트랜지스터와,
상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽에 배치된 제 2 도전층과,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽 및 상기 제 2 트랜지스터의 위쪽에 배치된 제 3 도전층과,
상기 제 2 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 또한 상기 제 2 트랜지스터의 위쪽에 배치된 제 4 도전층을 갖고,
상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 채널 형성 영역의 위쪽에 제 1 게이트 전극을 갖고,
상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 채널 형성 영역의 위쪽에 제 2 게이트 전극을 갖고,
상기 제 2 도전층에는 제 1 전원전위가 공급되고,
상기 제 4 도전층에는 제 2 전원전위가 공급되고,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽 및 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 용량 소자에 전기적으로 접속되는 반도체 장치에 있어서,
상기 반도체 장치는 상기 제 3 도전층의 전위에 따라 소자의 동작 상태를 제어하는 기능을 갖고,
상기 제 1 트랜지스터가 오프 상태이며, 또한 상기 제 2 트랜지스터가 오프 상태인 기간을 갖는, 반도체 장치.a first conductive layer;
a first insulating layer over the first conductive layer;
a first transistor over the first insulating layer;
a second transistor over the first insulating layer;
a second conductive layer electrically connected to either the source or drain of the first transistor and disposed above the first transistor;
electrically connected to the other of the source or drain of the first transistor, electrically connected to one of the source or drain of the second transistor, and disposed above the first transistor and above the second transistor; a third conductive layer;
a fourth conductive layer electrically connected to the other side of the source or drain of the second transistor and disposed above the second transistor;
The first transistor has a first gate electrode above a channel formation region of the first transistor;
the second transistor has a second gate electrode above a channel formation region of the second transistor;
A first power supply potential is supplied to the second conductive layer;
A second power supply potential is supplied to the fourth conductive layer;
In the semiconductor device, the other of the source or drain of the first transistor and the one of the source or drain of the second transistor are electrically connected to a capacitance element,
the semiconductor device has a function of controlling an operating state of an element according to a potential of the third conductive layer;
The semiconductor device having a period in which the first transistor is off and the second transistor is off.
상기 제 1 도전층 위쪽의 제 1 절연층과,
상기 제 1 절연층 위쪽의 제 1 트랜지스터와,
상기 제 1 절연층 위쪽의 제 2 트랜지스터와,
상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽에 배치된 제 2 도전층과,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 또한 상기 제 1 트랜지스터의 위쪽 및 상기 제 2 트랜지스터의 위쪽에 배치된 제 3 도전층과,
상기 제 2 트랜지스터의 소스 또는 드레인의 다른쪽과 전기적으로 접속되고, 또한 상기 제 2 트랜지스터의 위쪽에 배치된 제 4 도전층을 갖고,
상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 채널 형성 영역의 위쪽에 제 1 게이트 전극을 갖고,
상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 채널 형성 영역의 위쪽에 제 2 게이트 전극을 갖고,
상기 제 2 도전층에는 제 1 전원전위가 공급되고,
상기 제 4 도전층에는 제 2 전원전위가 공급되고,
상기 제 1 게이트 전극에는 제 1 신호가 입력되고,
상기 제 2 게이트 전극에는 제 2 신호가 입력되고,
상기 제 1 트랜지스터의 소스 또는 드레인의 다른쪽 및 상기 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 용량 소자에 전기적으로 접속되는 반도체 장치에 있어서,
상기 반도체 장치는 상기 제 3 도전층의 전위에 따라 소자의 동작 상태를 제어하는 기능을 갖고,
상기 제 1 트랜지스터가 오프 상태이며, 또한 상기 제 2 트랜지스터가 오프 상태인 기간을 갖는, 반도체 장치.a first conductive layer;
a first insulating layer over the first conductive layer;
a first transistor over the first insulating layer;
a second transistor over the first insulating layer;
a second conductive layer electrically connected to either the source or drain of the first transistor and disposed above the first transistor;
electrically connected to the other of the source or drain of the first transistor, electrically connected to one of the source or drain of the second transistor, and disposed above the first transistor and above the second transistor; a third conductive layer;
a fourth conductive layer electrically connected to the other side of the source or drain of the second transistor and disposed above the second transistor;
The first transistor has a first gate electrode above a channel formation region of the first transistor;
the second transistor has a second gate electrode above a channel formation region of the second transistor;
A first power supply potential is supplied to the second conductive layer;
A second power supply potential is supplied to the fourth conductive layer;
A first signal is input to the first gate electrode;
A second signal is input to the second gate electrode;
In the semiconductor device, the other of the source or drain of the first transistor and the one of the source or drain of the second transistor are electrically connected to a capacitance element,
the semiconductor device has a function of controlling an operating state of an element according to a potential of the third conductive layer;
The semiconductor device having a period in which the first transistor is off and the second transistor is off.
상기 제 1 트랜지스터의 채널 형성 영역 및 상기 제 2 트랜지스터의 채널 형성 영역은 상기 제 3 도전층과 중첩하는 영역을 갖지 않는, 반도체 장치.According to any one of claims 1 to 4,
The semiconductor device according to claim 1 , wherein a channel formation region of the first transistor and a channel formation region of the second transistor do not have an overlapping region with the third conductive layer.
상기 제 1 트랜지스터의 채널 형성 영역 및 상기 제 2 트랜지스터의 채널 형성 영역은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
According to any one of claims 1 to 4,
The semiconductor device of claim 1 , wherein the channel formation region of the first transistor and the channel formation region of the second transistor contain indium, gallium, and zinc.
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