JP2003264198A - Thin film transistor and electronic apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin film transistor and its manufacturing method with a high throughput without increasing the number of steps in a manufacturing step that needs an alignment in sight for crystallizing a semiconductor layer locally at laser irradiation. <P>SOLUTION: The thin film transistor comprises a gate electrode film layer 100 and a source and drain region film layer 120 on a transparent substrate 10. In the thin film transistor 13, an alignment mark 20 located at the same position as at least one of the gate electrode film layer 100 and the source and drain region film layer 120 and made of the same elemental material as the film layer at the same position. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、薄膜トランジス
タ、薄膜トランジスタを用いた電子機器および結晶化装
置、結晶化方法に関するものであり、特に詳しくは、半
導体装置に於ける結晶化処理を行うに際し、各半導体装
置構成部を正確に位置決め出来る効率的な薄膜トランジ
スタ及び薄膜トランジスタを用いた電子機器を製造する
事が可能な結晶化装置、結晶化方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, an electronic device using the thin film transistor, a crystallization apparatus, and a crystallization method. More specifically, when performing a crystallization process in a semiconductor device, each semiconductor The present invention relates to an efficient thin film transistor capable of accurately positioning a device constituent part, a crystallization device capable of manufacturing an electronic device using the thin film transistor, and a crystallization method.

【０００２】[0002]

【従来の技術】従来より、液晶表示装置、密着イメージ
センサの入出力機器に用いられる半導体装置にはアモル
ファスシリコン薄膜トランジスタ（ＴＦＴ）が用いられ
ていることがよく知られている。2. Description of the Related Art Conventionally, it is well known that an amorphous silicon thin film transistor (TFT) is used in a semiconductor device used for an input / output device of a liquid crystal display device or a contact image sensor.

【０００３】近年情報量の増加による高解像度化の要
求、携帯端末機器等の小型、軽量化に伴う高性能化が進
み、ポリシリコンＴＦＴが注目されている。ポリシリコ
ンＴＦＴはアモルファスシリコンより高移動度であり、
周辺駆動回路までも同一基板上に一体で形成できる特徴
がある。In recent years, the demand for higher resolution due to an increase in the amount of information and the higher performance accompanying the reduction in size and weight of portable terminal devices and the like have advanced, and attention has been paid to polysilicon TFTs. Polysilicon TFT has higher mobility than amorphous silicon,
Even the peripheral drive circuit can be integrally formed on the same substrate.

【０００４】処で、ポリシリコンＴＦＴには作製プロセ
スの最高温度により高温ポリシリコン、低温ポリシリコ
ンに大別される。前者はプロセス最高温度が１０００℃
を越し、後者のプロセス最高温度は６００℃程度以下で
ある。Incidentally, the polysilicon TFT is roughly classified into high temperature polysilicon and low temperature polysilicon according to the maximum temperature of the manufacturing process. The former has a maximum process temperature of 1000 ° C
The maximum process temperature of the latter is about 600 ° C. or lower.

【０００５】高温ポリシリコンは歪み点の高い高価な石
英基板を使用しなければならないのに対し、低温ポリシ
リコンは歪み点の低い安価な無アルカリガラスを使用で
きる。High temperature polysilicon must use an expensive quartz substrate having a high strain point, while low temperature polysilicon can use an inexpensive alkali-free glass having a low strain point.

【０００６】これは活性層となるシリコン膜の結晶化手
段にエキシマレーザ法を用いることで低温プロセスが実
現できるためである。こうして高性能のトランジスタを
安価なガラス基板上に形成させることができる。一般的
にシリコン薄膜の結晶化にはパルスあたり、２００〜５
００ｍＪ／ｃｍ^２程度のエネルギーが必要である。This is because a low temperature process can be realized by using the excimer laser method as a crystallization means of the silicon film which becomes the active layer. Thus, a high-performance transistor can be formed over an inexpensive glass substrate. Generally, 200 to 5 per pulse is used for crystallization of a silicon thin film.
Energy of about 00 mJ / cm ² is required.

【０００７】この照射強度で４００ｘ５００ｍｍ程度の
ガラス基板全面を照射するためには、１ＫＪ／パルス程
度の単位パルス強度が必要であるが、実用的なレーザ光
源は１Ｊ／パルスである。A unit pulse intensity of about 1 KJ / pulse is required to irradiate the entire surface of the glass substrate of about 400 × 500 mm with this irradiation intensity, but a practical laser light source is 1 J / pulse.

【０００８】したがって１５０ｘ０．４ｍｍ程度に整形
されたビームで順次走査することによりレーザ結晶化が
行われる。この場合レーザビーム内において強度プロフ
ァイルが存在し、特に走査方向において結晶化シリコン
膜の特性がばらつくという問題があった。Therefore, laser crystallization is performed by sequentially scanning with a beam shaped to about 150 × 0.4 mm. In this case, there is a problem that the intensity profile exists in the laser beam and the characteristics of the crystallized silicon film vary particularly in the scanning direction.

【０００９】こうした問題の解決策として、局所的にレ
ーザ照射する方法が考えられる。例えば駆動回路一体型
液晶表示装置の場合を考えると高性能の薄膜トランジス
タを必要とする領域は駆動回路領域だけである。この駆
動回路領域だけを局所的にレーザ照射すればよい。As a solution to these problems, a method of locally irradiating a laser is considered. For example, in the case of a liquid crystal display device integrated with a drive circuit, the drive circuit region is the only region requiring a high-performance thin film transistor. Laser irradiation may be locally applied only to this drive circuit region.

【００１０】このような方法は特開平９−２４６５６４
や特開昭６２−１０９２６に開示されている。特に、特
開平９−２４６５６４では駆動回路領域の半導体層をレ
ーザ照射により局所的に結晶化させポリシリコン薄膜ト
ランジスタを形成し、画素スイッチング領域にはアモル
ファス薄膜トランジスタを形成して液晶表示装置を作製
するというものである。Such a method is disclosed in JP-A-9-246564.
And JP-A-62-10926. Particularly, in JP-A-9-246564, a semiconductor layer in a drive circuit region is locally crystallized by laser irradiation to form a polysilicon thin film transistor, and an amorphous thin film transistor is formed in a pixel switching region to manufacture a liquid crystal display device. Is.

【００１１】また均一なビームプロファイルの領域だけ
を素子の形成領域に照射する方法が特開平７−１９３２
４７に開示されている。Further, there is a method of irradiating only a region having a uniform beam profile to a device formation region.
47.

【００１２】これはプレーナ型のＴＦＴにおいて半導体
層と酸化膜を積層させて上層に位置する酸化膜上にレー
ザ照射用のアライメントマークを形成後、このアライメ
ントマークを基準にして均一なビームプロファイル領域
だけを素子形成領域に照射する方法である。This is because, in a planar type TFT, a semiconductor layer and an oxide film are laminated and an alignment mark for laser irradiation is formed on the oxide film located in the upper layer, and only a uniform beam profile region is formed with reference to this alignment mark. Is a method of irradiating the element formation region.

【００１３】アライメントマークを用いて目合わせを行
う方法は精度よく位置決めを行える利点がある。こうし
た利点はトランジスタあるいはデバイスの微細化、小型
化が進むにつれ局所的にレーザ照射する場合に適してい
る。The method of performing alignment using the alignment mark has an advantage of enabling accurate positioning. These advantages are suitable for local laser irradiation as miniaturization and miniaturization of transistors or devices progress.

【００１４】[0014]

【発明が解決しようとする課題】しかし特開平７−１９
３２４７ではアライメントマークを形成するために個別
のパターニング工程を必要としている。それは露光、現
像、エッチング、レジスト剥離、洗浄工程に分けられ、
アライメントマークのみだけを形成するリソグラフィー
用のマスクが増加する。However, Japanese Patent Laid-Open No. 7-19
The 3247 requires a separate patterning process to form the alignment mark. It is divided into exposure, development, etching, resist stripping and cleaning steps,
The number of masks for lithography that forms only alignment marks increases.

【００１５】またマーク形成層である酸化膜を最後にウ
ェット処理などにより除去する必要が生じる。Further, it is necessary to finally remove the oxide film which is the mark forming layer by wet treatment or the like.

【００１６】そのため結晶化させたシリコン膜の表面に
不純物を付着させる原因となり、素子特性に悪影響を与
えやすい。こうした工程では工程数増加によりスループ
ットが低く、かつ、汚染等により劣化を引き起こすトラ
ンジスタ特性を有するトランジスタしか得られないとい
う課題が残される。As a result, impurities are likely to adhere to the surface of the crystallized silicon film, and the device characteristics are likely to be adversely affected. In such a process, there remains a problem that throughput is low due to an increase in the number of processes and only a transistor having transistor characteristics which causes deterioration due to contamination or the like can be obtained.

【００１７】その他、特開平９−１９１１１４号公報に
は、薄膜トランジスタの一般的な製造技術に関して開示
されてはいるが、アラインメントマークを使用した薄膜
トランジスタの製造方法に関しては開示がない。In addition, Japanese Unexamined Patent Publication No. 9-191114 discloses a general manufacturing technique of a thin film transistor, but does not disclose a manufacturing method of a thin film transistor using an alignment mark.

【００１８】又、特開平１０−４１５２３号公報には、
セルフアラインメント方式により絶縁ゲート型半導体装
置を製造する方法に付いて開示されてはいるが、アライ
ンメントマークを使用した薄膜トランジスタの製造方法
に関しては開示がない。Further, Japanese Patent Laid-Open No. 10-41523 discloses that
Although a method of manufacturing an insulated gate semiconductor device by a self-alignment method is disclosed, there is no disclosure of a method of manufacturing a thin film transistor using an alignment mark.

【００１９】更に、特開平１１−８７７２９号公報に
は、パルスレーザーを使用してアニール処理した半導体
層をチャンネル領域に使用した半導体素子の製造方法に
付いて記載されているが、アラインメントマークを使用
した薄膜トランジスタの製造方法に関しては開示がな
い。Further, Japanese Patent Application Laid-Open No. 11-87729 discloses a method of manufacturing a semiconductor device in which a semiconductor layer annealed using a pulse laser is used for a channel region, but an alignment mark is used. There is no disclosure regarding a method of manufacturing the thin film transistor.

【００２０】一方、特許第２７３４３５９号公報には、
薄膜トランジスタ製造方法に付いて記載されており、活
性層の形成後に適宜の保護膜を形成し、当該保護膜にア
ラインメントマークを形成する工程、当該保護膜に形成
された当該アラインメントマークを利用して当該活性層
を結晶化する際のレーザーの位置決めを行う工程、その
後当該アラインメントマークと共に保護膜を除去する工
程が記載されているが、保護膜の形成とアラインメント
マークの形成とが別工程となるので、工数の増加になる
と共に他の半導体装置構成部の形成に際しては更に別の
アラインメントマークを形成する必要があり、経済的な
構成ではない。On the other hand, Japanese Patent No. 2734359 discloses that
Described for the thin film transistor manufacturing method, after forming an appropriate protective film after forming the active layer, the step of forming an alignment mark on the protective film, using the alignment mark formed on the protective film The step of positioning the laser when crystallizing the active layer, then the step of removing the protective film together with the alignment mark is described, but since the formation of the protective film and the formation of the alignment mark are separate steps, As the number of steps is increased, another alignment mark needs to be formed when forming other semiconductor device constituent parts, which is not an economical structure.

【００２１】従って、本発明の目的は、上記した従来技
術の欠点を改良し、局所的に半導体層を結晶化するため
にレーザ照射時に目合わせを必要とする薄膜トランジス
タあるいはそれらを用いた電子機器の製造工程におい
て、工程数を増加させることがないスループットの高い
薄膜トランジスタ及びその製造装置並びにその製造方法
を提供するものであり、更には、イメージセンサ、液晶
表示装置等を含む薄膜トランジスタを用いた電子機器を
提供するものである。Therefore, an object of the present invention is to improve the above-mentioned drawbacks of the prior art and to provide a thin film transistor or an electronic device using the same which requires alignment during laser irradiation to locally crystallize the semiconductor layer. Provided are a thin film transistor having a high throughput that does not increase the number of steps in a manufacturing process, a manufacturing apparatus therefor, and a manufacturing method therefor. Further, an electronic device using a thin film transistor including an image sensor, a liquid crystal display device, and the like is provided. It is provided.

【００２２】[0022]

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。In order to achieve the above-mentioned object, the present invention adopts the technical constitution as described below.

【００２３】即ち、本発明に係る第１の態様としては、
透明基板上に形成され、ゲート電極膜層とソース及びド
レイン領域膜層および当該透明基板を透過して基板側か
ら入射される光がトランジスタの活性層に入射すること
を遮蔽する遮蔽層とで構成された薄膜トランジスタであ
って、当該遮光層と当該活性層とが層間絶縁膜で分離さ
れている構造を有した薄膜トランジスタにおいて、当該
遮光層の配置位置と同一の配置位置に設けられ且つ当該
遮光層の構成材料と同一の構成材料で形成されたアライ
メントマークが設けられている事を特徴とする薄膜トラ
ンジスタであり、当該遮光層と当該活性層とを層間分離
する層間絶縁膜の膜厚が700nm以上であることが好まし
い。That is, as the first aspect of the present invention,
A gate electrode film layer, a source / drain region film layer, and a shielding layer that shields light that is transmitted from the transparent substrate and is incident from the substrate side and is incident on the active layer of the transistor. In the thin film transistor having a structure in which the light shielding layer and the active layer are separated by an interlayer insulating film, the thin film transistor is provided at the same position as the light shielding layer and the light shielding layer A thin film transistor characterized in that an alignment mark formed of the same constituent material as the constituent material is provided, and the film thickness of an interlayer insulating film that separates the light shielding layer and the active layer from each other is 700 nm or more. It is preferable.

【００２４】又、本発明に係る第２の態様としては、透
明基板上に形成され、ゲート電極膜層とソース及びドレ
イン領域膜層および当該透明基板を透過して基板側から
入射される電磁波がトランジスタの配線部に取り込まれ
ることを防止するためのシールド層とからなる薄膜トラ
ンジスタであって、当該シールド層と当該活性層とが層
間絶縁膜で分離されている構造を有した薄膜トランジス
タにおいて、当該シールド層の配置位置と同一の配置位
置に設けられ且つ当該シールド層の構成材料と同一の構
成材料で形成されたアライメントマークが設けられてい
る事を特徴とする薄膜トランジスタであり、当該シール
ド層と当該活性層とを層間分離する層間絶縁膜の膜厚が
700ｎｍ以上であることが好ましい。According to a second aspect of the present invention, an electromagnetic wave formed on a transparent substrate and transmitted through the gate electrode film layer, the source and drain region film layers and the transparent substrate and incident from the substrate side is provided. What is claimed is: 1. A thin film transistor comprising a shield layer for preventing it from being taken into a wiring portion of a transistor, wherein the shield layer and the active layer are separated by an interlayer insulating film. A thin film transistor characterized in that an alignment mark formed at the same arrangement position as that of the shield layer and made of the same constituent material as the constituent material of the shield layer is provided, the shield layer and the active layer. The thickness of the interlayer insulating film that separates
It is preferably 700 nm or more.

【００２５】[0025]

【発明の実施の形態】本発明に係る当該薄膜トランジス
タ、薄膜トランジスタ製造装置、及び薄膜トランジスタ
製造方法は、上記した様な技術構成を採用しているの
で、簡易な構成でありながら、局所的に半導体層を結晶
化するためにレーザ照射時に目合わせを必要とする薄膜
トランジスタあるいはそれらを用いた電子機器の製造工
程において、工程数を増加させることがないスループッ
トの高い且つ安価な薄膜トランジスタを製造出来又その
製造方法が提供されうるものである。BEST MODE FOR CARRYING OUT THE INVENTION Since the thin film transistor, the thin film transistor manufacturing apparatus, and the thin film transistor manufacturing method according to the present invention employ the technical structure as described above, the semiconductor layer is locally formed despite the simple structure. In the manufacturing process of a thin film transistor that requires alignment at the time of laser irradiation for crystallization or in an electronic device manufacturing process using them, it is possible to manufacture a thin film transistor with high throughput that does not increase the number of processes, and a manufacturing method thereof. It can be provided.

【００２６】[0026]

【実施例】以下に、本発明に係る薄膜トランジスタ及び
薄膜トランジスタ製造装置の具体例を図面を参照しなが
ら詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific examples of a thin film transistor and a thin film transistor manufacturing apparatus according to the present invention will be described below in detail with reference to the drawings.

【００２７】即ち、図１（Ａ）及び図１（Ｂ）は、本発
明に係る薄膜トランジスタ１３の一具体例の構成を示す
図であり、図中、透明基板１０上に形成され、ゲート電
極膜層１００とソース及びドレイン領域膜層１２０又は
１２１とから構成された薄膜トランジスタ１３あって、
更に当該ゲート電極膜層１００とソース及びドレイン領
域膜層１２０の少なくとも一方の膜層と同一の配置位置
に設けられ且つ当該一方の膜層の構成材料と同一の構成
材料で形成されたアラインメントマーク２０が設けられ
ている薄膜トランジスタ１３が示されている。That is, FIG. 1A and FIG. 1B are views showing the structure of a specific example of the thin film transistor 13 according to the present invention, in which the gate electrode film is formed on the transparent substrate 10. A thin film transistor 13 comprising a layer 100 and a source / drain region film layer 120 or 121,
Further, the alignment mark 20 is provided at the same position as at least one of the gate electrode film layer 100 and the source / drain region film layer 120, and is made of the same constituent material as that of the one film layer. The thin film transistor 13 provided with is shown.

【００２８】更に、本発明に於いては、他の具体例とし
て、図１（Ｃ）に示す様に、透明基板１０上に形成さ
れ、ゲート電極膜層１００とソース及びドレイン領域膜
層１２０とから構成されたトランジスタであって、且つ
当該透明基板１０を透過して基板側から入射される光が
トランジスタの活性層（チャネル領域）７４に入射する
事を遮蔽する遮光層６０が当該トランジスタ部２と当該
透明基板１０との間に設けられている薄膜トランジスタ
１３において、当該遮光層６０の配置位置と同一の配置
位置に設けられ且つ当該遮光層の構成材料と同一の構成
材料で形成されたアラインメントマーク２０が設けられ
ている薄膜トランジスタである。Further, in another specific example of the present invention, as shown in FIG. 1C, the gate electrode film layer 100 and the source / drain region film layer 120 are formed on the transparent substrate 10. And a light-blocking layer 60 for blocking the light transmitted from the transparent substrate 10 and incident from the substrate side from entering the active layer (channel region) 74 of the transistor. In the thin film transistor 13 provided between the light shielding layer 60 and the transparent substrate 10, an alignment mark provided at the same position as the light shielding layer 60 and made of the same material as the light shielding layer. 20 is a thin film transistor.

【００２９】又、本発明に於ける別の具体例としては、
図１（Ｄ）に示す様に、透明基板１０上に形成され、ゲ
ート電極膜層１００とソース及びドレイン領域膜層１２
０とから構成されたトランジスタ部２であって、且つ当
該透明基板１０を透過して基板側から入射される電磁波
が当該トランジスタ部２の配線部２９０に取り込まれる
事を防止する為のシールド層６１が当該トランジスタ部
２と当該透明基板１０との間に設けられている薄膜トラ
ンジスタ１３において、当該シールド層６１の配置位置
と同一の配置位置に設けられ且つ当該シールド層６１の
構成材料と同一の構成材料で形成されたアラインメント
マーク２０が設けられている薄膜トランジスタ１３であ
る。As another specific example of the present invention,
As shown in FIG. 1D, the gate electrode film layer 100 and the source / drain region film layer 12 are formed on the transparent substrate 10.
And a shield layer 61 for preventing the electromagnetic wave transmitted from the transparent substrate 10 and incident from the substrate side from being taken into the wiring portion 290 of the transistor portion 2. In the thin film transistor 13 provided between the transistor part 2 and the transparent substrate 10, the same constituent material is provided at the same position as the shield layer 61 and the same constituent material as that of the shield layer 61. The thin film transistor 13 is provided with the alignment mark 20 formed in 1.

【００３０】本発明に於ける他の態様としては、上記し
た薄膜トランジスタを使用した電気機器であり、特に詳
しくは、上記した薄膜トランジスタを用いた液晶表示装
置、或いはイメージセンサ等が考えられる。Another aspect of the present invention is an electric device using the above-mentioned thin film transistor, and more specifically, a liquid crystal display device using the above-mentioned thin film transistor, an image sensor or the like can be considered.

【００３１】一方、本発明に於ける更に他の態様として
は、図２に示す様な、光源１、当該光源１から出射され
る光ビーム３０を所望の形状に成形すると共に、当該成
形された光ビーム４を所望の方向に指向させる光路５を
形成するマスク手段６、及び半導体装置構成部７を含む
基板１０を搭載し、当該半導体装置構成部７の所望の部
位を当該光路５に対応せしめる様に移動可能に構成され
た基板移動手段８とから構成された薄膜トランジスタ製
造装置１５であって、当該マスク手段６には、当該半導
体装置構成部７に設けられているアラインメントマーク
２０を検出する為のアラインメントマーク検出手段９が
設けられている薄膜トランジスタ製造装置１５である。On the other hand, as still another embodiment of the present invention, as shown in FIG. 2, the light source 1 and the light beam 30 emitted from the light source 1 are shaped into a desired shape and the shaped. A mask means 6 for forming an optical path 5 for directing the light beam 4 in a desired direction and a substrate 10 including a semiconductor device component 7 are mounted, and a desired portion of the semiconductor device component 7 is made to correspond to the optical path 5. In order to detect the alignment mark 20 provided in the semiconductor device constituting section 7, the thin film transistor manufacturing apparatus 15 is composed of the substrate moving means 8 configured to be movable as described above. The thin film transistor manufacturing apparatus 15 is provided with the alignment mark detecting means 9.

【００３２】本発明に係る当該薄膜トランジスタ製造装
置１５に於いては、当該マスク手段６は、当該光源１か
ら出射される光ビーム３０の断面積よりも小さな断面積
を有する一つ若しくは複数種の成形光ビーム４を形成す
る為の一つ若しくは複数個のマスクパターン４０を有し
ている事が望ましい。In the thin film transistor manufacturing apparatus 15 according to the present invention, the mask means 6 has one or a plurality of types of molding having a cross-sectional area smaller than the cross-sectional area of the light beam 30 emitted from the light source 1. It is desirable to have one or a plurality of mask patterns 40 for forming the light beam 4.

【００３３】更に、本具体例に係る当該薄膜トランジス
タ製造装置１５に於いては、当該マスク手段６に於ける
当該アラインメントマーク検出手段９には、更に画像処
理手段１６が対応して設けられている事も好ましい。Further, in the thin film transistor manufacturing apparatus 15 according to this example, the alignment mark detecting means 9 in the mask means 6 is further provided with an image processing means 16. Is also preferable.

【００３４】尚、図２中、５０として示されている部分
は、当該成形された成形光ビーム４の照射範囲を示すも
のである。In FIG. 2, the portion indicated by 50 indicates the irradiation range of the shaped light beam 4 thus shaped.

【００３５】又、本発明に係る当該薄膜トランジスタ製
造装置１５に於いては、当該マスク手段６により形成さ
れる当該所望の光路５と当該半導体装置構成部７に於け
る所望の部位との位置合わせ操作は、当該基板上に設け
られている当該半導体装置構成部７に設けられているア
ラインメントマーク２０を参照して実行されるものであ
る。Further, in the thin film transistor manufacturing apparatus 15 according to the present invention, the alignment operation between the desired optical path 5 formed by the mask means 6 and the desired portion in the semiconductor device constituting section 7 is performed. Is executed with reference to the alignment mark 20 provided on the semiconductor device component 7 provided on the substrate.

【００３６】更に詳細に説明するならば、本発明に於い
ては、当該マスク手段６により形成される当該所望の光
路５と当該半導体装置構成部７に於ける所望の部位との
位置合わせ操作は、当該マスク手段６に設けられている
当該アラインメントマーク検出手段９と当該半導体装置
構成部７に設けられているアラインメントマーク２０と
を一致させる様に制御するものである。More specifically, in the present invention, the alignment operation between the desired optical path 5 formed by the mask means 6 and the desired portion in the semiconductor device component 7 is performed. The alignment mark detecting means 9 provided on the masking means 6 and the alignment mark 20 provided on the semiconductor device constituting section 7 are controlled so as to coincide with each other.

【００３７】その為、本発明に於いては、当該マスク手
段６に設けられている当該アラインメントマーク検出手
段９と当該半導体装置構成部７に設けられているアライ
ンメントマーク２０とを一致させる様に当該基板移動手
段８に接続された制御手段１７を制御する様に構成され
ている事が望ましい。Therefore, in the present invention, the alignment mark detecting means 9 provided in the mask means 6 and the alignment mark 20 provided in the semiconductor device constituting section 7 are matched with each other. It is desirable that the control means 17 connected to the substrate moving means 8 is controlled.

【００３８】より具体的には、当該制御手段１７は、当
該基板移動手段８を直接駆動制御する第１の制御手段１
８、当該アラインメントマーク検出手段９に接続されて
いる当該画像処理手段１６からの入力情報を分析して所
定の制御情報を出力する第２の制御手段１９及び当該光
源１を駆動制御する第３の制御手段２１、更には当該各
制御手段を総合的に駆動制御する中央演算手段（ＣＰ
Ｕ）２２とから構成されていることが好ましい。More specifically, the control means 17 is a first control means 1 for directly driving and controlling the substrate moving means 8.
8. Second control means 19 for analyzing input information from the image processing means 16 connected to the alignment mark detection means 9 and outputting predetermined control information, and third control means for driving and controlling the light source 1. The control means 21 and further the central processing means (CP) for comprehensively controlling the driving of the control means.
U) 22.

【００３９】又、本発明に於ける当該半導体装置構成部
７の任意の部位に形成されている当該アラインメントマ
ーク２０は、当該半導体装置を形成する工程に於いて、
一つの構成部の形成処理と同時に形成されたものである
事が望ましい。Further, the alignment mark 20 formed at an arbitrary portion of the semiconductor device constituting portion 7 in the present invention is the same as that in the step of forming the semiconductor device.
It is desirable that it is formed at the same time as the formation processing of one component.

【００４０】上記した様に、本発明は、薄膜トランジス
タおよび薄膜トランジスタを用いた液晶ディスプレイ、
イメージセンサ、プリンタヘッド、メモリーなどの電子
機器およびその製造方法に関する。特にエキシマレーザ
アニールによる結晶性半導体層を用いた薄膜半導体装置
において、基板にレーザ照射の位置決めをする際に用い
るレーザ照射用アライメントマークの形成とそれを用い
た位置合わせ方法に関する。As described above, the present invention provides a thin film transistor and a liquid crystal display using the thin film transistor,
The present invention relates to an electronic device such as an image sensor, a printer head, and a memory, and a manufacturing method thereof. Particularly, in a thin film semiconductor device using a crystalline semiconductor layer by excimer laser annealing, it relates to formation of a laser irradiation alignment mark used when positioning laser irradiation on a substrate and a positioning method using the same.

【００４１】つまり、上記した説明から明らかな様に、
本発明に於ける具体例としては、透明基板上に形成さ
れ、かつ上記基板を透過して基板側から入射される光を
遮蔽するための遮光層６０を有する薄膜トランジスタ１
３において、上記遮光層６０と同時に形成されたアライ
メントマーク２０を有し、上記薄膜トランジスタ１３の
チャネル領域、ソースドレイン領域１２０の全体あるい
はその一部が、上記アライメントマーク２０を参照して
レーザ照射されて形成された半導体膜から構成されてな
る薄膜トランジスタを作製する。That is, as is clear from the above description,
As a specific example of the present invention, a thin film transistor 1 which is formed on a transparent substrate and has a light shielding layer 60 for shielding the light transmitted through the substrate and incident from the substrate side.
3, the alignment mark 20 is formed at the same time as the light-shielding layer 60, and the channel region of the thin film transistor 13 or the whole or part of the source / drain region 120 is irradiated with laser by referring to the alignment mark 20. A thin film transistor including the formed semiconductor film is manufactured.

【００４２】また絶縁基板上に形成され、かつ上記基板
を透過して基板側から入射される電磁波を遮蔽するため
のシールド層６１を有する薄膜トランジスタ１３におい
て、上記シールド層６１と同時に形成されたアライメン
トマーク２０を有し、上記薄膜トランジスタのチャネル
領域、ソースドレイン領域１２０の全体あるいはその一
部が、上記アライメントマーク２０を参照してレーザ照
射された半導体膜からなる薄膜トランジスタを作製す
る。Further, in the thin film transistor 13 formed on the insulating substrate and having the shield layer 61 for shielding the electromagnetic wave transmitted through the substrate and incident from the substrate side, the alignment mark formed at the same time as the shield layer 61. A thin film transistor having a channel region and a source / drain region 120 of the thin film transistor, which includes the semiconductor film 20, is formed by laser irradiation with reference to the alignment mark 20.

【００４３】さらに透明基板上に形成され、かつ上記基
板を透過して基板側から入射される光を遮蔽するための
遮光層６１を有する薄膜トランジスタ１３において、上
記遮光層と同時に形成されたアライメントマークを有
し、上記薄膜トランジスタのチャネル領域、ソースドレ
イン領域の全体あるいはその一部が、上記アライメント
マークを参照してレーザ照射された半導体膜からなる薄
膜トランジスタを用いて液晶表示装置１３’を作製する
事も可能である。Further, in the thin film transistor 13 formed on the transparent substrate and having the light shielding layer 61 for shielding the light transmitted through the substrate and incident from the substrate side, the alignment mark formed at the same time as the light shielding layer is provided. It is also possible to fabricate the liquid crystal display device 13 'using a thin film transistor having a semiconductor film in which the channel region and the source / drain region of the thin film transistor are wholly or partially irradiated with laser with reference to the alignment mark. Is.

【００４４】或いは、絶縁基板上に形成され、かつ上記
基板を透過して基板側から入射される電磁波を遮蔽する
ためのシールド層および光を遮蔽するための遮光層を有
する薄膜トランジスタにおいて、上記シールド層および
遮光層と同時に形成されたアライメントマークを有し、
上記薄膜トランジスタのチャネル領域、ソースドレイン
領域の全体あるいはその一部が、上記アライメントマー
クを参照してレーザ照射された半導体膜からなる薄膜ト
ランジスタを用いた薄膜トランジスタを用いてイメージ
センサを作製する。Alternatively, in the thin film transistor formed on an insulating substrate and having a shield layer for shielding an electromagnetic wave transmitted through the substrate and incident from the substrate side, and a light shielding layer for shielding light, the shield layer And an alignment mark formed at the same time as the light shielding layer,
An image sensor is manufactured using a thin film transistor using a thin film transistor in which the channel region and the source / drain region of the thin film transistor are wholly or partly formed by laser irradiation with reference to the alignment mark.

【００４５】同様に、絶縁基板上に形成され、かつ基板
側にソースドレイン電極を有する薄膜トランジスタにお
いて、上記ソースドレイン電極と同時に形成されたアラ
イメントマークを有し、上記薄膜トランジスタのチャネ
ル領域、ソースドレイン領域の全体あるいはその一部
が、上記アライメントマークを参照してレーザ照射され
た半導体膜からなる薄膜トランジスタを作製する。Similarly, in a thin film transistor formed on an insulating substrate and having a source / drain electrode on the substrate side, an alignment mark formed at the same time as the source / drain electrode is formed, and a channel region and a source / drain region of the thin film transistor are formed. A thin film transistor, which is wholly or partially formed of a semiconductor film irradiated with laser, is manufactured with reference to the alignment mark.

【００４６】又、絶縁基板上に形成され、かつ基板側に
ゲート電極を有する薄膜トランジスタにおいて、上記ソ
ースドレイン電極と同時に形成されたアライメントマー
クを有し、上記薄膜トランジスタのチャネル領域、ソー
スドレイン領域の全体あるいはその一部が、上記アライ
メントマークを参照してレーザ照射された半導体膜から
なる薄膜トランジスタを作製する等の具体例が実現可能
である。In a thin film transistor formed on an insulating substrate and having a gate electrode on the substrate side, an alignment mark formed at the same time as the source / drain electrode is provided, and the entire channel region or source / drain region of the thin film transistor or It is possible to realize a specific example in which a thin film transistor including a semiconductor film, a part of which is irradiated with a laser, is manufactured with reference to the alignment mark.

【００４７】一方、本発明に於いては、以上の説明から
明らかな様に、以下の様な利点が考えられる。即ち、薄
膜トランジスタの作製工程において遮光層およびシール
ド層およびソースドレイン電極層およびゲート電極層と
同時にアライメントマークを形成することで、工程数を
削減できる。On the other hand, in the present invention, as is clear from the above description, the following advantages can be considered. That is, the number of steps can be reduced by forming the alignment mark at the same time as the light-blocking layer, the shield layer, the source / drain electrode layer, and the gate electrode layer in the manufacturing process of the thin film transistor.

【００４８】また遮光層およびシールド層とアライメン
トマークを同時に形成する方法ではアライメントマーク
を絶縁膜で層間分離することでパターニング工程などで
半導体膜表面を汚染させることがない。Further, in the method of simultaneously forming the light-shielding layer and the shield layer and the alignment mark, the alignment mark is separated by the insulating film so that the surface of the semiconductor film is not contaminated in the patterning process or the like.

【００４９】またレーザ結晶化後の半導体膜上に直ちに
ゲート酸化膜を全面に堆積させることで汚染の無いＭＯ
Ｓ界面を形成することができる。Further, by immediately depositing the gate oxide film on the entire surface of the semiconductor film after the laser crystallization, MO without contamination can be obtained.
An S interface can be formed.

【００５０】こうして工程数を増加させることなく、ま
た半導体膜表面を汚染するこがない薄膜トランジスタあ
るいはその薄膜トランジスタを用いた液晶表示装置、イ
メージセンサなどの電子機器を製造すること可能であ
る。Thus, it is possible to manufacture an electronic device such as a thin film transistor or a liquid crystal display device and an image sensor using the thin film transistor which does not contaminate the surface of the semiconductor film without increasing the number of steps.

【００５１】以下に、上記した本発明に係る各具体例の
構成をより詳細に図面を参照しながら説明する。The structure of each specific example according to the present invention will be described below in more detail with reference to the drawings.

【００５２】即ち、先ず、図１（Ｃ）に示す本発明に係
る第１の具体例に係る薄膜トランジスタ１３の製造方法
の一例を図２、図３、図４および図５を用いて説明す
る。That is, first, an example of a method of manufacturing the thin film transistor 13 according to the first specific example of the present invention shown in FIG. 1C will be described with reference to FIGS. 2, 3, 4, and 5.

【００５３】第１の実施の形態はレーザ照射用アライメ
ントマーク２０を液晶表示装置１３’に用いる遮光層６
０と同じ層で同時にパターニングする方法である。In the first embodiment, the light shielding layer 6 in which the alignment mark 20 for laser irradiation is used in the liquid crystal display device 13 '.
This is a method of simultaneously patterning the same layer as 0.

【００５４】図３〜図５は液晶表示装置１３’の作製を
示す工程断面図、図２はレーザ照射時の目合わせ方法を
示す模式図、図６はレーザ照射用アライメントマークと
レーザ照射部側アライメントマークのパターン形状を示
す平面図である。3 to 5 are sectional views showing steps of manufacturing the liquid crystal display device 13 ', FIG. 2 is a schematic view showing a method of alignment during laser irradiation, and FIG. 6 is a laser irradiation alignment mark and a laser irradiation portion side. It is a top view which shows the pattern shape of an alignment mark.

【００５５】以下に本具体例に係る当該薄膜トランジス
タ１３の製造方法の各主要工程について図３〜図５を用
いて説明する。The main steps of the method of manufacturing the thin film transistor 13 according to this example will be described below with reference to FIGS.

【００５６】まず図３（ａ）に示す様に無アルカリガラ
スの基板１０上に基板表面からの汚染拡散防止用の酸化
シリコン膜を減圧熱ＣＶＤ法で、シランガス（Ｓｉ
Ｈ_４）５０ｓｃｃｍ、酸素ガス（Ｏ_２）５００ｓｃｃｍ
の流量でチャンバー内に均一になるように導入し、３０
０ｎｍの膜厚で堆積してカバー絶縁膜１１とする。First, as shown in FIG. 3A, a silicon oxide film for preventing the diffusion of contamination from the substrate surface is formed on a substrate 10 made of non-alkali glass by a low pressure thermal CVD method using silane gas (Si).
H ₄ ) 50 sccm, oxygen gas (O ₂ ) 500 sccm
At a flow rate of
The cover insulating film 11 is deposited with a film thickness of 0 nm.

【００５７】成膜条件は、成膜温度４００℃、成膜圧力
２００ｍｔｏｒｒとした。また基板１０はソーダライム
ガラス、石英などを用いてもよく、カバー絶縁膜は透明
性を有する絶縁材料であれば、窒化シリコン膜、酸化窒
化シリコン膜などでもよい。またカバー絶縁膜１１は減
圧熱ＣＶＤ法でなくても、シラン、酸素等によるプラズ
マＣＶＤ法、ＴＥＯＳを原料としたプラズマＣＶＤ法あ
るいは常圧ＣＶＤ法（以下ＴＥＯＳＣＶＤと称す）を用
いることでもよい。さらに膜厚は１００ｎｍから１００
０ｎｍ程度の範囲で堆積することでもよい。The film forming conditions were a film forming temperature of 400 ° C. and a film forming pressure of 200 mtorr. The substrate 10 may be made of soda lime glass, quartz, or the like, and the cover insulating film may be a silicon nitride film, a silicon oxynitride film, or the like as long as it is an insulating material having transparency. Further, the cover insulating film 11 may be formed by a plasma CVD method using silane, oxygen or the like, a plasma CVD method using TEOS as a raw material, or a normal pressure CVD method (hereinafter referred to as TEOSCVD) instead of the low pressure thermal CVD method. Furthermore, the film thickness is 100 nm to 100
It may be deposited in the range of about 0 nm.

【００５８】次に図３（ｂ）に示すようにスパッタ法を
用いてタングステンシリサイドを１７５ｎｍで堆積した
後、薄膜トランジスタ素子を遮光する為の遮光層６０と
レーザ照射用アライメントマーク２０をそれぞれ所望の
パターンで１回のパターニングで形成する。Next, as shown in FIG. 3B, tungsten silicide is deposited to a thickness of 175 nm by a sputtering method, and then a light shielding layer 60 for shielding the thin film transistor element and a laser irradiation alignment mark 20 are respectively formed into desired patterns. Are formed by patterning once.

【００５９】遮光層６０を形成させる材料は高融点金属
であるモリブデン、タングステン、チタン、あるいはそ
れらのシリサイド膜であることが望ましいが、トランジ
スタを十分に遮光できる材料と膜厚を選択してよい。The material for forming the light shielding layer 60 is preferably a refractory metal such as molybdenum, tungsten, titanium, or a silicide film thereof, but a material and a film thickness that can sufficiently shield the transistor may be selected.

【００６０】またレーザ照射用アライメントマークにお
いても目合わせが行えるパターンが得られる材料であれ
ば何でもよい。Any material can be used as long as it can obtain a pattern that can be aligned even for the laser irradiation alignment mark.

【００６１】その後に、図３（ｃ）に示すように、ＴＥ
ＯＳを原料に用いたプラズマＣＶＤ法を用いて酸化シリ
コン膜を１０００ｎｍの膜厚で層間膜１２とする。ＴＥ
ＯＳＣＶＤ法を用いた酸化シリコン膜の成膜はＴＥＯＳ
３００ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ_２ ６０００
ｓｃｃｍ、成膜温度４１０℃、成膜圧力１７０ＰａＲＦ
投入電力１５００Ｗの条件で行う。After that, as shown in FIG.
A silicon oxide film having a thickness of 1000 nm is formed as the interlayer film 12 by a plasma CVD method using OS as a raw material. TE
TEOS is used to form a silicon oxide film using the OSCVD method.
300 sccm, He100 sccm, O ₂ 6000
sccm, film forming temperature 410 ° C., film forming pressure 170 PaRF
It is performed under the condition of input power of 1500 W.

【００６２】また層間膜１２は７００ｎｍから１０００
ｎｍ程度の範囲の膜厚で堆積することでもよく、シラ
ン、酸素、一酸化窒素等を用いたプラズマＣＶＤ法や減
圧熱ＣＶＤ法あるいは常圧ＣＶＤ法を用いてもよい。材
料は酸化シリコン膜でなくても窒化シリコン膜、酸化窒
化シリコン膜などを用いることでもよい。The thickness of the interlayer film 12 is from 700 nm to 1000 nm.
It may be deposited with a film thickness in the range of about nm, or may be a plasma CVD method using silane, oxygen, nitric oxide or the like, a low pressure thermal CVD method or a normal pressure CVD method. The material may be a silicon nitride film, a silicon oxynitride film, or the like instead of the silicon oxide film.

【００６３】その後に減圧熱ＣＶＤ法を用いて成膜温度
４５０℃、ジシラン（Ｓｉ_２ Ｈ_６）２００ｓｃｃｍ、
成膜圧力１５０ｍｔｏｒｒの条件で７５ｎｍの膜厚で堆
積し、トランジスタの活性層として用いるシリコン膜７
０を形成する。Thereafter, a low pressure thermal CVD method is used to form a film at a temperature of 450 ° C., disilane (Si ₂ H ₆ ) 200 sccm,
A silicon film 7 deposited as a transistor active layer with a film thickness of 75 nm under a film forming pressure of 150 mtorr.
Form 0.

【００６４】シリコン膜７０は減圧熱ＣＶＤ法であるた
め図３（ｃ）に示す様に基板全体に堆積することとな
る。Since the silicon film 70 is formed by the low pressure thermal CVD method, it is deposited on the entire substrate as shown in FIG. 3 (c).

【００６５】あるいはジボランとジシランの混合ガスを
用いることで、トランジスタ閾値の制御を目的とするシ
リコン膜とすることができ、ｐチャンネル、ｎチャンネ
ルのトランジスタの特性をゲート電圧零ボルト付近で対
称にすることが可能となる。こうした構成はＣ−ＭＯＳ
回路で有効である。またジボラン／ジシランのガス濃度
比はジシランガス、ジボランガスの両方あるいはどちら
か一つのガス流量を変化させて０．１から１００ｐｐｍ
程度で制御する。またシリコン膜はプラズマＣＶＤ法や
スパッタ法などを用いた結晶膜、非晶質膜のでもよく、
ジボラン（Ｂ_２Ｈ_６）などの不純物を導入しない膜であ
ってもよい。その後に図３（ｄ）に示す様にレーザ照射
用アライメントマーク２０を基準に目合わせを行う。目
合わせの方法については後に述べる。Alternatively, by using a mixed gas of diborane and disilane, a silicon film for controlling the transistor threshold value can be obtained, and the characteristics of the p-channel and n-channel transistors are made symmetrical in the vicinity of the gate voltage of 0 volt. It becomes possible. This structure is C-MOS
Effective in the circuit. The diborane / disilane gas concentration ratio is 0.1 to 100 ppm by changing the gas flow rate of disilane gas and / or diborane gas.
Control by degree. Further, the silicon film may be a crystalline film or an amorphous film using a plasma CVD method or a sputtering method,
It may be a film in which impurities such as diborane (B ₂ H ₆ ) are not introduced. After that, as shown in FIG. 3D, alignment is performed with reference to the laser irradiation alignment mark 20. The method of alignment will be described later.

【００６６】目合わせを行った後、ＸｅＣｌ（３０８ｎ
ｍ）のエキシマレーザアニール法を用い３５０ｍＪ／ｃ
ｍ^２（１０ｓｈｏｔ／ｐｏｉｎｔ）の照射エネルギーで
レーザ照射８０を行い、結晶化シリコン膜７１とさせる
（図３（ｄ））。After performing the alignment, XeCl (308n
m) using the excimer laser annealing method of 350 mJ / c
Laser irradiation 80 is performed with an irradiation energy of m ² (10 shot / point) to form a crystallized silicon film 71 (FIG. 3D).

【００６７】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。The irradiation energy varies depending on the film thickness of the silicon film, and the irradiation energy required for crystallization may be appropriately selected according to the film thickness of the silicon film.

【００６８】またレーザはＫｒＦ（２４８ｎｍ）のエキ
シマレーザを用いてもよい。The laser may be an excimer laser of KrF (248 nm).

【００６９】次に結晶化シリコン膜７１にパターニング
を行い、ドライエッチング法を用いて島状に加工し、図
４（ｅ）に示すように島状シリコン膜７２とする。Next, the crystallized silicon film 71 is patterned and processed into an island shape by dry etching to form an island-shaped silicon film 72 as shown in FIG.

【００７０】その後にＴＥＯＳを原料としたプラズマＣ
ＶＤ法を用い、ＴＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓ
ｃｃｍ、Ｏ_２ ６０００ｓｃｃｍ、成膜温度４１０℃、
成膜圧力１７０Ｐａ ＲＦ投入電力１５００Ｗの条件で
酸化シリコン膜を１００ｎｍで堆積し、ゲート絶縁膜９
０を形成する。After that, plasma C using TEOS as a raw material
TEOS300sccm, He100s using VD method
ccm, O ₂ 6000 sccm, film forming temperature 410 ° C.,
A silicon oxide film is deposited to a thickness of 100 nm under the conditions of a film forming pressure of 170 Pa and an RF input power of 1500 W, and the gate insulating film 9 is formed.
Form 0.

【００７１】ゲート絶縁膜９０はＴＥＯＳを原料とした
常圧ＣＶＤ法でも、シラン、酸素等を用いた減圧熱ＣＶ
Ｄ法あるいはプラズマＣＶＤ法を用いて形成することで
もよい。The gate insulating film 90 can be formed by using the TEOS as a raw material under the atmospheric pressure CVD method, and the reduced pressure thermal CV using silane, oxygen or the like.
It may be formed by using the D method or the plasma CVD method.

【００７２】その後に図４（ｆ）に示すように、タング
ステンシリサイドをスパッタ法で１００ｎｍの膜厚で堆
積し、パターニング後ゲート電極１００とする。After that, as shown in FIG. 4F, tungsten silicide is deposited to a thickness of 100 nm by a sputtering method to form a gate electrode 100 after patterning.

【００７３】当該ゲート電極１００は高融点金属やそれ
らのシリサイド膜を用いることが望ましいが低抵抗の配
線材料であれば、高融点金属でなくてもよい。It is desirable to use a high melting point metal or a silicide film thereof for the gate electrode 100, but it is not necessary to use a high melting point metal as long as it is a wiring material having a low resistance.

【００７４】その後に図４（ｇ）に示すように、ゲート
電極１００をマスクとし、イオンドーピング法を用いて
リン、砒素などの不純物イオン１１１を導入する。その
後に不純物活性化の為の熱処理を行いソースドレイン領
域１２０を形成する。この時ゲート電極１００下部では
チャネル領域７４となる。After that, as shown in FIG. 4G, with the gate electrode 100 as a mask, impurity ions 111 such as phosphorus and arsenic are introduced by an ion doping method. After that, heat treatment for activating impurities is performed to form the source / drain regions 120. At this time, a channel region 74 is formed below the gate electrode 100.

【００７５】その後に図４（ｈ）に示すように、ＴＥＯ
Ｓを原料としたプラズマＣＶＤ法を用い、ＴＥＯＳ３０
０ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ_２ ６０００ｓｃ
ｃｍ、成膜温度４１０℃、成膜圧力１７０Ｐａ ＲＦ投
入電力１５００Ｗの条件で酸化シリコン膜を３００ｎｍ
で堆積し層間絶縁膜１３０を形成する。After that, as shown in FIG.
Using the plasma CVD method using S as a raw material, TEOS30
0sccm, He100sccm, O ₂ 6000sc
cm, film formation temperature 410 ° C., film formation pressure 170 Pa, RF input power 1500 W, silicon oxide film 300 nm
Then, the interlayer insulating film 130 is formed.

【００７６】その後にソースドレイン領域１２０とゲー
ト電極１００上にドライエッチング法を用いてコンタク
トホール１４０を形成させる。After that, a contact hole 140 is formed on the source / drain region 120 and the gate electrode 100 by using a dry etching method.

【００７７】次に図５（ｉ）に示すように、アルミニウ
ムをスパッタ法にて堆積させ、パターニングを行い配線
電極１５０を形成する。Next, as shown in FIG. 5 (i), aluminum is deposited by sputtering and patterned to form the wiring electrode 150.

【００７８】こうして周辺駆動回路用のトランジスタ部
１６０と、表示電極用トランジスタ部１６１とからなる
薄膜トランジスタ１３が完成する。Thus, the thin film transistor 13 including the transistor portion 160 for the peripheral driving circuit and the transistor portion 161 for the display electrode is completed.

【００７９】次に平坦化と層間分離を目的とし、スピン
コート溶剤を基板に滴下後、回転させて、基板上に均一
に１μｍの膜厚で塗布を行う。その後に焼成を窒素中に
おいて炉内温度３００℃で１時間行う。Next, for the purpose of planarization and interlayer separation, a spin coating solvent is dropped on the substrate and then rotated to apply a uniform film thickness of 1 μm on the substrate. After that, firing is performed in nitrogen at a furnace temperature of 300 ° C. for 1 hour.

【００８０】焼成終了後は徐々に冷却させて、層間分離
膜１７０とする。層間分離膜にはシラン、酸素等を用い
たプラズマＣＶＤ法やＴＥＯＳを原料としたプラズマＣ
ＶＤ法あるいは常圧ＣＶＤ法などを用いてもよく、酸化
シリコン膜や窒化シリコン膜などの材料であってもよ
い。After the firing is completed, the layer is gradually cooled to form the interlayer separation film 170. For the interlayer separation film, a plasma CVD method using silane, oxygen or the like or a plasma C using TEOS as a raw material
A VD method, an atmospheric pressure CVD method, or the like may be used, or a material such as a silicon oxide film or a silicon nitride film may be used.

【００８１】次にドライエッチング法を用いて表示電極
スイッチング用のトランジスタ部１６１の配線電極１５
０に対して表示電極用コンタクトホール１８０を形成す
る。Next, the wiring electrode 15 of the transistor portion 161 for switching the display electrode is formed by using the dry etching method.
A display electrode contact hole 180 is formed for 0.

【００８２】次にＩＴＯ膜をスパッタ法を用いて堆積さ
せ、パターニング後、表示電極１９０とさせる。その後
に、減圧熱ＣＶＤ法で堆積した基板１０の裏面に堆積し
ているシリコン膜をドライエッチング法で除去し、図５
（ｊ）に示すように、液晶表示装置１３’が完成する。Next, an ITO film is deposited by a sputtering method, and after patterning, it is used as a display electrode 190. After that, the silicon film deposited on the back surface of the substrate 10 deposited by the low pressure thermal CVD method is removed by the dry etching method.
As shown in (j), the liquid crystal display device 13 'is completed.

【００８３】次にレーザ照射時の目合わせの方法につい
て図２に示す模式図を用いて説明する。図２はレーザ照
射装置の一部を示した模式図で、その主用構成は基板１
０を載せるためのステージを構成する基板移動手段８と
その上部に位置するマスク部６とアライメントマークを
検出する画像処理手段１６の一例であるＣＣＤカメラか
ら成る。Next, a method of alignment during laser irradiation will be described with reference to the schematic diagram shown in FIG. FIG. 2 is a schematic view showing a part of the laser irradiation device, and the main constitution is the substrate 1.
It is composed of a substrate moving means 8 which constitutes a stage for mounting 0, a mask portion 6 located above it, and a CCD camera which is an example of an image processing means 16 for detecting an alignment mark.

【００８４】マスク部６にはレーザ照射部側アライメン
トマーク９とマスクスリット部４０を有する。またレー
ザ照射部側アライメントマーク９の上部にアライメント
マークの一致を検出するためのＣＣＤカメラ１６が設置
されている。The mask portion 6 has a laser irradiation portion side alignment mark 9 and a mask slit portion 40. Further, a CCD camera 16 for detecting the matching of the alignment marks is installed above the alignment mark 9 on the laser irradiation side.

【００８５】まず、レーザ照射部側アライメントマーク
９を予めマスク部６内に形成させ、その位置は基板１０
上に形成される半導体装置構成部７上に形成するレーザ
照射用アライメントマーク２０と対応させた位置とす
る。First, the laser irradiation portion side alignment mark 9 is formed in advance in the mask portion 6, and its position is set on the substrate 10.
The position is made to correspond to the laser irradiation alignment mark 20 formed on the semiconductor device forming portion 7 formed above.

【００８６】基板移動手段を構成するステージ８上に載
せられた基板１０は、当該基板上に形成された半導体装
置構成部７に於けるレーザ照射用アライメントマーク２
０とレーザ照射部側アライメントマーク９が重なるよう
に当該画像処理手段１６でアライメントマークを検出し
て目合わせを行う。The substrate 10 placed on the stage 8 which constitutes the substrate moving means has the laser irradiation alignment mark 2 in the semiconductor device forming section 7 formed on the substrate.
The alignment mark is detected by the image processing means 16 so that 0 and the laser irradiation part side alignment mark 9 overlap each other.

【００８７】又、当該マスク部６も必要により移動しう
る様に構成されていても良い。特に、マスク部６に複数
個のマスクパターンが形成されている場合に、当該複数
個のマスクパターンの中から選択された一つのマスクパ
ターンを迅速に当該半導体装置構成部７の所定の位置に
移動させる様にする場合に効果がある。Further, the mask portion 6 may also be constructed so that it can move if necessary. In particular, when a plurality of mask patterns are formed on the mask portion 6, one mask pattern selected from the plurality of mask patterns is quickly moved to a predetermined position of the semiconductor device constituting portion 7. It is effective when you do.

【００８８】目合わせの際の位置調整はステージ８の移
動操作で行う。またその際、基板１０はステージ８上で
容易にずれないように真空吸着で固定させておく。The position adjustment at the time of alignment is performed by moving the stage 8. At that time, the substrate 10 is fixed by vacuum suction so as not to be easily displaced on the stage 8.

【００８９】次にレーザ照射部側アライメントマーク９
とレーザ照射用アライメントマーク２０のパターン形状
について説明する。Next, the laser irradiation portion side alignment mark 9
The pattern shape of the laser irradiation alignment mark 20 will be described.

【００９０】レーザ照射用アライメントマーク２０の形
状は図６（ａ）に示すような十字パターンを設け、レー
ザ照射部側アライメントマーク９は図６（ｂ）に示すよ
うな十字を挟みこみこむような形状とする。画像処理手
段１６の例えばＣＣＤカメラでレーザ照射部側アライメ
ントマーク９とレーザ照射用アライメントマーク２０と
を検出し、図６（ｃ）の様に重なるように目合わせを行
う。The shape of the alignment mark 20 for laser irradiation is provided with a cross pattern as shown in FIG. 6 (a), and the alignment mark 9 on the laser irradiation side is such that a cross as shown in FIG. 6 (b) is inserted. The shape. The laser processing unit side alignment mark 9 and the laser irradiation alignment mark 20 are detected by, for example, a CCD camera of the image processing means 16, and alignment is performed so as to overlap as shown in FIG. 6C.

【００９１】即ち、図６（ｃ）の９７は、当該目合わせ
が完了した状態を示すものである。このように位置決め
をした後にレーザ照射を行う。ここでは十字パターンを
用いているが、精度よく目合わせが行えるパターンであ
れば形状は特に限定しない。That is, reference numeral 97 in FIG. 6C shows a state in which the alignment has been completed. After positioning in this way, laser irradiation is performed. Although a cross pattern is used here, the shape is not particularly limited as long as the pattern allows accurate alignment.

【００９２】次に液晶表示装置１３’で用いる場合の第
１の具体例に於けるレーザ照射手順の詳細を図７、８，
９を用いて詳細に説明する。Next, details of the laser irradiation procedure in the first specific example when used in the liquid crystal display device 13 'are shown in FIGS.
It will be described in detail with reference to FIG.

【００９３】図７はゲート信号駆動回路形成照射領域５
１上にレーザ照射する方法について示した平面図、図８
はデータ信号駆動回路形成照射領域にレーザ照射する方
法を示した平面図、図９は画素スイッチング素子形成照
射領域にレーザ照射する方法を示した平面図である。FIG. 7 shows the irradiation area 5 for forming the gate signal drive circuit.
8 is a plan view showing a method of irradiating a laser on FIG.
FIG. 9 is a plan view showing a method of irradiating a data signal drive circuit forming irradiation area with a laser, and FIG. 9 is a plan view showing a method of irradiating a pixel switching element forming irradiation area with a laser.

【００９４】まずゲート信号駆動回路領域を照射する手
順について図７を用いて説明する。はじめに、予めマス
ク部６上にはゲート信号駆動回路形成照射領域５１に相
当するマスクスリット部４１を設けておき、レーザ照射
用アライメントマーク２０ａとレーザ照射部側アライメ
ントマーク９を目合わせ後、基板１０手前側から所望の
ステップで走査させながらゲート信号駆動回路形成照射
領域５１ａをレーザ照射する。First, the procedure for irradiating the gate signal drive circuit area will be described with reference to FIG. First, the mask slit portion 41 corresponding to the gate signal drive circuit forming irradiation area 51 is provided on the mask portion 6 in advance, the alignment mark 20a for laser irradiation and the alignment mark 9 on the laser irradiation portion side are aligned, and then the substrate 10 is formed. The gate signal drive circuit formation irradiation region 51a is irradiated with laser while scanning is performed in a desired step from the front side.

【００９５】次にレーザ照射用アライメントマーク２０
ｂとレーザ照射部側アラインメントマーク９を目合わせ
後基板１０手前側から所望のステップで走査させながら
ゲート信号駆動回路形成照射領域５１ｂをレーザ照射す
る。Next, the alignment mark 20 for laser irradiation is used.
The gate signal drive circuit formation irradiation region 51b is irradiated with laser while scanning b and the laser irradiation portion side alignment mark 9 from the front side of the substrate 10 after alignment.

【００９６】次にデータ信号駆動回路形成照射領域にレ
ーザ照射する場合について図８を用いて説明する。Next, the case of irradiating the data signal drive circuit forming irradiation area with laser will be described with reference to FIG.

【００９７】予めマスク部６上にはデータ信号駆動回路
形成照射領域５２に相当するマスクスリット部４２を設
けておき、レーザ照射用アライメントマーク２０ｃとレ
ーザ照射部側アライメントマーク９を目合わせ後、基板
１０手前側から所望のステップで走査させながらデータ
信号駆動回路形成照射領域５２ｃをレーザ照射する。次
にレーザ照射用アライメントマーク２０ｄとレーザ照射
部側アライメントマーク９を目合わせ後、基板１０手前
側から所望のステップで走査させながらデータ信号駆動
回路形成照射領域５２ｄをレーザ照射する。A mask slit portion 42 corresponding to the data signal drive circuit forming irradiation area 52 is provided on the mask portion 6 in advance, and after the laser irradiation alignment mark 20c and the laser irradiation portion side alignment mark 9 are aligned, The data signal drive circuit formation irradiation region 52c is irradiated with laser while scanning is performed in a desired step from the front side. Next, after the alignment mark 20d for laser irradiation and the alignment mark 9 on the laser irradiation portion side are aligned with each other, the data signal drive circuit forming irradiation region 52d is irradiated with laser while scanning from the front side of the substrate 10 in desired steps.

【００９８】次に画素スイッチング素子形成照射領域に
レーザ照射する場合について図９を用いて説明する。Next, the case of irradiating the pixel switching element forming irradiation area with laser will be described with reference to FIG.

【００９９】予めマスク部６上に画素スイッチング素子
形成照射領域５３に相当するマスクスリット部４３を設
けておき、レーザ照射用アライメントマーク２０ａとレ
ーザ照射部側アライメントマーク９を目合わせ後、基板
１０手前側から所望のステップで走査させながら画素ス
イッチング素子形成照射領域５３ａをレーザ照射する。A mask slit portion 43 corresponding to the pixel switching element formation irradiation region 53 is provided on the mask portion 6 in advance, and after the alignment mark 20a for laser irradiation and the alignment mark 9 on the laser irradiation portion side are aligned, the substrate 10 is in front. The pixel switching element formation irradiation region 53a is irradiated with laser while scanning in a desired step from the side.

【０１００】次にレーザ照射用アライメントマーク２０
ｂとレーザ照射部側アライメントマーク９を目合わせ後
基板１０手前側から所望のステップで走査させながら画
素スイッチング素子形成照射領域５３ｂをレーザ照射す
る。Next, the alignment mark 20 for laser irradiation is used.
The pixel switching element formation irradiation area 53b is irradiated with laser while scanning b and the laser irradiation portion side alignment mark 9 from the front side of the substrate 10 after alignment.

【０１０１】このようにレーザ照射時に目合わせを行う
ことで駆動回路を形成する領域と画素スイッチング素子
形成領域の必要な領域に所望のレーザ照射エネルギーで
結晶化シリコン膜を得ることが可能となる。By thus performing the alignment at the time of laser irradiation, it becomes possible to obtain a crystallized silicon film in a necessary region of the drive circuit forming region and the pixel switching element forming region with a desired laser irradiation energy.

【０１０２】またここでは基板の両端にアライメントマ
ークを形成しているが、レーザ照射部側アライメントマ
ークとレーザ照射用アライメントマークとが対応した位
置にあればどの位置に形成してもよい。Although the alignment marks are formed at both ends of the substrate here, they may be formed at any position as long as the laser irradiation portion side alignment mark and the laser irradiation alignment mark are in corresponding positions.

【０１０３】こうして目合わせを必要とするレーザ照射
を有する液晶表示装置１３’の製造工程においてレーザ
照射用アライメントマークを遮光層と同じ層で１回のパ
ターニングで形成させることにより、工程数を増加させ
ない製造工程を提供できる。次に本発明の第２の具体例
として、図１（Ｄ）に示す様な薄膜トランジスタを用い
た画像読み取り装置１３”を製造する場合の例を、図１
０〜図１２を参照しながら詳細に説明する。Thus, the number of steps is not increased by forming the laser irradiation alignment mark in the same layer as the light shielding layer by patterning once in the manufacturing process of the liquid crystal display device 13 'having laser irradiation which requires alignment. A manufacturing process can be provided. Next, as a second specific example of the present invention, an example of manufacturing an image reading device 13 ″ using a thin film transistor as shown in FIG.
This will be described in detail with reference to FIGS.

【０１０４】図１０は画像読みとり装置１３”の作製工
程を示す断面図である。本具体例では画像読み取り装置
１３のシールド層と同じ層でレーザ照射用アライメント
マークを形成させる方法である。10A and 10B are cross-sectional views showing a manufacturing process of the image reading device 13 ″. In this specific example, a laser irradiation alignment mark is formed on the same layer as the shield layer of the image reading device 13.

【０１０５】はじめに、図１０（ａ）に示す様に無アル
カリガラスの基板１０上に基板表面からの汚染拡散防止
用の酸化シリコン膜を減圧熱ＣＶＤ法で、シランガス
（ＳｉＨ_４ ）５０ｓｃｃｍ、酸素ガス（Ｏ_２ ）５００
ｓｃｃｍの流量でそれぞれチャンバー内に均一になうる
ように導入させ、成膜温度４００℃、成膜圧力２００ｍ
ｔｏｒｒの条件で３００ｎｍの膜厚で堆積し、カバー絶
縁膜１１とする。First, as shown in FIG. 10A, a silicon oxide film for preventing contamination diffusion from the substrate surface is formed on a non-alkali glass substrate 10 by a low pressure thermal CVD method using silane gas (SiH ₄ ) 50 sccm and oxygen gas. (O ₂ ) 500
The film was introduced at a flow rate of sccm so that it could be uniformly introduced into each chamber, and the film forming temperature was 400 ° C. and the film forming pressure was 200 m.
A cover insulating film 11 is formed by depositing a film having a thickness of 300 nm under the condition of torr.

【０１０６】また基板はソーダライムガラス、石英など
を用いてもよく、カバー絶縁膜は透明性を有する絶縁材
料であれば、窒化シリコン膜、酸化窒化シリコン膜など
でもよい。またカバー絶縁膜は減圧熱ＣＶＤ法でなくて
も、シラン、酸素等を用いたプラズマＣＶＤ法、ＴＥＯ
Ｓを原料としたプラズマＣＶＤ法あるいは常圧ＣＶＤ法
などを用いることでもよい。また膜厚は１００ｎｍから
１０００ｎｍの範囲で堆積することでもよい。The substrate may be made of soda lime glass, quartz or the like, and the cover insulating film may be a silicon nitride film, a silicon oxynitride film or the like as long as it is a transparent insulating material. Further, the cover insulating film is not limited to the low pressure thermal CVD method, but may be a plasma CVD method using silane, oxygen, etc.
A plasma CVD method or an atmospheric pressure CVD method using S as a raw material may be used. Further, the film thickness may be deposited in the range of 100 nm to 1000 nm.

【０１０７】その後に図１０（ｂ）に示すようにスパッ
タ法を用いてタングステンシリサイドを１７５ｎｍで堆
積した後、シールド層６１とレーザ照射用アライメント
マーク２０をそれぞれ所望のパターンで１回のパターニ
ングで形成する。After that, as shown in FIG. 10B, tungsten silicide is deposited to a thickness of 175 nm by using a sputtering method, and then the shield layer 61 and the laser irradiation alignment mark 20 are formed by patterning once in desired patterns. To do.

【０１０８】このシールド層６１は画像読み取り装置１
３を動作させた際に駆動回路領域の例えばクロック信号
配線から発生するノイズが他の配線に混入するという問
題解決を目的として形成するものである。The shield layer 61 is used for the image reading device 1.
3 is formed for the purpose of solving the problem that noise generated from, for example, the clock signal wiring in the drive circuit area is mixed into other wirings when 3 is operated.

【０１０９】そのためシールド層６１はシフトレジスタ
や出力回路などから構成される駆動回路領域を形成する
領域のほぼ全面の層間絶縁膜を挟んだ下層部に位置させ
ることが好ましい。Therefore, it is preferable that the shield layer 61 is located in the lower layer portion sandwiching the interlayer insulating film over almost the entire area where the drive circuit area including the shift register and the output circuit is formed.

【０１１０】またシールド層６１を形成する材料として
はモリブデン、タングステン、チタンなどの高融点金属
やそのシリサイドあるいは高融点金属とそのシリサイド
の積層膜を用いることが望ましいが、シールドの効果を
有する材料であれば、高融点金属でなくてもよい。As the material for forming the shield layer 61, it is desirable to use a refractory metal such as molybdenum, tungsten, or titanium, or a silicide thereof or a laminated film of a refractory metal and a silicide thereof, but a material having a shielding effect. If it is a high melting point metal, it does not have to be.

【０１１１】このようにしてシールド層６１とレーザア
ライメントマーク２０を形成した後に、図１０（ｃ）に
示すように、ＴＥＯＳを原料としたプラズマＣＶＤ法を
用いて酸化シリコン膜を１０００ｎｍの膜厚で層間膜１
２とする。After forming the shield layer 61 and the laser alignment mark 20 in this way, as shown in FIG. 10C, a silicon oxide film with a film thickness of 1000 nm is formed by using the plasma CVD method using TEOS as a raw material. Interlayer film 1
Set to 2.

【０１１２】ＴＥＯＳＣＶＤ法を用いた酸化シリコン膜
の成膜はＴＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓｃｃ
ｍ、Ｏ_２ ６０００ｓｃｃｍ、成膜温度４１０℃、成膜
圧力１７０Ｐａ、ＲＦ投入電力１５００Ｗの条件で行
う。The silicon oxide film formed by the TEOS CVD method is TEOS 300 sccm and He 100 scc.
m, O ₂ 6000 sccm, film formation temperature 410 ° C., film formation pressure 170 Pa, and RF input power 1500 W.

【０１１３】また層間膜１２は７００ｎｍから１０００
ｎｍ程度の範囲の膜厚で堆積することでもよく、ＴＥＯ
Ｓを原料とした常圧ＣＶＤ法やシラン、酸素等を原料と
したプラズマＣＶＤ法や減圧熱ＣＶＤ法などを用いても
よい。The interlayer film 12 is 700 nm to 1000 nm.
It is also possible to deposit with a film thickness in the range of about nm.
An atmospheric pressure CVD method using S as a raw material, a plasma CVD method using silane, oxygen or the like as a raw material, a low pressure thermal CVD method and the like may be used.

【０１１４】材料は酸化シリコン膜でなくても窒化シリ
コン膜、酸化窒化シリコン膜などを用いることでもよ
い。A material such as a silicon nitride film or a silicon oxynitride film may be used instead of the silicon oxide film.

【０１１５】その後に図１０（ｄ）に示すように、減圧
熱ＣＶＤ法を用いて成膜温度４５０℃、ジシラン（Ｓｉ
_２ Ｈ_６）２００ｓｃｃｍ、成膜圧力 １５０ｍｔｏｒ
ｒの条件で７５ｎｍの膜厚で堆積し、トランジスタの活
性層として用いるシリコン膜７０を形成する。Thereafter, as shown in FIG. 10D, a low pressure thermal CVD method is used to form a film at a film forming temperature of 450 ° C. and disilane (Si).
₂ H ₆ ) 200 sccm, film formation pressure 150 mtor
A silicon film 70 to be used as an active layer of a transistor is formed by depositing a film thickness of 75 nm under the condition of r.

【０１１６】ジボランとジシランの混合ガスを用いるこ
とで、トランジスタ閾値の制御を目的とするシリコン膜
とすることができ、ｐチャンネル、ｎチャンネルのトラ
ンジスタの特性をゲート電圧零ボルト付近で対称にする
ことが可能となり、Ｃ−ＭＯＳ回路で有効である。By using a mixed gas of diborane and disilane, it is possible to obtain a silicon film for the purpose of controlling the transistor threshold, and to make the characteristics of p-channel and n-channel transistors symmetrical about a gate voltage of 0 volt. Is possible, which is effective in the C-MOS circuit.

【０１１７】またジボラン／ジシランのガス濃度比はジ
シランガス、ジボランガスの両方あるいはどちらか一つ
のガス流量を変化させて０．１から１５０ｐｐｍ程度で
制御する。またシリコン膜はプラズマＣＶＤ法やスパッ
タ法などを用いた結晶膜、非晶質膜のいずれでもよく、
ジボラン（Ｂ_２ Ｈ_６）などの不純物を導入しない膜で
あってもよい。The gas concentration ratio of diborane / disilane is controlled to about 0.1 to 150 ppm by changing the gas flow rate of disilane gas, diborane gas, or either one of them. Further, the silicon film may be a crystalline film using a plasma CVD method or a sputtering method, or an amorphous film,
It may be a film in which impurities such as diborane (B ₂ H ₆ ) are not introduced.

【０１１８】その後に図１０（ｅ）に示すように、レー
ザ照射用アライメントマーク２０を基準に目合わせを行
う。目合わせの方法については後に述べる。After that, as shown in FIG. 10E, alignment is performed with the laser irradiation alignment mark 20 as a reference. The method of alignment will be described later.

【０１１９】目合わせを行った後ＸｅＣｌ（３０８ｎ
ｍ）のエキシマレーザアニール法を用い３８０ｍＪ／ｃ
ｍ^２（１０ｓｈｏｔ／ｐｏｉｎｔ）の照射エネルギーで
レーザ照射８０を行い、結晶化シリコン膜７１とさせ
る。After performing the alignment, XeCl (308n
m) using the excimer laser annealing method of 380 mJ / c
Laser irradiation 80 is performed with an irradiation energy of m ² (10 shot / point) to form a crystallized silicon film 71.

【０１２０】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。またレーザはＫｒＦ
（２４８ｎｍ）のエキシマレーザを用いてもよい。The irradiation energy differs depending on the film thickness of the silicon film, and the irradiation energy required for crystallization may be appropriately selected according to the film thickness of the silicon film. The laser is KrF
An excimer laser (248 nm) may be used.

【０１２１】次に図１１（ｆ）に示すように、パターニ
ングを行い、ドライエッチング法を用いて島状に加工し
て島状シリコン膜７２とする。Next, as shown in FIG. 11F, patterning is performed and the island-shaped silicon film 72 is processed by the dry etching method into the island shape.

【０１２２】その後に図１１（ｇ）に示すように、ＴＥ
ＳＯを原料とするプラズマＣＶＤ法を用いて、酸化シリ
コン膜を１００ｎｍで堆積し、ゲート絶縁膜９０を形成
する。ゲート絶縁膜はＴＥＯＳを原料とした常圧ＣＶＤ
法やシラン、酸素等を原料とした減圧熱ＣＶＤ法を用い
て形成することでもよい。Then, as shown in FIG. 11 (g), TE
A silicon oxide film is deposited to a thickness of 100 nm by a plasma CVD method using SO as a raw material to form a gate insulating film 90. The gate insulating film is atmospheric pressure CVD using TEOS as a raw material.
Alternatively, a low pressure CVD method using silane, oxygen or the like as a raw material may be used.

【０１２３】その後に、タングステンシリサイドをスパ
ッタ法で１００ｎｍの膜厚で堆積し、パターニング後ゲ
ート電極１００とする。After that, tungsten silicide is deposited to a film thickness of 100 nm by a sputtering method to form the gate electrode 100 after patterning.

【０１２４】ゲート電極１００は高融点金属やそれらの
シリサイド膜を用いることが望ましいが低抵抗の配線材
料であれば、高融点金属でなくてもよい。It is desirable to use a high melting point metal or a silicide film thereof for the gate electrode 100, but it is not necessary to use a high melting point metal as long as it is a wiring material having a low resistance.

【０１２５】その後に図１１（ｈ）に示す様に、砒素な
どの不純物イオン１１１を導入する。その後に不純物活
性化の為の熱処理を行いソースドレイン領域１２０を形
成する。After that, as shown in FIG. 11H, impurity ions 111 such as arsenic are introduced. After that, heat treatment for activating impurities is performed to form the source / drain regions 120.

【０１２６】この時ゲート電極１００下部ではチャネル
領域７４となる。At this time, a channel region 74 is formed below the gate electrode 100.

【０１２７】その後に図１１（ｉ）に示す様に、ＴＥＯ
Ｓを原料に用いたプラズマＣＶＤ法を用い、酸化シリコ
ン膜を３００ｎｍで堆積し層間絶縁膜１３０を形成し、
次に薄膜トランジスタと読みとり画素部とを接続させる
ための引き出し下部電極としてクロムをスパッタ法を用
いて膜厚１００ｎｍで堆積後、パターニング後下部電極
２００を形成する。After that, as shown in FIG. 11 (i), TEO
Using a plasma CVD method using S as a raw material, a silicon oxide film is deposited to a thickness of 300 nm to form an interlayer insulating film 130.
Next, chromium is deposited as a lead lower electrode for connecting the thin film transistor and the reading pixel portion to a thickness of 100 nm by a sputtering method, and then a lower electrode 200 is formed after patterning.

【０１２８】次に、図１２（ｊ）に示す様に、層間絶縁
膜１３０および下部電極２００の上に受光素子２１０と
してアモルファスシリコン膜を、その上にｐ型の導電性
を有するｐ型導電膜２２０をＰ型アモルファスシリコン
カーバイド膜で連続で堆積する。そして受光素子部のパ
ターニングを行う。Next, as shown in FIG. 12J, an amorphous silicon film as a light receiving element 210 is formed on the interlayer insulating film 130 and the lower electrode 200, and a p-type conductive film having p-type conductivity is formed thereon. 220 is continuously deposited with a P-type amorphous silicon carbide film. Then, the light receiving element portion is patterned.

【０１２９】アモルファスシリコン膜２１０の膜厚は１
μｍの膜厚で、ｐ型アモルファスカーバイド膜２２０は
膜厚が２０ｎｍの膜厚で堆積する。The thickness of the amorphous silicon film 210 is 1
The p-type amorphous carbide film 220 is deposited with a thickness of 20 nm and a thickness of 20 μm.

【０１３０】次に、図１２（ｋ）に示す様に、ＩＴＯを
スパッタ法で堆積後パターニングし、上部透明電極２３
０を形成する。Next, as shown in FIG. 12 (k), ITO is deposited by sputtering and then patterned to form the upper transparent electrode 23.
Form 0.

【０１３１】上部透明電極２３０と引き出し上部電極で
あるアルミ配線とを接続させるためのバリヤメタル２４
０としてタングステンシリサイドをスパッタ法で堆積し
てパターニングする。Barrier metal 24 for connecting the upper transparent electrode 230 and the aluminum wiring which is the extraction upper electrode.
0 is used to deposit tungsten silicide by sputtering and pattern it.

【０１３２】次には、図１２（ｌ）に示す様に、窒化シ
リコン膜をプラズマＣＶＤ法において膜厚が４００ｎｍ
で堆積し、層間分離膜２５０を形成させる。Next, as shown in FIG. 12 (l), a silicon nitride film having a film thickness of 400 nm is formed by the plasma CVD method.
Then, the interlayer separation film 250 is formed.

【０１３３】次に上部透明電極用コンタクトホール２６
０、下部電極用コンタクトホール２７０、薄膜トランジ
スタ上に薄膜トランジスタ用コンタクトホール２８０を
ドライエッチング法でエッチングして形成する。Next, the upper transparent electrode contact hole 26.
0, the lower electrode contact hole 270 and the thin film transistor contact hole 280 are formed on the thin film transistor by dry etching.

【０１３４】次に配線電極２９０としてアルミニウム電
極をスパッタ法で５００ｎｍの膜厚で堆積後パターニン
グして形成する。Next, an aluminum electrode is formed as a wiring electrode 290 by a sputtering method to a thickness of 500 nm and then patterned.

【０１３５】最後に基板表面に保護層としてレジスト等
でカバーをし、ドライエッチ法で裏面に堆積しているシ
リコン膜を除去し、レジスト剥離後、図１２（ｍ）に示
す様に、画像読み取り装置１３”が完成する。Finally, the front surface of the substrate was covered with a resist or the like as a protective layer, the silicon film deposited on the back surface was removed by a dry etching method, and the resist was peeled off. Then, as shown in FIG. Device 13 "is completed.

【０１３６】こうして目合わせを必要とするレーザ照射
を有する画像読み取り装置１３”の製造において工程数
を増加させない製造工程を提供できる。In this way, it is possible to provide a manufacturing process that does not increase the number of processes in manufacturing the image reading device 13 ″ having laser irradiation which requires alignment.

【０１３７】次に本発明に係る上記具体例に於けるレー
ザ照射手順の詳細を図１３、図１４を用いて説明する。Next, details of the laser irradiation procedure in the above-described specific example according to the present invention will be described with reference to FIGS. 13 and 14.

【０１３８】図１３は駆動回路領域の照射手順を示した
平面図、図１４は読み取り画素領域の照射手順を示した
平面図である。FIG. 13 is a plan view showing the irradiation procedure of the drive circuit area, and FIG. 14 is a plan view showing the irradiation procedure of the read pixel area.

【０１３９】まず駆動回路領域用レーザ照射用アライメ
ントマーク２１ａと駆動回路領域用レーザ照射用アライ
メントマーク２１ｂ、読み取り画素スイッチング素子領
域用レーザ照射用アライメントマーク２２ａと読み取り
画素スイッチング素子領域用レーザ照射用アライメント
マーク２２ｂを図１３に示す位置でシールド層と同じ層
で１回のパターニングで形成させる。また予めマスク部
６上には駆動回路領域５４に対応させたマスクスリット
部４４を設けておく。最初に駆動回路領域５４に照射す
る場合について図１３を用いて説明する。First, the laser irradiation alignment mark 21a for the drive circuit area, the laser irradiation alignment mark 21b for the drive circuit area, the laser irradiation alignment mark 22a for the read pixel switching element area, and the laser irradiation alignment mark for the read pixel switching element area. 22b is formed by patterning once in the same layer as the shield layer at the position shown in FIG. Further, a mask slit portion 44 corresponding to the drive circuit region 54 is provided on the mask portion 6 in advance. First, the case of irradiating the drive circuit area 54 will be described with reference to FIG.

【０１４０】まず駆動回路領域５４ａに照射する際は、
駆動回路領域用レーザ照射用アライメントマーク２１ａ
を基準にして当該マスク部６に於けるアラインメントマ
ーク９との目合わせ行い、マスク部６に於けるマスクス
リット部４４が駆動回路領域５４ａの基板手前から照射
できるように基板移動手段であるステージ８を移動させ
ながらレーザ照射を行う。First, when irradiating the drive circuit area 54a,
Laser irradiation alignment mark 21a for drive circuit area
Is used as a reference to align with the alignment mark 9 in the mask portion 6, and the mask slit portion 44 in the mask portion 6 can irradiate from the front side of the substrate in the drive circuit region 54a with the stage 8 which is a substrate moving means. Laser irradiation is performed while moving.

【０１４１】次に図１３に示す駆動回路領域用レーザ照
射用アライメントマーク２１ｂを基準に当該マスク部６
に於けるアラインメントマーク９との目合わせ行った後
に同様にレーザ照射を行う。Next, with reference to the laser irradiation alignment mark 21b for the drive circuit area shown in FIG.
After aligning with the alignment mark 9 in the above, laser irradiation is similarly performed.

【０１４２】次に読み取り画素スイッチング素子領域５
５にレーザを照射する場合の手順について図１４を用い
て説明する。Next, the read pixel switching element region 5
A procedure for irradiating the laser beam on No. 5 will be described with reference to FIG.

【０１４３】読み取り画素スイッチング素子領域５５に
はレーザを照射する際には予めマスク部６上には読み取
り画素スイッチング素子照射領域５５に対応させたマス
クスリット部４５を設ける。When the read pixel switching element region 55 is irradiated with a laser, a mask slit portion 45 corresponding to the read pixel switching element irradiation region 55 is provided on the mask portion 6 in advance.

【０１４４】最初にレーザ照射部側アライメントマーク
９を読み取り画素スイッチング素子領域用レーザ照射用
アライメントマーク２２ａに目合わせを行い、マスクス
リット部４５が読み取り画素スイッチング駆動回路領域
５５ａの基板手前から照射できるように基板移動手段で
あるステージ８を移動させながらレーザ照射を行う。次
にレーザ照射部側アライメントマーク９を読み取り画素
駆動回路領域用レーザ照射用アライメントマーク２２ｂ
を基準に目合わせを行い、マスクスリット部４５が駆動
回路領域５５ｂの基板手前から照射できるようにステー
ジ８を移動させながらレーザ照射を行う。First, the laser irradiation portion side alignment mark 9 is aligned with the reading pixel switching element region laser irradiation alignment mark 22a so that the mask slit portion 45 can be irradiated from the front side of the substrate in the reading pixel switching drive circuit region 55a. Laser irradiation is performed while moving the stage 8 which is the substrate moving means. Next, the alignment mark 9 on the laser irradiation side is read, and the alignment mark 22b for laser irradiation for the pixel drive circuit region is read.
The laser irradiation is performed while moving the stage 8 so that the mask slit portion 45 can irradiate from the front side of the substrate in the drive circuit region 55b.

【０１４５】このようにして必要な領域に所望のレーザ
照射エネルギーで結晶化シリコン膜を得られる。なお本
実施例ではレーザ照射用アライメントマークは図１３、
図１４に示すように３箇所に設けてあるが、精度よく目
合わせが行えれば、基板１０の両端の２箇所でもよく、
その個数と形成位置および目合わせの回数は限定しな
い。In this way, a crystallized silicon film can be obtained in a required region with desired laser irradiation energy. In this example, the alignment mark for laser irradiation is shown in FIG.
Although it is provided at three locations as shown in FIG. 14, it may be provided at two locations on both ends of the substrate 10 as long as the alignment can be performed accurately.
The number, the forming position, and the number of times of alignment are not limited.

【０１４６】次に本発明に係る当該薄膜トランジスタ１
３に関する図１（Ａ）に示す具体例の製造方法の一例を
図１５を参照しながら詳細に説明する。Next, the thin film transistor 1 according to the present invention.
An example of the manufacturing method of the specific example shown in FIG. 1A for No. 3 will be described in detail with reference to FIG.

【０１４７】即ち、図１５は順スタガー薄膜トランジス
タの作製工程を示す断面図でソースドレイン電極とレー
ザ照射用アライメントマークとを同じ層で同時にパター
ニングして形成する方法である。That is, FIG. 15 is a cross-sectional view showing a process of manufacturing a forward staggered thin film transistor, showing a method of simultaneously patterning the source / drain electrode and the laser irradiation alignment mark in the same layer.

【０１４８】最初に無アルカリガラスの基板１０上に基
板表面からの汚染拡散防止用の酸化シリコン膜を減圧熱
ＣＶＤ法で、シランガス（ＳｉＨ_４）５０ｓｃｃｍ、酸
素ガス（Ｏ_２）５００ｓｃｃｍの流量でそれぞれチャン
バー内に均一になうるように導入させ、成膜温度４００
℃、成膜圧力２００ｍｔｏｒｒの条件で３００ｎｍの膜
厚で堆積し、カバー絶縁膜１１とする。First, a silicon oxide film for preventing contamination diffusion from the substrate surface is formed on a non-alkali glass substrate 10 by a low pressure thermal CVD method at a flow rate of silane gas (SiH ₄ ) of 50 sccm and oxygen gas (O ₂ ) of 500 sccm. The film is introduced into the chamber so that it can be evenly formed, and the film formation temperature is 400
A cover insulating film 11 is formed by depositing a film having a thickness of 300 nm under the conditions of a temperature of ° C and a film forming pressure of 200 mtorr.

【０１４９】また基板はソーダライムガラス、石英など
を用いてもよく、カバー絶縁膜は透明性を有する絶縁材
料であれば、窒化シリコン膜、酸化窒化シリコン膜など
でもよい。The substrate may be made of soda lime glass, quartz or the like, and the cover insulating film may be a silicon nitride film, a silicon oxynitride film or the like as long as it is a transparent insulating material.

【０１５０】またカバー絶縁膜はシラン、酸素等を原料
ガスとして用いたプラズマＣＶＤ法やＴＥＯＳを原料と
したプラズマＣＶＤ法あるいは常圧ＣＶＤ法などを用い
ることでもよい。Further, the cover insulating film may be formed by a plasma CVD method using silane, oxygen or the like as a source gas, a plasma CVD method using TEOS as a source, or an atmospheric pressure CVD method.

【０１５１】また膜厚は１００ｎｍから１０００ｎｍの
範囲で堆積することでもよい。次にスパッタ法を用いて
タングステンシリサイドを１００〜３００ｎｍの膜厚で
堆積し、その後にプラズマＣＶＤ法により、基板温度３
００℃で水素をベースとするガス濃度０．５％程度のフ
ォスフィンガス（ＰＨ_３）を６００ｓｃｃｍで、シラン
ガス１００ｓｃｃｍでプラズマＣＶＤチャンバー内に導
入させてソース・ドレイン領域の不純物層となるｎ型導
電膜を５０ｎｍの膜厚で堆積する。The film thickness may be deposited in the range of 100 nm to 1000 nm. Next, a tungsten silicide is deposited to a film thickness of 100 to 300 nm by using the sputtering method, and then the substrate temperature is set to 3 by the plasma CVD method.
A hydrogen-based phosphine gas (PH ₃ ) having a gas concentration of about 0.5% at 600 ° C. was introduced into the plasma CVD chamber at 600 sccm and 100 sccm of silane gas to form an impurity layer in the source / drain regions. The film is deposited to a film thickness of 50 nm.

【０１５２】この積層膜をパターニングして、図１５
（ａ）に示す様に、ソース・ドレイン電極１２１及びア
ラインメントマーク２０を同時に形成する。By patterning this laminated film, as shown in FIG.
As shown in (a), the source / drain electrodes 121 and the alignment mark 20 are simultaneously formed.

【０１５３】ここではタングステンシリサイドを用いた
が、高融点金属あるいはそのシリサイドまたは高融点金
属とそのシリサイド膜の積層膜を用いてもよい。Although tungsten silicide is used here, a refractory metal or a silicide thereof or a laminated film of a refractory metal and a silicide film thereof may be used.

【０１５４】次にプラズマＣＶＤ法を用い、シラン（Ｓ
ｉＨ_４）１０００ｓｃｃｍ、水素（Ｈ_２）１８００ｓｃ
ｃｍ、基板温度２５０℃１００ｎｍの膜厚で堆積し、図
１５（ｂ）に示す様に、シリコン膜７０を形成する。そ
の後に窒素ガス中において４００℃の温度で１時間のア
ニールを行う。Next, silane (S
iH ₄ ) 1000 sccm, hydrogen (H ₂ ) 1800 sc
cm, the substrate temperature is 250 ° C. and the film thickness is 100 nm, and a silicon film 70 is formed as shown in FIG. After that, annealing is performed in nitrogen gas at a temperature of 400 ° C. for 1 hour.

【０１５５】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。In the laser irradiation performed thereafter,
Since there is a problem that the film is peeled off due to the desorption of hydrogen from the silicon film, the purpose is to desorb hydrogen contained in the silicon film in advance.

【０１５６】またシリコン膜の成膜方法はここではプラ
ズマＣＶＤ法を用いたが、減圧熱ＣＶＤ法やスパッタ法
などでもよく非晶質膜、結晶膜のどちらでもよい。Although the plasma CVD method is used here as the method for forming the silicon film, a low pressure thermal CVD method, a sputtering method or the like may be used, and either an amorphous film or a crystalline film may be used.

【０１５７】また減圧熱ＣＶＤ法でシリコン膜を形成す
る場合では、ジボランとジシランの混合ガスを用いて、
トランジスタ閾値の制御を目的とするシリコン膜とする
ことでもよい。When a silicon film is formed by the low pressure thermal CVD method, a mixed gas of diborane and disilane is used,
A silicon film for controlling the transistor threshold may be used.

【０１５８】こうすることでｐチャンネル、ｎチャンネ
ルのトランジスタの特性をゲート電圧零ボルト付近で対
称にすることが可能となり、Ｃ−ＭＯＳ回路で有効であ
る。またその際のジボラン／ジシランのガス濃度比はジ
シランガス、ジボランガスの両方あるいはどちらか一つ
のガス流量を変化させて０．１から１００ｐｐｍ程度で
制御することでもよい。By doing so, it becomes possible to make the characteristics of the p-channel and n-channel transistors symmetrical in the vicinity of the gate voltage of 0 V, which is effective in the C-MOS circuit. Further, the gas concentration ratio of diborane / disilane may be controlled at about 0.1 to 100 ppm by changing the gas flow rate of disilane gas and / or diborane gas.

【０１５９】次に、図１５（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準にして所定の目合わ
せを行いレーザ照射８０を行う。レーザ照射はＸｅＣｌ
（３０８ｎｍ）のエキシマレーザアニール法を用い３８
０ｍＪ／ｃｍ^２（１０ｓｈｏｔ／ｐｏｉｎｔ）の照射エ
ネルギーで行う。Next, as shown in FIG. 15C, laser irradiation 80 is performed by performing a predetermined alignment based on the laser irradiation alignment mark 20. Laser irradiation is XeCl
(308 nm) using the excimer laser annealing method 38
The irradiation energy is 0 mJ / cm ² (10 shot / point).

【０１６０】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。またレーザはＫｒＦ
（２４８ｎｍ）のエキシマレーザを用いてもよい。The irradiation energy differs depending on the film thickness of the silicon film, and the irradiation energy required for crystallization may be selected appropriately according to the film thickness of the silicon film. The laser is KrF
An excimer laser (248 nm) may be used.

【０１６１】レーザ照射により、結晶化シリコン膜７１
とさせた後、図１５（ｄ）に示す様に、ドライエッチン
グ法などにより島状結晶シリコン膜７２とさせる。この
層を薄膜トランジスタの活性層として用いる。The crystallized silicon film 71 is formed by laser irradiation.
After that, as shown in FIG. 15D, an island-shaped crystalline silicon film 72 is formed by a dry etching method or the like. This layer is used as the active layer of the thin film transistor.

【０１６２】次にプラズマＣＶＤ法で窒化シリコン膜を
３００ｎｍの膜厚で堆積し、ゲート絶縁膜９０を形成す
る。ゲート絶縁膜はシラン、酸素を用いた減圧熱ＣＶＤ
法やＴＥＯＳを原料とするプラズマＣＶＤ法あるいは常
圧ＣＶＤ法をなどによる酸化シリコン膜を用いてもよ
い。その後にコンタクトホール１４０をドライエッチン
グ法で形成する。次にその後にアルミニウムをスパッタ
法において５００ｎｍの膜厚で堆積した後、パターニン
グを行いアルミ電極１５０とする。こうして図１５
（ｅ）に示す様な順スタガー薄膜トランジスタ１３が完
成する。Next, a silicon nitride film is deposited to a thickness of 300 nm by plasma CVD to form a gate insulating film 90. The gate insulating film is a low pressure thermal CVD using silane and oxygen.
Method or a silicon oxide film formed by a plasma CVD method using TEOS as a raw material or an atmospheric pressure CVD method may be used. After that, the contact hole 140 is formed by a dry etching method. Next, after that, aluminum is deposited with a film thickness of 500 nm by a sputtering method and then patterned to form an aluminum electrode 150. Thus, FIG.
The forward staggered thin film transistor 13 as shown in (e) is completed.

【０１６３】次に、本発明に係る当該薄膜トランジスタ
１３に関する図１（Ｂ）に示す具体例の製造方法の一例
を図１６を参照しながら詳細に説明する。Next, an example of a manufacturing method of the specific example shown in FIG. 1B for the thin film transistor 13 according to the present invention will be described in detail with reference to FIG.

【０１６４】即ち、本具体例は、逆スタガー構造の薄膜
トランジスタ１３であって、ゲート電極とレーザ照射用
アライメントマークを同時にパターニングして形成する
方法である。That is, this example is a method for forming the reverse staggered thin film transistor 13 by patterning the gate electrode and the laser irradiation alignment mark at the same time.

【０１６５】図１６は逆スタガー薄膜トランジスタ１３
の作製工程を示す断面図である。FIG. 16 shows an inverted staggered thin film transistor 13
FIG. 6 is a cross-sectional view showing a manufacturing process of.

【０１６６】まず基板１０上にＴＥＯＳを原料とするプ
ラズマＣＶＤ法を用い、ＴＥＯＳ３００ｓｃｃｍ、Ｈｅ
１００ｓｃｃｍ、Ｏ_２ ６０００ｓｃｃｍのガスを導入
させ、成膜温度４１０℃、成膜圧力１７０Ｐａ、ＲＦ投
入電力１５００Ｗの条件で酸化シリコン膜を膜厚５００
ｎｍで堆積しカバー絶縁膜１１を形成する。First, a plasma CVD method using TEOS as a raw material is used on the substrate 10 to obtain TEOS of 300 sccm and He.
A silicon oxide film having a film thickness of 500 is introduced under the conditions of introducing a gas of 100 sccm and O ₂ 6000 sccm, a film forming temperature of 410 ° C., a film forming pressure of 170 Pa, and an RF input power of 1500 W.
Then, the cover insulating film 11 is formed.

【０１６７】次にタングステンとタングステンシリサイ
ドの積層膜をスパッタ法を用いて膜厚１５０ｎｍで堆積
した後、図１６（ａ）に示す様に、１回のパターニング
でレーザ照射用アライメントマーク２０とゲート電極１
００を形成ゲート電極１００を形成する。Next, after a stacked film of tungsten and tungsten silicide is deposited to a thickness of 150 nm by the sputtering method, the alignment mark 20 for laser irradiation and the gate electrode are formed by patterning once, as shown in FIG. 1
00 is formed, and the gate electrode 100 is formed.

【０１６８】ゲート電極１００およびレーザ照射用アラ
イメントマーク２０を形成する材料は逆スタガ構造のト
ランジスタのゲート電極材料として使用可能な低抵抗で
あり、精度よく目合わせが行えるレーザ照射用アライメ
ントマークのパターン形状が得られていれば、高融点金
属やそのシリサイドでなくてもよい。The material for forming the gate electrode 100 and the alignment mark 20 for laser irradiation has a low resistance that can be used as a gate electrode material for a transistor having an inverted stagger structure, and the pattern shape of the alignment mark for laser irradiation for accurate alignment. However, the refractory metal and its silicide may not be used.

【０１６９】次に、図１６（ｂ）に示す様に、プラズマ
ＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの膜厚で
堆積しゲート絶縁膜９０を形成し、次いでプラズマＣＶ
Ｄ法でシラン３００ｓｃｃｍ、水素ガス９００ｓｃｃ
ｍ、成膜温度３００℃、ＲＦ投入電力６０Ｗで１００ｎ
ｍの膜厚でシリコン膜を堆積し、シリコン膜７０を形成
する。Next, as shown in FIG. 16B, a silicon nitride film is deposited to a thickness of 300 nm by plasma CVD to form a gate insulating film 90, and then plasma CV is performed.
Silane 300sccm, hydrogen gas 900scc by method D
m, film forming temperature 300 ° C., RF input power 60 W, 100 n
A silicon film having a thickness of m is deposited to form a silicon film 70.

【０１７０】シリコン膜を堆積する際のＲＦ投入電力は
活性層とゲート絶縁膜との界面を形成することになりプ
ラズマダメージを与えないために低く抑えた条件である
ことが好ましい。次に窒素ガス中において４００℃の温
度で１時間のアニールを行う。The RF input power for depositing the silicon film forms a boundary between the active layer and the gate insulating film and does not cause plasma damage. Next, annealing is performed in nitrogen gas at a temperature of 400 ° C. for 1 hour.

【０１７１】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。In the laser irradiation performed thereafter,
Since there is a problem that the film is peeled off due to the desorption of hydrogen from the silicon film, the purpose is to desorb hydrogen contained in the silicon film in advance.

【０１７２】次に、図１６（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準に目合わせを行い、
レーザ照射８０を行って、結晶化シリコン膜７１とす
る。Next, as shown in FIG. 16C, alignment is performed with the laser irradiation alignment mark 20 as a reference,
Laser irradiation 80 is performed to form the crystallized silicon film 71.

【０１７３】レーザ照射エネルギー３００ｍＪ／ｃｍ^２
で行う。照射エネルギーはシリコン膜の膜厚によって異
なり、適宜シリコン膜の膜厚に応じ、結晶化に必要な照
射エネルギーを選択してよい。Laser irradiation energy 300 mJ / cm ²
Done in. The irradiation energy varies depending on the film thickness of the silicon film, and the irradiation energy required for crystallization may be appropriately selected according to the film thickness of the silicon film.

【０１７４】またレーザはＫｒＦ（２４８ｎｍ）のエキ
シマレーザを用いてもよい。この結晶化シリコン膜７１
を逆スタガー薄膜トランジスタの活性層として用いる。The laser may be a KrF (248 nm) excimer laser. This crystallized silicon film 71
Is used as the active layer of the inverted staggered thin film transistor.

【０１７５】次に、図１６（ｄ）に示す様に、不純物打
ち込み時のマスク材となるマスク窒化シリコン膜１１０
を５００ｎｍの膜厚で堆積後、ゲート電極１００上と同
じ位置にパターニングで形成させ、その後に不純物イオ
ンを打ち込みソース・ドレイン領域を形成する。その後
に不純物活性化のための熱処理を行う。Next, as shown in FIG. 16D, a mask silicon nitride film 110 to be a mask material at the time of implanting impurities.
Is deposited with a film thickness of 500 nm, and is formed by patterning at the same position as on the gate electrode 100, and then impurity ions are implanted to form source / drain regions. After that, heat treatment for activating impurities is performed.

【０１７６】本実施例ではレーザ照射後に不純物イオン
を導入させたが、レーザ照射前に不純物イオン１１１を
導入させその後のレーザ照射で活性化させることでもよ
い。次に、図１６（ｅ）に示す様に、不純物イオン打ち
込みの際に用いたマスク窒化シリコン膜のほとんどすべ
てを１％から５％程度に希釈した弗化水素酸などを用い
て除去した後、プラズマＣＶＤ法で膜厚７００ｎｍの膜
厚で堆積し、層間絶縁膜１３０とする。In this embodiment, the impurity ions are introduced after the laser irradiation, but the impurity ions 111 may be introduced before the laser irradiation and activated by the subsequent laser irradiation. Next, as shown in FIG. 16E, after almost all of the mask silicon nitride film used at the time of implanting impurity ions is removed by using hydrofluoric acid diluted to about 1% to 5%, A 700 nm-thick film is deposited by a plasma CVD method to form an interlayer insulating film 130.

【０１７７】次にドライエッチング法を用いてコンタク
トホール１４０を形成した後、アルミニウムをスパッタ
法で膜厚１μｍで堆積した後パターニングを行い配線電
極１５０とする。Next, a contact hole 140 is formed by dry etching, aluminum is deposited by sputtering to a film thickness of 1 μm, and patterning is performed to form a wiring electrode 150.

【０１７８】このようにして逆スタガー構造の薄膜トラ
ンジスタ１３が完成する。このようにして目合わせを必
要とするレーザ照射工程を有する逆スタガートランジス
タの製造において工程数を増加させることがない製造工
程を提供できる。In this way, the thin film transistor 13 having the inverted stagger structure is completed. In this way, it is possible to provide a manufacturing process that does not increase the number of processes in manufacturing an inverted staggered transistor having a laser irradiation process that requires alignment.

【０１７９】又、本発明に係る当該薄膜トランジスタ１
３の別の具体例を図１７及び図１８を参照しながら詳細
に説明する。Further, the thin film transistor 1 according to the present invention.
Another specific example of No. 3 will be described in detail with reference to FIGS. 17 and 18.

【０１８０】まず、図１７（ａ）に示す様に、基板１０
上にＴＥＳＯを原料とするプラズマＣＶＤ法を用い、Ｔ
ＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ_２ ６
０００ｓｃｃｍのガスを導入させ、成膜温度４１０℃、
成膜圧力１７０Ｐａ、ＲＦ投入電力１５００Ｗの条件で
酸化シリコン膜を膜厚５００ｎｍで堆積しカバー絶縁膜
１１を形成する。First, as shown in FIG. 17A, the substrate 10
Using a plasma CVD method using TESO as a raw material,
EOS300sccm, He100sccm, O ₂ 6
Gas of 000 sccm was introduced, and the film formation temperature was 410 ° C.
A cover insulating film 11 is formed by depositing a silicon oxide film with a film thickness of 500 nm under the conditions of a film forming pressure of 170 Pa and an RF input power of 1500 W.

【０１８１】次にタングステンとタングステンシリサイ
ドの積層膜をスパッタ法を用いて膜厚１５０ｎｍで堆積
した後、１回のパターニングでレーザ照射用アライメン
トマーク２０とゲート電極１００を形成ゲート電極１０
０を形成する。Next, a laminated film of tungsten and tungsten silicide is deposited with a film thickness of 150 nm by the sputtering method, and then the alignment mark 20 for laser irradiation and the gate electrode 100 are formed by patterning once.
Form 0.

【０１８２】ゲート電極およびレーザ照射用アライメン
トマークを形成する材料は逆スタガ構造のトランジスタ
のゲート電極材料として使用可能な低抵抗であり、精度
よく目合わせが行えるレーザ照射用アライメントマーク
のパターン形状が得られていれば、高融点金属やそのシ
リサイドでなくてもよい。The material for forming the gate electrode and the alignment mark for laser irradiation has a low resistance which can be used as a gate electrode material for a transistor having an inverted stagger structure, and a pattern shape of the alignment mark for laser irradiation which enables accurate alignment can be obtained. The refractory metal or its silicide may not be used as long as it is provided.

【０１８３】次に、図１７（ｂ）に示す様に、プラズマ
ＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの膜厚で
堆積しゲート絶縁膜９０を形成する。Next, as shown in FIG. 17B, a silicon nitride film is deposited to a thickness of 300 nm by plasma CVD to form a gate insulating film 90.

【０１８４】次にプラズマＣＶＤ法でシラン３００ｓｃ
ｃｍ、水素ガス９００ｓｃｃｍ、成膜温度３００℃、Ｒ
Ｆ投入電力６０Ｗで１００ｎｍの膜厚でシリコン膜を堆
積し、シリコン膜７０を形成する。その際、ＲＦ投入電
力は活性層とゲート絶縁膜との界面を形成することにな
りプラズマダメージを与えないために低く抑えた条件で
あることが好ましい。Next, 300 sc of silane is formed by plasma CVD.
cm, hydrogen gas 900 sccm, film forming temperature 300 ° C., R
A silicon film having a film thickness of 100 nm is deposited with an F input power of 60 W to form a silicon film 70. At that time, it is preferable that the RF input power is kept low in order to form an interface between the active layer and the gate insulating film and not cause plasma damage.

【０１８５】次に窒素ガス中において４００℃の温度で
１時間のアニールを行う。Next, annealing is performed in nitrogen gas at a temperature of 400 ° C. for 1 hour.

【０１８６】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。In the laser irradiation performed thereafter,
Since there is a problem that the film is peeled off due to the desorption of hydrogen from the silicon film, the purpose is to desorb hydrogen contained in the silicon film in advance.

【０１８７】次に、図１７（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準に目合わせを行い、
レーザ照射８０を行って、結晶化シリコン膜７１とす
る。レーザ照射エネルギー３００ｍＪ／ｃｍ^２で行う。Next, as shown in FIG. 17C, alignment is performed with the laser irradiation alignment mark 20 as a reference,
Laser irradiation 80 is performed to form the crystallized silicon film 71. Laser irradiation energy is 300 mJ / cm ² .

【０１８８】照射エネルギーはシリコン膜の膜厚によっ
て異なり、適宜シリコン膜の膜厚に応じ、結晶化に必要
な照射エネルギーを選択してよい。またレーザはＫｒＦ
（２４８ｎｍ）のエキシマレーザを用いてもよい。The irradiation energy differs depending on the film thickness of the silicon film, and the irradiation energy required for crystallization may be appropriately selected according to the film thickness of the silicon film. The laser is KrF
An excimer laser (248 nm) may be used.

【０１８９】次に、図１７（ｄ）に示す様に、プラズマ
ＣＶＤ法を用い、２５０℃の基板温度で水素をベースと
するガス濃度０．５％のフォスフィンガスを５００ｓｃ
ｃｍ、シランガス２００ｓｃｃｍでプラズマＣＶＤチャ
ンバー内に導入させて膜厚５０ｎｍ程度で堆積し、ソー
ス・ドレインの不純物層となる領域のｎ型導電シリコン
膜１１２を形成させる。Next, as shown in FIG. 17D, 500 sc of hydrogen-based phosphine gas having a gas concentration of 0.5% and containing hydrogen at a substrate temperature of 250 ° C. is used by the plasma CVD method.
cm and silane gas of 200 sccm are introduced into the plasma CVD chamber and deposited to a film thickness of about 50 nm to form the n-type conductive silicon film 112 in the regions to be the source / drain impurity layers.

【０１９０】次に、図１８（ｅ）に示す様に、結晶シリ
コン膜７１とｎ型導電膜１１２をドライエッチング法で
島状シリコン膜７２とした後、図１８（ｆ）に示す様
に、クロムをスパッタ法で１５０ｎｍの膜厚で堆積した
後、パターニングを行いソースドレイン電極１２２を形
成させる。Next, as shown in FIG. 18E, after the crystalline silicon film 71 and the n-type conductive film 112 are formed into the island-shaped silicon film 72 by the dry etching method, as shown in FIG. After depositing chromium to a thickness of 150 nm by a sputtering method, patterning is performed to form the source / drain electrodes 122.

【０１９１】その後に、図１８（ｇ）に示す様に、ドラ
イエッチング法などによりｎ型層エッチング３００を行
い、逆スタガー構造の薄膜トランジスタ１３が完成す
る。After that, as shown in FIG. 18G, n-type layer etching 300 is performed by a dry etching method or the like to complete the thin film transistor 13 of the inverted stagger structure.

【０１９２】又、本発明に係る当該薄膜トランジスタの
更に他の具体例を図１９及び図２０を参照しながら詳細
に説明する。Further, another specific example of the thin film transistor according to the present invention will be described in detail with reference to FIGS. 19 and 20.

【０１９３】本具体例の上記具体例と同様に逆スタガー
薄膜トランジスタの製造方法である。Similar to the specific example of this specific example, this is a method of manufacturing an inverted staggered thin film transistor.

【０１９４】まず、図１９（ａ）に示す様に、基板１０
上にＴＥＳＯを原料とするプラズマＣＶＤ法を用い、Ｔ
ＥＯＳ３００ｓｃｃｍ、Ｈｅ１００ｓｃｃｍ、Ｏ_２ ６
０００ｓｃｃｍのガスを導入させ、成膜温度４１０℃、
成膜圧力１７０Ｐａ、ＲＦ投入電力１５００Ｗの条件で
酸化シリコン膜を膜厚５００ｎｍで堆積しカバー絶縁膜
１１を形成する。First, as shown in FIG. 19A, the substrate 10
Using a plasma CVD method using TESO as a raw material,
EOS300sccm, He100sccm, O ₂ 6
Gas of 000 sccm was introduced, and the film formation temperature was 410 ° C.
A cover insulating film 11 is formed by depositing a silicon oxide film with a film thickness of 500 nm under the conditions of a film forming pressure of 170 Pa and an RF input power of 1500 W.

【０１９５】次に、タングステンとタングステンシリサ
イドの積層膜をスパッタ法を用いて膜厚１５０ｎｍで堆
積した後、１回のパターニングでレーザ照射用アライメ
ントマーク２０とゲート電極１００を形成ゲート電極１
００を形成する。Next, a laminated film of tungsten and tungsten silicide is deposited with a film thickness of 150 nm by the sputtering method, and then the alignment mark 20 for laser irradiation and the gate electrode 100 are formed by patterning once.
00 is formed.

【０１９６】ゲート電極およびレーザ照射用アライメン
トマークを形成する材料は逆スタガ構造のトランジスタ
のゲート電極材料として使用可能な低抵抗であり、精度
よく目合わせが行えるレーザ照射用アライメントマーク
のパターン形状が得られていれば、高融点金属やそのシ
リサイドでなくてもよい。The material for forming the gate electrode and the alignment mark for laser irradiation has a low resistance that can be used as a gate electrode material for a transistor having an inverted staggered structure, and a pattern shape of the alignment mark for laser irradiation that allows accurate alignment can be obtained. The refractory metal or its silicide may not be used as long as it is provided.

【０１９７】次に、図１９（ｂ）に示す様に、プラズマ
ＣＶＤ法を用いて窒化シリコン膜を３００ｎｍの膜厚で
堆積しゲート絶縁膜９０を形成し、続いて、プラズマＣ
ＶＤ法でシラン（ＳｉＨ_４）３００ｓｃｃｍ、水素（Ｈ
_２）９００ｓｃｃｍ、成膜温度３００℃、ＲＦ投入電力
６０Ｗで１００ｎｍの膜厚でシリコン膜を堆積し、シリ
コン膜７０を形成する。Next, as shown in FIG. 19B, a silicon nitride film is deposited to a thickness of 300 nm by plasma CVD to form a gate insulating film 90, and then a plasma C
Silane (SiH ₄ ) 300 sccm, hydrogen (H
₂ ) A silicon film is deposited with a film thickness of 100 nm at 900 sccm, a film forming temperature of 300 ° C., and an RF input power of 60 W to form a silicon film 70.

【０１９８】その際、ＲＦ投入電力は活性層とゲート絶
縁膜との界面を形成することになりプラズマダメージを
与えないために低く抑えた条件であることが好ましい。At that time, it is preferable that the RF input power is kept low in order to form an interface between the active layer and the gate insulating film and not to cause plasma damage.

【０１９９】次に窒素ガス中において４００℃の温度で
１時間のアニールを行う。Next, annealing is performed in nitrogen gas at a temperature of 400 ° C. for 1 hour.

【０２００】これはその後に行うレーザ照射において、
シリコン膜中から水素が脱離することが原因で膜が剥が
れるなどの問題があるために、予めシリコン膜中に含ま
れる水素を脱離させることを目的としている。This is because in the laser irradiation to be performed thereafter,
Since there is a problem that the film is peeled off due to the desorption of hydrogen from the silicon film, the purpose is to desorb hydrogen contained in the silicon film in advance.

【０２０１】次に、図１９（ｃ）に示す様に、レーザ照
射用アライメントマーク２０を基準に目合わせを行い、
レーザ照射８０を行って、結晶化シリコン膜７１とす
る。Next, as shown in FIG. 19C, alignment is performed with reference to the alignment mark 20 for laser irradiation,
Laser irradiation 80 is performed to form the crystallized silicon film 71.

【０２０２】レーザ照射エネルギー３００ｍＪ／ｃｍ^２
で行う。照射エネルギーはシリコン膜の膜厚によって異
なり、適宜シリコン膜の膜厚に応じ、結晶化に必要な照
射エネルギーを選択してよい。Laser irradiation energy 300 mJ / cm ²
Done in. The irradiation energy varies depending on the film thickness of the silicon film, and the irradiation energy required for crystallization may be appropriately selected according to the film thickness of the silicon film.

【０２０３】またレーザはＫｒＦ（２４８ｎｍ）のエキ
シマレーザを用いてもよい。The laser may be a KrF (248 nm) excimer laser.

【０２０４】次に、図１９（ｄ）に示す様に、チャネル
領域となる部分を保護する目的で窒化シリコン膜をプラ
ズマＣＶＤ法で５００ｎｍの膜厚で堆積しパターニング
後、チャネル保護層１３１を形成する。その後にプラズ
マＣＶＤ法で不純物としてｎ型導電シリコン膜１１２を
形成する。Next, as shown in FIG. 19D, a silicon nitride film is deposited in a thickness of 500 nm by a plasma CVD method for the purpose of protecting a portion to be a channel region, and after patterning, a channel protective layer 131 is formed. To do. After that, the n-type conductive silicon film 112 is formed as an impurity by the plasma CVD method.

【０２０５】次に、図２０（ｅ）に示す様に、結晶化シ
リコン膜７１とチャネル保護層１３１とｎ型導電シリコ
ン膜１１２とをドライエッチング法によりパターニング
し、島状シリコン膜７３とする。Next, as shown in FIG. 20E, the crystallized silicon film 71, the channel protective layer 131, and the n-type conductive silicon film 112 are patterned by a dry etching method to form an island-shaped silicon film 73.

【０２０６】次に、図２０（ｆ）に示す様に、適宜のレ
ジスト膜３０１を形成後、ドライエッチング法によｎ型
導電シリコン膜エッチング３００を行い、図２０（ｇ）
に示す様に、ｎ型導電シリコン膜を分離させてソース・
ドレイン領域１２０を形成すると同時に当該レジスト膜
３０１も除去する。Next, as shown in FIG. 20 (f), after forming an appropriate resist film 301, n-type conductive silicon film etching 300 is performed by a dry etching method, and FIG.
, The n-type conductive silicon film is separated and the source
At the same time when the drain region 120 is formed, the resist film 301 is also removed.

【０２０７】次に、図２０（ｆ）に示す様に、スパッタ
法によりクロムなどを堆積後パターニングしてソース・
ドレイン電極１２２とさせ、逆スタガー型薄膜トランジ
スタ１３が完成する。Next, as shown in FIG. 20F, chromium or the like is deposited by a sputtering method and then patterned to form a source.
The inverted staggered thin film transistor 13 is completed by using the drain electrode 122.

【０２０８】本発明の上記した具体例に於て、レーザ照
射の際、図２１（ａ）に示すように主にステージ１ある
いはマスク部６などの一方或いは双方を適宜の駆動制御
手段を使用して移動させて照射領域を重ねながら走査さ
せる照射の方法を使用する事も可能である。In the above-described embodiment of the present invention, during laser irradiation, as shown in FIG. 21 (a), mainly one or both of the stage 1 and the mask portion 6 or the like is driven by an appropriate drive control means. It is also possible to use an irradiation method in which the irradiation area is moved and scanned while overlapping the irradiation area.

【０２０９】またブロック照射と称し、基板上の同じ領
域を同じ照射エネルギーで数回から２０回程度照射する
方法をとってもよい。Further, a method called block irradiation may be adopted in which the same region on the substrate is irradiated with the same irradiation energy several times to 20 times.

【０２１０】例えば図２１（ｂ）に示すようにブロック
照射の領域を角型にした場合、その四角形状の四隅にレ
ーザ照射用アライメントマークを設ける。それに対応さ
せたレーザ照射部側アライメントマークもマスクスリッ
ト部品側に対応させて位置にあらかじめ設けておく。For example, when the block irradiation area is square as shown in FIG. 21B, laser irradiation alignment marks are provided at the four corners of the square. The corresponding laser irradiation unit side alignment mark is also provided in advance at a position corresponding to the mask slit component side.

【０２１１】ブロック照射領域Ａ１１１に照射させる場
合ではレーザ照射用アライメントマークＡ２３、Ｂ２
４、Ｃ２５、Ｄ２６のアライメントマークを用いて目合
わせを行い、ブロック照射領域Ｂ１１２に照射させる場
合ではレーザ照射用アライメントマークＣ２５、Ｄ２
６、Ｅ２７、Ｆ２８の４箇所を用いて行う。When the block irradiation area A111 is irradiated, the laser irradiation alignment marks A23 and B2 are used.
When alignment is performed using the alignment marks C4, C25, and D26, and the block irradiation region B112 is irradiated, the laser irradiation alignment marks C25 and D2 are used.
It is carried out using four points of 6, E27 and F28.

【０２１２】このブロック照射の方法は照射回数を増や
すことにより実行的な照射強度を上げることが可能であ
り、薄膜トランジスタの特性を向上させる上で優位に働
く。この方法は狭い部分に局所的に照射させることに適
しており、高性能のトランジスタを得たい領域が狭い場
合に有効的な手段である。This block irradiation method can increase the effective irradiation intensity by increasing the number of times of irradiation, and is advantageous in improving the characteristics of the thin film transistor. This method is suitable for locally irradiating a narrow portion, and is an effective means when a region where a high-performance transistor is desired is narrow.

【０２１３】しかしレーザ照射時の光学系の分布がその
まま特定の領域に反映されてシリコンの結晶性に影響を
与える。そのため光学系の設計や照射の条件に注意を要
する。However, the distribution of the optical system at the time of laser irradiation is reflected as it is in a specific region and affects the crystallinity of silicon. Therefore, attention must be paid to the design of the optical system and the irradiation conditions.

【０２１４】また走査照射では照射の大面積化が容易で
ある優位性がある。このそれぞれの特徴を生かし、図２
２に示すように走査照射方法を採用する領域５８と、ブ
ロック照射方法を採用する領域５６、５７とを組み合わ
せで構成してもよく、目的に応じた照射方法を選択して
よい。Scanning irradiation has an advantage that it is easy to increase the area of irradiation. Taking advantage of each of these characteristics,
As shown in FIG. 2, a region 58 adopting the scanning irradiation method and regions 56, 57 adopting the block irradiation method may be combined, and the irradiation method may be selected according to the purpose.

【０２１５】上記した本発明に係る各具体例の説明から
理解される様に、本発明に係る当該薄膜トランジスタの
製造方法としては、基本的には、光源、当該光源から出
射される光ビームを所望の形状に成形すると共に、当該
成形された光ビームを所望の方向に指向させるマスク手
段、及び半導体装置構成部を含む基板を搭載し、当該半
導体装置構成部の所望の部位を当該光路に対応せしめる
様に移動可能に構成された基板移動手段とから構成され
た薄膜トランジスタ製造装置であって、当該マスク手段
に於ける当該所望の光路と当該基板移動手段に於ける当
該半導体装置構成部の所望の部位との位置合わせ操作
は、当該半導体装置構成部上に設けられている当該アラ
インメントマークを参照して実行する様に構成された薄
膜トランジスタ製造方法であり、当該薄膜トランジスタ
製造方法に於て、当該マスク手段に於ける当該所望の光
路と当該基板移動手段に於ける当該半導体装置構成部の
所望の部位との位置合わせ操作は、当該基板上の半導体
装置構成部に設けられている当該アラインメントマーク
と当該マスク手段に設けられている当該アラインメント
マーク検出手段とを一致させる様に制御する事が好まし
い。As can be understood from the above description of each specific example according to the present invention, basically, as a method of manufacturing the thin film transistor according to the present invention, a light source and a light beam emitted from the light source are desired. In addition to shaping in the shape of, the mask means for directing the shaped light beam in a desired direction and a substrate including a semiconductor device component are mounted, and a desired portion of the semiconductor device component is made to correspond to the optical path. A thin film transistor manufacturing apparatus composed of a substrate moving means configured to be movable as described above, wherein the desired optical path in the mask means and a desired portion of the semiconductor device forming part in the substrate moving means. The thin film transistor manufacturing configured so that the alignment operation with and is performed with reference to the alignment mark provided on the semiconductor device component. In the thin film transistor manufacturing method, the alignment operation between the desired optical path in the mask means and the desired portion of the semiconductor device component in the substrate moving means is performed on the substrate. It is preferable to perform control so that the alignment mark provided in the semiconductor device configuration unit and the alignment mark detection unit provided in the mask unit are matched with each other.

【０２１６】更に、本発明に於ける当該薄膜トランジス
タの製造方法に於いては、当該マスク手段は、当該光源
から出射される光ビームの断面積よりも小さな断面積を
有する一つ若しくは複数種の成形光ビームを形成する為
の一つ若しくは複数個のマスクパターンを有している事
も好ましく、又、当該マスク手段に於ける当該所望の光
路と当該基板移動手段に於ける当該半導体装置構成部の
所望の部位との位置合わせ操作は、当該基板上の当該半
導体装置構成部に設けられている当該アラインメントマ
ークを参照して実行する様に構成されている事が望まし
い。Further, in the method of manufacturing a thin film transistor according to the present invention, the mask means has one or more kinds of moldings having a cross-sectional area smaller than the cross-sectional area of the light beam emitted from the light source. It is also preferable to have one or a plurality of mask patterns for forming a light beam. Further, the desired optical path in the mask means and the semiconductor device constituent part in the substrate moving means. It is desirable that the position alignment operation with respect to a desired portion be performed with reference to the alignment mark provided on the semiconductor device component on the substrate.

【０２１７】より具体的には、当該マスク手段に於ける
当該所望の光路と当該基板移動手段に於ける当該半導体
装置構成部の所望の部位との位置合わせ操作は、当該基
板上の当該半導体装置構成部に設けられている当該アラ
インメントマークと当該マスク手段に設けられている当
該アラインメントマーク検出手段とを一致させる様に制
御する様に構成されているものである。More specifically, the alignment operation between the desired optical path in the mask means and the desired portion of the semiconductor device component in the substrate moving means is performed by the semiconductor device on the substrate. The alignment mark provided in the component and the alignment mark detecting means provided in the mask means are controlled so as to coincide with each other.

【０２１８】[0218]

【発明の効果】局所的に半導体層を結晶化するためにレ
ーザ照射時に目合わせを必要とする薄膜トランジスタあ
るいはそれらを用いた電子機器の製造工程において、工
程数を増加させることがないスループットの高い製造工
程を提供できる。EFFECTS OF THE INVENTION In the manufacturing process of a thin film transistor which requires alignment during laser irradiation in order to locally crystallize a semiconductor layer or an electronic device using the same, manufacturing with high throughput without increasing the number of processes. The process can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は、本発明に係る薄膜トランジスタの具体
例の構成例を示す断面図である。FIG. 1 is a cross-sectional view showing a configuration example of a specific example of a thin film transistor according to the present invention.

【図２】図２は、本発明に於て使用されるレーザー照射
手段の一具体例の構成を示す図である。FIG. 2 is a diagram showing a configuration of a specific example of a laser irradiation means used in the present invention.

【図３】図３は、本発明に係る薄膜トランジスタの製造
方法の一具体的の工程手順を説明する図である。FIG. 3 is a diagram illustrating a specific process procedure of a method of manufacturing a thin film transistor according to the present invention.

【図４】図４は、本発明に係る薄膜トランジスタの製造
方法の一具体的の工程手順を説明する図である。FIG. 4 is a diagram illustrating a specific process procedure of a method of manufacturing a thin film transistor according to the present invention.

【図５】図５は、本発明に係る薄膜トランジスタの製造
方法の一具体的の工程手順を説明する図である。FIG. 5 is a diagram illustrating a specific process procedure of a method of manufacturing a thin film transistor according to the present invention.

【図６】図６は、本発明に係る薄膜トランジスタの製造
方法に於けるレーザ照射時の目合わせ方法の一例を示す
図である。FIG. 6 is a diagram showing an example of an alignment method during laser irradiation in the method of manufacturing a thin film transistor according to the present invention.

【図７】図７は、本発明に係る薄膜トランジスタの製造
方法の具体的に於ける液晶表示装置のゲート駆動回路領
域のレーザ照射手順を示す平面図である。FIG. 7 is a plan view showing a laser irradiation procedure of a gate drive circuit region of a liquid crystal display device in a specific method of manufacturing a thin film transistor according to the present invention.

【図８】図８は、本発明に係る薄膜トランジスタの製造
方法の具体的に於ける液晶表示装置のデータ信号駆動回
路領域のレーザ照射手順を示す平面図である。FIG. 8 is a plan view showing a laser irradiation procedure of a data signal drive circuit area of a liquid crystal display device in a specific method of manufacturing a thin film transistor according to the present invention.

【図９】図９は、本発明に係る薄膜トランジスタの製造
方法の具体的に於ける液晶表示装置の画素スイッチング
素子形成領域のレーザ照射手順を示す平面図である。FIG. 9 is a plan view showing a laser irradiation procedure of a pixel switching element formation region of a liquid crystal display device in a specific method of manufacturing a thin film transistor according to the present invention.

【図１０】図１０は、本発明に係る薄膜トランジスタの
製造方法の他の具体的の工程手順を説明する図である。FIG. 10 is a diagram illustrating another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１１】図１１は、本発明に係る薄膜トランジスタの
製造方法の他の具体的の工程手順を説明する図である。FIG. 11 is a diagram for explaining another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１２】図１２は、本発明に係る薄膜トランジスタの
製造方法の他の具体的の工程手順を説明する図である。FIG. 12 is a diagram illustrating another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１３】図１３は、本発明に係る他の具体的に於ける
画像読み取り装置の駆動回路領域のレーザ照射手順を示
す平面図。FIG. 13 is a plan view showing a laser irradiation procedure of a drive circuit area of an image reading apparatus according to another embodiment of the present invention.

【図１４】図１４は、本発明に係る他の具体的に於ける
画像読み取り装置の読み取り画素スイッチング素子領域
のレーザ照射手順を示す平面図である。FIG. 14 is a plan view showing a laser irradiation procedure of a read pixel switching element region of an image reading apparatus according to another embodiment of the present invention.

【図１５】図１５は、本発明に係る薄膜トランジスタの
製造方法の更に他の具体的の工程手順を説明する図であ
る。FIG. 15 is a diagram for explaining still another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１６】図１６は、本発明に係る薄膜トランジスタの
製造方法の別の具体的の工程手順を説明する図である。FIG. 16 is a diagram for explaining another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１７】図１７は、本発明に係る薄膜トランジスタの
製造方法の更に別の具体的の工程手順を説明する図であ
る。FIG. 17 is a diagram illustrating still another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１８】図１８は、本発明に係る薄膜トランジスタの
製造方法の更に別の具体的の工程手順を説明する図であ
る。FIG. 18 is a diagram illustrating still another specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図１９】図１９は、本発明に係る薄膜トランジスタの
製造方法の更に異なる具体的の工程手順を説明する図で
ある。FIG. 19 is a diagram for explaining a further different specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図２０】図２０は、本発明に係る薄膜トランジスタの
製造方法の更に異なる具体的の工程手順を説明する図で
ある。FIG. 20 is a diagram illustrating a further different specific process procedure of the method of manufacturing a thin film transistor according to the present invention.

【図２１】図２１は、本発明に於けるレーザーの走査照
射の方法の一例とブロック照射方法の一例を示す平面図
である。FIG. 21 is a plan view showing an example of a laser scanning irradiation method and a block irradiation method according to the present invention.

【図２２】図２２は、本発明に於けるレーザーの走査照
射方法の他の例を示す平面図である。FIG. 22 is a plan view showing another example of the laser scanning irradiation method according to the present invention.

【符号の説明】[Explanation of symbols]

１…光源 ２、１６０、１６１…トランジスタ部 ４…成形された光ビーム ５…光路 ６…マスク手段、マスク部 ７…半導体装置構成部 ８…基板移動手段 ９…アラインメントマーク検出手段 １０…基板、透明基板 １１…カバー絶縁膜 １２…層間膜 １３…薄膜トランジスタ １３’…液晶表示装置 １３”…画像読み取り装置 １５…薄膜トランジスタ製造装置 １６…画像処理手段 １７…制御手段 １８…第１の制御手段 １９…第２の制御手段 ２０…アラインメントマーク ２１…第３の制御手段 ２２…中央演算手段（ＣＰＵ） ２０ａ…レーザ照射用アライメントマーク ２０ｂ…レーザ照射用アライメントマーク ２０ｃ…レーザ照射用アライメントマーク ２０ｄ…レーザ照射用アライメントマーク ２１ａ…駆動回路領域用レーザ照射用アライメントマー
ク ２１ｂ…駆動回路領域用レーザ照射用アライメントマー
ク ２２ａ…読み取り画素スイッチング素子領域用レーザ照
射用アライメントマーク ２２ｂ…読み取り画素スイッチング素子領域用レーザ照
射用アライメントマーク ３０…光ビーム ４０…マスクパターン ４１…マスクスリット部 ４２…マスクスリット部 ４３…マスクスリット部 ４４…マスクスリット部 ４５…マスクスリット部 ５０…成形光ビームの照射範囲 ５１ａ…ゲート信号駆動回路形成照射領域 ５１ｂ…ゲート信号駆動回路形成照射領域 ５１…ゲート信号駆動回路形成照射領域 ５２…データ信号駆動回路形成照射領域 ５２ｃ…データ信号駆動回路形成照射領域 ５２ｄ…データ信号駆動回路形成照射領域 ５３…画素スイッチング素子形成照射領域 ５３ａ…画素スイッチング素子形成照射領域 ５３ｂ…画素スイッチング素子形成照射領域 ５４…駆動回路領域 ５４ａ…駆動回路領域 ５５…読み取り画素スイッチング素子領域 ５５ａ…読み取り画素スイッチング駆動回路領域 ５５ｂ…駆動回路領域 ５８…走査照射方法領域 ５６、５７…ブロック照射方法領域 ６０…遮光層 ６１…シールド層 ７０…シリコン膜 ７１…結晶化シリコン膜 ７２…島状シリコン膜 ７４…活性層（チャネル領域） ８０…レーザ照射 ９０…ゲート絶縁膜 ９７…アラインメントマーク一致状態 １００…ゲート電極膜層 １１０…マスク窒化シリコン膜 １１１…不純物イオン １１２…ｎ型導電シリコン膜 １２０…ソースドレイン領域 １２１…ソース・ドレイン電極 １２２…ソースドレイン電極 １３０…層間絶縁膜 １３１…チャネル保護層 １４０…コンタクトホール １５０…配線電極、アルミ電極 １７０…層間分離膜 １８０…表示電極用コンタクトホール １９０…表示電極 ２００…下部電極 ２１０…受光素子、アモルファスシリコン膜 ２２０…ｐ型導電膜 ２３０…上部透明電極 ２４０…バリヤメタル ２５０…層間分離膜 ２６０…上部透明電極用コンタクトホール ２７０…下部電極用コンタクトホール ２８０…薄膜トランジスタ用コンタクトホール ２９０…配線部 ３０１…レジスト膜 ３００…ｎ型導電シリコン膜エッチング Ａ１１１…ブロック照射領域 Ａ２３、Ｂ２４、Ｃ２５、Ｄ２６、Ｅ２７、Ｆ２８…レ
ーザ照射用アライメントマーク Ｂ１１２…ブロック照射領域DESCRIPTION OF SYMBOLS 1 ... Light source 2, 160, 161 ... Transistor part 4 ... Molded light beam 5 ... Optical path 6 ... Mask means, mask part 7 ... Semiconductor device component 8 ... Substrate moving means 9 ... Alignment mark detecting means 10 ... Substrate, transparent Substrate 11 ... Cover insulating film 12 ... Interlayer film 13 ... Thin film transistor 13 ′ ... Liquid crystal display device 13 ″ ... Image reading device 15 ... Thin film transistor manufacturing device 16 ... Image processing means 17 ... Control means 18 ... First control means 19 ... Second Control means 20 ... Alignment mark 21 ... Third control means 22 ... Central processing means (CPU) 20a ... Laser irradiation alignment mark 20b ... Laser irradiation alignment mark 20c ... Laser irradiation alignment mark 20d ... Laser irradiation alignment mark 21a ... Alignment mark 21b for laser irradiation for drive circuit area Alignment mark 22a for laser irradiation for drive circuit area ... Alignment mark 22b for laser irradiation for read pixel switching element area ... Alignment mark 30 for laser irradiation for read pixel switching element area ... Light beam 40 ... Mask pattern 41 ... Mask slit portion 42 ... Mask slit portion 43 ... Mask slit portion 44 ... Mask slit portion 45 ... Mask slit portion 50 ... Forming light beam irradiation range 51a ... Gate signal drive circuit formation irradiation area 51b ... Gate signal drive circuit formation irradiation area 51 ... Gate signal drive circuit Formation irradiation area 52 ... Data signal drive circuit formation irradiation area 52c ... Data signal drive circuit formation irradiation area 52d ... Data signal drive circuit formation irradiation area 53 ... Pixel switching element formation irradiation area 53a ... Pixel switching element formation irradiation area 53 b ... Pixel switching element formation irradiation area 54 ... Drive circuit area 54a ... Drive circuit area 55 ... Read pixel switching element area 55a ... Read pixel switching drive circuit area 55b ... Drive circuit area 58 ... Scan irradiation method areas 56, 57 ... Block irradiation Method region 60 ... Shading layer 61 ... Shield layer 70 ... Silicon film 71 ... Crystallized silicon film 72 ... Island silicon film 74 ... Active layer (channel region) 80 ... Laser irradiation 90 ... Gate insulating film 97 ... Alignment mark matching state 100 Gate electrode film layer 110 Mask silicon nitride film 111 Impurity ions 112 N-type conductive silicon film 120 Source drain region 121 Source drain electrode 122 Source drain electrode 130 Interlayer insulating film 131 Channel protective layer 140 Contact hole 150 ... Wiring power Electrode, aluminum electrode 170 ... Interlayer separation film 180 ... Display electrode contact hole 190 ... Display electrode 200 ... Lower electrode 210 ... Photodetector, amorphous silicon film 220 ... P-type conductive film 230 ... Upper transparent electrode 240 ... Barrier metal 250 ... Interlayer separation Film 260 ... Contact hole 270 for upper transparent electrode ... Contact hole 280 for lower electrode ... Contact hole 290 for thin film transistor ... Wiring portion 301 ... Resist film 300 ... Etching of n-type conductive silicon film A111 ... Block irradiation areas A23, B24, C25, D26 , E27, F28 ... Laser irradiation alignment mark B112 ... Block irradiation area

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田邉 浩 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2H092 GA17 GA21 GA25 GA30 GA57 GA60 JA21 JA24 JB41 MA12 MA13 MA15 MA30 MA35 MA41 NA27 NA29 PA06 PA09 4M118 AB01 BA05 CA14 CB06 FB03 FB08 FB09 FB13 FB24 FB26 5F052 AA02 BA01 BA14 BA18 BB07 DA01 DA02 DB02 JA01 5F110 AA30 BB02 BB04 BB10 CC02 CC05 CC07 CC08 DD02 DD03 DD13 DD14 DD15 EE03 EE04 EE05 EE14 EE44 FF02 FF03 FF29 FF30 FF32 GG02 GG13 GG43 GG45 GG47 HJ01 HJ13 HJ23 HK04 HK05 HK09 HK21 HK33 HK35 HL03 HL23 NN03 NN04 NN13 NN23 NN24 NN35 NN36 NN43 NN44 NN45 NN46 NN54 NN71 NN72 PP03 PP04 PP05 PP06 PP29 PP35 PP40 QQ19    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Hiroshi Tanabe             5-7 Shiba 5-1, Minato-ku, Tokyo NEC Corporation             Inside the company F term (reference) 2H092 GA17 GA21 GA25 GA30 GA57                       GA60 JA21 JA24 JB41 MA12                       MA13 MA15 MA30 MA35 MA41                       NA27 NA29 PA06 PA09                 4M118 AB01 BA05 CA14 CB06 FB03                       FB08 FB09 FB13 FB24 FB26                 5F052 AA02 BA01 BA14 BA18 BB07                       DA01 DA02 DB02 JA01                 5F110 AA30 BB02 BB04 BB10 CC02                       CC05 CC07 CC08 DD02 DD03                       DD13 DD14 DD15 EE03 EE04                       EE05 EE14 EE44 FF02 FF03                       FF29 FF30 FF32 GG02 GG13                       GG43 GG45 GG47 HJ01 HJ13                       HJ23 HK04 HK05 HK09 HK21                       HK33 HK35 HL03 HL23 NN03                       NN04 NN13 NN23 NN24 NN35                       NN36 NN43 NN44 NN45 NN46                       NN54 NN71 NN72 PP03 PP04                       PP05 PP06 PP29 PP35 PP40                       QQ19

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】透明基板上に形成され、ゲート電極膜層と
ソース及びドレイン領域膜層および当該透明基板を透過
して基板側から入射される光がトランジスタの活性層に
入射することを遮蔽する遮蔽層とで構成された薄膜トラ
ンジスタであって、当該遮光層と当該活性層とが層間絶
縁膜で分離されている構造を有した薄膜トランジスタに
おいて、当該遮光層の配置位置と同一の配置位置に設け
られ且つ当該遮光層の構成材料と同一の構成材料で形成
されたアライメントマークが設けられている事を特徴と
する薄膜トランジスタ。1. A shield formed on a transparent substrate for blocking light incident from the substrate side through the gate electrode film layer, the source / drain region film layer, and the transparent substrate from entering the active layer of the transistor. A thin film transistor including a shielding layer, the thin film transistor having a structure in which the light shielding layer and the active layer are separated by an interlayer insulating film, provided at the same arrangement position as the arrangement position of the light shielding layer. A thin film transistor having an alignment mark formed of the same constituent material as the constituent material of the light shielding layer. 【請求項２】透明基板上に形成され、ゲート電極膜層と
ソース及びドレイン領域膜層および当該透明基板を透過
して基板側から入射される電磁波がトランジスタの配線
部に取り込まれることを防止するためのシールド層とか
らなる薄膜トランジスタであって、当該シールド層と当
該活性層とが層間絶縁膜で分離されている構造を有した
薄膜トランジスタにおいて、当該シールド層の配置位置
と同一の配置位置に設けられ且つ当該シールド層の構成
材料と同一の構成材料で形成されたアライメントマーク
が設けられている事を特徴とする薄膜トランジスタ。2. An electromagnetic wave which is formed on a transparent substrate and which penetrates the gate electrode film layer, the source and drain region film layers and the transparent substrate and is incident from the substrate side is prevented from being taken into the wiring portion of the transistor. A thin film transistor comprising a shield layer for use in a thin film transistor having a structure in which the shield layer and the active layer are separated by an interlayer insulating film, and the thin film transistor is provided at the same position as the position of the shield layer. A thin film transistor having an alignment mark formed of the same constituent material as that of the shield layer. 【請求項３】透明基板上に形成され、ゲート電極膜層と
ソース及びドレイン領域膜層および当該透明基板を透過
して基板側から入射される光がトランジスタの活性層に
入射することを遮蔽する遮蔽層とで構成された薄膜トラ
ンジスタであって、当該遮光層と当該活性層とが層間絶
縁膜で分離されている構造を有した薄膜トランジスタに
おいて、当該遮光層と当該活性層とを層間分離する層間
絶縁膜の膜厚が700nm以上であることを特徴とする請求
項１に記載の薄膜トランジスタ。3. A shield formed on a transparent substrate to block light incident on the gate electrode film layer, the source and drain region film layers and the transparent substrate from the substrate side from entering the active layer of the transistor. A thin film transistor having a shielding layer, wherein the light shielding layer and the active layer are separated by an interlayer insulating film, and an interlayer insulating layer for separating the light shielding layer and the active layer from each other. The thin film transistor according to claim 1, wherein the film thickness is 700 nm or more. 【請求項４】透明基板上に形成され、ゲート電極膜層と
ソース及びドレイン領域膜層および当該透明基板を透過
して基板側から入射される電磁波がトランジスタの配線
部に取り込まれることを防止するためのシールド層とか
らなる薄膜トランジスタであって、当該シールド層と当
該活性層とが層間絶縁膜で分離されている構造を有した
薄膜トランジスタにおいて、当該シールド層と当該活性
層とを層間分離する層間絶縁膜の膜厚が700ｎｍ以上で
あることを特徴とする請求項２に記載の薄膜トランジス
タ。4. An electromagnetic wave that is formed on a transparent substrate and that is transmitted through the gate electrode film layer, the source and drain region film layers and the transparent substrate and is incident from the substrate side is prevented from being taken into the wiring portion of the transistor. In a thin film transistor having a structure in which the shield layer and the active layer are separated by an interlayer insulating film, an interlayer insulation for separating the shield layer and the active layer from each other. The thin film transistor according to claim 2, wherein the film thickness is 700 nm or more. 【請求項５】請求項１乃至４の何れかに記載の薄膜トラ
ンジスタを使用した電子機器。5. An electronic device using the thin film transistor according to claim 1. 【請求項６】請求項１乃至４の何れかに記載の薄膜トラ
ンジスタを使用した液晶表示装置。6. A liquid crystal display device using the thin film transistor according to claim 1. 【請求項７】請求項１乃至４の何れかに記載の薄膜トラ
ンジスタを使用したイメージセンサ。7. An image sensor using the thin film transistor according to claim 1.