KR102442392B1 - Nmos 트랜지스터를 사용하는 ldo 레귤레이터 - Google Patents

Nmos 트랜지스터를 사용하는 ldo 레귤레이터 Download PDF

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Abstract

LDO(Low Dropout) 레귤레이터는 NMOS 트랜지스터, 저항 래더, 에러 증폭기 및 게이트 부스팅 회로를 포함한다. NMOS 트랜지스터는 입력 전압을 수신하여 출력 전압을 생성하도록 구성된다. NMOS 트랜지스터에 결합된 저항 래더는 출력 전압의 레벨에 따라 피드백 신호를 생성하도록 구성된다. 저항 래더에 결합된 에러 증폭기는 저항 래더로부터 피드백 신호를 수신하여 제어 신호를 생성하도록 구성된다. NMOS 트랜지스터와 에러 증폭기 사이에 결합된 게이트 부스팅 회로는 출력 전압을 타깃 레벨로 끌어올리기 위해 NMOS 트랜지스터를 제어하는 제어 신호를 부스팅하도록 구성된다.

Description

NMOS 트랜지스터를 사용하는 LDO 레귤레이터
본 발명은 LDO(low dropout) 레귤레이터에 관한 것으로,보다 상세하게는 NMOS 트랜지스터를 출력 트랜지스터로 사용하는 LDO 레귤레이터에 관한 것이다.
LDO(low dropout) 레귤레이터는 더 작은 디바이스 크기, 더 큰 설계 단순성, 더 적은 전류 소비 및 더 나은 전력 노이즈 내성이라는 장점으로 인해 다양한 유형의 회로 시스템에서 널리 사용된다. LDO는 외부 전원 전압(power supply voltage)을 조정되고(regulated) 안정적인 내부 전원 전압으로 변환할 수 있다. 일반적으로, LDO는 주로 출력단(output stage)에서 PMOS 트랜지스터를 사용한다. 도 1을 참조하면, 도 1은 종래의 LDO 레귤레이터(10)의 개략도이다. LDO 레귤레이터(10)에서, PMOS 트랜지스터(102)는 외부 입력 전원 전압(VCC)을 변환하여 내부 사용을 위한 출력 전원 전압(VDD)을 생성한다. LDO 레귤레이터(10)는 저항 래더(ladder)(104), 에러 증폭기(106) 및 보상 커패시터(C_COMP)를 더 포함한다. 저항 래더(104)와 에러 증폭기(106)는 피드백 루프를 형성한다. 정전 용량이 큰 보상 커패시터(C_COMP)는 주파수 응답 보상을 위해 배치되어 안정성(stability)을 높이고 출력 리플(ripple)을 감소시킨다.
그러나, PMOS LDO 레귤레이터(10)는 몇 가지 단점이 있다. 구체적으로, LDO 레귤레이터(10)의 과도 응답(transient response)은 피드백 루프의 반응 속도에 의존하므로, 출력 전원 전압(VDD)의 급격한 변동이 피드백 루프의 응답 시간 후에 조정되며; 따라서 보상 커패시터(C_COMP)는 피드백 루프가 응답하기 전에 출력 리플을 감소시키기 위해 필요하다. 또한, PMOS 트랜지스터(102)는 동일한 크기를 갖는 NMOS 트랜지스터에 비해 더 적은 전류 용량(current capability)을 갖는다. 또한, PMOS LDO 레귤레이터(10)에서, 보상 커패시터(C_COMP)가 필요하며 그리고 이는 외부에 배치되든 내부에 배치되든 넓은 면적을 차지한다. 최신 집적 회로에서, 회로 밀도는 증가하고, 온다이(on-die) 보상 커패시터를 채울 공간이 적다. 또한, 시스템은 출력 전원 전압(VDD)을 동일한 수준으로 유지하면서 입력 전원 전압(VCC)의 범위에서 더 높은 유연성을 제공해야 한다. 예를 들어, 출력 전원 전압(VDD)은 2.2V와 같고, 시스템은 입력 전원 전압(VCC)이 2.35V로 낮아질 때 정상적으로 작동하는 것이 요구된다. 위의 모든 팩터(factor)는 기존 PMOS LDO 레귤레이터에 큰 도전을 준다.
따라서, 본 발명의 목적은 전술한 문제를 해결하기 위해 출력단에서 NMOS 트랜지스터를 사용하는 신규 구조의 LDO(low dropout) 레귤레이터를 제공하는 것이다.
본 발명의 실시 예는 NMOS 트랜지스터, 저항 래더(ladder), 에러 증폭기 및 게이트 부스팅(gate boosting) 회로를 포함하는 LDO 레귤레이터를 개시한다. 상기 NMOS 트랜지스터는 입력 전압을 수신하여 출력 전압을 생성하도록 구성된다. 상기 NMOS 트랜지스터에 결합된(coupled) 저항 래더는 출력 전압의 레벨에 따라 피드백 신호를 생성하도록 구성된다. 상기 저항 래더에 결합된 에러 증폭기는 상기 저항 래더로부터 피드백 신호를 수신하여 제어 신호를 생성하도록 구성된다. 상기 NMOS 트랜지스터와 상기 에러 증폭기 사이에 결합된 게이트 부스팅 회로는 출력 전압을 타깃 레벨로 끌어올리기(pull)위해 NMOS 트랜지스터를 제어하는 제어 신호를 부스팅하도록 구성된다.
본 발명의 이러한 목적 및 다른 목적은 다양한 그림 및 도면에 예시된 바람직한 실시 예의 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
도 1은 종래의 LDO 레귤레이터의 개략도이다.
도 2는 본 발명의 일 실시 예에 따른 LDO 레귤레이터의 개략도이다.
도 3은 게이트 부스팅 회로를 상세하게 구현한 LDO 레귤레이터의 개략도이다.
도 4는 본 발명의 일 실시 예에 따른 다른 LDO 레귤레이터의 개략도이다.
도 2를 참조하면, 이는 본 발명의 실시 예에 따른 LDO(low dropout) 레귤레이터(20)의 개략도이다. 도 2에 도시된 바와 같이, LDO 레귤레이터(20)는 NMOS 트랜지스터(202), 저항 래더(ladder)(204), 에러 증폭기(206) 및 게이트 부스팅(gate boosting) 회로(208)를 포함한다. NMOS 트랜지스터(202)는 전압원으로부터 입력 전원 전압(VCC)을 수신하여 출력 전원 전압(VDD)을 생성 및 출력하도록 구성된다. NMOS 트랜지스터(202)에 결합된(coupled) 저항 래더(204)는 출력 전원 전압(VDD)의 레벨에 따라 피드백 신호(VFB)를 생성하도록 구성된다. 저항 래더(204)에 결합된 에러 증폭기(206)는 저항 래더(204)로부터 피드백 신호(VFB)를 수신하여 제어 신호(VCTRL)를 생성하도록 구성된다. 구체적으로, 에러 증폭기(206)의 음의(negative) 입력 단자는 피드백 신호(VFB)를 수신하고, 에러 증폭기(206)의 양의(positive) 입력 단자는 밴드갭 기준 전압(bandgap reference voltage)(VBGR) 또는 밴드갭 회로에서 생성된 임의의 전압을 수신한다. 따라서, 에러 증폭기(206)는 피드백 신호(VFB)와 밴드갭 기준 전압(VBGR)의 차이에 따라 제어 신호(VCTRL)를 출력한다. NMOS 트랜지스터(202)와 에러 증폭기(206) 사이에 결합된 게이트 부스팅 회로(208)는 출력 전원 전압(VDD)을 타깃 레벨로 끌어올리기 위해 NMOS 트랜지스터(202)의 게이트 단자를 제어하는 제어 신호(VCTRL)를 부스팅하도록 구성된다.
LDO 레귤레이터(20)에서, 드레인 단자를 통해 입력 전원 전압(VCC)을 수신하고, 게이트 단자를 통해 게이트 부스팅 회로(208)로부터 부스팅된 제어 신호를 수신하며, 소스 단자를 통해 출력 전원 전압(VDD)을 출력하는 NMOS 트랜지스터(202)는, 소스 팔로워(source follower) 역할을 한다. 따라서, 과도 부하 변동(transient load variation)으로 인해 출력 전원 전압(VDD)이 변경되는 경우, NMOS 트랜지스터(202)는 피드백 루프의 응답 시간 이전에 출력 전류를 즉시 증가 또는 감소시킬 수 있다.
구체적으로, NMOS 트랜지스터(202)의 작동(operation)은 다음의 MOSFET 수식:
Figure 112021008135150-pct00001
을 따르며, 여기서 ΔI는 NMOS 트랜지스터(202)의 드레인 전류의 변동이고, K는 NMOS 트랜지스터(202)의 트랜스컨덕턴스 팩터(transconductance factor)이며, W/L은 너비 대 길이의 비율이고, Vg 및 Vth는 NMOS 트랜지스터(202)의 게이트 전압 및 임계 전압이며, ΔVDD는 출력 전원 전압(VDD)의 변동이다. 출력 전원 전압(VDD)이 급격히 떨어지는 경향이 있을 때, NMOS 트랜지스터(202)를 통해 흐르는 전류가 즉시 증가하여 피드백 루프가 응답하기 전에 출력 전원 전압(VDD)을 끌어올린다(put up). 출력 전원 전압(VDD)이 빠르게 상승하는 경향이 있을 때, NMOS 트랜지스터(202)를 통해 흐르는 전류가 즉시 감소하여 피드백 루프가 응답하기 전에 출력 전원 전압(VDD)을 낮춘다. 따라서, NMOS 트랜지스터(202)에 의해 형성된 소스 팔로워는 과도 부하 변동으로 인해 출력 전원 전압(VDD)이 변경되는 경향이 있을 때 즉시 응답한다. 이는 출력 전원 전압(VDD)의 리플(ripple)을 크게 감소시키거나 제거한다. 작은 신호(small signal) 분석의 경우, NMOS 트랜지스터(202)에 의해 형성된 소스 팔로워는 낮은 출력 저항을 제공하여, 출력 극(pole)을 더 높은 주파수로 밀어내며; 따라서 보상 체계가 훨씬 쉬워질 수 있다.
이러한 상황에서, 소스 팔로우는 피드백 루프가 응답하기 전에 응답하고 출력 리플을 감소시킬 수 있으며; 따라서, 출력 전원 전압(VDD)에 대한 보상 커패시터가 생략될 수 있거나, 또는 크기가 작고 커패시턴스가 적은 보상 커패시터만 필요하다. 그 후, 피드백 루프가 발생하여 NMOS 트랜지스터(202)의 게이트 단자를 특정 레벨로 조작하여(manipulate) 출력 전원 전압(VDD)이 타깃 레벨에 도달하도록 제어한다.
입력 전원 전압(VCC)이 출력 전원 전압(VDD)에 가까울 때, NMOS 트랜지스터(202)의 게이트 전압은 출력 전원 전압(VDD)을 끌어올릴만큼 충분히 높은 레벨에 도달하지 않을 수 있다는 점에 유의한다. 예시적인 실시 예에서, 입력 전원 전압(VCC)은 2.35V와 같고 출력 전원 전압(VDD)은 2.2V와 같다. 따라서, 게이트 부스팅 회로(208)는 NMOS 트랜지스터(202)를 제어하기 위한 제어 신호(VCTRL)를 부스팅하도록 구현된다. 바람직하게, NMOS 트랜지스터(202)는 제로 볼트 임계 전압(zero volt threshold-voltage, ZVT) NMOS 트랜지스터이며, 이는 부스팅된 제어 신호(VTRL)로 출력 전원 전압(VDD)을 보다 쉽게 끌어올리도록 턴온된다.
도 3을 참조하면, 게이트 부스팅 회로(208)를 상세하게 구현한 LDO 레귤레이터(20)의 개략도이다. 도 3에 도시된 바와 같이, 게이트 부스팅 회로(208)는 펌핑(pumping) 회로(302) 및 절연(isolating) 회로(304)를 포함한다. 펌핑 회로(302)는 제어 신호(VCTRL)를 부스팅하도록 구성된다. 절연 회로(304)는 (제어 신호(VCTRL)가 생성되는) 에러 증폭기(206)의 출력 단자를 기생 커패시턴스(parasitic capacitance)로부터 절연시키도록 구성된다. 펌핑 회로(302)는 유니티 이득 버퍼(unity gain buffer)(UGB1), 커패시터 유닛(C1) 및 스위치(S1_1, S1_2 및 S2)를 포함한다. 절연 회로(304)는 유니티 이득 버퍼(UGB2), 커패시터 유닛(C2) 및 스위치(S3_1 및 S3_2)를 포함한다. 각각의 커패시터 유닛(C1 및 C2)은 도 3에서 단일 커패시터(single capacitor)로 도시되어 있어도, 당업자는 하나의 커패시터 유닛이 단일 커패시터이거나 또는 여러 커패시터 또는 이와 동등한 캐패시턴스의 조합일 수 있음을 이해함을 유의한다. 구체적으로, 스위치(S1_1)는 유니티 이득 버퍼(UGB1)와 커패시터 유닛(C1)의 제1 단자 사이에 결합된다. 스위치(S1_2)는 커패시터 유닛(C1)의 제2 단자와 접지(ground) 단자 사이에 결합된다. 스위치(S2)는 유니티 이득 버퍼(UGB2)와 커패시터 유닛(C1)의 제2 단자 사이에 결합된다. 스위치(S3_1)는 커패시터 유닛(C1)의 제1 단자와 커패시터 유닛(C2)의 제1 단자 사이에 결합된다. 스위치 S3_2는 커패시터 유닛(C1)의 제2 단자와 커패시터 유닛(C2)의 제2 단자 사이에 결합된다. 유니티 이득 버퍼(UGB2)의 양의 입력 단자와 커패시터 유닛(C2)의 제2 단자는 추가로, 에러 증폭기(206)의 출력 단자에 결합된다. 유니티 이득 버퍼(UGB2)의 음의 입력 단자는 그의 출력 단자에 결합된다. 또한, 유니티 이득 버퍼(UGB1)의 양의 입력 단자는 기준 전압(VREF)을 수신하고, 유니티 이득 버퍼(UGB1)의 음의 입력 단자는 그의 출력 단자에 결합된다.
도 3에 도시된 게이트 부스팅 회로(208)의 구조는 스위칭 커패시터 부스팅 방식을 사용하여 게이트 제어 신호(VGATE)를 생성하기 위해 에러 증폭기(206)로부터 제어 신호(VCTRL)를 시프트할 수 있다. 그 다음, 게이트 부스팅 회로(208)는 게이트 제어 신호(VGATE)를 NMOS 트랜지스터(202)의 게이트 단자에 출력한다. 스위칭 클록의 제어와 함께, 스위치들(S1_1, S1_2, S2, S3_1 및 S3_2)은 협력하여 제어 신호(VCTRL)을 레귤레이션(regulation) 전압(VREG)으로 부스팅하여 게이트 제어 신호(VGATE)를 생성한다.
구체적으로, 제1 상(phase)에서, 스위치(S1_1)와 스위치(S1_2)가 턴온되고 스위치들(S2, S3_1, S3_2)이 턴오프된다. 따라서, 커패시터 유닛(C1)의 하판(bottom plate)(즉, 제2 단자)은 접지되고, 커패시터 유닛(C1)의 상판(top plate)(즉, 제1 단자)는 유니티 이득 버퍼(UGB1)를 통해 기준 전압(VREF)으로부터 생성되는 레귤레이션 전압(VREG)으로 충전된다. 제2 상에서, 스위치(S2)가 턴온되고 스위치들(S1_1, S1_2, S3_1 및 S3_2)이 턴오프된다. 따라서, 커패시터 유닛(C1)의 하판은 유니티 이득 버퍼(UGB2)를 통해 제어 신호(VCTRL)의 전압으로 충전되며; 따라서 커패시터 유닛(C1)의 상판은 다음:
Figure 112021008135150-pct00002
과 같이 주어진 전압(VCHG)으로 시프트된다.
제3 상에서, 스위치(S3_1)와 스위치(S3_2)가 턴온되고 스위치들(S1_1, S1_2, 및 S2)이 턴오프된다. 따라서, 커패시터 유닛(C1 및 C2)의 하판은 제어 신호(VCTRL)를 수신하기 위해 에러 증폭기(206)에 결합된다. 커패시터 유닛(C1, C2)의 상판은 서로 연결되어(connect) 전하 공유(charge sharing)를 수행한다. 제1 상과 제2 상과 제3 상 사이에서의 몇 번의 스위칭 사이클 후에, 커패시터 유닛(C2) 양단의 전압이 VREG와 같고; 따라서, 게이트 제어 신호(VGATE)의 전압은 다음:
Figure 112021008135150-pct00003
에 의해 유도될 수 있다.
그 결과, 에러 증폭기(206)는 피드백 신호(VFB)를 수신하는 것에 의해 항상 출력 전원 전압(VDD)을 감지하고 이에 따라 제어 신호(VCTRL)를 생성한다. 제어 신호(VCTRL)는 그 다음에 NMOS 트랜지스터(202)의 드레인 전류를 제어하는 게이트 제어 신호(VGATE)를 생성하기 위해 부스팅되고, 이는 출력 전원 전압(VDD)을 타깃 레벨로 끌어올린다. 따라서, 에러 증폭기(206)는 제어 신호(VCTRL) 및 게이트 제어 신호(VGATE)를 조작하는 것에 의해, 출력 전원 전압(VDD)을 조정하고 안정화할(stabilize) 수 있다.
게이트 부스팅 회로(208)의 스위칭 작동은 게이트 제어 신호(VGATE)에 리플을 생성할 수 있고, 따라서 출력 전원 전압(VDD)에 리플을 생성할 수 있다는 점에 유의한다. 이 문제를 해결하기 위해, 유니티 이득 버퍼(UGB2)가 출력 전원 전압(VDD)의 리플을 낮추도록 구현된다. 보다 구체적으로, 커패시터 유닛(C1 및 C2)은 전압 신호를 부스팅하는 역할을 하며, 이러한 커패시터는 예를 들어 MOS 디바이스에 의해 형성된 칩 내부에 배치될 수 있다. 따라서, 이러한 커패시터 유닛(C1 및 C2)에는 기생 커패시턴스가 수반된다. 게이트 부스팅 회로(208)가 제1 상에서 제2 상으로 스위칭될 때, 커패시터 유닛(C1)의 하판 상의 기생 커패시턴스는 0에서 VCTRL로 충전된다. 이러한 기생 커패시턴스로 인해, 유니티 이득 버퍼(UGB2)가 없으면 제어 신호(VCTRL)에 갑작스런(sudden) 리플이 발생할 수 있다. 갑작스런 리플은 게이트 제어 신호(VGATE)에 결합될 수 있고 또한 출력 전원 전압(VDD)에 결합될 수 있다. 따라서, 유니티 이득 버퍼(UGB2)는 이 스위칭 리플을 감소 또는 방지하기 위해, 커패시터 유닛(C1)의 기생 커패시턴스를 에러 증폭기(206)의 출력 단자로부터 절연시킨다.
바람직하게, 에러 증폭기(206)는 제어 신호(VCTRL)가 접지 전압과 입력 전원 전압(VCC) 사이의 범위에 있는 레일-투-레일 출력(rail-to-rail output)을 갖는다. 전압(VCHG) 및 게이트 제어 신호(VGATE)는 게이트 부스팅 회로(208)에서의 회로 엘리먼트들의 안전 작동 영역의 상한 아래에서 더 높은 레벨로 부스팅될 수 있다. 또한, 게이트 제어 신호(VGATE)의 하한은 전압 레벨일 수 있고 에러 증폭기(206)는 제어 신호(VCTRL)로서 0V를 출력한다. 이때, 게이트 제어 신호(VGATE)의 전압은 레귤레이션 전압(VREG)과 같고 또한 기준 전압(VREF)과 같다. 게이트 제어 신호(VGATE)의 하한은 NMOS 트랜지스터(202)를 차단하도록 충분히 낮아야 하며, 그리고 기준 전압(VREF)의 레벨을 구성하는 것에 의해 잘 제어될 수 있다.
또한 LDO 레귤레이터(20)의 회로 구조는 NMOS 트랜지스터(202)의 게이트 단자에서 높은 임피던스를 갖는다는 점에 유의해야 한다. 따라서, NMOS 트랜지스터(202)의 게이트 단자는 특히 NMOS 트랜지스터(202)의 기생 게이트-소스 커패시터(parasitic gate-to-source capacitor)(Cgs)를 통한 출력 전력 공급 전압(VDD)으로부터 전압 커플링을 겪는다. 이러한 문제를 방지하거나 감소시키기 위해, 도 3에 도시된 바와 같이, 디커플링(decoupling) 커패시터(C_DCAP)가 배치되고 그리고 NMOS 트랜지스터(202)의 게이트 단자에 결합된다. 디커플링 커패시터(C_DCAP)는 부하 변동 또는 노이즈 간섭으로 인해 LDO 레귤레이터(20)의 출력 단자로부터 결합된 리플을 감소시킬 수 있다. 그러나, 디커플링 커패시터(C_DCAP)의 배치는 에러 증폭기(206)의 약화된 제어 능력을 수반한다. 이 경우, 제어 신호(VCTRL)에서 게이트 제어 신호(VGATE)로의 전달 함수(transfer function)는 다음:
Figure 112021008135150-pct00004
과 같이 주어지며, 여기서 ΔVGATE 및 ΔVCTRL은 각각 게이트 제어 신호(VGATE)의 변동 및 제어 신호(VCTRL)의 변동을 나타내고, Cg는 NMOS 트랜지스터(202)의 게이트 단자에서의 기생 커패시턴스이다.
본 발명은 게이트 부스팅 회로를 갖는 피드백 루프를 통해 부스팅된 제어 신호에 의해 제어되는 출력 트랜지스터로서 NMOS 트랜지스터를 사용하는 LDO 레귤레이터를 제공하는 것을 목표로 함을 유의한다. 당업자는 그에 따라 수정 및 변경을 할 수 있다. 예를 들어, 본 발명의 LDO 레귤레이터는 넓은 범위의 입력 전압을 수신하여 실현 가능한 출력 전압을 생성할 수 있으며, 전압 값은 본 개시에서 설명된 예에 제한되지 않는다. 또한, 게이트 부스팅 회로(208)는 에러 증폭기(206)로부터 수신된 제어 신호(VCTRL)를 부스팅하여 게이트 제어 신호(VGATE)를 생성하는 것을 목표로 하며, 부스팅 방식 및 관련 회로 구조는 다른 방식으로 구현될 수 있으며, 이에 제한되지 않아야 한다. 예를 들어, LDO 레귤레이터(20)에서, 게이트 제어 신호(VGATE)는 전원을 켤 때 또는 LDO 레귤레이터(20)가 활성화될 때 타깃 레벨로 안정되기 위해 몇 번의 스위칭 사이클(switching cycle)을 필요로 하며, 안정화 속도(settling speed)는 커패시터 유닛(C2 및 C1)의 비율 및 스위치를 제어하는 클럭 주파수에 의해 결정된다. 다른 실시 예에서, 프리차지(precharge) 회로는 게이트 제어 신호(VGATE) 및 LDO 레귤레이터(20)의 안정화 속도를 상당히 증가시키기 위해 배치될 수 있다.
도 4를 참조하면, 본 발명의 실시 예에 따른 다른 LDO 레귤레이터(40)의 개략도이다. 도 4에 도시된 바와 같이, LDO 레귤레이터(40)의 구조는 도 3에 도시된 LDO 레귤레이터(20)의 구조와 유사하며; 따라서 유사한 기능을 가진 회로 엘리먼트와 모듈은 동일한 기호로 표시된다. LDO 레귤레이터(40)와 LDO 레귤레이터(20)의 차이점은 LDO 레귤레이터(40)가 충전(charging) 트랜지스터(404)와 2개의 제어 트랜지스터(406, 408)로 구성된 프리차지 회로(402)를 더 포함한다는 것이다. 구체적으로, 프리차지 회로(402)는 LDO 레귤레이터(40)가 활성화되거나 인에이블될 때 더 높은 안정화 속도로 게이트 제어 신호(VGATE)를 목표 전압 레벨로 안정화시키기 위해 NMOS 트랜지스터(202)의 게이트 단자에 결합된다. 제어 트랜지스터(406 및 408)는 턴온될 때 기준 전압(VREF2)을 수신하기 위한 제어 경로를 형성한다. 이에 의해 충전 트랜지스터(404)는 기준 전압(VREF2)에 기반하여 게이트 제어 신호(VGATE)를 목표 전압 레벨로 프리차지한다.
이 실시 예에서, 제어 트랜지스터(406 및 408)는 각각 인에이블 신호(EN 및 ENB)에 의해 제어된다. 인에이블 신호(EN)는 LDO 레귤레이터(40)가 인에이블되었는지 또는 활성화되었는지를 나타내며(indicate), 인에이블 신호(ENB)는 인에이블 신호(EN)에 반대되는 신호이다. 구체적으로, LDO 레귤레이터(40)가 활성화되기 전에 제어 트랜지스터(406)는 인에이블 신호(EN)에 의해 턴오프되고 제어 트랜지스터(408)는 인에이블 신호(ENB)에 의해 턴온된다. 이러한 상황에서, 제어 경로가 턴온되고, 충전 트랜지스터(404)는 입력 전원 전압(VCC) 및 기준 전압(VREF2)이 모두 준비될(ready) 때 NMOS 트랜지스터(202)의 게이트 단자를 충전하기 시작할 수 있다. 따라서, 게이트 제어 신호(VGATE)의 전압 레벨은 게이트 부스팅 회로(208)의 스위칭 작동을 기다리지 않고 타깃 레벨로 빠르게 상승할 수 있다. 이것은 게이트 제어 신호(VGATE)의 안정화 속도를 크게 증가시킨다. 바람직하게, 충전 트랜지스터(404)는 ZVT NMOS 트랜지스터일 수 있으며, 이는 게이트 제어 신호(VGATE)가 프리차지 프로세스 동안 기준 전압(VREF2)과 실질적으로 동일한 레벨까지 끌어올려지도록 한다. 그 결과, 기준 전압(VREF2)을 구성하는 것에 의해 게이트 제어 신호(VGATE)의 목표 전압 레벨이 잘 제어될 수 있다. 기준 전압(VREF2)은 게이트 부스팅 회로(208)에 제공된 기준 전압(VREF)과 같거나, 또는 임의의 다른 적절한 전압 레벨과 같도록 구성될 수 있다.
요약하면, 본 발명은 NMOS 트랜지스터를 출력 트랜지스터로 사용하는 LDO 레귤레이터를 제공한다. 스위칭 커패시터 부스팅 방식을 사용하는 게이트 부스팅 회로가 LDO 레귤레이터에 포함되어, NMOS 출력 트랜지스터를 제어하기 위한 게이트 제어 신호의 전압 레벨을 높여서, LDO 레귤레이터의 입력 전압이 LDO 레귤레이터의 출력 전압에 가까운 상황에 맞게 조절된다. NMOS 트랜지스터는 바람직하게는 ZVT 트랜지스터이며, 이는 부스팅된 제어 신호로 출력 전압을 보다 쉽게 조정하기 위해 턴온될 수 있다. 또한 디커플링 커패시터가 NMOS 트랜지스터의 게이트 단자에 배치되어, 부하 변동이나 노이즈 간섭으로 인해 LDO 레귤레이터의 출력 단자에서 커플링되는 리플을 감소시킬 수 있다. NMOS 트랜지스터에 대한 게이트 제어 신호의 안정화 속도를 증가시키기 위해 프리차지 회로가 포함될 수도 있다. NMOS 출력 트랜지스터가 있는 LDO 레귤레이터를 구현하면 큰 보상 커패시터를 사용하지 않고도 출력 리플을 감소시킬 수 있으며, 이는 LDO 레귤레이터의 크기를 감소시키고 또한 레귤레이션 성능을 향상시킨다.
당업자는 본 발명의 교시를 유지하면서 디바이스 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 범위(bound)에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (9)

  1. LDO(low dropout) 레귤레이터로서,
    입력 전압을 수신하여 출력 전압을 생성하는 NMOS 트랜지스터;
    상기 NMOS 트랜지스터에 결합되어(coupled) 있으면서 또한 상기 출력 전압의 레벨에 따라 피드백 신호를 생성하는 저항 래더(resistor ladder);
    상기 저항 래더에 결합되어 있으면서 또한 상기 저항 래더로부터 상기 피드백 신호를 수신하여 제어 신호를 생성하는 에러 증폭기;
    상기 NMOS 트랜지스터와 상기 에러 증폭기 사이에 결합되어 있으면서 또한 상기 출력 전압을 타깃 레벨로 끌어올리기 위해, 상기 NMOS 트랜지스터를 제어하는 상기 제어 신호를 부스팅(boosting)하는 게이트 부스팅(gate boosting) 회로; 및
    상기 NMOS 트랜지스터의 제어 단자에 결합된 프리차지(precharge) 회로
    를 포함하는 LDO 레귤레이터.
  2. 제1항에 있어서,
    상기 NMOS 트랜지스터는 제로 볼트 임계 전압(zero volt threshold-voltage) 트랜지스터인, LDO 레귤레이터.
  3. 제1항에 있어서,
    상기 NMOS 트랜지스터는
    전압원으로부터 상기 입력 전압을 수신하는 제1 단자;
    상기 출력 전압을 출력하는 제2 단자; 및
    상기 게이트 부스팅회로로부터 상기 부스팅된 제어 신호를 수신하는 제어 단자
    를 포함하는, LDO 레귤레이터.
  4. 제1항에 있어서,
    상기 게이트 부스팅 회로는,
    상기 NMOS 트랜지스터를 제어하기 위해 레귤레이션(regulation) 신호로 상기 제어 신호를 부스팅하는 펌핑(pumping) 회로; 및
    상기 펌핑 회로에 결합되어 있으면서 또한 상기 에러 증폭기의 출력 단자로부터 기생 커패시턴스(parasitic capacitance)를 절연시키는(isolate) 절연 회로
    를 포함하는, LDO 레귤레이터.
  5. 제4항에 있어서,
    상기 펌핑 회로는,
    제1 유니티 이득 버퍼(unity gain buffer);
    제1 커패시터 유닛;
    상기 제1 유니티 이득 버퍼와 상기 제1 커패시터 유닛의 제1 단자 사이에 결합된 제1 스위치;
    상기 제1 커패시터 유닛의 제2 단자와 접지 단자 사이에 결합된 제2 스위치; 및
    제3 스위치
    를 포함하고,
    상기 절연 회로는
    제2 유니티 이득 버퍼 - 상기 제3 스위치는 상기 제2 유니티 이득 버퍼와 상기 제1 커패시터 유닛의 제2 단자 사이에 결합됨 - ;
    제2 커패시터 유닛;
    상기 제1 커패시터 유닛의 제1 단자와 상기 제2 커패시터 유닛의 제1 단자 사이에 결합된 제4 스위치; 및
    상기 제1 커패시터 유닛의 제2 단자와 상기 제2 커패시터 유닛의 제2 단자 사이에 결합된 제5 스위치
    를 포함하는, LDO 레귤레이터.
  6. 제5항에 있어서,
    상기 제1 유니티 이득 버퍼는 상기 레귤레이션 신호를 생성하도록 구성되고, 스위치 모두는 상기 NMOS 트랜지스터를 제어하기 위해 상기 레귤레이션 신호로 상기 제어 신호를 부스팅하도록 구성되는, LDO 레귤레이터.
  7. 제1항에 있어서,
    상기 NMOS 트랜지스터의 제어 단자에 결합된 디커플링(decoupling) 커패시터
    를 더 포함하는 LDO 레귤레이터.
  8. 제1항에 있어서,
    상기 프리차지 회로는,
    턴온될 때 기준 전압(reference voltage)을 수신하는 제어 경로; 및
    상기 제어 경로에 결합되어 있으면서 또한 상기 NMOS 트랜지스터의 제어 단자를 상기 기준 전압과 실질적으로 같은 전압 레벨로 프리차지하는 충전 트랜지스터
    를 포함하는, LDO 레귤레이터.
  9. 삭제
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