JP7170861B2

JP7170861B2 - Ｎｍｏｓトランジスタを使用するｌｄｏレギュレータ

Info

Publication number: JP7170861B2
Application number: JP2021519629A
Authority: JP
Inventors: チェン・ウェイロン
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2018-10-12
Filing date: 2018-10-12
Publication date: 2022-11-14
Anticipated expiration: 2038-10-12
Also published as: EP3821523A1; KR20210022105A; EP3821523B1; CN109416553B; WO2020073313A1; TWI672573B; US10423178B1; TW202014828A; EP3821523A4; CN109416553A; KR102442392B1; JP2022504556A

Description

本発明は、低ドロップアウト（ＬＤＯ）レギュレータ、より具体的には、出力トランジスタとしてＮＭＯＳトランジスタを使用するＬＤＯレギュレータに関する。

低ドロップアウト（ＬＤＯ）レギュレータは、デバイスサイズが小さく、設計がより大きく簡易化され、消費電流が少なく、パワーノイズ耐性がより優れているという利点があるため、様々なタイプの回路システムで広く使用されている。ＬＤＯは、外部電源電圧を調整された、安定した内部電源電圧に変換することができる。従来、ＬＤＯは通常、その出力段にＰＭＯＳトランジスタを使用する。従来のＬＤＯレギュレータ１０の概略図である図１を参照されたい。ＬＤＯレギュレータ１０において、ＰＭＯＳトランジスタ１０２は、外部入力電源電圧ＶＣＣを変換して、内部使用のための出力電源電圧ＶＤＤを生成する。ＬＤＯレギュレータ１０は、抵抗ラダー１０４と、エラー増幅器１０６と、補償コンデンサＣ＿ＣＯＭＰとをさらに含む。抵抗ラダー１０４およびエラー増幅器１０６は、フィードバックループを形成する。周波数応答を補償するために、容量の大きい補償コンデンサＣ＿ＣＯＭＰが配設され、それによって安定性を高め、出力リップルを低減する。

しかし、ＰＭＯＳＬＤＯレギュレータ１０にはいくつかの欠点がある。詳細には、ＬＤＯレギュレータ１０の過渡応答は、フィードバックループの応答速度に依存し、それにより、出力電源電圧ＶＤＤの急激な変動は、フィードバックループの応答時間の後に調整される。したがって、フィードバックループが応答する前に出力リップルを低減するには、補償コンデンサＣ＿ＣＯＭＰが必要とされる。加えて、ＰＭＯＳトランジスタ１０２は、同じサイズのＮＭＯＳトランジスタと比較して、電流能力が少ない。また、ＰＭＯＳＬＤＯレギュレータ１０では、補償コンデンサＣ＿ＣＯＭＰが必要であり、外部に配置されようと内部に配置されようと、大きな面積を占める。最新の集積回路では、回路密度は増加しており、オンダイ補償コンデンサを充填する余地は小さくなっている。さらに、システムは、出力電源電圧ＶＤＤを同じレベルに保ちながら、入力電源電圧ＶＣＣの範囲に、より高い柔軟性を提供することが要求されている。例えば、出力電源電圧ＶＤＤは２．２Ｖに等しい一方、システムは、入力電源電圧ＶＣＣが２．３５Ｖに低下するときに正常に動作することが必要とされる。上記のすべての要因は、従来のＰＭＯＳＬＤＯレギュレータに大きな課題をもたらす。

したがって、本発明の目的は、上記の問題を解決するために、出力段にＮＭＯＳトランジスタを使用する低ドロップアウト（ＬＤＯ）レギュレータの新しい構造を提供することである。

本発明の一実施形態は、ＮＭＯＳトランジスタと、抵抗ラダーと、エラー増幅器と、ゲートブースト回路とを備えるＬＤＯレギュレータを開示する。ＮＭＯＳトランジスタは、出力電圧を生成するために入力電圧を受けるように構成される。ＮＭＯＳトランジスタに結合された抵抗ラダーは、出力電圧のレベルに従ってフィードバック信号を生成するように構成される。抵抗ラダーに結合されたエラー増幅器は、制御信号を生成するために抵抗ラダーからフィードバック信号を受信するように構成される。ＮＭＯＳトランジスタとエラー増幅器との間に結合されたゲートブースト回路は、ＮＭＯＳトランジスタを制御して出力電圧を目標レベルに引っ張るために、制御信号をブーストするように構成される。

本発明のこれらおよび他の目的は、様々な図および図に示す好ましい実施形態の以下の詳細な説明を読んだ後、当業者には間違いなく明らかになるであろう。

従来のＬＤＯレギュレータの概略図である。本発明の一実施形態によるＬＤＯレギュレータの概略図である。ゲートブースト回路の詳細な実装を備えたＬＤＯレギュレータの概略図である。本発明の一実施形態による別のＬＤＯレギュレータの概略図である。

本発明の一実施形態による低ドロップアウト（ＬＤＯ）レギュレータ２０の概略図である図２を参照されたい。図２に示すように、ＬＤＯレギュレータ２０は、ＮＭＯＳトランジスタ２０２と、抵抗ラダー２０４と、エラー増幅器２０６と、ゲートブースト回路２０８とを含む。ＮＭＯＳトランジスタ２０２は、電圧源から入力電源電圧ＶＣＣを受け、出力電源電圧ＶＤＤを生成および出力するように構成される。ＮＭＯＳトランジスタ２０２に結合された抵抗ラダー２０４は、出力電源電圧ＶＤＤのレベルに従ってフィードバック信号ＶＦＢを生成するように構成される。抵抗ラダー２０４に結合されたエラー増幅器２０６は、制御信号ＶＣＴＲＬを生成するために抵抗ラダー２０４からフィードバック信号ＶＦＢを受信するように構成される。詳細には、エラー増幅器２０６の負の入力端子は、フィードバック信号ＶＦＢを受信し、エラー増幅器２０６の正の入力端子は、バンドギャップ基準電圧ＶＢＧＲまたはバンドギャップ回路から生成された任意の電圧を受ける。したがって、エラー増幅器２０６は、フィードバック信号ＶＦＢとバンドギャップ基準電圧ＶＢＧＲとの差に従って制御信号ＶＣＴＲＬを出力する。ＮＭＯＳトランジスタ２０２とエラー増幅器２０６との間に結合されたゲートブースト回路２０８は、ＮＭＯＳトランジスタ２０２のゲート端子を制御して出力電源電圧ＶＤＤを目標レベルまで引っ張るために、制御信号ＶＣＴＲＬをブーストするように構成される。

ＬＤＯレギュレータ２０では、ＮＭＯＳトランジスタ２０２は、ソースフォロワとして働き、ドレイン端子を介して入力電源電圧ＶＣＣを受け、ゲート端子を介してゲートブースト回路２０８からブーストされた制御信号を受信し、ソース端子を介して出力電源電圧ＶＤＤを出力する。したがって、過渡的な負荷変動により出力電源電圧ＶＤＤが変化すると、ＮＭＯＳトランジスタ２０２は、フィードバックループの応答時間の前に、出力電流を即座に増減させることができる。

詳細には、ＮＭＯＳトランジスタ２０２の動作は、以下に示すＭＯＳＦＥＴの式に従う。

式中、ΔＩはＮＭＯＳトランジスタ２０２のドレイン電流の変動であり、ＫはＮＭＯＳトランジスタ２０２の相互コンダクタンス係数であり、Ｗ／Ｌは幅と長さの比であり、ＶｇおよびＶｔｈはＮＭＯＳトランジスタ２０２のゲート電圧および閾値電圧であり、ΔＶＤＤは出力電源電圧ＶＤＤの変動である。出力電源電圧ＶＤＤが急激に低下する傾向がある場合、フィードバックループが応答する前に、ＮＭＯＳトランジスタ２０２を流れ抜ける電流が即座に増加して出力電源電圧ＶＤＤを引き上げる。出力電源電圧ＶＤＤが急激に上昇する傾向がある場合、フィードバックループが応答する前に、ＮＭＯＳトランジスタ２０２を流れ抜ける電流が即座に減少して出力電源電圧ＶＤＤを引き下げる。したがって、ＮＭＯＳトランジスタ２０２によって形成されるソースフォロワは、過渡的な負荷変動によって出力電源電圧ＶＤＤが変化する傾向があるときに即座に応答する。これにより、出力電源電圧ＶＤＤのリップルが大幅に低減または排除される。小信号解析に関しては、ＮＭＯＳトランジスタ２０２によって形成されたソースフォロワは、低い出力抵抗を提供し、この低い出力抵抗は、出力極をより高い周波数に押し上げる。したがって、補償スキームは、はるかに容易になり得る。

このような状況では、フィードバックループが応答する前に、ソースフォローが応答して出力リップルを低減することができる。したがって、出力電源電圧ＶＤＤの補償コンデンサを省略してもよく、またはサイズが小さく容量の小さい補償コンデンサのみが必要とされる。その後、フィードバックループが起こり、ＮＭＯＳトランジスタ２０２のゲート端子を一定のレベルに操作し、出力電源電圧ＶＤＤをその目標レベルに到達するように制御する。

入力電源電圧ＶＣＣが出力電源電圧ＶＤＤに近い場合、ＮＭＯＳトランジスタ２０２のゲート電圧が、出力電源電圧ＶＤＤを引き上げるのに十分な高さのレベルに到達しない場合があることに留意されたい。典型的な実施形態では、入力電源電圧ＶＣＣは２．３５Ｖに等しく、出力電源電圧ＶＤＤは２．２Ｖに等しい。したがって、ゲートブースト回路２０８は、ＮＭＯＳトランジスタ２０２を制御するために制御信号ＶＣＴＲＬをブーストするために実装される。好ましくは、ＮＭＯＳトランジスタ２０２は、ゼロボルト閾値電圧（ＺＶＴ）ＮＭＯＳトランジスタであり、これは、ブーストされた制御信号ＶＴＲＬによって出力電源電圧ＶＤＤをより容易に引き上げるためにオンにされる。

ゲートブースト回路２０８の詳細な実装を備えたＬＤＯレギュレータ２０の概略図である図３を参照されたい。図３に示すように、ゲートブースト回路２０８は、ポンピング回路３０２と、絶縁回路３０４とを含む。ポンピング回路３０２は、制御信号ＶＣＴＲＬをブーストするように構成される。絶縁回路３０４は、エラー増幅器２０６（制御信号ＶＣＴＲＬが生成される場所）の出力端子を寄生容量から絶縁するように構成される。ポンピング回路３０２は、ユニティゲインバッファＵＧＢ１と、コンデンサユニットＣ１と、スイッチＳ１＿１、Ｓ１＿２、およびＳ２とを含む。絶縁回路３０４は、ユニティゲインバッファＵＧＢ２と、コンデンサユニットＣ２と、スイッチＳ３＿１およびＳ３＿２とを含む。コンデンサユニットＣ１およびＣ２のそれぞれが図３では単一のコンデンサとして示されているが、１つのコンデンサユニットが単一のコンデンサまたは複数のコンデンサの組み合わせまたは互いに結合された等価静電容量であり得ることを当業者が理解すべきであることに留意されたい。詳細には、スイッチＳ１＿１は、ユニティゲインバッファＵＧＢ１とコンデンサユニットＣ１の第１の端子との間に結合される。スイッチＳ１＿２は、コンデンサユニットＣ１の第２の端子と接地端子との間に結合される。スイッチＳ２は、ユニティゲインバッファＵＧＢ２とコンデンサユニットＣ１の第２の端子との間に結合される。スイッチＳ３＿１は、コンデンサユニットＣ１の第１の端子とコンデンサユニットＣ２の第１の端子との間に結合される。スイッチＳ３＿２は、コンデンサユニットＣ１の第２の端子とコンデンサユニットＣ２の第２の端子との間に結合される。ユニティゲインバッファＵＧＢ２の正の入力端子およびコンデンサユニットＣ２の第２の端子は、エラー増幅器２０６の出力端子にさらに結合される。ユニティゲインバッファＵＧＢ２の負の入力端子は、その出力端子に結合される。さらに、ユニティゲインバッファＵＧＢ１の正の入力端子は基準電圧ＶＲＥＦを受け、ユニティゲインバッファＵＧＢ１の負の入力端子はその出力端子に結合される。

図３に示すゲートブースト回路２０８の構造は、エラー増幅器２０６からの制御信号ＶＣＴＲＬをシフトアップして、スイッチングコンデンサブースト方式を使用することによってゲート制御信号ＶＧＡＴＥを生成することができる。次に、ゲートブースト回路２０８は、ゲート制御信号ＶＧＡＴＥをＮＭＯＳトランジスタ２０２のゲート端子に出力する。スイッチングクロックの制御により、スイッチＳ１＿１、Ｓ１＿２、Ｓ２、Ｓ３＿１、およびＳ３＿２が協調して制御信号ＶＣＴＲＬを調整電圧ＶＲＥＧによってブーストして、ゲート制御信号ＶＧＡＴＥを生成する。

詳細には、第１のフェーズでは、スイッチＳ１＿１およびＳ１＿２はオンにされ、スイッチＳ２、Ｓ３＿１およびＳ３＿２はオフにされる。したがって、コンデンサユニットＣ１の底部電極（すなわち、第２の端子）は接地され、コンデンサユニットＣ１の上部電極（すなわち、第１の端子）は、基準電圧ＶＲＥＦからユニティゲインバッファＵＧＢ１を介して生成される調整電圧ＶＲＥＧに充電される。第２のフェーズでは、スイッチＳ２はオンにされ、スイッチＳ１＿１、Ｓ１＿２、Ｓ３＿１、およびＳ３＿２はオフにされる。したがって、コンデンサユニットＣ１の底部電極は、ユニティゲインバッファＵＧＢ２を介して制御信号ＶＣＴＲＬの電圧に充電される。したがって、コンデンサユニットＣ１の上部電極は、次の式で与えられる電圧ＶＣＨＧにシフトされる。

第３のフェーズでは、スイッチＳ３＿１およびＳ３＿２はオンにされ、スイッチＳ１＿１、Ｓ１＿２、およびＳ２はオフにされる。したがって、コンデンサユニットＣ１およびＣ２の底部電極は、制御信号ＶＣＴＲＬを受信するためにエラー増幅器２０６に結合される。コンデンサユニットＣ１とＣ２の上部電極は、電荷共有を行うために互いに接続されている。第１のフェーズ、第２のフェーズ、および第３のフェーズの間を数サイクル切り替えた後、コンデンサユニットＣ２の両端電圧はＶＲＥＧに等しくなる。したがって、ゲート制御信号ＶＧＡＴＥの電圧は、次の式によって導出することができる。

その結果、エラー増幅器２０６は、フィードバック信号ＶＦＢを受信することによって常に出力電源電圧ＶＤＤを感知し、それに応じて制御信号ＶＣＴＲＬを生成する。次に、制御信号ＶＣＴＲＬは、ブーストされてゲート制御信号ＶＧＡＴＥを生成してＮＭＯＳトランジスタ２０２のドレイン電流を制御し、それによってさらに、出力電源電圧ＶＤＤがその目標レベルに引き上げられる。したがって、エラー増幅器２０６は、制御信号ＶＣＴＲＬおよびゲート制御信号ＶＧＡＴＥを操作することによって、出力電源電圧ＶＤＤを調整および安定化することができる。

ゲートブースト回路２０８のスイッチング動作は、ゲート制御信号ＶＧＡＴＥにリップルを生成する場合があり、したがって、出力電源電圧ＶＤＤにリップルを生成する場合があることに留意されたい。この問題を解決するために、ユニティゲインバッファＵＧＢ２を実装して、出力電源電圧ＶＤＤのリップルを低下させる。より具体的には、コンデンサユニットＣ１およびＣ２は、電圧信号をブーストするように働き、これらのコンデンサは、例えば、ＭＯＳデバイスによって形成されたチップ内に配設され得る。したがって、これらのコンデンサユニットＣ１およびＣ２には寄生容量が伴う。ゲートブースト回路２０８が第１のフェーズから第２のフェーズに切り替えられると、コンデンサユニットＣ１の底部電極上の寄生容量は、０からＶＣＴＲＬに充電される。この寄生容量により、ユニティゲインバッファＵＧＢ２がない場合、制御信号ＶＣＴＲＬに突然のリップルが発生する場合がある。突然のリップルは、ゲート制御信号ＶＧＡＴＥに結合され、出力電源電圧ＶＤＤにも結合される。したがって、ユニティゲインバッファＵＧＢ２は、コンデンサユニットＣ１の寄生容量をエラー増幅器２０６の出力端子から絶縁して、この切り替えによるリップルを低減または防止する。

好ましくは、エラー増幅器２０６は、制御信号ＶＣＴＲＬが接地電圧と入力電源電圧ＶＣＣとの間の範囲であるレールツーレール出力を有する。電圧ＶＣＨＧおよびゲート制御信号ＶＧＡＴＥは、ゲートブースト回路２０８内の回路要素の安全動作領域の上限の下で、より高いレベルにブーストされ得る。加えて、ゲート制御信号ＶＧＡＴＥの下限は電圧レベルであってもよく、エラー増幅器２０６は、制御信号ＶＣＴＲＬとして０Ｖを出力する。この時点で、ゲート制御信号ＶＧＡＴＥの電圧は、調整電圧ＶＲＥＧに等しく、基準電圧ＶＲＥＦにも等しい。ゲート制御信号ＶＧＡＴＥの下限は、ＮＭＯＳトランジスタ２０２を遮断するのに十分低くなければならず、基準電圧ＶＲＥＦのレベルを設定することによって良好に制御され得る。

ＬＤＯレギュレータ２０の回路構造は、ＮＭＯＳトランジスタ２０２のゲート端子において高インピーダンスを有することにも留意されたい。したがって、ＮＭＯＳトランジスタ２０２のゲート端子は、電圧結合、特に、ＮＭＯＳトランジスタ２０２のゲート－ソース間の寄生容量Ｃｇｓを介して出力電源電圧ＶＤＤの影響を受ける。この問題を防止または低減するために、図３に示すように、デカップリングコンデンサＣ＿ＤＣＡＰが配設され、ＮＭＯＳトランジスタ２０２のゲート端子に結合される。デカップリングコンデンサＣ＿ＤＣＡＰは、負荷変動またはノイズ干渉によってＬＤＯレギュレータ２０の出力端子から結合されたリップルを低減することができる。しかし、デカップリングコンデンサＣ＿ＤＣＡＰの配備には、エラー増幅器２０６の制御能力の脆弱化を伴う。この場合、制御信号ＶＣＴＲＬからゲート制御信号ＶＧＡＴＥへの伝達関数は、次の式で与えられる。

式中、ΔＶＧＡＴＥおよびΔＶＣＴＲＬはそれぞれ、ゲート制御信号ＶＧＡＴＥおよび制御信号ＶＣＴＲＬの変動を指し、Ｃｇは、ＮＭＯＳトランジスタ２０２のゲート端子における寄生容量である。

本発明は、ゲートブースト回路を有するフィードバックループを介してブーストされた制御信号によって制御される出力トランジスタとしてＮＭＯＳトランジスタを使用する、ＬＤＯレギュレータを提供することを目的としていることに留意されたい。当業者は、それに応じて改変および変更を行うことができる。例えば、本発明のＬＤＯレギュレータは、広範囲の入力電圧を受けて実行可能な出力電圧を生成することができ、この場合、電圧値は、本開示に記載された例に限定されない。加えて、ゲートブースト回路２０８は、エラー増幅器２０６から受信した制御信号ＶＣＴＲＬをブーストしてゲート制御信号ＶＧＡＴＥを生成することを目的とし、ブースト方式および関連する回路構造は、本明細書に限定されるべきではない他の方法で実施され得る。例えば、ＬＤＯレギュレータ２０では、ゲート制御信号ＶＧＡＴＥは、電源投入時またはＬＤＯレギュレータ２０がアクティブ化されたときに、その目標レベルに整定するために数回の切り替えサイクルを必要とし、整定速度は、コンデンサユニットＣ２とＣ１の比およびスイッチを制御するクロック周波数によって決定される。別の実施形態では、プリチャージ回路を配設して、ゲート制御信号ＶＧＡＴＥおよびＬＤＯレギュレータ２０の整定速度を大幅に増大させることができる。

本発明の一実施形態による別のＬＤＯレギュレータ４０の概略図である図４を参照されたい。図４に示すように、ＬＤＯレギュレータ４０の構造は、図３に示すＬＤＯレギュレータ２０の構造と同様である。したがって、同様の機能を有する回路要素およびモジュールは、同じ記号で示される。ＬＤＯレギュレータ４０とＬＤＯレギュレータ２０との違いは、ＬＤＯレギュレータ４０は、充電トランジスタ４０４ならびに２つの制御トランジスタ４０６および４０８から構成されるプリチャージ回路４０２をさらに含むことである。詳細には、プリチャージ回路４０２は、ＬＤＯレギュレータ４０がアクティブ化されるか、または有効にされるときに、ゲート制御信号ＶＧＡＴＥをより高い整定速度でその目標電圧レベルに整定するために、ＮＭＯＳトランジスタ２０２のゲート端子に結合される。制御トランジスタ４０６および４０８は、制御経路がオンにされたときに基準電圧ＶＲＥＦ２を受けるための制御経路を形成する。それにより、充電トランジスタ４０４は、基準電圧ＶＲＥＦ２に基づいて、ゲート制御信号ＶＧＡＴＥをその目標電圧レベルにプリチャージする。

この実施形態では、制御トランジスタ４０６および４０８は、イネーブル信号ＥＮおよびＥＮＢそれぞれによって制御される。イネーブル信号ＥＮは、ＬＤＯレギュレータ４０が有効にされるか、またはアクティブ化されているかどうかを示し、イネーブル信号ＥＮＢは、イネーブル信号ＥＮと逆の信号である。詳細には、ＬＤＯレギュレータ４０がアクティブ化される前に、制御トランジスタ４０６は、イネーブル信号ＥＮによってオフにされ、制御トランジスタ４０８は、イネーブル信号ＥＮＢによってオンにされる。このような状況では、制御経路はオンにされ、入力電源電圧ＶＣＣと基準電圧ＶＲＥＦ２の両方の準備ができたときに、充電トランジスタ４０４は、ＮＭＯＳトランジスタ２０２のゲート端子の充電を開始することができる。したがって、ゲート制御信号ＶＧＡＴＥの電圧レベルは、ゲートブースト回路２０８のスイッチング動作を待たずに、その目標レベルまで急速に上昇することができる。これにより、ゲート制御信号ＶＧＡＴＥの整定速度が大幅に増大する。好ましくは、充電トランジスタ４０４は、プリチャージの実行中にゲート制御信号ＶＧＡＴＥを基準電圧ＶＲＥＦ２に実質的に等しいレベルまで引き上げることを可能にする、ＺＶＴＮＭＯＳトランジスタであり得る。その結果、ゲート制御信号ＶＧＡＴＥの目標電圧レベルは、基準電圧ＶＲＥＦ２を設定することによって良好に制御され得る。基準電圧ＶＲＥＦ２は、ゲートブースト回路２０８に提供される基準電圧ＶＲＥＦに等しくなるように、または他の任意の適切な電圧レベルに等しくなるように構成され得る。

要約すると、本発明は、出力トランジスタとしてＮＭＯＳトランジスタを使用するＬＤＯレギュレータを提供する。スイッチングコンデンサブースト方式を使用したゲートブースト回路が、ＬＤＯレギュレータ内に含まれ、それによってＮＭＯＳ出力トランジスタを制御するためのゲート制御信号の電圧レベルを、ＬＤＯレギュレータの入力電圧がＬＤＯレギュレータの出力電圧に近い場合の状況に適応させるように増大させる。ＮＭＯＳトランジスタは、好ましくは、ブーストされた制御信号で出力電圧をより容易に調整するためにオンにされ得るＺＶＴトランジスタである。加えて、負荷変動またはノイズ干渉によってＬＤＯレギュレータの出力端子から結合されたリップルを低減するために、デカップリングコンデンサをＮＭＯＳトランジスタのゲート端子に配設することができる。また、ＮＭＯＳトランジスタのゲート制御信号の整定速度を増大させるためのプリチャージ回路を含むこともできる。ＮＭＯＳ出力トランジスタを備えたＬＤＯレギュレータを実装することで、大きな補償コンデンサを使用せずに出力リップルを低減することができ、これにより、ＬＤＯレギュレータのサイズが小さくなり、調整性能も向上する。

当業者は、本発明の教示を保持しながら、装置および方法の多数の改変および変更を行うことができることを容易に気づくであろう。したがって、上記の開示は、添付の請求項の範囲の境界範囲によってのみ制限されると解釈されるべきである。

Claims

低ドロップアウト（ＬＤＯ）レギュレータであって、
入力電圧を受けて出力電圧を生成するためのＮＭＯＳトランジスタと、
前記出力電圧のレベルに従ってフィードバック信号を生成するための、前記ＮＭＯＳトランジスタに結合された抵抗ラダーと、
前記フィードバック信号を前記抵抗ラダーから受信して制御信号を生成するための、前記抵抗ラダーに結合されたエラー増幅器と、
前記制御信号をブーストして前記ＮＭＯＳトランジスタを制御して前記出力電圧を目標レベルに引っ張るための、前記ＮＭＯＳトランジスタと前記エラー増幅器との間に結合されたゲートブースト回路と、を備え、
前記ゲートブースト回路が、
前記制御信号を調整信号によってブーストして前記ＮＭＯＳトランジスタを制御するためのポンピング回路と、
寄生容量を前記エラー増幅器の出力端子から絶縁するための、前記ポンピング回路に結合された絶縁回路と、を備える、低ドロップアウト（ＬＤＯ）レギュレータ。
前記ＮＭＯＳトランジスタが、ゼロボルト閾値電圧トランジスタである、請求項１に記載のＬＤＯレギュレータ。
前記ＮＭＯＳトランジスタが、
電圧源から前記入力電圧を受けるための第１の端子と、
前記出力電圧を出力するための第２の端子と、
前記ブーストされた制御信号を前記ゲートブースト回路から受信するための制御端子と、を備える、請求項１に記載のＬＤＯレギュレータ。
前記ポンピング回路が、
第１のユニティゲインバッファと、
第１のコンデンサユニットと、
前記第１のユニティゲインバッファと前記第１のコンデンサユニットの第１の端子との間に結合された第１のスイッチと、
前記第１のコンデンサユニットの第２の端子と接地端子との間に結合された第２のスイッチと、
第２のユニティゲインバッファと前記第１のコンデンサユニットの前記第２の端子との間に結合された第３のスイッチと、を備え、
前記絶縁回路が、
前記第２のユニティゲインバッファと、
第２のコンデンサユニットと、
前記第１のコンデンサユニットの前記第１の端子と前記第２のコンデンサユニットの第１の端子との間に結合された第４のスイッチと、
前記第１のコンデンサユニットの前記第２の端子と前記第２のコンデンサユニットの第２の端子との間に結合された第５のスイッチと、を備える、請求項１に記載のＬＤＯレギュレータ。
前記第１のユニティゲインバッファが、前記調整信号を生成するように構成され、前記スイッチのすべてが、前記ＮＭＯＳトランジスタを制御するために前記調整信号によって前記制御信号をブーストするように構成される、請求項４に記載のＬＤＯレギュレータ。
前記ＮＭＯＳトランジスタの制御端子に結合されたデカップリングコンデンサをさらに備える、請求項１に記載のＬＤＯレギュレータ。
低ドロップアウト（ＬＤＯ）レギュレータであって、
入力電圧を受けて出力電圧を生成するためのＮＭＯＳトランジスタと、
前記出力電圧のレベルに従ってフィードバック信号を生成するための、前記ＮＭＯＳトランジスタに結合された抵抗ラダーと、
前記フィードバック信号を前記抵抗ラダーから受信して制御信号を生成するための、前記抵抗ラダーに結合されたエラー増幅器と、
前記制御信号をブーストして前記ＮＭＯＳトランジスタを制御して前記出力電圧を目標レベルに引っ張るための、前記ＮＭＯＳトランジスタと前記エラー増幅器との間に結合されたゲートブースト回路と、を備え、
前記ＮＭＯＳトランジスタの制御端子に結合されたプリチャージ回路をさらに備え、
前記プリチャージ回路が、
制御経路であって、前記制御経路がオンにされたときに基準電圧を受けるための制御経路と、
前記基準電圧にほぼ等しい電圧レベルまで前記ＮＭＯＳトランジスタの前記制御端子をプリチャージするための、前記制御経路に結合された充電トランジスタと、を備える、ＬＤＯレギュレータ。