KR102428977B1 - 결정 산화물 박막, 적층체 및 박막 트랜지스터 - Google Patents

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Abstract

In 원소, Ga 원소 및 Ln 원소를 함유하는 결정 산화물 박막으로서, In 원소가 주성분이고, Ln 원소는, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 1 종 이상의 원소이며, 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하인, 결정 산화물 박막.

Description

결정 산화물 박막, 적층체 및 박막 트랜지스터
본 발명은 결정 산화물 박막, 적층체 및 박막 트랜지스터에 관한 것이다.
아모르퍼스 산화물 반도체의 과제는, 산소 결손에 의한 전자 캐리어가 안정되지 않는 것이었다.
이에 대해서 특허문헌 1 및 특허문헌 2 에서는, In (인듐) 및 Ga (갈륨) 를 함유하는 조성을 주로 하여, 물 (H2O) 을 스퍼터링 가스에 넣어 성막함으로써, 결정 산화물 반도체 재료를 채널에 사용하는 것이 가능해져, 고이동도를 가지면서 또한 안정적인 TFT 를 제조하였다.
스퍼터링 가스에 물을 넣어 성막할 경우, 프로세스 장치에 관한 과제는, 배관의 부식이고, TFT 특성에 관한 과제는, 수소 원자의 영향에 의한 임계치 전압 Vth 의 면내 편차 및 신뢰성 열화였다.
이들 과제에 대해서, 특허문헌 3, 특허문헌 4 및 특허문헌 5 에는, In-Ga-O에 Ln (란타노이드) 를 첨가한 조성을 적용하여, 산소 (O2) 가 함유된 성막이어도, 고이동도를 가지면서 또한 안정적인 TFT 를 제조하는 것이 기재되어 있다.
특허문헌 6 에는, TFT 의 특성이 기재되어 있다. 특허문헌 6 에 기재된 TFT 는, 인듐, 갈륨 및 사마륨을 함유하는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용하여 성막한 산화물 박막을 갖는다.
일본 특허공보 제5373212호 일본 공개특허공보 2018-107316호 일본 특허공보 제6097458호 일본 특허공보 제6334598호 일본 특허공보 제6289693호 국제공개 제2018/043323호
최근, TFT 소자는 소형화되어 가는 경향이 있어, 소형 TFT 에서의 특성이 중요해지고 있다. 여기서의 소형 TFT 는 채널 길이 L 이 50 ㎛ 이하인 TFT 이다.
특허문헌 1 ∼ 3 및 특허문헌 5 에 기재된 산화물 박막, 그리고 특허문헌 4 에 기재된 일부의 산화물 박막을 소형 TFT 에 적용하면, 트랩 제한 전도 영역 특성이 악화된다는 과제가 있었다. 트랩 제한 전도 영역 특성이란, 게이트 인가전압 Vg 가 저전압 영역에 있어서, 산화물 반도체의 전도 특성의 주요한 트랩 제한 전도가 기여하는 이동도로 정의한다. TFT 의 사이즈가 작아지면, 트랩 제한 전도 영역 특성이 저하되는 경향이 있었다.
특허문헌 6 에는, 전극을 메탈 마스크에 의해서 패터닝한 채널 길이 L 이 50 ㎛ 을 초과하는 TFT 가 기재되어 있다. 특허문헌 6 에 기재된 TFT 에 있어서는, 양호한 TFT 특성이 얻어지지만, 소형 TFT 에 있어서의 트랩 제한 전도 영역 특성은 얻어지지 않았다.
본 발명의 목적은, 소형 TFT 에 있어서도 양호한 이동도를 나타내는 결정 산화물 박막, 당해 결정 산화물 박막을 갖는 적층체, 및 당해 결정 산화물 박막을 갖는 박막 트랜지스터를 제공하는 것이다.
[1]
In 원소, Ga 원소 및 Ln 원소를 함유하는 결정 산화물 박막으로서, In 원소가 주성분이고, Ln 원소는, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 1 종 이상의 원소이며, 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하인, 결정 산화물 박막.
[2]
상기 결정 산화물 박막의 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가, 70°이상, 110°이하인, [1] 에 기재된 결정 산화물 박막.
[3]
상기 결정 산화물 박막의 박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, [1] 또는 [2] 에 기재된 결정 산화물 박막.
[4]
상기 결정 산화물 박막의 평면 TEM-EDS 해석에 있어서, 상기 결정 산화물 박막을 구성하는 금속 원소가, 박막 중의 결정 입계에 편석되어 있지 않은, [1] 내지 [3] 중 어느 한 항에 기재된 결정 산화물 박막.
[5]
하기 (1), (2) 및 (3) 으로 나타내는 원자 조성비의 범위를 만족하는, [1] 내지 [4] 중 어느 한 항에 기재된 결정 산화물 박막.
0.85 ＜ In/(In＋Ga＋Ln) ≤ 0.98 … (1)
0.01 ≤ Ga/(In＋Ga＋Ln) ＜ 0.11 … (2)
0.01 ≤ Ln/(In＋Ga＋Ln) ＜ 0.04 … (3)
[6]
상기 결정 산화물 박막의 전자선 회절에 있어서, 빅스비아이트 구조인 결정립을 함유하는, [1] 내지 [5] 중 어느 한 항에 기재된 결정 산화물 박막.
[7]
Ln 원소는, Sm 원소인, [1] 내지 [6] 중 어느 한 항에 기재된 결정 산화물 박막.
[8]
[1] 내지 [7] 중 어느 한 항에 기재된 결정 산화물 박막과, 상기 결정 산화물 박막을 지지하는 지지체를 갖고, 상기 지지체의 표면과, 상기 결정 산화물 박막 중의 결정 입계가 이루는 평균 입계 각도 θsub 가 70°이상, 110°이하이고, 박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, 적층체.
[9]
전극과, 결정 산화물 박막을 갖는 박막 트랜지스터로서, 상기 박막 트랜지스터의 단면 TEM 관찰에 있어서, 상기 전극과 상기 결정 산화물 박막의 접촉 영역 길이 Ls 및 상기 결정 산화물 박막 중의 결정 입계끼리의 평균 간격 D2 가 식 (4) 및 식 (5) 의 관계를 만족하는, 박막 트랜지스터.
1 ㎛ ≤ Ls ≤ 50 ㎛ … (4)
10 ≤ Ls/D2 ≤ 1000 … (5)
[10]
상기 결정 산화물 박막은, In 원소, Ga 원소 및 Ln 원소를 함유하고, In 원소가 주성분이며, Ln 원소는, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 1 종 이상의 원소이고, 상기 결정 산화물 박막에 있어서의 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하인, [9] 에 기재된 박막 트랜지스터.
[11]
상기 결정 산화물 박막의 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가 70°이상, 110°이하이고, 박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, [9] 또는 [10] 에 기재된 박막 트랜지스터.
[12]
결정 산화물 박막을 갖는 박막 트랜지스터로서, 상기 결정 산화물 박막은, In 원소, Ga 원소 및 Ln 원소를 함유하고, In 원소가 주성분이며, Ln 원소는, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 1 종 이상의 원소이고, 상기 결정 산화물 박막에 있어서의 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하이고, 상기 결정 산화물 박막의 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가, 70°이상, 110°이하이고, 박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, 박막 트랜지스터.
[13]
상기 결정 산화물 박막의 평면 TEM-EDS 해석에 있어서, 상기 결정 산화물 박막을 구성하는 금속 원소가, 박막 중의 결정 입계에 편석되어 있지 않은, [12] 에 기재된 박막 트랜지스터.
[14]
상기 결정 산화물 박막은, 하기 (1), (2) 및 (3) 으로 나타내는 원자 조성비의 범위를 만족하는, [12] 또는 [13] 에 기재된 박막 트랜지스터.
0.85 ＜ In/(In＋Ga＋Ln) ≤ 0.98 … (1)
0.01 ≤ Ga/(In＋Ga＋Ln) ＜ 0.11 … (2)
0.01 ≤ Ln/(In＋Ga＋Ln) ＜ 0.04 … (3)
[15]
상기 결정 산화물 박막은, 전자선 회절에 있어서, 빅스비아이트 구조인 결정립을 함유하는, [12] 내지 [14] 중 어느 한 항에 기재된 박막 트랜지스터.
[16] Ln 원소는, Sm 원소인, [12] 내지 [15] 중 어느 한 항에 기재된 박막 트랜지스터.
본 발명의 일 양태에 의하면, 소형 TFT 에 있어서도 양호한 이동도를 나타내는 결정 산화물 박막, 당해 결정 산화물 박막을 갖는 적층체, 및 당해 결정 산화물 박막을 갖는 박막 트랜지스터를 제공할 수 있다.
도 1 은, 본 발명의 일 양태에 관련된 적층체를 나타내는 종단면도이다.
도 2a 는, 유리 기판 상에 산화물 박막을 형성한 상태를 나타내는 종단면도이다.
도 2b 는, 도 2a 의 산화물 박막 상에 SiO2 막을 형성한 상태를 나타내는 도면이다.
도 3 은, 본 발명의 일 양태에 관련된 박막 트랜지스터를 나타내는 종단면도이다.
도 4 는, 본 발명의 일 양태에 관련된 박막 트랜지스터를 나타내는 종단면도이다.
도 5 는, 본 발명의 일 양태에 관련된 양자 터널 전계 효과 트랜지스터를 나타내는 종단면도이다.
도 6 은, 양자 터널 전계 효과 트랜지스터의 다른 예를 나타내는 종단면도이다.
도 7 은, 도 5 에 있어서, p 형 반도체층과 n 형 반도체층 사이에 산화 실리콘층이 형성된 부분의 TEM (투과형 전자 현미경) 사진이다.
도 8a 는, 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 8b 는, 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 8c 는, 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 8d 는, 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 8e 는, 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 9a 는, 본 발명의 일 양태에 관련된 박막 트랜지스터를 사용한 표시 장치를 나타내는 상면도이다.
도 9b 는, 본 발명의 일 양태에 관련된 박막 트랜지스터를 사용한 표시 장치의 화소부의 회로를 설명하기 위한 회로도이다.
도 9c 는, 본 발명의 일 양태에 관련된 박막 트랜지스터를 사용한 표시 장치의 화소부의 회로를 설명하기 위한 회로도이다.
도 10 은, 본 발명의 일 양태에 관련된 박막 트랜지스터를 사용한 고체 촬상 소자의 화소부의 회로를 나타내는 도면이다.
도 11 은, 실시예 및 비교예에 관련된 반도체 패터닝 후의 막 상태의 현미경 이미지이다.
도 12 는, 실시예 1 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 13 은, 실시예 2 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 14 는, 실시예 3 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 15 는, 비교예 1 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 16 은, 비교예 2 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 17 은, 비교예 3 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 18 은, 비교예 4 에 관련된 산화물 박막의 단면 TEM 화상이다.
도 19 는, 실시예 1 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 20 은, 실시예 2 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 21 은, 실시예 3 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 22 는, 비교예 1 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 23 은, 비교예 2 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 24 는, 비교예 3 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 25 는, 비교예 4 에 관련된 산화물 박막의 평면 TEM 화상이다.
도 26 은, 실시예 1 에 관련된 산화물 박막의 평면 TEM-EDS 화상이다.
도 27 은, 실시예 3 에 관련된 산화물 박막의 평면 TEM-EDS 화상이다.
도 28 은, 비교예 1 에 관련된 산화물 박막의 평면 TEM-EDS 화상이다.
도 29 는, 비교예 2 에 관련된 산화물 박막의 평면 TEM-EDS 화상이다.
도 30 은, 비교예 3 에 관련된 산화물 박막의 평면 TEM-EDS 화상이다.
도 31a 는, 실시예 1 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프이다.
도 31b 는, 실시예 1 에 관련된 소형 TFT 에 관한 Vg 와 이동도 μsat 의 관계를 나타내는 그래프이다.
도 32a 는, 실시예 2 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프이다.
도 32b 는, 실시예 2 에 관련된 소형 TFT 에 관한 Vg 와 이동도 μsat 의 관계를 나타내는 그래프이다.
도 33a 는, 실시예 3 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프이다.
도 33b 는, 실시예 3 에 관련된 소형 TFT 에 관한 Vg 와 이동도 μsat 의 관계를 나타내는 그래프이다.
도 34a 는, 비교예 1 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프이다.
도 34b 는, 비교예 1 에 관련된 소형 TFT 에 관한 Vg 와 이동도 μsat 의 관계를 나타내는 그래프이다.
도 35a 는, 비교예 2 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프이다.
도 35b 는, 비교예 2 에 관련된 소형 TFT 에 관한, Vg 와 이동도 μsat 의 관계를 나타내는 그래프이다.
도 36 은, 비교예 3 에 관련된 소형 TFT 에 관한, 전달 특성 Id-Vg 그래프이다.
도 37a 는, 비교예 4 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프이다.
도 37b 는, 비교예 4 에 관련된 소형 TFT 에 관한 Vg 와 이동도 μsat 의 관계를 나타내는 그래프이다.
이하, 실시형태에 대해서 도면 등을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 양태로 실시하는 것이 가능하고, 취지 및 그 범위에서 일탈하지 않고, 그 형태 및 상세한 것을 여러 가지로 변경할 수 있는 것은, 당업자이면 용이하게 이해될 것이다. 따라서, 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되지 않는다.
도면에 있어서, 크기, 층의 두께 및 영역 등은, 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 본 발명은 도시된 크기, 층의 두께 및 영역 등에 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 나타낸 것으로서, 본 발명은 도면에 나타내는 형상 및 값 등에 한정되지 않는다.
본 명세서에서 사용하는「제 1」,「제 2」,「제 3」이라는 서수사는, 구성 요소의 혼동을 피하기 위해서 붙여지고, 수적으로 특정하는 취지의 기재가 없는 구성 요소에 대해서는, 수적으로 한정되지 않는다.
본 명세서 등에 있어서,「막」또는「박막」이라는 용어와,「층」이라는 용어는, 경우에 따라서는 서로 치환 가능하다.
본 명세서 등의 소결체 및 산화물 박막에 있어서,「화합물」이라는 용어와,「결정상」이라는 용어는, 경우에 따라서는 서로 치환 가능하다.
본 명세서에 있어서,「산화물 소결체」를 간단히「소결체」라고 칭하는 경우가 있다.
본 명세서에 있어서,「스퍼터링 타깃」을 간단히「타깃」이라고 칭하는 경우가 있다.
본 명세서 등에 있어서,「전기적으로 접속」에는,「어떠한 전기적 작용을 갖는 것」을 개재하여 접속되어 있는 경우가 포함된다. 여기서,「어떠한 전기적 작용을 갖는 것」은, 접속 대상 간에서의 전기 신호의 수수 (授受) 를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들어,「어떠한 전기적 작용을 갖는 것」에는, 전극, 배선, 스위칭 소자 (트랜지스터 등), 저항 소자, 인덕터, 캐패시터, 및 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
본 명세서 등에 있어서, 트랜지스터가 갖는 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우 또는 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는, 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에 있어서는, 소스나 드레인의 용어는 서로 치환하여 사용할 수 있다.
본 명세서에 있어서,「∼」를 사용하여 나타내는 수치 범위는,「∼」앞에 기재되어 있는 수치를 하한치로 하고,「∼」뒤에 기재되어 있는 수치를 상한치로서 포함하는 범위를 의미한다.
본 발명자들은, In (인듐) 원소, Ga (갈륨) 원소 및 Ln (란타노이드) 원소를 함유하고, In 원소가 주성분인 결정 산화물 박막에 있어서, 평균 결정 입경을 작게 제어함으로써, 소형 TFT 에 있어서도 양호한 이동도가 얻어진다는 지견을 얻었다.
또, 본 발명자들은, 예를 들어, 결정 산화물 박막에 있어서의 In 원소, Ga 원소 및 Ln 원소의 조성 비율을 소정 범위로 제어하는 것, 또는 소형 TFT 제조 프로세스에 있어서의 조건을 소정 범위로 제어하는 것 등에 의해서, 스퍼터 가스가 물을 함유하고 있지 않아도, 평균 결정 입경을 작게 제어한 결정 산화물 박막이 얻어진다는 지견을 얻었다.
본 발명자들은, 이들 지견에 기초하여 본 발명을 발명하였다.
1. 결정 산화물 박막
본 실시형태에 관련된 결정 산화물 박막은, In 원소 (인듐 원소), Ga 원소 (갈륨 원소) 및 Ln 원소 (란타노이드 원소) 를 함유한다.
본 실시형태에 관련된 결정 산화물 박막에 있어서는, In 원소가 주성분이고, Ln 원소는, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 1 종 이상의 원소이다.
본 실시형태에 관련된 결정 산화물 박막은, 실질적으로 In 원소 (인듐 원소), Ga 원소 (갈륨 원소), Ln 원소 (란타노이드 원소) 및 O 원소 (산소 원소) 만으로 이루어져 있어도 된다. 여기서,「실질적으로」란, 상기 In 원소 (인듐 원소), Ga 원소 (갈륨 원소), Ln 원소 (란타노이드 원소) 및 O 원소 (산소 원소) 의 조합에서 기인하는 본 발명의 효과가 발생되는 범위에 있어서, 본 실시형태에 관련된 결정 산화물 박막이, 다른 성분을 함유하고 있어도 되는 것을 의미한다.
(평균 결정 입경 D1)
본 실시형태에 관련된 결정 산화물 박막에 있어서는, 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하이고, 0.05 ㎛ 이상, 0.4 ㎛ 이하인 것이 바람직하다.
본 명세서에 있어서, 결정 산화물 박막에 있어서의 평균 결정 입경 D1 은, 평면 TEM 관찰 화상 (「평면 TEM 이미지」라고 칭하는 경우가 있다.) 에 기초하여 측정한다. 즉, 투과형 전자 현미경을 사용하여, 배율 200,000 배로 확대하여 관찰한 평면 TEM 에 의해서 관찰되는 결정 입자의 직경을 해석함으로써 산출한다. 또, 평균 결정 입경 D1 의 다른 측정 방법으로는, 후술하는 실시예에 기재한 바와 같이, 갈륨 이온 빔 조사 후이고, 평면 TEM 관찰 전의 샘플에 대한 EBSP (후방 산란 전자 회절 이미지) 에 의해서도 동일한 해석을 행하는 것이 가능하다.
(박막 표면과 박막 중의 결정 입계가 이루는 각도)
본 실시형태에 관련된 결정 산화물 박막에 있어서, 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가, 70°이상, 110°이하인 것이 바람직하다.
박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가, 70°이상, 110°이하이면, 전극과의 접촉 영역 길이가 짧은 소형 TFT 에 있어서도, 전극면에 대해서 결정 입계가 지나치게 기울어지지 않아, 접촉 영역 길이의 길이 방향에 있어서 결정 입계를 조밀하게 존재하게 할 수 있고, 그 결과, 본 실시형태에 관련된 결정 산화물 박막을 갖는 박막 트랜지스터는, 보다 양호한 이동도를 나타낸다.
본 명세서에 있어서, 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 는, 단면 TEM 관찰 화상 (「단면 TEM 이미지」라고 칭하는 경우가 있다.) 에 기초하여 측정한다. 즉, 투과형 전자 현미경을 사용하여, 배율 200,000 배로 확대하여 관찰한 단면 TEM 에 의해서 관찰되는 결정 입계와 박막 표면이 이루는 각을 해석함으로써 산출한다.
(박막 중의 결정 입계끼리의 평균 간격 D2)
본 실시형태에 관련된 결정 산화물 박막에 있어서, 박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인 것이 바람직하고, 0.08 ㎛ 이상, 0.30 ㎛ 이하인 것이 보다 바람직하다.
본 명세서에 있어서, 박막 중의 결정 입계끼리의 평균 간격 D2 는, 단면 TEM 관찰 화상에 기초하여 측정한다. 즉, 투과형 전자 현미경을 사용하여, 배율 200,000 배로 관측한 이미지 중에서, 채널 방향으로 1 ㎛, 산화물 막두께 50 ㎚ 의 사이즈로 박막 트랜지스터 중의 L 길이 방향으로 관측점이 겹치지 않도록 임의의 3 개의 시야를 추출하여, 단면 TEM 이미지에 의해서 관찰되는 결정 입자의 간격을 해석함으로써 산출한다.
(결정 입계에 대한 편석 상태)
본 실시형태에 관련된 결정 산화물 박막에 대한 평면 TEM-EDS 해석에 있어서, 당해 결정 산화물 박막을 구성하는 금속 원소가, 박막 중의 결정 입계에 편석되어 있지 않은 것이 바람직하다. 본 명세서에 있어서,「박막 중의 결정 입계에 편석되어 있지 않은」이란, 각 금속 원소가 일정하게 분포하고 있어 입계에도 편중이 없는 것을 의미한다. 결정 산화물 박막을 구성하는 금속 원소가, 결정 입계에 편석되어 있지 않음으로써, 트랩 제한 전도 영역 특성이 향상된다.
(박막의 조성)
본 실시형태에 관련된 결정 산화물 박막은, 하기 (1), (2) 및 (3) 으로 나타내는 원자 조성비의 범위를 만족하는 것이 바람직하다.
0.85 ＜ In/(In＋Ga＋Ln) ≤ 0.98 … (1)
0.01 ≤ Ga/(In＋Ga＋Ln) ＜ 0.11 … (2)
0.01 ≤ Ln/(In＋Ga＋Ln) ＜ 0.04 … (3)
본 실시형태에 관련된 결정 산화물 박막에 있어서, In/(In＋Ga＋Ln) 이 0.85 초과이면, 소형 TFT 구동시에 캐리어인 전자가, 산화물 박막 중의 결함에 의한 에너지 포텐셜 장벽의 영향을 잘 받지 않게 되어, 결과적으로 트랩 제한 전도 영역 특성이 우수한 소형 TFT 가 얻어진다.
본 실시형태에 관련된 결정 산화물 박막에 있어서, In/(In＋Ga＋Ln) 이 0.98 이하이면, 소형 TFT 에 있어서 게이트 전압을 마이너스로 인가했을 때에 리크 전류가 잘 발생되지 않아, ON/OFF 가 우수한 트랜지스터 특성이 얻어진다.
In/(In＋Ga＋Ln) 은, 0.86 초과, 0.98 이하인 것이 바람직하다. 더욱 바람직하게는, In/(In＋Ga＋Ln) 은, 0.87 초과, 0.98 이하이다.
본 실시형태에 관련된 결정 산화물 박막에 있어서, Ga/(In＋Ga＋Ln) 이 0.01 이상이면, 결정 입경을 작게 제어할 수 있다.
본 실시형태에 관련된 결정 산화물 박막에 있어서, Ga/(In＋Ga＋Ln) 이 0.11 미만이면, 소형 TFT 구동시에 캐리어인 전자가, 산화물 박막 중의 Ln (예를 들어, Sm) 이 형성하는 포텐셜 장벽의 영향을 잘 받지 않게 되어, 결과적으로 트랩 제한 전도 영역 특성이 우수한 소형 TFT 가 얻어진다.
Ga/(In＋Ga＋Ln) 은, 0.01 이상, 0.11 미만인 것이 바람직하고, 더욱 바람직하게는 0.03 이상, 0.10 미만이다.
본 실시형태에 관련된 결정 산화물 박막에 있어서, Ln/(In＋Ga＋Ln) 이 0.01 이상이면, 산화물 박막 어닐 후에 지지체에 대해서 수직 방향으로 주상 결정이 형성되고, 결과적으로 트랩 제한 전도 영역 특성이 우수한 소형 TFT 가 얻어진다.
본 실시형태에 관련된 결정 산화물 박막에 있어서, Ln/(In＋Ga＋Ln) 이 0.04 미만이면, 소형 TFT 구동시에 캐리어인 전자가, 산화물 박막 중의 Ln (예를 들어, Sm) 이 형성하는 포텐셜 장벽의 영향을 잘 받지 않게 되어, 결과적으로 트랩 제한 전도 영역 특성이 우수한 소형 TFT 가 얻어진다.
Ln/(In＋Ga＋Ln) 은, 0.01 이상, 0.04 미만인 것이 바람직하고, 더욱 바람직하게는 0.02 이상, 0.04 미만이다.
본 실시형태에 관련된 결정 산화물 박막에 있어서 사용하고 있는 Ln 원소는, 최외각 전자를 6s 궤도에서 갖는 점에서, 일반적으로, Ln 원소를 함유하는 화합물의 각각의 전기적 성질은, 서로 유사한 것으로 알려져 있다. 따라서, Ln 원소는, 특별히 한정되지 않지만, Sm 원소 (사마륨 원소) 인 것이 바람직하다. Sm 원소는, 다른 Ln 원소에 비해서, 결정 산화물 박막 중의 함유량이 소량이어도, 지지체에 대해서 수직 방향으로 연장되는 주상 결정을 형성할 수 있다. 또, Ln 원소로서 사마륨 원소 이외의 원소에 대해서도, 사마륨과 동일한 정도의 이온 반경이면, Ln 원소로서 사마륨 원소를 함유하는 결정 산화물 박막과 동일한 효과를 발휘할 것으로 생각된다.
본 실시형태에 있어서, Ln 원소가 Sm 원소 (사마륨 원소) 인 경우, 본 실시형태에 관련된 결정 산화물 박막은, 하기 (1A), (2A) 및 (3A) 로 나타내는 원자 조성비의 범위를 만족하는 것이 바람직하다.
0.85 ＜ In/(In＋Ga＋Sm) ≤ 0.98 … (1A)
0.01 ≤ Ga/(In＋Ga＋Sm) ＜ 0.11 … (2A)
0.01 ≤ Sm/(In＋Ga＋Sm) ＜ 0.04 … (3A)
본 명세서에 있어서,「In 원소가 주성분인」또는「인듐 원소를 주성분으로 하는」이란, 결정 산화물 박막 또는 후술하는 스퍼터링 타깃을 구성하는 금속 원소의 전체 원자수 중, 50 at％ 이상이 인듐 원소인 것을 의미한다. 결정 산화물 박막을 구성하는 금속 원소의 전체 원자수 중, 70 at％ 이상이 인듐 원소인 것이 바람직하고, 80 at％ 이상이 인듐 원소인 것이 보다 바람직하며, 85 at％ 이상이 인듐 원소인 것이 더욱 바람직하다. 결정 산화물 박막을 구성하는 금속 원소의 전체 원자수 중, 50 at％ 이상이 인듐 원소이면, 본 실시형태에 관련된 결정 산화물 박막을 TFT 에 채용했을 경우, 충분히 높은 포화 이동도를 발휘할 수 있다.
결정 산화물 박막 중의 각 금속 원소의 함유량 (원자비) 은, ICP (In ductive Coupled Plasma) 측정 또는 XRF (X-ray Fluorescence) 측정에 의해서, 각 원소의 존재량을 측정함으로써 구할 수 있다. ICP 측정에는, 유도 결합 플라즈마 발광 분석 장치를 사용할 수 있다. XRF 측정에는, 박막 형광 X 선 분석 장치를 사용할 수 있다.
또, 소형 TFT 소자 중의 결정 산화물 박막 중의 각 금속 원소의 함유량 (원자비) 은, 전자 현미경을 사용한 TEM-EDS 측정, 유도 결합 플라즈마 발광 분석 장치를 사용한 ICP 측정, 및 섹터형 다이나믹 2 차 이온 질량 분석계를 사용한 SIMS 분석에 의해서 2 원자％ 이내의 오차 정밀도로 분석할 수 있다. 먼저, 단면 TEM-EDS 에 의해서 결정 산화물 박막 중의 금속 원소, 및 반정량 분석에 의해서 10 원자％ 정도의 오차 범위에서 조성 비율을 동정한다. 다음으로, 반정량 분석 결과로부터 20 원자％ 의 범위에 있어서 금속 원소의 원자비가 이미 알려진 10 종류의 조성 비율로 이루어지는 표준 산화물 박막을 제조한다. 표준 산화물 박막에 대해서는, 유도 결합 플라즈마 발광 분석 장치 또는 박막 형광 X 선 분석 장치로 측정한 값을 조성 비율의 절대치로 한다. 또한, 표준 산화물 박막의 상면에, TFT 소자와 동일한 재료 및 동일한 채널 길이로 형성한 소스·드레인 전극을 제조하고, 이것을 표준 재료로 하여 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS (IMS 7f-Auto, AMETEK 사 제조) 에 의해서 산화물 반도체층의 분석을 행하여 각 원소의 질량 스펙트럼 강도를 얻고, 이미 알려진 원소 농도와 질량 스펙트럼 강도의 검량선을 작성한다. 다음으로, 패널로부터 꺼내어진 실 TFT 소자의 산화물 박막 부분을, 섹터형 다이나믹 2 차 이온 질량 분석계를 사용한 SIMS 분석에 의한 스펙트럼 강도로부터, 전술한 검량선을 사용하여 원자비를 산출하면, 산출된 원자비는, 별도로, 박막 형광 X 선 분석 장치 또는 유도 결합 플라즈마 발광 분석 장치로 측정된 산화물 박막의 원자비의 2 원자％ 이내의 정밀도로 확인할 수 있다.
본 실시형태에 관련된 결정 산화물 박막은, 빅스비아이트 구조인 결정립을 함유하는 것이 바람직하다. 결정 산화물 박막이 빅스비아이트 구조인 결정립을 함유하는 것은, 전자선 회절에 의해서 확인할 수 있다.
결정 산화물 박막이 빅스비아이트 구조인 결정립을 함유할 경우, 빅스비아이트 구조인 결정립은 대칭성이 양호한 입방정상이기 때문에, 결정 입계에 걸쳐 있어도 TFT 특성 (이동도) 의 저하를 억제할 수 있다.
본 실시형태에 관련된 결정 산화물 박막에 의하면, 소정의 원소 (In, Ga, Ln 및 O) 를 함유하고, 평균 결정 입경 D1 이 0.05 ㎛ 이상, 0.5 ㎛ 이하로 제어되어 있다. 그 때문에, 본 실시형태에 관련된 결정 산화물 박막을 갖는 소형 TFT 는, 양호한 트랩 제한 전도 영역 특성을 나타내고, 저전압에서도 전류를 많이 흘릴 수 있다. 이로써, 소형 TFT 가 장착된 디스플레이에 있어서, 개구율을 높이며, 또한 소비 전력을 저하시킬 수 있다.
본 발명의 일 양태에 의한 결정 산화물 박막은, 액정 디스플레이 및 유기 EL 디스플레이 등의 표시 장치 등에 사용되는 소형 TFT 로서 유용하다.
2. 결정 산화물 박막의 제조 방법
본 실시형태에 관련된 결정 산화물 박막은, 예를 들어, In 원소, Ga 원소 및 Ln 원소를 함유하는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용하여 성막할 수 있다. 이 스퍼터링 타깃을, 본 실시형태에 관련된 스퍼터링 타깃이라고 칭하는 경우가 있다. 본 실시형태에 관련된 스퍼터링 타깃에 포함되는 산화물 소결체를, 본 실시형태에 관련된 산화물 소결체라고 칭하는 경우가 있다.
본 실시형태에 관련된 산화물 소결체에 있어서, Ln 원소는, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 1 종 이상의 원소이다.
본 실시형태에 관련된 산화물 소결체에 있어서, In 원소가 주성분인 것이 바람직하다.
본 실시형태에 관련된 결정 산화물 박막의 제조 방법으로는, 본 실시형태에 관련된 스퍼터링 타깃을 사용하고, 스퍼터링에 의해서 산화물 박막을 성막하는 공정을 갖는 제조 방법을 들 수 있다. 스퍼터링에 의한 성막 공정에서는, 불순물 가스를 실질적으로 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용한다. 스퍼터 가스 중에 함유되는「불순물」은, 의도적으로 첨가하지 않는 원소로서, 스퍼터 성능에 실질적인 영향을 주지 않는 미량 원소를 의미한다.
스퍼터법에 의해서 얻어지는 산화물 박막의 원자 조성비는, 스퍼터링 타깃에 있어서의 산화물 소결체의 원자 조성비를 반영한다. 그 때문에, 원하는 산화물 박막의 원자 조성비와 동일한 원자 조성비를 갖는 산화물 소결체를 포함하는 스퍼터링 타깃을 사용하여 성막하는 것이 바람직하다.
스퍼터법에 사용되는 타깃은, 불순물 금속이 500 ppm 이하인 것이 바람직하고, 100 ppm 이하인 것이 보다 바람직하다. 특히 4 가의 Sn 은, 타깃 중의 함유량을 500 ppm 이하, 보다 바람직하게는 100 ppm 이하로 함으로써, 타깃 중에 함유되는 Sn 이 산화물막 중에 불순물로서 잔류해도, 본 실시형태의 결정 산화물 반도체에 있어서는 전자 산란원이 되지 않아, 양호한 TFT 특성이 얻어진다. 타깃 중의 불순물 금속의 함유량은, 결정 산화물 박막과 마찬가지로, ICP, 또는 SIMS 에 의해서 측정할 수 있다. 타깃 중에 함유되는「불순물」은, 원료나 제조 공정에서 혼입되는, 의도적으로 첨가하지 않는 원소로서, 타깃 및 반도체의 성능에 실질적인 영향을 주지 않는 미량 원소를 의미하고,「불순물 금속」은,「불순물」로서의 원소 중 금속 원소인 것을 의미한다.
또, 본 실시형태에 관련된 결정 산화물 박막은, 예를 들어, 결정 산화물 박막과 보호막을 포함하는 적층체의 일부로서 제조할 수도 있다.
당해 적층체의 제조 방법으로는, 본 실시형태에 관련된 스퍼터링 타깃을 사용하고, 불순물 가스를 실질적으로 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용하여, 스퍼터링에 의해서 산화물 박막을 성막하는 공정, 상기 산화물 박막에 대해서 산화 분위기에서의 가열 처리를 행하지 않고, 상기 산화물 박막 상에 보호막을 형성하는 공정, 및 상기 산화물 박막 및 상기 보호막을 포함하는 적층체에 가열 처리를 행하는 공정을 포함하는 제조 방법을 들 수 있다.
산화 인듐을 주성분으로 하는 스퍼터링 타깃을 사용하고, 실질적으로 불순물을 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용하여, 스퍼터링에 의해서 성막하여 얻어지는 산화물 박막은 아모르퍼스의 산화물 박막이다. 이 산화물 박막을, 포토리소그래피로 도상 (島狀) 으로 패터닝하고, 보호막을 형성하기 전에 가열하여 결정화시킴으로써, 표면 결정이 단일한 결정 방위를 갖는 결정 산화물 박막을 얻을 수 있다.
이하, 각 공정에 대해서 설명한다.
(산화물 박막 성막 공정)
산화물 박막 성막 공정에서는, 본 실시형태에 관련된 스퍼터링 타깃을 사용하고, 불순물 가스를 실질적으로 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용하여, 스퍼터링에 의해서 산화물 박막을 성막한다 (예를 들어, 도 2a 참조). 도 2a 에는, 유리 기판 (81) 상에 산화물 박막 (83) 을 형성한 상태가 나타내어져 있다.
스퍼터 가스가「불순물 가스를 실질적으로 함유하지 않는」이란, 가스의 삽입에 수반하는 흡착수의 혼입, 및 챔버의 리크나 흡착 가스 등의 배제할 수 없는 가스 (불가피 불순물 가스) 를 제거하여, 아르곤 및 산소 이외의 불순물 가스를 적극적으로 투입하지 않는 것을 의미한다. 본 실시형태에 있어서, 스퍼터 가스로는, 예를 들어, 시판되는 고순도 아르곤 및 고순도 산소의 혼합 가스를 사용할 수 있다. 불순물은, 가능하다면, 스퍼터 가스에서 배제하는 것이 바람직하다.
스퍼터 가스 중의 불순물 가스의 비율은, 0.1 체적％ 이하인 것이 바람직하고, 0.05 체적％ 이하인 것이 보다 바람직하다. 불순물 가스의 비율이 0.1 체적％ 이하이면, 산화물 박막의 결정화가 문제 없이 진행된다.
고순도 아르곤 및 고순도 산소의 순도는, 99 체적％ 이상이 바람직하고, 99.9 체적％ 이상이 보다 바람직하며, 99.99 체적％ 이상인 것이 더욱 바람직하다.
아르곤 및 산소의 혼합 가스 중의 산소 분압은, 0 체적％ 초과, 10 체적％ 이하인 것이 바람직하고, 0 체적％ 초과, 5 체적％ 이하인 것이 보다 바람직하다. 산소 분압이 0 체적％ 초과, 10 체적％ 이하이면, 가열시에 용이하게 결정화하여 반도체화한다. 산소 분압을 변경함으로써, 산화물 박막의 산화 정도, 즉, 결정화 정도를 조절할 수 있다. 산소 분압은, 필요에 따라서 적절히 선택하면 된다.
스퍼터 중의 자속 밀도는, 700 G 이상인 것이 바람직하다. 스퍼터 중의 자속 밀도가 700 G 이상이면, 스퍼터 성막시의 플라즈마의 밀도를 올릴 수 있어, 산화물 박막의 밀도가 올라가고, 패터닝 후의 어닐시에 결정핵이 형성되기 쉬워, 결과적으로 결정 입자를 작게 제어할 수 있다.
스퍼터 중의 자속 밀도가 700 G 미만이어도 스퍼터시의 출력 밀도를 2.5 kW/㎠ 이상으로 함으로써, 스퍼터 성막시의 플라즈마의 밀도를 올릴 수 있어, 결과적으로 산화물 박막 중의 결정 입자를 작게 제어할 수 있다.
산화물 박막 성막 공정에서는, 본 실시형태에 관련된 스퍼터링 타깃을 RF 마그네트론 스퍼터링 장치 또는 DC 마그네트론 스퍼터링 장치에 장착하여 스퍼터링하는 것이 바람직하다.
본 실시형태에 관련된 스퍼터링 타깃은, 인듐 원소, 갈륨 원소 및 란타노이드 원소를 함유하고 있는 것이 바람직하다.
스퍼터링 타깃에 있어서, 인듐 원소뿐만 아니라 갈륨 원소 및 란타노이드 원소를 첨가함으로써, 산화물 박막의 형성시에 균일한 아모르퍼스 구조로 할 수 있다.
본 실시형태에 관련된 스퍼터링 타깃은, 인듐 원소, 갈륨 원소 및 란타노이드 원소 (예를 들어, 사마륨 원소) 를 함유함으로써, 희가스와 산소 이외 (예를 들어, 물 등) 를 스퍼터 가스에 도입하지 않아도, 성막시에 아모르퍼스의 산화물 박막을 얻을 수 있다. 이 산화물 박막을 후술하는 가열 처리 공정에 의해서 가열함으로써, 지지체에 대해서 주상의 결정을 성장시킬 수 있다. 상기 서술한 바와 같이 성막된 산화물 박막을 소형 TFT 에 적용함으로써, 구동시에 전자 캐리어의 주입성이 우수하여, 결과적으로 트랩 제한 전도 영역 특성이 우수한 소형 TFT 소자가 얻어진다.
(보호막 형성 공정)
결정 산화물 박막 상에 보호막을 형성하는 경우, 얻어진 산화물 박막에 대해서 산화 분위기에서의 가열 처리를 행한 후, 산화물 박막 상에 보호막을 형성하는 것이 바람직하다. 보호막 형성 전에 어닐을 행함으로써, 산화물 박막의 표면에 산소가 공유되는 점에서, 보호막 형성 후에 계면 전자 트랩 준위가 적어, 트랩 제한 전도 영역 특성이 우수한 소형 TFT 소자가 얻어진다.
보호막의 재료로는, 예를 들어, SiO2, SiNx, SiONx, Al2O3 및 Ga2O3 등을 들 수 있다. 보호막의 두께는, 통상적으로 50 ㎚ 이상, 500 ㎚ 이하이다.
보호막의 성막 방법으로는, 예를 들어, CVD 법, 스퍼터링법 및 도포법 등을 들 수 있다. 도 2b 에는, 도 2a 의 산화물 박막 (83) 상에 SiO2 막 (85) 을 형성한 상태가 나타내어져 있다.
(가열 처리 공정)
다음으로, 산화물 박막을 성막한 후 또는 보호막을 성막한 후에, 가열 처리를 행한다. 이 가열 처리를 어닐이라고 칭하는 경우가 있다.
가열 처리의 온도는, 250 ℃ 이상, 500 ℃ 이하인 것이 바람직하고, 280 ℃ 이상, 470 ℃ 이하인 것이 보다 바람직하며, 300 ℃ 이상, 450 ℃ 이하인 것이 더욱 바람직하다.
산화물 박막의 성막후의 가열 처리 온도가 250 ℃ 이상이면, 산화물 박막이 결정화되기 쉽다.
산화물 박막의 성막후의 가열 처리 온도가 500 ℃ 이하이면, 결정이 이상 성장하여 결정립이 커지는 것을 방지할 수 있어, 결정 입경을 작게 제어할 수 있다.
가열 처리 공정에 있어서의 가열 시간은, 0.1 시간 이상, 5 시간 이하인 것이 바람직하고, 0.3 시간 이상, 3 시간 이하인 것이 보다 바람직하며, 0.5 시간 이상, 2 시간 이하인 것이 더욱 바람직하다.
가열 처리 공정에 있어서의 가열 시간이 0.1 시간 이상이면, 결정화되지 않는 등의 경우가 없어, 산화물 박막이 결정화되기 쉽다.
가열 처리 공정에 있어서의 가열 시간이 5 시간 이하이면, 경제성이 우수하다.
「가열 시간」이란, 가열 처리시에 소정의 최고 온도를 유지하고 있는 시간 (유지 시간) 을 말한다.
가열 처리 공정에 있어서의 승온 속도는, 2 ℃/분 이상, 40 ℃/분 이하인 것이 바람직하고, 3 ℃/분 이상, 20 ℃/분 이하인 것이 보다 바람직하다.
가열 처리 공정에 있어서의 승온 속도가 2 ℃/분 이상이면, 1 ℃/분 미만의 경우에 비해서 산화물 박막의 제조 효율이 향상된다.
가열 처리 공정에 있어서의 승온 속도가 40 ℃/분 이하이면, 결정화시에 금속 원소가 균일하게 확산되어, 입계에 금속이 편석되어 있지 않는 결정을 형성할 수 있다.
또, 가열 처리 공정에서의 승온 속도는, 노의 설정 온도와 설정 시간으로부터 산출되는 값과는 달리, 산화물 박막의 실제 온도를 시간으로 나눈 값이다. 산화물 박막의 실제의 온도는, 예를 들어, 노 중의 산화물 박막으로부터 1 ㎝ 이내의 에어리어를 열전쌍으로 측정함으로써 구할 수 있다.
가열 처리 공정은, 대기 분위기 하에서 실시하는 것이 바람직하다.
가열 처리 공정은, 산화물 박막의 패터닝 후에 행하는 것이 바람직하다. 패터닝 후에 행함으로써, 성막시에 막 중에 존재하는 과잉된 산소, 및 패터닝시에 부착되는 유기물을 탈리시키면서 결정화를 촉진할 수 있다. 결과적으로, 결정립 내에 유기물이나 과잉 산소가 없어 결정 결함이 적은 막을 형성할 수 있고, 전자 트랩이 적어 양호한 전도 특성을 갖는 산화물 박막을 형성할 수 있다.
게이트 절연막 형성 후, 그리고 콘택트 홀 형성 전, 혹은 게이트 절연막 및 콘택트 홀 형성 후에, 추가로 가열 처리 공정을 행하는 것이 바람직하다. 산화물 박막의 패터닝 후에 행하는 가열 처리 공정을 제 1 가열 처리 공정이라고 칭하고, 게이트 절연막 형성 후, 그리고 콘택트 홀 형성 전, 혹은 게이트 절연막 및 콘택트 홀 형성 후에 행하는 가열 처리 공정을 제 2 가열 처리 공정이라고 칭하는 경우가 있다. 제 2 가열 처리 공정은, 제 1 가열 처리 공정보다 높은 어닐 온도에서 행하는 것이 바람직하다. 게이트 절연막 형성 후에 어닐을 함으로써, 게이트 절연막 중에 함유되는 수소가 산화물 박막까지 확산되고, 산화물 박막 표면에 존재하는 결정 결함을 수산기로 종단 (終端) 하여, 결과적으로 전자 트랩이 적고 양호한 전도 특성을 갖는 산화물 박막을 형성할 수 있다.
본 실시형태에 관련된 결정 산화물 박막의 제조 방법에 의하면, 평균 결정 입경이 0.05 ㎛ 이상, 0.5 ㎛ 이하로 제어된 결정 산화물 박막을 얻을 수 있다. 그 결과, 본 실시형태에 관련된 결정 산화물 박막의 제조 방법으로 성막한 결정 산화물 박막을 갖는 소형 TFT 는, 양호한 트랩 제한 전도 영역 특성을 나타낸다.
3. 적층체
본 실시형태에 관련된 적층체는, 본 실시형태에 관련된 결정 산화물 박막과, 결정 산화물 박막을 지지하는 지지체를 갖는다.
도 1 에는, 본 실시형태의 일례로서의 적층체 (10) 의 단면 개략도가 나타내어져 있다. 적층체 (10) 는, 결정 산화물 박막 (11) 과, 결정 산화물 박막 (11) 을 지지하는 지지체 (12) 를 갖는다.
적층체 (10) 에 있어서, 지지체 (12) 의 표면과 결정 산화물 박막 (11) 중의 결정 입계가 이루는 평균 입계 각도 θsub 가 70°이상, 110°이하이고, 결정 산화물 박막 (11) 중의 결정 입계끼리의 평균 간격 D2 가, 0.01 ㎛ 이상, 0.5 ㎛ 이하인 것이 바람직하다.
지지체 (12) 의 표면과, 결정 산화물 박막 (11) 중의 결정 입계가 이루는 평균 입계 각도 θsub 및 결정 입계끼리의 평균 간격 D2 가, 상기 범위를 만족함으로써, 결정 산화물 박막 (11) 이 접하는 지지체 (12) 의 표면에 대해서, 결정 입계를 조밀하게 존재하게 할 수 있다. 그 결과, 결정 산화물 박막 (11) 이, 지지체로서의 전극 (예를 들어, 소스 전극) 과 접하는 경우에는, 당해 전극면에 대해서, 결정 입계가 조밀하게 존재하게 된다. 그 결과, 전극과의 접촉 영역이 좁은 경우 (예를 들어, 소형 TFT) 여도, 결정 산화물 박막에 대한 전자 주입을 확보할 수 있어, 이동도의 저하를 억제할 수 있다.
4. 박막 트랜지스터 및 전자 기기
본 실시형태에 관련된 박막 트랜지스터 (TFT) 는, 전극과, 결정 산화물 박막과, 절연막을 갖는다. 전극으로는, 소스 전극, 드레인 전극 및 게이트 전극을 들 수 있고, 절연막으로는, 게이트 절연막 및 보호막을 들 수 있다.
본 실시형태에 관련된 박막 트랜지스터의 채널 길이 방향을 따라서 잘라낸 단면 TEM 관찰에 있어서, 전극과 결정 산화물 박막의 접촉 영역 길이 Ls 및 결정 산화물 박막 중의 결정 입계끼리의 평균 간격 D2 가 식 (4) 및 식 (5) 의 관계를 만족한다.
1 ㎛ ≤ Ls ≤ 50 ㎛ … (4)
10 ≤ Ls/D2 ≤ 1000 … (5)
본 실시형태에 관련된 박막 트랜지스터에 있어서, 결정 산화물 박막은, 전극으로서의 소스 전극과 접하고 있는 것이 바람직하다. 소스 전극과 접하는 접촉 영역 길이 Ls 가 상기 식 (4) 의 관계를 만족하는 것이 바람직하다. 또한, 소스 전극과 소스 전극에 접하는 결정 산화물 박막이, 상기 식 (5) 의 관계를 만족하는 것이 바람직하다.
본 실시형태에 관련된 박막 트랜지스터에 있어서, 결정 산화물 박막은, 본 실시형태에 관련된 결정 산화물 박막인 것이 바람직하다.
박막 트랜지스터에 있어서, 상기 식 (4) 및 식 (5) 의 관계를 만족함으로써, 전극과 산화물 반도체층의 콘택트 영역이 작아도, 우수한 이동도를 나타낸다.
종래 기술에 있어서 제작된 TFT 는, 산화물 박막 상에 메탈 마스크를 사용하여 소스 전극 및 드레인 전극이 형성되어 있던 결과, 예를 들어, 소스 전극과 산화물 박막의 접촉 영역 길이가 100 ㎛ 정도였다. 그 때문에, 산화물 박막에 있어서의 결정 입경이 1 ㎛ 이상이어도, 소스 전극과의 접촉 영역에 있어서는 결정 입계가 100 개 정도 존재하고 있고, 소스 전극에 대해서 도전 영역인 결정 입계가 충분한 수로 접하고 있어, 이동도의 관점에서 큰 문제는 되지 않았다.
그러나, 최근, OLED 등의 디스플레이에 있어서의 개구율을 올리기 위해서, TFT 의 소자 사이즈가 작게 되어 있다. 그 때문에, 종래와 같이 메탈 마스크를 사용한 성막이 아니고, 포토리소그래피에 의해서 패터닝된 소형 TFT 에 있어서의 특성 제어가 필요하다. 소형 TFT 구조에 있어서는, 소스 전극과, 산화물 박막의 접촉 영역 길이를 짧게 한다. 접촉 영역 길이가 짧은 TFT 구조에 있어서도, 충분한 이동도를 얻기 위해서는, 소스 전극과의 접촉 영역에 있어서 충분한 수의 결정 입계를 존재시키는 것이 필요하고, 본 실시형태에 관련된 TFT 에 의하면, 상기 식 (4) 및 식 (5) 을 만족하기 때문에, 이동도가 우수하다.
접촉 영역 길이 Ls 는, 하기 식 (4A) 를 만족하는 것이 보다 바람직하고, 하기 식 (4B) 를 만족하는 것이 더욱 바람직하다.
2 ㎛ ≤ Ls ≤ 50 ㎛ … (4A)
2 ㎛ ≤ Ls ≤ 10 ㎛ … (4B)
Ls/D2 는, 하기 식 (5A) 를 만족하는 것이 보다 바람직하고, 하기 식 (5B) 를 만족하는 것이 더욱 바람직하다.
10 ≤ Ls/D2 ≤ 1000 … (5A)
10 ≤ Ls/D2 ≤ 250 … (5B)
본 실시형태에 관련된 박막 트랜지스터는, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연막, 보호 절연막 및 산화물 반도체층을 갖는 것이 바람직하다.
산화물 반도체층은, 게이트 절연막과 보호 절연막 사이에 위치한다. 산화물 반도체층은, 본 실시형태에 관련된 결정 산화물 박막을 포함한다.
본 실시형태에 관련된 TFT 의 구성으로는, 예를 들어, 종래 공지된 구성을 채용할 수 있다.
본 실시형태에 관련된 TFT 는, 본 실시형태에 관련된 결정 산화물 박막의 제조 방법을 채용함으로써 제조할 수 있다. 즉, 본 실시형태에 관련된 스퍼터링 타깃을 사용하고, 불순물 가스를 실질적으로 포함하지 않는 아르곤 및 산소로 이루어지는 군에서 선택되는 1 종 이상의 가스를 스퍼터 가스로서 사용하여, 스퍼터링에 의해서 산화물 박막을 성막하는 공정 (성막 공정이라고 칭하는 경우가 있다.) 및 산화물 박막에 가열 처리를 행하는 공정 (가열 처리 공정이라고 칭하는 경우가 있다.) 을 포함하는 제조 방법이다. 성막 공정 및 가열 처리 공정의 각 조건 등은, 상기 서술한 바와 같다. 소스 전극, 드레인 전극, 게이트 전극 및 게이트 절연막은, 공지된 재료 및 형성 방법에 의해서 형성할 수 있다.
본 실시형태에 관련된 결정 산화물 박막은, 양호한 트랩 제한 전도 영역 특성을 나타낸다. 이와 같은 결정 산화물 박막을 TFT 의 산화물 반도체층 (채널층) 에 사용함으로써, 높은 트랩 제한 전도 영역 특성을 갖는다. 여기서의 트랩 제한 전도 영역 특성은, Vg = 5 V 인가시의 이동도이다. Vg = 0.1 V 인가시의 이동도는, 선형 이동도로서 구해지고, Vg = 10 V 인가시 또는 Vg = 20 V 인가시의 이동도는, 포화 이동도를 지표로 하여 정의한다.
구체적으로는, 트랩 제한 전도 영역 특성은, 각각의 Vd 를 인가했을 때의 전달 특성 Id-Vg 그래프를 작성하여, 각 Vg 의 트랜스컨덕턴스 (Gm) 를 산출하고, 선형 영역 또는 포화 영역의 식을 사용하여 이동도를 구함으로써 산출할 수 있다. 전류 Id 는, 소스·드레인 전극 사이의 전류, 전압 Vd 는, 소스 전극과 드레인 전극 사이에 인가한 전압 (드레인 전압), 전압 Vg 는, 소스 전극과 게이트 전극 사이에 인가한 전압 (게이트 전압) 이다. 트랩 제한 전도 영역 특성은, 17 ㎠/(V·s) 이상이 바람직하고, 19 ㎠/(V·s) 이상인 것이 더욱 바람직하다.
또, 본 실시형태에 관련된 결정 산화물 박막은, 그 일방의 면에 금속, ITO 또는 IZO 등의 오믹 전극을 배치하고, 타방의 면에 일 함수 4.8 eV 이상의 금속 또는 산화물 전극 등의 쇼트키 전극을 배치함으로써, 쇼트키 배리어 다이오드도 구성할 수 있다.
본 실시형태에 관련된 박막 트랜지스터의 형상은, 특별히 한정되지 않지만, 백 채널 에치형 트랜지스터, 에치 스토퍼형 트랜지스터, 또는 톱 게이트형 트랜지스터 등이 바람직하다.
구체적인 박막 트랜지스터의 예를 도 3 및 도 4 에 나타낸다.
도 3 에 나타내는 바와 같이, 박막 트랜지스터 (100) 는, 실리콘 웨이퍼 (20), 게이트 절연막 (30), 산화물 박막 (40), 소스 전극 (50), 드레인 전극 (60), 및 층간 절연막 (70, 70A) 을 구비한다.
실리콘 웨이퍼 (20) 는 게이트 전극으로서, 게이트 절연막 (30) 을 사이에 두고 산화물 박막 (40) 과 대향하도록, 게이트 절연막 (30) 에 형성된다. 게이트 절연막 (30) 은 게이트 전극과 산화물 박막 (40) 의 도통을 차단하는 절연막으로서, 실리콘 웨이퍼 (20) 상에 형성되며, 또한 산화물 박막 (40) 의 일방의 면에 형성된다.
산화물 박막 (40) 은 채널층으로서, 게이트 절연막 (30) 상에 형성된다. 산화물 박막 (40) 은, 본 실시형태에 관련된 결정 산화물 박막이 사용된다. 본 실시형태에 있어서, 박막 트랜지스터 (100) 가 소형 TFT 인 경우, 소스 전극 (50) 및 드레인 전극 (60) 에 대한 채널층으로서의 산화물 박막 (40) 은, 채널 길이 (L 길이) 가 1 ㎛ 이상, 50 ㎛ 이하이고, 채널 폭 (W 길이) 이 1 ㎛ 이상, 80 ㎛ 이하이다.
소스 전극 (50) 및 드레인 전극 (60) 은, 소스 전류 및 드레인 전류를 산화물 박막 (40) 에 흘리기 위한 도전 단자로서, 산화물 박막 (40) 의 양단 근방에 접촉하도록 각각 형성되고, 산화물 박막 (40) 에 전기적으로 접속된다.
층간 절연막 (70) 은, 소스 전극 (50) 및 드레인 전극 (60) 과, 산화물 박막 (40) 사이의 접촉 부분 이외의 도통을 차단하는 절연막이다.
층간 절연막 (70A) 은, 소스 전극 (50) 및 드레인 전극 (60) 과, 산화물 박막 (40) 사이의 접촉 부분 이외의 도통을 차단하는 절연막이다. 층간 절연막 (70A) 은, 소스 전극 (50) 과 드레인 전극 (60) 사이의 도통을 차단하는 절연막이기도 하다. 층간 절연막 (70A) 은, 채널층 보호층이기도 하다.
도 4 에 나타내는 바와 같이, 박막 트랜지스터 (100A) 의 구조는, 박막 트랜지스터 (100) 와 동일하지만, 소스 전극 (50) 및 드레인 전극 (60) 을, 게이트 절연막 (30) 과 산화물 박막 (40) 의 양방에 접촉하도록 형성하고 있는 점이 박막 트랜지스터 (100) 와 상이하다. 박막 트랜지스터 (100A) 는, 게이트 절연막 (30), 산화물 박막 (40), 소스 전극 (50), 및 드레인 전극 (60) 을 덮도록, 층간 절연막 (70B) 이 일체로 형성되어 있는 점도 박막 트랜지스터 (100) 와 상이하다.
드레인 전극 (60), 소스 전극 (50) 및 게이트 전극을 형성하는 재료에 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다. 도 3 및 도 4 에서 든 예에서는, 실리콘 웨이퍼를 기판으로서 사용하고 있고, 실리콘 웨이퍼가 전극으로서도 작용하지만, 전극 재료는 실리콘에 한정되지 않는다.
예를 들어, 산화인듐주석 (ITO), 산화인듐아연 (IZO), ZnO, 및 SnO2 등의 투명 전극이나, Al, Ag, Cu, Cr, Ni, Mo, Au, Ti, 및 Ta 등의 금속 전극, 또는 이것들을 함유하는 합금의 금속 전극이나 적층 전극을 사용할 수 있다.
또, 도 3 및 도 4 에 있어서, 유리 등의 기판 상에 게이트 전극을 형성해도 된다.
층간 절연막 (70, 70A, 70B) 을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다. 층간 절연막 (70, 70A, 70B) 을 형성하는 재료로서, 구체적으로는, 예를 들어 SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO2, CaHfO3, PbTiO3, BaTa2O6, SrTiO3, Sm2O3, 및 AlN 등의 화합물을 사용할 수 있다.
본 실시형태에 관련된 박막 트랜지스터가 백 채널 에치형 (보텀 게이트형) 인 경우, 드레인 전극, 소스 전극 및 채널층 상에 보호막을 형성하는 것이 바람직하다. 보호막을 형성함으로써, TFT 를 장시간 구동시킨 경우여도 내구성이 향상되기 쉬워진다. 또한, 톱 게이트형의 TFT 인 경우, 예를 들어 채널층 상에 게이트 절연막을 형성한 구조가 된다.
보호막 또는 절연막은, 예를 들어 CVD 에 의해서 형성할 수 있지만, 그 때에 고온도에 의한 프로세스가 되는 경우가 있다. 또, 보호막 또는 절연막은, 성막 직후에는 불순물 가스를 함유하고 있는 경우가 많아, 가열 처리 (어닐 처리) 를 행하는 것이 바람직하다. 가열 처리로 불순물 가스를 제거함으로써, 안정적인 보호막 또는 절연막이 되어, 내구성이 높은 TFT 소자를 형성하기 쉬워진다. 또, 게이트 절연막 형성 후에 어닐을 함으로써, 게이트 절연막 중에 함유되는 수소가 산화물 박막까지 확산되고, 산화물 박막 표면에 존재하는 결정 결함을 수산기로 종단하여, 결과적으로 전자 트랩이 적고 양호한 전도 특성을 갖는 산화물 박막을 형성할 수 있다.
본 실시형태에 관련된 산화물 박막을 사용함으로써, CVD 프로세스에 있어서의 온도의 영향, 및 그 후의 가열 처리에 의한 영향을 잘 받지 않기 때문에, 보호막 또는 절연막을 형성한 경우여도, TFT 특성의 안정성을 향상시킬 수 있다.
임계치 전압 (Vth) 은, -3.0 V 이상, 3.0 V 이하가 바람직하고, -2.0 V 이상, 2.0 V 이하가 보다 바람직하며, -1.0 V 이상, 1.0 V 이하가 더욱 바람직하다. 임계치 전압 (Vth) 이 -3.0 V 이상, 3.0 V 이하이면, TFT 에 Vth 보정 회로를 탑재함으로써 Vth = 0 V 로의 보정이 가능해진다. 이로써 얻어진 TFT 를 패널에 탑재했을 때, 휘도 불균일 및 번인이 일어나지 않고 디스플레이를 구동시킬 수 있다.
임계치 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10-9 A 에서의 Vg 로 정의할 수 있다.
on-off 비는 106 이상, 1012 이하가 바람직하고, 107 이상, 1011 이하가 보다 바람직하며, 108 이상, 1010 이하가 더욱 바람직하다. on-off 비가 106 이상이면, 액정 디스플레이를 구동시킬 수 있다. on-off 비가 1012 이하이면, 콘트라스트가 큰 유기 EL 소자를 구동시킬 수 있다. 또, on-off 비가 1012 이하이면, 오프 전류를 10-12 A 이하로 할 수 있고, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용했을 경우, 화상의 유지 시간을 길게 하거나 감도를 향상시키거나 할 수 있다.
on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류치로 하고, Vg = 20 V 의 Id 의 값을 On 전류치로 하여, 비 [On 전류치/Off 전류치] 를 결정함으로써 구할 수 있다.
Off 전류치는, 10-10 A 이하가 바람직하고, 10-11 A 이하가 보다 바람직하며, 10-12 A 이하가 더욱 바람직하다. Off 전류치가 10-10 A 이하이면, 콘트라스트가 큰 유기 EL 을 구동시킬 수 있다. 또, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용했을 경우, 화상의 유지 시간을 길게 하거나 감도를 향상시키거나 할 수 있다.
＜양자 터널 전계 효과 트랜지스터＞
본 실시형태에 관련된 결정 산화물 박막은, 양자 터널 전계 효과 트랜지스터 (FET) 에 사용할 수도 있다.
도 5 에, 본 실시형태에 관련된 양자 터널 전계 효과 트랜지스터 (FET) 의 모식도 (종단면도) 를 나타낸다.
양자 터널 전계 효과 트랜지스터 (501) 는, p 형 반도체층 (503), n 형 반도체층 (507), 게이트 절연막 (509), 게이트 전극 (511), 소스 전극 (513), 및 드레인 전극 (515) 를 구비한다.
p 형 반도체층 (503), n 형 반도체층 (507), 게이트 절연막 (509), 및 게이트 전극 (511) 은, 이 순서로 적층되어 있다.
소스 전극 (513) 은, p 형 반도체층 (503) 상에 형성된다. 드레인 전극 (515) 은 n 형 반도체층 (507) 상에 형성된다.
p 형 반도체층 (503) 은, p 형의 Ⅳ 족 반도체층이고, 여기에서는 p 형 실리콘층이다.
n 형 반도체층 (507) 은, 여기에서는 본 실시형태에 관련된 이미지 센서에 사용한, n 형의 산화물 박막이다. 소스 전극 (513) 및 드레인 전극 (515) 은 도전막이다.
도 5 에서는 도시하고 있지 않지만, p 형 반도체층 (503) 상에는 절연층이 형성되어도 된다. 이 경우, p 형 반도체층 (503) 과 n 형 반도체층 (507) 은, 절연층을 부분적으로 개구한 영역인 콘택트 홀을 개재하여 접속되어 있다. 도 5 에서는 도시하고 있지 않지만, 양자 터널 전계 효과 트랜지스터 (501) 는, 그 상면을 덮는 층간 절연막을 구비해도 된다.
양자 터널 전계 효과 트랜지스터 (501) 는, p 형 반도체층 (503) 과 n 형 반도체층 (507) 에 의해서 형성된 에너지 장벽을 터널링하는 전류를, 게이트 전극 (511) 의 전압에 의해서 제어하는, 전류의 스위칭을 행하는 양자 터널 전계 효과 트랜지스터 (FET) 이다. 이 구조에서는, n 형 반도체층 (507) 을 구성하는 산화물 반도체의 밴드 갭이 커져, 오프 전류를 작게 할 수 있다.
도 6 에, 다른 양태에 관련된 양자 터널 전계 효과 트랜지스터 (501A) 의 모식도 (종단면도) 를 나타낸다.
양자 터널 전계 효과 트랜지스터 (501A) 의 구성은, 양자 터널 전계 효과 트랜지스터 (501) 와 동일하지만, p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화 실리콘층 (505) 이 형성되어 있는 점이 상이하다. 산화 실리콘층이 있음으로써, 오프 전류를 작게 할 수 있다.
산화 실리콘층 (505) 의 두께는, 10 ㎚ 이하인 것이 바람직하다. 10 ㎚ 이하로 함으로써, 터널 전류가 흐르지 않거나, 형성되는 에너지 장벽이 형성되기 어렵거나, 장벽 높이가 변화되거나 하는 것을 방지할 수 있고, 터널링 전류가 저하되거나, 변화되거나 하는 것을 방지할 수 있다. 바람직하게는, 8 ㎚ 이하, 보다 바람직하게는 5 ㎚ 이하, 더욱 바람직하게는 3 ㎚ 이하, 보다 더 바람직하게는 1 ㎚ 이하이다.
도 7 에 p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화 실리콘층 (505) 이 형성된 부분의 TEM 사진을 나타낸다.
양자 터널 전계 효과 트랜지스터 (501) 및 (501A) 도, n 형 반도체층 (507) 은 n 형 산화물 반도체이다.
n 형 반도체층 (507) 을 구성하는 산화물 반도체는 비정질이어도 된다. 비정질임으로써, 옥살산 등의 유기산으로 에칭할 수 있게 되고, 다른 층과의 에칭 속도의 차이가 커지며, 배선 등의 금속층에 대한 영향도 없어, 양호하게 에칭할 수 있다.
n 형 반도체층 (507) 을 구성하는 산화물 반도체는 결정이어도 된다. n 형 반도체층 (507) 을 구성하는 산화물 반도체가 결정임으로써, 비정질의 경우보다 밴드 갭이 커져, 오프 전류를 작게 할 수 있다. 일 함수도 크게 할 수 있는 점에서, p 형의 Ⅳ 족 반도체 재료와 n 형 반도체층 (507) 에 의해서 형성되는 에너지 장벽을 터널링하는 전류를 제어하기 쉬워진다.
양자 터널 전계 효과 트랜지스터 (501) 의 제조 방법은, 특별히 한정 하지 않지만, 아래의 방법을 예시할 수 있다.
먼저, 도 8a 에 나타내는 바와 같이, p 형 반도체층 (503) 상에 절연막 (505A) 을 형성하고, 절연막 (505A) 의 일부를 에칭 등으로 개구하여 콘택트 홀 (505B) 을 형성한다.
다음으로, 도 8b 에 나타내는 바와 같이, p 형 반도체층 (503) 및 절연막 (505A) 상에 n 형 반도체층 (507) 을 형성한다. 이 때, 콘택트 홀 (505B) 을 개재하여 p 형 반도체층 (503) 과 n 형 반도체층 (507) 을 접속한다.
다음으로, 도 8c 에 나타내는 바와 같이, n 형 반도체층 (507) 상에, 게이트 절연막 (509) 및 게이트 전극 (511) 을 이 순서로 형성한다.
다음으로, 도 8d 에 나타내는 바와 같이, 절연막 (505A), n 형 반도체층 (507), 게이트 절연막 (509) 및 게이트 전극 (511) 을 덮도록, 층간 절연막 (519) 을 형성한다.
다음으로, 도 8e 에 나타내는 바와 같이, p 형 반도체층 (503) 상의 절연막 (505A) 및 층간 절연막 (519) 의 일부를 개구하여 콘택트 홀 (519A) 을 형성하고, 콘택트 홀 (519A) 에 소스 전극 (513) 을 형성한다.
또한, 도 8e 에 나타내는 바와 같이, n 형 반도체층 (507) 상의 게이트 절연막 (509) 및 층간 절연막 (519) 의 일부를 개구하여 콘택트 홀 (519B) 을 형성하고, 콘택트 홀 (519B) 에 드레인 전극 (515) 을 형성한다.
이상의 순서로, 양자 터널 전계 효과 트랜지스터 (501) 를 제조할 수 있다.
또한, p 형 반도체층 (503) 상에 n 형 반도체층 (507) 을 형성한 후에, 150 ℃ 이상, 600 ℃ 이하의 온도에서 열처리를 행함으로써, p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화 실리콘층 (505) 을 형성할 수 있다. 이 공정을 추가함으로써, 양자 터널 전계 효과 트랜지스터 (501A) 를 제조할 수 있다.
본 실시형태에 관련된 TFT 는, 태양 전지, 액정 소자, 유기 일렉트로 루미네선스 소자, 무기 일렉트로 루미네선스 소자 등의 표시 소자나 파워 반도체 소자, 터치 패널 등의 전자 기기에 바람직하게 사용할 수 있다.
본 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 및 차동 증폭 회로 등의 각종 집적 회로에도 적용할 수 있고, 그것들을 전자 기기 등에 적용할 수 있다. 또한, 본 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터 이외에도 정전 유기형 트랜지스터, 및 쇼트키 장벽형 트랜지스터에도 적응할 수 있다.
본 실시형태에 관련된 박막 트랜지스터는, 휴대용 또는 차재용 표시 장치 등의 표시 장치 및 고체 촬상 소자 등에 바람직하게 사용할 수 있다. 또한, 본 실시형태에 관련된 박막 트랜지스터는, 의료 용도의 X 선 이미지 센서용 플랫 패널 디텍터용 트랜지스터로서도 바람직하게 사용할 수 있다.
또, 본 실시형태에 관련된 결정 산화물 박막은, 쇼트키 베리어 다이오드, 저항 변화형 메모리, 및 저항 소자에도 적응할 수 있다.
이하, 본 실시형태에 관련된 박막 트랜지스터를 표시 장치 및 고체 촬상 소자에 사용하는 경우에 대해서 설명한다.
먼저, 본 실시형태에 관련된 박막 트랜지스터를 표시 장치에 사용하는 경우에 대해서, 도 9 를 참조하여 설명한다.
도 9a 는, 본 실시형태에 관련된 표시 장치의 상면도이다. 도 9b 는, 본 실시형태에 관련된 표시 장치의 화소부에, 액정 소자를 적용하는 경우의 화소부의 회로를 설명하기 위한 회로도이다. 또, 도 9c 는, 본 실시형태에 관련된 표시 장치의 화소부에, 유기 EL 소자를 적용하는 경우의 화소부의 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는, 본 실시형태에 관련된 박막 트랜지스터를 사용할 수 있다. 본 실시형태에 관련된 박막 트랜지스터는 n 채널형으로 하는 것이 용이하기 때문에, n 채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 상에 형성한다. 화소부나 구동 회로에 본 실시형태에 나타내는 박막 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 상면도의 일례를 도 9a 에 나타낸다. 표시 장치의 기판 (300) 상에는, 화소부 (301), 제 1 주사선 구동 회로 (302), 제 2 주사선 구동 회로 (303), 신호선 구동 회로 (304) 가 형성된다. 화소부 (301) 에는, 복수의 신호선이 신호선 구동 회로 (304) 로부터 연신되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로 (302), 및 제 2 주사선 구동 회로 (303) 로부터 연신되어 배치된다. 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스상으로 형성된다. 표시 장치의 기판 (300) 은, FPC (Flexible Printed Circuit) 등의 접속부를 개재하여, 타이밍 제어 회로 (컨트롤러, 제어 IC 라고도 한다) 에 접속된다.
도 9a 에서는, 제 1 주사선 구동 회로 (302), 제 2 주사선 구동 회로 (303), 신호선 구동 회로 (304) 는, 화소부 (301) 와 동일한 기판 (300) 상에 형성된다. 그 때문에, 외부에 형성하는 구동 회로 등의 부품수가 줄어들기 때문에, 비용의 저감을 도모할 수 있다. 또, 기판 (300) 외부에 구동 회로를 형성했을 경우, 배선을 연신시킬 필요가 생겨 배선 간의 접속수가 증가한다. 동일한 기판 (300) 상에 구동 회로를 형성했을 경우, 그 배선 간의 접속수를 줄일 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또, 화소의 회로 구성의 일례를 도 9b 에 나타낸다. 여기에서는, VA 형 액정 표시 장치의 화소부에 적용할 수 있는 화소부의 회로를 나타낸다.
이 화소부의 회로는, 1 개의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 상이한 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동시킬 수 있도록 구성되어 있다. 이로써, 멀티 도메인 설계된 화소의 개개의 화소 전극에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터 (316) 의 게이트 배선 (312) 과, 트랜지스터 (317) 의 게이트 배선 (313) 에는, 상이한 게이트 신호가 부여되도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극 (314) 은, 트랜지스터 (316) 와 트랜지스터 (317) 에서 공통으로 사용된다. 트랜지스터 (316) 와 트랜지스터 (317) 는, 본 실시형태에 관련된 트랜지스터를 사용할 수 있다. 이로써, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터 (316) 에는 제 1 화소 전극이 전기적으로 접속되고, 트랜지스터 (317) 에는 제 2 화소 전극이 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 분리되어 있다. 제 1 화소 전극과 제 2 화소 전극의 형상은 특별히 한정되지 않는다. 예를 들어, 제 1 화소 전극은 V 자상으로 하면 된다.
트랜지스터 (316) 의 게이트 전극은 게이트 배선 (312) 과 접속되고, 트랜지스터 (317) 의 게이트 전극은 게이트 배선 (313) 과 접속되어 있다. 게이트 배선 (312) 과 게이트 배선 (313) 에 상이한 게이트 신호를 부여하고, 트랜지스터 (316) 와 트랜지스터 (317) 의 동작 타이밍을 상이하게 하여, 액정의 배향을 제어할 수 있다.
또, 용량 배선 (310) 과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로, 유지 용량을 형성해도 된다.
멀티 도메인 구조는, 1 화소에 제 1 액정 소자 (318) 와 제 2 액정 소자 (319) 를 구비한다. 제 1 액정 소자 (318) 는 제 1 화소 전극과 대향 전극과 그 사이의 액정층으로 구성되고, 제 2 액정 소자 (319) 는 제 2 화소 전극과 대향 전극과 그 사이의 액정층으로 구성된다.
화소부는, 도 9b 에 나타내는 구성에 한정되지 않는다. 도 9b 에 나타내는 화소부에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로를 추가해도 된다.
화소의 회로 구성 외의 일례를 도 9c 에 나타낸다. 여기에서는, 유기 EL 소자를 사용한 표시 장치의 화소부의 구조를 나타낸다.
도 9c 는, 적용 가능한 화소부 (320) 의 회로의 일례를 나타내는 도면이다. 여기에서는 n 채널형의 트랜지스터를 1 개의 화소에 2 개 사용하는 예를 나타낸다. 본 실시형태에 관련된 결정 산화물 박막은, n 채널형의 트랜지스터의 채널 형성 영역에 사용할 수 있다. 당해 화소부의 회로는, 디지털 시간 계조 구동을 적용할 수 있다.
스위칭용 트랜지스터 (321) 및 구동용 트랜지스터 (322) 는, 본 실시형태에 관련된 박막 트랜지스터를 사용할 수 있다. 이로써, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
화소부의 회로의 구성은, 도 9c 에 나타내는 구성에 한정되지 않는다. 도 9c 에 나타내는 화소부의 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로를 추가해도 된다.
또, 본 실시형태에 관련된 박막 트랜지스터를 사용한 표시 장치에 있어서는, Si 계 트랜지스터와 본 실시형태의 결정 산화물 트랜지스터의 양방을 탑재해도 된다.
이상이 본 실시형태에 관련된 박막 트랜지스터를 표시 장치에 사용하는 경우의 설명이다.
다음으로, 본 실시형태에 관련된 박막 트랜지스터를 고체 촬상 소자에 사용하는 경우에 대해서, 도 10 을 참조하여 설명한다.
CMOS (Complementary Metal Oxide Semiconductor) 이미지 센서는, 신호 전하 축적부에 전위를 유지하고, 그 전위를, 증폭 트랜지스터를 개재하여 수직 출력선에 출력하는 고체 촬상 소자이다. CMOS 이미지 센서에 포함되는 리셋 트랜지스터, 및/또는 전송 트랜지스터에 리크 전류가 있으면, 그 리크 전류에 의해서 충전 또는 방전이 일어나, 신호 전하 축적부의 전위가 변화된다. 신호 전하 축적부의 전위가 변화되면, 증폭 트랜지스터의 전위도 바뀌어 버리고, 본래의 전위로부터 벗어난 값이 되어, 촬상된 영상이 열화되어 버린다.
본 발명의 일 양태에 관련된 박막 트랜지스터를 CMOS 이미지 센서의 리셋 트랜지스터, 및 전송 트랜지스터에 적용한 경우의 동작의 효과를 설명한다. 증폭 트랜지스터는, 박막 트랜지스터 및 벌크 트랜지스터의 어느 쪽을 적용해도 된다.
도 10 은, CMOS 이미지 센서의 화소 구성의 일례를 나타내는 도면이다. 화소는 광전 변환 소자인 포토 다이오드 (3002), 전송 트랜지스터 (3004), 리셋 트랜지스터 (3006), 증폭 트랜지스터 (3008) 및 각종 배선으로 구성되어 있고, 매트릭스상으로 복수가 배치되어 센서를 구성한다. 증폭 트랜지스터 (3008) 와 전기적으로 접속되는 선택 트랜지스터를 설치해도 된다. 트랜지스터 기호에 적힌「OS」는 산화물 반도체 (Oxide Semiconductor) 를,「Si」는 실리콘을 나타내고 있어, 각각의 트랜지스터에 적용하면 바람직한 재료를 나타낸다. 이후의 도면에 대해서도 동일하다.
포토 다이오드 (3002) 는, 전송 트랜지스터 (3004) 의 소스측에 접속되어 있고, 전송 트랜지스터 (3004) 의 드레인측에는 신호 전하 축적부 (3010) (FD : 플로팅 디퓨전이라고도 한다) 가 형성된다. 신호 전하 축적부 (3010) 에는 리셋 트랜지스터 (3006) 의 소스, 및 증폭 트랜지스터 (3008) 의 게이트가 접속되어 있다. 다른 구성으로서, 리셋 전원선 (3110) 을 삭제할 수도 있다. 예를 들어, 리셋 트랜지스터 (3006) 의 드레인을 리셋 전원선 (3110) 이 아니고, 전원선 (3100) 또는 수직 출력선 (3120) 에 연결하는 방법이 있다.
또한, 또, 포토 다이오드 (3002) 에 본 발명의 산화물 반도체막을 사용해도 되고, 전송 트랜지스터 (3004), 리셋 트랜지스터 (3006) 에 사용되는 산화물 반도체막과 동일한 재료를 사용해도 된다.
이상이, 본 실시형태에 관련된 박막 트랜지스터를 고체 촬상 소자에 사용하는 경우의 설명이다.
[실시예]
이하, 실시예에 기초하여 본 발명을 구체적으로 설명한다. 본 발명은 실시예에 한정되지 않는다.
＜소형 TFT 의 제조＞
(실시예 1)
아래의 공정에 의해서 박막 트랜지스터를 제조하였다.
(1) 산화물 반도체층의 성막
표 1 에 나타내는 주입 조성 비율의 원료 혼합물에서 얻어진 스퍼터링 타깃을 사용하였다. 산화물 스퍼터링 타깃에 있어서의 금속 조성 비율 (단위 : at％) 을 표 1 에 나타낸다.
이 산화물 스퍼터링 타깃을 사용하여, 두께 100 ㎚ 의 열산화막 (게이트 절연막) 이 형성된 실리콘 웨이퍼 (게이트 전극) 상에, 스퍼터링에 의해서 두께 50 ㎚ 의 산화물 반도체 박막 (산화물 반도체층) 을 형성하였다. 성막 조건은, 표 1 에 나타내는 바와 같다. 스퍼터 가스로서, 고순도 아르곤 및 고순도 산소의 혼합 가스 (불순물 가스 농도 : 0.01 체적％) 를 사용하였다.
(2) 반도체 패터닝
다음으로, 성막된 산화물 반도체층을, 포토리소그래피에 의해서 도상으로 패터닝하였다.
먼저, 산화물 반도체층에 포토레지스트의 막을 형성하였다. 포토레지스트로서, AZ1500 (AZ 일렉트로닉스 머티어리얼즈사 제조) 을 사용하였다. 14 ㎛ × 4 ㎛ 사이즈로 패턴이 형성된 포토 마스크를 개재하여 노광하였다. 노광 후, 테트라메틸암모늄하이드록사이드 (TMAH) 로 현상을 행하였다. 현상 후, 옥살산에 의해서 산화물 반도체층을 에칭하였다. 에칭 후, 포토레지스트를 박리 하여, 패터닝된 산화물 박막 형성 기판을 얻었다. 얻어진 반도체 에어리어는, 에칭액이 돌아 들어감으로써 포토 마스크의 패턴보다 작아져, 표 1 및 도 11 에 나타낸 바와 같이, 12 ㎛ × 2.8 ㎛ 사이즈였다.
(3) 어닐
다음으로, 패터닝된 산화물 박막 형성 기판을 노에 넣고, 대기 중에서, 10 ℃/분으로 350 ℃ 까지 승온한 후, 1 시간 유지하였다. 노의 내부를 350 ℃ 에서 1 시간 유지한 후, 자연 방랭하고, 노의 내부 온도가 실온으로 돌아온 후, 산화물 박막 형성 기판을 노에서 꺼내었다.
(4) 에치 스토퍼 패터닝
계속해서, 어닐 후의 산화물 박막 형성 기판의 반도체 패터닝면에, 이미지 리버설 레지스트를 스핀 코트하였다. 이미지 리버설 레지스트로서, AZ5214 (AZ 일렉트로닉스 머티어리얼즈사 제조) 를 사용하였다. 스핀 코트 후, 6 ㎛ × 6 ㎛ 사이즈로 패턴이 형성된 포토 마스크를 사용하여 노광하였다. 이미지 리버설 레지스트 AZ5214 를 반전 베이크 공정 후에 전체 면을 노광하고, TMAH 로 현상하였다. 패터닝된 레지스트 형성 기판에 대해서, 스퍼터링에 의해서 막두께 100 ㎚ 의 SiO2 를 성막하였다. 스퍼터링 조건은 아래와 같다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 ㎩
분위기 가스 : Ar＋O2 (O2 유량 30 ％)
스퍼터 압력 (전체 압력) : 0.4 ㎩
투입 전압 : RF 100 W
S (기판)―T (타깃) 간 거리 : 70 ㎜
그 후, SiO2 를 성막한 기판을 아세톤 중에서 리프트 오프함으로써, SiO2 를 패터닝하였다.
(5) 게이트 절연막 콘택트 홀의 형성
또한, SiO2 를 패터닝한 산화물 박막 형성 기판에 대해서, 포토레지스트 AZ1500 (AZ 일렉트로닉스 머티어리얼즈사 제조) 을 사용하여, 포토 마스크를 개재하여 노광 후, 테트라메틸암모늄하이드록사이드 (TMAH) 로 현상하였다. 현상 후, 버퍼드 불소 (BHF) 에 의해서 열산화막 형성 Si (실리콘 웨이퍼) 를 에칭하고, 게이트 전극을 꺼내기 위한 콘택트 홀을 형성하였다. 콘택트 홀을 형성한 후, 대기 중에서, 400 ℃, 1 시간의 어닐을 실시하였다.
(6) 소스·드레인 전극 형성
계속해서, 이미지 리버설 레지스트 AZ5214 및 포토 마스크를 사용하여 소스·드레인 전극층을 리프트 오프 프로세스에서 패터닝하였다. 이미지 리버설 레지스트 AZ5214 를, 표 1 의 최종 소자 형상 (L 길이 : 6 ㎛, W 길이 : 2.8 ㎛, 소스 전극, 및 드레인 전극 각각의 Ls 길이 : 3 ㎛) 으로 패터닝할 수 있도록 형성된 포토 마스크를 개재하여 노광하고, 반전 베이크 공정 후에 전체 면을 노광하고, TMAH 로 현상하였다. 패터닝된 레지스트 형성 기판에 대해서, 두께 150 ㎚ 의 Ti 층을 아래의 스퍼터 조건으로 성막하였다.
기판 온도 : 25 ℃
도달 압력 : 8.5 × 10-5 ㎩
분위기 가스 : Ar
스퍼터 압력 (전체 압력) : 0.4 ㎩
투입 전압 : DC 100 W
S (기판)―T (타깃) 간 거리 : 70 ㎜
그 후, Ti 층을 성막한 기판을 아세톤 중에서 리프트 오프함으로써, 오믹 전극층을 패터닝하였다.
(7) 최종 어닐
마지막으로, 대기 중에서, 200 ℃, 1 시간의 어닐을 행하였다.
얻어진 소자 (소형 TFT) 의 최종 형상은, 표 1 과 같다.
(실시예 2 ∼ 3)
실시예 2 ∼ 3 에 관련된 소형 TFT 는, 스퍼터링 타깃의 주입 조성 비율 및 소형 TFT 제조 조건을 표 1 에 나타내는 바와 같이 변경한 것 이외에는, 실시예 1 과 동일하게 하여 제조하였다.
(비교예 1 ∼ 4)
비교예 1 ∼ 4 에 관련된 소형 TFT 는, 스퍼터링 타깃의 주입 조성 비율 및 소형 TFT 제조 조건을 표 1 에 나타내는 바와 같이 변경한 것 이외에는, 실시예 1 과 동일하게 하여 제조하였다.
(실시예 4 ∼ 8)
실시예 4 ∼ 8 에 관련된 소형 TFT 는, 스퍼터링 타깃의 주입 조성 비율 및 소형 TFT 제조 조건을 표 2 에 나타내는 바와 같이 변경한 것 이외에는, 실시예 1 과 동일하게 하여 제조하였다.
(비교예 5 ∼ 10)
비교예 5 ∼ 10 에 관련된 소형 TFT 는, 스퍼터링 타깃의 주입 조성 비율 및 소형 TFT 제조 조건을 표 2 및 표 3 에 나타내는 바와 같이 변경한 것 이외에는, 실시예 1 과 동일하게 하여 제조하였다.
Figure 112021107888425-pct00001
Figure 112021107888425-pct00002
Figure 112021107888425-pct00003
＜산화물 박막 및 소형 TFT 의 평가＞
실시예 1 ∼ 8 및 비교예 1 ∼ 10 에 관련된 소형 TFT 및 당해 소형 TFT 가 갖는 산화물 박막의 특성 등에 대해서 평가하였다.
평가 방법은 아래와 같고, 평가 결과는 표 4, 표 5 및 표 6 에 나타낸다.
(1) 반도체 패터닝 후의 상태
광학 현미경에 의해서 레지스트 박리 후의 반도체 패터닝 형상을 확인하였다.
레지스트 박리 후의 반도체 패턴을 현미경으로 관찰한 이미지를 도 11 에 나타낸다. 실시예 1 ∼ 3, 비교예 4 에 관련된 산화물 박막에 있어서는, 잔사가 없고, 원하는 패턴이 형성되어 있는 것을 확인하였다. 한편으로, 비교예 3 에 관련된 산화물 박막에 있어서는, 패터닝 잔차가 확인되었다.
(2) 소형 TFT 제조 후의 반도체막의 상태
(2-1) 단면 TEM 에 의한 산화물 박막 단면의 결정 상태의 측정 방법
TFT 소자 중의 산화물 박막의 단면의 결정 상태에 대해서는, 집속 이온 빔 장치 (FIB : Focused Ion Beam) 를 사용하여 당해 산화물 박막에 대해서 전처리를 행하고, 투과형 전자 현미경 (TEM : Transmission Electron Microscope) 에 의해서 당해 전처리 후의 산화물 박막의 단면을 관찰함으로써 측정하였다.
구체적으로는, 먼저, TFT 소자의 산화물 반도체 박막이 패터닝된 에어리어의 막 표면에 대해서 수직 방향으로, FIB (히타치 하이테크놀로지즈사 제조「FB2100형」) 장치를 사용하여 이온 빔을 조사하여, 사이즈 16 ㎛ × 4 ㎛ 의 시험편을 샘플링하였다. 그 후, 샘플링된 시험편에 대해서, 채널 길이 방향으로 소스 전극 또는 드레인 전극과 산화물 박막이 오버 랩되어 있는 영역의 단 (端) 으로부터 오버 랩되어 있지 않은 영역을 향하여 3 ㎛ 의 영역에 대해서 2 개 샘플을 추출하였다. 추출된 2 개의 샘플에 대해서, 채널 길이 및 막두께 방향에 대해서 수직인 채널 폭방향으로 박편의 두께가 대체로 100 ㎚ 정도로 될 때까지 Ar 이온 밀링을 행하고, 추출된 2 개의 샘플의 두께를 얇게 하였다. FIB 가공시의 이온 스퍼터 데미지에 의해서 결정립을 확인할 수 없는 경우에는, Ar 이온 밀링 (Gatan 사 제조「Model691」) 으로 이온 건 전압 4 keV 로 결정립을 확인할 수 있을 때까지 에칭을 반복 실시하였다.
단면 TEM 이미지는, 투과형 전자 현미경 (니혼 전자 제조「JEM-2800형」) 을 사용하여 가속 전압 200 ㎸ 로 하고, 관찰 배율 200,000 배 (약 4 ㎛ 사방의 에어리어), 관찰 배율 500,000 배 (약 800 ㎚ 사방의 에어리어), 관찰 배율 2,000,000 배 (약 200 ㎚ 사방의 에어리어), 및 관찰 배율 10,000,000 배 (약 40 ㎚ 사방의 에어리어) 에어리어의 관찰을 실시하였다.
(a) 박막 표면에 대한 평균 입계 각도 θ
산화물 박막의 단면을 관찰했을 때의 박막 표면에 대한 평균 입계 각도 θ 는, 단면 TEM 에 의해서 관찰되는 결정 입계와 박막 표면이 이루는 각을 해석함으로써 산출할 수 있다. 관찰 배율 200,000 배로 관측한 이미지 중에서, 채널 방향으로 1 ㎛, 산화물 막두께 50 ㎚ 사이즈로, 박막 트랜지스터 중의 L 길이 방향으로 관측점이 겹치지 않도록 임의의 3 개의 시야를 추출하여, 단면 TEM 이미지를 관측하였다. 얻어진 3 개의 시야의 단면 TEM 이미지에 대해서, 이미지 메트롤로지사 제조「SPIP, Version 4.3.2.0」을 사용하여 화상 해석을 행함으로써 박막 표면과 결정 입계가 이루는 각을 산출하였다. 상세한 것은 아래와 같다.
단면 TEM 화상에 대해서, 결정 입계에 컬러 코드 H0, S0, V10 의 라인을 긋는다. 그리고, 화상 해석 소프트 웨어를 사용하여 콘트라스트를 수치화하고, (최대 농도 - 최소 농도) × 1/4 의 높이를 임계치로서 설정하였다. 다음으로 임계치 이하의 콘트라스트를 나타내는 영역을 결정 입계로 정의하고, 각 박막 표면과 결정 입계가 이루는 각을 구하였다. 얻어진 각 박막 표면과 결정 입계가 이루는 각의 합계치를 입자수로 나누고, 다시 3 개의 시야에서 구한 각도의 평균치를 박막 표면에 대한 평균 입계 각도 θ 로 하였다.
이 결과, 실시예 1 ∼ 8, 비교예 1, 2, 5 ∼ 7 에 대해서는 70°＜ θ ＜ 110°의 범위였다.
(b) 지지체에 대한 평균 입계 각도 θsub
박막 표면에 대한 평균 입계 각도 θ 와 동일한 단면 TEM 이미지와 해석 방법에 의해서 결정 입계를 추출하고, 지지체에 대해서 이루는 각을 구하였다. 얻어진 각 지지체 표면과 결정 입계가 이루는 각의 합계치를 입자수로 나누고, 다시 3 개의 시야에서 구한 각도의 평균치를 지지체 표면에 대한 평균 입계 각도 θsub 로 하였다.
이 결과, 실시예 1 ∼ 8, 비교예 1, 2, 5 ∼ 7 에 대해서는 70°＜ θsub ＜ 110°의 범위였다.
(c) 결정 입계의 평균 간격 D2
산화물 박막의 단면을 관찰했을 때의 평균 간격 D2 는, 단면 TEM 에 의해서 관찰되는 결정 입자의 간격을 해석함으로써 산출할 수 있다. 관찰 배율 200,000 배로 관측한 이미지 중에서, 채널 방향으로 1 ㎛, 산화물 막두께 50 ㎚ 의 사이즈로 박막 트랜지스터 중의 L 길이 방향으로 관측점이 겹치지 않도록 임의의 3 개의 시야를 추출하여, 단면 TEM 이미지를 관측하였다. 얻어진 3 개의 시야의 단면 TEM 이미지에 대해서, 이미지 메트롤로지사 제조「SPIP, Version 4.3.2.0」을 사용하여 화상 해석을 행함으로써 결정 입계의 평균 간격 D2 를 산출하였다. 상세한 것은 아래와 같다.
단면 TEM 화상에 대해서, 결정 입계에 컬러 코드 H0, S0, V10 의 라인을 긋는다. 그리고, 화상 해석 소프트 웨어를 사용하여 콘트라스트를 수치화하고, (최대 농도 - 최소 농도) × 1/4 의 높이를 임계치로서 설정하였다. 다음으로 임계치 이하의 콘트라스트를 나타내는 영역을 결정 입계로 정의하고, 각 결정 입계와 최근접 입자의 간격을 구하여 결정 입계의 간격으로 하였다. 얻어진 각 결정 입계의 간격의 합계치를, 간격을 측정한 지점의 수로 나눈 것을 결정 입계의 평균 간격으로 하고, 3 개의 시야 각각에서 얻어진 결정 입계의 평균 간격의 평균치를 D2 로서 구하였다.
이 결과, 실시예 1 ∼ 3, 7, 8 에 있어서는 D2 ＜ 0.40 ㎛, 비교예 1, 2, 5 ∼ 7 에 있어서는 0.40 ㎛ ＜ D2 였다.
(d) 전자선 회절에 의한 아모르퍼스·결정의 판정 방법
아모르퍼스·결정의 판정 방법은, 단면 TEM 이미지의 관찰에 의해서 얻은 샘플에 대해서, 전자선 회절 패턴을 관찰함으로써 판단하였다.
구체적으로는, 전자 현미경 (니혼 전자 제조「JEM-2800형」) 을 사용하여, 단면 TEM 이미지에서 관찰한 산화물 박막 에어리어에, 제한 시야 조리개에 의해서 조사 에어리어 약 100 ㎚φ, 가속 전압 200 ㎸ 로 전자선을 조사하고, 카메라 길이는 2 m 로 설정하여 회절 패턴을 측정하였다. 단면 TEM 이미지 샘플 중의 L 길이 방향으로 관측점이 겹치지 않도록 추출한 임의의 3 개의 시야에 있어서, 명료한 회절 스폿이 얻어지지 않는 산화물 박막을「아모르퍼스」로 판단하였다. 한편으로, 대칭성을 갖는 회절점이 회절 패턴으로부터 관찰된 산화물 박막을「결정」으로 판단하였다.
이 결과, 실시예 1 ∼ 8, 비교예 1, 2, 3, 5 ∼ 7 의 산화물 박막을「결정」으로 판단하여, 비교예 4 의 산화물 박막을「아모르퍼스」로 판단하였다.
(2-2) 평면 TEM 에 의한 산화물 박막의 결정 상태의 측정 방법
TFT 소자 중의 산화물 박막의 막면에 대해서 수직 방향에서 바라 본 결정 상태에 대해서는, 집속 이온 빔 장치 (FIB : Focused Ion Beam) 를 사용하여 당해 산화물 박막의 막면에 대해서 전처리를 행하고, 투과형 전자 현미경 (TEM : Transmission Electron Microscope) 에 의해서 당해 전처리 후의 막면을 관찰하고 측정하였다.
구체적으로는, 먼저 TFT 소자의 산화물 반도체 박막이 패터닝된 에어리어의 막 표면에 대해서 병행 방향으로, FIB (주식회사 히타치 하이테크놀로지즈사 제조「FB2100형」) 장치를 사용하여 이온 빔을 조사하여, 사이즈 12 ㎛ × 4 ㎛ 의 시험편을 샘플링하였다. 그 후, 샘플링된 시험편에 대해서, 소스 전극 또는 드레인 전극과 산화물 박막이 오버 랩되어 있는 영역의 단으로부터 오버 랩되어 있지 않은 영역을 향하여 채널 방향으로 2 ㎛□ (2 ㎛ × 2 ㎛ 의 사이즈) 의 범위 (샘플) 를 3 곳 추출하고, 추출된 3 곳의 범위에 대해서, 박편의 두께가 대체로 100 ㎚ 정도로 될 때까지 갈륨 이온 빔을 조사하여, 샘플 (추출한 3 곳의 범위) 의 두께를 얇게 하였다. 평면 TEM 이미지는, 투과형 전자 현미경 (니혼 전자 주식회사 제조「JEM-2800형」) 을 사용하여 가속 전압 200 ㎸ 로 하고, 각각 결정립을 5 개 이상 관측할 수 있을 때까지 배율을 올려 관찰을 실시하였다.
(e) 평균 결정 입경 D1
산화물 박막의 막두께 방향에서 관찰했을 때의 평균 결정 입경 D1 은, 3 개의 샘플에 대해서 배율 200,000 배로 확대하여 관찰한 평면 TEM 에 의해서 관찰되는 결정 입자의 직경을 해석함으로써 산출할 수 있다. 평면 TEM 이미지를 이미지 메트롤로지사 제조「SPIP, Version 4.3.2.0」을 사용하여 화상 해석을 행함으로써 평균 결정 입경 D1 을 산출하였다.
평면 TEM 화상에 대해서, 결정 입계에 컬러 코드 H0, S0, V10 의 라인을 그었다. 그리고 화상 해석 소프트 웨어를 사용하여 콘트라스트를 수치화하고, (최대 농도 - 최소 농도) × 1/4 의 높이를 임계치로서 설정하였다. 다음으로 임계치 이상의 콘트라스트를 나타내는 영역을 결정 입자로 정의하고, 각 입자의 면적을 구하였다. 얻어진 각 입자의 면적의 합계치를 구하고, 얻어진 면적을 측정한 입자의 수로 나누어 평균 입자 면적 S1 을 얻었다. 또한, 결정 입자를 원으로 가정하여, 평균 입자 면적 S1 및 식 (A) 에 의해서 직경을 구하고, 이 직경을 결정 입자의 평균 결정 입경으로 하였다. 3 개의 샘플에 있어서의 평균 결정 입경의 평균치를 산출하고, 최종적인 평균 결정 입경 D1 로 하였다.
Figure 112021107888425-pct00004
이 결과, 실시예 1 ∼ 8 에 있어서는 D1 ＜ 0.50 ㎛, 비교예 1, 2, 5 ∼ 10 에 있어서는 0.50 ㎛ ＜ D1, 비교예 3 에 있어서는 D1 ＜ 0.05 ㎛ 였다.
(f) 금속 원소의 편석 (평면 TEM―EDS 에 의한 산화물 박막의 금속 원소의 편석의 측정 방법)
산화물 박막의 금속 분산 상태 (금속 원소의 편석) 는, 평면 TEM 관찰에 의해서 얻은 샘플의 3 개의 시야를, 투과형 전자 현미경 (TEM : Transmission Electron Microscope)/에너지 분산형 X 선 분광법 (EDS : Energy Dispersive X-ray Spectroscopy) 으로 관찰함으로써 측정하였다.
구체적으로는, 전자 현미경 (니혼 전자 제조「JEM-2800형」) 을 사용하여, 평면 TEM 이미지를 관찰한 산화물 박막 에어리어 중, 결정 입자를 5 개 이상 포함하는 관측 범위에 가속 전압 200 ㎸ 로 전자선을 조사하고, 각 원소의 EDS 매핑 측정을 실시하였다. 이 결과, 각 원소의 매핑에 있어서 결정 입자 사이에 금속 원소의 편중이 관찰되지 않은 경우를「편석 없음」으로 판단하고, 매핑에 결정 입자마다 편중이 관찰된 경우를「편석 있음」으로 판단하였다.
금속의 편중 유무에 대해서는, 각 샘플, 각 원소의 평면 TEM-EDS 매핑을 이미지 메트롤로지사 제조「SPIP, Version 4.3.2.0」을 사용하여 화상 해석을 행함으로써 수치화하고 판단하였다. 구체적으로는, 먼저, 각 매핑 이미지의 콘트라스트를 수치화하여, 265 픽셀 × 265 픽셀로 나타낸다. 다음으로, 시야 전체에 대해서 1 픽셀당 평균 농도 Iave 를 구한다. 계속해서, 평면 TEM 이미지와 평면 TEM-EDS 매핑을 비교하여, 각 시야로부터 5 개 이상의 결정 입자에 대해서, 결정 입자 내에서, 각 평균 결정 입경 D1 의 1/2 의 사이즈 사방의 에어리어를 선정한다. 선정된 에어리어의 평균 농도 Igrain 을 구한다. 이와 같은 화상 해석에 의해서 얻어진 평균 농도 Iave 와 에어리어 평균 농도 Igrain 에 대해서, Iave ＜ Igrain 의 관계를 만족하는 에어리어가 1 시야당 2 에어리어 이상 있었을 경우를「편석 있음」으로 판단하고, 2 에어리어 미만인 경우를「편석 없음」으로 판단하였다.
이로써 실시예 1 ∼ 실시예 3, 및 비교예 1 에서는 편석이 확인되지 않았다. 한편, 비교예 2 에 대해서는 In 의 EDS 매핑의 해석에 의해서 금속의 편석 있음으로 판단하고, 비교예 3 에 대해서는 Ga 의 EDS 매핑의 해석에 의해서 금속의 편석 있음으로 판단하였다.
(2-3) 금속 조성 비율
얻어진 샘플의 산화물 박막에 대해서, 유도 결합 플라즈마 발광 분석 장치 (ICP-AES, 주식회사 시마즈 제작소 제조) 로 분석하였다.
(2-4) 전자선 회절에 의한 결정 구조의 동정
단면 TEM 이미지의 관찰에 의해서 얻은 샘플의 전자선 회절 패턴을 관찰함으로써 산화물 박막의 결정 구조가 빅스비아이트 구조인지의 여부를 평가하였다. 평가 결과를 표 4, 표 5 및 표 6 에 나타낸다.
구체적으로는, 전자 현미경 (니혼 전자 제조「JEM-2800형」) 을 사용하여, 단면 TEM 이미지에서 관찰한 산화물 박막 에어리어에, 제한 시야 조리개에 의해서 조사 에어리어 약 100 ㎚φ, 가속 전압 200 ㎸ 로 전자선을 조사하고, 카메라 길이는 2 m 로 설정하여 회절 패턴을 측정하였다.
또한 결정 구조 동정을 위해서, 전자선 회절 시뮬레이션 소프트 웨어 ReciPro (프리 소프트 웨어 ver 4.641 (2019/03/04)) 를 사용하여 In2O3 의 빅스비아이트 구조의 전자선 회절 패턴의 시뮬레이션을 실시하였다. 시뮬레이션에 있어서는, 빅스비아이트 구조의 결정 구조 데이터는 ICSD (Inorganic Crystal Structure Database : 화학 정보 협회) 의 14388 을 사용하고, 공간군 : Ia-3, 격자 정수 : a = 10.17700Å, 원자 좌표 In 사이트 (0.250, 0.250, 0.250), In 사이트 (0.466, 0.000, 0.250), O 사이트 (0.391, 0.156, 0.380) 를 사용하였다.
그리고 카메라 길이 2 ㎜ 로 하고, 11 종류의 역격자 벡터 (100), (111), (110), (211), (311), (221), (331), (210), (310), (321), 및 (230) 을 입사 전자선 방향으로 하여 시뮬레이션을 실시하였다.
산화물 박막의 전자선 회절 패턴과, 얻어진 시뮬레이션 패턴에 대해서 회절 스폿의 결과를 비교하여, 11 종류의 시뮬레이션 패턴 중 어느 것과 일치했을 경우, 산화물 박막 중에 빅스비아이트 구조인 결정립이 포함되어 있다고 판단하였다.
이 결과, 실시예 1 ∼ 8, 비교예 1 ∼ 3, 5 ∼ 7 에 있어서는 소자 내의 산화물막의 결정 구조가「빅스비아이트」구조라고 판단하였다.
(3) 소형 TFT 특성
소형 TFT 특성은, 표 1, 표 2 및 표 3 의 최종 형상대로 얻어진 소형 TFT 소자에 대해서 반도체 파라미터 애널라이저 (애질런트 주식회사 제조「B1500」) 를 사용하여, 실온, 차광 환경 하 (실드 박스 내) 에서 측정하였다. 또한, 드레인 전압 (Vd) 은, 0.1 V, 10 V 또는 20 V 에서 인가하였다. 각 Vd 인가에 대해서, 게이트 전압 (Vg) 을 -5 V 에서 20 V 까지 0.2 V 스텝으로 전류치 Id 를 측정함으로써 Id-Vg 특성을 얻었다.
실시예 1 ∼ 8, 비교예 1 ∼ 10 에 대해서 표 1, 표 2 또는 표 3 에 나타내는 제조 조건으로 소형 TFT 를 제조하고, 표 4, 표 5 및 표 6 에 나타내는 반도체막의 상태로 된 소형 TFT 소자에 대해서, Vd = 20 V 인가시의 Id-Vg 특성을 도 31a ∼ 35a, 37a 에 나타내고, Id-Vg 특성으로부터 포화 이동도 (μsat) 를 구한 결과를 Vg-μsat 특성으로서 도 31b ∼ 35b, 37b 에 나타낸다. 또한, 도 36 에 있어서는, 비교예 3 에 관련된 소형 TFT 에 관한 전달 특성 Id-Vg 그래프를 나타낸다.
또한, Id-Vg 특성으로부터 산출한 각종 파라미터 (Vg = 0 ∼ 20 V 에 있어서의 선형 이동도의 최대치, 트랩 제한 전도 영역 특성, S 값, Vth, 리크 전류) 를 표 4, 표 5 및 표 6 에 나타낸다. 또한, 각 파라미터의 산출 방법은, 다음에 기재한 것과 같다.
(3-1)
(a) Vd = 0.1 V, Vg = 0 ∼ 20 V 에 있어서의 선형 이동도의 최대치
Vd = 0.1 V 인가시의 선형 이동도의 최대치는, Id-Vg 특성의 그래프를 작성하여, 각 Vg 의 트랜스컨덕턴스 (Gm) 를 산출하고, 선형 영역의 식을 사용하여 선형 이동도 (μlin) 를 도출하였다. 구체적으로는, Gm 은, ∂(Id)/∂(Vg) 에 의해서 산출하였다. 그리고 선형 영역의 식 (b) 에 의해서 μlin 을 산출하였다.
μlin = (Gm·L)/(W·Ci·Vd) … (b)
또, 식 (b) 의 Ci 는, 게이트 절연막의 커패시턴스이고, 막두께 100 ㎚ 의 SiO2 의 비유전률 3.9, 진공의 유전율 8.85 × 10-14 [F/㎝] 에 기초하여 산출한 Ci = 3.45 × 10-8 [F/㎠] 의 값을 사용하였다. 식 (b) 중의 L 은, 채널 길이 (L 길이) 이고, W 는, 채널 폭 (W 길이) 이다.
또한, 각 Vg-μlin 의 그래프로부터, Vg = 0 ∼ 20 V 에 있어서의 μlin 의 최대치를 산출하였다.
이 결과, 실시예 1 ∼ 8, 비교예 7 의 Vd = 0.1 V, Vg = 0 ∼ 20 V 에 있어서의 선형 이동도의 최대치는 30 ㎠/(V·s) 이상이고, 비교예 1, 2, 4 ∼ 6, 8 ∼ 10 에 있어서는 30 ㎠/(V·s) 미만이었다.
(b) Vd = 10 V, Vg = 0 ∼ 10 V 에 있어서의 포화 이동도의 최대치
Vd = 10 V 인가시의 포화 이동도의 최대치는, Id-Vg 특성의 그래프를 작성하여, 각 Vg 의 트랜스컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식을 사용하여 포화 이동도 (μsat) 를 도출하였다. 구체적으로는, Gm 은, 하기 수학식 (c1) 에 의해서 산출하였다.
Figure 112021107888425-pct00005
그리고, 포화 영역의 하기 식 (c) 에 의해서 μsat 를 산출하였다.
μsat = (2·Gm·L)/(W·Ci) … (c)
식 (c) 중의 L 은, 채널 길이 (L 길이) 이고, W 는, 채널 폭 (W 길이) 이다.
또한, 각 Vg-μsat 의 그래프로부터, Vg = 0 ∼ 10 V 에 있어서의 μsat 의 최대치를 산출하였다.
(c) Vd = 20 V, Vg = 0 ∼ 20 V 에 있어서의 포화 이동도의 최대치
Vd = 20 V 인가시의 포화 이동도의 최대치는, Id-Vg 특성의 그래프를 작성하여, 각 Vg 의 트랜스컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식을 사용하여 포화 이동도 (μsat) 를 도출하였다. 구체적으로는, 상기 수학식 (c1) 에 의해서 산출하였다. 또한, 포화 영역의 상기 식 (c) 에 의해서 μsat 를 산출하였다. 그리고 각 Vg-μsat 의 그래프로부터, Vg = 0 ∼ 20 V 에 있어서의 μsat 의 최대치를 산출하였다.
이 결과, 실시예 1 ∼ 8, 비교예 7 의 Vd = 20 V, Vg = 0 ∼ 20 V 에 있어서의 포화 이동도의 최대치는 25 ㎠/(V·s) 이상, 비교예 1, 2, 4 ∼ 6, 8 ∼ 10 에 있어서는 25 ㎠/(V·s) 미만이었다.
(3-2) 트랩 제한 전도 영역 특성
트랩 제한 전도 영역 특성은, (3-1) 과 동일한 방법으로 구한 Vg-μlin (Vd = 0.1 V) 및 Vg-μsat (Vd = 10 V 또는 20 V) 의 그래프로부터 구하였다. 구체적으로는, Vg = 5 V 의 μlin, 또는 μsat 를 트랩 제한 전도 영역 특성으로 정의하고, Vd = 0.1 V 에서는 μlin, Vd = 10 V 또는 20 V 에 있어서는 μsat 의 값을 트랩 제한 전도 영역 특성으로 정의하였다.
이 결과, Vd = 0.1 V 에 있어서의 트랩 제한 전도 영역 특성은, 실시예 1 ∼ 8 은 16 ㎠/(V·s) 이상, 비교예 1, 2, 4 ∼ 10 에 있어서는 16 ㎠/(V·s) 미만이었다.
또한, Vd = 20 V 에 있어서의 트랩 제한 특성은, 실시예 1 ∼ 8 은 23 ㎠/(V·s) 이상, 비교예 1, 2 및 4 ∼ 10 에 있어서는 20 ㎠/(V·s) 미만이었다.
어느 Vd 에 있어서나 트랩 제한 전도 영역 특성은, 비교예 1, 2, 4 ∼ 10 보다 실시예 1 ∼ 8 쪽이 높고 양호하여, 소형 TFT 특성이 우수하였다.
(3-3) S 값 및 임계치 전압 (Vth)
각각의 Id-Vg 특성의 그래프로부터, S 값 및 임계치 전압 (Vth) 을 평가하였다. 구체적으로는, 전류치 Id = 10-11 ∼ 10-10 [A] 영역에 있어서, 하기 식 (d) 에 의해서 구해지는 값을 S 값으로서 산출하였다. 또한, 전류치 Id = 10-8 [A] 에 있어서의 Vg 의 값을 임계치 전압 (Vth) 으로서 산출하였다.
Figure 112021107888425-pct00006
이 결과, 실시예 1 ∼ 8, 비교예 1, 2, 4, 5 에 있어서는 S 값 0.5 [V/decade] 이하였다.
(3-4) 리크 전류
각각의 Id-Vg 특성의 그래프로부터, 리크 전류를 평가하였다. 리크 전류는, Vg = -5 V ∼ -2 V 의 범위에 대해서 Id 의 합계치를 구하고, 합계치를 측정 개수로 나눔으로써 얻은 평균치로서 도출하였다.
이 결과, 실시예 1 ∼ 8, 비교예 1, 2, 4 ∼ 6, 8 ∼ 10 에 있어서는, 리크 전류는 1.0 × 10-14 [A] 이하였다. 한편, 비교예 3, 및 비교예 7 에 있어서는, 리크 전류가 10-4 [A] 이상이고, 트랜지스터로서 온/오프가 확인되지 않았다.
Figure 112021107888425-pct00007
Figure 112021107888425-pct00008
Figure 112021107888425-pct00009
실시예 1 ∼ 8 에 관련된 결정 산화물 박막에 있어서는, 평균 결정 입경이 0.5 ㎛ 이하이고, 0.5 ㎛ 를 초과하는 평균 결정 입경의 비교예 1, 2, 5 ∼ 10 에 관련된 산화물 박막에 비해서, 드레인 전압 (Vd) 이 0.1 V, 10 V 및 20 V 에 있어서의 트랩 제한 전도 영역 특성이 우수하였다.
실시예 1 ∼ 8 에 관련된 결정 산화물 박막에 있어서는, Ln 원소로서 사마륨 원소를 사용한 예를 들었지만, 사마륨 이외의 원소에 대해서도 사마륨과 동일한 정도의 이온 반경이면, Ln 원소로서 사마륨 원소를 함유하는 결정 산화물 박막과 동일한 효과를 얻는 것으로 생각된다.
10 : 적층체
11 : 결정 산화물 박막
12 : 지지체
30 : 게이트 절연막
50 : 소스 전극
60 : 드레인 전극
100 : 박막 트랜지스터
100A : 박막 트랜지스터
511 : 게이트 전극
513 : 소스 전극
515 : 드레인 전극

Claims (16)

  1. In 원소, Ga 원소 및 Ln 원소를 함유하는 결정 산화물 박막으로서,
    In 원소가 주성분이고,
    Ln 원소는, Sm 원소이며,
    평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하인, 결정 산화물 박막.
  2. 제 1 항에 있어서,
    상기 결정 산화물 박막의 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가, 70°이상, 110°이하인 결정 산화물 박막.
  3. 제 1 항에 있어서,
    상기 결정 산화물 박막의 박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, 결정 산화물 박막.
  4. 제 1 항에 있어서,
    상기 결정 산화물 박막의 평면 TEM-EDS 해석에 있어서, 상기 결정 산화물 박막을 구성하는 금속 원소가, 박막 중의 결정 입계에 편석되어 있지 않은, 결정 산화물 박막.
  5. 제 1 항에 있어서,
    하기 (1), (2) 및 (3) 으로 나타내는 원자 조성비의 범위를 만족하는, 결정 산화물 박막.
    0.85 ＜ In/(In＋Ga＋Ln) ≤ 0.98 … (1)
    0.01 ≤ Ga/(In＋Ga＋Ln) ＜ 0.11 … (2)
    0.01 ≤ Ln/(In＋Ga＋Ln) ＜ 0.04 … (3)
  6. 제 1 항에 있어서,
    상기 결정 산화물 박막의 전자선 회절에 있어서, 빅스비아이트 구조인 결정립을 함유하는, 결정 산화물 박막.
  7. 제 1 항에 기재된 결정 산화물 박막과, 상기 결정 산화물 박막을 지지하는 지지체를 갖고,
    상기 지지체의 표면과, 상기 결정 산화물 박막 중의 결정 입계가 이루는 평균 입계 각도 θsub 가 70°이상, 110°이하이며,
    박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, 적층체.
  8. 전극과, 결정 산화물 박막을 갖는 박막 트랜지스터로서,
    상기 결정 산화물 박막은, In 원소, Ga 원소 및 Ln 원소를 함유하고,
    In 원소가 주성분이며,
    Ln 원소는, Sm 원소이고,
    상기 결정 산화물 박막에 있어서의 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하이고,
    상기 박막 트랜지스터의 단면 TEM 관찰에 있어서, 상기 전극과 상기 결정 산화물 박막의 접촉 영역 길이 Ls 및 상기 결정 산화물 박막 중의 결정 입계끼리의 평균 간격 D2 가 식 (4) 및 식 (5) 의 관계를 만족하는, 박막 트랜지스터.
    1 ㎛ ≤ Ls ≤ 50 ㎛ … (4)
    10 ≤ Ls/D2 ≤ 1000 … (5)
  9. 제 8 항에 있어서,
    상기 결정 산화물 박막의 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가 70°이상, 110°이하이고,
    박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, 박막 트랜지스터.
  10. 결정 산화물 박막을 갖는 박막 트랜지스터로서,
    상기 결정 산화물 박막은, In 원소, Ga 원소 및 Ln 원소를 함유하고,
    In 원소가 주성분이며,
    Ln 원소는, Sm 원소이고,
    상기 결정 산화물 박막에 있어서의 평균 결정 입경 D1 이, 0.05 ㎛ 이상, 0.5 ㎛ 이하이고,
    상기 결정 산화물 박막의 박막 표면과 박막 중의 결정 입계가 이루는 평균 입계 각도 θ 가, 70°이상, 110°이하이고,
    박막 중의 결정 입계끼리의 평균 간격 D2 가, 0.05 ㎛ 이상, 0.40 ㎛ 이하인, 박막 트랜지스터.
  11. 제 10 항에 있어서,
    상기 결정 산화물 박막의 평면 TEM-EDS 해석에 있어서, 상기 결정 산화물 박막을 구성하는 금속 원소가, 박막 중의 결정 입계에 편석되어 있지 않은, 박막 트랜지스터.
  12. 제 10 항에 있어서,
    상기 결정 산화물 박막은, 하기 (1), (2) 및 (3) 으로 나타내는 원자 조성비의 범위를 만족하는, 박막 트랜지스터.
    0.85 ＜ In/(In＋Ga＋Ln) ≤ 0.98 … (1)
    0.01 ≤ Ga/(In＋Ga＋Ln) ＜ 0.11 … (2)
    0.01 ≤ Ln/(In＋Ga＋Ln) ＜ 0.04 … (3)
  13. 제 10 항에 있어서,
    상기 결정 산화물 박막은, 전자선 회절에 있어서, 빅스비아이트 구조인 결정립을 함유하는, 박막 트랜지스터.
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