KR102411948B1 - 반도체 소자 - Google Patents

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구지현
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Abstract

실시예는, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 하부에 배치되고 홀을 포함하는 차단층; 상기 차단층 하부에 배치되고 상기 홀을 통해 상기 제2 도전형 반도체층과 전기적으로 연결되는 오믹 전극; 상기 오믹 전극 하부에 배치되는 금속층; 및 상기 차단층 및 상기 오믹 전극을 관통하고, 상기 금속층의 일부 영역까지 관통하여 상기 금속층과 전기적으로 연결되는 제2 전극;을 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있다.
실시예는 광을 생성하는 반도체 소자를 제공한다.
또한, 방열 효율이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 하부에 배치되고 홀을 포함하는 차단층; 상기 차단층 하부에 배치되고 상기 홀을 통해 상기 제2 도전형 반도체층과 전기적으로 연결되는 오믹 전극; 상기 오믹 전극 하부에 배치되는 금속층; 및 상기 차단층 및 상기 오믹 전극을 관통하고, 상기 금속층의 일부 영역까지 관통하여 상기 금속층과 전기적으로 연결되는 제2 전극;을 포함한다.
상기 차단층은,
상기 홀이 배치되지 않는 제1 영역과 상기 홀이 배치되는 제2 영역을 포함할 수 있다.
상기 제1 영역과 상기 제2 영역의 면적비는 1:3.25 내지 1:5.5일 수 있다.
상기 제2 전극은 상기 제2 영역을 관통 할 수 있다.
상기 차단층은 제1 방향으로 상기 제1 영역과 대응되는 위치에 배치되고, 상기 제1 방향은 두께 방향일 수 있다.
상기 제1 전극은 상기 제1 도전형 반도체층의 모서리에 배치되는 적어도 하나의 패드 및 상기 패드에서 연장되는 가지전극을 포함할 수 있다.
상기 제2 전극은 제1 방향으로 상기 반도체 구조물과 중첩되지 않고, 상기 제1 방향은 두께 방향일 수 있다.
상기 제2 전극은 제2 방향으로 상기 반도체 구조물과 이격 배치되고, 상기 제2 방향은 두께 방향에 수직한 방향일 수 있다.
상기 금속층 하부에 배치되는 본딩층; 및 상기 본딩층 하부에 배치되는 시트층을 더 포함할 수 있다.
상기 활성층은 자외선 파장대의 광을 생성할 수 있다.
상기 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층은 알루미늄을 포함할 수 있다.
상기 제1 전극은 상기 제2 전극과 제1 방향 및 제2 방향으로 중첩되지 않고, 상기 제1 방향은 두께 방향이며, 상기 제2 방향은 상기 제1 방향에 수직한 방향일 수 있다.
실시예에 따른 전자 디바이스는 반도체 소자; 및 상기 반도체 소자를 수용하는 케이스;를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 하부에 배치되고 홀을 포함하는 차단층; 상기 차단층 하부에 배치되고 상기 홀을 통해 상기 제2 도전형 반도체층과 전기적으로 연결되는 오믹 전극; 상기 오믹 전극 하부에 배치되는 금속층; 및 상기 차단층 및 상기 오믹 전극을 관통하고, 상기 금속층의 일부 영역까지 관통하여 상기 금속층과 전기적으로 연결되는 제2 전극;을 포함한다.
실시예에 따르면, 광을 생성하는 반도체 소자를 구현할 수 있다.
또한, 방열 효율이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 A-A’ 방향 단면도이고,
도 3은 도 1의 B-B’ 방향 단면도이고,
도 4는 도 3의 일부 확대도이고,
도 5는 실시예에 따른 반도체 소자의 각 영역을 설명하는 평면도이고,
도 6은 실시예에 따른 반도체 소자의 제2 전극과 제1 전극 간의 간격을 설명하는 평면도이고,
도 7 내지 도 8은 실시예에 따른 반도체 소자의 전극의 형상을 설명하는 도면이고,
도 9은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고,
도 10은 도 3의 변형예이고,
도 11는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시 예에 따른 반도체 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
도 1은 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 A-A’ 방향 단면도이고, 도 3은 도 1의 B-B’ 방향 단면도이다.
도 1 내지 도 3을 살펴보면, 실시예에 따른 반도체 소자(10)는 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함하는 반도체 구조물(110), 제1 전극(107), 차단층(105), 절연층(106), 오믹 전극(104), 금속층(103), 본딩층(102) 및 시트층(101)을 포함할 수 있다.
먼저, 반도체 구조물(110)은 실시예에 따른 반도체 소자(10)에서 상부에 배치될 수 있다.
반도체 구조물(110)은 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함한다.
제1 도전형 반도체층(111)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(111)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(111)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(111)은 p형 반도체층일 수 있다.
제1 도전형 반도체층(111)은 소정의 패턴을 갖는 텍스쳐 구조물을 포함할 수 있다. 예컨대, 텍스쳐 구조물은 제1 도전형 반도체층(111) 상부에 배치될 수 있다. 그리고 텍스쳐 구조물은 복수의 패턴과 두께 및 폭은 다양한 형상을 가질 수 있으며, 복수의 패턴은 동일한 두께 및 폭을 가질 수 있다. 텍스쳐 구조물은 제1 전극(107)과 연결되어 전자 스프레딩을 촉진시켜 광 수율을 개선할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자는 동작 전압이 개선되고, 수율이 개선될 수 있다. 또한, 텍스쳐 구조물은 초격자 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 텍스쳐 구조물은 상기 언급한 형상, 두께 및 폭에 한정되는 것은 아니다.
활성층(112)은 제1 도전형 반도체층(111)과 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 활성층(112)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(111)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(113)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(112)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(112)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(112)의 구조는 이에 한정하지 않는다.
활성층(112)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1-x2-y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(113)은 활성층(112) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(113)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(113)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(113)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(111)은 n형 반도체층일 수도 있다.
제1 전극(107)은 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제1 전극(107)은 반도체 구조물(110) 상에 배치될 수 있다. 제1 전극(107)은 제1 도전형 반도체층(111)의 텍스쳐 구조물과 전기적으로 연결되어, 제1 도전형 반도체층(111)에 주입되는 전류의 퍼짐을 개선할 수 있다.
제1 전극(107)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(107)은 적어도 하나의 패드(107-1)과 가지전극(107-2)을 포함할 수 있다. 패드(107-1)는 제1 도전형 반도체층(111)의 모서리에 배치될 수 있다. 패드(107-1)는 와이어에 의해 외부 전원과 전기적으로 연결될 수 있다.
가지전극(107-2)은 패드(107-1)로부터 연장될 수 있다. 가지전극(107-2)은 제1 도전형 반도체층(111)의 가장자리를 따라 연장될 수 있다. 이에 따라, 가지전극(107-2)을 통해 전류 주입이 균일하게 이루어질 수 있다.
또한, 가지전극(107-2)은 반도체 구조물(110) 상에서 패드(107-1)와 대각선 방향으로 연장될 수 있다. 이러한 구성에 의하여, 가지전극(107-2)은 전류 스프레딩을 개선할 수 있다.
차단층(105)은 반도체 구조물(110) 하부에 배치될 수 있다. 차단층(105)은 제2 도전형 반도체층(113)과 접하게 배치될 수 있다.
차단층(105)은 오믹 전극(104)과 제1 전극(107) 사이의 최단 거리로 전류가 집중되는 현상을 완화할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자는 발광 효율을 향상시킬 수 있다
그리고 차단층(105)은 전기 절연성을 갖거나, 상부에 배치된 반도체 구조물(110)과 쇼트키 접촉을 형성하는 재질을 이용하여 이루어질 수 있다. 차단층(105)은 산화물, 질화물 또는 금속으로 이루어질 수 있다. 예컨대, 차단층(105)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다. 이에, 차단층(105)으로 채널층으로 지칭될 수 있다. 이러한 구성에 의하여, 차단층(105)은
그리고 차단층(105)은 제1 홀(h1)을 포함할 수 있다. 차단층(105)은 제1 홀(h1)이 배치되지 않은 제1 영역(도 3에서 S1)과 제1 홀(h1)이 배치되는 제2 영역(도 3에서 S2)을 포함할 수 있다. 여기서, 제1 홀(h1)은 반도체 구조물(110)과 오믹 전극(104)이 접촉하는 영역일 수 있다.
제1 전극(107)은 제1 영역과 제1 방향으로 중첩될 수 있다. 여기서, 제1 방향은 반도체 구조물의 두께 방향으로 X축 방향이며, 제2 방향은 제1 방향에 수직한 방향으로 Y축 방향을 의미한다. 그리고 제3 방향은 제1 방향과 제2 방향에 수직한 방향인 Z축 방향을 의미한다.
제1 전극(107)의 패드(107-1)와 가지전극(107-2)은 제1 방향으로 제1 영역과 모두 중첩될 수 있다. 이러한 구성에 의하여, 반도체 구조물(110)에서 발생한 광은 제1 전극(107)이 위치하지 않은 영역을 통해 대부분 투과될 수 있다. 이로써, 실시예에 따른 반도체 소자는 광 추출 효율이 개선될 수 있다.
제1 영역과 제2 영역은 제1 전극(107)의 패드(107-1)와 가지전극(107-2) 형상에 따라 변경될 수 있다. 다만, 앞서 설명한 바와 같이, 실시예에 따른 제1 영역은 패드(107-1) 및 가지전극(107-2)과 제1 방향으로 중첩되도록 위치할 수 있다. 예컨대, 패드(107-1) 및 가지전극(107-2)은 제1 영역과 대응되도록 위치할 수 있다.
제1 영역과 제2 영역에 대한 면적 등에 대한 설명은 이하 도 5에서 자세히 설명한다.
오믹 전극(104)은 차단층(105) 하부에 배치될 수 있다. 오믹 전극(104)은 차단층(105)의 제1 홀(h1)에 배치될 수 있다. 이러한 구성에 의하여, 오믹 전극(104)은 제1 홀(h1)의 형상에 따라 패턴을 가질 수 있다. 예컨대, 오믹 전극(104)은 차단층(105) 하부에서 연장되고 제1 홀(h1)을 관통하도록 배치될 수 있다. 이에, 오믹 전극(104)은 반도체 구조물(110)?? 접촉할 수 있다. 구체적으로, 오믹 전극(104)은 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 이로써, 오믹 전극(104)는 반도체 구조물(110)에 전자(정공)을 주입하여 광을 생성할 수 있다.
오믹 전극(104)은 투명 도전성 산화막층으로 형성될 수 있다. 오믹 전극(104)은 예로서 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
금속층(103)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 금속층(103)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 금속층(103)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 금속층(103)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 금속층(103)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
본딩층(102)은 금속층(103) 하부에 배치될 수 있다. 본딩층(102)은 금속층(103)과 본딩층(102) 하부에 배치된 시트층(101)을 접합할 수 있다.
본딩층(102)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
시트층(101)은 본딩층(102) 하부에 배치될 수 있다. 시트층(101)은 방열 특성을 갖는 재질을 포함할 수 있다. 시트층(101)는 실시 예에 따른 반도체 소자를 지지할 수 있다. 시트층(101)은 예컨대, 시트층(101)의 하부에 배치된 기판과 접할 수 있다.
시트층(101)은 본딩층(102) 및 금속층(103)과 연결되어 반도체 구조물(110)에서 발생한 열을 방출할 수 있다. 시트층(101)은 방열 효율이 개선된 재질로 이루어질 수 있다. 예컨대, 시트층(101)은 금속 재질 또는 수지 재질로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
또한, 제2 전극(108), 금속층(103)을 통해 반도체 구조물(110)로 전류가 흐르기에, 시트층(101)은 전류가 거의 흐르지 않아 열 방출 효율이 향상될 수 있다. 또한, 시트층(101)은 열 방출을 수행하므로, 시트층(101)의 하부에 기판이 배치되더라도 기판 상의 전극 패턴과 접촉하지 않을 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 기판의 회로 패턴과 무관하게 배치될 수 있어, 배치의 용이성을 제공할 수 있다.
절연층(106)은 실시예에 따른 반도체 소자(10)의 상면에 배치될 수 있다. 절연층(106)은 반도체 구조물(110), 제1 전극(107) 및 제2 전극(108) 상에 배치될 수 있다. 절연층(106)은 외부로부터 유입되는 공기 등을 차단하여, 반도체 소자(10)의 내구성을 개선하며, 반도체 구조물(110)로부터 발생한 광이 투과할 수 있다. 절연층(106)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
절연층(106)은 하기 설명하는 바와 같이 마스킹(masking)에 의해 제1 전극(107) 및 제2 전극(108) 상면 일부를 제외하고 반도체 소자(10)의 상면에 배치될 수 있다. 또한, 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역에서 차단층(105) 상에 배치되지 않을 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.
또한, 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역에서 차단층(105) 및 오믹 전극(104)이 배치되고, 제2 전극(108)을 둘러쌀 수 있다. 이러한 구성에 의하여, 제2 전극(108)은 신뢰성이 개선될 수 있다.
실시예에 따른 반도체 소자는 차단층(105) 및 오믹 전극(104)을 관통하고, 금속층(103)의 일부 영역까지 관통하는 제2 홀(h2)을 포함할 수 있다. 제2 전극(108)은 제2 홀(h2)에 배치될 수 있다. 제2 전극(108)은 금속층(103)과 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 반도체 구조물(110)은 전류 주입으로 인해 앞서 설명한 바와 같이 발광할 수 있다.
또한, 제2 전극(108)은 제2 영역과 제1 방향(X축 방향)으로 중첩될 수 있다. 즉, 제2 전극(108)은 차단층(105)을 관통하도록 배치될 수 있다. 이에 따라, 제2 전극(108)은 차단층(105) 및 오믹 전극(104)과 제2 방향(Y축 방향)으로 이격 배치될 수 있다
또한, 제2 전극(108)은 제2 방향(Y축 방향)으로 반도체 구조물(110)과 이격 배치될 수 있다. 또한, 제2 전극(108)은 반도체 구조물과 직접적으로 전기적으로 연결되지 않아 전기적 단선(short)가 발생하는 것을 방지할 수 있다. 이러한 구성에 의하여, 제2 전극(108)과 제1 전극(107) 사이의 최단 거리로 전류 경로가 형성되는 것을 방지하여 발광 효율을 향상시킬 수 있다.
또한, 제2 전극(108)은 제1 방향(X축 방향)으로 반도체 구조물(110)과 중첩되지 않을 수 있다.
또한, 제2 전극(108)은 금속층(103)의 일부 영역까지 관통하도록 배치되어, 제2 전극(1080)은 금속층(103)과 전기적으로 연결될 수 있다. 이에, 금속층(103)을 통해 전류 스프레딩이 일어날 수 있다.
이로써, 제2 전극(108)은 금속층(103) 및 오믹 전극(104)을 통해 반도체 구조물(110)과 전류가 흐르게하고, 금속층(103) 하부에 배치된 본딩층(102) 및 시트층(101)으로 전류가 흐르는 것을 방지할 수 있다. 이러한 구성에 의해, 본딩층(102) 및 시트층(101)이 방열을 용이하게 진행할 수 있다.
또한, 제2 전극(108)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도 4는 도 3의 일부 확대도이고, 도 5는 실시예에 따른 반도체 소자의 각 영역을 설명하는 평면도이고, 도 6은 실시예에 따른 반도체 소자의 제2 전극과 제1 전극 간의 간격을 설명하는 평면도이다.
도 4를 참조하면, 제2 전극(108)은 앞서 설명한 바와 같이, 제2 홀(h2)에 배치될 수 있다. 제2 홀(h2)은 차단층(105)과 오믹 전극(104)을 관통하고, 금속층(103)의 일부 영역까지 관통 배치될 수 있다. 제2 홀(h2)의 두께는 차단층(105)의 두께와 상이할 수 있다. 예컨대, 제2 홀(h2)의 두께는 차단층(105)의 두께보다 클 수 있다. 이로써, 오믹 전극(104)을 통해 반도체 구조물(110)에 전류가 흐를 수 있다.
차단층(105)의 두께는 540nm 내지 840nm 일 수 있다. 그리고 제2 홀(h2)의 두께는 700nm 내지 1680nm 일 수 있다. 이에 따라, 제2 홀(h2)의 두께는 차단층(105)의 두께에 대해 두께비가 1:1.29 내지 1:2일 수 있다.
도 5를 참조하면, 앞서 설명한 바와 같이, 차단층(105)은 제1 홀(h1)이 배치되지 않는 제1 영역(S1)과 제1 홀(h1)이 배치되는 제2 영역(S2)을 포함할 수 있다. 제1 홀(h1)은 앞서 언급한 바와 같이 오믹 전극(104)이 배치될 수 있다. 차단층(105)은 제2 홀(h2)이 배치되는 제3 영역(S3)을 포함할 수 있다. 제3 영역(S3)은 제1 영역(S1)의 일부일 수 있다. 다만, 제3 영역(S3)은 제1 영역(S1)과 제1 방향(X축 방향)으로 중첩되나, 반도체 구조물(110)과 중첩되지 않을 수 있다.
제1 영역(S1)의 면적은 전체 전체 면적의 10% 내지 20%일 수 있다. 제1 영역(S1)의 면적은 전체 칩 면적의 10%보다 작은 경우, 전류 집중 현상을 완화하지 못하는 한계가 존재하고, 제1 영역(S1)의 면적은 전체 칩 면적의 20%보다 큰 경우, 반도체 소자의 광 효율이 감소하는 한계가 존재한다.
그리고 제2 영역(S2)은 반도체 소자 상부로 광이 방출되는 영역일 수 있다. 제2 영역(S2)은 반도체 소자의 전체 면적 대비 55% 내지 75%일 수 있다.
이에, 상기 제1 영역(S1)과 상기 제2 영역의 면적비는 1:3.25 내지 1:5.5일 수 있다. 그리고 제2 영역(S2)의 면적은 제3 영역(S3)의 면적 면적 비가 1:0.2 내지 1: 0.3일 수 있다.
도 6을 참조하면, 제2 전극(108)과 반도체 구조물(110)의 가장자리 사이의 최단 거리(d1)는 5um보다 크고 20um 이하일 수 있다. 그리고 반도체 구조물(110)의 가장자리와 제1 전극(107) 간의 최단 거리(d2) 20um 내지 100um일 수 있다.
도 7 내지 도 8은 실시예에 따른 반도체 소자의 전극의 형상을 설명하는 도면이다.
도 7을 참조하면, 앞서 언급한 바와 같이, 반도체 소자의 상면에 제1 전극(107)과 제2 전극(108)이 배치될 수 있다. 그리고 제1 전극(107)은 적어도 하나의 패드(107-1)과 가지전극(107-2)을 포함할 수 있다. 그리고 실시예에 따른 반도체 소자는 복수 개의 측면을 포함할 수 있다. 예컨대, 반도체 소자는 제1 면(A1) 내지 제4 면(A4)을 포함할 수 있다. 여기서, 제1 면(A1) 내지 제4 면(A4)은 반도체 소의 최외측면일 수 있다. 제1 면(A1) 내지 제4 면(A4)에서 반도체 소자의 모서리는 길이가 300um 내지 400um일 수 있다. 예컨대, 반도체 소자의 모서리는 350um일 수 있다.
그리고 제1 면(A1)은 제2 면(A2)과 마주보는 면일 수 있다. 제3 면(A3)과 제4 면(A4)도 서로 마주보는 면일 수 있다. 또한, 제1 수직선(R1)은 제1 면(A1) 및 제2 면(A2)을 이등분하고, 제2 수직선(R2)은 제3면(A3) 및 제4 면(A4)를 이등분한다.
또한, 여기서 제1 연장선(V1)은 제1 면(A1)에 가장 인접한 제1 전극(107)의 모서리에 대한 연장선이고, 제2 연장선(V2)은 제2 면(A2)에 가장 인접한 제1 전극(107)의 모서리에 대한 연장선이고, 제3 연장선(V3)은 제3 면(A3)에 가장 인접한 제1 전극(107)의 모서리에 대한 연장선이고, 제4 연장선(V4)은 제4 면(A4)에 가장 인접한 제1 전극(107)의 모서리에 대한 연장선이고, 제5 연장선(V)은 제1 연장선(V1)과 제4 연장선(V4)의 교차점에서 제2 연장선(V2)과 제3 연장선(V3) 사이의 교차점 사이를 연결한 연장선이다. 제1 연장선(V1) 내지 제4 연장선(V4)는 제1 면(A1) 내지 제4 면(A4)에 각각 나란하게 위치한다.
먼저, 패드(107-1)는 제1 도전형 반도체층의 모서리에 배치될 수 있다. 패드(107-1)는 제5 연장선(V5) 상에 배치되고, 제1 연장선(V1), 제4 연장선(V4), 제1 수직선(R1) 그리고 제2 수직선(R2)가 이루는 영역에 배치될 수 있다.
패드(107-1)는 와이어에 의해 외부 전원과 전기적으로 연결될 수 있다. 패드는 제2 방향(Y축 방향)으로 최대 길이(W7)가 81㎛ 내지 99㎛일 수 있다. 마찬가지로, 패드(107-1)은 제3 방향(Z축 방향)으로 최대 길이(W6)가 81㎛ 내지 91㎛일 수 있다. 패드(107-1)는 제2 방향(Y축 방향)으로 최대 길이(W7)가 제3 방향(Z축 방향)으로 최대 길이(W6)과 동일할 수 있다.
가지전극(107-2)은 제1 전극(107)에서 패드(107-2)를 제외한 전극이다. 가지전극(107-2)는 패드(107-1)로부터 연장될 수 있다. 예컨대, 가지전극(107-2)은 제1 연장선(V1) 및 제2 연장선(V2)을 따라 연장될 수 있다. 또한, 가지전극(170-2)은 제4 연장선(V4) 및 제2 연장선(V2)을 따라 연장될 수 있다. 또한, 가지전극(170-2)은 제5 연장선(V5)을 따라 제2 전극(108)을 향해 연장될 수 있다. 이에 따라, 가지전극(107-2)은 제1 도전형 반도체층의 가장자리를 따라 연장배치될 수 있다.
먼저, 제1 연장선(V1)에 접한 가지전극(107-2)의 길이(L1)는 4 연장선(V4)에 접한 가지전극(107-2)의 길이(L6)와 동일할 수 있다. 그리고 제3 연장선(V3)에 접한 가지전극(107-2)의 길이(L2)는 제2 연장선(V2)에 접한 가지전극(107-2)의 길이(L5)와 4 연장선(V4)에 접한 가지전극(107-2)의 길이(L6)는 제3 연장선(V3)에 접한 가지전극(107-2)의 길이(L2)와 제2 연장선(V2)에 접한 가지전극(107-2)의 길이(L5)와 상이할 수 있다. 예컨대, 제3 연장선(V3)에 접한 가지전극(107-2)의 길이(L2)는 제2 연장선(V2)에 접한 가지전극(107-2)의 길이(L5)와 4 연장선(V4)에 접한 가지전극(107-2)의 길이(L6)는 제3 연장선(V3)에 접한 가지전극(107-2)의 길이(L2)와 제2 연장선(V2)에 접한 가지전극(107-2)의 길이(L5)보다 클 수 있다.
구체적으로, 제1 연장선(V1)에 접한 가지전극(107-2)의 길이(L1)와 제1 연장선(V1)에 접한 가지전극(107-2)의 길이(L1)는 252㎛ 내지 308㎛일 수 있다. 제1 연장선(V1)에 접한 가지전극(107-2)의 길이(L1)는 제2 방향(Y축 방향)으로 가지전극(107-2)의 최대 길이와 동일하다. 마찬가지로, 제4 연장선(V4)에 접한 가지전극(107-2)의 길이(L6)도 252㎛ 내지 308㎛일 수 있다. 또한, 제4 연장선(V4)에 접한 가지전극(107-2)의 길이(L6)는 제3 방향(Z축 방향)으로 가지전극(107-2)의 최대 길이와 동일하다.
제3 연장선(V3)에 접한 가지전극(107-2)의 길이(L2)는 177㎛ 내지 217㎛일 수 있다. 제3 연장선(V3)에 접한 가지전극(107-2)의 길이(L2)는 제3 방향(Z축 방향)으로 가지전극(107-2)의 최소 길이와 동일하다. 마찬가지로, 제2 연장선(V2)에 접한 가지전극(107-2)의 길이(L5)는 177㎛ 내지 217㎛일 수 있다 또한, 제2 연장선(V2)에 접한 가지전극(107-2)의 길이(L5)는 제2 방향(Y축 방향)으로 가지전극(107-2)의 최소 길이와 동일하다.
또한, 가지전극(107-2)은 제5 연장선(V5)으로 연장될 수 있다. 이로써, 제1 도전형 반도체층에 균일하게 전류를 주입할 수 있고, 실시예에 따른 반도체 소자는 광 출력이 향상될 수 있다. 제5 연장선(V5) 상의 제1 전극(107)의 최대 길이(L4)는 243㎛ 내지 297㎛일 수 있다. 그리고 제5 연장선(V5) 상에서 제2 패드(108)을 향해 연장된 가지전극(107-2)의 최소 길이(L3)는 122.5㎛ 내지 148.5㎛일 수 있다.
그리고 가지전극(107-2)의 폭(W1, W2, W3, W4)은 9㎛ 내지 11㎛일 수 있다.
도 8을 참조하면, 패드(107-1)의 면적(S4)은 가지전극(107-2)의 면적(S5)보다 작을 수 있다. 또한, 패드(107-1)의 면적(S4)은 제2 전극(108)의 면적(S6)보다 클 수 있다.
구체적으로, 패드(107-1)의 면적(S4)은 6922㎛2 내지 8461㎛2일 수 있다. 이로써, 반도체 소자의 최대 면적과 패드(107-1)의 면적(S4)의 면적 비는 1: 0.116 내지 1: 0.141일 수 있다.
그리고 가지전극(107-1)의 면적(S5)은 11202㎛2 내지 12592㎛2일 수 있다. 이로써, 반도체 소자의 최대 면적과 가지전극(107-1)의 면적(S5)의 면적 비는 1: 0.187 내지 1: 0.228일 수 있다.
또한, 제2 전극(108)의 면적(S6)은 3482㎛2 내지 4256㎛2일 수 있다. 이로써, 반도체 소자의 최대 면적과 제2 전극(108)의 면적(S6)의 면적 비는 1: 0.058 내지 1: 0.705일 수 있다.
도 9은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이다.
도 9a를 참조하면, 성장 기판(1)이 성장 장비에 로딩되고, 상기 성장 기판(1) 상에 반도체 구조물(110)이 형성될 수 있다. 먼저, 반도체 구조물(110)이 성장 기판(1) 상에 형성될 수 있다.
그리고 성장 기판(1)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 반도체 구조물(110)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
반도체 구조물(110)은 제1 도전형 도펀트가 도핑된 Ⅲ족-Ⅴ족 화합물 반도체를 포함하며, 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 어느 하나를 포함할 수도 있다. 상기 반도체 구조물(110)은 n형 반도체인 경우, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다.
반도체 구조물(110)을 형성하기 전에 성장 기판(1) 상에 버퍼층 및/또는 언도프트 반도체층이 형성될 수도 있으며, 성장 기판(1)과 반도체 구조물(110) 사이의 격자 상수의 차이를 감소시켜 줄 수 있다. 예를 들어, 상기 버퍼층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 적어도 어느 하나를 포함하는 화합물 반도체층으로 형성될 수 있고, 언도프드 반도체층은 undoped GaN계 반도체층으로 형성될 수도 있으나, 이에 한정되지 않는다.
마찬가지로, 활성층(112)과 제2 도전형 반도체층(113)이 제1 도전형 반도체층(111) 상에 형성될 수 있다.
도 9b를 참조하면, 반도체 구조물(110) 상에는 차단층(105)이 형성된다.
그리고 도 9c를 참조하면, 차단층(105)은 반도체 구조물(110)의 하부에서 패턴으로 형성될 수 있다.
예컨대, 차단층(105)은 제1 홀(h1)을 포함할 수 있다. 제1 홀(h1)은 차단층(105) 상에 마스킹을 이용하여 형성될 수 있으나, 이러한 방법에 한정되는 것은 아니다. 또한, 차단층(105)은 이후 형성될 제1 전극(107)과 적어도 일부분이 두께 방향(상기 제1 방향)으로 중첩되는 위치에 배치된다. 차단층(105)이 반도체 구조물(110)의 상면 주변부 형성된 것이 예시되어 있으나, 상기 차단층(105)은 제1 전극(107)의 형태에 따라 다양한 형태로 변화될 수 있다.
도 9d를 참조하면, 차단층(105) 상에 오믹 전극(104)이 형성될 수 있다. 오믹 전극(104)은 제1 홀(h1)에 배치될 수 있다. 즉, 오믹 전극(104)은 일부가 제1 홀(h1)에 배치될 수 있다. 이로써, 오믹 전극(104)은 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다.
도 9e를 참조하면, 오믹 전극(104) 상에 금속층(103)이 형성될 수 있다. 금속층(103)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 금속층(103)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 금속층(103)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 금속층(103)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 금속층(103)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. 금속층(103)은 제2 전극(108)과 전기적으로 연결될 수 있다.
또한, 금속층(103) 상에 본딩층(102)이 형성될 수 있다. 본딩층(102)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 본딩층(102)은 하부에 배치된 금속층(103)과 상부에 배치될 시트층(101)을 접합할 수 있다. 또한, 본딩층(102)은 금속층(103)으로부터 열을 전달받아 시트층(101)으로 열을 제공할 수 있다. 그리고 앞서 설명한 바와 같이, 실시예에 따른 반도체 소자는 본딩층(102)을 통해 전류가 흐르지 않을 수 있다. 이로 인해, 전기에너지에 의한 열 발생이 없어 열 방출 효율이 향상될 수 있다.
또한, 본딩층(102) 상에 시트층(101)이 배치될 수 있다. 시트층(101)은 본딩층(102) 및 금속층(103)과 연결되어 반도체 구조물(110)에서 발생한 열을 방출할 수 있다. 시트층(101)은 방열 효율이 개선된 재질로 이루어질 수 있다. 예컨대, 시트층(101)은 금속 재질 또는 수지 재질로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 9f를 참조하면, 시트층(101) 상에 임시 기판(S)이 형성될 수 있다. 임시 기판(S)은 Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP 및 InP 적어도 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 9g를 참조하면, 성장 기판(1)이 분리될 수 있다. 성장 기판(1)은 레이저 리프트 오프(LLO: Laser Lift Off) 공정에 의해 제거될 수 있다. 레이저 리프트 오프 공정(LLO)은 상기 성장 기판(1)의 하면에 레이저를 조사하여, 상기 성장 기판(1)과 상기 발광구조물(10)을 서로 박리시키는 공정이다. 다만, 이러한 공정에 한정되는 것은 아니다.
도 9h를 참조하면, 아이솔레이션 에칭이 수행되어, 반도체 구조물(110)의 일부가 제거될 수 있다. 아이솔레이션 에칭은 건식 에칭 또는/및 습식 에칭 방식을 사용할 수 있으나, 이러한 방식에 한정되는 것은 아니다. 예를 들어, ICP(Inductively Coupled Plasma)와 같은 건식 식각에 의해 실시될 수 있으나, 이에 대해 한정하지는 않는다.
그리고 금속층(103)의 일부 영역까지 식각이 이루어질 수 있다. 이에 따라, 차단층(105), 오믹 전극(104)을 관통하고, 금속층(103)의 일부 영역까지 관통하는 제2 홀(h2)이 형성될 수 있다.
앞서 설명한 바와 같이, 제2 홀(h2)은 반도체 구조물(110)과 제2 방향으로 이격 될 수 있다. 이로써, 제2 전극은 반도체 구조물(110)과 제2 방향으로 이격 배치되어, 전기적 단선이 발생하지 않을 수 있다.
제2 홀(h2)은 상기 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역 상에서 수행될 수 있다. 제2 홀(h2)은 상기 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역 전체로 형성될 수 있으나, 도 9h에서는 상기 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역의 일부에 형성될 수 있다.
또한, 제2 홀(h2)은 차단층(105)이 배치된 영역 상에 형성될 수 있다. 이에 다라, 제2 홀(h2)은 제1 홀(h1)이 형성되지 않은 영역에 형성될 수 있다.
도 9i를 참조하면, 제2 홀(h2)에 제2 전극(108)이 형성될 수 있다. 제2 전극(108)은 제1 방향 및 제2 방향으로 제1 전극(107)과 중첩되지 않는다. 제2 전극(108)은 제1 방향으로 제1 전극(107)과 상이한 위치에 배치될 수 있다.
그리고 반도체 소자의 상면에 절연층(106)이 형성될 수 있다. 절연층(106)은 외부로부터 반도체 소자를 보호할 수 있다. 절연층(106)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. 절연층(106)은 제1 전극(107) 및 제2 전극(108)의 상면 일부에 배치되지 않을 수 있다. 이러한 구성을 통해, 제1 전극(107) 및 제2 전극(108)은 일부 영역이 외부로 노출될 수 있다. 그리고 노출된 면을 통해 제1 전극(107) 및 제2 전극(108)은 외부 전극 등과 와이어 본딩이 이루어질 수 있다.
도 9j를 참조하면, 시트층(101) 하부에 배치된 임시 기판(S)이 분리될 수 있다. 임시 기판(S)은 물리적 또는/및 화학적 제거 방법으로 형성할 수 있다. 예를 들어, 물리적 제거 방식은 임시 기판(S)에 소정 파장의 레이저를 조사하여 임시 기판(S)을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있다. 또한 화학적 방식은 임시 기판(S) 위의 소정 반도체층(예: 버퍼층) 공간에 습식 에칭액을 주입하여 임시 기판(S)을 제거할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.
이후에, 시트층(101)은 회로 기판 상에 배치될 수 있다. 그리고 제1 전극(107) 및 제2 전극(108)은 앞서 설명한 바와 같이 와이어 본딩되어 전류가 주입될 수 있다.
도 10은 도 3의 변형예이다.
도 10을 참조하면, 앞서 설명한 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함하는 반도체 구조물(110), 제1 전극(107), 본딩층(102) 및 시트층(101)을 포함할 수 있다.
다만, 제2 홀(h2)은 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역 상에 전부 형성될 수 있다. 즉, 제2 홀(h2)을 형성하기 위한 에칭은 아이솔레이션 에칭에 의해 반도체 구조물(110)이 존재하지 않는 영역에 모두 이루어질 수 있다.
이로써, 도 3과 달리 반도체 소자의 모서리에 차단층(105)과 오믹 전극(104)이 배치되지 않을 수 있다. 이로써, 브레이킹(breaking) 공정이 용이하게 이루어질 수 있다.
도 11는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
먼저, 반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화 장치에 사용될 수 있다. 또는, 반도체 소자 패키지는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균 장치와 같은 전자 장치에 사용될 수도 있다.
도 11를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층 상에 배치되는 제1 전극;
    상기 제2 도전형 반도체층 하부에 배치되고 홀을 포함하는 차단층;
    상기 차단층 하부에 배치되고 상기 홀을 통해 상기 제2 도전형 반도체층과 전기적으로 연결되는 오믹 전극;
    상기 오믹 전극 하부에 배치되는 금속층; 및
    상기 차단층 및 상기 오믹 전극을 관통하고, 상기 금속층의 일부 영역까지 관통하여 상기 금속층과 전기적으로 연결되는 제2 전극;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 차단층은,
    상기 홀이 배치되지 않는 제1 영역과
    상기 홀이 배치되는 제2 영역을 포함하고,
    상기 제1 영역과 상기 제2 영역의 면적비는 1:3.25 내지 1:5.5이고,
    상기 제2 전극은 상기 제2 영역을 관통하고,
    상기 차단층은 제1 방향으로 상기 제1 영역과 대응되는 위치에 배치되고,
    상기 제1 방향은 두께 방향인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 전극은 상기 제1 도전형 반도체층의 모서리에 배치되는 적어도 하나의 패드 및 상기 패드에서 연장되는 가지전극을 포함하고,
    상기 제2 전극은 제1 방향으로 상기 반도체 구조물과 중첩되지 않고,
    상기 제1 방향은 두께 방향인 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 전극은 제2 방향으로 상기 반도체 구조물과 이격 배치되고,
    상기 제2 방향은 두께 방향에 수직한 방향이고,
    상기 금속층 하부에 배치되는 본딩층; 및
    상기 본딩층 하부에 배치되는 시트층을 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 활성층은 자외선 파장대의 광을 생성하고,
    상기 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층은 알루미늄을 포함하고,
    상기 제1 전극은 상기 제2 전극과 제1 방향 및 제2 방향으로 중첩되지 않고,
    상기 제1 방향은 두께 방향이며,
    상기 제2 방향은 상기 제1 방향에 수직한 방향인 반도체 소자.
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Patent Citations (1)

* Cited by examiner, † Cited by third party
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