KR102385938B1 - 반도체 소자 패키지 - Google Patents
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Abstract
실시 예는, 제1 반도체 소자; 및 상기 제1 반도체 소자 상에 배치되는 제2 반도체 소자를 포함하고, 상기 제1 반도체 소자는, 제1 기판; 상기 제1 기판상에 배치되는 복수 개의 제1 반도체 구조물; 상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극을 포함하고, 상기 제2 반도체 소자는, 상기 제1 기판과 이격 배치된 제2 기판; 상기 제1 기판과 마주보는 제2 기판의 일면에 배치되는 복수 개의 제2 반도체 구조물; 상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극을 포함하고, 상기 제2연결전극은 상기 제1 연결전극상에 배치되어 전기적으로 연결된 반도체 소자 패키지를 개시한다.
Description
실시 예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
그러나, 기존의 반도체 소자 패키지는 기판의 일면에만 반도체 소자가 배치되어 양면 발광이 어려운 문제가 있다. 특히, 전구의 필라멘트를 반도체 소자로 대체하는 경우 양면 발광이 가능한 반도체 소자 패키지가 요구된다.
실시 예는 양면 발광이 가능한 반도체 소자 패키지를 제공한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제에 국한되지 않으며 여기서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 소자 패키지는, 제1 반도체 소자; 및 상기 제1 반도체 소자 상에 배치되는 제2 반도체 소자를 포함하고, 상기 제1 반도체 소자는, 제1 기판; 상기 제1 기판상에 배치되는 복수 개의 제1 반도체 구조물; 상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극을 포함하고, 상기 제2 반도체 소자는, 상기 제1 기판과 이격 배치된 제2 기판; 상기 제1 기판과 마주보는 제2 기판의 일면에 배치되는 복수 개의 제2 반도체 구조물; 상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극을 포함하고, 상기 제2연결전극은 상기 제1 연결전극상에 배치되어 전기적으로 연결된다.
상기 제1 반도체 소자는 제1 기판상에 배치되는 제1 패드 및 제2 패드를 포함하고, 상기 제1 연결전극은 상기 제1 패드 및 제2 패드와 전기적으로 연결될 수 있다.
상기 제1 반도체 소자는 상기 복수 개의 제1 반도체 구조물을 덮는 제1 절연층, 및 상기 제1 절연층을 덮는 제1 반사층을 포함하고, 상기 제1 연결전극은 제1 절연층 및 제1 반사층을 관통하여 상기 복수 개의 제1 반도체 소자와 전기적으로 연결될 수 있다.
상기 제1 반도체 구조물은 상기 제1 기판상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 연결전극은 어느 하나의 제1 반도체 소자의 제1 도전형 반도층과 이웃한 제1 반도체 소자의 제2 도전형 반도체층을 전기적으로 연결할 수 있다.
상기 제2 반도체 소자는 상기 복수 개의 제2 반도체 구조물을 덮는 제2 절연층, 및 상기 제2 절연층을 덮는 제2 반사층을 포함하고, 상기 제2 연결전극은 제2 절연층 및 제2 반사층을 관통하여 상기 복수 개의 제2 반도체 소자와 전기적으로 연결될 수 있다.
상기 제1 반도체 소자는 상기 제1 연결전극을 덮는 제1 보호층, 및 상기 제1 보호층 상에 배치되는 제1 접합전극을 포함하고, 상기 제1 접합전극은 상기 제1 연결전극과 전기적으로 연결될 수 있다.
상기 제1 접합전극은 상기 제1 패드 및 제2 패드와 접촉할 수 있다.
상기 제2 반도체 소자는 상기 제2 연결전극을 덮는 제2 보호층, 및 상기 제2 보호층의 하부에 배치되는 제2 접합전극을 포함하고, 상기 제2 접합전극은 상기 제2 연결전극과 전기적으로 연결될 수 있다.
상기 제2 접합전극은 상기 제2 보호층을 관통하여 상기 제2 연결전극과 전기적으로 연결될 수 있다.
상기 제2 접합전극은 상기 제1 접합전극에 본딩될 수 있다.
실시 예에 따르면 반도체 소자 패키지의 양면 발광이 가능해진다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 2a는 도 1의 A부분 확대도이고,
도 2b는 도 1의 B부분 확대도이고,
도 3a 내지 도 3h는 본 발명의 제1 반도체 소자를 제작하는 과정을 설명하기 위한 도면이고,
도 4a 내지 도 4f는 본 발명의 제2 반도체 소자를 제작하는 과정을 설명하기 위한 도면이고,
도 5a 내지 도 5c는 본 발명의 제1 반도체 소자와 제2 반도체 소자를 본딩하는 과정을 설명하기 위한 도면이고,
도 6은 본 발명의 일 실시 예에 따른 램프의 개념도이다.
도 2a는 도 1의 A부분 확대도이고,
도 2b는 도 1의 B부분 확대도이고,
도 3a 내지 도 3h는 본 발명의 제1 반도체 소자를 제작하는 과정을 설명하기 위한 도면이고,
도 4a 내지 도 4f는 본 발명의 제2 반도체 소자를 제작하는 과정을 설명하기 위한 도면이고,
도 5a 내지 도 5c는 본 발명의 제1 반도체 소자와 제2 반도체 소자를 본딩하는 과정을 설명하기 위한 도면이고,
도 6은 본 발명의 일 실시 예에 따른 램프의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 2a는 도 1의 A부분 확대도이고, 도 2b는 도 1의 B부분 확대도이다.
도 1, 도 2a, 도 2b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자 패키지는, 제1 반도체 소자(100), 및 제1 반도체 소자(100) 상에 배치되는 제2 반도체 소자(200)를 포함할 수 있다.
제1 반도체 소자(100)는, 제1 기판(110), 제1 기판(110)상에 배치되는 복수 개의 제1 반도체구조물(120), 복수 개의 제1 반도체구조물(120)을 전기적으로 연결하는 제1 연결전극(130)을 포함할 수 있다.
제1 기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 제1 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 제1 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
제1 반도체구조물(120)은 제1 도전형 반도체층(122), 활성층(123), 제2 도전형 반도체층(124)을 포함할 수 있다. 또한, 제1 반도체구조물(120)은 제1 기판(110)과 제1 도전형 반도체층(122) 사이에 배치되는 버퍼층(미도시)을 더 포함할 수 있다.
제1 반도체구조물(120)은 제1 기판(110) 상에서 성장할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1 반도체구조물(120)은 별도의 성장기판에서 성장한 후 제1 기판(110)에 접착될 수도 있다.
제1 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(122)은 n형 반도체층일 수 있다.
활성층(123)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치된다. 활성층(123)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(124)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(123)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(124)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(124)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(124)은 p형 반도체층일 수 있다.
제1 전극(125)은 제1 도전형 반도체층(122)과 전기적으로 연결되고, 제2 전극(126)은 제2 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제1 전극(125)과 제2 전극(126)은 오믹 전극일 수 있으나 반드시 이에 한정하지 않는다.
제1 전극(125)과 제2 전극(126)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 구성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 절연층(140)은 제1 기판(110)상에 형성되어 복수 개의 제1 반도체구조물(120)을 덮을 수 있다. 복수 개의 제1 반도체구조물(120)은 제1 절연층(140)의 내부에 배치될 수 있다. 제1 절연층(140)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제1 반사층(170)은 제1 절연층(140)상에 배치될 수 있다. 제1 반사층(170)은 복수 개의 제1 반도체구조물(120)에서 출사된 광을 반사할 수 있다. 따라서, 복수 개의 제1 반도체구조물(120)에서 출사된 광(L1)은 제1 기판(110)을 통과하여 외부로 출사될 수 있다.
제1 반사층(170)은 복수 개의 제1 반도체구조물(120)에서 출사된 광을 반사할 수 있는 다양한 재질이 선택될 수 있다. 제1 절연층(140)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 반사층(170)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 반사층(170)은 다양한 반사 구조를 포함할 수 있다.
제1 연결전극(130)은 제1 절연층(140)과 제1 반사층(170)을 관통하여 복수 개의 제1 반도체구조물(120)을 전기적으로 연결할 수 있다. 제1 연결전극(130)은 어느 하나의 제1 반도체구조물(120A)의 제1 도전형 반도체층(122)과 이웃한 제1 반도체구조물(120B)의 제2 도전형 반도체층(124)을 전기적으로 연결할 수 있다. 즉, 제1 연결전극(130)은 복수 개의 제1 반도체구조물(120)을 직렬 연결할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 연결전극(130)은 복수 개의 제1 반도체구조물(120)을 직렬 및/또는 병렬로 연결할 수 있다.
제1 연결전극(130)은 기판의 가장자리에 배치된 제1 패드(181) 및 제2 패드(182)와 전기적으로 연결될 수 있다.
제1 보호층(150)은 제1 연결전극(130)상에 배치될 수 있다. 제1 보호층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 보호층(150)은 제1 기판(110)의 가장자리에 배치된 제1 연결전극(130)의 끝단부(131)를 노출시킬 수 있다.
제1 접합전극(160)은 제1 보호층(150) 상에 배치될 수 있다. 제1 접합전극(160)은 제1 기판(110)의 가장자리로 연장되어 제1 연결전극(130)의 끝단부(131)와 전기적으로 연결될 수 있다. 제1 패드(181)와 제2 패드(182)는 제1 연결전극(130)의 끝단부(131)와 제1 접합전극(160)이 중첩된 영역으로 정의할 수 있다.
제2 반도체 소자(200)는, 제2 기판(210), 제2 기판(210)상에 배치되는 복수 개의 제2 반도체구조물(220), 복수 개의 제2 반도체구조물(220)을 전기적으로 연결하는 제2 연결전극(230)을 포함할 수 있다.
제2 기판(210)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
제2 반도체구조물(220)은 제1 도전형 반도체층(222), 활성층(223), 제2 도전형 반도체층(224)을 포함할 수 있다. 또한, 제2 반도체구조물(220)은 제2 기판(210)과 제1 도전형 반도체층(222) 사이에 배치되는 버퍼층을 더 포함할 수 있다.
제2 반도체구조물(220)은 제1 기판(110)과 마주보는 제2 기판(210)의 일면(211)에 성장할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제2 반도체구조물(220)은 별도의 성장기판에서 성장한 후 제2 기판(210)의 일면에 접착될 수도 있다. 실시 예에 따르면 제1 반도체구조물(120)과 제2 반도체구조물(220)은 제1 기판(110)과 제2 기판(210) 사이에 배치될 수 있다.
제2 반도체구조물(220)의 제1 도전형 반도체층(222), 활성층(223), 제2 도전형 반도체층(224), 제1 전극(225) 및 제2 전극(226)의 구성은 제1 반도체구조물(120)과 동일하다.
제2 절연층(240)은 제2 기판(210)의 일면에 형성되어 복수 개의 제2 반도체구조물(220)을 덮을 수 있다. 복수 개의 제2 반도체구조물(220)은 제2 절연층(240)의 내부에 배치될 수 있다. 제2 절연층(240)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제2 반사층(270)은 제2 절연층(240)의 하부에 배치될 수 있다. 제2 반사층(270)은 복수 개의 제2 반도체구조물(220)에서 출사된 광을 반사할 수 있다. 복수 개의 제2 반도체구조물(220)에서 출사된 광(L2)은 제2 기판(210)을 통과하여 외부로 출사될 수 있다. 따라서, 실시 예에 따른 패키지는 양면으로 발광이 가능해질 수 있다.
제2 반사층(270)은 복수 개의 제2 반도체구조물(220)에서 출사된 광을 반사할 수 있는 다양한 재질이 선택될 수 있다. 제2 반사층(270)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제2 반사층(270)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제2 반사층(270)은 다양한 반사 구조를 포함할 수 있다.
제2 연결전극(230)은 제2 절연층(240)과 제2 반사층(270)을 관통하여 복수 개의 제2 반도체구조물(220)을 전기적으로 연결할 수 있다. 제2 연결전극(230)은 어느 하나의 제2 반도체구조물(220)의 제1 도전형 반도체층(222)과 이웃한 제2 반도체구조물(220)의 제2 도전형 반도체층(224)을 전기적으로 연결할 수 있다. 즉, 제2 연결전극(230)은 복수 개의 제2 반도체구조물(220)을 직렬 연결할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 연결전극(230)은 복수 개의 제1 반도체구조물(120)을 직/병렬로 연결할 수 있다.
제2 보호층(250)은 제2 연결전극(230)의 하부에 배치될 수 있다. 제2 보호층(250)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제2 접합전극(260)은 제2 보호층(250)의 하부에 배치될 수 있다. 제2 접합전극(260)은 제2 보호층(250)을 관통하여 제2 연결전극(230)과 전기적으로 연결될 수 있다.
제2 접합전극(260)은 제1 접합전극(160)상에 본딩될 수 있다. 따라서, 제1, 제2 패드(181, 182)에서 인가된 전원은 제1 반도체구조물(120)과 제2 반도체구조물(220)에 인가될 수 있다. 1, 제2 패드(181, 182)에서 인가된 전원은 제1 연결전극(130)을 통해 복수 개의 제1 반도체구조물(120)에 전원을 인가할 수 있다. 또한, 제1, 제2 패드(181, 182)에서 인가된 전원은 제1 접합전극(160), 제2 접합전극(260), 및 제2 연결전극(230)을 경유하여 복수 개의 제2 반도체구조물(220)에 인가될 수 있다.
실시 예에 따르면, 제1 반도체 소자(100)에서 출사된 광(L1)은 제1 기판(110)의 후면으로 출사되고, 제2 반도체 소자(200)에서 출사된 광(L2)은 제2 기판(210)의 상면으로 출사될 수 있다. 따라서, 양면 발광이 가능해질 수 있다.
이때, 제1 반도체 소자(100)와 제2 반도체 소자(200)에 형광체층을 더 배치하여 백색광 또는 단색광을 구현할 수도 있다. 예시적으로 형광체층은 제1 기판(110)의 후면과 제2 기판(210)의 상면에 각각 배치될 수 있다. 형광체층은 원하는 색상을 구현할 수 있는 다양한 물질이 선택될 수도 있다.
도 3a 내지 도 3h는 본 발명의 제1 반도체 소자를 제작하는 과정을 설명하기 위한 도면이다.
도 3a를 참조하면, 제1 기판(110)상에 제1 도전형 반도체층(122), 활성층(123), 제2 도전형 반도체층(124), 및 제2 전극(126)층을 차례로 형성할 수 있다. 반도체 구조층은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 도시되지는 않았지만, 제1 도전형 반도체층(122)과 제1 기판(110) 사이에 버퍼층이 더 배치될 수 있다.
도 3b 및 도 3c를 참조하면, 메사 식각을 통해 복수 개의 반도체 구조물을 형성할 수 있다. 이후, 다시 메사 식각을 통해 제1 도전형 반도체층(122)의 일부를 노출시키고 그 위에 제1 전극(125)을 형성할 수 있다. 제1 전극(125)과 제2 전극(126)은 오믹 전극 및/또는 패드 전극일 수 있다.
도 3d를 참조하면, 복수 개의 제1 반도체구조물(120)을 덮는 제1 절연층(140)을 형성할 수 있다. 복수 개의 제1 반도체구조물(120)은 제1 절연층(140)의 내부에 배치될 수 있다. 제1 절연층(140)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 3e를 참조하면, 제1 절연층(140)상에 제1 반사층(170)을 형성할 수 있다. 제1 반사층(170)은 복수 개의 제1 반도체구조물(120)에서 출사된 광을 반사할 수 있는 다양한 재질이 선택될 수 있다. 제1 반사층(170)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 반사층(170)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다.
이후, 제1 절연층(140)과 제1 반사층(170)에 관통홀(141)을 형성할 수 있다. 제1 전극(125)과 제2 전극(126)은 관통홀(141)에 의해 노출될 수 있다.
도 3f를 참조하면, 제1 반사층(170) 상에 복수 개의 제1 연결전극(130)을 형성할 수 있다. 제1 연결전극(130)은 관통홀(141)에 배치되어 복수 개의 제1 반도체 소자(100)를 전기적으로 연결할 수 있다. 제1 연결전극(130)은 기판의 가장자리로 연장된 끝단부(131)를 포함할 수 있다.
제1 연결전극(130)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
도 3g를 참조하면, 제1 보호층(150)은 복수 개의 제1 연결전극(130)상에 배치될 수 있다. 제1 보호층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 보호층(150)은 제1 기판(110)의 가장자리에 배치된 제1 연결전극(130)의 끝단부(131)를 노출시킬 수 있다.
도 3h를 참조하면, 제1 접합전극(160)은 제1 보호층(150) 상에 배치될 수 있다. 제1 접합전극(160)은 제1 기판(110)의 가장자리로 연장되어 제1 연결전극(130)의 끝단부(131)와 전기적으로 연결될 수 있다. 제1 패드(181)와 제2 패드(182)는 제1 연결전극(130)의 끝단부(131)와 제1 접합전극(160)이 중첩된 영역으로 정의할 수 있다.
도 4a 내지 도 4f는 본 발명의 제2 반도체 소자를 제작하는 과정을 설명하기 위한 도면이다.
도 4a를 참조하면, 제2 기판(210)상에 복수 개의 제2 반도체구조물(220)을 형성할 수 있다. 복수 개의 제2 반도체구조물(220)은 제1 도전형 반도체층(222), 활성층(223), 제2 도전형 반도체층(224), 및 제2 전극(226)층이 차례로 배치될 수 있다. 반도체 구조층은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 도시되지는 않았지만, 제2 도전형 반도체층(224)과 제2 기판(210) 사이에 버퍼층이 더 배치될 수 있다.
도 4b를 참조하면, 메사 식각을 통해 제1 도전형 반도체층(222)의 일부를 노출시키고 그 위에 제1 전극(225)을 형성할 수 있다. 제1 전극(225)과 제2 전극(226)은 오믹 전극 및/또는 패드 전극일 수 있다.
이후, 복수 개의 제2 반도체구조물(220)을 덮는 제2 절연층(240)을 형성할 수 있다. 복수 개의 제2 반도체구조물(220)은 제2 절연층(240)의 내부에 배치될 수 있다. 제2 절연층(240)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 4c를 참조하면, 제2 절연층(240)상에 제2 반사층(270)을 형성할 수 있다. 제2 반사층(270)은 복수 개의 제2 반도체구조물(220)에서 출사된 광을 반사할 수 있는 다양한 재질이 선택될 수 있다. 제2 반사층(270)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제2 반사층(270)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다.
이후, 제2 절연층(240)과 제2 반사층(270)에 관통홀(241)을 형성할 수 있다. 제1 전극(225)과 제2 전극(226)은 관통홀(241)에 의해 노출될 수 있다.
도 4d를 참조하면, 제2 반사층(270) 상에 복수 개의 제2 연결전극(230)을 형성할 수 있다. 제2 연결전극(230)은 제2 절연층(240)과 제2 반사층(270)을 관통하여 복수 개의 제2 반도체구조물(220) 전기적으로 연결할 수 있다.
제2 연결전극(230)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
도 4e를 참조하면, 제2 보호층(250)은 복수 개의 제2 연결전극(230)상에 배치될 수 있다. 제2 보호층(250)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
도 4f를 참조하면, 제2 접합전극(260)은 제2 보호층(250) 상에 배치될 수 있다. 제2 접합전극(260)은 제2 보호층(250)을 관통하여 제2 연결전극(230)과 전기적으로 연결될 수 있다.
도 5a 내지 도 5c는 본 발명의 제1 반도체 소자와 제2 반도체 소자를 본딩하는 과정을 설명하기 위한 도면이다.
도 5a를 참조하면, 제1 기판(110) 상에 복수 개의 제1 반도체 소자(100)를 형성하고, 복수 개의 제2 반도체 소자(200)를 제1 반도체 소자(100)와 마주보게 배치할 수 있다.
도 5b를 참조하면, 제1 반도체 소자(100)의 제1 접합전극(160)상에 제2 반도체 소자(200)의 제2 접합전극(260)을 배치하고 본딩할 수 있다. 이때, 제1 접합전극(160)과 제2 접합전극(260)의 본딩 방식은 제한되지 않는다. 예시적으로 제1 접합전극(160)과 제2 접합전극(260)은 유테틱 본딩, 솔더링, 또는 도전성 접착제에 의해 본딩될 수 있다. 이후, 도 5c와 같이 복수 개의 반도체 소자 패키지 단위로 분리(S1)할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 램프의 개념도이다.
실시 예에 따른 램프는 광원(10), 소켓부(1), 캡부(2)를 포함할 수 있다. 광원(10)은 반도체 소자 패키지를 포함할 수 있다. 반도체 소자 패키지의 구조는 전술한 구성이 모두 포함될 수 있다.
실시 예에 따르면, 패키지의 기판(10)을 다양한 형상으로 제작하고, 기판(10)에 반도체 구조물을 양면에 배치하여 필라멘트 광원과 유사한 효과를 연출할 수 있다.
소켓부(1)의 내부에는 전원선(미도시)이 배치되어 반도체 소자 패키지에 전원을 공급할 수 있다. 소켓부(1)의 구조는 일반 백열 전구의 소켓부의 구성이 모두 포함될 수 있다.
캡부(2)는 내부에 위치한 반도체 소자 패키지에서 출사된 광이 모든 방향으로 조사되게 하여, 백열전구와 동일 또는 매우 유사한 배광 패턴이 형성할 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (10)
- 제1 반도체 소자; 및
상기 제1 반도체 소자 상에 배치되는 제2 반도체 소자를 포함하고,
상기 제1 반도체 소자는,
제1 기판;
상기 제1 기판상에 배치되는 복수 개의 제1 반도체 구조물;
상기 복수 개의 제1 반도체 구조물을 전기적으로 연결하는 제1 연결전극을 포함하고,
상기 제2 반도체 소자는,
상기 제1 기판과 이격 배치된 제2 기판;
상기 제1 기판과 마주보는 제2 기판의 일면에 배치되는 복수 개의 제2 반도체 구조물;
상기 복수 개의 제2 반도체 구조물을 전기적으로 연결하는 제2 연결전극을 포함하고,
상기 제2 연결전극은 상기 제1 연결전극상에 배치되어 전기적으로 연결되고,
상기 제1 반도체 소자는 상기 복수 개의 제1 반도체 구조물을 덮는 제1 절연층, 및 상기 제1 절연층을 덮는 제1 반사층을 포함하고,
상기 제1 연결전극은 제1 절연층 및 제1 반사층을 관통하여 상기 복수 개의 제1 반도체 소자와 전기적으로 연결되는 반도체 소자 패키지.
- 제1항에 있어서,
상기 제1 반도체 소자는 제1 기판상에 배치되는 제1 패드 및 제2 패드를 포함하고,
상기 제1 연결전극은 상기 제1 패드 및 제2 패드와 전기적으로 연결되는 반도체 소자 패키지.
- 제1항에 있어서,
상기 제1 반도체 구조물은
상기 제1 기판상에 배치되는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
상기 제1 연결전극은 어느 하나의 제1 반도체 소자의 제1 도전형 반도층과 이웃한 제1 반도체 소자의 제2 도전형 반도체층을 전기적으로 연결하는 반도체 소자 패키지.
- 삭제
- 제1항에 있어서,
상기 제2 반도체 소자는 상기 복수 개의 제2 반도체 구조물을 덮는 제2 절연층, 및 상기 제2 절연층을 덮는 제2 반사층을 포함하고,
상기 제2 연결전극은 상기 제2 절연층 및 상기 제2 반사층을 관통하여 상기 복수 개의 제2 반도체 소자와 전기적으로 연결되는 반도체 소자 패키지.
- 제2항에 있어서,
상기 제1 반도체 소자는 상기 제1 연결전극을 덮는 제1 보호층, 및
상기 제1 보호층 상에 배치되는 제1 접합전극을 포함하고,
상기 제1 접합전극은 상기 제1 연결전극과 전기적으로 연결되며, 상기 제1 패드 및 제2 패드와 접촉하며,
상기 제2 반도체 소자는 상기 제2 연결전극을 덮는 제2 보호층, 및 상기 제2 보호층의 하부에 배치되는 제2 접합전극을 포함하고,
상기 제2 접합전극은 상기 제2 보호층을 관통하여 상기 제2 연결전극과 전기적으로 연결되고, 상기 제1 접합전극에 본딩되는 반도체 소자 패키지.
- 삭제
- 삭제
- 삭제
- 삭제
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