KR100275745B1 - 가변적인 페이지 수 및 가변적인 페이지 길이를 갖는 반도체 메모리장치 - Google Patents

가변적인 페이지 수 및 가변적인 페이지 길이를 갖는 반도체 메모리장치 Download PDF

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Abstract

페이지 수 및 페이지 길이가 가변될 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 복수개의 메모리셀 어레이 블락들, 페이지 제어신호에 응답하여 상기 반도체 메모리장치의 페이지 수 및 페이지 길이를 가변시키기 위한 제어신호를 발생하는 페이지 제어회로, 및 상기 제어신호에 의해 제어되는 감지증폭 및 기입구동 회로를 구비하는 것을 특징으로 한다. 상기 페이지 제어회로는, 상기 페이지 제어신호에 응답하여, 상기 반도체 메모리장치의 외부로부터 입력되는 로우 어드레스 및 칼럼 어드레스를 제어하여 상기 페이지 수 및 페이지 길이를 가변시키기 위한 상기 제어신호를 발생한다. 상기 감지증폭 및 기입구동 회로는, 상기 제어신호에 응답하여, 상기 메모리셀 어레이 블락들중 선택되는 메모리셀 어레이 블락으로부터 출력되는 데이터를 감지증폭하여 출력하고 또는 상기 메모리셀 어레이 블락들중 선택되는 메모리셀 어레이 블락에 데이터를 기입한다. 따라서 상기 반도체 메모리장치는, 상기 페이지 제어신호에 응답하여 페이지 수 및 페이지 길이를 가변시킬 수 있으므로, 다양한 페이지 수 및 다양한 페이지 길이가 요구되는 여러 응용분야에 적절히 적용될 수 있는 장점이 있다.

Description

가변적인 페이지 수 및 가변적인 페이지 길이를 갖는 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 페이지 수 및 페이지 길이가 가변될 수 있는 반도체 메모리장치에 관한 것이다.
통상의 표준 반도체 메모리장치는 내부의 메모리셀 어레이 블락을 엑세스하기 위해 고정된 로우 어드레스의 비트수와 고정된 칼럼 어드레스의 비트수를 갖는다. 즉 통상의 표준 반도체 메모리장치에서는 로우 어드레스에 의해 페이지(Page) 수가 결정되고 칼럼 어드레스에 의해 페이지 길이(Depth)가 결정된다. 한편 최근에 멀티미디어 기술의 발전에 따라 반도체 메모리장치에 있어서 다양한 페이지 수 및 다양한 페이지 길이가 요구되고 있으나, 통상의 표준 반도체 메모리장치에서는 페이지 수 및 페이지 길이가 고정되어 있다.
도 1은 통상의 종래기술에 따른 반도체 메모리장치의 구조(Architecture)를 나타내는 블락도이다. 여기에서는 1메가 집적도의 디램이 도시되어 있으며 로우 어드레스의 비트수가 9이고 칼럼 어드레스의 비트 수도 9이며 대역폭(Bandwidth), 즉 데이터 버스 폭이 X4인 경우가 도시되어 있다.
도 1을 참조하면, 상기 종래의 반도체 메모리장치는, 8개의 메모리셀 어레이 블락들(10 내지 17)과 8개의 로우 디코더들(R10 내지 R17) 및 1개의 칼럼디코더(C10)을 포함하는 메모리 블락(101), 10개의 감지 증폭기들(S10 내지 S19)와 10개의 기입 구동기들(W10 내지 W19)를 포함하는 감지증폭 및 기입구동 블락(103), 4개의 멀티플렉서들(M10 내지 M13), 4개의 입력버퍼들(I10 내지 I13), 및 4개의 출력버퍼들(O10 내지 O13)을 구비한다.
또한 상기 종래의 반도체 메모리장치에서는, 상기 각 메모리셀 어레이 블락들(10 내지 17)이 상기 반도체 메모리장치의 외부로부터 입력되는 로우 어드레스의 9번째 비트(RA8)에 의해 선택되고 상기 각 메모리셀 어레이 블락들(10 내지 17)의 워드라인들(미도시)는 상기 로우 어드레스의 1번째 내지 8번째 비트(RA0 내지 RA7)에 의해 선택되도록 구성되어 있다. 즉 상기 로우 어드레스의 9번째 비트(RA8)이 논리"로우"인 경우에는, 즉 상기 로우 어드레스의 9번째 비트의 반전비트(RA8B)가 논리"하이"인 경우에는 메모리셀 어레이 블락들(10,12,14,16)이 선택되고, 상기 로우 어드레스의 9번째 비트(RA8)이 논리"하이"인 경우에는 메모리셀 어레이 블락들(11,13,15,17)이 선택된다. 상기 각 메모리셀 어레이 블락들(10 내지 17)의 워드라인 수, 즉 페이지 수는 256개이다.
또한 상기 종래의 반도체 메모리장치에서는, 상기 반도체 메모리장치의 외부로부터 입력되는 칼럼 어드레스의 1번째 내지 8번째 비트(CA0 내지 CA7)에 의해 상기 각 메모리셀 어레이 블락들(10 내지 17)의 칼럼 선택라인들(미도시)이 선택되고 상기 각 감지 증폭기들(S10 내지 S19) 및 상기 기입 구동기들(W10 내지 W19)이 상기 칼럼 어드레스의 9번째 비트(CA8)에 의해 제어되도록 구성되어 있다. 즉 상기 각 메모리셀 어레이 블락들(10 내지 17)의 칼럼 선택라인 수, 즉 단위 페이지 길이는 256개이고, 두 개의 메모리셀 어레이 블락들이 이어져 하나의 페이지를 구성하므로 페이지 길이는 512개이다.
다시말해 상기 로우 어드레스의 9번째 비트(RA8)이 논리"로우"이고 상기 칼럼 어드레스의 9번째 비트(CA8)이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(10,14)가 선택되어 데이터가 출력되고, 연속적으로 다음에 상기 로우 어드레스의 9번째 비트(RA8)이 논리"로우"이고 상기 칼럼 어드레스의 9번째 비트(CA8)이 논리"하이"인 경우에는 상기 메모리셀 어레이 블락들(12,16)이 선택되어 데이터가 출력된다.
마찬가지로 상기 로우 어드레스의 9번째 비트(RA8)이 논리"하이"이고 상기 칼럼 어드레스의 9번째 비트(CA8)이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(11,15)가 선택되어 데이터가 출력되고, 연속적으로 다음에 상기 로우 어드레스의 9번째 비트(RA8)이 논리"하이"이고 상기 칼럼 어드레스의 9번째 비트(CA8)이 논리"하이"인 경우에는 상기 메모리셀 어레이 블락들(13,17)이 선택되어 데이터가 출력된다.
즉 상기 종래의 반도체 메모리장치에서는, 상기 메모리셀 어레이 블락(10)과 메모리셀 어레이 블락(12)가 이어져 하나의 페이지를 구성하고 상기 메모리셀 어레이 블락(11)과 메모리셀 어레이 블락(13)이 이어져 하나의 페이지를 구성한다. 또한 상기 메모리셀 어레이 블락(14)와 메모리셀 어레이 블락(16)이 이어져 하나의 페이지를 구성하고 상기 메모리셀 어레이 블락(15)와 메모리셀 어레이 블락(17)이 이어져 하나의 페이지를 구성한다. 따라서 두 개의 메모리셀 어레이 블락들이 이어져 하나의 페이지를 구성하므로 페이지 길이는 512개이다.
도 2는 도 1에 도시된 감지 증폭기들(S10, S11, S12, S13, S16, S17, S18, S19) 및 기입 구동기들(W10, W11, W12, W13, W16, W17, W18, W19)의 블락도이다. 여기에서 CA8은 상기 칼럼 어드레스의 9번째 비트를 나타내고 PIOSE는 감지 증폭기 인에이블 신호를 나타낸다. IOi/IOiB는 입출력라인 및 상보 입출력라인을 나타내고 DOi/DOiB는 데이터 출력라인 및 상보 데이터 출력라인을 나타낸다. PDT는 기입 구동기 인에이블 신호를 나타내고 DIi는 데이터 입력라인을 나타낸다.
도 3은 도 1에 도시된 감지 증폭기들 및 기입 구동기들중 에지부분의 감지 증폭기(S14,S15) 및 기입 구동기(W14,W15)의 블락도이다. 여기에서 PBLSi는 블락 선택신호를 나타낸다.
도 4는 도 3에 도시된 블락 선택신호를 발생하는 블락 제어부의 블락도이고, 여기에서 RA8은 상기 로우 어드레스의 9번째 비트를 나타낸다.
상술한 바와 같이 종래기술에 따른 반도체 메모리장치에서는 페이지 수 및 페이지 길이가 고정되어 있으므로, 상기 종래기술에 따른 반도체 메모리장치는 다양한 페이지 수 및 다양한 페이지 길이가 요구되는 응용분야에는 적용될 수 없는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 페이지 수 및 페이지 길이가 가변될 수 있는 반도체 메모리장치를 제공하는 데 있다.
도 1은 통상의 종래기술에 따른 반도체 메모리장치의 구조(Architecture)를 나타내는 블락도
도 2는 도 1에 도시된 감지 증폭기들 및 기입 구동기들의 블락도
도 3은 도 1에 도시된 감지 증폭기들 및 기입 구동기들중 에지부분의 감지 증폭기 및 기입 구동기의 블락도
도 4는 도 3에 도시된 블락 선택신호를 발생하는 블락 제어부의 블락도
도 5는 본 발명에 따른 반도체 메모리장치의 구조를 나타내는 블락도
도 6은 도 5에 도시된 감지 증폭기들 및 기입 구동기들의 블락도
도 7은 도 5에 도시된 페이지 제어회로의 블락도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 복수개의 메모리셀 어레이 블락들, 페이지 제어신호에 응답하여 상기 반도체 메모리장치의 페이지 수 및 페이지 길이를 가변시키기 위한 제어신호를 발생하는 페이지 제어회로, 및 상기 제어신호에 의해 제어되는 감지증폭 및 기입구동 회로를 구비하는 것을 특징으로 한다.
상기 페이지 제어회로는, 상기 페이지 제어신호에 응답하여, 상기 반도체 메모리장치의 외부로부터 입력되는 로우 어드레스 및 칼럼 어드레스를 제어하여 상기 페이지 수 및 페이지 길이를 가변시키기 위한 상기 제어신호를 발생한다. 상기 감지증폭 및 기입구동 회로는, 상기 제어신호에 응답하여, 상기 메모리셀 어레이 블락들중 선택되는 메모리셀 어레이 블락으로부터 출력되는 데이터를 감지증폭하여 출력하고 또는 상기 메모리셀 어레이 블락들중 선택되는 메모리셀 어레이 블락에 데이터를 기입한다.
바람직한 실시예에 따르면 상기 페이지 제어회로는, 어드레스 버퍼, 블락 제어부, 및 제어신호 발생부를 구비한다.
상기 어드레스 버퍼는 상기 페이지 제어신호에 응답하여 상기 로우 어드레스의 최상위 비트를 버퍼링하여 출력하거나 상기 최상위 비트를 무시(Don't Care)한다. 상기 블락 제어부는 상기 로우 어드레스의 상기 최상위 비트 및 다음 최상위 비트에 응답하여 블락 선택신호를 발생한다. 상기 제어신호 발생부는 상기 페이지 제어신호에 응답하여 상기 칼럼 어드레스의 최상위 비트 및 상기 블락 선택신호중 어느 하나를 선택하여 상기 제어신호로서 출력한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 5는 본 발명에 따른 반도체 메모리장치의 구조(Architecture)를 나타내는 블락도이다. 여기에서는 설명을 간략히 하기 위해 예로서 1메가 집적도의 디램이 도시되어 있으며 로우 어드레스의 비트수가 9이고 칼럼 어드레스의 비트 수도 9이며 대역폭(Bandwidth), 즉 데이터 버스 폭이 X4인 경우가 도시되어 있다.
도 5를 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 메모리 블락(501), 감지증폭 및 기입구동 회로(503), 페이지 제어회로(505), 4개의 멀티플렉서들(M20 내지 M23), 4개의 입력버퍼들(I20 내지 I23), 및 4개의 출력버퍼들(O20 내지 O23)을 구비한다.
상기 메모리 블락(501)은 8개의 메모리셀 어레이 블락들(20 내지 27)과 8개의 로우 디코더들(R20 내지 R27) 및 1개의 칼럼디코더(C20)을 포함하며, 상기 반도체 메모리장치의 외부로부터 입력되는 로우 어드레스(RA0 내지 RA9)에 의해 페이지 수가 결정되며 칼럼 어드레스(CA0 내지 CA8)에 의해 페이지 길이가 결정된다.
상기 메모리 블락(501)의 상기 각 메모리셀 어레이 블락들(20 내지 27)은 상기 로우 어드레스의 9번째 및 10번째 비트(RA8,RA9)에 의해 선택되도록 구성되어 있다. 즉 상기 RA8 및 RA9가 모두 논리"로우"인 경우에는, 즉 상기 RA8 및 RA9의 반전비트들(RA8B,RA9B)가 모두 논리"하이"인 경우에는 메모리셀 어레이 블락들(20,24)가 선택되고, 상기 RA8 및 RA9가 각각 논리"하이" 및 논리"로우"인 경우에는 메모리셀 어레이 블락들(21,25)가 선택된다. 또한 상기 RA8 및 RA9가 각각 논리"로우" 및 논리"하이"인 경우에는 메모리셀 어레이 블락들(22,26)이 선택되고, 상기 RA8 및 RA9가 모두 논리"하이"인 경우에는 메모리셀 어레이 블락들(23,27)이 선택된다. 상기와 같은 경우들에서는 상기 각 메모리셀 어레이 블락들(20 내지 27)의 워드라인들(미도시)는 상기 로우 어드레스의 1번째 내지 9번째 비트(RA0 내지 RA8)에 의해 선택된다.
한편 상기 RA9와 RA9B가 동일하게 됨으로써 무시(Don't Care)되고 상기 RA8이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(20,22,24,26)이 선택되고, 상기 RA9와 RA9B가 동일하게 됨으로써 무시(Don't Care)되고 상기 RA8이 논리"하이"인 경우에는 상기 메모리셀 어레이 블락들(21,23,25,27)이 선택된다. 이와 같은 경우들에서는 상기 각 메모리셀 어레이 블락들(20 내지 27)의 워드라인들(미도시)는 상기 로우 어드레스의 1번째 내지 8번째 비트(RA0 내지 RA7)에 의해 선택된다.
또한 상기 각 메모리셀 어레이 블락들(20 내지 27)의 칼럼 선택라인(미도시)는 상기 칼럼 어드레스의 1번째 내지 8번째 비트(CA0 내지 CA7)에 의해 선택된다.
특히 상기 페이지 제어회로(505)는 페이지 제어신호(PC)에 응답하여 상기 로우 어드레스의 10번째 비트(RA9)를 제어하고 또한 상기 페이지 수 및 페이지 길이를 가변시키기 위한 제어신호(PO)를 발생한다. 상기 감지증폭 및 기입구동 회로(503)은 10개의 감지 증폭기들(S20 내지 S29)와 10개의 기입 구동기들(W20 내지 W29)를 포함한다. 상기 감지증폭 및 기입구동 회로(503)은 상기 제어신호(PO)에 응답하여, 상기 메모리셀 어레이 블락들(20 내지 27)중 선택되는 메모리셀 어레이 블락으로부터 입출력라인(IOi, I=0 내지 9)를 통해 입력되는 데이터를 감지증폭하여 출력하고 상기 메모리셀 어레이 블락들(20 내지 27)중 선택되는 메모리셀 어레이 블락에 외부로부터 데이터 입력라인(DIi)(미도시)를 통해 입력되는 데이터를 기입한다. 상기 각 메모리셀 어레이 블락들(20 내지 27)에는 이웃하는 2개의 입출력라인을 통해 2개의 데이터가 입출력된다. 예컨데 상기 메모리셀 어레이 블락(22)에는 이웃하는 2개의 입출력라인(IO2,IO3)를 통해 2개의 데이터가 입출력된다.
상기 본 발명에 따른 반도체 메모리장치에서 페이지 수 및 페이지 길이가 가변되는 방법은 뒷 부분에서 상세히 설명하겠다.
도 6은 도 5에 도시된 감지 증폭기들 및 기입 구동기들의 블락도이다.
도 6을 참조하면, 상기 각 감지 증폭기들(601)은 대응되는 메모리셀 어레이 블락으로부터 상기 입출력라인 및 상보 입출력라인(IOi/IOiB)를 통해 입력되는 데이터를 감지증폭기 인에이블 신호(PIOSE) 및 상기 제어신호(PO)에 응답하여 감지증폭하여 데이터 출력라인 및 상보 데이터 출력라인(DOi/DOiB)로 출력한다. 상기 각 기입 구동기들(603)은 외부로부터 데이터 입력라인(DIi)를 통해 입력되는 데이터를 기입구동기 인에이블 신호(PDT) 및 상기 제어신호(PO)에 응답하여 상기 입출력라인 및 상보 입출력라인(IOi/IOiB)로 출력한다.
도 7은 도 5에 도시된 페이지 제어회로의 블락도이다.
도 7을 참조하면, 상기 페이지 제어회로는, 어드레스 버퍼(701), 블락 제어부(703), 및 제어신호 발생부(705)를 구비한다.
상기 어드레스 버퍼(701)은, 상기 페이지 제어신호(PC)에 응답하여, 외부로부터 입력되는 어드레스의 최상위 비트(A9)를 버퍼링하여 상기 로우 어드레스의 최상위 비트, 즉 10번째 비트(RA9) 및 이의 반전비트(RA9B)를 발생하거나 또는 상기 RA9와 RA9B를 논리"하이"로 동일하게 만들어 상기 RA9와 RA9B를 무시(Don't Care)시킨다. 다시말해 상기 페이지 제어신호(PC)가 논리"로우"인 경우에는, 상기 어드레스 버퍼(701)은 상기 RA9와 RA9B를 논리"하이"로 동일하게 만들어 상기 RA9와 RA9B를 무시(Don't Care)시킨다. 상기 페이지 제어신호(PC)가 논리"하이"인 경우에는, 상기 어드레스 버퍼(701)은 상기 어드레스의 최상위 비트(A9)를 버퍼링하여 상기 로우 어드레스의 최상위 비트(RA9) 및 이의 반전비트(RA9B)를 발생한다.
상기 블락 제어부(703)은, 상기 로우 어드레스의 최상위 비트, 즉 10번째 비트(RA9)와 다음 최상위 비트, 즉 9번째 비트(RA8)에 응답하여 블락 선택신호(PBLSi)를 발생한다.
상기 제어신호 발생부(705)는 상기 페이지 제어신호(PC)에 응답하여 상기 칼럼 어드레스의 최상위 비트, 즉 9번째 비트(CA8) 및 상기 블락 선택신호(PBLSi)중 어느 하나를 선택하여 상기 제어신호(PO)로서 출력한다. 다시말해 상기 페이지 제어신호(PC)가 논리"로우"인 경우에는, 상기 제어신호 발생부(705)는 상기 칼럼 어드레스의 9번째 비트(CA8)을 상기 제어신호(PO)로서 출력한다. 상기 페이지 제어신호(PC)가 논리"하이"인 경우에는, 상기 제어신호 발생부(705)는 상기 블락 선택신호(PBLSi)를 상기 제어신호(PO)로서 출력한다.
이하 상기 본 발명에 따른 반도체 메모리장치에서 페이지 수 및 페이지 길이가 가변되는 방법을 상세히 설명하겠다.
먼저 상기 페이지 제어신호(PC)가 논리"로우"인 경우에는, 상기 어드레스 버퍼(701)이 상기 RA9와 RA9B를 논리"하이"로 동일하게 만들어 상기 RA9와 RA9B를 무시(Don't Care)시킨다. 이때 상기 로우 어드레스의 9번째 비트(RA8)이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(20,22,24,26)이 선택된다. 또한 상기 제어신호 발생부(705)가 상기 칼럼 어드레스의 9번째 비트(CA8)을 상기 제어신호(PO)로서 출력한다. 이때 예컨데 상기 CA8이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(20,22,24,26)중 메모리셀 어레이 블락들(20,24)가 선택되고 상기 CA8이 논리"하이"인 경우에는 메모리셀 어레이 블락들(22,26)이 선택된다.
다시말해 상기 PC가 논리"로우"이고 상기 RA8이 논리"로우"이며 상기 CA8이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(20,24)가 선택되어 상기 감지증폭 및 기입구동 회로(503)을 통해 독출동작 또는 기입동작이 수행되고, 다음에 연속하여 상기 CA8이 논리"하이"가 되면 상기 메모리셀 어레이 블락들(22,26)이 선택되어 상기 감지증폭 및 기입구동 회로(503)을 통해 독출동작 또는 기입동작이 수행된다.
또한 상기와 동일한 동작에 따라서, 상기 PC가 논리"로우"이고 상기 RA8이 논리"하이"이며 상기 CA8이 논리"로우"인 경우에는 상기 메모리셀 어레이 블락들(21,25)가 선택되어 상기 감지증폭 및 기입구동 회로(503)을 통해 독출동작 또는 기입동작이 수행되고, 다음에 연속하여 상기 CA8이 논리"하이"가 되면 상기 메모리셀 어레이 블락들(23,27)이 선택되어 상기 감지증폭 및 기입구동 회로(503)을 통해 독출동작 또는 기입동작이 수행된다.
즉 상기 본 발명에 따른 반도체 메모리장치에서는, 상기 PC가 논리"로우"인 경우에는 상기 메모리셀 어레이 블락(20)과 메모리셀 어레이 블락(22)가 이어져 하나의 페이지를 구성하고 상기 메모리셀 어레이 블락(21)과 메모리셀 어레이 블락(23)이 이어져 하나의 페이지를 구성한다. 또한 상기 메모리셀 어레이 블락(24)와 메모리셀 어레이 블락(26)이 이어져 하나의 페이지를 구성하고 상기 메모리셀 어레이 블락(25)와 메모리셀 어레이 블락(27)이 이어져 하나의 페이지를 구성한다.
따라서 상기 PC가 논리"로우"인 경우에는, 페이지 수는 상기 로우 어드레스의 1번째 내지 8번째 비트(RA0 내지 RA7)에 의해 선택될 수 있는 상기 각 메모리셀 어레이 블락들(20 내지 27)의 워드라인들의 수, 즉 256개이다. 또한 두 개의 메모리셀 어레이 블락들이 이어져 하나의 페이지를 구성하므로, 페이지 길이는 상기 칼럼 어드레스의 1번째 내지 9번째 비트(CA0 내지 CA8)에 의해 선택될 수 있는 상기 칼럼 선택라인들의 수, 즉 512개이다.
한편 상기 페이지 제어신호(PC)가 논리"하이"인 경우에는, 상기 어드레스 버퍼(701)이 상기 로우 어드레스의 최상위 비트(RA9) 및 이의 반전비트(RA9B)를 정상적으로 발생한다. 또한 상기 제어신호 발생부(705)가 상기 블락 선택신호(PBLSi)를 상기 제어신호(PO)로서 출력한다. 이때 상기 RA8 및 RA9가 모두 논리"로우"인 경우에는, 즉 상기 RA8 및 RA9의 반전비트들(RA8B,RA9B)가 모두 논리"하이"인 경우에는 메모리셀 어레이 블락들(20,24)가 선택되고, 상기 RA8 및 RA9가 각각 논리"하이" 및 논리"로우"인 경우에는 메모리셀 어레이 블락들(21,25)가 선택된다. 또한 상기 RA8 및 RA9가 각각 논리"로우" 및 논리"하이"인 경우에는 메모리셀 어레이 블락들(22,26)이 선택되고, 상기 RA8 및 RA9가 모두 논리"하이"인 경우에는 메모리셀 어레이 블락들(23,27)이 선택된다.
다시말해 상기 PC가 논리"하이"인 경우에는 상기 메모리셀 어레이 블락들(20 내지 23) 또는 상기 메모리셀 어레이 블락들(24 내지 27)이 상기 CA8에 무관하게 개별적으로 선택되어 상기 감지증폭 및 기입구동 회로(503)을 통해 독출동작 또는 기입동작이 수행된다.
즉 상기 본 발명에 따른 반도체 메모리장치에서는, 상기 PC가 논리"하이"인 경우에는 상기 메모리셀 어레이 블락들(20 내지 27)이 각각 독립적인 하나의 페이지를 구성한다.
따라서 상기 PC가 논리"하이"인 경우에는, 페이지 수는 상기 로우 어드레스의 1번째 내지 9번째 비트(RA0 내지 RA8)에 의해 선택될 수 있는 상기 각 메모리셀 어레이 블락들(20 내지 27)의 워드라인들의 수, 즉 512개이다. 또한 상기 메모리셀 어레이 블락들(20 내지 27)이 각각 독립적인 하나의 페이지를 구성하므로, 페이지 길이는 상기 칼럼 어드레스의 1번째 내지 8번째 비트(CA0 내지 CA7)에 의해 선택될 수 있는 상기 칼럼 선택라인들의 수, 즉 256개이다.
결론적으로 상술한 본 발명에 따른 반도체 메모리장치에서는, 상기 페이지 제어신호(PC)에 의해 페이지 수 및 페이지 길이가 가변될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치는, 페이지 수 및 페이지 길이를 가변시킬 수 있으므로, 다양한 페이지 수 및 다양한 페이지 길이가 요구되는 여러 응용분야에 적절히 적용될 수 있는 장점이 있다.

Claims (3)

  1. 외부로부터 입력되는 로우 어드레스에 의해 페이지 수가 결정되고 칼럼 어드레스에 의해 페이지 길이가 결정되는 반도체 메모리장치에 있어서,
    복수개의 메모리셀 어레이 블락들;
    페이지 제어신호에 응답하여, 상기 로우 어드레스 및 상기 칼럼 어드레스를 제어하여 상기 페이지 수 및 페이지 길이를 가변시키기 위한 제어신호를 발생하는 페이지 제어회로; 및
    상기 제어신호에 응답하여, 상기 메모리셀 어레이 블락들중 선택되는 메모리셀 어레이 블락으로부터 출력되는 데이터를 감지증폭하여 출력하고 또는 상기 메모리셀 어레이 블락들중 선택되는 메모리셀 어레이 블락에 데이터를 기입하는 감지증폭 및 기입구동 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 페이지 제어회로는,
    상기 페이지 제어신호에 응답하여 상기 로우 어드레스의 최상위 비트를 버퍼링하여 출력하거나 상기 최상위 비트를 무시(Don't Care)하는 어드레스 버퍼;
    상기 로우 어드레스의 상기 최상위 비트 및 다음 최상위 비트에 응답하여 블락 선택신호를 발생하는 블락 제어부; 및
    상기 페이지 제어신호에 응답하여 상기 칼럼 어드레스의 최상위 비트 및 상기 블락 선택신호중 어느 하나를 선택하여 상기 제어신호로서 출력하는 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 외부로부터 입력되는 로우 어드레스에 의해 페이지 수가 결정되고 칼럼 어드레스에 의해 페이지 길이가 결정되는 반도체 메모리장치에 있어서,
    상기 로우 어드레스의 최상위 비트 및 다음 최상위 비트에 의해 각각 선택되는 복수개의 메모리셀 어레이 블락;
    페이지 제어신호에 응답하여 상기 로우 어드레스의 최상위 비트를 버퍼링하여 출력하거나 상기 최상위 비트를 무시(Don't Care)하는 어드레스 버퍼;
    상기 로우 어드레스의 최상위 비트 및 다음 최상위 비트에 응답하여 블락 선택신호를 발생하는 블락 제어회로;
    상기 페이지 제어신호에 응답하여 상기 칼럼 어드레스의 최상위 비트 및 상기 블락 선택신호중 어느 하나를 선택하여 제어신호로서 출력하는 페이지 제어회로;
    상기 제어신호에 응답하여, 상기 복수개의 메모리셀 어레이 블락중 선택되는 메모리셀 어레이 블락으로부터 데이터를 받아 감지증폭하여 출력하는 감지 증폭부; 및
    상기 제어신호에 응답하여, 상기 복수개의 메모리셀 어레이 블락중 선택되는 메모리셀 어레이 블락에 데이터를 기입하는 기입 구동부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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