KR102400382B1

KR102400382B1 - 반도체 dram 셀 구조 및 그 제조 방법

Info

Publication number: KR102400382B1
Application number: KR1020200118173A
Authority: KR
Inventors: 차오-춘 루
Original assignee: 에트론 테크놀로지, 아이엔씨.
Priority date: 2020-09-15
Filing date: 2020-09-15
Publication date: 2022-05-19
Also published as: KR20220036049A

Abstract

본 발명은 커패시터에 커플링된 비대칭 트랜지스터를 포함하는 DRAM 셀을 개시한다. 비대칭 트랜지스터는 아이솔레이터 영역으로부터 위쪽으로 연장되는 드레인 영역; 게이트 유전체 또는 아이솔레이터로부터 위쪽으로 연장되는 게이트 영역; 격리 층의 제1 부분으로부터 위쪽으로 연장되는 비대칭 트랜지스터의 소스 영역을 포함한다. 드레인 영역, 게이트 영역, 및 소스 영역의 위쪽 연장 방향은 원래의 실리콘 표면에 대해 수직이거나 실질적으로 수직이다. 더욱이, 커패시터는 부분적으로 오목하게 형성되고 격리 층은 오목부 내에 위치한다. 커패시터는 격리 층의 제2 부분으로부터 위쪽으로 연장된다. 커패시터 전극의 직립 부분, 절연 층의 제3 부분, 및 카운터 전극의 위쪽 연장 방향방향의 실리콘 표면에 대해 수직이거나 실질적으로 수직이다.

Description

반도체 DRAM 셀 구조 및 그 제조 방법{Semiconductor dram Cell Structure and Manufacture Method Thereof}

본 발명은 DRAM에 관한 것으로, 특히 병렬로 셀프 정렬된 세 개의 단자를 갖는 트랜지스터를 가지며 누설이 적은 커패시터를 갖는 DRAM 셀에 관한 것이다.

이 출원은 2019년 3월 27일에 출원된 미국 가출원 번호 62/824,315, 2019년 3월 15일에 출원된 미국 가출원 번호 62/818,753, 및 2019년 4월 3일에 출원된 미국 가출원 번호 62/828,485의 우선권을 주장하며, 그 내용은 여기에 참조로서 병합된다.

마이크로일렉트로닉스(microelectronics) 시스템을 만들기 위해, 논리(또는 SOC(System on Chip)) 기능과 메모리(SRAM, DRAM, Flash NAND/NOR 등) 기능이, 하나의 실리콘 다이(silicon die) 상에 또는 개별 칩의 조합으로, 효과적이고 효율적인 실행을 위해 결합될 필요가 있다. 가장 어려운 과제 중 하나는 논리 회로와 DRAM간에 대량의 데이터를 전송하는 방법이다. DRAM에 의해 제공되는 데이터 속도가 논리 회로가 요구하는 대역폭을 따라 잡을 수 없다는 것을 의미하는 "DRAM Wall"이 있다. 로직 회로의 프로세스, 트랜지스터, 및 상호 연결 시스템이 DRAM의 스케일링보다 훨씬 빠르게 스케일링됨에 따라 어려움이 증가하고 있다. 예를 들어, 트랜지스터를 갖춘 각 세대의 논리 회로 기술의 프로세스 노드는 7nm에서 5nm에 접근하는 반면, DRAM 처리 노드는 20nm에서 15nm로 훨씬 더 느리게 진행되고 있다. 그 결과, 많은 문제들이 - 예를 들어, 너무 많은 인터페이스, 전력 및 열 손실, 소음과 관련된 - 심하게 증가하고 해결방안이 부족하다.

그러므로, 논리 소자/회로와 DRAM 셀/회로를 밀접하고 최적으로 동기화하는 효과적인 DRAM 셀을 제공할 필요가 있다.

여기에 설명된 발명은 로직 기술 마이그레이션(logic technology migration)이 무어의 법칙 요구를 따르는 것처럼, 논리 회로와 DRAM 사이의 DRAM 마이그레이션 경로를 훨씬 쉽고 빠르게 가속화하는 효과적인 DRAM 셀을 생성하는 것이다. 발명은 또한 로직 및 DRAM 모두에 대한 기술/칩 마이그레이션 비용을 감소시킨다.

발명의 한 가지 목적은, 실리콘 표면으로부터 위쪽 및 아래쪽으로 연장되는 제1 전도성 영역, 실리콘 표면 위에 있으면서 실리콘 표면으로부터 위쪽으로 연장되는 게이트 구조, 실리콘 표면으로부터 위쪽 및 아래쪽으로 연장되는 제2 전도성 영역, 게이트 구조의 아래에 있으면서 제1 전도성 영역 및 제2 전도성 영역과 접촉하는 채널 영역, 실리콘 표면의 아래에 형성된 오목부, 오목부 내에 위치하는 격리 층 - 여기서 격리 층은 오목부의 제1 측벽을 덮으면서 오목부의 바닥벽으로부터 위쪽으로 연장되는 제1 부분과, 오목부의 바닥면을 덮는 제2 부분을 포함함 -, 및 실리콘 표면에서 위쪽으로 그리고 실리콘 표면에서 격리 층의 제2 부분으로 아래쪽으로 연장되는 커패시터를 포함하는 DRAM 셀 구조를 제공하는 것이다. 제1 전도성 영역, 게이트 구조, 및 제2 전도성 영역의 위쪽 연장 방향은 실리콘 표면에 대해 수직이거나 실질적으로 수직이다.

발명의 일 측면에 따르면, 커패시터는 제2 전도성 영역과 접촉하는 연결 부분 및 격리 층의 제2 부분으로부터 위쪽으로 연장되는 직립 부분을 포함하는 제1 전극, 격리 층의 제2 부분으로부터 위쪽으로 연장되는 제3 부분 및 격리 층의 제2 부분을 덮는 제4 부분을 포함하는 절연 층, 및 절연 층의 제4 부분으로부터 위쪽으로 연장되는 제2 전극을 포함한다. 여기서, 절연 층은 제1 전극과 제2 전극 사이에 위치하고, 제1 전극의 직립 부분의 직립 부분, 절연 층의 제3 부분, 및 제2 전극의 위쪽 연장 방향은 실리콘 표면에 대해 수직이거나 실질적으로 수직이다. 더욱이, DRAM 셀 구조는 제1 전극의 직립 부분과 격리 층의 제1 부분 사이에 아이솔레이터(isolator)를 더 포함하고, 여기서 아이솔레이터의 상부 표면은 제2 전도성 영역의 상부 표면보다 더 낮고, 제1 전극의 연결 부분은 아이솔레이터의 상부 표면을 덮는다.

발명의 다른 측면에 따르면, 절연 층은 제1 전극의 연결 부분과 접촉하는 제5 부분을 더 포함하고, 여기서 절연 층의 제5 부분, 제1 전극의 연결 부분, 및 제2 전극의 상부 표면들은, 게이트 구조의 상부 표면보다 더 낮지 않다. 게다가, 절연 층의 제5 부분, 제1 전극의 연결 부분, 및 제2 전극의 상부 표면들은 수평면(horizontal plane)을 따라 정렬된다.

발명의 다른 측면에 따르면, 제1 전도성 영역 및 제2 전도성 영역의 상부 표면들은 게이트 구조의 상부 표면보다 더 낮거나 또는 더 낮지 않다. 또한, 제1 전도성 영역 및 제2 전도성 영역의 상부 표면들은 수평면을 따라 정렬된다.

발명의 또 다른 측면에 따르면, 제1 전도성 영역의 상부 표면은 실리콘 표면보다 더 높고, 제1 전도성 영역은 실리콘 표면으로부터 제1 아이솔레이터 영역까지 아래쪽으로 연장된다. 더욱이, 제1 전도성 영역은 하부 부분과 하부 부분 위에 수직으로 적층된 상부 부분을 포함하고, 하부 부분은 채널 영역 및 제1 아이솔레이터 영역과 접촉한다.

발명의 다른 측면에 따르면, 제2 전도성 영역의 상부 표면은 실리콘 표면보다 더 높고, 제2 전도성 영역은 실리콘 표면으로부터 격리 층의 제1 부분까지 아래쪽으로 연장된다. 그리고, 제2 전도성 영역은 하부 부분과 하부 부분 위에 수직으로 적층된 상부 부분을 포함하고, 하부 부분은 채널 영역 및 격리 층의 제1 부분과 접촉한다.

발명의 다른 측면에 따르면, 제1 전도성 영역의 형상 또는 크기는 제2 전도성 영역의 형상 또는 크기와 서로 다르다. 발명의 다른 측면에 따르면, DRAM 셀 구조는 실리콘 표면 위에 있으면서 게이트 구조의 적어도 두 개의 측벽을 덮는 스페이서(spacer)를 더 포함하고, 여기서 제1 전도성 영역 및 제2 전도성 영역은 스페이서와 접촉한다.

발명의 또 다른 측면에 따르면, DRAM 셀 구조는 제2 전도성 영역의 하부 부분으로부터 그리고 격리 층의 제1 부분으로부터 유래된 아이솔레이터를 더 포함한다. 그리고, 아이솔레이터는 산화물 재료를 포함하고, 격리 층은 산화물 재료를 포함하고, 제2 전도성 영역은 실리콘 재료를 포함한다.

본 발명의 이러한 목적과 다른 목적은 다양한 그림 및 도면 내에 도시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.

도 1a 및 1b는 각각 제안된 새로운 DRAM 셀 구조의 단면도를 도시한다.
도 2a는 트랜지스터 게이트를 사용한 제1 처리 단계에 따르는 단면도를 도시한다.
도 2b는 드레인 영역 상의 아이솔레이터를 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 3a는 드레인 영역에서 오목부를 만들기 위한 식각 단계 및 오목부 내부에 격리 층의 형성 단계에 따르는 단면도를 도시한다.
도 4a는 도 3a에 따른 오목부 내부의 격리 층 위에 실리콘 층의 형성 단계에 따르는 단면도를 도시한다.
도 4b는 수직 드레인 영역(VTD)의 형성 단계에 따르는 단면도를 도시한다.
도 5a는 평평한 실리콘 표면의 형성 단계에 따르는 단면도를 도시한다.
도 5b는 이어지는 커패시터 형성을 위한 포토 리소그래피 패터닝 단계에 따르는 단면도를 도시한다.
도 6a는 커패시터 영역 내의 재료를 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 6b는 커패시터 영역에 오목부를 만들기 위한 식각 단계에 따르는 단면도를 도시한다.
도 7은 커패시터 영역에서 오목부의 네 개의 측벽 및 바닥면을 둘러싸는 산화물 층의 형성 단계에 따르는 단면도를 도시한다.
도 8은 설계된 높이로 커패시터 영역에서의 오목부 내에 SOG 층을 채우기 위한 형성 단계에 따르는 단면도를 도시한다.
도 9는 커패시터 영역에서 오목부의 상부 상의 노출된 산화물 층을 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 10은 수직 소스 영역(VTS)의 형성 단계에 따르는 단면도를 도시한다.
도 11은 커패시터 영역에서의 오목부로부터 SOG 재료를 제거하기 위한 단계에 따르는 단면도를 도시한다.
도 12a는 본 발명의 제2 실시예에 따른 커패시터 영역에서 오목부의 네 개의 측벽 및 바닥면을 둘러싸는 산화물 층 및 VTS를 랩핑하도록 산화물 층을 성장시키기 위한 형성 단계에 따르는 단면도를 도시한다.
도 12b는 본 발명의 제1 실시예에 따른 커패시터 영역에서 오목부의 네 개의 측벽 및 바닥면을 둘러싸는 산화물 층 및 VTS를 랩핑하는 질화물 층을 증착하기 위한 형성 단계에 따르는 단면도를 도시한다.
도 13a는 도 12a에 따른 VTS의 상부 실리콘 영역을 노출시키기 위한 식각 단계에 따르는 단면도를 도시한다.
도 13b는 도 12b에 따른 커패시터 영역에서 오목부의 네 개의 측벽을 둘러싸는 질화물 스페이서를 남기기 위한 식각 단계에 따르는 단면도를 도시한다.
도 14a는 도 13a에 따른 상부 노출된 VTS 영역 상에 연결을 갖는 금속층의 형성 단계에 따르는 단면도를 도시한다.
도 14b는 도 13b에 따른 상부 노출된 VTS 영역 상에 연결을 갖는 금속층의 형성 단계에 따르는 단면도를 도시한다. 13B.
도 15는 측벽 상에 네 개의 필러를 형성하지만 커패시터 영역에서 오목부의 바닥에 이들 필러의 연결이 없는 금속 에치백 단계에 따르는 단면도를 도시한다.
도 16은 커패시터 영역에서 오목부 내에 SOG 재료를 채우기 위한 형성 단계에 따르는 단면도를 도시한다.
도 17은 카운터 전극 플레이트 영역의 이어지는 형성을 위해 SOG 필러의 상부 부분을 제거하기 위한 식각 단계에 따르는 단면도를 도시한다.
도 18은 잘 정의된 카운터 전극 플레이트 영역의 보다 완전한 식각 단계에 따르는 단면도를 도시한다.
도 19는 커패시터 영역에서의 오목부 내의 SOG 필러를 제거한 후 고-유전율 유전 절연체를 채우기 위한 형성 단계에 따르는 단면도를 도시한다.
도 20은 금속 상호 접속을 위한 형성 단계에 따르는 단면도를 도시한다.
도 21a는 대부분의 구성 요소에 대한 추가 설명과 함께 도 1a의 DRAM 셀 구조의 단면도를 도시한다.
도 21b는 대부분의 구성 요소에 대한 추가 설명과 함께 도 1b의 DRAM 셀 구조의 단면도를 도시한다.

개시된 장치 및 방법의 아래에서 설명되는 실시예의 상세한 설명은 도면을 참조하여 제한이 아니라 실례로서 여기에 제시된다. 특정 실시예가 상세하게 도시되고 설명되었지만, 다양한 변경 및 수정이 첨부된 청구항의 범위를 벗어나지 않고서 이루어질 수 있음이 이해되어야 한다. 본 발명의 범위는 구성 요소의 개수, 구성 요소의 재료, 구성 요소의 형상, 구성 요소의 상대적인 배열 등에 결코 제한되지 않으며, 본 발명의 실시예의 일 예시로서 간단히 개시된다.

두 개의 발명된 DRAM 셀 구조를 보이는 도 1a 및 도 1b를 참조하여, 새로운 잘 설계된 실리콘 집적 회로 처리 방법에 의한 발명된 DRAM 셀 구조(WU 셀이라고 명명됨)가 소개된다. 이 WU 셀 구조는, 인접한 셀 트랜지스터(4)와 공유되는 비트 라인 접촉부(bit-line contact)(3)으로서 사용되는 드레인 영역(2) 및 이웃 셀 커패시터(10)와 공유되는 카운터 전극(counter-electrode)(9)으로부터의 고-유전율(high-k) 절연체(8)의 층으로 스토리지 전극 필러(storage-electrode pillar)(7)를 가진, 커패시터(6)와 연결된 소스 영역(5)이 있는 트랜지스터(Q1)를 가진다. 도체 라인(11)(금속, n+ 도핑된 폴리실리콘, 폴리사이드 등일 수 있음)은 드레인 영역(2)의 접촉부(3)의 개방 전도성 영역에 연결된다. 일 실시예에서, 드레인 영역은 아이솔레이터 영역(32)으로부터 위쪽으로 연장되는 수직 드레인 영역이고 아이솔레이터 영역(32)의 상부는 실리콘 표면(12)보다 더 낮다. 소스 영역(5)은 격리 층(71)으로부터 위쪽으로 연장되는 수직 소스 영역이고, 격리 층(71)의 상부는 실리콘 표면(12)보다 더 낮다. 더욱이, 트랜지스터(Q1)의 게이트 영역(1)도 게이트 유전 절연체(gate dielectric insulator)(13)로부터 위쪽으로 연장되고 게이트 영역(1)은 일종의 수직 게이트이다. 스토리지 전극 필러(7)는 격리 층(71)으로부터 위쪽으로 연장되는 수직 부분(vertical portion)을 갖고, 카운터 전극(9)은 고-유전율 절연체(8)로부터 위쪽으로 연장되는 수직 카운터 전극이다. 고-유전율 절연체(8)는 또한 격리 층(71)으로부터 위쪽으로 연장되는 수직 부분을 포함한다. 실리콘 표면은 트랜지스터가 평면형 트랜지스터(planar transistor)일 때 실리콘 기판 표면일 수 있고, 또는 새로운 트랜지스터가 FinFET 또는 삼중 게이트(tri-gate) 트랜지스터일 때, 핀 구조(fin structure)의 상부 표면일 수 있다.

그러므로, 게이트/드레인/소스 영역의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 실질적으로 수직이다. 스토리지 전극 필러(7)/고-유전율 절연체(8)의 수직 부분의 위쪽 연장 방향도 또한 실리콘 표면(12)에 대해 수직 또는 실질적으로 수직이다. 더욱이, 카운터 전극(9)의 위쪽 연장 방향은 또한 실리콘 표면(12)에 대해 수직 또는 실질적으로 수직이다. WU 셀의 지오메트리(geometry)는, (1) 수직 드레인 영역(2), (2) 수직 게이트 영역(1)(FINFET, 삼중 게이트, 평면 트랜지스터 등이 될 수 있음), (3) 수직 부분이 있는 커패시터 스토리지 전극(7)(4)과 연결된 수직 소스 영역(5), (5) 수직 부분이 있는 고-유전율 유전체층 또는 절연체(8), 및 (6) 수직 카운터 전극 플레이트(9)의 고유한 특징으로 보여진 대로 구성된다. 수직 드레인 부분(2), 수직 게이트 영역(1), 수직 소스 영역(5), 커패시터 스토리지 전극(7)의 수직 부분, 고-유전율 유전체층 또는 절연체(8)의 수직 부분, 및 수직 카운터 전극 플레이트(9)는 평행하거나 실질적으로 평행하다.

결과적으로, WU 셀의 전체 크기는 이러한 고유한 구조 혁신으로 인해 압착될 수 있고, 셀 크기는 이러한 수직 구조 사이에서 사용되는 다수의 셀프 정렬(self-alignment) 기술에 의해 특히 압축되어, 매우 작은 폼 팩터(form-factor)를 갖는 1T1C 메모리 셀이 될 수 있다. 더욱이, 드레인(2), 게이트(1), 소스(5), 및 카운터 전극 플레이트(9)와 같은 이 WU 셀의 필수적으로 연결된 영역이 모두 원래의 실리콘 표면(12)보다 높게 올라가 있기 때문에, 이러한 접촉 영역을 연결하는 데 사용되는, 의 훨씬 더 콤팩트한 피치(pitch)(선폭(line width) + 공간) 규칙의 필수 상호 연결(necessary interconnection)(금속 회선(metal line) 등)이 더 평평한(flatter) 표면 토포그래피(topography)로 인해 달성될 수 있다.

이 WU 셀을 만드는 방법에 관한 일 실시예는 아래에서 설명된다(예를 들어, FinFET/삼중 게이트 트랜지스터와 같은, 핀 구조 트랜지스터는 이어지는 프로세스에 사용되는 것으로 가정되지만 평면 트랜지스터 등과 같은 다른 유형의 트랜지스터도 마찬가지로 사용될 수 있다).

(a) p형 실리콘 웨이퍼 기판(트리플 웰(triple-well) 또는 트윈 웰(twin-well) 구조 등의 p웰(p-well)일 수 있음) 위에 산화물(Oxide)-1 층을 성장시킨다. 이후 질화물(Nitride)-1의 층을 증착한다. 이후, 만들어질 장래의 트랜지스터를 배치하기 위한 활성 영역을 정의하기 위해 포토 리소그래피(photolithography) 방법을 사용한다. 이러한 활성 영역의 외부에서, 실리콘 재료는 식각되어 나가고 열 성장된 산화물-2 영역(20)(또는 증착된 산화물 등)을 사용하여 그 표면이 실리콘 표면 아래에 약 25 내지 30nm인 얕은 트렌치 격리(shallow trench isolation, STI)를 형성하며, STI 두께는 실리콘 기판 내로 깊게 별개로 500-2000nm가 될 수 있다. 도 2a는 그 결과 - 게이트 영역(21), 게이트 유전체(gate-dielectric)로서 아래에 있는 산화물-3 층(22), 게이트 구조(21)의 상부의 위에 있는 Cap-1 층(23)(질화물-4 층(232)/산화물-4 층(231) 포함), 및 게이트 영역(21)을 둘러싸는 스페이서(24)(질화물-5 층(242)/산화물-5 층(241) 포함) - 를 보인다. 스페이서의 재료는 질화물, 또는 산화물, 또는 저유전상수 재료(low dielectric constant material)(k<3과 같은), 또는 이들의 임의의 조합일 수 있다. 절연 영역(예를 들어, FinFET 또는 평면 트랜지스터 각각의 STI)은 잘 알려진 일반적인 처리 방법에 따라 형성되어 있다. 그 다음, 도 2b에 보여진 대로, 드레인 영역을 위해 절연체(게이트 유전체(22)를 포함함)를 제거하기 위한 포토 리소그래피 프로세스 및 이방성(anisotropic) 식각 프로세스을 사용한다.

(b) 이방성 식각 방법을 사용하여 활성 영역 내에서 노출된 실리콘 재료를 파내어 오목면(concave)-1 영역(31)을 형성하고, 이러한 오목면-1 영역(31)의 깊이는, 25nm 또는 30nm 깊이로서, STI(20)(실리콘 표면에서 약 20nm 깊이)의 표면보다 더 깊을 수 있다. 그 다음, 두꺼운 산화물-6 층(32)을 증착하여 오목면-1 영역(31)을 채우고, 도 3a에 보여진 대로, 산화물-6 층(32)의 일부가 오목면-1 영역(31) 내부에 남는 것을 보장하기 위해 에치백(etch-back) 기술을 사용한다. 남아 있는 산화물-6 층(32)의 상부는 실리콘 표면(12)보다 더 낮고, 남아 있는 산화물-6 층(32)은 아이솔레이터 영역(isolator region)이다.

(c) 그 다음, 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 또는 원자 층 증착(atomic Layer Deposition, ALD) 기술이, 오목면-1 영역(31) 내부의 산화물-6 층(32) 위의 실리콘 함유 재료(silicon containing material)(41)(실리콘, SiC, 또는 SiGe와 같은)의 층을 달성하기 위한 단결정 시드(single-crystalline seeds)로서 오목면-1 영역(31)의 측벽 상에 노출된 실리콘으로부터 성장시키기 위해 사용된다(도 4a). 이 SEG 또는 ALD 프로세스는, 도 4b에 보여진 대로, 수직으로 형성된 드레인 영역(42) 내에서 증가하는 높이 및 일부 제어된 도핑 농도로 계속될 수 있다. 이러한 수직 드레인 영역(42)은 수직 티어링 드레인(Vertical Tiering Drain, VTD)이라고 명명될 수 있다.

(d) 그 다음, 산화물-7 층(51)이 증착되고, 이후, 도 5a에 보여진 대로, 평평한 실리콘 표면이 달성되는 것(원래의 실리콘 표면(12)과 대조적으로 기준 표면(52)이라고 함)을 보장하기 위해 에치백된다. 그 다음, 도 5b에 보여진 대로, 포토 리소그래피가, 이어지는 커패시터 포메이션(formation)을 위한 포토 레지스트(53)의 패턴을 생성하기 위해 실행된다.

(e) 도 6a는, 이후, 산화물-7 층(51)의 일부가 커패시터 영역 내에서 제거되고, 질화물-5 층(242)의 일부 및 산화물-3 층(22)의 일부가 또한 제거되는 것을 보인다. 그 다음, 이방성 식각 방법이, 도 6b에 보여진 대로, 장래 형성되는 커패시터의 한 부분으로서 사용될 다른 오목면-2 영역(61)을 생성하기 위해 사용된다.

(f) 더 나아가, 포토 레지스트(53)를 벗겨 내고 오목면-2 영역(61)의 측면과 바닥면을 둘러싸는 산화물-8 격리 층(isolating layer)(71)을 형성하고(이는 얇은 산화물-8 층(71)의 열 성장 방법 또는 고밀도 산화물-8 층(71)을 증착하여 수행될 수 있음), 이후, SOG(Spin on Glass) 재료를 사용하여 그 위에 있는 산화물-8의 네 개의 측벽과 바닥면 모두를 보호하고, 다른 기술을 사용하여 도 7에 도시된 산화물-8 격리 층(71) 구조를 갖는 오목면-2 영역(61)을 생성하기 위해 SOG를 제거한다.

(g) 그 다음, 두꺼운 SOG 층(80)을 증착하고 에치백 기술을 사용하여 도 8에 묘사된 대로, 설계된 높이로 오목면-2 영역(61)을 채우는 SOG 재료(80)를 원래의 실리콘 표면(12)보다 더 낮게 되도록 남겨둔다. 더 나아가, 오목면-2 영역(61)의 가장자리의 상부에 노출된 산화물-8 층(71)을 제거하지만 SOG 정의 표면 수준(SOG defined surface level)의 높이보다 더 깊지 않게 보장할 수 있도록 식각(이방성 또는 등방성 방식일 수 있음) 방법을 사용한다. 도 9에 보여진 대로, 오목면-2 영역(61)의 상부 측벽 상에 노출된 실리콘(91)이 있다.

(h) 그 다음, 노출된 실리콘(91)을 단결정 시딩(single-crystalline seeding) 구역으로 사용함으로써, 트랜지스터의 소스 에지에 나란한 수직 소스 영역이 SEG 또는 ALD 기술에 의해 일부 선택적 도핑 농도로 성장될 수 있다. 성장된 소스 영역은, 폴리실리콘, SiC, 또는 SiGe와 같은, 실리콘 접촉 재료(silicon contacting material)일 수 있다. 이 수직 소스 영역(92)은 VTS(Vertical Tiering Source)로 명명되고, 이는 단지 가볍게 도핑될 수 있거나, 또는 보다 정교한 요구 및 설계에 대해, 이 수직 소스 필러(vertical source pillar) 영역(92)은 다양한 도핑 농도 프로파일을 가질 수 있다). 필요하다면, 그 다음, 매우 짧은 시간 간격의 레이저 어닐링(laser annealing) 방법(또는 빠른 열적 어닐링(thermal annealing) 또는 기타 재결정(re-crystallization) 기술)이 사용되고 SEG(또는 ALD) 소스 영역(92)/드레인 영역(42)(도 10)을 포함하는 수직 확산 구역(diffusion area)의 높은 재료 품질을 달성 하기 위해 웨이퍼에 적용될 수 있다. 도 11은 SOG 재료가 오목면-2 영역(61)으로부터 제거될 수 있음을 보인다. 다른 예시에서, 도 2b, 도 3a, 도 4a, 및 도 4b에 보여진 유사한 프로세스에 기초하여 수직 드레인 영역(42) 및 수직 소스 영역(92)을 동시에 형성하는 것이 가능하다. 이러한 상황에서, 수직 소스 영역과 수직 드레인 영역의 상부 표면이 정렬될 수 있다.

(i) 그 다음, 절연 층이 VTS 소스 영역(92)의 일부분을 덮도록 제공되어, VTS 소스 영역(92)의 상부 부분이 드러날 것이다. 이는 두 가지 옵션으로 이뤄질 수 있다.

1. VTS 소스 필러(92) 및 산화물-8 층(71)을 랩핑하는(wrapping) 한 가지 방법은 VTS 소스 필러(92) 및 산화물-8 층(71)을 덮는 얇은 산화물-9 층("커버링 아이솔레이터(covering isolator)")(123)을 성장시키는 것이다(도 12a). 이러한 상황에서, 이 얇은 산화물-9 층(123)은 VTS 소스 필러(92) 및 산화물-8 층(71)으로부터 성장(또는 유래)되는 열 산화물 층일 수 있다. 그 다음, 이방성 식각 기술을 사용하여, 도 13a에 보여진 대로, VTS 소스 필러(92)의 상부 실리콘 구역을 노출시키기 위해 랩핑된 VTS 소스 필러(92)의 상부 표면 상에서 산화물-9 층(123)의 일부분을 제거한다. 그 다음, 금속층(122)이 증착되어서, 이 금속층(122)이 상부 노출된 VTS 소스 필러(92) 상에 연결을 갖지만 산화물-8 층(71)에 의해 오목면-2 영역(61)의 외부 실리콘 기판으로부터 완전히 격리되게 된다(도 14a).

2. 대안으로, 질화물-6 층("커버링 아이솔레이터")(121)은 도 12b에 보여진 대로 VTS 소스 필러(92) 및 산화물-8 층(71)을 감싸기 위해 잘 제어된 두께로 증착될 수 있다. 그 다음, 에치백 방법을 사용하여 도 13b에 보여진 대로 VTS 소스 필러(92)의 노출된 상부 부분과 함께 오목면-2 영역(61)의 네 개의 측벽을 둘러싸는 질화물-6 층(121)을 남겨둔다. 더욱이, 금속층(122)(또는 n+ 도핑된 폴리실리콘 층 또는 실리사이드(silicide) 층 등과 같은 전도성 재료의 다른 선택)을 증착하여, 이 금속층(122)이 상부 노출된 VTS 소스 필러(92) 상에 연결을 갖지만 산화물-8 층(71)에 의해 오목면-2 영역(61)의 외부 실리콘 기판으로부터 완전히 격리되도록 된다(도 14b). 도 14b와 비교하여, 도 14a의 금속층은 VTS 소스 필러(92)의 상부 노출 표면을 감싸고 산화물-8 층(71)/산화물-9 층(123)을 매끄럽게 감싸는 지그재그(zigzag)가 거의 없다.

(j) 아래의 도 15 내지 20은 도 14b의 구조를 기반으로 한다. 에치백 기술을 사용하여 기준 표면(52)의 상부에 있는 금속층(122)을 제거하고 오목면-2 영역(61)의 바닥면에 있는 금속층(122)을 제거한다, 즉, 측벽에 네 개의 필러가 있지만 바닥에는 이러한 필러가 연결되지 않도록, 상부 칼라 링(collar-ring)을 붕괴시키는 것을 달성한다(그림 15). 그 다음, SOG 재료(124)(또는 비정질 또는 폴리실리콘 등과 같은 임의의 적절한 충전 재료)의 두꺼운 층을 증착하고 상부에 평평한 표면을 갖도록 에치백 프로세스 기술을 사용한다(도 16).

(k) 산화물-9 층(125) 및 질화물-7 층(126)을 증착한다. 포토 리소그래피 기술을 사용하여 오목면-2 영역(61)을 수직으로 절단하는 카운터 전극 플레이트 영역(counter-electrode plate region)을 생성하기 위한 포토 레지스트(127) 패터닝을 만든다. 오목면-2 영역(61)이 깊기 때문에, 최종 절단 프로세스가 단계적으로 실행될 것이다(도 17은 SOG 필러의 상부 부분이 제거되었음을 보인다). 그 다음, 도 18에 보여진 대로 카운터 전극 플레이트 영역(128)이 잘 정의되기 전까지 보다 완전한 식각(complete etching)이 계속된다. 이 카운터 전극 포메이션은 또한 VTS 소스 필러(92) 및 금속 전극 필러(129)의 링 구조를 모두 붕괴시켜서, 개별 신호 스토리지 전극 필러(129)가 격리되고 그 사이에 고-유전율 유전체 층(high-k dielectric layer)을 가진 카운터 전극 플레이트에 대항하도록 된다.

(l) SOG 층을 제거하고 금속 전극 필러(129)를 둘러싸는 커패시터를 위해 고-유전율 유전체 절연 층(130)을 형성하고, 그 다음, 카운터 전극 플레이트(131)의 위치로서 이미 형성된 중앙 빈 공간을 채우기 위해 금속 재료(또는 n+ 도핑된 폴리실리콘 또는 비정질 실리콘 또는 실리사이드와 같은 다른 전도성 재료)를 증착한다. 카운터 전극 플레이트(131)의 상부는 고-유전율 유전체 절연 층(130)의 상부 및 금속 전극 필러(129)의 상부와 정렬될 수 있고, 추가 산화물 층(134)이 카운터 전극 플레이트(131)의 상부에 위치될 수 있다(도 19).

(m) 도 20은 제2 기준면(132)이 생성되었음을 보인다. VTD 드레인 영역(42)의 표면(133)이 넓게 열린 수준 기준(level reference)으로서 사용되면, DRAM 셀을 연결하는 비트 라인(11)과 같은 금속 상호 연결은, 표면 토포그래피(topography)가 제2 기준 표면(132)의 상부의 비트 라인(11)을 원래의 실리콘 표면(12)에 연결하기 위해 구멍을 뚫는 이전 시도보다 훨씬 더 원활하기 때문에 훨씬 더 쉽게 달성될 수 있다. 그 결과, 비트 라인(11)의 더 작은 금속 피치(metal pitch)가 개별 셀의 드레인 영역(42)을 연결하기 위해 달성될 수 있다. 게이트(1)와 카운터 전극 플레이트(131)를 연결하기 위한 추가 금속 라인의 두 연결은 이전보다 훨씬 적은 토포그래피 문제를 겪는다.

도 21a는 도 1a에 대응하지만, 도 1a의 DRAM 셀의 대부분의 구성 요소에 대한 추가 설명을 갖는다. 이 제안된 WU 셀은 커패시터에 커플링된 비대칭 트랜지스터를 포함한다. 비대칭 트랜지스터는 아이솔레이터 영역(32)으로부터 위쪽으로 연장되는 드레인 영역(42)(또는 제1 전도성 영역)을 포함한다. 드레인 영역(42)이 실리콘 표면(12)으로부터 아이솔레이터 영역(32)으로 아래쪽으로 연장되고 실리콘 표면(12)으로부터 게이트(1)의 상부보다 더 높을 수 있는 상부 표면으로 위쪽으로 연장되는 것으로 또한 설명될 수 있다. 게이트(1)는 실리콘 표면(12)의 위에 위치되고 게이트 유전체(22)로부터 위쪽으로 연장된다. 비대칭 트랜지스터의 소스 영역(92)(또는 제2 전도성 영역)은 격리 층(71)의 제1 부분(711)으로부터 위쪽으로 연장된다. 소스 영역(92)이 실리콘 표면(12)으로부터 격리 층(71)의 제1 부분(711)까지 아래로 연장되고 실리콘 표면(12)으로부터 게이트(1)의 상부보다 더 높을 수 있는 상부 표면으로 위쪽으로 연장되는 것으로 또한 설명될 수 있다. 채널 영역(14)은 게이트 영역(1)의 밑에 있고 소스 영역(92) 및 드레인 영역(42)과 접촉한다. 더 나아가, 드레인 영역(42), 게이트 영역(1), 및 소스 영역(92)의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 실질적으로 수직이다. 더욱이, 스페이서(24)는 실리콘 표면(12)의 위에 배치되고 게이트 영역(1)의 적어도 두 개의 측벽을 덮으며, 여기서 드레인 영역(42) 및 소스 영역(92)은 스페이서(24)와 접촉한다. 실리콘 표면은 트랜지스터가 평면형 트랜지스터일 때 실리콘 기판 표면일 수 있거나, 또는 트랜지스터가, FinFET 또는 삼중 게이트 트랜지스터와 같은, 핀 구조 트랜지스터일 때 핀 구조의 상부 표면일 수 있다.

추가로, 비대칭 트랜지스터에서, 드레인 영역(42)의 형상 또는 크기는 소스 영역(92)의 형상 또는 크기와 서로 다를 수 있다. 일 실시예에서, 드레인 영역(42)(또는 소스 영역(92))은 하부 부분과 하부 부분 위에 수직으로 적층된 상부 부분을 포함하고, 하부 부분은 채널 영역(14)과 접촉한다. 더 나아가, 드레인/소스 영역의 도핑 농도 프로파일은 제어 가능하고, 예를 들어, 드레인/소스 영역의 바닥에서부터 상부까지의 도핑 농도 프로파일은, (1) 저농도(lightly) 도핑 존(doped zone), 보통 도핑 존, 큰(greater) 도핑 존, 및 고농도(heavily) 도핑 존; 또는 (2) 보통 도핑 존, 저농도 도핑 존, 큰 도핑 존, 및 고농도 도핑 존; 또는 (3) 비도핑(un-doped) 존, 보통 도핑 존, 큰 도핑 존, 및 고농도 도핑 존을 포함할 수 있다. 여기서, 고농도 도핑 존의 농도는 큰 도핑 존의 농도보다 더 크고, 큰 도핑 존의 농도는 보통 도핑 존의 농도보다 더 크고, 보통 도핑 존의 농도는 저농도 도핑 존의 농도보다 더 크며, 그리고 저농도 도핑 존의 농도는 비도핑 존의 농도보다 더 크다.

커패시터는 부분적으로 오목부(61) 내에 형성되고 격리 층(71)은 오목부 내에 위치하며, 여기서 격리 층(71)의 제1 부분(711)은 오목부(61)의 측벽을 덮고 격리 층(71)의 제2 부분(712)은 오목부(61)의 바닥벽을 덮는다. 더욱이, 커패시터는 격리 층(711)의 제2 부분(712)으로부터 위쪽으로 연장된다. 커패시터가 실리콘 표면(12)으로부터 격리 층(71)의 제2 부분(712)으로 아래쪽으로 연장되고 실리콘 표면(12)으로부터 게이트(1)의 상부보다 더 높을 수 있는 제3 상부 표면으로 위쪽으로 연장되는 것으로 또한 설명될 수 있다. 커패시터는 연결 부분(1292) 및 직립 부분(1291)을 포함하는 커패시터 전극(129)(또는 제1 전극)을 포함한다. 연결 부분(1292)은 소스 영역(92)과 접촉하고 직립 부분(1291)은 격리 층(71)의 제2 부분(712)으로부터 위쪽으로 연장된다. 커패시터는 또한 제3 부분(1303) 및 제4 부분(1304)을 포함하는 절연 층(130)을 포함한다. 절연 층(130)의 제3 부분(1303)은 격리 층(71)의 제2 부분(712)으로부터 위쪽으로 연장된다. 절연 층(130)의 제4 부분(1304)은 격리 층(71)의 제2 부분(712)을 덮는다. 커패시터는 절연 층(130)의 제4 부분(1304)으로부터 위쪽으로 연장되는 카운터 전극(131)(또는 제2 전극)을 더 포함한다. 여기서, 커패시터 전극(129)의 직립 부분(1291), 절연 층(130)의 제3 부분(1303), 및 카운터 전극(131)의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 또는 실질적으로 수직이다. 더욱이, 절연 층(130)의 제3 부분(1303), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들은 게이트 영역(1)의 상부 표면보다 더 낮지 않다.

DRAM 셀은 제1 전극(129)의 직립 부분(1291) 및 격리 층(71)의 제1 부분(711) 사이에 커버링 아이솔레이터(123)를 더 포함하고, 커버링 아이솔레이터(123)의 상부 표면은, 소스 영역(92)의 일부분을 드러내기 위해 소스 영역(92)의 상부 표면보다 더 높지 않다. 커패시터 전극(129)의 연결 부분(1292)은 소스 영역(92)의 노출된 부분을 덮는다. 커버링 아이솔레이터(123)의 상부 표면의 위치는 조정 가능하다.

이러한 DRAM 셀에서, 절연 층(130)의 제3 부분(1303), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들이 정렬될 수 있다. 게이트 영역(1) 위에 캡 구조(cap structure)(23)가 있고, 캡 구조(23)의 상부 표면은 절연 층(130)의 제3 부분(1303), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면과 정렬된다.

도 21b는 도 1b에 대응하지만, 도 1B의 DRAM 셀의 대부분의 구성 요소에 대한 추가 설명을 갖는다. 더욱이, 도 21b는, 적어도 커패시터가 제3 부분(1303), 제4 부분(1304), 및 제5 부분(1305)을 포함하는 절연 층(130)을 포함한다는 것을 제외하고, 도 21b와 거의 동일하다. 절연 층(130)의 제3 부분(1303)은 격리 층(71)의 제2 부분(712)으로부터 위쪽으로 연장된다. 절연 층(130)의 제4 부분(1304)은 격리 층(71)의 제2 부분(712)을 덮는다. 절연 층(130)의 제5 부분(1305)은 제1 전극(129)의 연결 부분(1292)과 접촉한다. 커패시터는 절연 층(130)의 제4 부분(1304)으로부터 위쪽으로 연장되는 카운터 전극(131)(또는 제2 전극)을 더 포함한다. 여기서, 커패시터 전극(129)의 직립 부분(1291), 격리 층(130)의 제3 부분(1303), 및 카운터 전극(131)의 위쪽 연장 방향은 실리콘 표면(12)에 대해 수직이거나 또는 실질적으로 수직이다. 더욱이, 절연 층(130)의 제5 부분(1305), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들은 게이트 영역(1)의 상부 표면보다 더 낮지 않다.

도 21b의 커버링 아이솔레이터는 번호 121로 표시되고, 이 커버링 아이솔레이터(121)는 제1 전극(129)의 직립 부분(1291) 및 격리 층(71)의 제1 부분(711) 사이에 있으며, 여기서 커버링 아이솔레이터(121)의 상부 표면은 소스 영역(92)의 일부분을 드러내도록 소스 영역(92)의 상부 표면보다 더 낮다. 커패시터 전극(129)의 연결 부분(1292)은 소스 영역(92)의 노출된 부분을 덮고, 커버링 아이솔레이터(121)의 상부 표면을 덮을 수도 있다. 이러한 DRAM 셀에서, 그것은 절연 층(130)의 제5 부분(1305), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들이 정렬되는 것일 수 있다. 게이트 영역(1) 위에 캡 구조(23)가 있고, 캡 구조(23)의 상부 표면은 절연 층(130)의 제5 부분(1305), 커패시터 전극(129)의 연결 부분(1292), 및 카운터 전극(131)의 상부 표면들과 정렬된다.

결과적으로 WU 셀의 전체 크기는 이러한 고유한 구조 혁신으로 인해 압착될 수 있으며, 셀 크기는 특히 다수의 셀프 정렬(self-alignment) 기술에 의해 압축된다. 위에서 언급된 예시 및 설명과 함께, 본 발명의 특징과 사상이 잘 설명되기를 바란다.

당업자는, 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있다는 것을 쉽게 볼 수 있다. 따라서, 상기 개시는 첨부된 청구 범위의 범위와 경계에 의해서만 제한되는 것으로 해석되어야 한다.

Claims

DRAM 셀 구조로서,
트랜지스터;
실리콘 표면 아래에 형성된 오목부(concave);
상기 오목부 내에 위치하는 격리 층 - 여기서 상기 격리 층은 상기 오목부의 제1 측벽을 덮고 상기 오목부의 바닥 벽으로부터 위쪽으로 연장되는 제1 부분, 및 상기 오목부의 바닥면을 덮는 제2 부분을 포함함 -; 및
상기 트랜지스터에 커플링된 커패시터 - 여기서 상기 커패시터는 상기 격리 층의 상기 제2 부분으로부터 상기 실리콘 표면보다 더 높은 미리 결정된 위치까지 위쪽으로 연장됨 -
를 포함하는 DRAM 셀 구조.
제1항에 있어서,
상기 트랜지스터는,
상기 실리콘 표면으로부터 위쪽으로 그리고 아래쪽으로 연장되는 제1 전도성 영역;
상기 실리콘 표면 위에 있으면서 게이트 유전층으로부터 위쪽으로 연장되는 게이트 영역;
상기 실리콘 표면으로부터 위쪽으로 그리고 아래쪽으로 연장되는 제2 전도성 영역; 및
상기 게이트 영역 아래에 있으면서 상기 제1 전도성 영역 및 상기 제2 전도성 영역과 접촉하는 채널 영역;
을 포함하고, 상기 제1 전도성 영역, 상기 게이트 영역, 및 상기 제2 전도성 영역의 위쪽 연장 방향은 상기 실리콘 표면에 대해 수직이거나 또는 실질적 수직인, DRAM 셀 구조.
제2항에 있어서,
상기 커패시터는,
상기 제2 전도성 영역과 접촉하는 연결 부분(connecting portion) 및 상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 직립 부분을 포함하는 제1 전극;
상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 제3 부분 및 상기 격리 층의 상기 제2 부분을 덮는 제4 부분을 포함하는 절연 층; 및
상기 절연 층의 상기 제4 부분으로부터 위쪽으로 연장되는 제2 전극;
을 포함하고, 상기 절연 층은 상기 제1 전극 및 상기 제2 전극 사이에 위치하고, 상기 제1 전극의 상기 직립 부분, 상기 절연 층의 상기 제3 부분, 및 상기 제2 전극의 위쪽 연장 방향은 상기 실리콘 표면에 대해 수직 또는 실질적 수직인 DRAM 셀 구조.
제3항에 있어서,
상기 제1 전극의 상기 직립 부분 및 상기 격리 층의 상기 제1 부분 사이에 커버링 아이솔레이터(covering isolator)를 더 포함하고, 여기서 상기 커버링 아이솔레이터는 상기 제2 전도성 영역의 제1 부분을 덮고, 상기 제1 전극의 상기 연결 부분은 상기 제2 전도성 영역의 제2 부분을 덮는, DRAM 셀 구조.
제3항에 있어서,
상기 절연 층은 상기 제1 전극의 상기 연결 부분과 접촉하는 제5 부분을 더 포함하고, 여기서 상기 절연 층의 상기 제5 부분, 상기 제1 전극의 상기 연결 부분, 및 상기 제2 전극의 상부 표면들은 상기 게이트 영역의 상기 상부 표면보다 더 낮지 않은, DRAM 셀 구조.
제5항에 있어서,
상기 절연 층의 상기 제5 부분, 상기 제1 전극의 상기 연결 부분, 및 상기 제2 전극의 상부 표면들은 정렬된, DRAM 셀 구조.
제2항에 있어서,
상기 제1 전도성 영역 및 상기 제2 전도성 영역의 상부 표면들은 상기 게이트 영역의 상부 표면보다 더 낮거나 더 낮지 않은, DRAM 셀 구조.
제7항에 있어서,
상기 제1 전도성 영역 및 상기 제2 전도성 영역의 상부 표면들은 정렬된, DRAM 셀 구조.
제2항에 있어서,
상기 제1 전도성 영역의 상부 표면은 상기 실리콘 표면보다 더 높고, 상기 제1 전도성 영역은 상기 실리콘 표면으로부터 제1 아이솔레이터 영역까지 아래쪽으로 연장되는, DRAM 셀 구조.
제9항에 있어서,
상기 제1 전도성 영역은 하부 부분과 상기 하부 부분의 위에 수직으로 적층된 상부 부분을 포함하고, 상기 하부 부분은 상기 채널 영역 및 상기 제1 아이솔레이터 영역과 접촉하는, DRAM 셀 구조.
제2항에 있어서,
상기 제2 전도성 영역의 상부 표면은 상기 실리콘 표면보다 더 높고, 상기 제2 전도성 영역은 상기 격리 층의 상기 제1 부분으로부터 상기 제2 전도성 영역의 상부 표면까지 위쪽으로 연장되는, DRAM 셀 구조.
제11항에 있어서,
상기 제2 전도성 영역은 하부 부분과 상기 하부 부분의 위에 수직으로 적층된 상부 부분을 포함하고, 상기 하부 부분은 상기 채널 영역 및 상기 격리 층의 상기 제1 부분과 접촉하는, DRAM 셀 구조.
제2항에 있어서,
상기 제1 전도성 영역의 형상 또는 크기는 상기 제2 전도성 영역의 형상 또는 크기와 서로 다른, DRAM 셀 구조.
제2항에 있어서,
상기 실리콘 표면의 위에 있으면서 또한 상기 게이트 영역의 적어도 두 개의 측벽을 덮는 스페이서(spacer)를 더 포함하고, 여기서 상기 제1 전도성 영역 및 상기 제2 전도성 영역은 상기 스페이서와 접촉하는, DRAM 셀 구조.
제2항에 있어서,
상기 제2 전도성 영역은 하부 부분과 상기 하부 부분의 위에 수직으로 적층된 상부 부분을 포함하고,
상기 DRAM 셀 구조는, 상기 제2 전도성 영역의 상기 하부 부분으로부터 그리고 상기 격리 층의 상기 제1 부분으로부터 유래된 커버링 아이솔레이터(covering isolator)를 더 포함하는, DRAM 셀 구조.
제15항에 있어서,
상기 커버링 아이솔레이터는 산화물 재료를 포함하고, 상기 격리 층은 산화물 재료를 포함하고, 상기 제2 전도성 영역은 실리콘 재료를 포함하는, DRAM 셀 구조.
DRAM 셀의 제조 방법으로서,
실리콘 표면의 위에 위치하는, 제1 게이트 구조 및 제2 게이트 구조를 형성하는 단계;
상기 제1 게이트 구조의 측벽을 덮는 제1 스페이서 및 상기 제2 게이트 구조의 측벽을 덮는 제2 스페이서를 형성하는 단계 - 여기서 상기 제1 스페이서 및 상기 제2 스페이서는 상기 실리콘 표면의 위에 위치함 -; 및
상기 실리콘 표면 아래의 실리콘 에지를 노출시키기 위해 상기 제1 스페이서와 상기 제2 스페이서 사이에 오목부(concave)를 형성하는 단계; 및
선택적 에피택시(epitaxy) 성장에 의해 상기 노출된 실리콘 에지에 기초하여 제1 전도성 영역을 형성하는 단계
를 포함하는 제조 방법.
제17항에 있어서,
상기 제1 전도성 영역을 형성하는 단계 이전에, 상기 오목부 내에 아이솔레이터 영역을 형성하는 단계를 더 포함하고, 여기서 상기 아이솔레이터 영역의 상부 표면은 상기 실리콘 표면보다 더 낮은, 제조 방법.
제18항에 있어서,
상기 제1 전도성 영역은 상기 아이솔레이터 영역으로부터 위쪽으로 연장되고 상기 제1 스페이서 및 상기 제2 스페이서와 접촉하는, 제조 방법.
제17항에 있어서,
상기 실리콘 표면의 아래에 다른 오목부를 형성하는 단계;
상기 다른 오목부 내에 위치하는 격리 층을 형성하는 단계 - 여기서 상기 격리 층은 상기 다른 오목부의 제1 측벽을 덮는 제1 부분 및 상기 다른 오목부의 바닥면을 덮는 제2 부분을 포함함 -; 및
커패시터를 형성하는 단계 - 여기서 상기 커패시터는 상기 격리 층의 상기 제2 부분으로부터 상기 실리콘 표면보다 더 높은 미리 결정된 위치까지 위쪽으로 연장됨 -
를 더 포함하는 제조 방법.
트랜지스터를 갖는 DRAM 셀의 제조 방법으로서,
실리콘 표면의 아래에 오목부(concave)를 형성하는 단계;
상기 오목부 내에 위치하는 격리 층을 형성하는 단계 - 여기서 상기 격리 층은 상기 오목부의 제1 측벽을 덮는 제1 부분 및 상기 오목부의 바닥면을 덮는 제2 부분을 포함함 -; 및
상기 오목부 내에 커패시터를 부분적으로 형성하는 단계를 포함하고, 상기 커패시터는,
상기 트랜지스터와 접촉하는 연결 부분 및 상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 직립 부분을 포함하는 제1 전극;
상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 제3 부분 및 상기 격리 층의 상기 제2 부분을 덮는 제4 부분을 포함하는 절연 층; 및
상기 절연 층의 상기 제4 부분으로부터 위쪽으로 연장되는 제2 전극
을 포함하는, 제조 방법.
제21항에 있어서,
상기 실리콘 표면의 아래에 상기 오목부를 형성하는 단계 이전에,
상기 실리콘 표면의 아래에 다른 오목부를 형성하는 단계;
상기 다른 오목부 내에 제1 아이솔레이터 영역을 형성하는 단계 - 여기서 상기 제1 아이솔레이터 영역의 상부 표면은 상기 실리콘 표면보다 더 낮음 -; 및
상기 제1 아이솔레이터 영역 상에 제1 전도성 영역을 형성하는 단계 - 여기서 상기 제1 전도성 영역은 상기 제1 아이솔레이터 영역으로부터 상기 실리콘 표면보다 더 높은 미리 결정된 영역으로 위쪽으로 연장됨 -
를 더 포함하는 제조 방법.
제21항에 있어서,
상기 커패시터를 형성하는 단계 이전에,
상기 격리 층의 상기 제1 부분 상에 제2 전도성 영역을 형성하는 단계를 더 포함하고, 여기서 상기 격리 층의 상기 제1 부분의 상부 표면은 상기 실리콘 표면보다 더 낮고, 상기 제2 전도성 영역은 상기 격리 층의 상기 제1 부분으로부터 상기 실리콘 표면보다 더 높은 미리 결정된 영역으로 위쪽으로 연장되는, 제조 방법.
DRAM 셀 구조로서,
실리콘 표면 아래에 형성된 제1 오목부 및 제2 오목부;
상기 제2 오목부 내에 위치하는 격리 층 - 여기서 상기 격리 층은 상기 제2 오목부의 제1 측벽을 덮는 제1 부분 및 상기 제2 오목부의 바닥면을 덮는 제2 부분을 포함함 -;
상기 제2 오목부 내에 부분적으로 형성되면서 또한 상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 커패시터; 및
트랜지스터를 포함하고, 상기 트랜지스터는,
상기 제1 오목부 내에 위치하는 아이솔레이터 영역으로부터 위쪽으로 연장되는 드레인 영역(drain region);
상기 실리콘 표면의 위에 있으면서 또한 게이트 유전체 층(gate dielectric layer)으로부터 위쪽으로 연장되는 게이트 영역(gate region);
상기 제2 오목부 내에 부분적으로 형성되면서 또한 상기 격리 층의 상기 제1 부분으로부터 위쪽으로 연장되는 소스 영역(source region); 및
상기 게이트 영역의 밑에 있으면서 또한 상기 드레인 영역 및 상기 소스 영역과 접촉하는 채널 영역을 포함하고;
여기서 상기 드레인 영역, 상기 소스 영역, 및 상기 커패시터의 상부 표면은 상기 실리콘 표면보다 더 높은, DRAM 셀 구조.
제24항에 있어서,
상기 드레인 영역, 상기 소스 영역, 및 상기 커패시터의 상부 표면들은 상기 게이트 영역의 상부 표면보다 더 높은, DRAM 셀 구조.
제24항에 있어서,
상기 아이솔레이터 영역 및 상기 격리 층의 상기 제1 부분의 상부 표면들은 상기 실리콘 표면보다 더 낮은, DRAM 셀 구조.
제24항에 있어서,
상기 DRAM 셀에 인접한 제2 트랜지스터는 상기 DRAM 셀의 상기 트랜지스터와 상기 드레인 영역을 공유하는, DRAM 셀 구조.
제24항에 있어서,
상기 커패시터는,
상기 소스 영역과 접촉하는 연결 부분 및 상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 직립 부분을 포함하는 제1 전극;
상기 격리 층의 상기 제2 부분으로부터 위쪽으로 연장되는 제3 부분, 상기 격리 층의 상기 제2 부분을 덮는 제4 부분, 및 상기 제1 전극의 상기 연결 부분과 접촉하는 제5 부분을 포함하는 절연 층; 및
상기 절연 층의 상기 제4 부분으로부터 위쪽으로 연장되는 제2 전극을 포함하고;
여기서 상기 절연 층의 상기 제5 부분, 상기 제1 전극의 상기 연결 부분, 및 상기 제2 전극의 상부 표면들은 상기 게이트 영역의 상기 상부 표면보다 더 낮지 않은, DRAM 셀 구조.
제28항에 있어서,
상기 게이트 영역의 위에 캡 구조(cap structure)를 더 포함하고, 상기 캡 구조의 상부 표면은 상기 절연 층의 상기 제5 부분, 상기 제1 전극의 상기 연결 부분, 및 상기 제2 전극의 상부 표면들과 정렬된, DRAM 셀 구조.
제28항에 있어서,
상기 DRAM 셀에 인접한 제2 DRAM 셀은 상기 DRAM 셀의 상기 커패시터와 상기 제2 전극을 공유하는 제2 커패시터를 포함하는, DRAM 셀 구조.
DRAM 셀 구조로서,
실리콘 표면의 아래에 형성된 제1 오목부 및 제2 오목부;
상기 제2 오목부 내에 위치하는 격리 층;
상기 제2 오목부 내에 부분적으로 형성된 커패시터; 및
트랜지스터를 포함하고, 상기 트랜지스터는,
상기 제1 오목부 내에 부분적으로 형성된 드레인 영역(drain region);
실리콘 표면 위에 있고 게이트 유전체 층(gate dielectric layer)으로부터 위쪽으로 연장되는 게이트 영역(gate region); 및
상기 제2 오목부 내에 부분적으로 형성된 소스 영역(source region)을 포함하고;
여기서 상기 드레인 영역, 상기 소스 영역, 및 상기 커패시터의 상부 표면들은 상기 실리콘 표면보다 더 높은, DRAM 셀 구조.
제31항에 있어서,
상기 DRAM 셀에 인접한 제2 트랜지스터는 상기 DRAM 셀의 트랜지스터와 드레인 영역을 공유하는, DRAM 셀 구조.
제31항에 있어서,
상기 커패시터는,
상기 소스 영역과 접촉하는 연결 부분 및 상기 격리 층으로부터 위쪽으로 연장되는 직립 부분을 포함하는 제1 전극;
절연 층; 및
상기 절연 층으로부터 위쪽으로 연장되는 제2 전극을 포함하고;
여기서 상기 DRAM 셀에 인접한 제2 DRAM 셀은 상기 DRAM 셀의 상기 커패시터와 상기 제2 전극을 공유하는 제2 커패시터를 포함하는, DRAM 셀 구조.
제31항에 있어서,
상기 드레인 영역 또는 상기 소스 영역은 실리콘 함유 재료(silicon containing material)를 포함하는, DRAM 셀 구조.
제31항에 있어서,
상기 실리콘 표면의 위에 있으면서 또한 상기 게이트 영역의 적어도 두 개의 측벽을 덮는 스페이서를 더 포함하고, 여기서 상기 스페이서는 질화물 층, 산화물 층, 저유전상수 재료(low dielectric constant material), 또는 이들의 임의의 조합을 포함하는, DRAM 셀 구조.