KR102396825B1 - Transistor consuming very low electric power - Google Patents

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Abstract

Provided is a transistor. The transistor comprises: a semiconductor layer having a first conductivity type; and an active layer having a second conductivity area which does not come in contact with the semiconductor layer and a first conductivity area which comes in contact on the semiconductor layer, and providing a PN junction formed between the second conductivity area and the first conductivity area, and a Schottky barrier formed between the first conductivity area and the semiconductor layer. A gate electrode is arranged to overlap with one portion of the second conductivity area of the active layer and cover the first conductivity area of the active layer. A gate insulating film is arranged between the active layer and the gate electrode. A source electrode is electrically connected to the second conductivity area of the active layer. A drain electrode is electrically connected to the semiconductor layer. Therefore, electricity consumption can be significantly reduced.

Description

초저전력 소모 트랜지스터 {Transistor consuming very low electric power}Transistor consuming very low electric power}

본 발명은 반도체 소자에 관한 것으로, 구체적으로는 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a transistor.

비정질 실리콘을 사용한 박막트랜지스터(thin film transistor, 이하 TFT라고 한다)가 발명된 후, 이를 사용하는 디스플레이 기술이 급격히 발전하였다. 이러한 비정질 실리콘 TFT는 대면적으로 싼 가격에 형성할 수 있어 평판 디스플레이에 주로 사용되었다.After the invention of a thin film transistor (hereinafter referred to as TFT) using amorphous silicon, display technology using the same has rapidly developed. These amorphous silicon TFTs were mainly used in flat panel displays because they can be formed in a large area at a low price.

최근 이러한 박막트랜지스터를 IC (Integrated Circuit) 회로에 사용하고자 하는 시도가 있다. 그러나, 기존의 트랜지스터는 오프 상태에서 소스 및 드레인 전극 사이에 약 10-12 A/㎛ 이상의 누설전류가 흐르며 오프 상태에서의 최소 대기전력이 약 10-12 W 이상이다. 또한 온 상태에서는 전류의 크기가 1 μA에 달하여 소비전력이 1μW에 달한다. 이러한 개별 트랜지스터들에 의한 전류는, IC (Integrated Circuit) 회로의 미세화가 고도화 될수록 집적되는 트랜지스터의 개수가 증가하여, IC 발열의 증가의 원인이 될 수 있다.Recently, there has been an attempt to use such a thin film transistor in an IC (Integrated Circuit) circuit. However, in the conventional transistor, a leakage current of about 10 -12 A/㎛ or more flows between the source and drain electrodes in the off state, and the minimum standby power in the off state is about 10 -12 W or more. In addition, in the on state, the magnitude of the current reaches 1 μA, and the power consumption reaches 1 μW. The current generated by these individual transistors may increase the number of integrated transistors as the miniaturization of IC (Integrated Circuit) circuits increases, which may cause an increase in IC heat generation.

본 발명이 해결하고자 하는 과제는, 소모하는 전력이 매우 낮은 트랜지스터를 제공함에 있다.An object of the present invention is to provide a transistor with very low power consumption.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 이루기 위하여 본 발명의 일 측면은 트랜지스터를 제공한다. 상기 트랜지스터는 제1 도전형을 갖는 반도체층; 및 상기 반도체층에 접하지 않는 제2 도전형 영역과 상기 반도체층 상에 접하는 제1 도전형 영역을 구비하고, 상기 제2 도전형 영역과 상기 제1 도전형 영역 사이에 형성된 PN 접합과 상기 제1 도전형 영역과 상기 반도체층 사이에 형성된 쇼트키 장벽을 갖는 반도체 활성층(이하 활성층이라고 한다)을 구비한다. 상기 활성층의 제2 도전형 영역의 일부와 중첩하고 상기 활성층의 제1 도전형 영역을 덮는 게이트 전극이 배치된다. 상기 활성층과 상기 게이트 전극 사이에 게이트 절연막이 배치된다. 상기 활성층의 제2 도전형 영역에 소오스 전극이 전기적으로 연결된다. 상기 반도체층에 드레인 전극이 전기적으로 연결된다.In order to achieve the above object, an aspect of the present invention provides a transistor. The transistor may include a semiconductor layer having a first conductivity type; and a second conductivity type region not in contact with the semiconductor layer and a first conductivity type region in contact with the semiconductor layer, wherein a PN junction formed between the second conductivity type region and the first conductivity type region and the first conductivity type region A semiconductor active layer (hereinafter referred to as an active layer) having a Schottky barrier formed between the single conductivity type region and the semiconductor layer is provided. A gate electrode overlaps a portion of the second conductivity type region of the active layer and covers the first conductivity type region of the active layer. A gate insulating layer is disposed between the active layer and the gate electrode. A source electrode is electrically connected to the second conductivity type region of the active layer. A drain electrode is electrically connected to the semiconductor layer.

상기 트랜지스터는 상기 반도체층 상에 이의 일부영역을 덮고 다른 일부영역을 노출시키는 절연패턴을 더 구비할 수 있다. 이 때, 상기 활성층은 상기 절연패턴의 상부 및 상기 절연패턴에 의해 노출된 반도체층 상에 배치되되, 상기 활성층의 제2 도전형 영역은 절연패턴의 상부에 위치하고, 상기 활성층의 제1 도전형 영역은 상기 절연패턴에 의해 노출된 상기 반도체층 상에 위치할 수 있다.The transistor may further include an insulating pattern on the semiconductor layer that covers a portion thereof and exposes another portion thereof. In this case, the active layer is disposed on the upper portion of the insulating pattern and on the semiconductor layer exposed by the insulating pattern, the second conductivity type region of the active layer is located on the upper portion of the insulating pattern, the first conductivity type region of the active layer may be located on the semiconductor layer exposed by the insulating pattern.

상기 반도체층은 축퇴 반도체층 (degenerate semiconductor layer)일 수 있다. 상기 반도체층은 p형으로 도핑된 실리콘층일 수 있다. 상기 활성층은 TMDC (Transition Metal Dichalcogenide)층일 수 있다. 상기 활성층의 제2 도전형 영역은 n형 영역이고 제1 도전형 영역은 p형 영역일 수 있다. The semiconductor layer may be a degenerate semiconductor layer. The semiconductor layer may be a silicon layer doped with p-type. The active layer may be a transition metal dichalcogenide (TMDC) layer. The second conductivity-type region of the active layer may be an n-type region, and the first conductivity-type region may be a p-type region.

상기 반도체층은 직접천이형 혹은 간접천이형 화합물반도체층일 수 있다. 직접천이형 반도체층의 경우, 상기 트랜지스터는 턴온되면 발광할 수 있다.The semiconductor layer may be a direct transition type or an indirect transition type compound semiconductor layer. In the case of the direct transition type semiconductor layer, the transistor may emit light when it is turned on.

상기 트랜지스터의 문턱전압은 상기 게이트 전극에 인가되는 게이트 전압의 크기뿐 아니라 상기 드레인 전극에 인가되는 드레인 전압의 크기에 의해 달라질 수 있다.The threshold voltage of the transistor may vary depending on the magnitude of the drain voltage applied to the drain electrode as well as the magnitude of the gate voltage applied to the gate electrode.

상기 과제를 이루기 위하여 본 발명의 일 측면은 트랜지스터의 사용방법을 제공한다. 상기 트랜지스터의 드레인전류-게이트전압커브(ID-VG 커브)에서, 게이트 전극에 인가가능한 게이트 전압 중에서 두 개의 게이트 전압들을 T(참)값과 F(거짓)값으로 선택하고, 드레인 전극에 인가가능한 드레인 전압 중에서 두 개의 드레인 전압들을 T(참)값과 F(거짓)값으로 선택하고, 상기 트랜지스터의 드레인 전류를 그것의 상대적인 크기에 따라서 T(참)값, 혹은 F(거짓)값으로 구분하는 어떠한 일정 정도의 크기를 가지는 기준 전류를 선택한다. 상기 T값과 F값인 게이트 전압들 중 어느 하나의 게이트 전압을 인가하고, 상기 T값과 F값인 드레인 전압들 중 어느 하나의 드레인 전압을 인가한다. 상기 인가된 게이트 전압과 드레인 전압에 의존하여 드레인 전류가 T값 또는 F값으로 출력된다. 이는 상기 트랜지스터를 논리소자로 사용하는 방법에 해당한다.In order to achieve the above object, an aspect of the present invention provides a method of using a transistor. In the drain current-gate voltage curve (I D -V G curve) of the transistor, two gate voltages from among the gate voltages that can be applied to the gate electrode are selected as T (true) and F (false) values, and Among the available drain voltages, two drain voltages are selected as T (true) and F (false) values, and the drain current of the transistor is set to T (true) or F (false) according to its relative magnitude. Select a reference current having a certain level of magnitude to be distinguished. Any one of the gate voltages having the T value and the F value is applied, and a drain voltage of any one of the drain voltages having the T value and the F value is applied. A drain current is output as a T value or an F value depending on the applied gate voltage and drain voltage. This corresponds to a method of using the transistor as a logic element.

본 발명의 실시예들에 따른 트랜지스터는 활성층 내 PN 동종접합 장벽과, 활성층과 반도체층 사이의 쇼트키 장벽에 의해 소자의 온/오프가 결정됨에 따라, 소자가 꺼진 상태에서의 매우 낮은 누설전류 뿐 아니라 소자가 켜진 상태에서의 매우 낮은 소비전력을 구현할 수 있다.In the transistor according to the embodiments of the present invention, as ON/OFF of the device is determined by the PN homojunction barrier in the active layer and the Schottky barrier between the active layer and the semiconductor layer, only a very low leakage current when the device is turned off However, it is possible to realize very low power consumption when the device is turned on.

그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 본 발명의 일 실시예에 따른 트랜지스터의 투시사시도를 보여주는 개략도이고, 도 2는 도 1의 절단선 I-I'를 따라 취해진 단면도이다.
도 3a, 도 3b, 및 도 3c는 도 1 및 도 2를 참조하여 나타낸 트랜지스터의 동작과정들에서 활성층과 반도체층의 밴드구조들을 도시한다.
도 4는 본 발명의 일 실시예에 따른 소자의 제작과정 중 게이트 전극 형성 전(a)과 게이트 전극 형성 후(b)의 광학 현미경 사진들과, 정공도핑된 실리콘과 전자도핑된 WS2의 접합전 밴드구조(c)와 접합후 밴드구조의 변화(d)를 보여준다.\
도 5는 본 발명의 일 실시예에 따른 소자의 ID-VG 커브(a), 게이트 전압에 의한 소자의 On/Off를 설명하는 그림(b), 드레인 전압의 절대값이 작은 경우의 밴드 구조(c), 그리고 드레인 전압의 절대값이 클 경우의 밴드 구조(d)를 보여준다.
도 6a는 본 발명의 일 실시예에 따른 트랜지스터의 ID-VG 커브이고, 도 6b는 본 발명의 일 실시예에 따른 트랜지스터의 가변적 논리 연산기능을 보여주는 표이다.1 is a schematic diagram showing a perspective view of a transistor according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .
3A, 3B, and 3C show band structures of the active layer and the semiconductor layer in the operation processes of the transistor shown with reference to FIGS. 1 and 2 .
4 is optical micrographs before (a) and after (b) the formation of the gate electrode during the manufacturing process of the device according to an embodiment of the present invention, and the junction of hole-doped silicon and electron-doped WS 2 It shows the band structure before (c) and the change of the band structure after bonding (d).\
5 is an I D -V G curve (a) of the device according to an embodiment of the present invention, a figure (b) for explaining the on/off of the device by the gate voltage, and a band when the absolute value of the drain voltage is small. The structure (c) and the band structure (d) when the absolute value of the drain voltage is large are shown.
6A is an I D -V G curve of a transistor according to an embodiment of the present invention, and FIG. 6B is a table showing a variable logic operation function of a transistor according to an embodiment of the present invention.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.Hereinafter, preferred embodiments according to the present invention will be described in more detail with reference to the accompanying drawings in order to explain the present invention in more detail. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. In the drawings, when a layer is referred to as being “on” another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. In the present embodiments, "first", "second", or "third" is not intended to impose any limitation on the components, but should be understood as terms for distinguishing the components.

도 1은 본 발명의 일 실시예에 따른 트랜지스터의 투시사시도를 보여주는 개략도이고, 도 2는 도 1의 절단선 I-I'를 따라 취해진 단면도이다.1 is a schematic diagram showing a perspective view of a transistor according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .

도 1 및 도 2를 참조하면, 기판(미도시) 상에 제1 도전형을 갖는 반도체층(10)이 배치될 수 있다. 상기 반도체층(10)은 제1 도전형으로 강하게 도핑된 일 예로서, 금속과 유사한 전도성을 나타낼 정도로 도핑된 반도체층 즉, 축퇴 반도체층 (degenerate semiconductor layer)일 수 있다. 구체적으로, 상기 반도체층(10)은 제1 도전형이 p형인 경우 그의 페르미 레벨이 밴드갭 내에서 가전자대 (valence band)에 매우 인접하거나 혹은 가전자대 아래로 내려갈 정도로 도핑된 p++ 반도체층(10)일 수 있다. 다른 예에서, 상기 반도체층(10)은 제1 도전형이 n형인 경우 그의 페르미 레벨이 밴드갭 내에서 전도대 (conduction band)에 매우 인접할 정도로 도핑되어 있거나 혹은 전도대 위로 올라갈 정도로 도핑된 n++ 반도체층(10)일 수 있다. 축퇴 반도체층을 얻기 위하여 도핑농도는 1019/cm3 이상일 수 있다. 일 예에서, 이러한 반도체층(10)은 간접 천이형(indirect bandgap) 반도체인 실리콘층일 수 있다. 구체적으로 상기 반도체층(10)은 실리콘 기판일 수 있다. 다른 예에서, 이러한 반도체층(10)은 직접 천이형(direct bandgap) 반도체인 화합물 반도체층 일 예로서, GaN 또는 InGaN층일 수 있다. 구체적으로 상기 반도체층(10)은 GaN 또는 InGaN 기판일 수 있다.1 and 2 , a semiconductor layer 10 having a first conductivity type may be disposed on a substrate (not shown). As an example, the semiconductor layer 10 is strongly doped with the first conductivity type, and may be a semiconductor layer doped to a degree similar to that of a metal, that is, a degenerate semiconductor layer. Specifically, when the first conductivity type is p-type, the semiconductor layer 10 is doped to such an extent that its Fermi level is very close to or below the valence band within the band gap. ) can be In another example, when the first conductivity type is n-type, the semiconductor layer 10 is doped to such an extent that its Fermi level is very close to the conduction band in the bandgap or is doped so as to rise above the conduction band. (10) may be. In order to obtain a degenerate semiconductor layer, the doping concentration may be 10 19 /cm 3 or more. In one example, the semiconductor layer 10 may be a silicon layer that is an indirect bandgap semiconductor. Specifically, the semiconductor layer 10 may be a silicon substrate. In another example, the semiconductor layer 10 is an example of a compound semiconductor layer that is a direct bandgap semiconductor, and may be a GaN or InGaN layer. Specifically, the semiconductor layer 10 may be a GaN or InGaN substrate.

상기 반도체층(10)에 드레인 전극(미도시)이 접속할 수 있다.A drain electrode (not shown) may be connected to the semiconductor layer 10 .

상기 반도체층(10) 상에 이의 일부영역을 덮고 다른 일부영역을 노출시키는 절연패턴(12)이 배치될 수 있다. 상기 절연패턴(12)은 실리콘 산화막일 수 있으나, 이에 한정되는 것은 아니다. 상기 절연패턴(12)은 화학기상증착법으로 형성할 수 있으며 전자 터널링에 의한 반도체층과 활성층 혹은 반도체층과 소스전극(16)간의 누설전류를 막기 위한 최소 두께인 5 nm 혹은 그 이상의 두께로 형성할 수 있다. An insulating pattern 12 covering a partial region of the semiconductor layer 10 and exposing another partial region may be disposed on the semiconductor layer 10 . The insulating pattern 12 may be a silicon oxide film, but is not limited thereto. The insulating pattern 12 may be formed by a chemical vapor deposition method, and may be formed to a thickness of 5 nm or more, which is the minimum thickness to prevent leakage current between the semiconductor layer and the active layer or the semiconductor layer and the source electrode 16 due to electron tunneling. can

상기 절연패턴(12)의 상부 및 상기 절연패턴(12)에 의해 노출된 반도체층(10) 상에 제2 도전형을 갖는 활성층(14)이 배치될 수 있다. 이 때, 활성층(14) 또한 반도체층일 수 있으나, 상기 반도체층(10)과의 구별을 위해 활성층으로 표현하였다. 상기 활성층(14)은 그 자체로(intrinsically) 제2 도전형을 갖는 것이거나 혹은 제2 도전형 도펀트로 도핑된 것일 수 있다. 제2 도전형 도펀트로 도핑된 경우 상기 반도체층(10)을 도핑하는 도펀트보다 낮은 농도로 약하게 도핑되어 있을 수 있다. 구체적으로, 상기 활성층(14)은 페르미 레벨이 밴드갭 내에서 위치하되 전도대로 치우치거나(제2 도전형이 n형인 경우) 또는 가전자대로 치우친(제2 도전형이 p형인 경우) 밴드 구조를 가질 수 있다.An active layer 14 having a second conductivity type may be disposed on the insulating pattern 12 and on the semiconductor layer 10 exposed by the insulating pattern 12 . In this case, the active layer 14 may also be a semiconductor layer, but is expressed as an active layer to distinguish it from the semiconductor layer 10 . The active layer 14 may have a second conductivity type intrinsically or may be doped with a second conductivity type dopant. When doped with the second conductivity type dopant, the dopant may be lightly doped at a lower concentration than the dopant doping the semiconductor layer 10 . Specifically, the active layer 14 has a band structure in which the Fermi level is located within the bandgap, but biased toward the conduction band (when the second conductivity type is n-type) or biased to the valence band (when the second conductivity type is p-type). can have

일 예로, 상기 활성층(14)은 본 발명에서 예를 든 경우와 같이 TMDC (Transition Metal Dichalcogenide)층일 수 있으나 이에 한정되는 것이 아니며 반도체층(10)과 다른 종류이면서 도3에서의 밴드구조를 이룰 수 있는 임의의 반도체층일 수도 있다. 활성층은 그 자체로(intrinsically) 혹은 도핑농도의 조절에 따른 제2 도전형을 가질 수 있다. 만약 활성층(14)이 TMDC일 경우, 구체적으로, 상기 활성층(14)은 MX2로 나타내어지고 이 때 M은 Mo, W, 등의 전이금속이고, X는 S, Se, 또는 Te 등의 chacogenide일 수 있다. MX2는 일 예로서, WS2, WSe2, MoS2, MoSe2, 또는 MoTe2일 수 있다. 상기 활성층(14)은 화학기상증착법 또는 원자층증착법 또는 기계적박리법에 의해 증착 및 전사된 후 패터닝된 것일 수 있다. 상기 활성층(14)은 TMDC의 경우 그 내부 구조가 여러 층의 원자두께 평면층을 가지는 물질이며, 활성층의 최소 두께는 단층의 경우 0.6 nm이며 여러층의 경우에는 0.6 nm의 정수배일 수 있다. 상기 활성층(14)은 TMDC뿐만 아니라 전이금속이 아닌 금속으로 구성된 MDC (Metal Dichalcogenide)층 일 수 있다. MDC는 그 일 예로서, SnS2, SnSe2, SnTe2일 수 있다. 상기활성층(14)이 TMDC나 MDC가 아닌 경우 그 두께는 1 μm이하 일 수 있다.For example, the active layer 14 may be a transition metal dichalcogenide (TMDC) layer as in the case of the present invention, but is not limited thereto. It may be any semiconductor layer. The active layer may have the second conductivity type by itself (intrinsically) or according to control of doping concentration. If the active layer 14 is TMDC, specifically, the active layer 14 is represented by MX 2 , where M is a transition metal such as Mo, W, and X is a chacogenide such as S, Se, or Te. can MX 2 may be, for example, WS 2 , WSe 2 , MoS 2 , MoSe 2 , or MoTe 2 . The active layer 14 may be patterned after being deposited and transferred by a chemical vapor deposition method, an atomic layer deposition method, or a mechanical peeling method. In the case of TMDC, the active layer 14 is a material having an atomic-thick planar internal structure of several layers, and the minimum thickness of the active layer is 0.6 nm in the case of a single layer and may be an integer multiple of 0.6 nm in the case of multiple layers. The active layer 14 may be a metal dichalcogenide (MDC) layer made of a metal other than a transition metal as well as TMDC. MDC may be, for example, SnS 2 , SnSe 2 , or SnTe 2 . When the active layer 14 is not TMDC or MDC, the thickness may be 1 μm or less.

상기 활성층(14)이 상기 절연패턴(12)의 상부에 접하는 영역(14a, 14b)은 제2 도전형을 유지할 수 있으나, 상기 활성층(14)이 상기 반도체층(10) 상에 접하는 영역(14c)는 제2 도전형의 성질을 잃고 제1 도전형으로 도전형이 바뀔 수 있다. 이는 상기 반도체층(10)의 강한 제1 도전형 도핑에 의해 많은 수의 전자가, 상기 활성층(14)으로부터 상기 반도체층(10)으로 이동하거나 (제1 도전형이 p형인 경우) 혹은 상기 반도체층(10)으로부터 상기 활성층(14)으로 이동하기 (제1 도전형이 n형인 경우) 때문일 수 있다. 이 때, 위와 같은 전자의 이동에도 불구하고 매우 강하게 도핑되었던 상기 반도체층(10)의 도핑상태의 변화는 미미할 수 있다.Regions 14a and 14b in which the active layer 14 contacts the upper portion of the insulating pattern 12 may maintain the second conductivity type, but regions 14c in which the active layer 14 contacts the semiconductor layer 10 . ) may lose the properties of the second conductivity type and change the conductivity type to the first conductivity type. This is because a large number of electrons move from the active layer 14 to the semiconductor layer 10 due to the strong first conductivity type doping of the semiconductor layer 10 (when the first conductivity type is p-type) or the semiconductor This may be due to movement from the layer 10 to the active layer 14 (when the first conductivity type is n-type). At this time, in spite of the movement of electrons as described above, the change in the doping state of the very strongly doped semiconductor layer 10 may be insignificant.

이에 따라, 상기 활성층(14)의 제2 도전형 영역(14a, 14b)과 제1 도전형 영역(14c)의 사이에는 PN 접합, 구체적으로 PN 동종접합(homojunction)이 생성될 수 있다. 또한, 상기 활성층(14)의 제1 도전형 영역(14c)과 이에 비해 매우 강하게 제1 도전형으로 도핑된 상기 반도체층(10) 사이에는 쇼트키 장벽이 존재할 수 있다.Accordingly, a PN junction, specifically, a PN homojunction may be generated between the second conductivity-type regions 14a and 14b and the first conductivity-type region 14c of the active layer 14 . In addition, a Schottky barrier may exist between the first conductivity type region 14c of the active layer 14 and the semiconductor layer 10 doped with the first conductivity type very strongly.

상기 활성층(14)의 제2 도전형 영역(14a, 14b)에 소오스 전극(16)이 전기적으로 연결될 수 있다. 상기 소오스 전극(16)은 금속 전극으로 일 예로서, Au, Ni, Cr, Al, Cu 등 일 수 있으나 이들에 한정되지 않는다.The source electrode 16 may be electrically connected to the second conductivity-type regions 14a and 14b of the active layer 14 . The source electrode 16 is a metal electrode, and may be, for example, Au, Ni, Cr, Al, Cu, or the like, but is not limited thereto.

상기 소오스 전극(16), 상기 활성층(14), 및 상기 반도체층(10) 상에 게이트 절연막(18)이 배치될 수 있다. 상기 게이트 절연막(18)은 알루미늄 산화막일 수 있으나 이에 한정되는 것은 아니다. 상기 게이트 절연막(18)은 화학기상증착법 또는 원자층증착법에 의해 증착된 것일 수 있다.A gate insulating layer 18 may be disposed on the source electrode 16 , the active layer 14 , and the semiconductor layer 10 . The gate insulating layer 18 may be an aluminum oxide layer, but is not limited thereto. The gate insulating layer 18 may be deposited by chemical vapor deposition or atomic layer deposition.

상기 게이트 절연막(18) 상에 게이트 전극(20)이 배치될 수 있다. 상기 게이트 전극(20)은 상기 활성층(14)의 제2 도전형 영역의 일부(14b)와 중첩하면서 상기 활성층(14)의 제1 도전형 영역(14c)을 완전히 덮도록 형성될 수 있다. 그 결과, 상기 활성층(14)은 게이트 전극(20)과 중첩하지 않는 제2 도전형 영역(14a), 게이트 전극(20)과 중첩하는 제2 도전형 영역(14b), 그리고 게이트 전극(20)과 중첩하는 제1 도전형 영역(14c)을 구비하거나 또는 이들로 이루어질 수 있다.A gate electrode 20 may be disposed on the gate insulating layer 18 . The gate electrode 20 may be formed to completely cover the first conductivity type region 14c of the active layer 14 while overlapping a portion 14b of the second conductivity type region of the active layer 14 . As a result, the active layer 14 has a second conductivity type region 14a that does not overlap the gate electrode 20 , a second conductivity type region 14b that overlaps the gate electrode 20 , and the gate electrode 20 . The first conductivity type region 14c overlapping the ?

상기 게이트 전극(20)에 게이트 전압(VG)이, 상기 소오스 전극(16)에 소오스 전압(VS)이, 그리고 상기 반도체층(10)에 상기 드레인 전극을 통해 드레인 전압(VD)이 인가될 수 있다.A gate voltage V G to the gate electrode 20 , a source voltage V S to the source electrode 16 , and a drain voltage V D to the semiconductor layer 10 through the drain electrode can be authorized

도 3a, 도 3b, 및 도 3c는 도 1 및 도 2를 참조하여 나타낸 트랜지스터의 동작과정들에서 활성층과 반도체층의 밴드구조들을 도시한다. 다만, 하기 예시는 도 1 및 도 2를 참조하여 설명한 예시 중 반도체층(10)은 p++ 도전형을 갖고, 활성층(14)은 n 형을 가지나 상기 반도체층(10)과의 접합되는 영역이 p 형으로 변환된 경우에 한정하여 설명되나 이에 한정되는 것은 아니다. 즉 반도체층(10)은 n++ 도전형을 갖고, 활성층(14)은 p 형을 가지나 상기 반도체층(10)과의 접합되는 영역이 n 형으로 변환된 경우도 가능하다3A, 3B, and 3C show band structures of the active layer and the semiconductor layer in the operation processes of the transistor shown with reference to FIGS. 1 and 2 . However, in the following examples, among the examples described with reference to FIGS. 1 and 2 , the semiconductor layer 10 has a p++ conductivity type, and the active layer 14 has an n-type, but the region junction with the semiconductor layer 10 is p The description is limited to the case of conversion to the type, but is not limited thereto. That is, the semiconductor layer 10 has an n++ conductivity type and the active layer 14 has a p-type, but it is also possible when the region junction with the semiconductor layer 10 is converted to an n-type.

도 3a를 참조하면, 도 1 및 도 2를 참조하여 나타낸 트랜지스터에 게이트 전압(VG), 소오스 전압(VS), 및 드레인 전압(VD)이 모두 기준전압 일 예로서 OV일 때의 페르미 레벨(FL)이 일정한 밴드구조를 나타낸다.Referring to FIG. 3A , the gate voltage (V G ), the source voltage (V S ), and the drain voltage (V D ) of the transistor shown with reference to FIGS. 1 and 2 are all reference voltages as an example, Fermi when OV The level FL represents a constant band structure.

활성층(14)의 n형 영역(14a, 14b)과 p형 영역(14c)의 사이에는 PN 접합이 생성되어 있고, 활성층(14)의 p형 영역(14c)과 이에 비해 매우 강하게 도핑된 p++ 반도체층(10) 사이에는 쇼트키 장벽이 존재할 수 있다. 쇼트키장벽은 일반적으로 반도체와 금속전극의 접합에서 일어나는 현상을 지칭한다. 그러나 본 발명에서는 반도체층(10)이 강하게 도핑되어 페르미면이 그 층의 가전도대와 매우 가깝거나 혹은 가전도대 경계의 아래에 위치하므로 반도체층(10)의 전기적인 특성이 금속과 유사하다. 또한 활성층(14)에서 반도체층(10)의 전도대로 건너온 전자들은 가전도대에 존재하는 페르미면으로 이동하므로 반도체층(10)과 활성층의 접합은 반도체-금속 접합과 유사하게 동작한다. 따라서 본 발명의 반도체층(10)과 활성층(14)의 접합을 쇼트키접합으로 지칭한다.A PN junction is formed between the n-type regions 14a and 14b and the p-type region 14c of the active layer 14, and the p-type region 14c of the active layer 14 and a very strongly doped p++ semiconductor compared thereto. A Schottky barrier may exist between the layers 10 . Schottky barrier generally refers to a phenomenon that occurs at the junction of a semiconductor and a metal electrode. However, in the present invention, since the semiconductor layer 10 is strongly doped so that the Fermi plane is very close to the valence band of the layer or located below the valence band boundary, the electrical properties of the semiconductor layer 10 are similar to those of a metal. . In addition, since electrons crossing the conduction band of the semiconductor layer 10 from the active layer 14 move to the Fermi plane existing in the valence band, the junction between the semiconductor layer 10 and the active layer operates similarly to a semiconductor-metal junction. Therefore, the junction of the semiconductor layer 10 and the active layer 14 of the present invention is referred to as a Schottky junction.

도 3b를 참조하면, 도 1 및 도 2를 참조하여 나타낸 트랜지스터에 음의 드레인 전압(VD)이 인가되고, 게이트 전압(VG)과 소오스 전압(VS)이 모두 기준전압 일 예로서 OV일 때의 밴드구조를 나타낸다. Referring to FIG. 3B , a negative drain voltage V D is applied to the transistor shown with reference to FIGS. 1 and 2 , and both the gate voltage V G and the source voltage V S are OV as an example of a reference voltage. It shows the band structure at the time.

이 때, 활성층(14)의 n형 영역(14a, 14b)과 p형 영역(14c)의 사이에는 순방향 바이어스(forward bias)가 걸리게 되나, n형 영역(14a, 14b)과 p형 영역(14c) 사이의 PN 동종접합 장벽은 여전히 존재하여 전자는 n형 영역(14a, 14b)에서 p형 영역(14c)으로 흐르지 못할 수 있다(트랜지스터 오프 상태). 다만, 드레인 전압(VD)의 크기가 커질수록 순방향 바이어스가 커져 PN 동종접합 장벽은 낮아질 수 있다.At this time, a forward bias is applied between the n-type regions 14a and 14b and the p-type region 14c of the active layer 14 , but the n-type regions 14a and 14b and the p-type region 14c are ) may still exist so that electrons cannot flow from the n-type regions 14a and 14b to the p-type region 14c (transistor off state). However, as the magnitude of the drain voltage V D increases, the forward bias increases, so that the PN homojunction barrier may be lowered.

도 3c를 참조하면, 도 1 및 도 2를 참조하여 나타낸 트랜지스터에 음의 드레인 전압(VD)과 양의 게이트 전압(VG)이 인가되고, 소오스 전압(VS)이 기준전압 일 예로서 OV일 때의 밴드구조를 나타낸다.Referring to FIG. 3C , a negative drain voltage (V D ) and a positive gate voltage (V G ) are applied to the transistors shown with reference to FIGS. 1 and 2 , and the source voltage (V S ) is a reference voltage as an example. The band structure in case of OV is shown.

이와 같이 양의 게이트 전압(VG)이 인가됨에 따라, 게이트 전극(20)과 중첩하는 n형 영역(14b)과 p형 영역(14c)의 에너지 밴드만 아래로 내려갈 수 있다. 그 결과, 전자가 느끼는 PN 동종접합 장벽의 높이가 낮아져 전자는 p형 영역(14c)으로 흐를 수 있고 이후 쇼트키 장벽에 도달할 수 있다.As such, as the positive gate voltage V G is applied, only the energy bands of the n-type region 14b and the p-type region 14c overlapping the gate electrode 20 may go down. As a result, the height of the PN homojunction barrier felt by the electrons is lowered, so that the electrons can flow into the p-type region 14c and then reach the Schottky barrier.

도 3d는 도 3c의 쇼트키 장벽 부분을 확대하여 나타낸 밴드구조이다.3D is an enlarged view of a band structure of the Schottky barrier of FIG. 3C.

도 3c 및 도 3d를 참조하면, 장벽에 도달한 전자들은 p형 영역(14c)에서 전자들에 의해서 채워진 에너지 준위 VF(페르미레벨)와 장벽의 높이 Φ 사이의 상대적인 높이 차이(Φ - VF)가 낮을 경우 장벽을 넘어가 상기 반도체층(10)에 도달할 수 있다(트랜지스터 온 상태). 이 때, VF는 드레인 전압(VD)에 의하여 결정되므로 결국 장벽통과 정도는 드레인 전압(VD)에 의하여 결정될 수 있다. 다시 말해서, 트랜지스터의 온 전류는 드레인 전압(VD)에 의하여 결정될 수 있다. 이 때, 상기 반도체층(10)의 전도대에 도달한 전자들은 상기 반도체층(10) 내의 가전자대로 천이하면서 전자와 정공의 재결합(Recombination)이 발생할 수 있다. 상기 반도체층이(10)이 직접천이 반도체층인 경우 트랜지스터의 온 전류에 의해 광이 발생할 수 있다. Referring to FIGS. 3C and 3D , electrons reaching the barrier have a relative height difference (Φ - V F ) between the energy level V F (Fermi level) filled by electrons in the p-type region 14c and the height Φ of the barrier. ) is low, it can cross the barrier and reach the semiconductor layer 10 (transistor on state). At this time, since V F is determined by the drain voltage V D , the barrier-passing degree may be determined by the drain voltage V D . In other words, the on-state current of the transistor may be determined by the drain voltage V D . At this time, the electrons reaching the conduction band of the semiconductor layer 10 may transition to the valence band in the semiconductor layer 10 , and recombination of electrons and holes may occur. When the semiconductor layer 10 is a direct transition semiconductor layer, light may be generated by an on current of the transistor.

위에서 설명한 PN 접합 및 쇼트키 장벽에 의한 온 전류의 흐름은 하기 식으로 나타낼 수 있다.The flow of on-current by the PN junction and the Schottky barrier described above can be expressed by the following equation.

Figure 112020118961316-pat00001
Figure 112020118961316-pat00001

상기 식에서, Vg는 게이트 전압이고, Vd는 드레인 전압이고, VF는 페르미레벨이고, Φ는 쇼트키 장벽의 높이이고, kB는 볼츠만 상수이고, T는 절대온도이며. q는 단위전하이고, n은 전하의 개수이다. where Vg is the gate voltage, Vd is the drain voltage, V F is the Fermi level, Φ is the height of the Schottky barrier, k B is the Boltzmann constant, and T is the absolute temperature. q is the unit charge, and n is the number of charges.

이와 같이, 본 발명의 일 실시예에 따른 트랜지스터는 활성층(14) 내 PN 동종접합 장벽과, 활성층(14)과 강하게 도핑된 반도체층(10) 사이의 쇼트키 장벽에 의해 소자의 온/오프가 결정될 수 있다. 상기 PN 동종접합 장벽과 쇼트키 장벽 모두는 게이트 전압(VG)과 드레인 전압(VD)의 크기에 의해 높이가 결정될 수 있으나, 소자의 온/오프에 주로 기여하는 PN 동종접합 장벽은 주로 게이트 전압(VG)의 크기와 드레인 전압(VD)의 크기에 의해 결정될 수 있고, 소자의 온 전류에 주로 기여하는 쇼트키 장벽의 높이는 드레인 전압(VD)의 크기에 의해 결정될 수 있다. 이와 같이, 본 발명 일 실시예에 따른 트랜지스터의 문턱전압은 게이트 전압(VG)의 크기와 드레인 전압(VD)의 크기에 의해 결정될 수 있고, 온 전류는 드레인 전압(VD)의 크기에 의해 결정될 수 있다.As such, in the transistor according to an embodiment of the present invention, the on/off of the device is controlled by the PN homojunction barrier in the active layer 14 and the Schottky barrier between the active layer 14 and the strongly doped semiconductor layer 10 . can be decided. The height of both the PN homojunction barrier and the Schottky barrier may be determined by the magnitude of the gate voltage (V G ) and the drain voltage (V D ). It may be determined by the magnitude of the voltage V G and the magnitude of the drain voltage V D , and the height of the Schottky barrier that mainly contributes to the on-current of the device may be determined by the magnitude of the drain voltage V D . As described above, the threshold voltage of the transistor according to an embodiment of the present invention may be determined by the magnitude of the gate voltage V G and the magnitude of the drain voltage V D , and the on current depends on the magnitude of the drain voltage V D . can be determined by

도 4는 본 발명의 일 실시예에 따른 소자의 제작과정 중 게이트 전극 형성 전(a)과 게이트 전극 형성 후(b)의 광학 현미경 사진들과, 정공도핑된 실리콘과 전자도핑된 WS2의 접합전 밴드구조(c)와 접합후 밴드구조의 변화(d)를 보여준다.4 is optical micrographs before (a) and after (b) the formation of the gate electrode during the manufacturing process of the device according to an embodiment of the present invention, and the junction of hole-doped silicon and electron-doped WS 2 The band structure before (c) and the change of the band structure after bonding (d) are shown.

도 4(a)와 도 4(b)를 참조하면, 실제 소자가 성공적으로 제조된 것을 알 수 있다.4 (a) and 4 (b), it can be seen that the actual device was successfully manufactured.

도 4(c)를 참조하면, 접합 전의 p++ Si는 약 1.1eV의 밴드갭과 4.0 eV의 전자친화도를 가지며, p형 도펀트로 강하게 도핑되어 페르미레벨은 가전자대 밑으로 0.1 eV 만큼 내려와 있는 것을 알 수 있다. 한편, WS2는 약 1.4 eV의 밴드갭과 3.9 eV의 전자친화도를 가지며, 페르미레벨이 밴드갭 내에서 위치하되 전도대와 약 0.2V 떨어져 있는 n형 반도체인 것을 알 수 있다.Referring to FIG. 4(c), p++ Si before junction has a band gap of about 1.1 eV and an electron affinity of 4.0 eV, and is strongly doped with a p-type dopant so that the Fermi level is down by 0.1 eV below the valence band. Able to know. On the other hand, WS 2 has a band gap of about 1.4 eV and an electron affinity of 3.9 eV, and it can be seen that the Fermi level is an n-type semiconductor located within the band gap but about 0.2 V away from the conduction band.

도 4(d)를 참조하면, p++ Si와 WS2가 접합하는 경우, p++ Si와 맞닿은 부분의 WS2는 정공도핑(p 도핑)이 되지만 접합면으로부터 약 100 nm의 일정 정도 거리를 지나거나 혹은 WS2가 p++ Si와 접촉하지 않는 부분은 본래의 전자도핑(n 도핑) 상태를 가질 수 있다. WS2가 p++ Si와 접촉하는 부분에는 쇼트키 접합이 형성될 수 있다.Referring to FIG. 4(d), when p++ Si and WS 2 are bonded, WS 2 in the portion in contact with p++ Si is hole doped (p doped), but passes a certain distance of about 100 nm from the junction surface or A portion in which WS 2 does not contact p++ Si may have an original electron doping (n-doping) state. A Schottky junction may be formed at a portion where WS 2 is in contact with p++ Si.

이 때, 예를 든 전자도핑 WS2와 정공도핑 실리콘은 실시의 일례이며 접합에 의해서 도핑의 변화가 일어날 수 있는 모든 전자도핑 반도체물질과 정공도핑 반도체 물질 쌍들에 대해서 위의 작용이 일어날 수 있다. 또한 전자도핑과 정공도핑이 뒤바뀌어도 동작원리는 동일하다.At this time, for example, electron-doped WS 2 and hole-doped silicon are examples of implementation, and the above action can occur for all electron-doped semiconductor material and hole-doped semiconductor material pairs in which doping can be changed by junction. Also, even if electron doping and hole doping are reversed, the principle of operation is the same.

도 5는 본 발명의 일 실시예에 따른 소자의 ID-VG 커브(a), 게이트 전압에 의한 소자의 On/Off를 설명하는 그림(b), 드레인 전압의 절대값이 작은 경우의 밴드 구조(c), 그리고 드레인 전압의 절대값이 클 경우의 밴드 구조(d)를 보여준다.5 is an I D -V G curve (a) of the device according to an embodiment of the present invention, a figure (b) for explaining the on/off of the device by the gate voltage, and a band when the absolute value of the drain voltage is small. The structure (c) and the band structure (d) when the absolute value of the drain voltage is large are shown.

도 5(a)를 참조하면, 소자의 문턱전압은 드레인 전압에 따라 변화됨을 알 수 있다. 보통의 트랜지스터는 드레인 전압에 의해 문턱전압의 변화가 적거나 거의 없는 반면, 본 발명의 일 실시예에 따른 소자는 드레인 전압에 의해 문턱전압의 변화가 뚜렷하게 나타난다. Referring to FIG. 5A , it can be seen that the threshold voltage of the device is changed according to the drain voltage. In general transistors, there is little or no change in threshold voltage depending on the drain voltage, whereas in the device according to an embodiment of the present invention, the change in threshold voltage is clearly displayed by the drain voltage.

이는 도 5(b)에 도시한 바와 같이, 소자의 온/오프에 주로 기여하는 PN 동종접합 장벽이 게이트 전압(Vg)의 크기 뿐아니라 드레인 전압(Vd)의 크기에 의해 결정됨에 따른 것으로 추정할 수 있다. As shown in Fig. 5(b), it can be assumed that the PN homojunction barrier, which mainly contributes to the on/off of the device, is determined by the size of the drain voltage (Vd) as well as the size of the gate voltage (Vg). can

예를 들어, 드레인 전압이 -1.6 V이고, 게이트 전압이 -1V일 경우(도 5(a) A점)에는 게이트 전극에 중첩하는 WS2 밴드가 파란색 점선 위치에에 있다가, 게이트 전압이 0V 이상이 되면(도 5(a) B점)에는 WS2 의 게이트 전극에 중첩하는 영역의 밴드만 빨간색 실선의 위치로 내려가 전류가 흐를 수 있다. 한편, 드레인 전압이 이와 달라지는 경우에는 전류가 흐르는 게이트 전압 즉, 문턱전압의 위치가 달라진다. 예를 들어, 드레인 전압이 -1V 보다 크고 0V 보다 작은 영역에서는 PN 동종접합 장벽의 높이(그림 5(c), 양방향 화살표)가 높아서 게이트 전압이 약 0.5V (@ Vd=-0.6V) 또는 약 1V (@ Vd=-0.1V) 이상과 같이 충분히 높아야 턴온될 수 있다. 한편, 드레인 전압이 -1V 보다 낮은 영역 일 예로서, -2.6V에서는 PN 동종접합 장벽의 높이가 낮아서 게이트 전압이 -2V로 매우 낮더라도 턴온될 수 있다. 이와 같이, 전류가 흐르기 시작하는 게이트 전압인 문턱전압은 드레인 전압이 감소함에 따라 점차 감소함을 알 수 있다. For example, when the drain voltage is -1.6 V and the gate voltage is -1V (point A in Fig. 5(a)), the WS 2 band overlapping the gate electrode is at the blue dotted line position, and the gate voltage is 0V When an abnormality occurs (point B in FIG. 5(a) ), only the band in the region overlapping the gate electrode of WS 2 goes down to the position of the red solid line, and current can flow. On the other hand, when the drain voltage is different from this, the position of the gate voltage through which the current flows, that is, the position of the threshold voltage is changed. For example, in the region where the drain voltage is greater than -1 V and less than 0 V, the height of the PN homojunction barrier (Fig. It must be high enough, such as 1V (@Vd=-0.1V) or higher, to turn on. On the other hand, as an example of a region in which the drain voltage is lower than -1V, in -2.6V, the height of the PN homojunction barrier is low, and thus the gate voltage can be turned on even when the gate voltage is very low as -2V. As described above, it can be seen that the threshold voltage, which is the gate voltage at which the current starts to flow, gradually decreases as the drain voltage decreases.

한편, 드레인 전류의 크기는 드레인 전압의 증가에 의하여 쇼트키 장벽을 넘는 전자들의 개수가 늘어남에 따라 증가할 수 있다.Meanwhile, the magnitude of the drain current may increase as the number of electrons crossing the Schottky barrier increases due to an increase in the drain voltage.

이와 같이, 본 발명 일 실시예에 따른 트랜지스터의 문턱전압은 게이트 전압(VG)의 크기와 드레인 전압(VD)의 크기에 의해 결정될 수 있고, 온 전류는 드레인 전압(VD)의 크기에 의해 결정될 수 있는데, 이러한 특성을 이용하면 드레인 전압과 게이트 전압을 이용하여 논리적 연산기능을 달리할 수 있다.As described above, the threshold voltage of the transistor according to an embodiment of the present invention may be determined by the magnitude of the gate voltage V G and the magnitude of the drain voltage V D , and the on current depends on the magnitude of the drain voltage V D . By using this characteristic, the logical operation function can be different using the drain voltage and the gate voltage.

도 6a는 본 발명의 일 실시예에 따른 트랜지스터의 ID-VG 커브이고, 도 6b는 본 발명의 일 실시예에 따른 트랜지스터의 가변적 논리 연산기능을 보여주는 표이다. 구체적으로, 게이트 전극에 인가되는 게이트 전압 중에서 두 개의 게이트 전압들을 T(참)값과 F(거짓)값으로 선택하고, 드레인 전극에 인가되는 드레인 전압 중에서 두 개의 드레인 전압들을 T(참)값과 F(거짓)값으로 선택하고, 상기 트랜지스터의 드레인 전류를 T(참)값과 F(거짓)값으로 구분하는 기준 전류를 선택(도6a에서 점선으로 표시된 2×10-10A)한 후, 상기 T값과 F값인 게이트 전압들 중 어느 하나의 게이트 전압을 인가하고, 상기 T값과 F값인 드레인 전압들 중 어느 하나의 드레인 전압을 인가하면, 상기 인가된 게이트 전압과 드레인 전압에 의존하여 드레인 전류가 T값 또는 F값으로(즉 2×10-10A보다 큰 값 혹은 작은 값으로) 출력될 수 있다.6A is an I D -V G curve of a transistor according to an embodiment of the present invention, and FIG. 6B is a table showing a variable logic operation function of a transistor according to an embodiment of the present invention. Specifically, two gate voltages from among the gate voltages applied to the gate electrode are selected as T (true) and F (false) values, and two drain voltages from among the drain voltages applied to the drain electrode are selected as T (true) and T (true) values. After selecting the F (false) value, and selecting a reference current that divides the drain current of the transistor into a T (true) value and an F (false) value (2×10 -10 A indicated by a dotted line in Fig. 6a), When any one of the gate voltages having the T and F values is applied and a drain voltage of any one of the drain voltages having the T and F values is applied, the drain depends on the applied gate voltage and the drain voltage. The current can be output as a T value or an F value (ie, a value larger or smaller than 2×10 -10 A).

도 6a 및 도 6b를 참조하면, 게이트 전압(Vg)을 -4, -1, 2.5V중에서 두개 선택하고, 선택된 게이트 전압들 중 작은 값을 F(거짓), 큰 값을 참(T)로 놓고; 드레인 전압(Vd)을 -0.6, -1.6, -3.6V 중 에서 두개 선택하고, 선택된 드레인 전압들 중 작은 값을 T(참), 큰 값을 F(거짓)으로 놓고; 각각에 따른 드레인 전류값이 2×10-10 A 이상이면 소자 출력을 참(T)으로 하고 드레인 전류값이 2×10-10 A 미만이면 소자 출력을 거짓(F)으로 두는 경우를 예시한다.6A and 6B , two gate voltages V g are selected from among -4, -1, and 2.5V, and the smaller value among the selected gate voltages is set to F (false) and the larger value is set to true (T). put; select two drain voltages (V d ) from among -0.6, -1.6, and -3.6V, and set the smaller value among the selected drain voltages as T (true) and the larger value as F (false); An example will be exemplified when the device output is set to true (T) when the respective drain current value is 2×10 -10 A or more, and the device output is set to false (F) when the drain current value is less than 2×10 -10 A.

예를 들어, 드레인 전압을 -3.6V (T)와 -1.6V (F)를 선택하고 게이트 전압을 -1V (T)와 -4V (F)를 선택하면, 드레인 전압이 -3.6V (T), 게이트 전압이 -1V (T)일 경우에만 출력이 참(T)이 되는 AND 논리소자가 된다. 다른 예에서, 드레인 전압을 -3.6V (T)와 -0.6V (F)를 선택하고 게이트 전압을 -1V (F)와 2.5V (T)를 선택하면, 드레인 전압의 논리값에 의해 출력의 논리값이 결정되는 항상 드레인 전압값 출력 소자(Identity Vd)가 된다. 또 다른 예에서, 드레인 전압을 -3.6V (T)와 -1.6V (F)를 선택하고 게이트 전압을 -4V (F)와 2.5V (T)를 선택하면, 게이트 전압의 논리값에 의해 출력의 논리값이 결정되는 항상 게이트 전압값 출력 소자(Identity Vg)가 된다. 또 다른 예에서, 드레인 전압을 -3.6V (T)와 -1.6V (F)를 선택하고 게이트 전압을 -1V (F)와 2.5V (T)를 선택하면, 드레인 전압이 -1.6V (F), 게이트 전압이 -1V (F)일 경우에만 출력이 거짓(F)이 되는 OR 논리소자가 된다.For example, if the drain voltage is -3.6V (T) and -1.6V (F) and the gate voltage is -1V (T) and -4V (F), the drain voltage is -3.6V (T) , becomes an AND logic device whose output becomes true (T) only when the gate voltage is -1V (T). In another example, if you select -3.6V (T) and -0.6V (F) for the drain voltage and -1V (F) and 2.5V (T) for the gate voltage, It is always the drain voltage value output element (Identity Vd) whose logic value is determined. In another example, if you select -3.6V (T) and -1.6V (F) for the drain voltage and -4V (F) and 2.5V (T) for the gate voltage, output by the logic value of the gate voltage It is always the gate voltage value output device (Identity Vg) for which the logic value of is determined. In another example, if you select -3.6V (T) and -1.6V (F) for the drain voltage and -1V (F) and 2.5V (T) for the gate voltage, the drain voltage is -1.6V (F) ), it becomes an OR logic device whose output becomes false (F) only when the gate voltage is -1V (F).

이상 설명한 바와 같이, 본 발명의 일 실시예에 따른 트랜지스터는 활성층(14) 내 PN 동종접합 장벽과, 활성층(14)과 강하게 도핑된 반도체층(10) 사이의 쇼트키 장벽에 의해 소자의 온/오프가 결정됨에 따라, 매우 낮은 누설전류 뿐 아니라 매우 낮은 소비전력을 구현할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 트랜지스터가 Subthreshold mode로 동작함에 따라 누설전류가 10-13 A/μm 혹은 채널 물질의 선택에 따라서 그 이하로도 감소할 수 있으며, 대기 상태 전력도 10-13 W 혹은 그 이하로 낮출 수 있다. 또한 On 상태의 전류도 10-10 A/μm로, 소비 전력도 10-10 W로 낮출 수 있다. 따라서 기존의 실리콘 MOSFET소자 대비 Off 상태 혹은 On 상태의 소모 전력을 10~104 배 이상 감소시킬 수 있다. 또한 본 발명 의 실시예에 따른 트랜지스터의 문턱전압은 게이트 전압(VG)의 크기와 드레인 전압(VD)의 크기에 의해 결정될 수 있고, 온 전류는 드레인 전압(VD)의 크기에 의해 결정될 수 있음에 따라, 도 6a 및 도 6b에서 설명한 바와 같이 단 하나의 소자를 이용하여, 드레인 전압과 게이트 전압 두개의 Input만으로도 논리연산의 작용이 변화하는 가변형 논리소자를 제작할 수 있다. 또한, 본 발명의 다른 실시예에서 상기 반도체층이 직접천이 반도체인 경우, 상기 트랜지스터는 턴온될 때 발광되는 발광소자일 수 있으며, 또한 이 경우 활성층(14) 내 PN 동종접합 장벽과, 활성층(14)과 강하게 도핑된 반도체층(10) 사이의 쇼트키 장벽에 의해 소자의 온/오프가 결정됨에 따라, 매우 낮은 누설전류 뿐 아니라 매우 낮은 소비전력을 갖는 발광소자를 구현할 수 있다. 이러한 발광소자는 저소비전력을 필요로하는 광통신용 광원으로 적용할 수 있다.As described above, in the transistor according to an embodiment of the present invention, the on/off of the device by the PN homojunction barrier in the active layer 14 and the Schottky barrier between the active layer 14 and the strongly doped semiconductor layer 10 . As OFF is determined, it is possible to realize very low leakage current as well as very low power consumption. Specifically, as the transistor according to an embodiment of the present invention operates in the Subthreshold mode, the leakage current may be reduced to 10 -13 A/μm or less depending on the selection of the channel material, and the standby power is also 10 - It can be lowered to 13 W or less. In addition, the on-state current can be reduced to 10 -10 A/μm, and power consumption can also be reduced to 10 -10 W. Therefore, it is possible to reduce the power consumption in the Off state or On state by 10~10 4 times or more compared to the conventional silicon MOSFET device. In addition, the threshold voltage of the transistor according to the embodiment of the present invention may be determined by the magnitude of the gate voltage VG and the drain voltage VD, and the on current may be determined by the magnitude of the drain voltage VD. Accordingly, as described with reference to FIGS. 6A and 6B , it is possible to manufacture a variable logic device in which the operation of a logic operation is changed only by using only one input of a drain voltage and a gate voltage using only one device. Further, in another embodiment of the present invention, when the semiconductor layer is a direct transition semiconductor, the transistor may be a light emitting device that emits light when it is turned on, and in this case, the PN homojunction barrier in the active layer 14 and the active layer 14 ) and the schottky barrier between the strongly doped semiconductor layer 10 determines the on/off of the device, so that a light emitting device having a very low leakage current as well as a very low power consumption can be realized. Such a light emitting device can be applied as a light source for optical communication requiring low power consumption.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.Above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the technical spirit and scope of the present invention This is possible.

Claims (10)

제1 도전형을 갖는 반도체층;
상기 반도체층에 접하지 않는 제2 도전형 영역과 상기 반도체층 상에 접하는 제1 도전형 영역을 구비하고, 상기 제2 도전형 영역과 상기 제1 도전형 영역 사이에 형성된 PN 접합과 상기 제1 도전형 영역과 상기 반도체층 사이에 형성된 쇼트키 장벽을 갖는 활성층;
상기 활성층의 제2 도전형 영역의 일부인 제1 영역과 중첩하고 상기 활성층의 제1 도전형 영역을 덮는 게이트 전극;
상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막;
상기 활성층의 제2 도전형 영역의 다른 일부인 제2 영역은 상기 게이트 전극에 의해 중첩되지 않고, 상기 활성층의 제2 도전형 영역의 제2 영역에 전기적으로 연결된 소오스 전극; 및
상기 반도체층에 전기적으로 연결된 드레인 전극을 구비하고,
상기 활성층의 상기 제2 도전형 영역의 제2 영역, 상기 제2 도전형 영역의 제1 영역, 및 상기 제1 도전형 영역은 직렬로 배치된 트랜지스터.a semiconductor layer having a first conductivity type;
a PN junction formed between the second conductivity type region and the first conductivity type region and the first conductivity type region including a second conductivity type region not in contact with the semiconductor layer and a first conductivity type region contacting on the semiconductor layer an active layer having a Schottky barrier formed between the conductive region and the semiconductor layer;
a gate electrode overlapping a first region that is a part of a second conductivity-type region of the active layer and covering the first conductivity-type region of the active layer;
a gate insulating layer disposed between the active layer and the gate electrode;
a second region, which is another part of the second conductivity-type region of the active layer, is not overlapped by the gate electrode, and is electrically connected to a second region of the second conductivity-type region of the active layer; and
and a drain electrode electrically connected to the semiconductor layer;
a second region of the second conductivity type region, a first region of the second conductivity type region, and the first conductivity type region of the active layer are disposed in series. 제1항에 있어서,
상기 반도체층 상에 이의 일부영역을 덮고 다른 일부영역을 노출시키는 절연패턴을 더 구비하고,
상기 활성층은 상기 절연패턴의 상부 및 상기 절연패턴에 의해 노출된 반도체층 상에 배치되되, 상기 활성층의 제2 도전형 영역은 절연패턴의 상부에 위치하고, 상기 활성층의 제1 도전형 영역은 상기 절연패턴에 의해 노출된 상기 반도체층 상에 위치하는, 트랜지스터.According to claim 1,
An insulating pattern covering a partial region of the semiconductor layer and exposing another partial region is further provided on the semiconductor layer,
The active layer is disposed on the upper portion of the insulating pattern and on the semiconductor layer exposed by the insulating pattern, the second conductivity type region of the active layer is located on the insulating pattern, and the first conductivity type region of the active layer is the insulating pattern A transistor located on the semiconductor layer exposed by the pattern. 제1항에 있어서,
상기 반도체층은 축퇴 반도체층 (degenerate semiconductor layer)인 트랜지스터.According to claim 1,
wherein the semiconductor layer is a degenerate semiconductor layer. 제3항에 있어서,
상기 반도체층은 p형으로 도핑된 실리콘층인 트랜지스터.4. The method of claim 3,
The semiconductor layer is a silicon layer doped with p-type transistor. 제1항에 있어서,
상기 활성층은 TMDC (Transition Metal Dichalcogenide)층인 트랜지스터.According to claim 1,
The active layer is a TMDC (Transition Metal Dichalcogenide) layer. 제4항에 있어서,
상기 활성층의 제2 도전형 영역은 n형 영역이고 제1 도전형 영역은 p형 영역인 트랜지스터.5. The method of claim 4,
The second conductivity-type region of the active layer is an n-type region and the first conductivity-type region is a p-type region. 제1항에 있어서,
상기 트랜지스터의 문턱전압은 상기 게이트 전극에 인가되는 게이트 전압의 크기뿐 아니라 상기 드레인 전극에 인가되는 드레인 전압의 크기에 의해 달라지는 트랜지스터.According to claim 1,
The threshold voltage of the transistor varies depending on the magnitude of the drain voltage applied to the drain electrode as well as the magnitude of the gate voltage applied to the gate electrode. 제1항에 있어서,
상기 반도체층은 직접천이형 화합물반도체층인 트랜지스터.According to claim 1,
The semiconductor layer is a direct transition compound semiconductor layer transistor. 제8항에 있어서,
상기 트랜지스터는 턴온되면 발광하는 트랜지스터.9. The method of claim 8,
The transistor is a transistor that emits light when it is turned on. 제1항의 트랜지스터의 ID-VG 커브에서,
게이트 전극에 인가되는 게이트 전압으로 두 개의 게이트 전압들을 T(참)값과 F(거짓)값으로 선택하고, 드레인 전극에 인가되는 드레인 전압으로 두 개의 드레인 전압들을 T(참)값과 F(거짓)값으로 선택하고, 상기 트랜지스터의 드레인 전류를 T(참)값과 F(거짓)값으로 구분하는 기준 전류를 선택하는 단계;
상기 T값과 F값인 게이트 전압들 중 어느 하나의 게이트 전압을 인가하고, 상기 T값과 F값인 드레인 전압들 중 어느 하나의 드레인 전압을 인가하는 단계;
상기 인가된 게이트 전압과 드레인 전압에 의존하여 드레인 전류가 T값 또는 F값으로 출력되는 단계를 포함하는 제1항의 트랜지스터를 논리소자로 사용하는 방법.In the I D -V G curve of the transistor of claim 1,
Two gate voltages are selected as a T (true) value and F (false) value as a gate voltage applied to the gate electrode, and the two drain voltages are set as a T (true) value and F (false) value as a drain voltage applied to the drain electrode. ), and selecting a reference current for dividing the drain current of the transistor into a T (true) value and an F (false) value;
applying any one of the T-value and F-value gate voltages and applying any one of the T-value and F-value drain voltages;
A method of using the transistor of claim 1 as a logic element, comprising outputting a drain current as a T value or an F value depending on the applied gate voltage and drain voltage.
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