KR102288241B1 - Negative Differential Resistance Device based on heterojunction having spacer layer - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 146
- 239000004065 semiconductor Substances 0.000 claims abstract description 76
- 238000002347 injection Methods 0.000 claims description 54
- 239000007924 injection Substances 0.000 claims description 54
- 239000000463 material Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 12
- 239000002861 polymer material Substances 0.000 claims description 9
- 230000001939 inductive effect Effects 0.000 claims description 3
- CZWHMRTTWFJMBC-UHFFFAOYSA-N dinaphtho[2,3-b:2',3'-f]thieno[3,2-b]thiophene Chemical compound C1=CC=C2C=C(SC=3C4=CC5=CC=CC=C5C=C4SC=33)C3=CC2=C1 CZWHMRTTWFJMBC-UHFFFAOYSA-N 0.000 description 38
- 238000012546 transfer Methods 0.000 description 10
- 229920002873 Polyethylenimine Polymers 0.000 description 8
- 229920002125 Sokalan® Polymers 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- XOJVVFBFDXDTEG-UHFFFAOYSA-N Norphytane Natural products CC(C)CCCC(C)CCCC(C)CCCC(C)C XOJVVFBFDXDTEG-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- -1 (c) V th Chemical compound 0.000 description 3
- 238000001237 Raman spectrum Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000004584 polyacrylic acid Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004140 HfO Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910007650 ZnO(a) Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002508 contact lithography Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 229920001601 polyetherimide Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- NMFKEMBATXKZSP-UHFFFAOYSA-N thieno[3,2-b]thiophene Chemical compound S1C=CC2=C1C=CS2.S1C=CC2=C1C=CS2 NMFKEMBATXKZSP-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
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- H01L45/1226—
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L45/145—
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- H01L47/005—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
Description
본 발명은 음미분저항 소자에 관한 것으로서, 더욱 상세하게는, 스페이서 층을 이용하여 음의 미분 저항의 크기를 가변시킬 수 있도록 구성된 이종 접합 기반의 음미분저항 소자에 관한 것이다.The present invention relates to a negative differential resistance device, and more particularly, to a heterojunction-based negative differential resistance device configured to vary the magnitude of negative differential resistance using a spacer layer.
일반적으로, 음미분저항 소자(NDR: Negative Differential Resistance)는 많은 회로 응용 잠재력을 가지나, 지금까지는 물질의 호환성과 공정의 복잡성이 실제적인 응용에 제한으로 작용하고 있다. 피크 위치의 제어 및 열 안정성을 가지는 고 피크 대 계곡 비(PVR: Peak to Valley Ration)는 음미분저항 소자를 위한 가장 중요한 요구 사항이다. 게다가, 실리콘 기반 CMOS 기술과의 공정 호환성은 SiGe, 그래핀 등의 신물질을 사용하는 음미분저항 소자의 적용을 제한하는 다른 요구사항이다.In general, Negative Differential Resistance (NDR) has many circuit application potentials, but so far, material compatibility and process complexity are limiting practical applications. A high peak-to-valley ratio (PVR) with control of the peak position and thermal stability is the most important requirement for negative differential resistance devices. In addition, process compatibility with silicon-based CMOS technology is another requirement that limits the application of negative differential resistance devices using new materials such as SiGe and graphene.
따라서 종래기술의 물질의 호환성과 공정의 복잡성 문제를 해결하고, 실리콘 기판 CMOS 기술과 공정 호환성을 가지도록 함으로써, NDR 소자기술을 용이하게 제작하여 적용할 수 있도록 하는 새로운 음미분저항 소자 기술이 요구된다.Therefore, there is a need for a new negative differential resistance device technology that can easily fabricate and apply NDR device technology by solving the problems of compatibility of materials and process complexity of the prior art, and making it process compatible with silicon substrate CMOS technology. .
따라서 본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로서, 반도체 소자의 전극 층 사이에 형성된 다양한 특성의 이종 접합 계면에 스페이서 층을 형성하여 음의 미분 저항 범위가 가변된 스페이서 층을 가지는 이종 접합 기반의 음미분저항 소자를 제공하는 것을 기술적 과제로 한다.Accordingly, the present invention is to solve the problems of the prior art described above, and a heterojunction having a spacer layer having a variable negative differential resistance range by forming a spacer layer at the heterojunction interface of various characteristics formed between electrode layers of a semiconductor device. It is a technical task to provide a negative differential resistance device based on the present invention.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 게이트 층; 상기 게이트 층 상부에 형성되는 게이트 유전체 층; 상기 게이트 유전체 층의 상부에 일정 간격 이격되어 설치되는 제1 전극 층과 제2 전극 층; 상기 게이트 유전체 층 상부의 상기 제1 전극 층과 제2 전극 층 사이의 영역에서 이종 접합되는 제1 반도체 층과 제2 반도체 층; 및 상기 제1 반도체 층과 제2 반도체 층 사이에 형성된 음미분저항 가변을 위한 스페이서 층;을 포함하여 구성되는 것을 특징으로 하는 음미분저항 소자를 제공한다.One embodiment of the present invention for achieving the above technical problem, a gate layer; a gate dielectric layer formed over the gate layer; a first electrode layer and a second electrode layer spaced apart from each other by a predetermined distance on top of the gate dielectric layer; a first semiconductor layer and a second semiconductor layer heterojunction in a region between the first electrode layer and the second electrode layer over the gate dielectric layer; and a spacer layer for varying negative differential resistance formed between the first semiconductor layer and the second semiconductor layer.
상기 제1 전극 층과 제2 전극 층은, 소스 전극 층과 드레인 전극 층인 것을 특징으로 한다.The first electrode layer and the second electrode layer may be a source electrode layer and a drain electrode layer.
상기 제1 반도체 층과 제2 반도체 층은, 하나는 p형 다른 하나는 n형 반도체 층인 것을 특징으로 한다.The first semiconductor layer and the second semiconductor layer are characterized in that one is a p-type semiconductor layer and the other is an n-type semiconductor layer.
상기 스페이서 층은, 1nm ~ 50nm의 두께로 형성되는 것을 특징으로 한다.The spacer layer is characterized in that it is formed to a thickness of 1nm ~ 50nm.
상기 스페이서 층은, 전자주입 스페이서 층 또는 정공주입 스페이서 층 중 어느 하나로 형성되는 전하주입 스페이서 층인 것을 특징으로 한다.The spacer layer is characterized in that it is a charge injection spacer layer formed of either an electron injection spacer layer or a hole injection spacer layer.
상기 전하주입 스페이서 층을 형성하는 물질은, 주변 반도체 소재에 음의 전하를 유도하는 고분자물질(예시: 폴리 아크릴 산(Poly acrylic acid)), 또는 양의 전하를 유도하는 고분자물질 (예시: 폴리에틸렌이민(Polyethylenimine))을 포함하는 고분자 물질인 것을 특징으로 한다.The material forming the charge injection spacer layer is a polymer material that induces a negative charge on the surrounding semiconductor material (eg, poly acrylic acid), or a polymer material that induces a positive charge (eg, polyethyleneimine) (Polyethylenimine)) characterized in that it is a polymer material containing.
상기 스페이서 층은, 터널링 장벽을 형성하여 전류를 제한하는 절연 물질로 형성되는 유전체 스페이서 층인 것을 특징으로 한다.The spacer layer may be a dielectric spacer layer formed of an insulating material that limits current by forming a tunneling barrier.
상기 스페이서 층은, 전하주입 스페이서 층과 유전체 스페이서 층이 조합된 하이브리드 스페이서 층인 것을 특징으로 한다.The spacer layer is a hybrid spacer layer in which a charge injection spacer layer and a dielectric spacer layer are combined.
상기 하이브리드 스페이서 층은, 상기 제1 반도체 층의 상부에 적층 형성되는 전자주입 스페이서 층; 및 상기 전자주입 스페이서 층의 상부와 상기 제2 반도체 층의 하부 사이에 적층 형성되는 유전체 스페이서 층;을 포함하여 구성되는 것을 특징으로 한다.The hybrid spacer layer may include an electron injection spacer layer stacked on the first semiconductor layer; and a dielectric spacer layer stacked between an upper portion of the electron injection spacer layer and a lower portion of the second semiconductor layer.
상기 하이브리드 스페이서 층은, 상기 제1 반도체 층의 상부에 적층 형성되는 유전체 스페이서 층; 및 상기 유전체 스페이서 층의 상부와 상기 제2 반도체 층의 하부 사이에 적층 형성되는 정공주입 스페이서 층;을 포함하여 구성되는 것을 특징으로 한다.The hybrid spacer layer may include a dielectric spacer layer stacked on the first semiconductor layer; and a hole injection spacer layer stacked between an upper portion of the dielectric spacer layer and a lower portion of the second semiconductor layer.
상기 하이브리드 스페이서 층은, 상기 제1 반도체 층의 상부에 적층 형성되는 전자주입 스페이서 층; 상기 전자주입 스페이서 층의 상부에 적층 형성되는 유전체 스페이서 층; 및 상기 유전체 스페이서 층의 상부와 상기 제2 반도체 층의 하부 사이에 적층 형성되는 정공주입 스페이서 층;을 포함하여 구성되는 것을 특징으로 한다.The hybrid spacer layer may include an electron injection spacer layer stacked on the first semiconductor layer; a dielectric spacer layer stacked on the electron injection spacer layer; and a hole injection spacer layer stacked between an upper portion of the dielectric spacer layer and a lower portion of the second semiconductor layer.
본 발명의 실시예는, 음미분저항 소자에 스페이서 층을 도입하는 것에 음미분저항 소자의 소자 특성 제어를 가능하게 하여 다양한 응용 가능성을 제공한다.The embodiment of the present invention provides various application possibilities by enabling control of device characteristics of the negative differential resistance device by introducing a spacer layer into the negative differential resistance device.
또한, 본 발명의 실시예는, 음미분저항 소자의 소자특성을 제어할 수 있도록 하는 것에 의해, 다양한 센서 또는 로직 시스템 등에 적용 시 성능을 현저히 향상시킬 수 있도록 하는 효과를 제공한다.In addition, the embodiment of the present invention provides an effect of remarkably improving the performance when applied to various sensors or logic systems, etc. by controlling the device characteristics of the negative differential resistance device.
또한, 본 발명의 실시예는, 음미분저항 소자를 THz(Terahertz) 응용기술, SRAM, 고속 스위치(fast switch), 다치로직회로 등에 용이하게 적용할 수 있도록 하는 효과를 제공한다.In addition, the embodiment of the present invention provides an effect of allowing the negative differential resistance device to be easily applied to THz (Terahertz) application technology, SRAM, fast switch, multi-value logic circuit, and the like.
도 1은 본 발명의 일 실시예의 음미분저항 소자(NDR: Negative Differential Resistance device)의 단면도(a) 및 평면도(b).
도 2는 도 1의 음미분저항 소자(1)의 서로 다른 드레인 전압(VD)에서의 게이트 전압(Vg)에 따른 드레인 전류(Id)의 변화를 나타내는 그래프.
도 3은 도 1의 스페이서 층이 전하주입 스페이서 층(CIS: Charege Injection Spacer Layer)으로 구성된 본 발명의 실시예의 음미분저항 소자(1)의 단면도(a) 및 전하가 전자 또는 정공인 경우의 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 나타내는 그래프(b) 및 스페이서 층(10)의 두께에 따른 음미분저항 소자(1)의 문턱 전압과 드레인 전류(Vd)의 변화를 나태는 그래프(c).
도 4는 도 1의 스페이서 층이 유전체 스페이서 층(DS: Dielectric Spacer Layer)으로 구성된 본 발명의 실시예의 음미분저항 소자(1)의 단면도(a) 및 유전체 스페이서 층의 두께에 따른 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 나타내는 그래프(b).
도 5는 도 1의 스페이서 층이 하이브리드 스페이서 층(HS: Hybrid Spacer Layer)으로 구성된 본 발명의 다른 실시예의 음미분저항 소자(1)의 단면도(a), 하이브리드 스페이서 층의 종류(b) 및 하이브리드 스페이서 층에 따른 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 나타내는 그래프(c).
도 6은 본 발명의 음미분저항 소자의 일 실시예의 ZnO DNTT 이종접합 소자 제조를 위한 공정도 순서(a), 개략적인 음미분저항 소자의 구조 및 (c) 제조된 음미분저항 소자의 광학 현미경 이미지를 나타내는 도면.
도 7은 도 6의 ZnO DNTT 이종접합 소자 중 90nm SiO2/n형 기판 상의 ZnO 층(a) 및 DNTT 층(b)의 라만 스펙트럼을 나타내는 그래프.
도 8은 서로 다른 ZnO 층의 두께를 가지는 ZnO TFT들의 Vd = 5V에서 측정된 ZnO 층의 Id-Vg 곡선을 나타내는 그래프.
도 9는 서로 다른 CIS층을 가지는 ZnO(a) 및 DNTT TFT들의 |Vd| = 5V에서 측정된 Id-Vg 곡선을 나타내는 그래프.
도 10은 ZnO DNTT 이종접합 음미분저항 소자의 3가지 순방향 드레인 전압 영역에서의 I-V 특성을 나타내는 그래프((a) Vg<Vth, ZnO, (b)Vth, ZnO<Vg<Vth, DNTT, (c) Vth, DNTT<Vg).
도 11은 서로 다른 ZnO 층의 두께를 가지는 NDR의 VZnO = - 5V에서 측정된 전달 곡선(transfer curve)을 나타내는 그래프.
도 12는 서로 다른 CIS 층을 가지는 NDR의 VZnO = -5V에서 측정된 전달 곡선(transfer curve)을 나타내는 그래프.
도 13은 |Vd| = 5 ~ 30V 범위에서 5V 간격의 VDNTT가 (a) ZnO, VZnO 및 (b)DNTT에 인가된 음미분저항 소자의 전달 곡선(transfer curve)을 나타내는 그래프.
도 14는 (a) 6개월 동안 동일한 칩을 가지는 72개의 소자들에 대해 측정된 PVR의 공기 안정성과, 72시간 동안 측정된 (b) PVR, (c) Vpeak 및 (d) 음미분저항 소자의 전압 폭(ΔVg)의 분산을 나타내는 그래프.
도 15는 (a) 음미분저항 소자를 사용하여 제작된 주파수 배율기의 일 실시예에 따르는 회로 다이어그램, (b) 주파수 상향 변환의 구동 원리를 나타내는 그래프.
도 16은 (a) f0 = 30Hz, Vd = 3V, R0 = 100㏁에서의 주파수 배율기의 실험 결과, (b) Voutput의 전력 스펙트럼을 나타내는 그래프.
도 17은 (a) PSPISE, L=100nm, Vd=1V를 사용하여 설계된 서로 다른 EOT(등가 산화막 두께: Equivalent Oxide Thickness)에서의 음미분저항 소자의 전달 특성, (b) EOT 함수로서의 피크 전류 및 ΔVg의 스케일링 특성을 나타내는 그래프.1 is a cross-sectional view (a) and a plan view (b) of a negative differential resistance device (NDR) according to an embodiment of the present invention.
FIG. 2 is a graph showing changes in drain current Id according to gate voltage Vg at different drain voltages V D of the negative
3 is a cross-sectional view (a) of a negative
4 is a cross-sectional view (a) of the negative differential
5 is a cross-sectional view (a) of a negative
6 is a flow chart for manufacturing a ZnO DNTT heterojunction device of an embodiment of the negative differential resistance device of the present invention (a), a schematic structure of a negative differential resistance device, and (c) an optical microscope of the manufactured negative differential resistance device A drawing representing an image.
7 is a graph showing Raman spectra of a ZnO layer (a) and a DNTT layer (b) on a 90 nm SiO 2 /n-type substrate among the ZnO DNTT heterojunction device of FIG. 6 .
8 is a graph showing the Id-Vg curve of the ZnO layer measured at Vd = 5V of the ZnO TFTs having different ZnO layer thicknesses.
9 shows |Vd| of ZnO(a) and DNTT TFTs having different CIS layers. = Graph showing the measured Id-Vg curve at 5V.
10 is a graph showing IV characteristics in three forward drain voltage regions of a ZnO DNTT heterojunction negative differential resistance device ((a) Vg<V th, ZnO , (b)V th, ZnO <Vg<V th, DNTT , (c) V th , DNTT < Vg).
11 is a graph showing a transfer curve measured at V ZnO = −5 V of NDRs having different ZnO layer thicknesses.
12 is a graph showing a transfer curve measured at V ZnO = -5V of NDR having different CIS layers.
13 shows |Vd| = A graph showing the transfer curve of a negative differential resistance device with V DNTT applied to (a) ZnO, V ZnO, and (b) DNTT at 5 V intervals in the range of 5 to 30 V.
14 shows (a) air stability of PVR measured for 72 devices with the same chip for 6 months, and (b) PVR, (c) Vpeak and (d) negative differential resistance devices measured for 72 hours. A graph showing the variance of the voltage width (ΔVg).
15 is (a) a circuit diagram according to an embodiment of a frequency multiplier manufactured using a negative differential resistance element, and (b) a graph showing a driving principle of frequency upconversion.
16 is a graph showing the power spectrum of (a) f 0 = 30 Hz, Vd = 3V, and (b) the power spectrum of the frequency multiplier at R 0 = 100 MΩ.
17 is (a) PSPISE, L = 100 nm, Vd = 1V designed using different EOT (equivalent oxide film thickness: Equivalent Oxide Thickness) transfer characteristics of the negative differential resistance device, (b) peak current as a function of EOT and A graph showing the scaling characteristics of ΔVg.
하기에서 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.
본 발명의 개념에 따른 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로, 특정 실시예들을 도면에 예시하고 본 명세서 또는 출원서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명은 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the embodiment according to the concept of the present invention can have various changes and can have various forms, specific embodiments are illustrated in the drawings and described in detail in the present specification or application. However, this is not intended to limit the embodiment according to the concept of the present invention to a specific disclosed form, and it should be understood that the present invention includes all modifications, equivalents and substitutes included in the spirit and scope of the present invention.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being “connected” or “connected” to another component, it is understood that the other component may be directly connected or connected to the other component, but other components may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that no other element is present in the middle. Other expressions describing the relationship between elements, such as "between" and "immediately between" or "neighboring to" and "directly adjacent to", should be interpreted similarly.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used herein are used only to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In this specification, terms such as "comprises" or "have" are intended to designate that the described features, numbers, steps, operations, components, parts, or combinations thereof exist, and include one or more other features or numbers. , it is to be understood that it does not preclude the possibility of the presence or addition of steps, operations, components, parts, or combinations thereof.
이하, 본 발명의 실시예를 나타내는 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings showing embodiments of the present invention.
본 발명의 실시예에서, 음미분저항 소자(1)의 제1 반도체 층(SC A)과 제2 반도체 층(SC B)은 서로 다른 다수 운반체(majority carrier)를 갖는 반도체 소재로 구성된다. 즉 한쪽은 n 형 반도체, 다른 쪽은 p-형 반도체를 사용할 수 있고, 두께는 두 개의 반도체 층의 접합면에서 완전공핍층이 형성될 수 있는 두께 범위 이내 (1nm-0.5㎛)의 소재를 사용할 수 있다. 최적 두께는 각 소재의 전하농도, 전하이동도에 따라 달라질 수 있다. 상기 스페이서 층(10)은 소재의 특성, 소자의 특성에 따라 n형, 또는 p형의 전하를 유도할 수 있는 열적 안정성이 있는 고분자 물질을 사용한다. 예시로 PAA 또는 PEI를 적용할 수 있다. 제작된 소자의 문턱전압은 두 소재의 전하농도가 대칭일 경우 0V에서 전도가 되고, 전압이 높아지거나 낮아지면 전도도가 낮아지는 동작 특성을 가진다. 가장 높은 전도도를 보이는 전압을 문턱전압으로 지정한다면, 문턱전압 값은 각 반도체 소재의 전하농도, 스페이서 층의 전하 유형(type)에 따라 변조될 수 있다. 이때 최대 전류는 100nA-10㎂까지 변조가 될 수 있음을 실험적으로 확인했으나 이 값은 응용분야에 따라 소자구조를 최적화하여 변경할 수 있다. 최대 전류치와 최소 전류치의 비를 나타내는 피크 대 계곡비(PVR: peak to valley ratio) 또한 102-106 범위 내에서 변조가 가능하다는 것이 실험으로 확인되었다.In the embodiment of the present invention, the first semiconductor layer SC A and the second semiconductor layer SC B of the negative
도 1은 본 발명의 일 실시예의 음미분저항 소자(NDR: Negative Differential Resistance device)의 단면도(a) 및 평면도(b)이며, 도 2는 도 1의 음미분저항 소자(1)의 서로 다른 드레인 전압(VD)에서의 게이트 전압(Vg)에 따른 드레인 전류(Id)의 변화를 나타내는 그래프이다.1 is a cross-sectional view (a) and a plan view (b) of a negative differential resistance device (NDR) according to an embodiment of the present invention, and FIG. 2 is a different drain of the negative
도 1과 같이, 본 발명의 일 실시예의 음미분저항 소자(1)는, 게이트 층(G), 상기 게이트 층(G) 상부에 형성되는 게이트 유전체 층(GD), 상기 게이트 유전체 층(GD)의 상부에 일정 간격 이격 설치되는 제1 전극 층과 제2 전극 층, 상기 게이트 유전체 층(GD) 상부의 상기 제1 전극 층과 제2 전극 층 사이의 영역에서 이종 접합되는 제1 반도체 층(SC A)과 제2 반도체 층(SC B) 및 상기 제1 반도체 층(SC A)과 제2 반도체 층(SC B) 사이에 형성된 음의 미분 저항 가변을 위한 스페이서 층(10)을 포함하여 구성된다.As shown in FIG. 1 , in the negative
상술한 구성의 상기 음미분저항 소자(1)는 낮은 누설 전류(off current)와 ~ 105의 높은 피크 대 계곡 비(peak to valley ration)의 성능을 가지며, 임계전압(Threshold voltage)과 피크 전류(peak current) 등의 조절을 가능하도록 구성된다.The savoring
상기 제1 전극 층과 제2 전극 층은, 각각 Au 등을 증착하여 형성될 수 있으며, 소스 전극 층(S)과 드레인 전극 층(D)으로 각각 구성될 수 있다.The first electrode layer and the second electrode layer may be formed by depositing Au or the like, respectively, and may be composed of a source electrode layer (S) and a drain electrode layer (D), respectively.
상기 제1 반도체 층(SC A)과 제2 반도체 층(SC B)은 각각 하나는 p형의 반도체 층 다른 하나는 n형 반도체 층으로 구성될 수 있다.Each of the first semiconductor layer SC A and the second semiconductor layer SC B may include one p-type semiconductor layer and the other n-type semiconductor layer.
상기 스페이서 층(10)은, 전자주입 스페이서 층(EIS: Electron Injection Spacer Layer)과 정공주입 스페이서 층(HIS: Hole Injection Spacer Layer) 중 어느 하나 이상으로 형성되는 전하주입 스페이서 층(CIS: Charge Injection Spacer Layer), 터널링 장벽을 형성하여 전류를 제한하는 절연 물질로 형성되는 유전체 스페이서 층(DS: Dielectric Spacer Layer) 또는 상기 전하주입 스페이서 층(CIS)과 상기 유전체 스페이서 층(DS)이 조합된 하이브리드 스페이서 층(HS: Hybrid Spacer Layer)으로 선택적으로 구성될 수 있다.The
상기 전하주입 스페이서 층을 형성하는 물질은 주변 반도체 소재에 음의 전하를 유도하는 고분자물질(예시: 폴리 아크릴 산(Poly acrylic acid) 등), 또는 양의 전하를 유도하는 고분자물질 (예시: 폴리에틸렌이민(Polyethylenimine) 등)을 포함하는 고분자 물질인 것을 특징으로 한다.The material forming the charge injection spacer layer is a polymer material that induces a negative charge to the surrounding semiconductor material (eg, poly acrylic acid, etc.), or a polymer material that induces a positive charge (eg, polyethyleneimine) (Polyethylenimine), etc.), characterized in that it is a polymer material containing.
또한, 상기 하이브리드 스페이서 층(HS)은, 상기 제1 반도체 층(SC A)의 상부에 적층 형성되는 전자주입 스페이서 층(EIS) 및 상기 전자주입 스페이서 층(EIS)의 상부와 상기 제2 반도체 층(SC B)의 하부 사이에 적층 형성되는 유전체 스페이서 층(DS)을 포함하여 구성될 수 있다.In addition, the hybrid spacer layer HS includes an electron injection spacer layer EIS that is stacked on the first semiconductor layer SC A, an upper portion of the electron injection spacer layer EIS, and the second semiconductor layer. It may be configured to include a dielectric spacer layer (DS) stacked between the lower portions of (SC B).
또한, 상기 하이브리드 스페이서 층(HS)은, 상기 제1 반도체 층(SC A)의 상부에 적층 형성되는 유전체 스페이서 층(DS) 및 상기 유전체 스페이서 층(DS)의 상부와 상기 제2 반도체 층(SC B)의 하부 사이에 적층 형성되는 정공주입 스페이서 층(HIS)을 포함하여 구성될 수도 있다.In addition, the hybrid spacer layer HS may include a dielectric spacer layer DS stacked on the first semiconductor layer SC A, an upper portion of the dielectric spacer layer DS, and the second semiconductor layer SC. It may be configured to include a hole injection spacer layer (HIS) stacked between the lower portions of B).
또한, 상기 하이브리드 스페이서 층(HS)은, 상기 제1 반도체 층(SC A)의 상부에 적층 형성되는 전자주입 스페이서 층(EIS), 상기 전자주입 스페이서 층(EIS)의 상부에 적층 형성되는 유전체 스페이서 층(DS) 및 상기 유전체 스페이서 층(DS)의 상부와 상기 제2 반도체 층(SC B)의 하부 사이에 적층 형성되는 정공주입 스페이서 층(HIS)을 포함하여 구성될 수도 있다.In addition, the hybrid spacer layer (HS) may include an electron injection spacer layer (EIS) stacked on the first semiconductor layer (SC A) and a dielectric spacer stacked on the electron injection spacer layer (EIS). It may include a layer DS and a hole injection spacer layer HIS stacked between an upper portion of the dielectric spacer layer DS and a lower portion of the second semiconductor layer SC B.
상술한 구성의 상기 스페이서 층(10)은, 1nm ~ 50nm의 두께로 형성되는 것을 특징으로 한다. The
상술한 구성의 상기 음미분저항 소자(1)는 제1 반도체 층(SC A)과 제2 반도체 층(SC B)의 물질 및 두께, 제1 반도체 층(SC A)과 제2 반도체 층(SC B)에 인가되는 전압, 상기 스페이서 층(10)의 물질, 적층 구조 및 두께 등의 가변에 따라, 음미분저항 소자(1)의 문턱 전압 또는 드레인 전류의 크기가 가변된다. 이에 따라, 상기 음미분저항 소자(1)는 제1 반도체 층(SC A)과 제2 반도체 층(SC B)의 물질 및 두께, 상기 스페이서 층(10)의 물질, 적층 구조 및 두께 등을 조절하는 것에 의해 음미분저항 소자(1)의 문턱 전압 또는 드레인 전류의 크기를 가변시킬 수 있어, 다양한 응용을 가능하게 한다. The negative
도 2의 경우, 제2 반도체 층(SC B)을 p형 반도체로 형성한 후, 제2 반도체 층(SC B)에 형성된 드레인 전극 층(D)에 각각 5V, 30V의 드레인 전압(Vd)을 인가한 상태에서의 게이트 전압(Vg)에 따른 드레인 전류(Id)의 피크치와 문턱 전압이 가변되는 것을 나타낸다. 즉, 도 2와 같이, 드레인 전압(Vd)을 조절하는 것에 의해 게이트 전압(Vg)에 의한 드레인 전류(Id)의 크기 및 문턱 전압을 가변시킬 수 있게 된다.In the case of FIG. 2 , after the second semiconductor layer SC B is formed of a p-type semiconductor, drain voltages Vd of 5V and 30V are applied to the drain electrode layer D formed on the second semiconductor layer SC B, respectively. This indicates that the peak value and the threshold voltage of the drain current Id are varied according to the gate voltage Vg in the applied state. That is, as shown in FIG. 2 , by adjusting the drain voltage Vd, the magnitude of the drain current Id and the threshold voltage can be varied by the gate voltage Vg.
도 3은 도 1의 스페이서 층(10)이 전하주입 스페이서 층(CIS)으로 구성된 본 발명의 다른 실시예의 음미분저항 소자(1)의 단면도(a) 및 전하가 전자 또는 정공인 경우의 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 나타내는 그래프(b) 및 스페이서 층(10)의 농도에 따른 음미분저항 소자(1)의 문턱 전압과 드레인 전류(Vd)의 변화를 나태는 그래프(c)이다.3 is a cross-sectional view (a) of a negative differential
도 3의 (b)와 같이, 전하주입 물질을 포함하지 않는 이종접합소자, 전하주입 스페이서 층(CIS)을 전자주입 스페이서 층(EIS) 또는 정공주입 스페이서 층(HIS)으로 형성한 후 드레인 전극(D)에 5V의 드레인 전압(VD)을 인가한 후 게이트 전압(Vg)을 가변시킨 경우, 각각 서로 다른 크기의 문턱 전압과 드레인 전류 피크 값을 가지는 것을 확인하였다.As shown in (b) of FIG. 3 , a drain electrode ( When the gate voltage Vg was varied after applying the drain voltage V D of 5V to D), it was confirmed that the threshold voltage and the drain current peak value were different from each other.
또한, 도 3의 (c)와 같이, 전자주입 스페이서 층(EIS)의 농도가 증가할수록 문턱 전압이 낮아지고 음의 저항 영역이 음의 게이트 전압 값 측으로 이동하고, 정공주입 스페이서 층(HIS)의 농도가 증가할수록 문턱 전압이 증가하며 음의 저항 영역이 양의 게이트 전압 영역 측으로 이동하는 것을 확인하였다. 즉, 전하주입 스페이서 층(CIS)의 종류 및 농도를 제어하는 것에 의해 적절한 크기의 문턱 전압과 드레인 피크 전류를 가지는 음미분저항 소자의 설계가 가능하게 된다.In addition, as shown in (c) of FIG. 3 , as the concentration of the electron injection spacer layer (EIS) increases, the threshold voltage decreases and the negative resistance region moves toward the negative gate voltage value, and the hole injection spacer layer (HIS) As the concentration increased, the threshold voltage increased, and it was confirmed that the negative resistance region moved toward the positive gate voltage region. That is, by controlling the type and concentration of the charge injection spacer layer (CIS), it is possible to design a negative differential resistance device having an appropriate threshold voltage and drain peak current.
도 4는 도 1의 스페이서 층(10)이 유전체 스페이서 층(DS)으로 구성된 본 발명의 실시예의 음미분저항 소자(1)의 단면도(a) 및 유전체 스페이서 층(DS)의 두께에 따른 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 나타내는 그래프(b)이다.4 is a cross-sectional view (a) of the negative
도 4 (a)의 유전체 스페이서 층(DS)은 터널링 장벽을 형성하여 전류를 제한하는 절연 물질로서, SiO2, Al2O3, HfO2, h-BN 등일 수 있다.The dielectric spacer layer DS of FIG. 4A is an insulating material for limiting current by forming a tunneling barrier , and may be SiO 2 , Al 2 O 3 , HfO 2 , h-BN, or the like.
도 4의 (b)의 경우, 유전물질을 갖지 않는 프리스틴 층(pristine)은, 두께가 1nm ~ 10nm인 박막(thin) 유전체 스페이서 층(DS) 및 두께가 10nm ~ 1㎛ 인 후막(thick) 유전체 스페이서 층(DS)이 형성된 경우 각각의 문턱전압과 드레인 전류(Id)가 측정되었다.In the case of (b) of FIG. 4 , the pristine layer having no dielectric material includes a thin dielectric spacer layer DS having a thickness of 1 nm to 10 nm and a thick dielectric having a thickness of 10 nm to 1 μm. When the spacer layer DS was formed, the respective threshold voltages and drain currents Id were measured.
도 4의 (b)에서, 두께가 1nm ~ 10nm 인 박막(thin) 유전체 스페이서 층이 형성된 경우, 프리스틴 층(pristine)이 형성된 경우에 비해 문턱 전압아 커지고, 음의 저항 영역에서의 드레인 전류의 피크치가 감소하는 것을 확인하였다. 그리고 두께가 10nm ~ 1㎛인 후막(thick) 유전체 스페이서 층이 형성된 경우, 두께가 1nm ~ 10nm 인 박막(thin) 유전체 스페이서 층이 형성된 경우에 비해 더욱 문턱 전압아 커지고, 음의 저항 영역에서의 드레인 전류의 피크치가 더욱 감소하는 것을 확인하였다.In FIG. 4B , when a thin dielectric spacer layer having a thickness of 1 nm to 10 nm is formed, the threshold voltage becomes larger than when a pristine layer is formed, and the peak value of the drain current in the negative resistance region was confirmed to decrease. In addition, when a thick dielectric spacer layer having a thickness of 10 nm to 1 μm is formed, the threshold voltage becomes larger than when a thin dielectric spacer layer having a thickness of 1 nm to 10 nm is formed, and the drain in the negative resistance region is It was confirmed that the peak value of the current further decreased.
도 5는 도 1의 이종 접합 층(H)에 형성되는 스페이서 층(10)이 하이브리드 스페이서 층(HS)으로 구성된 본 발명의 다른 실시예의 음미분저항 소자(1)의 단면도(a), 하이브리드 스페이서 층의 종류(b) 및 하이브리드 스페이서 층에 따른 게이트 전압(Vg)에 대한 드레인 전류(Id)의 변화를 나타내는 그래프(c)이다.5 is a cross-sectional view (a) of a negative
도 5의 (b)와 같이, 상기 하이브리드 스페이서 층(HS)은 전하주입 스페이서 층(CIS)들과 유전체 스페이서 층(DS)들의 조합으로 구성된다.As shown in FIG. 5B , the hybrid spacer layer HS is composed of a combination of charge injection spacer layers CIS and dielectric spacer layers DS.
도 5의 (b)에서 A는 전자주입 스페이서 층(EIS)과 유전체 스페이서 층(DS), B는 유전체 스페이서 층(DS)과 정공주입 스페이서 층(HIS) 및 전자주입 스페이서 층(EIS)과 유전체 스페이서 층(DS)과 정공주입 스페이서 층(HIS)이 각각 적층 형성되어 하이브리드 스페이서 층(HS)(각각 A, B 및 C라 함)으로 형성된 것을 나타낸다.In FIG. 5B, A is an electron injection spacer layer (EIS) and a dielectric spacer layer (DS), B is a dielectric spacer layer (DS), a hole injection spacer layer (HIS), an electron injection spacer layer (EIS), and a dielectric It shows that the spacer layer DS and the hole injection spacer layer HIS are respectively laminated to form a hybrid spacer layer HS (referred to as A, B and C, respectively).
도 5의 (c)와 같이, 음의 문턱 전압 및 음의 저항 영역은 C, B, A 하이브리드 층 순으로 높았으며, 드레인 피크 전류의 최대 값은 C 하이브리드 층이 가장 크고, 프리스틴 층과 A 및 B 하이브리드 층의 유사하게 나타났다.As shown in Fig. 5(c), the negative threshold voltage and negative resistance region were high in the order of C, B, and A hybrid layers, and the maximum value of the drain peak current was the largest in the C hybrid layer, and the pristine layer and A and A and The B hybrid layer appeared similarly.
<실험예><Experimental example>
본 발명의 실험 예에서 음미분저항 소자를 구성하는 제1 반도체 층을 ZnO 층으로 형성하고, 제2 반도체 층을 DNTT(dinaphtho[2,3-b:2′,3′-f]thieno[3,2-b]thiophene) 층으로 형성한 ZnO DNTT 이종접합 음미분저항 소자(이하, '음미분저항 소자'라 함)를 이용하여 특성을 실험하였다.In the experimental example of the present invention, the first semiconductor layer constituting the negative differential resistance element is formed of a ZnO layer, and the second semiconductor layer is formed of DNTT (dinaphtho[2,3-b:2′,3′-f]thieno[3 ,2-b]thiophene) layer was used to test the characteristics of a ZnO DNTT heterojunction negative differential resistance device (hereinafter referred to as a 'negative differential resistance device').
-디바이스 제조- Device manufacturing
도 6은 본 발명의 음미분저항 소자의 일 실시예의 음미분저항 소자 제조를 위한 공정도 순서(a), 개략적인 음미분저항 소자의 구조 및 (c) 제조된 음미분저항 소자의 광학 현미경 이미지를 나타내는 도면이고, 도 7은 도 6의 ZnO DNTT 이종접합 소자 중 90nm SiO2/n형 기판 상의 ZnO 층(a) 및 DNTT 층(b)의 라만 스펙트럼을 나타내는 그래프이다.6 is a flow chart for manufacturing a negative differential resistance device according to an embodiment of the present invention (a), a schematic structure of the negative differential resistance device, and (c) an optical microscope image of the manufactured negative differential resistance device; 7 is a graph showing Raman spectra of a ZnO layer (a) and a DNTT layer (b) on a 90
도 6의 (a) 및 (b)와 같이, 상기 음미분저항 소자는 백 게이트로 사용되는 90nm SiO2/p형 실리콘 기판으로 제조되었다.As shown in (a) and (b) of FIG. 6 , the negative differential resistance device was made of a 90 nm SiO 2 /p-type silicon substrate used as a back gate.
먼저, 120 ℃에서 ALD(Atomic Layer Deposition)를 사용하여 19 ~ 50nm ZnO-DNTT 층이 SiO2 기판 상에 적층되고, I-라인 접촉 리소그래피 및 희석된 HCL 에칭을 사용하여 패턴화되었다. First, a 19-50 nm ZnO-DNTT layer was deposited on a SiO 2 substrate using Atomic Layer Deposition (ALD) at 120° C. and patterned using I-line contact lithography and diluted HCL etching.
이후, 분기 PEI(forward negative bias) 또는 PAA(forward positive bias) 등의 ~ 1nm 전하주입 스페이서 층(CIS)들이 화학침지공정(chemical dipping process)에 의해 ZnO 층(채널) 상에 적층된다. 전하주입 스페이서 층(CIS)은 음미분저항 소자의 구동 범위의 조절을 위한 도핑 기능을 수행한다. 전하주입 스페이서 층(CIS)의 상부에는 p형 반도체 층인 60nm DNTT 층이 상온에서 셰도우 마스크 패턴을 이용한 열 기상 증착에 의해 증착된다. 도 6 (c)는 채널 폭 X 길이가 180㎛ X 730㎛로 제작된 ZnO-DNTT 이종접합 음미분저항 소자를 나타내는 사진이며, 도 7은 잘 성장된 ZnO 층(a)과 고밀도 DNTT 채널을 가지는 DNTT 층(b)의 라만 스펙트럼을 나타낸다.Thereafter, ~1 nm charge injection spacer layers (CIS) such as branch forward negative bias (PEI) or forward positive bias (PAA) are deposited on the ZnO layer (channel) by a chemical dipping process. The charge injection spacer layer CIS performs a doping function for controlling the driving range of the negative differential resistance element. A 60 nm DNTT layer, which is a p-type semiconductor layer, is deposited on the charge injection spacer layer (CIS) by thermal vapor deposition using a shadow mask pattern at room temperature. 6 (c) is a photograph showing a ZnO-DNTT heterojunction negative differential resistance device fabricated with a channel width X length of 180 µm X 730 µm, and FIG. The Raman spectrum of the DNTT layer (b) is shown.
마지막으로, ZnO 층과 DNTT 층 각각에 접촉될 수 있도록 열 기상 증착에 의해 금 전극 패턴이 형성된다.Finally, a gold electrode pattern is formed by thermal vapor deposition to be in contact with each of the ZnO layer and the DNTT layer.
도 8은 서로 다른 ZnO 층의 두께를 가지는 ZnO TFT들의 Vd = 5V에서 측정된 ZnO 층의 Id-Vg 곡선을 나타내는 그래프이고, 도 9는 서로 다른 전하주입 스페이서 층(CIS)을 가지는 ZnO(a) 및 DNTT TFT들의 |Vd| = 5V에서 측정된 Id-Vg 곡선을 나타내는 그래프이다.8 is a graph showing the Id-Vg curve of the ZnO layer measured at Vd = 5V of ZnO TFTs having different ZnO layer thicknesses, and FIG. 9 is ZnO (a) having different charge injection spacer layers (CIS). and |Vd| of DNTT TFTs. = A graph showing the Id-Vg curve measured at 5V.
도 8은 n형 ZnO 박막 트랜지스터(TFTs)의 전달 특성(transfer characteristics)을 나타낸다. ZnO 층의 두께는 90nm의 게이트 유전체를 갖는 채널을 조절할 수 있도록 충분히 얇게 형성된다. 도 9는 다른 전하주입 스페이서 층(CIS)을 갖는 p형 DNTT TFRs의 전달 특성(transfer characteristics)을 나타낸다. 본 발명은 전하주입 스페이서 층(CIS)들이 ZnO 및 DNTT TFT 디바이스들의 I-V 곡선을 순방향 정 바이어스(PAA, forward Positive bias) 또는 순방향 부의 바이어스(PEI) 영역으로 편이 시키는데 사용될 수 있음을 처음 보여준다.8 shows transfer characteristics of n-type ZnO thin film transistors (TFTs). The thickness of the ZnO layer is made thin enough to control the channel with a gate dielectric of 90 nm. 9 shows the transfer characteristics of p-type DNTT TFRs with different charge injection spacer layers (CIS). The present invention shows for the first time that charge injection spacer layers (CIS) can be used to shift the I-V curve of ZnO and DNTT TFT devices into a forward positive bias (PAA) or forward negative bias (PEI) region.
도 10은 ZnO DNTT 이종접합 음미분저항 소자의 3가지 순방향 드레인 전압 영역에서의 I-V 특성을 나타내는 그래프이다((a) Vg<Vth, ZnO, (b)Vth, ZnO<Vg<Vth, DNTT, (c ) Vth, DNTT<Vg).10 is a graph showing IV characteristics in three forward drain voltage regions of a ZnO DNTT heterojunction negative differential resistance device ((a) Vg<V th, ZnO , (b)V th, ZnO <Vg<V th, DNTT , (c) V th, DNTT < Vg).
도 10의 경우, ZnO 층과 DNTT 층이 온된 후 게이트 전압 0V 내지 DNTT의 오프 임계 전압(Vth, DNTT) 영역에서 음의 저항 특성이 관찰되었다.In the case of FIG. 10 , after the ZnO layer and the DNTT layer were turned on, negative resistance characteristics were observed in the off-threshold voltage (V th, DNTT ) region of the gate voltage of 0V to DNTT.
도 11은 서로 다른 ZnO 층의 두께를 가지는 음미분저항 소자의 VZnO = - 5V에서 측정된 전달 곡선(transfer curve)을 나타내는 그래프이다.11 is a graph illustrating a transfer curve measured at V ZnO = −5 V of a negative differential resistance device having different ZnO layer thicknesses.
도 11의 경우, 드레인 피크 전류는 크기는 ZnO 층이 50nm, 29nm, 19nm로 감소함에 따라 감소하였으며, 음미분저항 영역은 동일한 게이트 전압 영역에 위치하였다.In the case of FIG. 11 , the magnitude of the drain peak current decreased as the ZnO layer decreased to 50 nm, 29 nm, and 19 nm, and the negative differential resistance region was located in the same gate voltage region.
도 12는 서로 다른 CIS 층을 가지는 음미분저항 소자의 VZnO = -5V에서 측정된 전달 곡선(transfer curve)을 나타내는 그래프이다.12 is a graph showing a transfer curve measured at V ZnO = -5V of a negative differential resistance device having different CIS layers.
도 12에서 스페이서 층이 프리스틴 층으로 형성된 경우에 비해, 전자주입 스페이서 층(EIS-PEI(N))으로 형성된 경우 음의 저항 영역이 낮은 게이트 전압 영역에 위치하고, 정공주입 층(HIS-PAA(P))으로 형성된 경우 음의 저항 영역이 높은 게이트 전압 영역에 위치하는 것을 확인하였다.Compared to the case where the spacer layer is formed of the pristine layer in FIG. 12, when the spacer layer is formed of the electron injection spacer layer (EIS-PEI(N)), the negative resistance region is located in the low gate voltage region, and the hole injection layer (HIS-PAA(P) )), it was confirmed that the negative resistance region was located in the high gate voltage region.
도 13은 |Vd| = 5 ~ 30V 범위에서 5V 간격의 VDNTT가 (a) ZnO, VZnO 및 (b)DNTT에 인가된 음미분저항 소자의 전달 곡선(transfer curve)을 나타내는 그래프이다.13 shows |Vd| = It is a graph showing the transfer curve of the negative differential resistance device applied to (a) ZnO, V ZnO, and (b) DNTT with V DNTT at intervals of 5V in the range of 5 to 30V.
5V 간격의 VDNTT가 (a) ZnO, VZnO에 인가된 경우, 게이트 전압(Vg) 약 -18V 에서 0V 영역에 음의 저항 영역이 나타났으며, 5V 간격의 VDNTT가 (b)DNTT 층에 인가된 경우, 게이트 전압(Vg) 약 -10V 에서 10V 영역에 음의 저항 영역이 나타나는 것을 확인하였다.When V DNTT of 5V interval was applied to (a) ZnO, V ZnO , negative resistance region appeared in 0V region at gate voltage (Vg) of about -18V, and V DNTT of 5V interval was applied to (b)DNTT layer When applied to , it was confirmed that a negative resistance region appeared in the 10V region at the gate voltage (Vg) of about -10V.
도 14는 (a) 6개월 동안 동일한 칩을 가지는 72개의 소자들에 대해 측정된 PVR의 공기 안정성과, 72개의 소자들에서 측정된 (b) PVR, (c) Vpeak 및 (d) 음미분저항 소자 전압 폭(ΔVg)의 분산을 나타내는 그래프이다. 도 14와 같이, 동일한 칩 내에서 6개월 이상 약 8x105의 안정적인 PVR 값이 나타났고, -14V의 V 피크(Vpeak) 및 38V의 ΔVg를 중심으로 균일한 특성이 관찰되었다.14 shows (a) air stability of PVR measured for 72 devices with the same chip for 6 months, and (b) PVR, (c) Vpeak and (d) negative differential resistance measured for 72 devices. It is a graph showing the dispersion of the device voltage width (ΔVg). As shown in FIG. 14 , a stable PVR value of about 8x10 5 was observed for more than 6 months in the same chip, and uniform characteristics were observed centered on a V peak of -14V (Vpeak) and a ΔVg of 38V.
도 15는 (a) 음미분저항 소자를 사용하여 제작된 주파수 배율기의 일 실시예에 따르는 회로 다이어그램, (b) 주파수 상향 변환의 구동 원리를 나타내는 그래프이고, 도 16은 (a) f0 = 30Hz, Vd = 3V, R0 = 100㏁에서의 주파수 배율기의 실험 결과, (b) Voutput의 전력 스펙트럼을 나타내는 그래프이며, 도 17은 (a) PSPICE(Personal Simulation Program with Integrated Circuit Emphasis), L=100nm, Vd=1V를 사용하여 설계된 서로 다른 EOT에서의 음미분저항 소자의 전달 특성, (b) EOT(등가 산화막 두께: Equivalent Oxide Thickness) 함수로서의 피크 전류 및 ΔVg의 스케일링 특성을 나타내는 그래프이다.15 is (a) a circuit diagram according to an embodiment of a frequency multiplier manufactured using a negative differential resistance element, (b) a graph showing a driving principle of frequency upconversion, and FIG. 16 is (a) f 0 = 30Hz. , Vd = 3V, R 0 = 100㏁ experimental results of the frequency multiplier, (b) is a graph showing the power spectrum of Voutput, Figure 17 is (a) PSPICE (Personal Simulation Program with Integrated Circuit Emphasis), L = 100nm , It is a graph showing the transfer characteristics of negative differential resistance devices at different EOTs designed using Vd = 1V, (b) the peak current as a function of EOT (Equivalent Oxide Thickness), and the scaling characteristics of ΔVg.
본 발명의 일 실시예는, ZnO DNTT 음미분저항 소자를 사용하는 독특한 응용의 예로서, 도 15와 같은 주파수 배율기(frequency doubler)가 제안될 수 있다. 음미분저항 소자(1) 특성을 사용함으로써 고조파 주파수(harmonic frequency)의 생성 없이 입력 신호의 주파수를 두 배로 증가시킬 수 있음을 확인하였다.In one embodiment of the present invention, as an example of a unique application using a ZnO DNTT negative differential resistance element, a frequency doubler as shown in FIG. 15 may be proposed. It was confirmed that the frequency of the input signal can be doubled without generating a harmonic frequency by using the characteristic of the negative differential resistance element (1).
도 16의 (a)와 같이, 입력 전압에 대하여 부의 특성을 가지는 전압이 출력되는 것을 확인하였다. 또한, 도 16의 (b)와 같이, 60Hz 주파수를 가지는 입력 전력과 출력 전력에 대한 상대 전력(Relative Power) 비가 97%에 도달하는 것을 확인하였다.As shown in (a) of FIG. 16 , it was confirmed that a voltage having a negative characteristic with respect to the input voltage was output. In addition, as shown in (b) of FIG. 16 , it was confirmed that the ratio of relative power to input power and output power having a frequency of 60 Hz reached 97%.
도 17과 같이, 등가 산화막 두께(EOT)가 1nm, 3nm, 5nm, 15nm 및 30nm과 같이 증가함에 따라 드레인 전류의 피크 값이 점차 감소하고, 음미분저항 소자의 전압 폭 ΔVg는 커지는 것을 확인하였다.As shown in FIG. 17, as the equivalent oxide film thickness (EOT) increased as 1 nm, 3 nm, 5 nm, 15 nm, and 30 nm, the peak value of the drain current gradually decreased, and it was confirmed that the voltage width ΔVg of the negative differential resistance device increased.
도 16은 실제로 구현된 100㏁의 출력 저항을 갖는 주파수 배율기의 구동결과를 나타내는 도면이다. 큰 소자 크기와 90nm 두께의 게이트 유전체에 의해, 30Hz에서 60Hz의 주파수 변환이 수행되었으나, 적당한 소자 스케일링에 의해 구동 전압이 도 17과 같이 1V 이하로 낮아 질 수 있다.16 is a diagram showing a driving result of a frequency multiplier having an output resistance of 100 MΩ actually implemented. Although frequency conversion from 30 Hz to 60 Hz was performed due to a large device size and a gate dielectric having a thickness of 90 nm, the driving voltage can be lowered to 1V or less as shown in FIG. 17 by appropriate device scaling.
본 발명의 일 실시예의 ZnO 층과 DNTT 층들은 이종 접합 영역을 형성하기 위해 채널의 중앙영역에서 중첩되어, 도 10과 같은 매우 흥미로운 디바이스 특성을 나타낸다. 두 개의 TFTs 디바이스 중 하나를 오프시키면, 채널의 전도성이 매우 낮아진다. 이에 따라, 본 발명의 ZnO DNTT 이종접합 음미분저항 소자는 0V 근처 영역, 즉, 오직 Vth, ZnO와 Vth, DNTT 사이의 Vg 영역에서만 전도성을 갖게 되어 결과적으로 ~106의 매우 높은 PVR을 나타낸다. 이러한 동작 원리는 인버터 내에서의 누설 전도(leakage conduction)와 유사하나, 차이점으로는 폭, 위치 및 피크 전류 레벌 등의 음미분저항 소자 특성들이, 도 11 및 도 12와 같이, ZnO 및 CIS 층들의 두께를 사용하여 조정될 수 있다는 것이다. 게다가, 하나의 채널 물질에 적용되는 바이어스는 도 13에서 보여지는 바와 같이, 고속으로 음미분저항 소자 특성을 제어하는 동적 변조 파라미터(dynamic modulation parameter) 제어로서 사용될 수 있다. 본 발명의 실시예는 낮은 공정 온도와 현저한 안정성이 모놀리식(monolithic) 3D 집적을 위한 유용한 특성으로, CMOS FEOL(front end of Line) 소자와 통합된 새로운 기능의 음미분저항 소자의 제공을 가능하게 한다.The ZnO layer and the DNTT layer of an embodiment of the present invention are overlapped in the central region of the channel to form a heterojunction region, showing very interesting device characteristics as shown in FIG. 10 . When one of the two TFTs devices is turned off, the conductivity of the channel becomes very low. Accordingly, the ZnO DNTT heterojunction negative differential resistance device of the present invention has conductivity only in the region near 0V, that is, only in the V th region between ZnO and V th and DNTT, resulting in a very high PVR of ~106 indicates. This operating principle is similar to leakage conduction in the inverter, but the difference is that the negative differential resistance device characteristics such as width, position and peak current level are different from those of ZnO and CIS layers, as shown in FIGS. 11 and 12 . It can be adjusted using thickness. In addition, the bias applied to one channel material can be used as a dynamic modulation parameter control for controlling the characteristics of the negative differential resistance element at high speed, as shown in FIG. 13 . An embodiment of the present invention enables the provision of a new function negative differential resistance device integrated with a CMOS front end of line (FEOL) device, as low process temperature and remarkable stability are useful characteristics for monolithic 3D integration. make it
또한, 본 발명의 실시예는 신규한 ZnO-DNTT 이종접합 소자(heterojunction device)가 사용되어 ~106대의 높은 피크 대 계곡 비(PVR: Peak to Valley Ratio)를 가지는 음의 미분 저항 스위치(Negative differential resistance(NDR) switch)와 ~ -5dB의 높은 변환 이득 (G) 및 ~ 17%의 전력 효율 (η)을 가지는 주파수 배율기(frequency doubler)를 제작할 수 있도록 한다.In addition, the embodiment of the present invention is a novel ZnO-DNTT heterojunction device (heterojunction device) is used to have a high peak-to-valley ratio (PVR: PVR ) of ~10 6 Negative differential resistance switch (Negative differential) resistance (NDR) switch) and a high conversion gain (G) of ~ -5dB and a power efficiency (η) of ~17% allow the fabrication of a frequency doubler.
또한, 본 발명의 실시예는 낮은 공정 온도와 대규모 웨이퍼 집적 능력에 의해 음미분저항 소자를 플렉서블 시스템과 CMOS 회로에서 모놀리식 집적(monolithic integration)을 가능하게 한다.In addition, the embodiment of the present invention enables monolithic integration of a negative differential resistance device in a flexible system and a CMOS circuit by a low process temperature and large-scale wafer integration capability.
본 발명의 실험예에서 극단적으로 높은 PVR 값이 독특한 ZnO DNTT 이종 접합 음미분저항 소자를 사용하여 얻어졌다. PVR 비와 음미분저항 소자의 음미분저항 영역의 동적제어, 저 집적온도 및 높은 공기 중의 안정성은 ZnO DNTT 음미분저항 소자를 주파수 배율기를 포함하는 많은 음미분저항 소자 응용들을 가능하게 하며, 모놀리식 집적 아날로그 시스템을 위한 새로운 기회를 제공한다In the experimental example of the present invention, extremely high PVR values were obtained using a unique ZnO DNTT heterojunction negative differential resistance device. The dynamic control of the PVR ratio and the negative differential resistance region of the negative differential resistance device, low integration temperature, and high air stability make the ZnO DNTT negative differential resistance device possible for many negative differential resistance device applications including frequency multipliers. Opens new opportunities for integrated analog systems
[표 1]에서 ZnO DNTT 소자 파라미터들이 다른 음미분저항 소자와 비교되었으며, 저온 집적 공정에 대한 높은 잠재력을 보여준다.In [Table 1], ZnO DNTT device parameters are compared with other negative differential resistive devices, showing high potential for low-temperature integration process.
[표 1][Table 1]
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the technical spirit of the present invention described above has been specifically described in the preferred embodiment, it should be noted that the embodiment is for the purpose of explanation and not for limitation thereof. In addition, those of ordinary skill in the technical field of the present invention will understand that various embodiments are possible within the scope of the technical spirit of the present invention. Accordingly, the true technical protection scope of the present invention should be defined by the technical spirit of the appended claims.
1: 음미분저항 소자(NDR: Negative Differential Resistance)
10: 스페이서 층
G: 게이트 층
GD: 게이트 유전체 층
SC A: 제1형 반도체 층
SC B: 제2형 반도체 층
p: p형 반도체 층
n: n형 반도체 층
H: 이종 접합 층
HS: 하이브리드 스페이서 층
CIS: 전하주입 스페이서 층
EIS: 전자주입 스페이서 층
HIS: 정공주입 스페이서 층
DS: 유전체 스페이서 층
S: 소스 전극 층
D: 드레인 전극 층1: Negative Differential Resistance (NDR)
10: spacer layer
G: gate layer
GD: gate dielectric layer
SC A:
SC B:
p: p-type semiconductor layer
n: n-type semiconductor layer
H: Heterojunction layer
HS: hybrid spacer layer
CIS: charge injection spacer layer
EIS: electron injection spacer layer
HIS: hole injection spacer layer
DS: dielectric spacer layer
S: source electrode layer
D: drain electrode layer
Claims (11)
상기 게이트 층 상부에 형성되는 게이트 유전체 층;
상기 게이트 유전체 층의 상부에 일정 간격 이격되어 설치되는 제1 전극 층과 제2 전극 층;
상기 게이트 유전체 층 상부의 상기 제1 전극 층과 제2 전극 층 사이의 영역에서 이종 접합되는 제1 반도체 층과 제2 반도체 층; 및
상기 제1 반도체 층과 제2 반도체 층 사이에 형성된 음미분저항 가변을 위한 스페이서 층;을 포함하여 구성되는 것을 특징으로 하고,
상기 스페이서 층은, 전자주입 스페이서 층 또는 정공주입 스페이서 층 중 어느 하나로 형성되는 전하주입 스페이서 층인 것을 특징으로 하는 음미분저항 소자.gate layer;
a gate dielectric layer formed over the gate layer;
a first electrode layer and a second electrode layer spaced apart from each other by a predetermined distance on top of the gate dielectric layer;
a first semiconductor layer and a second semiconductor layer heterojunction in a region between the first electrode layer and the second electrode layer over the gate dielectric layer; and
and a spacer layer for varying negative differential resistance formed between the first semiconductor layer and the second semiconductor layer; and
The spacer layer is a negative differential resistance device, characterized in that the charge injection spacer layer formed of either an electron injection spacer layer or a hole injection spacer layer.
하나는 p형 다른 하나는 n형 반도체 층인 것을 특징으로 하는 음미분저항 소자.According to claim 1, wherein the first semiconductor layer and the second semiconductor layer,
A negative differential resistance device, characterized in that one is a p-type and the other is an n-type semiconductor layer.
1nm ~ 100nm의 두께로 형성되는 것을 특징으로 하는 음미분저항 소자.The method of claim 1 , wherein the spacer layer comprises:
A negative differential resistance device, characterized in that it is formed to a thickness of 1 nm to 100 nm.
상기 전하주입 스페이서 층을 형성하는 물질은 주변 반도체 소재에 음의 전하를 유도하는 고분자물질 또는 양의 전하를 유도하는 고분자물질인 것을 특징으로 하는 음미분저항 소자.According to claim 1,
The negative differential resistance device, characterized in that the material forming the charge injection spacer layer is a polymer material inducing a negative charge or a polymer material inducing a positive charge to the surrounding semiconductor material.
상기 게이트 층 상부에 형성되는 게이트 유전체 층;
상기 게이트 유전체 층의 상부에 일정 간격 이격되어 설치되는 제1 전극 층과 제2 전극 층;
상기 게이트 유전체 층 상부의 상기 제1 전극 층과 제2 전극 층 사이의 영역에서 이종 접합되는 제1 반도체 층과 제2 반도체 층; 및
상기 제1 반도체 층과 제2 반도체 층 사이에 형성된 음미분저항 가변을 위한 스페이서 층;을 포함하여 구성되는 것을 특징으로 하고,
상기 스페이서 층은, 전하주입 스페이서 층과 유전체 스페이서 층이 조합된 하이브리드 스페이서 층인 것을 특징으로 하는 음미분저항 소자.gate layer;
a gate dielectric layer formed over the gate layer;
a first electrode layer and a second electrode layer spaced apart from each other by a predetermined distance on top of the gate dielectric layer;
a first semiconductor layer and a second semiconductor layer heterojunction in a region between the first electrode layer and the second electrode layer over the gate dielectric layer; and
and a spacer layer for varying negative differential resistance formed between the first semiconductor layer and the second semiconductor layer; and
wherein the spacer layer is a hybrid spacer layer in which a charge injection spacer layer and a dielectric spacer layer are combined.
상기 제1 반도체 층의 상부에 적층 형성되는 전자주입 스페이서 층; 및
상기 전자주입 스페이서 층의 상부와 상기 제2 반도체 층의 하부 사이에 적층 형성되는 유전체 스페이서 층;을 포함하여 구성되는 것을 특징으로 하는 음미분저항 소자.The method of claim 8, wherein the hybrid spacer layer comprises:
an electron injection spacer layer stacked on the first semiconductor layer; and
and a dielectric spacer layer stacked between an upper portion of the electron injection spacer layer and a lower portion of the second semiconductor layer.
상기 제1 반도체 층의 상부에 적층 형성되는 유전체 스페이서 층; 및
상기 유전체 스페이서 층의 상부와 상기 제2 반도체 층의 하부 사이에 적층 형성되는 정공주입 스페이서 층;을 포함하여 구성되는 것을 특징으로 하는 음미분저항 소자.The method of claim 8, wherein the hybrid spacer layer comprises:
a dielectric spacer layer stacked on the first semiconductor layer; and
and a hole injection spacer layer stacked between an upper portion of the dielectric spacer layer and a lower portion of the second semiconductor layer.
상기 제1 반도체 층의 상부에 적층 형성되는 전자주입 스페이서 층;
상기 전자주입 스페이서 층의 상부에 적층 형성되는 유전체 스페이서 층; 및
상기 유전체 스페이서 층의 상부와 상기 제2 반도체 층의 하부 사이에 적층 형성되는 정공주입 스페이서 층;을 포함하여 구성되는 것을 특징으로 하는 음미분저항 소자.The method of claim 8, wherein the hybrid spacer layer comprises:
an electron injection spacer layer stacked on the first semiconductor layer;
a dielectric spacer layer stacked on the electron injection spacer layer; and
and a hole injection spacer layer stacked between an upper portion of the dielectric spacer layer and a lower portion of the second semiconductor layer.
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| KR20230102098A (en) | 2021-12-30 | 2023-07-07 | 가천대학교 산학협력단 | Negative differential resistance device with negative differential resistance performance by bandgap engineering |
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