KR102367948B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

대체 금속 게이트 전극의 높이 변화를 경감시켜 동작 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 상부와 하부를 포함하는 제1 게이트 스페이서; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제1 게이트 스페이서와 이격되는 제2 게이트 스페이서; 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서에 의해 정의되는 제1 트렌치; 상기 제1 트렌치의 바닥면 및 측벽을 따라 형성되는 게이트 절연막; 상기 게이트 절연막 상에, 상기 제1 트렌치의 일부를 채우는 제1 게이트 전극; 상기 제1 게이트 전극 상에, 상기 제1 트렌치를 채우는 제1 캡핑 패턴; 및 상기 캡핑 패턴의 상면을 덮는 층간 절연막을 포함하고, 상기 제1 게이트 스페이서의 상부의 폭은 상기 제1 핀형 패턴의 상면으로부터 멀어짐에 따라 감소하고, 상기 제1 게이트 스페이서의 상부의 외측벽은 상기 층간 절연막과 접한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
트랜지스터의 게이트간의 간격이 줄어들게 됨으로써, 트랜지스터의 게이트와 트랜지스터의 소오스/드레인 상에 형성되는 컨택 사이의 간격이 급격하게 감소되고 있다.
본 발명이 해결하려는 과제는, 대체 금속 게이트 전극의 높이 변화를 경감시켜 동작 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 대체 금속 게이트 전극을 형성하는 과정에서 층간 절연막의 손실을 경감시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 핀형 패턴; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 상부와 하부를 포함하는 제1 게이트 스페이서; 상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제1 게이트 스페이서와 이격되는 제2 게이트 스페이서; 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서에 의해 정의되는 제1 트렌치; 상기 제1 트렌치의 바닥면 및 측벽을 따라 형성되는 게이트 절연막; 상기 게이트 절연막 상에, 상기 제1 트렌치의 일부를 채우는 제1 게이트 전극; 상기 제1 게이트 전극 상에, 상기 제1 트렌치를 채우는 제1 캡핑 패턴; 및 상기 캡핑 패턴의 상면을 덮는 층간 절연막을 포함하고, 상기 제1 게이트 스페이서의 상부의 폭은 상기 제1 핀형 패턴의 상면으로부터 멀어짐에 따라 감소하고, 상기 제1 게이트 스페이서의 상부의 외측벽은 상기 층간 절연막과 접한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서에 인접하고, 상기 제1 핀형 패턴 내에 형성되는 소오스/드레인 영역을 더 포함하고, 상기 제1 소오스/드레인 영역과 수직으로 중첩되는 자기 정렬 컨택(Self Aligned Contact)은 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 캡핑 패턴은 상기 제1 게이트 스페이서의 상부와 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 상부의 높이는 상기 캡핑 패턴의 높이보다 작다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 하부는 상기 제1 캡핑 패턴의 측벽의 일부와, 상기 제1 게이트 전극의 측벽 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 하면과 상기 제1 핀형 패턴 사이 및 상기 제2 게이트 스페이서의 하면과 상기 제1 핀형 패턴 사이에, 삽입 스페이서를 더 포함하고, 상기 삽입 스페이서는 상기 제1 게이트 스페이서와 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 하부 및 상기 제1 게이트 스페이서의 상부는 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 하부의 측벽으로부터 상기 층간 절연막 내로 돌출된 돌출 스페이서를 더 포함하고, 상기 돌출 스페이서는 상기 제1 게이트 스페이서의 하부와 다른 물질을 포함하고, 상기 제1 게이트 스페이서의 상부와 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서의 높이와 상기 제2 게이트 스페이서의 높이는 서로 다르다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서에 인접하고, 상기 제1 핀형 패턴 내에 형성되는 소오스/드레인 영역과, 상기 소오스/드레인 영역과 수직으로 중첩되고, 상기 제2 게이트 스페이서와 접하는 자기 정렬 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서는 상부와 하부를 포함하고, 상기 제2 게이트 스페이서의 상부의 폭은 상기 제1 핀형 패턴의 상면으로부터 멀어짐에 따라 감소하고, 상기 제2 게이트 스페이서의 상부의 외측벽은 상기 층간 절연막과 접한다.
본 발명의 몇몇 실시예에서, 제2 핀형 패턴과, 상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 상의 제2 캡핑 패턴과, 상기 제2 게이트 전극의 측벽 및 상기 제2 캡핑 패턴의 측벽 상에, 제3 게이트 스페이서와, 상기 제3 게이트 스페이서에 인접하고, 상기 제2 핀형 패턴 내에 형성되는 소오스/드레인 영역과, 상기 소오스/드레인 영역과 수직으로 중첩되고, 상기 제3 게이트 스페이서와 접하는 자기 정렬 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 캡핑 패턴의 측벽과 상기 제1 게이트 스페이서 사이 및 상기 제1 캡핑 패턴의 측벽과 상기 제2 게이트 스페이서 사이에, 상기 게이트 절연막은 비연장된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 제1 핀형 패턴; 상기 제1 핀형 패턴과 인접하고, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 게이트 스페이서; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 상기 제1 게이트 스페이서와 이격되는 제2 게이트 스페이서; 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서에 의해 정의되는 트렌치; 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 상기 제1 트렌치의 일부를 채우는 게이트 전극; 및 상기 게이트 전극 상에, 상기 트렌치를 채우는 캡핑 패턴; 상기 기판의 자기 정렬 컨택 형성 영역에서, 상기 제1 스페이서와 접하는 자기 정렬 컨택을 포함하고, 상기 기판의 자기 정렬 컨택 형성 영역에 인접하는 자기 정렬 컨택 비형성 영역에서, 상기 제1 스페이서와 접하는 자기 정렬 컨택을 비형성되고, 상기 자기 정렬 컨택 비형성 영역에서, 상기 제1 게이트 스페이서는 상기 제1 핀형 패턴의 상면으로부터 멀어짐에 따라 폭이 감소하는 상부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 자기 정렬 컨택 비형성 영역에서, 상기 제1 스페이서의 상부는 삼각형 모양이다.
본 발명의 몇몇 실시예에서, 상기 캡핑 패턴은 상기 제1 게이트 스페이서의 상부에 대한 식각 선택비를 갖는 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 자기 정렬 컨택 비형성 영역에서 상기 제1 게이트 스페이서의 하부의 높이는, 상기 자기 정렬 컨택 형성 영역에서 상기 제1 게이트 스페이서의 하부의 높이보다 크거나 같다.
본 발명의 몇몇 실시예에서, 상기 트렌치의 측벽 및 바닥면을 따라 형성되는 게이트 절연막을 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 핀형 패턴 상에, 상기 핀형 패턴과 교차하는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 측벽 상에, 프리 게이트 스페이서를 형성하고, 상기 핀형 패턴 상에, 상기 더미 게이트 전극의 상면을 노출시키는 프리 층간 절연막을 형성하고, 상기 프리 층간 절연막의 일부를 리세스하여, 층간 절연막을 형성하되, 상기 더미 게이트 전극의 측벽의 일부는 노출되고, 상기 층간 절연막 상에, 노출된 상기 더미 게이트 전극의 측벽을 감싸는 블로킹 패턴을 형성하되, 상기 더미 게이트 전극의 상면은 상기 블로킹 패턴에 의해 노출되고, 상기 더미 게이트 전극을 제거하여, 트렌치를 형성하고, 상기 트렌치의 일부를 채우는 게이트 전극을 형성하고, 상기 게이트 전극 상에, 상기 트렌치를 채우고, 상기 블로킹 패턴과 다른 물질을 포함하는 캡핑 패턴을 형성하고, 상기 캡핑 패턴을 형성한 후, 상기 블로킹 패턴을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막을 형성하는 동안, 상기 프리 게이트 스페이서의 일부가 제거되어, 게이트 스페이서의 하부를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 블로킹 패턴을 제거하는 동안, 상기 캡핑 패턴의 측벽의 일부 상에 게이트 스페이서의 상부를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극을 형성하기 전에, 상기 핀형 패턴의 프로파일을 따라 핀형 패턴 보호막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 트렌치에 의해 상기 핀형 패턴 보호막은 노출되고, 상기 게이트 전극을 형성하기 전에, 상기 핀형 패턴 보호막을 제거하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 블로킹 패턴은 상기 핀형 패턴 보호막과 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 트렌치에 의해 상기 핀형 패턴 보호막은 노출되고, 상기 게이트 전극은 상기 핀형 패턴 보호막 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 핀형 패턴 보호막을 형성하는 것과, 상기 더미 게이트 전극을 형성하는 것 사이에, 상기 핀형 패턴 내에 불순물을 주입하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 불순물을 주입하는 것과, 상기 더미 게이트 전극을 제거하는 것 사이에, 상기 핀형 패턴 보호막을 제거하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 블로킹 패턴을 제거한 후, 상기 층간 절연막 내에 자기 정렬 컨택을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 B - B를 따라서 절단한 단면도이다.
도 3c는 도 3a의 변형예를 설명하기 위한 도면이다.
도 4는 도 2의 제1 게이트 스페이서 및 제2 게이트 스페이서를 도시한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11a 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
덧붙여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴을 이용한 다채널 트랜지스터인 것으로 설명하지만, 평면(planar) 트랜지스터일 수 있음 물론이다.
이하에서, 도 1 및 도 4를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 B - B를 따라서 절단한 단면도이다. 도 3c는 도 3a의 변형예를 설명하기 위한 도면이다. 도 4는 도 2의 제1 게이트 스페이서 및 제2 게이트 스페이서를 도시한 도면이다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 핀형 패턴(110, 210, 310)과, 복수의 핀형 패턴(120, 220, 320, 420)과, 복수의 자기 정렬 컨택(160, 161, 162, 163)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100)은 자기 정렬 컨택 형성 영역과, 자기 정렬 컨택 비형성 영역을 포함할 수 있다.
여기에서, 자기 정렬 컨택 형성 영역은 복수의 자기 정렬 컨택(160, 161, 162, 163)이 만들어지는 영역을 의미한다. 또한, 자기 정렬 컨택 비형성 영역은 복수의 자기 정렬 컨택(160, 161, 162, 163)이 만들어지는 영역을 제외한 영역일 수 있다.
또한, 도 1에서, 인접하는 게이트 전극 사이 중, 핀형 패턴과 중첩되는 부분에 복수의 자기 정렬 컨택(160, 161, 162, 163)이 형성되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
제1 핀형 패턴(110)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 핀형 패턴(110)은 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.
제1 핀형 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제2 핀형 패턴(210) 및 제3 핀형 패턴(310)은 기판(100)으로부터 돌출되어 있을 수 있다. 제2 핀형 패턴(210) 및 제3 핀형 패턴(310)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210) 및 제3 핀형 패턴(310)에 대한 설명은 제1 핀형 패턴(110)에 관한 설명과 실질적으로 동일할 수 있다.
제1 내지 제3 핀형 패턴(110, 210, 310)은 제2 방향(Y)으로 나란하게 배열되어 있을 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있을 수 있다. 이에 따라, 제1 핀형 패턴(110)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
제1 핀형 패턴(110)과 같이, 필드 절연막(105)은 제2 핀형 패턴(210)의 측벽 및 제3 핀형 패턴(310)의 측벽 일부를 덮고 있을 수 있다.
제1 내지 제3 핀형 패턴(110, 210, 310)은 각각 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)는 각각 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)는 제2 방향(Y)으로 연장되고, 제1 핀형 패턴(110)과 교차할 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)는 제2 핀형 패턴(210) 및 제3 핀형 패턴(310)과도 교차할 수 있다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)는 서로 간에 이격되어 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)는 제1 트렌치(140t)를 정의할 수 있다. 제1 게이트 스페이서(140)의 내측벽 및 제2 게이트 스페이서(145)의 내측벽은 각각 제1 트렌치(140t)의 측벽을 정의할 수 있다.
제3 게이트 스페이서(240) 및 제4 게이트 스페이서(245)는 각각 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제3 게이트 스페이서(240) 및 제4 게이트 스페이서(245)는 제2 방향(Y)으로 연장되고, 제1 내지 제3 핀형 패턴(110, 210, 310)과 교차할 수 있다.
제3 게이트 스페이서(240) 및 제4 게이트 스페이서(245)는 서로 간에 이격되어 있다. 제3 게이트 스페이서(240)의 내측벽 및 제4 게이트 스페이서(245)의 내측벽은 제2 트렌치(240t)의 측벽을 정의할 수 있다.
제1 게이트 절연막(125)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 다시 말하면, 제1 게이트 절연막(125)은 제1 게이트 스페이서(140)의 내측벽, 제1 핀형 패턴(110) 및 제2 게이트 스페이서(145)의 내측벽 상에 형성될 수 있다.
도시하지 않았지만, 제1 게이트 절연막(125)은 제2 핀형 패턴(210) 및 제3 핀형 패턴(310) 상에도 형성될 수 있다.
제1 게이트 절연막(125)은 제1 계면막(interfacial layer)(126)과, 제1 고유전율 절연막(127)을 포함할 수 있다.
도 3a와 같이, 제1 계면막(126)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함할 경우, 제1 계면막(126)은 실리콘 산화막을 포함할 수 있다. 제1 핀형 패턴(110)의 물질에 따라, 제1 계면막(126)에 포함되는 물질은 달라질 수 있다.
도 3b와 같이, 제1 계면막(126)은 필드 절연막(105)의 상면을 따라서 형성될 수도 있다.
또한, 도시된 것과 달리, 제1 계면막(126)의 형성 방법에 따라, 제1 계면막(126)은 제1 게이트 스페이서(140)의 내측벽 및 제2 게이트 스페이서(145)의 내측벽을 따라 연장되는 부분을 포함할 수 있다.
제1 고유전율 절연막(127)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다. 또한, 상술한 제1 고유전율 절연막(127)은 산화물을 중심으로 설명하였지만, 이와 달리, 제1 고유전율 절연막(127)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
상술한 것과 다르게, 제1 게이트 절연막(125)은 도 3c에서 도시한 것과 같이, 계면막을 포함하지 않을 수도 있다.
제2 게이트 절연막(225)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. 다시 말하면, 제2 게이트 절연막(225)은 제3 게이트 스페이서(240)의 내측벽, 제1 핀형 패턴(110) 및 제4 게이트 스페이서(245)의 내측벽 상에 형성될 수 있다.
도시하지 않았지만, 제2 게이트 절연막(225)은 제2 핀형 패턴(210) 및 제3 핀형 패턴(310) 상에도 형성될 수 있다.
제2 게이트 절연막(225)은 제2 계면막(126)과, 제2 고유전율 절연막(227)을 포함할 수 있다.
제1 게이트 전극(120)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(120)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)을 감쌀 수 있다.
제1 게이트 전극(120)은 제1 게이트 절연막(125) 상에 형성된다. 제1 게이트 전극(120)은 제1 트렌치(140t)의 일부를 채울 수 있다.
제1 게이트 전극(120)은 금속층(MG1, MG2)을 포함할 수 있다. 예를 들어, 제1 게이트 전극(120)은 도시한 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다.
예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, Ru, TiAl, TiAlN, TiAlC-N TaN, TiAlC, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함하거나, 이들의 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 게이트 전극(220)은 제2 방향(Y)으로 연장될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(225) 상에 형성된다. 제2 게이트 전극(220)은 제2 트렌치(240t)의 일부를 채울 수 있다.
제2 게이트 전극(220)은 금속층(MG3, MG4)을 포함할 수 있다. 제2 게이트 전극(220)에 관한 설명은 제1 게이트 전극에 관한 설명과 실질적으로 유사할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 캡핑 패턴(130)은 제1 게이트 전극(120) 및 제1 게이트 절연막(125) 상에 형성된다. 제1 캡핑 패턴(130)은 제1 트렌치(140t)의 일부를 채워서 형성된다.
즉, 제1 게이트 전극(120)은 제1 트렌치(140t)의 일부를 채우고 있기 때문에, 제1 캡핑 패턴(130)은 제1 게이트 전극(120)이 채우지 않은 제1 트렌치(140t)의 나머지를 채우고 있다.
제2 캡핑 패턴(230)은 제2 게이트 전극(220) 및 제2 게이트 절연막(225) 상에 형성된다. 제2 캡핑 패턴(230)은 제2 트렌치(240t)의 일부를 채워서 형성된다.
즉, 제2 게이트 전극(220)은 제2 트렌치(240t)의 일부를 채우고 있기 때문에, 제2 캡핑 패턴(230)은 제1 게이트 전극(220)이 채우지 않은 제2 트렌치(240t)의 나머지를 채우고 있다.
도 2에서, 제1 캡핑 패턴(130)의 측벽과 제1 게이트 스페이서(140) 사이 및, 제1 캡핑 패턴(130)의 측벽과 제2 게이트 스페이서(145) 사이로, 제1 게이트 절연막(125)은 연장되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 게이트 절연막(125)의 일부는 제1 캡핑 패턴(130)의 측벽과 제1 게이트 스페이서(140) 사이 및, 제1 캡핑 패턴(130)의 측벽과 제2 게이트 스페이서(145) 사이에 위치할 수도 있다.
제1 소오스/드레인 영역(150)은 제1 게이트 스페이서(140)에 인접하게 형성된다. 제1 소오스/드레인 영역(150)은 제1 핀형 패턴(110) 내에 형성될 수 있다. 제1 소오스/드레인 영역(150)은 상승된 소오스/드레인(elevated source/drain)일 수 있다.
제2 소오스/드레인 영역(155)은 제2 게이트 스페이서(145)에 인접하게 형성된다. 또한, 제2 소오스/드레인 영역(155)은 제4 게이트 스페이서(245)에 인접하여 형성된다. 즉, 제2 소오스/드레인 영역(155)은 제2 게이트 스페이서(145)와 제4 게이트 스페이서(245) 사이에 형성된다. 제2 소오스/드레인 영역(155)은 제1 핀형 패턴(110) 내에 형성될 수 있다.
제3 소오스/드레인 영역(250)은 제3 게이트 스페이서(240)에 인접하게 형성된다. 제3 소오스/드레인 영역(250)은 제1 핀형 패턴(110) 내에 형성될 수 있다.
제1 소오스/드레인 영역(150) 및 제2 소오스/드레인 영역(155)은 제1 게이트 전극(120)에 인접하여 형성된다. 또한, 제2 소오스/드레인 영역(155) 및 제3 소오스/드레인 영역(250)은 제2 게이트 전극(220)에 인접하여 형성된다.
제1 내지 제3 소오스/드레인 영역(150, 155, 250)은 각각 제1 핀형 패턴(110) 내에 형성되는 에피층을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 에피층(145)는 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 포함된 물질보다 격자상수가 큰 물질일 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 경우, 에피층은 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 에피층은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 때, 에피층은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다. 또는, NMOS 트랜지스터에 포함되는 에피층은 제1 핀형 패턴(110)과 동일한 물질을 포함할 수도 있다.
층간 절연막(180)은 기판(100) 상에 형성될 수 있다. 층간 절연막(180)은 제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)의 외측벽 및 제2 게이트 스페이서(145)의 외측벽과, 제2 트렌치(240t)를 정의하는 제3 게이트 스페이서(240)의 외측벽 및 제4 게이트 스페이서(245)의 외측벽을 둘러싸고 있다.
또한, 층간 절연막(180)은 제1 캡핑 패턴(130)의 상면 및 제2 캡핑 패턴(230)의 상면을 덮고 있다.
층간 절연막(180)은 하부 층간 절연막(181)과 상부 층간 절연막(182)을 포함할 수 있다.
하부 층간 절연막(181)은 제1 내지 제4 게이트 스페이서(140, 145, 240, 245)의 외측벽의 일부를 감쌀 수 있다.
상부 층간 절연막(182)은 제1 내지 제4 게이트 스페이서(140, 145, 240, 245)의 외측벽의 나머지와, 제1 캡핑 패턴(130)의 상면 및 제2 캡핑 패턴(230)의 상면을 덮을 수 있다.
하부 층간 절연막(181)과 상부 층간 절연막(182)는 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 자기 정렬 컨택(Self Aligned Contact)(160)은 층간 절연막(180) 내에 형성될 수 있다. 제1 자기 정렬 컨택(160)의 적어도 일부는 제2 소오스/드레인 영역(155)과 수직으로 중첩될 수 있다.
제1 자기 정렬 컨택(160)은 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(230) 사이와, 제2 게이트 스페이서(145) 및 제4 게이트 스페이서(245) 사이에 형성될 수 있다. 제1 자기 정렬 컨택(160)은 제1 캡핑 패턴(130), 제2 캡핑 패턴(230), 제2 게이트 스페이서(145) 및 제4 게이트 스페이서(245)에 의해 정렬될 수 있다.
제1 자기 정렬 컨택(160)은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2와 같은 단면도에서, 제1 게이트 스페이서(140)가 형성된 제1 게이트 전극(120)의 일측은 자기 정렬 컨택 비형성 영역이고, 제2 게이트 스페이서(145)가 형성된 제1 게이트 전극(120)의 타측은 자기 정렬 컨택 형성 영역일 수 있다.
따라서, 제1 자기 정렬 컨택(160)은 기판(100)의 자기 정렬 컨택 형성 영역에 형성될 수 있다. 제1 자기 정렬 컨택(160)은 제2 게이트 스페이서(145) 및 제4 게이트 스페이서(245)와 접할 수 있다.
하지만, 제1 게이트 전극(120)을 중심으로, 제1 자기 정렬 컨택(160)이 위치하는 부분과 대응되는 위치는 자기 정렬 컨택 비형성 영역이므로, 제1 소오스/드레인 영역(150)과 수직으로 중첩되는 자기 정렬 컨택은 제1 소오스/드레인 영역(150) 상에 형성되지 않는다.
제1 게이트 전극(120)을 중심으로, 제1 게이트 전극(120)의 일측에는 자기 정렬 컨택이 형성되지 않고, 제1 게이트 전극(120)의 타측에는 제1 자기 정렬 컨택(160)이 형성됨으로써, 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)는 서로 다른 모양을 가질 수 있다.
다르게 말하면, 자기 정렬 컨택 형성 영역과, 자기 정렬 컨택 비형성 영역에서, 게이트 스페이서는 서로 다른 모양을 가질 수 있다.
도 2 및 도 4에서, 자기 정렬 컨택 비형성 영역에서, 제1 게이트 스페이서(140)는 제1 핀형 패턴(110)의 상면 상에 순차적으로 위치하는 하부(141) 및 상부(142)를 포함한다.
제1 핀형 패턴(110)의 상면으로부터 멀어짐에 따라, 제1 게이트 스페이서의 상부(142)의 폭은 감소할 수 있다.
좀 더 구체적으로, 제1 게이트 스페이서의 상부(142)의 외측벽(142S)은 제1 지점(P1)과, 제2 지점(P2)을 포함할 수 있다. 이 때, 제1 지점(P1)은 제2 지점(P2)보다 제1 핀형 패턴(110)의 상면으로부터 더 멀리 떨어져 있다.
제1 지점(P1)에서 제1 게이트 스페이서의 상부(142)의 폭(W11)은 제2 지점(P2)에서 제1 게이트 스페이서의 상부(142)의 폭(W12)보다 크다. 예를 들어, 제1 게이트 스페이서의 상부(142)은 삼각형 모양을 가질 수 있다. 도 4에서, 제1 게이트 스페이서의 상부(142)의 외측벽(142S)은 오목한 면을 갖는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
자기 정렬 컨택 비형성 영역에서, 제1 게이트 스페이서의 상부(142)의 외측벽(142S)은 층간 절연막(180)과 접할 수 있다.
좀 더 구체적으로, 제1 게이트 스페이서의 상부(142)의 외측벽(142S)은 제1 캡핑 패턴(130)의 상면을 덮는 상부 층간 절연막(182)과 접할 수 있다. 제조 공정을 고려할 때, 제1 게이트 스페이서의 상부(142)은 하부 층간 절연막(181)이 형성된 후에 형성되기 때문이다.
또한, 자기 정렬 컨택 비형성 영역에는 자기 정렬 컨택이 형성되지 않기 때문에, 제1 게이트 스페이서의 상부(142)의 외측벽(142S)은 층간 절연막(180)과 접할 수 있다.
하지만, 자기 정렬 컨택 형성 영역에서, 제2 게이트 스페이서(145)는 제1 게이트 스페이서의 상부(142)에 대응될 수 있는 부분을 포함하지 못한다. 제1 자기 정렬 컨택(160)을 형성하기 위한 컨택홀 공정에서, 제2 게이트 스페이서(145)의 제1 게이트 스페이서의 상부(142)에 대응될 수 있는 부분이 식각되어 없어지기 때문이다.
따라서, 자기 정렬 컨택 비형성 영역에서 제1 게이트 스페이서(140)의 높이(h11+h21)는, 자기 정렬 컨택 형성 영역에서 제2 게이트 스페이서(145)의 높이(h12)보다 크다.
또한, 제1 자기 정렬 컨택(160)을 형성하기 위한 컨택홀 공정에서, 제1 게이트 스페이서의 하부(141)에 대응되는 부분의 일부가 식각될 수 있기 때문에, 자기 정렬 컨택 비형성 영역에서 제1 게이트 스페이서의 하부(141)의 높이(h11)는, 자기 정렬 컨택 형성 영역에서 제2 게이트 스페이서(145)의 높이(h12)보다 크거나 같은 수 있다.
덧붙여, 제1 게이트 스페이서의 상부(142)의 높이(h21)는 제1 캡핑 패턴(130)의 높이(h22)보다 작다. 다르게 말하면, 제1 게이트 스페이서의 하부(141)는 제1 캡핑 패턴(130)의 측벽의 일부와, 제1 게이트 전극(120)의 측벽 상에 형성된다.
제1 게이트 스페이서의 하부(141) 및 제2 게이트 스페이서(145)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서의 상부(142)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다.
제1 캡핑 패턴(130)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서의 상부(142)와 제1 게이트 스페이서의 하부(141)는 서로 다른 제조 공정을 통해 형성되므로, 제1 게이트 스페이서의 상부(142)와 제1 게이트 스페이서의 하부(141)는 서로 다른 물질을 포함할 수도 있지만, 서도 동일한 물질을 포함할 수도 있다.
도 1 내지 도 4를 이용하여 설명하는 몇몇 실시예에서, 제1 게이트 스페이서의 상부(142)와 제1 게이트 스페이서의 하부(141)는 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 상부(142)는 제1 캡핑 패턴(130)와 다른 물질을 포함할 수 있다. 제1 게이트 스페이서의 상부(142)가 형성되는 동안, 제1 캡핑 패턴(130)은 식각 공정에 대한 내성을 가져야 하므로, 제1 캡핑 패턴(130)은 제1 게이트 스페이서의 상부(142)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 캡핑 패턴(130) 및 제2 게이트 스페이서(145)는 제1 자기 정렬 컨택(160)을 형성하기 위한 가이드 역할을 할 수 있으므로, 제1 캡핑 패턴(130) 및 제2 게이트 스페이서(145)는 하부 및 상부 층간 절연막(181, 182)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
자기 정렬 컨택 비형성 영역에서, 제3 소오스/드레인 영역(250)과 수직으로 중첩되는 자기 정렬 컨택은 비형성되므로, 제3 게이트 스페이서(240)도 제1 게이트 스페이서(140)와 같이, 상부(242)와 하부(241)를 포함할 수 있다.
제3 게이트 스페이서(240) 및 제4 게이트 스페이서(245)에 대한 설명은 대응되는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)에 대한 설명과 실질적으로 동일할 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 삽입 스페이서(148) 및 제2 삽입 스페이서(248)를 더 포함할 수 있다.
제1 삽입 스페이서(148)는 제1 핀형 패턴(110)과 제1 게이트 스페이서(140)의 하면(140b) 사이, 및 제1 핀형 패턴(110)과 제2 게이트 스페이서(145)의 하면(145b) 사이에 형성될 수 있다.
제2 삽입 스페이서(248)는 제1 핀형 패턴(110)과 제3 게이트 스페이서(240)의 하면(240b) 사이, 및 제1 핀형 패턴(110)과 제4 게이트 스페이서(245)의 하면(245b) 사이에 형성될 수 있다.
제1 삽입 스페이서(148)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(145)와 다른 물질을 포함하고, 제2 삽입 스페이서(248)는 제3 게이트 스페이서(240) 및 제4 게이트 스페이서(245)와 다른 물질을 포함할 수 있다.
좀 더 구체적으로, 제1 게이트 스페이서의 상부(142) 및 제1 게이트 스페이서의 하부(141)는 각각 제1 삽입 스페이서(148)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 삽입 스페이서(148) 및 제2 삽입 스페이서(248)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 계면막(126)은 제1 게이트 스페이서(140)의 하면과 제1 핀형 패턴(110) 사이, 및 제2 게이트 스페이서(145)의 하면과 제1 핀형 패턴(110) 사이로 연장될 수 있다.
또한, 제2 계면막(226)은 제3 게이트 스페이서(240)의 하면과 제1 핀형 패턴(110) 사이, 및 제4 게이트 스페이서(245)의 하면과 제1 핀형 패턴(110) 사이로 연장될 수 있다.
제1 계면막(126)의 제1 방향(도 1의 X)으로의 폭은 제1 트렌치(140t)의 바닥면의 폭보다 크고, 제2 계면막(226)의 제1 방향(X)으로의 폭은 제2 트렌치(240t)의 바닥면의 폭보다 크다.
제1 계면막(126) 및 제2 계면막(226)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서의 상부(142) 및 제1 게이트 스페이서의 하부(141)는 동일한 물질을 포함할 수 있다.
제1 게이트 스페이서의 하부(141)는 삼각형 모양을 가질 수 있으므로, 제1 게이트 스페이서의 상부(142) 및 제1 게이트 스페이서의 하부(141) 사이의 경계는 유추될 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서(140)는 제1 게이트 스페이서의 하부(141)의 외측벽으로부터 돌출된 제1 돌출 스페이서(143)을 더 포함할 수 있다.
제1 돌출 스페이서(143)는 층간 절연막(180) 내로 돌출되고, 좀 더 구체적으로 상부 층간 절연막(182) 내로 돌출될 수 있다.
제1 돌출 스페이서(143)는 자기 정렬 컨택 비형성 영역에 형성되고, 자기 정렬 컨택 형성 영역에는 형성되지 않는다.
제1 돌출 스페이서(143)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다.
제1 돌출 스페이서(143)는 제1 게이트 스페이서의 하부(141)와 다른 물질을 포함할 수 있다. 하지만, 제1 돌출 스페이서(143)는 제1 게이트 스페이서의 상부(142)와 동일한 물질을 포함할 수 있다.
제1 돌출 스페이서(143)는 제1 게이트 스페이서의 하부(141)와 다른 제조 공정에서 형성되지만, 제1 게이트 스페이서의 상부(142)와 동일 제조 공정에서 형성될 수 있다.
예를 들어, 자기 정렬 컨택 비형성 영역에서, 제3 게이트 스페이서(240)는 제1 게이트 스페이서(140)와 같이, 제3 게이트 스페이서의 하부(241)의 외측벽으로부터 층간 절연막(180) 내로 돌출되는 제2 돌출 스페이서(243)을 더 포함할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)과, 제1 게이트 스페이서(140)와, 제2 게이트 스페이서(145)는 제2 핀형 패턴(210)과 교차할 수 있다.
도 9의 A - A 부분에서, 제2 게이트 스페이서(145)는 자기 정렬 컨택 형성 영역에 위치한다. 하지만, 도 9의 C - C 부분에서, 제2 게이트 스페이서(145)는 자기 정렬 컨택 비형성 영역에 위치한다.
자기 정렬 컨택이 형성 영역을 제외한 부분은 자기 정렬 컨택 비형성 영역이라고 정의하였으므로, 도 9의 A - A 부분과, 도 9의 C - C 부분은 서로 인접하는 영역의 단면도일 수 있다.
자기 정렬 컨택 형성 영역에서, 제2 게이트 스페이서(145)는 제1 자기 정렬 컨택(160)과 접하지만, 자기 정렬 컨택 비형성 영역에서, 제2 게이트 스페이서(145)는 자기 정렬 컨택과 접하지 않는다.
좀 더 구체적으로, 자기 정렬 컨택 비형성 영역에서, 제2 게이트 스페이서(145)는 제2 핀형 패턴(210)의 상면 상에 순차적으로 위치하는 하부(146) 및 상부(147)를 포함한다.
자기 정렬 컨택 비형성 영역에서, 제2 핀형 패턴(210)의 상면으로부터 멀어짐에 따라, 제2 게이트 스페이서의 상부(147)의 폭은 감소할 수 있다.
또한, 자기 정렬 컨택 비형성 영역에서, 제2 게이트 스페이서의 상부(147)의 외측벽은 층간 절연막(180)과 접할 수 있다.
하지만, 자기 정렬 컨택 형성 영역에서, 제2 게이트 스페이서(145)는 제2 게이트 스페이서의 상부(147)에 대응될 수 있는 부분을 포함하지 못한다. 즉, 자기 정렬 컨택 형성 영역에서 제2 게이트 스페이서(145)는, 자기 정렬 컨택 비형성 영역에서 제2 게이트 스페이서의 하부(146)에 대응되는 부분만을 포함할 수 있다.
제1 자기 정렬 컨택(160)을 형성하기 위한 컨택홀 형성 공정 중, 제2 게이트 스페이서의 하부(146)의 일부가 식각될 수 있으므로, 자기 정렬 컨택 형성 영역에서 제2 게이트 스페이서의 하부(146)와, 자기 정렬 컨택 비형성 영역에서 제2 게이트 스페이서의 하부(146) 사이의 높이 차(h)는 0보다 크거나 같을 수 있다.
제4 소오스/드레인 영역(151)은 제1 게이트 스페이서(140)에 인접하고, 제2 핀형 패턴(210) 내에 형성될 수 있다. 제5 소오스/드레인 영역(156)은 제2 게이트 스페이서(145)에 인접하고, 제2 핀형 패턴(210) 내에 형성될 수 있다.
도 9의 C - C 부분에서, 제4 소오스/드레인 영역(151) 및 제5 소오스/드레인 영역(156)과 수직으로 중첩되는 자기 정렬 컨택은 형성되지 않는다.
도 1 및 도 9에서, 제2 게이트 스페이서의 상부(147)은 제1 게이트 전극(120)의 측벽을 따라, 제2 게이트 스페이서의 하부(146) 상에 형성될 수 있다. 하지만, 제1 자기 정렬 컨택(160) 및 제2 자기 정렬 컨택(163)이 형성된 위치에서, 제2 게이트 스페이서의 상부(147)은 제거되게 된다.
다르게 말하면, 제1 게이트 전극(120)의 측벽 상에 형성된 제2 게이트 스페이서(145)일지라도, 제2 게이트 스페이서(145)가 자기 정렬 컨택 형성 영역에 위치하느냐, 아니면 자기 정렬 컨택 비형성 영역에 위치하느냐에 따라, 제2 게이트 스페이서(145)의 모양이 달라질 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 10의 C - C 부분은 제2 핀형 패턴(210)을 따라 절단한 부분이고, 도 2는 제1 핀형 패턴(110)을 따라 절단한 부분이지만, 제1 게이트 스페이서(140)에 관한 설명은 실질적으로 동일하므로, 생략한다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 자기 정렬 컨택 비형성 영역의 제2 게이트 스페이서(145)는 제2 핀형 패턴(210)의 상면 상에 순차적으로 위치하는 하부(146) 및 상부(147)를 포함한다.
제2 핀형 패턴(210)의 상면으로부터 멀어짐에 따라, 제2 게이트 스페이서의 상부(147)의 폭은 감소할 수 있다.
자기 정렬 컨택 비형성 영역에서, 제2 게이트 스페이서의 상부(147)의 외측벽은 층간 절연막(180)과 접할 수 있다.
제4 소오스/드레인 영역(151)은 제1 게이트 스페이서(140)에 인접하고, 제2 핀형 패턴(210) 내에 형성될 수 있다. 제5 소오스/드레인 영역(156)은 제2 게이트 스페이서(145)에 인접하고, 제2 핀형 패턴(210) 내에 형성될 수 있다.
도 10의 C - C 부분에서, 제4 소오스/드레인 영역(151) 및 제5 소오스/드레인 영역(156)과 수직으로 중첩되는 자기 정렬 컨택은 형성되지 않는다.
제5 게이트 스페이서(340) 및 제6 게이트 스페이서(345)는 각각 제2 핀형 패턴(210) 상에 형성될 수 있다. 제5 게이트 스페이서(340) 및 제6 게이트 스페이서(345) 제2 핀형 패턴(210)과 교차할 수 있다.
서로 간에 이격되는 제5 게이트 스페이서(340) 및 제6 게이트 스페이서(345)는 제3 트렌치(340t)를 정의할 수 있다.
제3 게이트 절연막(325)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 게이트 절연막(325)은 제3 계면막 (326)과, 제3 고유전율 절연막(327)을 포함할 수 있다.
제3 게이트 전극(320)은 제3 게이트 절연막(325) 상에 형성된다. 제3 게이트 전극(320)은 제3 트렌치(340t)의 일부를 채울 수 있다. 제3 게이트 전극(320)은 금속층(MG5, MG6)을 포함할 수 있다.
제3 캡핑 패턴(330)은 제3 게이트 전극(320) 및 제1 게이트 절연막(325) 상에 형성된다. 제3 캡핑 패턴(330)은 제3 트렌치(340t)의 일부를 채워서 형성된다.
제5 게이트 스페이서(340) 및 제6 게이트 스페이서(345)는 제3 게이트 전극(320)의 측벽 및 제3 캡핑 패턴(330)의 측벽 상에 형성될 수 있다.
제6 소오스/드레인 영역(251)은 제5 게이트 스페이서(340)에 인접하게 형성된다. 제6 소오스/드레인 영역(251)은 제2 핀형 패턴(210) 내에 형성될 수 있다.
제7 소오스/드레인 영역(256)은 제5 게이트 스페이서(340)에 인접하게 형성된다. 제7 소오스/드레인 영역(256)은 제2 핀형 패턴(210) 내에 형성될 수 있다.
제3 및 제4 자기 정렬 컨택(161, 162)은 층간 절연막(180) 내에 형성될 수 있다. 제3 자기 정렬 컨택(161)의 적어도 일부는 제6 소오스/드레인 영역(251)과 수직으로 중첩될 수 있다. 제4 자기 정렬 컨택(162)의 적어도 일부는 제7 소오스/드레인 영역(256)과 수직으로 중첩될 수 있다.
제3 자기 정렬 컨택(161)은 제5 게이트 스페이서(340)와 접하고, 제4 자기 정렬 컨택(162)은 제6 게이트 스페이서(345)와 접할 수 있다.
도 10의 C - C 부분에서, 제1 게이트 전극(120)의 양측은 자기 정렬 컨택 비형성 영역인 것으로 도시하였다. 덧붙여, 도 10의 D - D 부분에서, 제3 게이트 전극(320)의 양측은 자기 정렬 컨택 형성 영역인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 10은 제2 핀형 패턴(210)을 따라 절단한 단면도로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도 10의 C - C 부분 및 도 10의 D - D 부분은 서로 다른 핀형 패턴을 따라 절단한 단면도일 수 있다.
도 11a 내지 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 11b는 도 11a의 E - E를 따라서 절단한 단면도이고, 도 11c는 도 11a의 F - F를 따라서 절단한 단면도이다.
도 11a 내지 도 11c를 참고하면, 기판(100) 상에 제1 핀형 패턴(110)을 형성할 수 있다. 제1 핀형 패턴(110)은 일방향을 따라서 길게 연장될 수 있다.
기판(100) 상에, 필드 절연막(105)을 형성할 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 일부를 감쌀 수 있다.
즉, 제1 핀형 패턴(110)은 필드 절연막(105)의 상면보다 위로 돌출된 부분을 포함할 수 있다.
이어지는 설명은 도 11a의 E - E를 따라서 절단한 단면도 및/또는 도 11a의 F - F를 따라서 절단한 단면도를 이용하여 설명한다.
도 12a 및 도 12b를 참고하면, 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라 핀형 패턴 보호막(111)을 형성할 수 있다.
핀형 패턴 보호막(111)은 예를 들어, 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 등을 이용하여 형성할 수 있지만, 이에 제한되는 것은 아니다.
핀형 패턴 보호막(111)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다.
이어서, 불순물 주입 공정(112)을 이용하여, 제1 핀형 패턴(110) 내에 불순물을 주입할 수 있다. 이를 통해, 제1 핀형 패턴(110)을 이용하여 제조하는 반도체 장치의 문턱 전압 등을 조절할 수 있다.
도 13을 참고하면, 마스크 패턴(2001)을 이용하여 식각 공정을 진행하여, 핀형 패턴 보호막(111)이 형성된 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 전극(120P)과 제2 더미 게이트 전극(220P)을 형성할 수 있다.
또한, 제1 더미 게이트 절연막(125P)은 제1 더미 게이트 전극(120P)과 제1 핀형 패턴(110) 사이에 형성되고, 제2 더미 게이트 절연막(225P)은 제2 더미 게이트 전극(220P)과 제1 핀형 패턴(110) 사이에 형성될 수 있다.
하지만, 경우에 따라, 제1 더미 게이트 절연막(125P) 및 제2 더미 게이트 절연막(225P) 없이, 제1 더미 게이트 전극(120P)과 제2 더미 게이트 전극(220P)이 형성될 수 있다.
예를 들어, 제1 및 제2 더미 게이트 절연막(125P, 225P)은 실리콘 산화막일 수 있고, 제1 및 제2 더미 게이트 전극(120P, 220P)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(120P)의 측벽 상에, 제1 프리 스페이서(140P)를 형성하고, 제2 더미 게이트 전극(220P)의 측벽 상에, 제2 프리 스페이서(240P)를 형성할 수 있다.
도 14를 참고하면, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)와 교차되지 않은 제1 핀형 패턴(110) 내에, 제1 내지 제3 소오스/드레인 영역(150, 155, 250)을 형성할 수 있다.
제1 핀형 패턴(110) 내에 리세스를 형성한 후, 에피택셜 공정을 이용하여 리세스를 채우는 에피택셜막을 형성으로써, 제1 내지 제3 소오스/드레인 영역(150, 155, 250)이 형성될 수 있다.
제1 내지 제3 소오스/드레인 영역(150, 155, 250)이 형성되는 동안, 핀형 패턴 보호막(111)의 일부가 제거되어, 패턴된 핀형 패턴 보호막(111a)이 형성될 수 있다.
이어서, 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과, 제1 및 제2 더미 게이트 전극(120P, 220P)과, 제1 내지 제3 소오스/드레인 영역(150, 155, 250)을 덮은 프리 하부 층간 절연막(181P)을 형성할 수 있다.
제1 및 제2 더미 게이트 전극(120P, 220P)의 상면이 노출될 때까지, 프리 하부 층간 절연막(181P)은 평탄화될 수 있다. 이에 따라, 마스크 패턴(2001)은 제거될 수 있다.
즉, 제1 핀형 패턴(110) 상에, 제1 및 제2 더미 게이트 전극(120P, 220P)의 상면을 노출시키는 프리 하부 층간 절연막(181P)이 형성될 수 있다.
도 15를 참고하면, 프리 하부 층간 절연막(181P)의 일부를 리세스하여, 하부 층간 절연막(181)을 형성한다.
제1 및 제2 더미 게이트 전극(120P, 220P)은 하부 층간 절연막(181)의 상면보다 위로 돌출될 수 있다.
또한, 프리 하부 층간 절연막(181P)의 일부를 리세스하는 동안, 제1 및 제2 프리 스페이서(140P, 240P)의 일부도 제거되어, 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)가 형성될 수 있다.
또한, 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)가 형성됨으로써, 제1 및 제2 더미 게이트 전극(120P, 220P)의 측벽의 일부는 노출될 수 있다.
도 15에서, 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)의 상면은 하부 층간 절연막(181)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)의 일부는 하부 층간 절연막(181)의 상면보다 위로 돌출될 수 있다.
도 16을 참고하면, 하부 층간 절연막(181) 상에, 노출된 제1 및 제2 더미 게이트 전극(120P, 220P)의 측벽을 감싸는 블로킹 패턴(185)이 형성될 수 있다.
먼저, 노출된 제1 및 제2 더미 게이트 전극(120P, 220P)을 덮는 블로킹 절연막을 형성한다. 이어서, 제1 및 제2 더미 게이트 전극(120P, 220P)의 상면이 노출될 때까지, 블로킹 절연막은 평탄화될 수 있다.
즉, 블로킹 패턴(185)에 의해 제1 및 제2 더미 게이트 전극(120P, 220P)의 상면은 노출된다.
블로킹 패턴(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 중 적어도 하나를 포함할 수 있다.
도 17을 참고하면, 제1 및 제2 더미 게이트 전극(120P, 220P)과, 제1 및 제2 더미 게이트 절연막(125P, 225P)은 제거될 수 있다. 이를 통해, 패턴된 핀형 패턴 보호막(111a)이 노출될 수 있다.
제1 더미 게이트 전극(120P) 및 제1 더미 게이트 절연막(125P)가 제거되어, 제1 트렌치(140t)가 형성될 수 있다. 제2 더미 게이트 전극(220P) 및 제2 더미 게이트 절연막(225P)가 제거되어, 제2 트렌치(240t)가 형성될 수 있다.
제1 트렌치(140t) 및 제2 트렌치(240t)에 의해, 패턴된 핀형 패턴 보호막(111a)이 노출될 수 있다.
도 18을 참고하면, 제1 트렌치(140t)의 일부를 채우는 제1 게이트 전극(120)과, 제2 트렌치(240t)의 일부를 채우는 제2 게이트 전극(220)이 형성될 수 있다.
제1 게이트 전극(120)과, 제2 게이트 전극(220)은 패턴된 핀형 패턴 보호막(111a) 상에 형성될 수 있다.
제1 트렌치(140t) 및 제2 트렌치(240t)에 의해 노출된 패턴된 핀형 패턴 보호막(111a)은 각각 제1 계면막(126) 및 제2 계면막(226)의 역할을 할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제1 트렌치(140t) 및 제2 트렌치(240t)를 전체적으로 채우는 도전성 전극 패턴을 형성한 후, 도전성 전극 패턴의 일부를 제거함으로써, 형성될 수 있다.
이어서, 제1 트렌치(140t)를 채우는 제1 캡핑 패턴(130)은 제1 게이트 전극(120) 상에 형성된다. 제2 트렌치(240t)를 채우는 제2 캡핑 패턴(230)은 제2 게이트 전극(220) 상에 형성된다.
제1 캡핑 패턴(130) 및 제2 캡핑 패턴(230)은 각각 블로킹 패턴(185)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(230)은 각각 블로킹 패턴(185)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 캡핑 패턴(130)의 상면과, 제2 캡핑 패턴(230)의 상면과, 블로킹 패턴(185)의 상면은 동일 평면 상에 놓일 수 있다.
도 19를 참고하면, 블로킹 패턴(185)을 제거하는 동안, 제1 내지 제4 게이트 스페이서의 상부(142, 147, 242, 247)가 형성될 수 있다.
제1 및 제2 게이트 스페이서의 상부(142, 147)은 제1 캡핑 패턴(130)의 측벽의 일부 상에 형성되고, 제3 및 제4 게이트 스페이서의 상부(242, 247)은 제2 캡핑 패턴(230)의 측벽의 일부 상에 형성될 수 있다.
제1 내지 제4 게이트 스페이서의 상부(142, 147, 242, 247)은 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(230)의 경계 부분에 남아있는 블로킹 패턴(185)의 일부일 수 있다.
이어서, 도 6을 참고하면, 상부 층간 절연막(182)을 형성하 후, 층간 절연막(180) 내에 제1 자기 정렬 컨택(160)이 형성될 수 있다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 20은 도 17 이후에 진행되는 단계일 수 있다.
도 20을 참고하면, 제1 트렌치(140t) 및 제2 트렌치(240t)에 의해 노출된 패턴된 핀형 패턴 보호막(111a)을 제거할 수 있다.
이를 통해, 제1 및 제2 게이트 스페이서의 하부(141, 146)과 제1 핀형 패턴(110) 사이에, 제1 삽입 스페이서(148)이 형성되고, 제3 및 제4 게이트 스페이서의 하부(241, 246)과 제1 핀형 패턴(110) 사이에, 제2 삽입 스페이서(248)이 형성될 수 있다.
패턴된 핀형 패턴 보호막(111a)을 제거하는 동안, 블로킹 패턴(185) 및 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)이 제거되는 것을 방지하기 위해, 블로킹 패턴(185) 및 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)은 패턴된 핀형 패턴 보호막(111a)과 다른 물질을 포함한다.
다시 말하면, 블로킹 패턴(185) 및 제1 내지 제4 게이트 스페이서의 하부(141, 146, 241, 246)은 패턴된 핀형 패턴 보호막(111a)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
이어서, 도 18, 도 19 및 도 5에서 도시되는 단계가 진행될 수 있다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 20은 도 13 이전에 진행되는 단계일 수 있다.
도 21을 참고하면, 불순물 주입 공정(112)를 진행한 후, 핀형 패턴 보호막(111)이 제거될 수 있다.
이어서, 제1 핀형 패턴(110)과 교차하는 제1 더미 게이트 전극(120P)과 제2 더미 게이트 전극(220P)을 형성할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 120, 220, 320, 420: 게이트 전극
125, 225, 325: 게이트 절연막 130, 230, 330: 캡핑 패턴
181, 182: 층간 절연막 160, 161, 162, 163: 자기 정렬 패턴
140, 145, 240, 245, 340, 345: 게이트 스페이서

Claims (10)

  1. 제1 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 상부와 하부를 포함하는 제1 게이트 스페이서;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제1 게이트 스페이서와 이격되는 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서에 의해 정의되는 제1 트렌치;
    상기 제1 트렌치의 바닥면 및 측벽을 따라 형성되는 게이트 절연막;
    상기 게이트 절연막 상에, 상기 제1 트렌치의 일부를 채우는 제1 게이트 전극;
    상기 제1 게이트 전극 상에, 상기 제1 트렌치를 채우는 제1 캡핑 패턴; 및
    상기 캡핑 패턴의 상면을 덮는 층간 절연막; 및
    상기 제1 게이트 스페이서의 상부의 폭은 상기 제1 핀형 패턴의 상면으로부터 멀어짐에 따라 감소하고,
    상기 제1 게이트 스페이서의 상부의 외측벽은 상기 층간 절연막과 접하고,
    상기 제1 게이트 스페이서에 인접하고 상기 제1 핀형 패턴 내에 형성되는 제1 소오스/드레인 영역, 및 상기 제2 게이트 스페이서에 인접하고 상기 제1 핀형 패턴 내에 형성되는 제2 소오스/드레인 영역을 포함하고,
    상기 제1 소오스/드레인 영역과 수직으로 중첩되는 자기 정렬 컨택이 비형성되는 영역에서 상기 제1 게이트 스페이서의 높이는,
    상기 제2 소오스/드레인 영역과 수직으로 중첩되고 상기 제2 게이트 스페이서와 접하는 자기 정렬 컨택 형성 영역에서 상기 제2 게이트 스페이서의 높이보다 높은 반도체 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 캡핑 패턴은 상기 제1 게이트 스페이서의 상부와 다른 물질을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 스페이서의 하부는 상기 제1 캡핑 패턴의 측벽의 일부와, 상기 제1 게이트 전극의 측벽 상에 형성되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 스페이서의 하면과 상기 제1 핀형 패턴 사이 및 상기 제2 게이트 스페이서의 하면과 상기 제1 핀형 패턴 사이에, 삽입 스페이서를 더 포함하고,
    상기 삽입 스페이서는 상기 제1 게이트 스페이서와 다른 물질을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 스페이서의 하부의 측벽으로부터 상기 층간 절연막 내로 돌출된 돌출 스페이서를 더 포함하고,
    상기 돌출 스페이서는 상기 제1 게이트 스페이서의 하부와 다른 물질을 포함하고,
    상기 제1 게이트 스페이서의 상부와 동일한 물질을 포함하는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 기판 상의 제1 핀형 패턴;
    상기 제1 핀형 패턴과 인접하고, 상기 제1 핀형 패턴과 나란한 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 게이트 스페이서;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 상기 제1 게이트 스페이서와 이격되는 제2 게이트 스페이서;
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서에 의해 정의되는 트렌치;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 상기 트렌치의 일부를 채우는 게이트 전극; 및
    상기 게이트 전극 상에, 상기 트렌치를 채우는 캡핑 패턴;
    상기 기판의 자기 정렬 컨택 형성 영역에서, 상기 제1 게이트 스페이서와 접하는 자기 정렬 컨택을 포함하고,
    상기 기판의 자기 정렬 컨택 형성 영역에 인접하는 자기 정렬 컨택 비형성 영역에서, 상기 제1 게이트 스페이서와 접하는 자기 정렬 컨택이 비형성되고,
    상기 자기 정렬 컨택 비형성 영역에서, 상기 제2 게이트 스페이서는 상기 제1 핀형 패턴의 상면으로부터 멀어짐에 따라 폭이 감소하는 상부를 포함하고,
    상기 자기 정렬 컨택 비형성 영역에서 상기 제2 게이트 스페이서의 높이는,
    상기 자기 정렬 컨택 형성 영역에서 상기 제1 게이트 스페이서의 높이보다 높은 반도체 장치.
  10. 핀형 패턴 상에, 상기 핀형 패턴과 교차하는 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극의 측벽 상에, 프리 게이트 스페이서를 형성하고,
    상기 핀형 패턴 상에, 상기 더미 게이트 전극의 상면을 노출시키는 프리 층간 절연막을 형성하고,
    상기 프리 층간 절연막의 일부를 리세스하여, 층간 절연막을 형성하되, 상기 더미 게이트 전극의 측벽의 일부는 노출되고,
    상기 층간 절연막 상에, 노출된 상기 더미 게이트 전극의 측벽을 감싸는 블로킹 절연막을 형성하되, 상기 더미 게이트 전극의 상면은 상기 블로킹 절연막에 의해 노출되고,
    상기 더미 게이트 전극을 제거하여, 트렌치를 형성하고,
    상기 트렌치의 일부를 채우는 게이트 전극을 형성하고,
    상기 게이트 전극 상에, 상기 트렌치를 채우고, 상기 블로킹 절연막과 다른 물질을 포함하는 캡핑 패턴을 형성하고,
    상기 캡핑 패턴을 형성한 후, 상기 블로킹 절연막을 제거하는 것을 포함하고,
    상기 층간 절연막을 형성하는 동안, 상기 프리 게이트 스페이서의 일부를 제거하여 게이트 스페이서를 형성하고,
    상기 블로킹 절연막을 제거한 후, 상기 층간 절연막 내에 상기 게이트 스페이서와 접하는 자기 정렬 컨택을 형성하고,
    상기 자기 정렬 컨택 형성 영역에 인접하는 자기 정렬 컨택 비형성 영역에서, 상기 게이트 스페이서와 접하는 자기 정렬 컨택이 비형성되고,
    상기 자기 정렬 컨택 비형성 영역에서 상기 게이트 스페이서의 높이는, 상기 자기 정렬 컨택 형성 영역에서 상기 게이트 스페이서의 높이보다 높은 반도체 장치 제조 방법.
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