KR102384852B1 - Thin film transisotr array substrate and display device having the substrate - Google Patents

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Abstract

본 발명은 금속산화물 모이어티와, 탄소계 소재 모이어티가 그라프트(graft) 되어 있는 나노 복합 재료를 반도체층 소재로 사용한 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치에 관한 것이다. 본 발명의 나노 복합 재료는 금속산화물 모이어티와 탄소계 소재 모이어티가 화학적 결합으로 연결되어 있기 때문에, 나노 복합 재료 중의 탄소계 소재의 함량이 적더라도 우수한 전하이동도 특성 및 점멸비 특성을 가지는 반도체층 소재로 활용될 수 있다. 비-도전성 성분인 탄소계 소재의 함량이 상대적으로 소량이어서, 문턱 전압 값의 변동이 적어지면서, 박막트랜지스터를 안정적으로 구동할 수 있다. 따라서 본 발명에 따른 나노 복합 재료를 반도체층에 적용하여 우수한 전하이동 특성, 점멸비 특성 및 안정적인 구동이 가능한 박막트랜지스터 어레이 기판 및 표시장치를 제작할 수 있다.The present invention relates to a thin film transistor array substrate using, as a semiconductor layer material, a nanocomposite material in which a metal oxide moiety and a carbon-based material moiety are grafted, and a display device including the same. In the nanocomposite material of the present invention, since the metal oxide moiety and the carbon-based material moiety are chemically linked, the nanocomposite material has excellent charge mobility and flashing ratio characteristics even if the content of the carbon-based material in the nanocomposite material is small. It can be used as a layer material. Since the content of the carbon-based material, which is a non-conductive component, is relatively small, variations in the threshold voltage value are reduced, and the thin film transistor can be stably driven. Therefore, by applying the nanocomposite material according to the present invention to a semiconductor layer, it is possible to manufacture a thin film transistor array substrate and a display device capable of excellent charge transfer characteristics, flashing ratio characteristics, and stable driving.

Description

박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치{THIN FILM TRANSISOTR ARRAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SUBSTRATE}Thin film transistor array substrate and display device including same

본 발명은 박막트랜지스터 어레이 기판에 관한 것으로, 보다 상세하게는 물성이 향상된 나노 복합 재료를 반도체층에 적용하여 전하 이동 특성 등이 향상된 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치에 관한 것이다.The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate having improved charge transfer characteristics by applying a nanocomposite material with improved physical properties to a semiconductor layer, and a display device including the same.

초고속 네트워크가 발전하고, 전자 기기간의 상호작용의 필요성이 증가하면서, 디스플레이 분야에서도 고해상도화, 대면적화가 점차 확대되고 있다. 최근에는 단순한 평판 디스플레이를 넘어서, 플렉서블(flexible) 디스플레이나 투명 디스플레이 등의 기술이 개발되고 있다. 현재, 널리 사용되고 있는 평판 디스플레이인 액정표시장치(liquid crystal display device; LCD), 유기발광다이오드(organic light emitting diode; OLED) 표시장치, 또는 양자발광다이오드(quantum dot/rod emitting diode; QLED) 표시장치에서 공통적으로 백플레인(backplane)이 필요하다. 디스플레이는 전기적 신호를 받아 인간의 눈으로 감지할 수 있는 광학적 신호를 제공하는 장치이므로, 디스플레이에서 광학 신호를 내는 소자에게 전기적 신호를 전달하는 것이 '백플레인'이다. As high-speed networks develop and the need for interaction between electronic devices increases, high-resolution and large-area display are gradually expanding. Recently, beyond a simple flat panel display, a technology such as a flexible display or a transparent display has been developed. Currently, a liquid crystal display device (LCD), an organic light emitting diode (OLED) display device, or a quantum dot/rod emitting diode (QLED) display device, which is a flat panel display that is widely used In common, a backplane is required. A display is a device that receives an electrical signal and provides an optical signal that can be detected by the human eye.

표시장치의 백플레인으로 박막트랜지스터(thin film transistor, TFT)가 일반적으로 사용되는데, 디스플레이의 고해상도화를 달성하기 위해서는 TFT의 전하 이동도 성능이 향상되어야 한다. 해상도가 높아질수록 각각의 스캔 배선, 예를 들어 게이트 배선별 축적 용량 커패시터 충전에 허락된 시간이 짧아지기 때문에, 전하 이동도가 커야 하고, 고해상도화가 진행될수록 TFT의 폭(width)이 줄어들기 때문에 채널 저항에 의한 전기 신호 처리가 지연되지 않도록 채널의 이동도가 커져야 한다. A thin film transistor (TFT) is generally used as a backplane of a display device. In order to achieve high resolution of a display, the charge mobility performance of the TFT needs to be improved. As the resolution increases, the time allowed for charging the storage capacitor capacitor for each scan wiring, for example, the gate wiring, becomes shorter, so the charge mobility must be large. The mobility of the channel should be increased so that the electrical signal processing by the resistor is not delayed.

종래, 액정표시장치의 TFT를 구성하는 반도체 소재로 사용된 비정질 실리콘(Amorphous Silicon; a-Si)은 전하이동도가 0.5 내지 1.0 ㎠/Vs에 불과하다. 따라서 고해상도 및/또는 대면적 디스플레이에 적용하기에 한계가 있으며, 특히 액티브매트릭스 OLED(Active Matrix OLED; AMOLED)의 경우 신뢰성이 문제가 되고 있다. 이에, 비정질 실리콘을 대신하여 저온다결정실리콘(Low-Temperature Polycrystalline Silicon; LTPS) TFT가 개발되었다. LTPS는 전하이동도가 대략 100 ㎠/Vs로서 양호하고, 안정성도 확보할 수 있다. 하지만, LTPS를 이용하여 TFT를 형성할 때, 반도체 소자의 균일도(uniformity)가 떨어질 뿐만 아니라, 다수의 마스크 공정이 요구되며, 상대적으로 높은(대략 250 내지 500℃) 공정에서 진행되어야 하기 때문에, 제조 공정이 복잡하고 공정 비용이 높다. Conventionally, amorphous silicon (a-Si) used as a semiconductor material constituting a TFT of a liquid crystal display has a charge mobility of only 0.5 to 1.0 cm 2 /Vs. Therefore, there is a limit to application to high-resolution and/or large-area displays, and in particular, in the case of an active matrix OLED (AMOLED), reliability is a problem. Accordingly, a low-temperature polycrystalline silicon (LTPS) TFT has been developed instead of amorphous silicon. LTPS has good charge mobility of about 100 cm 2 /Vs and can secure stability. However, when forming a TFT using LTPS, not only the uniformity of the semiconductor device is deteriorated, but also a number of mask processes are required, and since it must be carried out at a relatively high (about 250 to 500° C.) process, the manufacturing The process is complex and the process cost is high.

따라서, 고해상도, 대면적화 추세에 부응하여, a-Si TFT보다 전기적 성능이 우수하면서도, 대면적화를 구현하기 위하여 LTPS TFT 공정보다 단가가 낮고, 공정이 단순한 TFT 소재로서, 산화물(Oxide) TFT가 제안되었다. 산화물 TFT는 비정질 상태에서도 전하 이동도가 a-Si TFT보다 우수하고(10 ㎠/Vs), 별도의 결정화와 도핑 공정이 없기 때문에 LTPS TFT보다 제조 공정이 단순하며, 상대적으로 저온 공정(150 내지 400℃)이 가능하기 때문에, 플렉서블 디스플레이에도 적용될 수 있는 이점이 있다. Therefore, in response to the trend of high resolution and large area, oxide TFT is proposed as a TFT material that has better electrical performance than a-Si TFT, lower unit cost than LTPS TFT process, and has a simpler process to realize large area. became Oxide TFT has better charge mobility than a-Si TFT (10 cm2/Vs) even in an amorphous state, and has a simpler manufacturing process than LTPS TFT because there is no separate crystallization and doping process, and relatively low-temperature process (150 to 400 ℃) is possible, there is an advantage that can be applied to a flexible display.

종래, 산화물 TFT는 스퍼터링법(sputtering), 원자층증착법(atomic layer deposition; ALD), 유기금속화학기상증착법(metal organic chemical vapor deposition; MOCVD) 등의 증착 공정을 통해 형성하였다. 그러나 증착 공정은 모두 고가의 증착 장비를 사용하여야 하기 때문에, 최근에는 용액 공정(solution process)을 이용하여 산화물 TFT를 형성하고자 하는 연구가 진행되었다. 산화물 TFT를 제조하기 위한 용액 공정 중에서 대표적인 것이 금속 이온 전구체(precursor)를 이용한 졸-겔(sol-gel) 박막제조법, 유기금속분해법 등이 제안되었다. 금속 전구체를 이용하는 경우, 일성분계, 이성분계 또는 삼성분계 등의 금속 전구체의 함량을 달리하여 금속산화물의 결정도와 전하 이동도를 변화시킬 수 있는 이점이 있다. Conventionally, oxide TFTs were formed through deposition processes such as sputtering, atomic layer deposition (ALD), and metal organic chemical vapor deposition (MOCVD). However, since all deposition processes require the use of expensive deposition equipment, research for forming an oxide TFT using a solution process has recently been conducted. Among the solution processes for manufacturing an oxide TFT, a sol-gel thin film manufacturing method using a metal ion precursor, an organometallic decomposition method, etc. have been proposed. When a metal precursor is used, there is an advantage in that the crystallinity and charge mobility of the metal oxide can be changed by varying the content of the metal precursor such as a one-component system, a two-component system, or a ternary system.

그런데, 종래 용액 공정을 이용하여 산화물 TFT를 제조하면, 증착 공정에 제조된 경우와 비교하여, 박막 내에서 금속산화물의 밀도가 저하된다. 이에 따라, 용액 공정을 이용한 금속산화물 TFT에서 전하 이동 속도가 저하되고, 결과적으로 전하 이동도가 크게 떨어진다. 한편, 일부 연구에 따르면 프린팅 방법을 통하여 30 ㎠/Vs의 높은 전하이동도 특성을 발휘하였다고 보고하고 있으나, 이 경우에는 높은 off 전류로 인하여 점멸비(on/off 전류비)가 떨어지는 문제가 발생하였다. 따라서 용액 공정을 통하여 제조될 수 있으며, 전하이동도 특성 및 점멸비 등의 물성이 개선된 반도체 소자의 재료에 대한 개발이 요구된다.However, when the oxide TFT is manufactured using the conventional solution process, the density of the metal oxide in the thin film is lowered compared to the case prepared in the deposition process. Accordingly, in the metal oxide TFT using the solution process, the charge transfer rate is lowered, and as a result, the charge mobility is greatly reduced. On the other hand, according to some studies, it is reported that a high charge mobility of 30 cm2/Vs was exhibited through the printing method. . Therefore, it is required to develop a material for a semiconductor device that can be manufactured through a solution process and has improved physical properties such as charge mobility characteristics and flashing ratio.

본 발명의 목적은 용매에 대한 분산성, 전하이동도 및 점멸비가 우수한 소재가 적용된 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치를 제공하고자 하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film transistor array substrate to which a material excellent in dispersibility to solvent, charge mobility and flashing ratio is applied, and a display device including the same.

본 발명의 다른 목적은 문턱 전압의 변동이 적어서 안정적인 구동이 가능한 소재가 적용된 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치를 제공하고자 하는 것이다. Another object of the present invention is to provide a thin film transistor array substrate to which a material capable of stably driving due to a small fluctuation in threshold voltage and a display device including the same is applied.

본 발명의 일 측면에 따르면, 본 발명은 금속산화물 모이어티와, 탄소계 소재 모이어티가 그라프트(graft)되어 있는 나노 복합 재료가 반도체층 소재로 적용된 박막트랜지스터를 포함하는 어레이 기판을 제공한다.According to one aspect of the present invention, there is provided an array substrate including a thin film transistor to which a metal oxide moiety and a nanocomposite material to which a carbon-based material moiety is grafted as a semiconductor layer material is applied.

본 발명의 또 다른 측면에 따르면, 본 발명은 전술한 박막트랜지스터 어레이 기판을 가지는 표시장치를 제공한다. According to another aspect of the present invention, there is provided a display device having the above-described thin film transistor array substrate.

본 발명에 따라 합성된 나노 복합 재료는 금속산화물 모이어티와 탄소계 소재 모이어티가 강한 화학적 결합을 통하여 그라프트 되어 있다. 금속산화물 모이어티와 탄소계 소재 모이어티가 물리적 결합이 아닌 화학적 결합을 통해 연결되어 있기 때문에, 탄소계 소재 모이어티가 지닌 우수한 물리적 특성, 예를 들어 우수한 전하이동도 특성이 크게 개선된다. In the nanocomposite material synthesized according to the present invention, a metal oxide moiety and a carbon-based material moiety are grafted through strong chemical bonding. Since the metal oxide moiety and the carbon-based material moiety are connected through a chemical bond rather than a physical bond, excellent physical properties of the carbon-based material moiety, for example, excellent charge mobility, are greatly improved.

금속산화물과 탄소계 소재가 물리적으로 분산되어 있는 경우에, 탄소계 소재가 지닌 우수한 물성을 반영하기 위해서 탄소계 소재의 함량을 크게 증가시켜야 한다. 탄소계 소재의 함량이 증가하면 전하이동도 특성을 증가시킬 수는 있지만 점멸비가 낮아지고 문턱 전압이 변하는 문제가 발생할 수 있다. When the metal oxide and the carbon-based material are physically dispersed, the content of the carbon-based material must be greatly increased in order to reflect the excellent physical properties of the carbon-based material. If the content of the carbon-based material is increased, the charge mobility characteristics may be increased, but a problem of a lower flashing ratio and a change in the threshold voltage may occur.

하지만, 본 발명에 따라 합성된 나노 복합 재료는 금속산화물 모이어티와 탄소계 소재가 화학적 결합을 통해 연결되어 있기 때문에, 탄소계 소재의 함량이 상대적으로 적은 경우에도 우수한 전하이동도 특성을 달성할 수 있다. 탄소계 소재의 함량 증대에 따른 점멸비 저하라든가 문턱 전압의 변화를 또한 방지하여 안정적으로 구동하는 박막트랜지스터 어레이 기판 및 표시장치를 제조, 구현할 수 있다.However, in the nanocomposite material synthesized according to the present invention, since the metal oxide moiety and the carbon-based material are connected through a chemical bond, excellent charge mobility properties can be achieved even when the content of the carbon-based material is relatively small. there is. It is possible to manufacture and implement a thin film transistor array substrate and a display device that are stably driven by also preventing a decrease in the flashing ratio or a change in the threshold voltage due to an increase in the content of the carbon-based material.

도 1은 본 발명의 예시적인 실시형태에 따라 제조된 나노 복합 재료의 구조를 개략적으로 나타낸 모식도이다. 예시적으로, 2성분으로 이루어진 금속산화물을 나타낸다.
도 2는 본 발명의 예시적인 실시형태에 따라 나노 복합 재료를 제조하는 과정을 개략적으로 나타낸 모식도이다. 예시적으로, 2성분의 금속산화물이 탄소계 소재와 그라프트 결합을 형성하는 경우를 나타낸다.
도 3은 본 발명의 제 1 실시형태에 따라, 나노 복합 재료가 하부 게이트(Bottom Gate) 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 제 2 실시형태에 따라, 나노 복합 재료가 다른 하부 게이트 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 제 3 실시형태에 따라, 나노 복합 재료가 상부 게이트(Top Gate) 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 제 4 실시형태에 따라, 나노 복합 재료가 상부 게이트 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다.
도 7은 본 발명에 따른 박막트랜지스터 어레이 기판이 적용된 표시장치의 일례로서 액정표시장치를 개략적으로 나타낸 단면도이다.
도 8은 본 발명에 따른 박막트랜지스터 어레이 기판이 적용된 표시장치의 다른 예로서 발광다이오드 표시장치를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 예시적인 실시예에서 나노 탄소계 소재로 사용된 그래핀 산화물(graphene oxide)에 대한 TEM 사진이다.
도 10a 내지 도 10c는 각각 본 발명의 예시적인 실시예에서 1차로 합성된 그래핀 산화물-인듐 전구체 하이브리드 분산액, 그래핀 산화물-갈륨 전구체 하이브리드 분산액, 및 그래핀 산화물-아연 전구체 하이브리드 분산액에 대한 TEM 사진이다.
도 11은 비교예로서 용액 공정에 의하여 제조된 IGZO를 반도체층에 적용한 박막트랜지스터에서 인가되는 전류에 따른 문턱 전압의 변동 값을 측정한 결과를 나타낸 그래프이다.
도 12는 다른 비교예로서 IGZO와 그래핀 산화물이 혼합된 조성물을 반도체층에 적용한 박막트랜지스터에서 인가되는 전류에 따른 문턱 전압의 변동 값을 측정한 결과를 나타낸 그래프이다.
도 13은 본 발명의 예시적인 실시예에 따라 제조된 금속산화물-탄소계 소재가 그라프트 된 나노 복합 재료를 반도체층에 적용한 박막트랜지스터에서 인가되는 전류에 따른 문턱 전압의 변동 값을 측정한 결과를 나타낸 그래프이다.
도 14는 도 11 내지 도 13에 각각 나타낸, 비교예와 실시예에서 제조된 박막트랜지스터에서 문턱 전압의 변동 측정 결과를 하나의 그래프로 나타낸 것이다.1 is a schematic diagram schematically showing the structure of a nanocomposite material prepared according to an exemplary embodiment of the present invention. Illustratively, a metal oxide composed of two components is shown.
2 is a schematic diagram schematically illustrating a process for manufacturing a nanocomposite material according to an exemplary embodiment of the present invention. Illustratively, a case in which a two-component metal oxide forms a graft bond with a carbon-based material is illustrated.
3 is a cross-sectional view schematically illustrating an array substrate in which a nanocomposite material is used in a bottom gate type thin film transistor according to the first embodiment of the present invention.
4 is a cross-sectional view schematically illustrating an array substrate used in a bottom gate type thin film transistor having a different nanocomposite material according to a second embodiment of the present invention.
5 is a cross-sectional view schematically illustrating an array substrate in which a nanocomposite material is used in a top gate type thin film transistor according to a third embodiment of the present invention.
6 is a cross-sectional view schematically illustrating an array substrate in which a nanocomposite material is used for a top gate type thin film transistor according to a fourth embodiment of the present invention.
7 is a cross-sectional view schematically illustrating a liquid crystal display device as an example of a display device to which a thin film transistor array substrate according to the present invention is applied.
8 is a cross-sectional view schematically illustrating a light emitting diode display device as another example of a display device to which a thin film transistor array substrate according to the present invention is applied.
9 is a TEM photograph of graphene oxide used as a nano-carbon-based material in an exemplary embodiment of the present invention.
10A to 10C are TEM photographs of graphene oxide-indium precursor hybrid dispersion, graphene oxide-gallium precursor hybrid dispersion, and graphene oxide-zinc precursor hybrid dispersion, respectively, synthesized primarily in an exemplary embodiment of the present invention; am.
11 is a graph showing the result of measuring the change value of the threshold voltage according to the current applied in a thin film transistor to which IGZO manufactured by a solution process is applied to a semiconductor layer as a comparative example.
12 is a graph showing the result of measuring the change value of the threshold voltage according to the current applied in a thin film transistor in which a composition in which IGZO and graphene oxide are mixed is applied to a semiconductor layer as another comparative example.
13 is a metal oxide-carbon-based material prepared in accordance with an exemplary embodiment of the present invention, the result of measuring the change value of the threshold voltage according to the current applied in the thin film transistor to which the grafted nano-composite material is applied to the semiconductor layer. This is the graph shown.
14 is a graph showing the measurement result of the threshold voltage fluctuation in the thin film transistors manufactured in Comparative Examples and Examples, respectively, shown in FIGS. 11 to 13 .

이하, 필요한 경우에 첨부하는 도면을 참조하면서 본 발명을 보다 상세하게 설명한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings, if necessary.

[나노 복합 재료 및 제조 방법][Nanocomposite material and manufacturing method]

본 발명의 일 측면에 따르면, 본 발명은 금속산화물 모이어티와, 탄소계 소재 모이어티가 화학적 결합을 통하여 그라프트(graft) 되어 있는 나노 복합 재료에 관한 것이다. 도 1은 본 발명의 예시적인 실시형태에 따라 제조된 나노 복합 재료의 구조를 개략적으로 나타낸 모식도이다. 도 1에 나타낸 바와 같이, 나노 복합 재료(1)는 금속산화물 모이어티(10)와, 상기 금속산화물 모이어티(10)에 그라프트(graft) 형태로 화학적으로 결합된 탄소계 소재 모이어티(20)로 이루어진다. According to one aspect of the present invention, the present invention relates to a nanocomposite material in which a metal oxide moiety and a carbon-based material moiety are grafted through a chemical bond. 1 is a schematic diagram schematically showing the structure of a nanocomposite material prepared according to an exemplary embodiment of the present invention. As shown in FIG. 1 , the nanocomposite material 1 includes a metal oxide moiety 10 and a carbon-based material moiety 20 chemically bonded to the metal oxide moiety 10 in a graft form. ) is made of

도 1에서, 금속산화물 모이어티(10)를 구성하는 금속산화물은 2개 성분(M1, M2)으로 이루어진 것을 예시하고 있지만, 이는 설명의 편의를 위한 것이고, 금속산화물은 단성분 또는 다성분으로 이루어질 수 있다. In FIG. 1 , the metal oxide constituting the metal oxide moiety 10 exemplifies that it consists of two components (M 1 , M 2 ), but this is for convenience of description, and the metal oxide is a single component or multicomponent can be made with

하나의 예시적인 실시형태에서, 금속산화물 모이어티(10)를 구성하는 금속산화물은 단성분계, 이성분계, 삼성분계 이상으로 이루어질 수 있다. 일례로, 금속산화물은 인듐 산화물(InxOy, 예를 들어, In2O3), 갈륨 산화물(GaxOy, 예를 들어 Ga2O, Ga2O3), 아연 산화물(ZnO), 주석 산화물(tin oxide, SnxOy, 예를 들어 SnO2), 구리 산화물(CuxOy, 일례로 CuO), 마그네슘 산화물(예를 들어, MgO) 등의 단성분계 금속산화물은 물론이고, 인듐아연 산화물(Indium-Zinc Oxide, InZnO; IZO), 아연주석 산화물(Zinc-Tin Oxide, ZnSnO; ZTO), 인듐갈륨아연 산화물(Indium-Gallium-Zinc Oxide, InGaZnO; IGZO), 아연갈륨주석 산화물(Zinc-Gallium-Tin Oxide, ZnGaSnO), 인듐갈륨아연주석 산화물(Indium-Gallium-Zinc-Tin Oxide, InGaZnO, IGZTO), 인듐비소아연 산화물(Indium-Arsenide-Zinc Oxide, InAsZnO; IAZO), 구리인듐 산화물(Copper-Indium Oxide, CuInO), 하프늄인듐아연 산화물(HfInZnO; HIZO), 마그네슘인듐아연 산화물(MgInZnO), 바륨인듐아연 산화물(BaInZnO), 스트론튬인듐아연 산화물(SrInZnO), 탄탈륨인듐아연 산화물(TaInZnO), 지르코늄인듐아연 산화물(ZrInZnO), 스칸듐인듐아연 산화물(ScInZnO), 란탄인듐아연 산화물(LaInZnO), 지르코늄아연주석 산화물(ZrZnSnO), 마그네슘아연주석 산화물(MgZnSnO), 란탄아연주석 산화물(LaZnSnO), 알루미늄인듐아연 산화물(AlInZnO; AIZO), 스트론튬티타늄 산화물(SrTiO) 일 수 있다. In one exemplary embodiment, the metal oxide constituting the metal oxide moiety 10 may be formed of a single-component system, a binary system, or a ternary system. For example, the metal oxide is indium oxide (In x O y , for example, In 2 O 3 ), gallium oxide (Ga x O y , for example Ga 2 O, Ga 2 O 3 ), zinc oxide (ZnO) , tin oxide (Sn x O y , for example, SnO 2 ), copper oxide (CuxOy, for example CuO), magnesium oxide (for example, MgO), as well as single-component metal oxides such as indium zinc Oxide (Indium-Zinc Oxide, InZnO; IZO), Zinc-Tin Oxide (ZnSnO; ZTO), Indium-Gallium-Zinc Oxide (InGaZnO; IGZO), Zinc-Gallium Tin Oxide (Zinc- Gallium-Tin Oxide, ZnGaSnO), Indium-Gallium-Zinc-Tin Oxide (InGaZnO, IGZTO), Indium-Arsenide-Zinc Oxide (InAsZnO; IAZO), Copper Indium Oxide (Copperdium Oxide) -Indium Oxide, CuInO), Hafnium Indium Zinc Oxide (HfInZnO; HIZO), Magnesium Indium Zinc Oxide (MgInZnO), Barium Indium Zinc Oxide (BaInZnO), Strontium Indium Zinc Oxide (SrInZnO), Tantalum Indium Zinc Oxide (TaInZnO) Indium zinc oxide (ZrInZnO), scandium indium zinc oxide (ScInZnO), lanthanum indium zinc oxide (LaInZnO), zirconium zinc tin oxide (ZrZnSnO), magnesium zinc tin oxide (MgZnSnO), lanthanum zinc tin oxide (LaZnSnO) oxide (AlInZnO; AIZO) or strontium titanium oxide (SrTiO).

금속산화물은 결정형(예를 들어, ZnO) 또는 비정질(예를 들어, IGZO) 상태일 수 있다. 특히, 결정성 금속산화물에 비하여 비정질 금속산화물을 사용하는 경우, 넓은 영역에 걸쳐 균일한 물성을 얻을 수 있다. 도 1에서는 이성분계 금속산화물을 개략적으로 나타냈으나, 금속산화물 모이어티(10)를 구성하는 금속 성분 및 산소는 복잡한 그물망 구조 또는 격자 형태로 상호 연결된 형태를 가질 수 있다. The metal oxide may be in a crystalline (eg, ZnO) or amorphous (eg, IGZO) state. In particular, when an amorphous metal oxide is used compared to a crystalline metal oxide, uniform physical properties can be obtained over a wide area. Although FIG. 1 schematically shows a binary metal oxide, the metal component and oxygen constituting the metal oxide moiety 10 may have a complex network structure or interconnected form in a lattice form.

한편, 탄소계 소재 모이어티(20)를 구성하는 탄소계 소재는 특별히 제한되지 않는다. 일례로, 탄소계 소재는 내열 특성이 우수하면서도 캐리어 이동도(mobility)가 우수한 그래핀(graphene), 탄소나노튜브(carbon nanotube, CNT) 및/또는 탄소나노섬유(carbon nanofiber; CF) 일 수 있다. 구체적으로, 탄소계 소재는 환원된 그래핀 산화물(reduced graphene oxide, rGO), 단일벽 탄소나노튜브(single-walled carbon nanotube, SWCNT), 다중벽 탄소나노튜브(multi-walled carbon nanotube, MWCNT, 전기방사 탄소나노섬유 및/또는 기상성장 탄소나노섬유(vapor grown carbon nanofiber, VGCNF)일 수 있지만, 본 발명이 이에 한정되는 것은 아니다. On the other hand, the carbon-based material constituting the carbon-based material moiety 20 is not particularly limited. As an example, the carbon-based material may be graphene, carbon nanotube (CNT), and/or carbon nanofiber (CF) having excellent heat resistance and excellent carrier mobility. . Specifically, carbon-based materials include reduced graphene oxide (rGO), single-walled carbon nanotube (SWCNT), multi-walled carbon nanotube (MWCNT), electric It may be a spun carbon nanofiber and/or vapor grown carbon nanofiber (VGCNF), but the present invention is not limited thereto.

하나의 예시적인 실시형태에 따르면, 나노 복합 재료(1)를 구성하는 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20)는 대략 10:1 내지 100:1, 바람직하게는 50:1 내지 100:1의 중량 비율로 그라프트 연결될 수 있지만, 본 발명이 이에 한정되지 않는다. 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20)는 강한 화학적 결합을 통하여 연결되어 있기 때문에, 이들 모이어티 사이에서의 contact 특성이 우수하며, 전하 이동 장벽이 감소한다. 따라서 탄소계 소재 모이어티(20)의 함량이 1 내지 10 중량%, 바람직하게는 1 내지 2 중량%의 소량인 경우에도, 충분히 우수한 전하 이동도 특성 및 점멸도 특성을 달성할 수 있으며, 비-도전성 성분인 탄소계 소재 모이어티(20)의 함량 증가에 기인할 수 있는 문턱 전압의 변동을 방지할 수 있다. According to one exemplary embodiment, the metal oxide moiety 10 and the carbon-based material moiety 20 constituting the nanocomposite material 1 are approximately 10:1 to 100:1, preferably 50:1. It may be graft-connected at a weight ratio of from 100:1, but the present invention is not limited thereto. Since the metal oxide moiety 10 and the carbon-based material moiety 20 are connected through a strong chemical bond, the contact property between these moieties is excellent, and the charge transfer barrier is reduced. Therefore, even when the content of the carbon-based material moiety 20 is a small amount of 1 to 10% by weight, preferably 1 to 2% by weight, sufficiently excellent charge mobility characteristics and blinking characteristics can be achieved, and non- It is possible to prevent variations in the threshold voltage that may be caused by an increase in the content of the carbon-based material moiety 20, which is a conductive component.

본 발명에 따른 나노 복합 재료(1)는 금속 전구체 및 탄소계 전구체 성분을 적절한 용매에 분산시키고, 금속 전구체 및 탄소계 전구체 사이의 화학적 결합을 유도한 뒤, 고온의 소결 공정에 따른 졸-겔(sol-gel) 합성법을 통하여 제조될 수 있는데, 이에 대하여 설명한다. 도 2는 본 발명의 예시적인 실시형태에 따라 나노 복합 재료를 제조하는 과정을 개략적으로 나타낸 모식도이다. 도 2에 개략적으로 나타낸 바와 같이, 본 발명에 따른 나노 복합 소재는 금속 전구체(10a) 및 탄소계 전구체(20a)를 혼합하여, 이들 전구체 사이의 화학적 결합 반응을 유도하고, 졸-겔 반응을 통하여 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20)의 그라프트 결합을 유도하는 공정을 통하여 제조될 수 있다. The nanocomposite material (1) according to the present invention disperses a metal precursor and a carbon-based precursor component in an appropriate solvent, induces a chemical bond between the metal precursor and the carbon-based precursor, and then sol-gel ( sol-gel) synthesis method, which will be described. 2 is a schematic diagram schematically illustrating a process for manufacturing a nanocomposite material according to an exemplary embodiment of the present invention. As schematically shown in FIG. 2 , the nanocomposite material according to the present invention mixes a metal precursor 10a and a carbon-based precursor 20a to induce a chemical bonding reaction between these precursors, and through a sol-gel reaction It may be manufactured through a process of inducing graft bonding between the metal oxide moiety 10 and the carbon-based material moiety 20 .

하나의 예시적인 실시형태에서, 금속 전구체(10a) 및 탄소계 전구체(20a)는 적절한 용매 중에 분산시켜 혼합물(hybrid)을 형성하고, 금속 전구체(10a) 및 탄소계 전구체(20a) 사이의 결합 반응을 유도한다. 금속 전구체(10a) 및 탄소계 소재(20a)를 분산시킬 수 있는 용매는 특별히 한정되는 것은 아니지만 극성 용매를 사용할 수 있다. In one exemplary embodiment, the metal precursor 10a and the carbon-based precursor 20a are dispersed in a suitable solvent to form a hybrid, and a bonding reaction between the metal precursor 10a and the carbon-based precursor 20a is induce A solvent capable of dispersing the metal precursor 10a and the carbon-based material 20a is not particularly limited, but a polar solvent may be used.

본 발명의 예시적인 실시예에 따르면, 금속 전구체(10a)를 용매 중에 분산시킨 상태에서 탄소계 전구체(20a)와의 알코올화 반응을 유도할 수 있다. 하나의 예시적인 실시형태에 따라, 다성분계 금속산화물 모이어티(20)를 형성하고자 하는 경우, 금속산화물(20)로 변환될 수 있는 각각의 금속 전구체(10a)의 농도를 조절하고, 각각의 금속 전구체(10a)와 탄소계 전구체(20a) 사이의 알코올화 반응을 유도한 뒤에, 졸-겔 반응을 통하여, 나노 복합 재료(1)를 구성하는 금속산화물 모이어티(10) 중에서 각각의 금속 성분의 몰비를 용이하게 조절할 수 있다. 금속 성분의 몰비를 조절함으로써, 필요에 따라 전하 캐리어의 농도를 용이하게 제어할 수 있으며, off 전류를 낮춤으로써 점멸비 특성을 개선할 수 있는 이점이 있다.According to an exemplary embodiment of the present invention, alcoholization with the carbon-based precursor 20a may be induced in a state in which the metal precursor 10a is dispersed in a solvent. According to one exemplary embodiment, when it is desired to form the multi-component metal oxide moiety 20 , the concentration of each metal precursor 10a that can be converted into the metal oxide 20 is adjusted, and each metal After inducing an alcoholization reaction between the precursor 10a and the carbon-based precursor 20a, through a sol-gel reaction, each metal component in the metal oxide moiety 10 constituting the nanocomposite material 1 is The molar ratio can be easily adjusted. By adjusting the molar ratio of the metal component, the concentration of charge carriers can be easily controlled as needed, and there is an advantage in that the off-state current can be lowered to improve the on/off ratio characteristics.

금속 전구체(10a) 및 탄소계 전구체(20a)를 분산시킬 수 있는 극성 분산 용매의 비-제한적인 예는 물, N-메틸-2-피롤리돈(N-Methyl-2-pyrrolidone; NMP), 아세톤, 디메틸술폭사이드(Dimethyl sulfoxide; DMSO), 디메틸포름아마이드(Dimethylformamide; DMF), C1~C10 알코올류(예를 들어, 메탄올, 에탄올, 이소프로필알코올, 부탄올, 2-메톡시에탄올, 2-부톡시에탄올, 2-메톡시프로판올 등), 글리콜류(예를 들어 에틸렌글리콜), 테트라하이드로퓨란(tetrahydrofuran; THF), N-비닐피롤리돈, 피리딘, 피리딘디메틸아세트아미드, 메틸에틸케톤, 부탄온, 알파-테르피네올, 포름산, 에틸아세테이트, 아크릴로니트릴 및 이들의 조합으로 구성되는 군에서 선택될 수 있다. 그 외에도, 디클로로메탄, 오르쏘-자일렌, n-헥산 등의 비극성 용매에서도 교반 및 초음파 처리를 통하여 금속 전구체(10a) 및 탄소계 전구체(20a)를 분산시킬 수 있다. Non-limiting examples of a polar dispersion solvent capable of dispersing the metal precursor 10a and the carbon-based precursor 20a include water, N-methyl-2-pyrrolidone (N-Methyl-2-pyrrolidone; NMP), Acetone, dimethyl sulfoxide (DMSO), dimethylformamide (Dimethylformamide; DMF), C 1 ~ C 10 alcohols (eg, methanol, ethanol, isopropyl alcohol, butanol, 2-methoxyethanol, 2 -Butoxyethanol, 2-methoxypropanol, etc.), glycols (eg ethylene glycol), tetrahydrofuran (THF), N-vinylpyrrolidone, pyridine, pyridinedimethylacetamide, methyl ethyl ketone, butanone, alpha-terpineol, formic acid, ethyl acetate, acrylonitrile, and combinations thereof. In addition, the metal precursor 10a and the carbon-based precursor 20a may be dispersed through stirring and ultrasonication in a non-polar solvent such as dichloromethane, ortho-xylene, or n-hexane.

하나의 예시적인 실시형태에서, 금속 전구체(10a) 및 탄소계 전구체(20a)의 알코올화(alcoholysis) 반응에 따라, 금속 전구체(10a)와 탄소계 전구체(20a)가 화학적으로 결합된 알콕사이드(alkoxide) 전구체를 얻을 수 있다. 일례로, 금속 전구체(10a)와 탄소계 전구체(20a)의 알코올화 반응은 다음 반응식 (1) 내지 (3)으로 설명될 수 있다. In one exemplary embodiment, according to an alcoholization reaction of the metal precursor 10a and the carbon-based precursor 20a, the metal precursor 10a and the carbon-based precursor 20a are chemically bonded to an alkoxide (alkoxide) ) to obtain a precursor. For example, the alcoholization reaction of the metal precursor 10a and the carbon-based precursor 20a may be described by the following Reaction Formulas (1) to (3).

Figure 112017128409477-pat00001
Figure 112017128409477-pat00001

Figure 112017128409477-pat00002
Figure 112017128409477-pat00002

Figure 112017128409477-pat00003
Figure 112017128409477-pat00003

(반응식 (1) 내지 (3)에서 Me는 금속; X는 할로겐 원자; ROH는 탄소계 전구체임; R1은 탄화수소 및 그 유도체를 나타냄).(In Schemes (1) to (3), Me is a metal; X is a halogen atom; ROH is a carbon-based precursor; R 1 represents a hydrocarbon and a derivative thereof).

하나의 예시적인 실시형태에 따르면, 탄소계 전구체(20a)와 알코올화 반응을 유도할 수 있는 금속 전구체(10a)는 금속 할로겐화물(예를 들어 금속 염화물), 금속질산화물 또는 유기금속화합물일 수 있다. 본 발명에 따라 알코올화 반응을 유도할 수 있는 유기금속화합물은 유기 리간드가 중앙 금속에 연결되어 있는 금속 킬레이트 화합물을 들 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 일례로, 금속 전구체(10a)로 사용될 수 있는 유기금속화합물은 금속유기산염(예를 들어, 금속 아세테이트, 금속 프로피오네이트, 금속 시트레이트 등), 금속-알킬레이트(예를 들어, 중앙 금속이 1개 이상의 C1~C10 알킬기와 결합된 금속-알킬레이트), 금속-알콕사이드(예를 들어, 중앙 금속이 1개 이상의 C1~C10 알콕시기와 결합된 금속-알콕사이드) 및 이들의 조합으로 구성될 수 있다. According to one exemplary embodiment, the metal precursor 10a capable of inducing an alcoholization reaction with the carbon-based precursor 20a may be a metal halide (eg, a metal chloride), a metal nitroxide, or an organometallic compound. . The organometallic compound capable of inducing an alcoholation reaction according to the present invention may include a metal chelate compound in which an organic ligand is linked to a central metal, but the present invention is not limited thereto. For example, the organometallic compound that can be used as the metal precursor 10a is a metal organic acid salt (eg, metal acetate, metal propionate, metal citrate, etc.), metal-alkylate (eg, the central metal is metal-alkylates bonded to one or more C 1 -C 10 alkyl groups), metal-alkoxides (eg, metal-alkoxides in which a central metal is bonded to one or more C 1 -C 10 alkoxy groups) and combinations thereof can be configured.

알코올화 반응을 유도하기 위하여, 탄소계 전구체(20a)는 표면에 하이드록시기(-OH)를 가지도록 개질(modification)될 수 있다. 일례로, 탄소계 전구체(20a)로서 그래핀 산화물(graphene oxide, GO)를 사용하거나 또는 표면에 하이드록시기를 가지도록 표면 개질된 탄소나노튜브 또는 탄소나노섬유를 사용할 수 있다. In order to induce an alcoholization reaction, the carbon-based precursor 20a may be modified to have a hydroxyl group (-OH) on its surface. For example, graphene oxide (GO) may be used as the carbon-based precursor 20a, or carbon nanotubes or carbon nanofibers surface-modified to have a hydroxyl group on the surface may be used.

순수한(pristine) 탄소계 소재의 표면에 하이드록시기 등의 관능화를 유도하기 위하여, 질산, 황산 및/또는 과망간산칼륨 등의 산화제를 반응(반응 온도는 0 내지 150℃, 반응 시간은 72시간 이내)시킬 수 있다. 예를 들어, 표면에 하이드록시기를 가지는 그래핀 산화물은, 질산/황산 등의 강산과, KMnO4/KClO3 등의 산화제를 사용하여 흑연을 산화시켜 그래파이트 산화물(graphite oxide)을 제조하고, 초음파 처리(sonication) 등을 통하여 그래파이트 산화물을 1층으로 박리시키는 방법으로 제조할 수 있다. 또한, 탄소계 소재로서 CNT를 사용하는 경우에 질산 또는 질산/황산 혼합 용액에 순수 CNT를 넣은 뒤에 60 내지 120℃에서 30분 내지 48 시간 교반하고, 탈이온수(deionized water; DI)로 수회 세척한 뒤, 100℃ 이하의 진공 오븐에서 3 내지 7일 건조시킴으로써, 하이드록시기로 표면 개질된 CNT를 수득할 수 있다. In order to induce functionalization of a hydroxyl group on the surface of a pure (pristine) carbon-based material, an oxidizing agent such as nitric acid, sulfuric acid and/or potassium permanganate is reacted (reaction temperature is 0 to 150 ° C, reaction time is within 72 hours) ) can be done. For example, graphene oxide having a hydroxyl group on the surface is produced by oxidizing graphite using a strong acid such as nitric acid/sulfuric acid and an oxidizing agent such as KMnO 4 /KClO 3 , and ultrasonication treatment (sonication) or the like can be prepared by a method of exfoliating the graphite oxide in one layer. In addition, when using CNTs as a carbon-based material, pure CNTs are added to nitric acid or a nitric acid/sulfuric acid mixed solution, stirred at 60 to 120° C. for 30 minutes to 48 hours, and washed several times with deionized water (DI). Then, by drying in a vacuum oven at 100° C. or less for 3 to 7 days, CNTs surface-modified with a hydroxyl group can be obtained.

일례로, 하이드록시기로 표면 개질된 탄소계 전구체(20a)를 적절한 용매(예를 들어, 탈이온수(deinonized water)나 에탄올 등)의 극성 용매에 분산하여 탄소계 분산액을 제조한 뒤에, 금속 전구체(10a)와 혼합하여 알코올화 반응을 유도할 수 있다. For example, after preparing a carbon-based dispersion by dispersing the carbon-based precursor 20a surface-modified with a hydroxyl group in a polar solvent of an appropriate solvent (eg, deionized water or ethanol, etc.), a metal precursor ( 10a) to induce alcoholization.

필요한 경우에, 알코올화 반응 이후에 탄소계 전구체(20a)의 분산 과정이 더욱 수행될 수 있는데, 이 경우에 300 내지 500 rpm의 속도로 교반하는 과정이 수반될 수 있다. 아울러, 알코올화 반응이 종결된 후에 금속 전구체(10a) 사이의 반응을 유도하여, 탄소계 모이어티(20)에 그라프트 연결된 금속산화물 모이어티(10)를 형성할 수 있다. 이때, 금속 전구체(10a) 사이의 반응 과정에서 가열하거나 분산 상태를 유지하기 위한 교반 과정이 수반되어 복잡한 그물망 구조의 금속 산화물 모이어티(10)를 형성할 수 있다. 이처럼, 금속 전구체(10a)를 용매에 분산시키는 용액 공정이 우선 진행되고, 이후 알코올화 반응 및 졸-겔 반응이 진행된다. 이에 따라 금속 전구체(10a) 사이의 가수분해 반응이 일어나면서 금속 전구체(10)끼리 무기 그물망이 형성된 금속산화물 모이어티(10)와, 탄소계 소재 모이어티(20)가 그라프트 결합된 나노 복합 재료(1, 도 1 참조)를 합성한다. If necessary, a process of dispersing the carbon-based precursor 20a may be further performed after the alcoholation reaction, and in this case, a process of stirring at a speed of 300 to 500 rpm may be accompanied. In addition, after the alcoholization reaction is terminated, a reaction between the metal precursors 10a may be induced to form the metal oxide moiety 10 grafted to the carbon-based moiety 20 . In this case, in the course of the reaction between the metal precursors 10a, heating or a stirring process for maintaining a dispersed state may be accompanied to form the metal oxide moiety 10 having a complex network structure. As such, a solution process of dispersing the metal precursor 10a in a solvent is first performed, followed by an alcoholization reaction and a sol-gel reaction. Accordingly, as a hydrolysis reaction occurs between the metal precursors 10a, the metal oxide moiety 10 in which an inorganic network is formed between the metal precursors 10 and the carbon-based material moiety 20 are graft-bonded nanocomposite material (1, see FIG. 1) is synthesized.

하나의 예시적인 실시형태에 따르면, 금속 전구체(10a)와 탄소계 전구체(20a)가 혼합된 분산액 중에 탄소계 전구체(20a)의 함량은 0.1 내지 10 중량%일 수 있다. 반면, 금속 전구체(10a)의 함량은 탄소계 전구체(20a) 함량의 5 내지 100배일 수 있다. 일례로, 분산액 중에 탄소계 전구체(20a)의 함량이 10 중량%인 경우, 금속 전구체(10a)의 함량은 탄소계 전구체(20a) 함량의 5배 내지 8배일 수 있다. 이에 따라 최종적으로 제조되는 나노 복합 재료(1) 중에서 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20)가 10:1 내지 100:1의 중량비로 그라프트 결합하면서 바람직한 물성을 가질 수 있다. 아울러, 상대적으로 분산 특성이 좋지 않은 탄소계 전구체(20a)의 함량을 제한함으로써, 용매 중에 이들 전구체의 분산 특성이 악화되는 것을 방지할 수 있다. According to one exemplary embodiment, the content of the carbon-based precursor 20a in the dispersion in which the metal precursor 10a and the carbon-based precursor 20a are mixed may be 0.1 to 10% by weight. On the other hand, the content of the metal precursor 10a may be 5 to 100 times the content of the carbon-based precursor 20a. For example, when the content of the carbon-based precursor 20a in the dispersion is 10% by weight, the content of the metal precursor 10a may be 5 to 8 times the content of the carbon-based precursor 20a. Accordingly, the metal oxide moiety 10 and the carbon-based material moiety 20 in the finally manufactured nanocomposite material 1 may have desirable physical properties while graft bonding in a weight ratio of 10:1 to 100:1. . In addition, by limiting the content of the carbon-based precursor 20a having relatively poor dispersion properties, it is possible to prevent deterioration of the dispersion properties of these precursors in the solvent.

용매에 분산되는 각각의 금속 전구체(10a)의 몰비를 조절하는 방법으로, 금속산화물 모이어티(10) 중에서 각각의 금속 성분의 함량을 용이하게 조절할 수 있기 때문에, 각각의 금속 성분이 가지는 기능을 극대화할 수 있다. 뿐만 아니라, 금속 전구체(10a)와 탄소계 전구체(20a) 사이의 알코올화 반응을 유도할 때, 금속 전구체(10a)에 포함되는 할로겐 원자, 유기 성분이 분산액 중에 포함되기 때문에, 단순히 탄소계 소재만을 분산시키는 경우와 비교하여, 다양한 용매에 대한 분산 특성이 향상되어, 금속 성분과 탄소계 성분이 용매 중에 균일하게 분산될 수 있다. As a method of controlling the molar ratio of each metal precursor 10a dispersed in the solvent, the content of each metal component in the metal oxide moiety 10 can be easily controlled, thereby maximizing the function of each metal component can do. In addition, when inducing an alcoholization reaction between the metal precursor 10a and the carbon-based precursor 20a, halogen atoms and organic components included in the metal precursor 10a are included in the dispersion, so that only the carbon-based material is used. Compared with the case of dispersing, the dispersion properties for various solvents are improved, so that the metal component and the carbon-based component can be uniformly dispersed in the solvent.

이어서, 금속 전구체(10a)와 탄소계 전구체(20a) 사이의 알코올화 반응에 의하여 생성된 금속-탄소계 소재의 알콕사이드 전구체인 졸(sol) 상태의 분산액을 소결/열처리(annealing)하여 겔 형태(세라믹 형태)의 나노 복합 재료를 얻을 수 있다. 즉, 소결/열처리 공정을 통하여, 분산액 중의 용매가 증발하고, 금속 성분들 사이의 졸-겔 반응에 따른 가수분해에 의하여, 무기 그물망 형태로 연결된 금속산화물 모이어티(10)와, 탄소계 소재 모이어티(20)가 그라프트 결합되어 있는 세라믹 상태의 나노 복합 재료(1)를 얻을 수 있다. Then, the metal precursor (10a) and the carbon-based precursor (20a) generated by the alcoholization reaction between the sol (sol) state dispersion, which is an alkoxide precursor of a carbon-based material, is sintered / heat-treated (annealed) to form a gel ( Nanocomposite material in ceramic form) can be obtained. That is, through the sintering / heat treatment process, the solvent in the dispersion is evaporated, and by hydrolysis according to the sol-gel reaction between the metal components, the metal oxide moiety 10 connected in the form of an inorganic network and the carbon-based material moiety It is possible to obtain a nanocomposite material 1 in a ceramic state in which the tee 20 is graft-bonded.

소결 공정은 필요에 따라 분산 용매를 증발시키고 예비적인 그라프트 결합을 유도하는 1차 소결 공정(예비 소결 공정)과, 세라믹 상태의 나노 복합 재료를 얻기 위한 2차 소결 공정(본 소결 공정)으로 구분될 수 있다. 일례로, 1차 소결 공정은 300 내지 500℃에서 1 내지 10분 동안 수행되고, 2차 소결 공정은 250 내지 400℃의 온도에서 10분 내지 60분 동안 수행될 수 있다. The sintering process is divided into a primary sintering process (pre-sintering process) that evaporates the dispersion solvent and inducing preliminary graft bonding, and a secondary sintering process (main sintering process) to obtain a ceramic nanocomposite material. can be For example, the primary sintering process may be performed at 300 to 500° C. for 1 to 10 minutes, and the secondary sintering process may be performed at a temperature of 250 to 400° C. for 10 minutes to 60 minutes.

본 발명에 따라 합성되는 나노 복합 재료는 금속산화물 모이어티(10)가 가지는 도전 특성과, 탄소계 소재 모이어티(20)가 가지는 우수한 전하이동도 특성이 결합된다. 특히 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20)가 화학적으로 안정적인 결합으로 연결되어 있어서, 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20) 사이의 contact 특성이 향상된다. 금속산화물 모이어티(10)와 탄소계 소재 모이어티(20) 사이의 전하 이동 장벽(barrier)이 감소한다. 따라서, 금속산화물과 탄소계 소재가 물리적으로 혼합된 하이브리드 상태의 물질과 비교해서, 탄소계 소재 모이어티(20)의 함량이 낮더라도 전하 이동도 특성이 크게 향상되며, 누설 전류가 감소하게 되므로 off 전류가 크게 감소하면서 점멸비 특성도 우수하다. 비-도전성 성분인 탄소계 소재 모이어티(20)의 함량을 증가시킬 필요가 없으므로, 전자들이 트랩(trap)되지 않으면서 문턱 전압(Threshold Voltage, Vth)의 변동(shift)이 감소하여 안정적인 구동을 구현할 수 있다. The nanocomposite material synthesized according to the present invention combines the conductive properties of the metal oxide moiety 10 and the excellent charge mobility properties of the carbon-based material moiety 20 . In particular, since the metal oxide moiety 10 and the carbon-based material moiety 20 are connected by a chemically stable bond, the contact characteristic between the metal oxide moiety 10 and the carbon-based material moiety 20 is improved. . A charge transfer barrier between the metal oxide moiety 10 and the carbon-based material moiety 20 is reduced. Therefore, compared to a material in a hybrid state in which a metal oxide and a carbon-based material are physically mixed, the charge mobility characteristic is greatly improved even if the content of the carbon-based material moiety 20 is low, and the leakage current is reduced. As the current is greatly reduced, the flicker ratio characteristics are also excellent. Since there is no need to increase the content of the carbon-based material moiety 20, which is a non-conductive component, electrons are not trapped and the shift of the threshold voltage (V th ) is reduced, resulting in stable driving can be implemented.

[박막트랜지스터 어레이 기판 및 표시장치][Thin film transistor array substrate and display device]

전술한 바와 같이, 본 발명에 따라 합성된 나노 복합 재료는 우수한 전하 이동 특성 및 양호한 점멸비 특성을 가지고 있다. 따라서 전술한 나노 복합 재료는 특히 반도체 소자의 소재, 예를 들어 금속산화물이 주재인 박막트랜지스터(thin film transistor; TFT)에 활용될 수 있는데, 이에 대해서 설명한다. 도 3은 본 발명의 제 1 실시형태에 따라, 나노 복합 재료가 하부 게이트 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다. As described above, the nanocomposite material synthesized according to the present invention has excellent charge transfer characteristics and good flashing ratio characteristics. Therefore, the above-described nanocomposite material can be particularly used for a material of a semiconductor device, for example, a thin film transistor (TFT) mainly made of metal oxide, which will be described. 3 is a cross-sectional view schematically illustrating an array substrate in which a nanocomposite material is used for a bottom gate type thin film transistor according to the first embodiment of the present invention.

도 3에 나타낸 바와 같이, 본 발명의 제 1 실시형태에 따른 어레이 기판(100)은, 기판(110)과, 기판(110) 상부에 위치하는 박막트랜지스터(Tr)와, 박막트랜지스터(Tr)에 연결되는 제 1 전극인 화소전극(160)을 포함한다. As shown in FIG. 3 , the array substrate 100 according to the first embodiment of the present invention includes a substrate 110 , a thin film transistor Tr positioned on the substrate 110 , and a thin film transistor Tr It includes a pixel electrode 160 that is a first electrode connected thereto.

제 1 기판일 수 있는 기판(110)은 실리콘은 물론이고, 유리 또는 플라스틱 소재로 이루어질 수 있다. 플라스틱 소재를 기판(110)으로 사용하여 플렉서블(flexible) 디스플레이를 구현할 수 있다. 일례로, 기판(110)으로 사용될 수 있는 플라스틱 소재는 폴리이미드(polyimide; PI), 폴리에테르술폰(Polyethersulfone; PES), 폴리에틸렌나프탈레이트(polyethylenenaphthalate; PEN), 폴리에틸렌테레프탈레이트(polyethylene Terephthalate; PET) 및 폴리카보네이트(polycarbonate; PC) 중 어느 하나로 이루어질 수 있다. 도시하지 않았으나, 기판(110) 상에는 제 1 방향으로 다수의 게이트 배선이 연장되고, 게이트 배선(미도시)이 제 2 방향으로 연장, 배열되어 매트릭스를 이루며 화소영역을 정의하고 있다. 데이터 배선(미도시)은 게이트 배선(미도시)과 수직하게 교차하거나, 또는 일정 각도를 가지고 비스듬하게 교차할 수도 있다. The substrate 110 , which may be the first substrate, may be made of glass or plastic material as well as silicon. A flexible display may be implemented by using a plastic material as the substrate 110 . For example, a plastic material that can be used as the substrate 110 includes polyimide (PI), polyethersulfone (PES), polyethylenenaphthalate (PEN), polyethylene terephthalate (PET) and It may be made of any one of polycarbonate (PC). Although not shown, a plurality of gate wirings extend in a first direction on the substrate 110 , and gate wirings (not shown) are extended and arranged in a second direction to form a matrix and define a pixel area. The data line (not shown) may cross the gate line (not shown) vertically or obliquely at a predetermined angle.

기판(110)의 상부, 예를 들어 도시하지 않은 게이트 배선과 데이터 배선의 교차 영역에 박막트랜지스터(Tr)가 형성된다. 박막트랜지스터(Tr)는 게이트 전극(120), 반도체층(130), 소스 전극(140) 및 드레인 전극(142)을 포함한다. A thin film transistor Tr is formed on the upper portion of the substrate 110 , for example, in an area where a gate line and a data line (not shown) intersect. The thin film transistor Tr includes a gate electrode 120 , a semiconductor layer 130 , a source electrode 140 , and a drain electrode 142 .

먼저, 기판(110) 상부에 게이트 배선(미도시)과 연결된 게이트 전극(120)이 위치한다. 일례로, 게이트 배선(미도시), 데이터 배선(미도시) 및 게이트 전극(120)은 도전성 소재로 이루어질 수 있다. 구체적으로, 게이트 배선(미도시), 데이터 배선(미도시) 및 게이트 전극(120)은 전기 저항률이 낮은 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi) 및 구리/몰리티타늄(Cu/MoTi)으로 구성되는 군에서 선택될 수 있는 도전성 금속 소재로 이루어질 수 있다. First, the gate electrode 120 connected to the gate wiring (not shown) is positioned on the substrate 110 . For example, the gate line (not shown), the data line (not shown), and the gate electrode 120 may be made of a conductive material. Specifically, the gate line (not shown), the data line (not shown), and the gate electrode 120 may include aluminum (Al), an aluminum alloy (eg, AlNd), tungsten (W), and copper having low electrical resistivity. (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy, chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), moly It may be made of a conductive metal material selected from the group consisting of tungsten (MoW), molithanium (MoTi), and copper/motitanium (Cu/MoTi).

게이트 전극(120) 상부에 기판(110) 전면으로 게이트 절연막(122)이 위치한다. 게이트 절연막(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 소재나, 폴리디메틸실록산(polydimemthylsiloxane, PDMS)이나 폴리우레탄(PU) 등과 같은 유기 고분자 소재로 이루어질 수 있다. 예를 들어, 게이트 절연막(120)은 CVD나 스퍼터링 등의 증착 공정을 통하여 형성될 수 있으며, 대략 100 내지 300 nm의 두께로 적층될 수 있다. 도 3에서 게이트 절연막(120)이 기판(110)의 전면에 형성된 것으로 도시하였으나, 게이트 절연막(120)은 게이트 전극(120)과 동일한 모양으로 패터닝 될 수도 있다. A gate insulating layer 122 is positioned on the gate electrode 120 over the entire surface of the substrate 110 . The gate insulating layer 120 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx) and/or silicon nitroxide (SiONx), or an organic material such as polydimethylsiloxane (PDMS) or polyurethane (PU). It may be made of a polymer material. For example, the gate insulating layer 120 may be formed through a deposition process such as CVD or sputtering, and may be stacked to a thickness of about 100 to 300 nm. Although the gate insulating layer 120 is illustrated as being formed on the entire surface of the substrate 110 in FIG. 3 , the gate insulating layer 120 may be patterned to have the same shape as the gate electrode 120 .

필요한 경우, 기판(110)과 게이트 전극(120) 사이에 버퍼층(미도시)이 기판(110) 전면에 형성될 수 있다. 일례로, 버퍼층(미도시)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 절연 물질로 이루어질 수 있다. 만약 기판(110)과 게이트 전극(120) 사이에 버퍼층(미도시)을 형성하는 경우, 게이트 절연막(122)은 버퍼층(미도시)보다 유전율이 높은 물질로 형성될 수 있다. If necessary, a buffer layer (not shown) may be formed on the entire surface of the substrate 110 between the substrate 110 and the gate electrode 120 . For example, the buffer layer (not shown) may be made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitride (SiONx). If a buffer layer (not shown) is formed between the substrate 110 and the gate electrode 120 , the gate insulating layer 122 may be formed of a material having a higher dielectric constant than that of the buffer layer (not shown).

일례로, 버퍼층(미도시)이 실리콘 산화물로 이루어지는 경우, 게이트 절연막(122)은 실리콘 산화물보다 높은 유전율(high-k)을 가지는 물질로 형성될 수 있다. 게이트 절연막(122)을 높은 유전율을 가진 물질로 형성하는 경우, 박막트랜지스터(Tr)의 구동 전압을 낮출 수 있으며, 버퍼층(미도시)을 게이트 절연막(122)보다 낮은 유전율을 가지는 물질로 형성하면, 게이트 전극(120)과 소스 및 드레인 전극(140, 142) 사이의 기생 정전용량(parasitic capacitance)을 낮출 수 있다. For example, when the buffer layer (not shown) is made of silicon oxide, the gate insulating layer 122 may be formed of a material having a higher dielectric constant (high-k) than silicon oxide. When the gate insulating layer 122 is formed of a material having a high dielectric constant, the driving voltage of the thin film transistor Tr can be lowered, and when the buffer layer (not shown) is formed of a material having a lower dielectric constant than the gate insulating layer 122, Parasitic capacitance between the gate electrode 120 and the source and drain electrodes 140 and 142 may be reduced.

게이트 절연막(120) 상부에 반도체층(130)이 위치한다. 반도체층(130)은 본 발명에 따라 합성되는 나노 복합 재료(1, 도 1 참조), 즉, 금속 산화물 모이어티(10, 도 1 참조)와, 탄소계 소재 모이어티(20, 도 1 참조)가 그라프트 된 나노 복합 재료로 이루어진다. 나노 복합 재료(1, 도 1 참조)로 이루어진 반도체층(130)을 형성하기 위하여, 금속 전구체(10a, 도 2 참조)와, 탄소계 전구체(20a, 도 2 참조)의 반응에 의해 형성된 금속-탄소계 소재의 알콕사이드 전구체를 포함하는 분산액을 게이트 절연막(122) 상부에 코팅하고, 소결(열처리) 공정을 진행하는 방법을 사용할 수 있다. The semiconductor layer 130 is positioned on the gate insulating layer 120 . The semiconductor layer 130 is a nanocomposite material (1, see FIG. 1) synthesized according to the present invention, that is, a metal oxide moiety (10, see FIG. 1) and a carbon-based material moiety (20, see FIG. 1) is made of grafted nanocomposite material. In order to form the semiconductor layer 130 made of the nanocomposite material (1, see FIG. 1), a metal formed by the reaction of a metal precursor (10a, see FIG. 2) and a carbon-based precursor (20a, see FIG. 2) - A method of coating a dispersion containing an alkoxide precursor of a carbon-based material on the gate insulating layer 122 and performing a sintering (heat treatment) process may be used.

나노 복합 재료(1)를 구성하는 금속산화물 및 탄소계 소재의 종류 및 함량은 도 1및 도 2를 참조하면서 설명하였으므로 상세한 설명은 생략한다. 일례로, 금속산화물은, 인듐 산화물, 갈륨 산화물, 아연 산화물, 주석 산화물, 구리 산화물, 마그네슘 산화물, 인듐아연 산화물(IZO), 아연주석 산화물(ZTO), 인듐갈륨아연 산화물(IGZO), 아연갈륨주석 산화물, 인듐갈륨아연주석 산화물(IGZTO), 인듐비소아연 산화물(IAZO), 구리인듐 산화물, 하프늄인듐아연 산화물(HIZO), 마그네슘인듐아연 산화물, 바륨인듐아연 산화물, 스트론튬인듐아연 산화물, 탄탈륨인듐아연 산화물, 지르코늄인듐아연 산화물, 스칸듐인듐아연 산화물, 란탄인듐아연 산화물, 지르코늄아연주석 산화물, 마그네슘아연주석 산화물, 란탄아연주석 산화물, 알루미늄인듐아연 산화물AIZO) 및 스트론튬티타늄 산화물로 구성되는 군에서 선택될 수 있다. 또한, 탄소계 소재는 그래핀(graphene), 탄소나노튜브(carbon nanotube; CNT) 및 탄소나노섬유(carbon nanofiber, CNF)로 구성되는 군에서 선택될 수 있다. 이때, 금속산화물 모이어티와 상기 나노 탄소 모이어티는 10:1 내지 100:1의 중량비로 그라프트 될 수 있다. Since the types and contents of the metal oxide and carbon-based materials constituting the nanocomposite material 1 have been described with reference to FIGS. 1 and 2 , a detailed description thereof will be omitted. For example, the metal oxide is indium oxide, gallium oxide, zinc oxide, tin oxide, copper oxide, magnesium oxide, indium zinc oxide (IZO), zinc tin oxide (ZTO), indium gallium zinc oxide (IGZO), zinc gallium tin Oxide, indium gallium zinc tin oxide (IGZTO), indium arsenide zinc oxide (IAZO), copper indium oxide, hafnium indium zinc oxide (HIZO), magnesium indium zinc oxide, barium indium zinc oxide, strontium indium zinc oxide, tantalum indium zinc oxide , zirconium indium zinc oxide, scandium indium zinc oxide, lanthanum indium zinc oxide, zirconium zinc tin oxide, magnesium zinc tin oxide, lanthanum zinc tin oxide, aluminum indium zinc oxide AIZO) and strontium titanium oxide. . In addition, the carbon-based material may be selected from the group consisting of graphene, carbon nanotube (CNT), and carbon nanofiber (CNF). In this case, the metal oxide moiety and the nano-carbon moiety may be grafted in a weight ratio of 10:1 to 100:1.

금속-탄소계 소재의 알콕사이드 전구체 분산액을 게이트 절연막(122) 상부에 코팅하는 방법은 특별히 제한되지 않으며, 스핀코팅, 딥-코팅, 스프레이 코팅, 롤러 코팅, 바 코팅, 슬릿 코팅 등 공지된 코팅 방법을 이용할 수 있다. 이때, 반도체층(130)은 전계효과 트랜지스터의 채널층 역할을 수행하는데, 금속산화물-탄소계 소재의 화학적 그라프트 결합에 의해 형성된 나노 복합 재료(1, 도 1 참조)로 이루어진 반도체층(130)에서 금속산화물-탄소계 소재의 전자 이동 장벽이 제거된다. The method of coating the metal-carbon-based alkoxide precursor dispersion on the gate insulating film 122 is not particularly limited, and known coating methods such as spin coating, dip-coating, spray coating, roller coating, bar coating, and slit coating are used. Available. At this time, the semiconductor layer 130 serves as a channel layer of the field effect transistor, and the semiconductor layer 130 made of a nanocomposite material (1, see FIG. 1) formed by chemical graft bonding of a metal oxide-carbon-based material. In the metal oxide-carbon-based material, the electron transfer barrier is removed.

이에 따라, 반도체층(130)을 포함하는 박막트랜지스터(Tr)는 우수한 전하이동도 특성을 가질 수 있으며, 양이온을 구성하는 금속 성분들의 몰비를 조절하여 점멸도가 저하되는 것을 방지할 수 있다. 또한, 상대적으로 적은 함량의 탄소계 소재를 포함하고 있어서, 문턱 전압의 변동을 방지할 수 있으므로, 박막트랜지스터(Tr)의 안정적인 구동을 구현할 수 있다. 하나의 예시적인 실시형태에서, 반도체층(130)은 대략 5 내지 50 nm의 두께로 형성될 수 있다. Accordingly, the thin film transistor Tr including the semiconductor layer 130 may have excellent charge mobility characteristics, and it is possible to prevent a decrease in the degree of blinking by adjusting the molar ratio of metal components constituting the cations. In addition, since a relatively small amount of the carbon-based material is included, fluctuation of the threshold voltage can be prevented, and thus the thin film transistor Tr can be stably driven. In one exemplary embodiment, the semiconductor layer 130 may be formed to a thickness of approximately 5 to 50 nm.

반도체층(130)의 양 측면에 각각 소스 전극(140) 및 드레인 전극(142)이 이격하여 위치한다. 소스 및 드레인 전극(140, 142)은 도전성 소재, 일례로 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중 어느 하나로 이루어진다.A source electrode 140 and a drain electrode 142 are spaced apart from each other on both sides of the semiconductor layer 130 . The source and drain electrodes 140 and 142 are formed of a conductive material, for example, aluminum (Al), an aluminum alloy (AlNd, for example), tungsten (W), copper (Cu), a copper alloy, molybdenum (Mo), Silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy, chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), moly tungsten (MoW), moly titanium (MoTi), copper It is made of any one of conductive metals including /mo-titanium (Cu/MoTi).

필요한 경우에 소스 및 드레인 전극(140, 142)은 전술한 도전성 금속에, 인듐-주석-산화물 (indium-tin-oxide; ITO), 인듐-아연-산화물(indium-zinc-oxide; IZO), 인듐-주석-아연-산화물(indium-tin-zinc oxide; ITZO), 주석산화물(SnO), 아연산화물(ZnO), 인듐-구리-산화물(indium-copper-oxide; ICO) 및 알루미늄:산화아연(Al:ZnO; AZO) 등의 투명 도전성 산화물(transparent conductive oxide; TCO)이 도핑되어 이루어질 수 있다. If necessary, the source and drain electrodes 140 and 142 are formed on the aforementioned conductive metal, indium-tin-oxide (ITO), indium-zinc-oxide (IZO), indium -tin-tin-zinc oxide (ITZO), tin oxide (SnO), zinc oxide (ZnO), indium-copper-oxide (ICO) and aluminum:zinc oxide (Al) A transparent conductive oxide (TCO) such as :ZnO; AZO) may be doped.

소스 전극(140) 및 드레인 전극(142) 상부에 보호층(150)이 기판(110) 전면에 형성된다. 보호층(150)은 상면이 평탄하며, 박막트랜지스터(Tr)의 드레인 전극(142)을 노출하는 드레인 컨택홀(144)을 갖는다. 보호층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 절연 물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene; BCB)이나 포토 아크릴(photo acryl)과 같은 유기 절연 물질로 이루어질 수 있다. 선택적으로, 보호층(150)은 무기 절연 물질로 이루어진 제 1 보호층을 형성하고, 제 1 보호층 상에 평탄화를 위하여 유기 절연 물질로 이루어지는 제 2 보호층으로 이루어질 수 있다. A protective layer 150 is formed over the entire surface of the substrate 110 on the source electrode 140 and the drain electrode 142 . The protective layer 150 has a flat top surface and has a drain contact hole 144 exposing the drain electrode 142 of the thin film transistor Tr. The protective layer 150 is made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitroxide (SiONx), benzocyclobutene (BCB) or photo acryl (photo acryl). ) may be made of an organic insulating material such as Optionally, the passivation layer 150 may be formed of a first passivation layer made of an inorganic insulating material, and a second passivation layer made of an organic insulating material for planarization on the first passivation layer.

보호층(150)에는 박막트랜지스터(Tr)의 드레인 전극(142)을 노출시키는 드레인 컨택홀(144), 게이트 패드 전극(미도시)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 패드 컨택홀(미도시) 및 데이터 패드 컨택홀(미도시)이 각각 형성될 수 있다. The protective layer 150 has a drain contact hole 144 exposing the drain electrode 142 of the thin film transistor Tr, and a gate pad contact hole exposing the gate pad electrode (not shown) and the data pad electrode (not shown), respectively. (not shown) and a data pad contact hole (not shown) may be respectively formed.

한편, 보호층(150) 상부에는 각각의 화소영역에 대응하여 드레인 컨택홀(144)을 통하여 드레인 전극(142)에 접촉하는 화소전극(160)이 형성된다. 도시하지는 않았으나, 비-표시영역에는 게이트 패드 컨택홀(미도시)을 통해 게이트 패드 전극(미도시)과 접촉하는 보조 게이트 패드 전극(미도시)과, 상기 데이터 패드 컨택홀(미도시)을 통해 상기 데이터 패드 전극(미도시)과 접촉하는 보조 데이터 패드 전극(미도시)이 형성된다.Meanwhile, a pixel electrode 160 is formed on the passivation layer 150 to contact the drain electrode 142 through the drain contact hole 144 to correspond to each pixel region. Although not shown, in the non-display area, an auxiliary gate pad electrode (not shown) in contact with a gate pad electrode (not shown) through a gate pad contact hole (not shown) and an auxiliary gate pad electrode (not shown) through the data pad contact hole (not shown) An auxiliary data pad electrode (not shown) in contact with the data pad electrode (not shown) is formed.

일례로, 화소전극(160)은 투명 도전성 물질, 예를 들어, ITO, IZO, ITZO, 주석산화물(SnO), 아연산화물(ZnO), ICO 및/또는 AZO으로 이루어질 수 있다. 다른 선택적인 실시형태에서, 화소전극(160)은 반사율이 비교적 높은 금속 물질, 예를 들어 알루미늄, 은, 팔라듐, 구리 및 이들의 혼합물이나 이들의 합금을 포함할 수 있다. For example, the pixel electrode 160 may be formed of a transparent conductive material, for example, ITO, IZO, ITZO, tin oxide (SnO), zinc oxide (ZnO), ICO, and/or AZO. In another alternative embodiment, the pixel electrode 160 may include a metal material having a relatively high reflectance, for example, aluminum, silver, palladium, copper, a mixture thereof, or an alloy thereof.

본 발명의 제 1 실시형태에 따른 어레이 기판(100) 및 박막트랜지스터(Tr)는 금속산화물-탄소계 소재가 그라프트 되어 있는 나노 복합 재료로 이루어지는 반도체층(130)을 포함한다. 금속산화물과, 탄소계 소재 사이에 전하 이동 장벽이 감소하면서, 적은 함량의 탄소계 소재를 사용하더라도 우수한 전하이동도 특성을 확보할 수 있고, 금속 성분의 함량을 용이하게 조절할 수 있으므로 점멸도 특성이 향상된다. 또한, 비-도전성 성분의 함량이 적기 때문에 문턱 전압의 변동이 감소하면서 안정적인 구동이 가능하다. The array substrate 100 and the thin film transistor Tr according to the first embodiment of the present invention include a semiconductor layer 130 made of a nanocomposite material on which a metal oxide-carbon-based material is grafted. As the charge transfer barrier between the metal oxide and the carbon-based material is reduced, excellent charge mobility characteristics can be secured even when a small amount of the carbon-based material is used, and the flickering characteristic can be easily adjusted because the content of the metal component can be easily adjusted. is improved In addition, since the content of the non-conductive component is small, it is possible to stably drive while the fluctuation of the threshold voltage is reduced.

도 4는 본 발명의 다른 실시형태에 따라, 나노 복합 재료가 다른 하부 게이트 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다. 도 3에서 설명한 것과 동일한 구성에 대한 상세한 설명은 생략하고, 차이가 있는 구성을 중심으로 설명한다. 4 is a cross-sectional view schematically illustrating an array substrate used in a bottom gate type thin film transistor having a different nanocomposite material according to another embodiment of the present invention. A detailed description of the same configuration as that described with reference to FIG. 3 will be omitted, and a configuration with a difference will be mainly described.

도 4에 나타낸 바와 같이, 본 발명의 제 2 실시형태에 따른 어레이 기판(200)은, 기판(210)과, 기판(210) 상부에 위치하는 박막트랜지스터(Tr)와, 박막트랜지스터(Tr)에 연결되는 제 1 전극인 화소전극(260)을 포함한다. As shown in FIG. 4 , the array substrate 200 according to the second embodiment of the present invention includes a substrate 210 , a thin film transistor Tr positioned on the substrate 210 , and a thin film transistor Tr and a pixel electrode 260 as a first electrode connected thereto.

제 1 기판일 수 있는 기판(210)은 실리콘은 물론이고, 유리 또는 플라스틱 소재로 이루어질 수 있다. 도시하지 않았으나, 기판(210) 상에는 제 1 방향으로 다수의 게이트 배선이 위치하고, 게이트 배선(미도시)과 직교하는 제 2 방향으로 다수의 평행한 데이터 배선이 배열되어 매트릭스를 이루며 화소영역을 정의하고 있다. The substrate 210 , which may be the first substrate, may be made of not only silicon, but also glass or plastic material. Although not shown, a plurality of gate wires are positioned on the substrate 210 in a first direction, and a plurality of parallel data wires are arranged in a second direction orthogonal to the gate wire (not shown) to form a matrix to define a pixel area, there is.

기판(210) 상부, 예를 들어 도시하지 않은 게이트 배선과 데이터 배선의 교차 영역에 박막트랜지스터(Tr)가 형성된다. 박막트랜지스터(Tr)는 게이트 전극(220), 반도체층(230), 소스 전극(240) 및 드레인 전극(242)을 포함한다. A thin film transistor Tr is formed on the upper portion of the substrate 210 , for example, in an area where a gate line and a data line (not shown) intersect. The thin film transistor Tr includes a gate electrode 220 , a semiconductor layer 230 , a source electrode 240 , and a drain electrode 242 .

기판 상부(210) 상부에 도전성 소재로 이루어지는 게이트 전극(220)이 위치하고, 게이트 전극(210) 상부에 게이트 절연막(122)이 위치한다. 게이트 절연막(222)은 기판(210) 전면에 형성되거나, 게이트 전극(220)과 동일한 모양으로 패터닝 될 수 있다. 게이트 절연막(222)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 소재나, 폴리디메틸실록산(polydimemthylsiloxane, PDMS)이나 폴리우레탄(PU) 등과 같은 유기 고분자 소재로 이루어질 수 있다. A gate electrode 220 made of a conductive material is positioned on the upper substrate 210 , and a gate insulating layer 122 is positioned on the gate electrode 210 . The gate insulating layer 222 may be formed on the entire surface of the substrate 210 or may be patterned in the same shape as the gate electrode 220 . The gate insulating layer 222 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitroxide (SiONx), or an organic material such as polydimethylsiloxane (PDMS) or polyurethane (PU). It may be made of a polymer material.

제 1 실시형태와 유사하게, 기판(210)과 게이트 전극(220) 사이에 버퍼층(미도시)이 기판(210) 전면에 형성될 수 있다. 이때, 게이트 절연막(222)은 버퍼층(미도시)에 비하여 유전율이 높은 물질로 이루어질 수 있다. Similar to the first embodiment, a buffer layer (not shown) may be formed on the entire surface of the substrate 210 between the substrate 210 and the gate electrode 220 . In this case, the gate insulating layer 222 may be made of a material having a higher dielectric constant than that of the buffer layer (not shown).

게이트 절연막(220) 상부에 반도체층(230)이 위치한다. 반도체층(230)은 본 발명에 따라 합성되는 나노 복합 재료(1, 도 1 참조), 즉, 금속 산화물 모이어티(10, 도 1 참조)와, 탄소계 소재 모이어티(20)가 그라프트 된 나노 복합 재료로 이루어진다. 나노 복합 재료로 이루어지는 반도체층(230)을 형성하기 위하여, 금속-탄소계 소재의 알콕사이드 전구체 분산액을 게이트 절연막(222) 상부에 코팅하고, 소결(열처리) 공정을 수행한다. 채널층 역할을 수행하는 반도체층(230)이 금속산화물-탄소계 소재의 그라프트 결합으로 형성된 나노 복합 재료로 이루어져서, 우수한 전하이동도, 양호한 점멸비 특성 및 낮은 문턱 전압의 변동을 통한 안정적인 구동이 가능해진다. A semiconductor layer 230 is positioned on the gate insulating layer 220 . The semiconductor layer 230 is a nanocomposite material synthesized according to the present invention (1, see FIG. 1), that is, a metal oxide moiety (10, see FIG. 1) and a carbon-based material moiety 20 are grafted. It is made of nanocomposite material. In order to form the semiconductor layer 230 made of the nanocomposite material, an alkoxide precursor dispersion of a metal-carbon-based material is coated on the gate insulating layer 222 , and a sintering (heat treatment) process is performed. Since the semiconductor layer 230 serving as a channel layer is made of a nanocomposite material formed by graft bonding of a metal oxide-carbon-based material, stable driving through excellent charge mobility, good flashing ratio characteristics, and low threshold voltage fluctuation is possible. it becomes possible

반도체층(230)의 양 측면에 각각 소스 전극(240) 및 드레인 전극(242)이 위치한다. 소스 및 드레인 전극(240)은 도전성 금속 또는 도전성 금속에 투명 도전성 소재가 도핑되어 이루어질 수 있다. A source electrode 240 and a drain electrode 242 are respectively positioned on both sides of the semiconductor layer 230 . The source and drain electrodes 240 may be formed by doping a conductive metal or a conductive metal with a transparent conductive material.

특히, 본 발명의 제 2 실시형태에서 박막트랜지스터(Tr)는 채널층을 구성하는 반도체층(230)의 중앙 상부에 에치 스토퍼층(식각 방지층, Etch Stopper Layer, 232)이 위치한다. 예를 들어, 에치 스토퍼층(232)은 반도체층(230)보다 좁은 폭을 가지며, 반도체층(230)의 중앙에 대응하여 위치한다. 에치 스토퍼층(232)은 소스 전극(240) 및 드레인 전극(242)을 형성할 때, 후방 활성층(back channel)이 열화되는 것을 방지하여, 전기적 안정성을 확보할 수 있다. 예를 들어 에치 스토퍼층(232)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 나이트록사이드(SiONx) 중 어느 하나로 이루어질 수 있으며, 단층 구조 이외에 다층 구조를 가질 수 있다. 에치 스토퍼층(232)은 CVD, 스퍼터링 등의 방법을 통하여 형성될 수 있다.In particular, in the second embodiment of the present invention, in the thin film transistor Tr, an etch stopper layer (etch stopper layer, 232 ) is positioned on the upper center of the semiconductor layer 230 constituting the channel layer. For example, the etch stopper layer 232 has a narrower width than the semiconductor layer 230 and is positioned to correspond to the center of the semiconductor layer 230 . When the source electrode 240 and the drain electrode 242 are formed, the etch stopper layer 232 prevents a back channel from being deteriorated, thereby securing electrical stability. For example, the etch stopper layer 232 may be made of any one of silicon oxide (SiOx), silicon nitride (SiNx), or silicon nitride (SiONx), and may have a multi-layer structure in addition to a single-layer structure. The etch stopper layer 232 may be formed through a method such as CVD or sputtering.

에치 스토퍼층(232), 소스 전극(240) 및 드레인 전극(242)의 상부에 보호층(250)이 기판(210) 전면에 형성된다. 보호층(250)은 상면이 평탄하며, 박막트랜지스터(Tr)의 드레인 전극(242)을 노출하는 드레인 컨택홀(244)을 갖는다. 보호층(250)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 절연 물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene; BCB)이나 포토 아크릴(photo acryl)과 같은 유기 절연 물질로 이루어질 수 있다. A protective layer 250 is formed on the entire surface of the substrate 210 on the etch stopper layer 232 , the source electrode 240 , and the drain electrode 242 . The protective layer 250 has a flat top surface and has a drain contact hole 244 exposing the drain electrode 242 of the thin film transistor Tr. The protective layer 250 is made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitroxide (SiONx), benzocyclobutene (BCB) or photo acryl (photo acryl). ) may be made of an organic insulating material such as

보호층(250)에는 박막트랜지스터(Tr)의 드레인 전극(242)을 노출시키는 드레인 컨택홀(244), 게이트 패드 전극(미도시)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 패드 컨택홀(미도시) 및 데이터 패드 컨택홀(미도시)이 각각 형성될 수 있다. In the protective layer 250 , a drain contact hole 244 exposing the drain electrode 242 of the thin film transistor Tr, and a gate pad contact hole exposing a gate pad electrode (not shown) and a data pad electrode (not shown), respectively. (not shown) and a data pad contact hole (not shown) may be respectively formed.

한편, 보호층(250) 상부에는 각각의 화소영역에 대응하여 드레인 컨택홀(244)을 통하여 드레인 전극(242)에 전기적으로 연결되는 화소전극(260)이 형성된다. 일례로, 화소전극(260)은 투명 도전성 물질, 예를 들어, ITO, IZO, ITZO, 주석산화물(SnO), 아연산화물(ZnO), ICO 및/또는 AZO으로 이루어질 수 있다. 다른 선택적인 실시형태에서, 화소전극(260)은 반사율이 비교적 높은 금속 물질, 예를 들어 알루미늄이나, 은-팔라듐-구리 합금을 포함할 수 있다. Meanwhile, a pixel electrode 260 electrically connected to the drain electrode 242 through the drain contact hole 244 is formed on the passivation layer 250 to correspond to each pixel region. For example, the pixel electrode 260 may be formed of a transparent conductive material, for example, ITO, IZO, ITZO, tin oxide (SnO), zinc oxide (ZnO), ICO, and/or AZO. In another alternative embodiment, the pixel electrode 260 may include a metal material having a relatively high reflectance, for example, aluminum or a silver-palladium-copper alloy.

전술한 도 3과 도 4에서는 본 발명에 따라 합성된 나노 복합 재료로 이루어진 반도체층이 하부 게이트 방식의 박막트랜지스터에 적용된 경우를 예시하였다. 이와 달리, 박막트랜지스터는 상부 게이트 방식으로도 구현될 수 있는데, 이에 대하여 설명한다. 도 5는 본 발명의 제 3 실시형태에 따라, 나노 복합 재료가 상부 게이트(Top Gate) 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다. 도 5에 나타낸 바와 같이, 본 발명의 제 3 실시형태에 따른 어레이 기판(300)은 기판(310)과, 기판(310) 상부에 위치하는 박막트랜지스터(Tr)와 박막트랜지스터(Tr)에 연결되는 제 1 전극인 화소전극(360)을 포함한다. 3 and 4 described above exemplify a case in which a semiconductor layer made of a nanocomposite material synthesized according to the present invention is applied to a bottom gate type thin film transistor. Alternatively, the thin film transistor may be implemented as a top gate method, which will be described. 5 is a cross-sectional view schematically illustrating an array substrate in which a nanocomposite material is used in a top gate type thin film transistor according to a third embodiment of the present invention. As shown in FIG. 5 , the array substrate 300 according to the third embodiment of the present invention is connected to a substrate 310 and a thin film transistor Tr and a thin film transistor Tr positioned on the substrate 310 . A pixel electrode 360 as a first electrode is included.

제 1 기판일 수 있는 기판(310)은 실리콘, 유리 또는 플라스틱 소재로 이루어질 수 있다. 플라스틱 소재를 기판(310)으로 사용하여 플렉서블 디스플레이를 구현할 수 있다. 일례로, 기판(310)으로 사용될 수 있는 플라스틱 소재는 폴리이미드(polyimide; PI), 폴리에테르술폰(Polyethersulfone; PES), 폴리에틸렌나프탈레이트(polyethylenenaphthalate; PEN), 폴리에틸렌테레프탈레이트(polyethylene Terephthalate; PET) 및 폴리카보네이트(polycarbonate; PC) 중 어느 하나로 이루어질 수 있다. 도시하지 않았으나, 기판(310) 상에는 제 1 방향으로 다수의 게이트 배선이 연장되고, 게이트 배선(미도시)이 제 2 방향으로 연장, 배열되어 매트릭스를 이루며 화소영역을 정의하고 있다. 데이터 배선(미도시)은 게이트 배선(미도시)과 수직하게 교차하거나, 또는 일정 각도를 가지고 비스듬하게 교차할 수도 있다. The substrate 310 , which may be the first substrate, may be made of silicon, glass, or plastic material. A flexible display may be implemented by using a plastic material as the substrate 310 . For example, a plastic material that can be used as the substrate 310 includes polyimide (PI), polyethersulfone (PES), polyethylenenaphthalate (PEN), polyethylene terephthalate (PET), and It may be made of any one of polycarbonate (PC). Although not shown, a plurality of gate wirings extend in a first direction on the substrate 310 , and gate wirings (not shown) are extended and arranged in a second direction to form a matrix and define a pixel area. The data line (not shown) may cross the gate line (not shown) vertically or obliquely at a predetermined angle.

기판(310) 상부에 버퍼층(312)이 기판(310) 전면에 형성된다. 버퍼층(312)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 일례로, 버퍼층(312)은 50 내지 200 nm의 두께로 적층될 수 있지만, 본 발명이 이에 한정되지 않는다. A buffer layer 312 is formed on the substrate 310 over the entire surface of the substrate 310 . The buffer layer 312 may be formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitride (SiONx). For example, the buffer layer 312 may be stacked to a thickness of 50 to 200 nm, but the present invention is not limited thereto.

버퍼층(312)의 상부, 예를 들어 도시하지 않은 게이트 배선과 데이터 배선의 교차 영역에 박막트랜지스터(Tr)가 위치한다. 박막트랜지스터(Tr)는 반도체층(330), 게이트 전극(320), 소스 전극(340) 및 드레인 전극(342)을 포함한다. The thin film transistor Tr is positioned on the buffer layer 312 , for example, in an area where the gate line and the data line (not shown) intersect. The thin film transistor Tr includes a semiconductor layer 330 , a gate electrode 320 , a source electrode 340 , and a drain electrode 342 .

버퍼층(312)의 상부에 반도체층(330)이 위치한다. 반도체층(330)은 금속산화물 모이어티(10, 도 1 참조)와, 탄소계 소재 모이어티(20, 도 1 참조)가 그라프트 된 나노 복합 재료(1, 도 1 참조)로 이루어진다. 나노 복합 재료로 이루어진 반도체층(130)을 형성하기 위하여, 금속 전구체(10a, 도 2 참조)와, 탄소계 전구체(20a, 도 2 참조)의 반응에 의해 형성된 금속-탄소계 소재의 알콕사이드 전구체를 포함하는 분산액을 버퍼층(312) 상부에 코팅하고, 소결(열처리) 공정을 진행하는 방법을 사용할 수 있다. A semiconductor layer 330 is positioned on the buffer layer 312 . The semiconductor layer 330 is made of a nanocomposite material (1, see FIG. 1) to which a metal oxide moiety (10, see FIG. 1) and a carbon-based material moiety (20, see FIG. 1) are grafted. In order to form the semiconductor layer 130 made of the nanocomposite material, a metal precursor (10a, see FIG. 2) and a carbon-based precursor (20a, see FIG. 2) formed by the reaction of an alkoxide precursor of a carbon-based material A method of coating the dispersion containing the buffer layer 312 on the upper portion and performing a sintering (heat treatment) process may be used.

일례로, 반도체층(330)은 후술하는 소스 전극(340) 및 드레인 전극(342) 사이에서 전자가 이동하는 채널을 형성하기 위한 액티브 영역(332a)과, 액티브 영역(332a)의 양 측면으로 소스 전극(340) 및 드레인 전극(342)과 각각 접촉하는 소스 영역(332b)과 드레인 영역(332c)으로 구성될 수 있다. 채널층으로 기능하는 반도체층(330)이 금속산화물-탄소계 소재의 그라프트 결합에 의하여 합성된 나노 복합 재료로 이루어져 있어서, 전하이동도 특성 및 점멸비 특성이 우수하며, 문턱 전압의 변동이 감소하여 박막트랜지스터(Tr)의 안정적인 구동을 구현할 수 있다. For example, the semiconductor layer 330 includes an active region 332a for forming a channel through which electrons move between a source electrode 340 and a drain electrode 342 to be described later, and a source on both sides of the active region 332a. It may include a source region 332b and a drain region 332c contacting the electrode 340 and the drain electrode 342 , respectively. Since the semiconductor layer 330 functioning as a channel layer is made of a nanocomposite material synthesized by graft bonding of a metal oxide-carbon-based material, it has excellent charge mobility characteristics and flashing ratio characteristics, and fluctuations in threshold voltage are reduced. Thus, it is possible to realize stable driving of the thin film transistor Tr.

반도체층(330) 상부에 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 소재나, 폴리디메틸실록산(polydimemthylsiloxane, PDMS)이나 폴리우레탄(PU) 등과 같은 유기 고분자 소재로 이루어지는 게이트 절연막(322)이 형성된다. On the semiconductor layer 330, an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx) and/or silicon nitroxide (SiONx), polydimethylsiloxane (PDMS), polyurethane (PU), etc. A gate insulating film 322 made of an organic polymer material is formed.

게이트 절연막(322) 상부에 도전성 소재로 이루어진 게이트 전극(320)이 반도체층(330)의 중앙 채널 영역(332a)에 대응하여 형성된다. 도시하지는 않았으나, 게이트 절연막(322) 상부에 게이트 배선과 제 1 커패시터 전극이 형성될 수 있다. 게이트 배선(미도시)은 제 1 방향을 따라 연장되고, 제 1 커패시터 전극(미도시)은 게이트 전극(320)에 연결될 수 있다. 도 5에서 게이트 절연막(322)이 기판(310)의 전면에 형성되어 있으나, 게이트 절연막(322)은 게이트 전극(320)과 동일한 모양으로 패터닝 될 수 있다. A gate electrode 320 made of a conductive material is formed on the gate insulating layer 322 to correspond to the central channel region 332a of the semiconductor layer 330 . Although not shown, a gate line and a first capacitor electrode may be formed on the gate insulating layer 322 . A gate line (not shown) may extend in a first direction, and a first capacitor electrode (not shown) may be connected to the gate electrode 320 . Although the gate insulating layer 322 is formed on the entire surface of the substrate 310 in FIG. 5 , the gate insulating layer 322 may be patterned to have the same shape as the gate electrode 320 .

게이트 전극(320)은 일반적으로 저-저항 금속 물질, 예를 들어 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi) 및 구리/몰리티타늄(Cu/MoTi)으로 구성되는 군에서 선택될 수 있는 도전성 금속으로 이루어진다. The gate electrode 320 is typically formed of a low-resistance metallic material, such as aluminum (Al), an aluminum alloy (such as AlNd), tungsten (W), copper (Cu), a copper alloy, molybdenum (Mo). ), silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy, chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), moly tungsten (MoW), moly titanium (MoTi) and a conductive metal that may be selected from the group consisting of copper/mo-titanium (Cu/MoTi).

게이트 전극(320)과 게이트 배선(미도시)의 상부 전면에 층간 절연막(324)이 기판(310) 전면에 형성된다. 층간 절연막(324)은 반도체층(330)과의 접촉 특성 등을 향상시킬 수 있도록, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등과 같은 무기 절연 물질로 이루어지거나, 벤조사이클로부텐이나 포토 아크릴과 같은 유기 절연 물질로 이루어질 수 있다. An interlayer insulating layer 324 is formed on the entire surface of the gate electrode 320 and the gate wiring (not shown) on the entire surface of the substrate 310 . The interlayer insulating layer 324 is made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitride (SiONx) to improve contact characteristics with the semiconductor layer 330 . or an organic insulating material such as benzocyclobutene or photoacrylic.

이때, 게이트 절연막(322)과 층간 절연막(324)은 반도체층(330)의 액티브 영역(332a)의 양 측면에 위치한 소스 및 드레인 영역(332b, 332c)을 각각 노출시키는 제 1, 2 반도체층 컨택홀(334)을 구비한다. 이와 달리, 게이트 절연막(322)이 게이트 전극(320)과 동일한 모양으로 패터닝 될 경우, 제 1, 제 2 반도체층 컨택홀(334)은 층간 절연막(324) 내에만 형성된다. In this case, the gate insulating layer 322 and the interlayer insulating layer 324 are in contact with the first and second semiconductor layers exposing the source and drain regions 332b and 332c located on both sides of the active region 332a of the semiconductor layer 330 , respectively. A hole 334 is provided. On the other hand, when the gate insulating layer 322 is patterned to have the same shape as the gate electrode 320 , the first and second semiconductor layer contact holes 334 are formed only in the interlayer insulating layer 324 .

제 1, 2 반도체층 컨택홀(334)을 포함하는 층간 절연막(324) 상부로, 서로 이격하며 제 1, 2 반도체층 컨택홀(334)을 통해 노출되는 소스 및 드레인 영역(332a, 332b)과 각각 접촉하는 소스 전극(340) 및 드레인 전극(342)이 형성된다. Source and drain regions 332a and 332b spaced apart from each other and exposed through the first and second semiconductor layer contact holes 334 on an upper portion of the interlayer insulating film 324 including the first and second semiconductor layer contact holes 334; A source electrode 340 and a drain electrode 342 contacting each other are formed.

소스 및 드레인 전극(340, 342)은 도전성 물질로 제조될 수 있다. 일례로, 소스 및 드레인 전극(340, 342)은 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중 어느 하나로 이루어진다.The source and drain electrodes 340 and 342 may be made of a conductive material. For example, the source and drain electrodes 340 and 342 may include aluminum (Al), aluminum alloy (AlNd), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver ( Ag), silver alloy (Ag alloy), gold (Au), gold alloy, chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), molytungsten (MoW), moly titanium (MoTi), copper/molly It is made of any one of conductive metals including titanium (Cu/MoTi).

필요한 경우에 소스 및 드레인 전극(340, 342)은 전술한 도전성 금속 소재에 ITO, IZO, ITZO, SnO, ZnO, ICO 및 AZO 등의 투명 도전성 산화물(transparent conductive oxide; TCO)이 도핑되어 이루어질 수 있다. If necessary, the source and drain electrodes 340 and 342 may be formed by doping the aforementioned conductive metal material with a transparent conductive oxide (TCO) such as ITO, IZO, ITZO, SnO, ZnO, ICO, and AZO. .

소스 및 드레인 전극(340, 342) 상부로 보호층(350)이 기판(310) 전면에 형성된다. 보호층(350)은 박막트랜지스터(Tr)의 드레인 전극(342)을 노출하는 드레인 컨택홀(344)을 갖는다. 보호층(350)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 절연 물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene; BCB)이나 포토 아크릴(photo acryl)과 같은 유기 절연 물질로 이루어질 수 있다. 선택적으로, 보호층(350)은 무기 절연 물질로 이루어진 제 1 보호층을 형성하고, 제 1 보호층 상에 평탄화를 위하여 유기 절연 물질로 이루어지는 제 2 보호층으로 이루어질 수 있다. A protective layer 350 is formed over the source and drain electrodes 340 and 342 over the entire surface of the substrate 310 . The protective layer 350 has a drain contact hole 344 exposing the drain electrode 342 of the thin film transistor Tr. The protective layer 350 is made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitroxide (SiONx), benzocyclobutene (BCB) or photo acryl (photo acryl). ) may be made of an organic insulating material such as Optionally, the passivation layer 350 may be formed of a first passivation layer made of an inorganic insulating material, and a second passivation layer made of an organic insulating material for planarization on the first passivation layer.

도시하지 않았으나, 층간 절연막(324) 상부에는 게이트 배선(미도시)과 교차하여 제 2 방향을 따라 연장되어 각각의 화소영역을 정의하는 데이터 배선(미도시)과 전원 배선(미도시) 및 제 2 커패시터 전극(미도시)이 형성된다. 고전위 전압을 공급하는 전원 배선(미도시)은 데이터 배선(미도시)과 이격되어 위치한다. 제 2 커패시터 전극(미도시)은 드레인 전극(342)과 연결되고 제 1 커패시터 전극(미도시)과 중첩함으로써, 제 1 및 제 2 커패시터 전극 사이의 층간 절연막(324)을 유전체층으로 하여 스토리지 커패시터를 이룬다.Although not shown, on the upper portion of the interlayer insulating layer 324 , a data line (not shown) and a power line (not shown) and a second line extending along the second direction crossing the gate line (not shown) define each pixel area. A capacitor electrode (not shown) is formed. A power supply line (not shown) for supplying a high potential voltage is spaced apart from a data line (not shown). The second capacitor electrode (not shown) is connected to the drain electrode 342 and overlaps the first capacitor electrode (not shown) to form a storage capacitor using the interlayer insulating film 324 between the first and second capacitor electrodes as a dielectric layer. accomplish

보호층(350)에는 박막트랜지스터(Tr)의 드레인 전극(342)을 노출시키는 드레인 컨택홀(344), 게이트 패드 전극(미도시)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 패드 컨택홀(미도시) 및 데이터 패드 컨택홀(미도시)이 각각 형성될 수 있다. In the passivation layer 350 , a drain contact hole 344 exposing the drain electrode 342 of the thin film transistor Tr, and a gate pad contact hole exposing a gate pad electrode (not shown) and a data pad electrode (not shown), respectively. (not shown) and a data pad contact hole (not shown) may be respectively formed.

보호층(350) 상부로 각각의 화소영역에 대응하여 드레인 컨택홀(344)을 통하여 드레인 전극(342)에 전기적으로 연결되는 화소전극(360)이 형성된다. 화소전극(360)은 투명 도전성 물질, 예를 들어, ITO, IZO, ITZO, 주석산화물(SnO), 아연산화물(ZnO), ICO 및/또는 AZO으로 이루어질 수 있다. 다른 선택적인 실시형태에서, 화소전극(360)은 반사율이 비교적 높은 금속 물질, 예를 들어 알루미늄이나, 은-팔라듐-구리 합금을 포함할 수 있다A pixel electrode 360 electrically connected to the drain electrode 342 through the drain contact hole 344 is formed on the passivation layer 350 to correspond to each pixel region. The pixel electrode 360 may be made of a transparent conductive material, for example, ITO, IZO, ITZO, tin oxide (SnO), zinc oxide (ZnO), ICO, and/or AZO. In another alternative embodiment, the pixel electrode 360 may include a metal material having a relatively high reflectance, for example, aluminum or a silver-palladium-copper alloy.

도 5에 예시된 코플라나 구조에서 게이트 전극(320)과 소스 및 드레인 전극(340, 342)의 중첩(overlap)을 최소화할 수 있기 때문에, 박막트랜지스터(Tr)에서의 기생 정전용량을 감소시킬 수 있기 때문에, RC 지연이 최소화되어 고해상도 구현에 유리하다. In the coplanar structure illustrated in FIG. 5 , the overlap of the gate electrode 320 and the source and drain electrodes 340 and 342 can be minimized, so that the parasitic capacitance in the thin film transistor Tr can be reduced. Therefore, the RC delay is minimized, which is advantageous for high resolution implementation.

한편, 도 5에 도시한 구조에서 외부 광원 등으로 인하여 반도체층(330)이 열화될 수 있는데, 이를 방지할 수 있도록 차광패턴이 기판 상부에 위치할 수 있다. 도 6은 본 발명의 제 4 실시형태에 따라, 나노 복합 재료가 상부 게이트 방식의 박막트랜지스터에 사용된 어레이 기판을 개략적으로 나타낸 단면도이다. 도 5에서 설명한 것과 동일한 구성에 대한 상세한 설명은 생략하고, 차이가 있는 구성을 중심으로 설명한다. Meanwhile, in the structure shown in FIG. 5 , the semiconductor layer 330 may be deteriorated due to an external light source, and a light blocking pattern may be positioned on the substrate to prevent this. 6 is a cross-sectional view schematically illustrating an array substrate in which a nanocomposite material is used for a top gate type thin film transistor according to a fourth embodiment of the present invention. A detailed description of the same configuration as that described with reference to FIG. 5 will be omitted, and a configuration with a difference will be mainly described.

도 5에 나타낸 바와 같이, 본 발명의 제 4 실시형태에 따른 어레이 기판(400)은 기판(410)과, 기판(410) 상부에 위치하는 차광패턴(414)과, 차광패턴(414) 상부에 위치하는 박막트랜지스터(Tr)와, 박막트랜지스터(Tr)에 연결되는 화소전극(460)을 포함한다.As shown in FIG. 5 , the array substrate 400 according to the fourth embodiment of the present invention includes a substrate 410 , a light blocking pattern 414 positioned on the substrate 410 , and an upper portion of the light blocking pattern 414 . It includes a positioned thin film transistor Tr, and a pixel electrode 460 connected to the thin film transistor Tr.

제 1 기판일 수 있는 기판(410)은 실리콘, 유리 또는 플라스틱 소재로 이루어질 수 있다. 도시하지 않았으나, 기판(410) 상에는 제 1 방향으로 다수의 게이트 배선이 연장되고, 게이트 배선(미도시)이 제 2 방향으로 연장, 배열되어 매트릭스를 이루며 화소영역을 정의하고 있다. 데이터 배선(미도시)은 게이트 배선(미도시)과 수직하게 교차하거나, 또는 일정 각도를 가지고 비스듬하게 교차할 수도 있다. The substrate 410 , which may be the first substrate, may be made of silicon, glass, or plastic material. Although not shown, a plurality of gate wirings extend in a first direction on the substrate 410 , and gate wirings (not shown) are extended and arranged in a second direction to form a matrix and define a pixel area. The data line (not shown) may cross the gate line (not shown) vertically or obliquely at a predetermined angle.

기판(410)의 상부, 게이트 배선(미도시)과 데이터 배선(미도시)이 교차하는 영역에 차광패턴(414)이 위치한다. 박막트랜지스터(Tr) 및 이를 포함하는 어레이 기판(400)은 반사율이 높은 다수의 배선 및 전극을 포함한다. 외부 광원(외광)이 이들 도전성 소재에서 반사되어 시인성이 저하되는 것을 방지하기 위하여, 어레이 기판(400)을 구성하는 기판(410) 상부에 차광패턴(414)이 형성된다. 차광패턴(414)을 채택함으로써, 외부 광원(외광)이 어레이 기판(400)을 구성하는 다수의 도전성 전극 및/또는 도전성 배선으로 입사되는 것을 방지한다. 아울러, 외광에 의하여 구동 박막트랜지스터(Tr)를 구성하는 반도체층(430)이 열화되는 것을 방지할 수 있다. A light blocking pattern 414 is positioned on the upper portion of the substrate 410 , in a region where a gate line (not shown) and a data line (not shown) intersect. The thin film transistor Tr and the array substrate 400 including the same include a plurality of wires and electrodes having high reflectance. A light blocking pattern 414 is formed on the substrate 410 constituting the array substrate 400 in order to prevent an external light source (external light) from being reflected from these conductive materials and thereby reducing visibility. By adopting the light blocking pattern 414 , an external light source (external light) is prevented from being incident on the plurality of conductive electrodes and/or conductive wirings constituting the array substrate 400 . In addition, it is possible to prevent the semiconductor layer 430 constituting the driving thin film transistor Tr from being deteriorated by external light.

차광패턴(414)은 블랙 착색제, 블랙 착색제가 분산된 바인더, 감광제, 용매 및 선택적으로 블랙 착색제에 흡착된 분산제 등으로 이루어진 감광성 조성물에 포토리쏘그라피(photolithography) 공정을 수행하여, 블랙 매트릭스 패턴 형태로 기판(410) 상부에 형성될 수 있다. 차광패턴(414)은 예를 들어 350 내지 2000 nm의 두께로 기판(410) 상에 코팅, 형성될 수 있다.The light blocking pattern 414 is formed by performing a photolithography process on a photosensitive composition including a black colorant, a binder in which the black colorant is dispersed, a photosensitizer, a solvent, and a dispersing agent selectively adsorbed to the black colorant, to form a black matrix pattern. It may be formed on the substrate 410 . The light blocking pattern 414 may be coated and formed on the substrate 410 to a thickness of, for example, 350 to 2000 nm.

도면에서 차광패턴(414)은 기판(410)과, 박막트랜지스터(Tr)를 구성하는 반도체층(430) 사이에만 위치하고 있는 것으로 도시하고 있으나, 차광패턴(414)의 위치가 이에 한정되는 것은 아니다. 예를 들어, 차광패턴(414)은 기판(410)과 게이트 배선(미도시) 사이에 위치할 수도 있고, 층간 절연막(424)과 그 위에 형성되는 데이터 배선(미도시) 사이에 위치할 수 있다. 또한, 차광패턴(414)은 기판(410)과 도시하지 않은 공통전극, 공통배선 등의 도전성 전극이나 도전성 배선 사이에 위치할 수도 있다.In the drawings, the light blocking pattern 414 is illustrated as being located only between the substrate 410 and the semiconductor layer 430 constituting the thin film transistor Tr, but the position of the light blocking pattern 414 is not limited thereto. For example, the light blocking pattern 414 may be located between the substrate 410 and a gate line (not shown), or between the interlayer insulating layer 424 and a data line (not shown) formed thereon. . In addition, the light blocking pattern 414 may be positioned between the substrate 410 and a conductive electrode such as a common electrode or a common wiring (not shown) or conductive wiring.

차광패턴(414) 상부에 버퍼층(412)이 기판(410) 전면에 형성된다. 버퍼층(412)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 버퍼층(412)의 상부에 박막트랜지스터(Tr)가 위치한다. 박막트랜지스터(Tr)는 반도체층(430), 게이트 전극(420), 소스 전극(440) 및 드레인 전극(442)을 포함한다. A buffer layer 412 is formed on the light blocking pattern 414 over the entire surface of the substrate 410 . The buffer layer 412 may be formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitride (SiONx). A thin film transistor Tr is positioned on the buffer layer 412 . The thin film transistor Tr includes a semiconductor layer 430 , a gate electrode 420 , a source electrode 440 , and a drain electrode 442 .

버퍼층(412) 상부에 위치하는 반도체층(430)은 금속산화물 모이어티(10, 도 1 참조)와, 탄소계 소재 모이어티(20, 도 1 참조)가 그라프트 된 나노 복합 재료(1, 도 1 참조)로 이루어진다. 반도체층(430)은 채널을 형성하기 위한 액티브 영역(432a)과, 액티브 영역(432a)의 양 측면에 위치하는 소스 영역(432b) 및 드레인 영역(432c)으로 구성될 수 있다. 채널층으로 기능하는 반도체층(430)이 금속산화물-탄소계 소재의 그라프트 결합에 의하여 합성된 나노 복합 재료로 이루어져 있어서, 전하이동도 특성 및 점멸비 특성이 우수하며, 문턱 전압의 변동이 감소하여 박막트랜지스터(Tr)의 안정적인 구동을 구현할 수 있다.The semiconductor layer 430 positioned on the buffer layer 412 has a metal oxide moiety (10, see FIG. 1) and a carbon-based material moiety (20, see FIG. 1) grafted with a nanocomposite material (1, FIG. 1) 1) is made. The semiconductor layer 430 may include an active region 432a for forming a channel, and a source region 432b and a drain region 432c positioned on both sides of the active region 432a. Since the semiconductor layer 430 functioning as a channel layer is made of a nanocomposite material synthesized by graft bonding of a metal oxide-carbon-based material, it has excellent charge mobility characteristics and flashing ratio characteristics, and fluctuations in threshold voltage are reduced. Thus, it is possible to realize stable driving of the thin film transistor Tr.

반도체층(430) 상부에 게이트 절연막(422)이 형성된다. 게이트 절연막(422)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 소재나, 폴리디메틸실록산(polydimemthylsiloxane, PDMS)이나 폴리우레탄(PU) 등과 같은 유기 고분자 소재로 이루어질 수 있다. A gate insulating layer 422 is formed on the semiconductor layer 430 . The gate insulating layer 422 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx) and/or silicon nitroxide (SiONx), or an organic material such as polydimethylsiloxane (PDMS) or polyurethane (PU). It may be made of a polymer material.

게이트 절연막(422) 상부에 도전성 소재로 이루어진 게이트 전극(420)이 반도체층(430)의 중앙 채널 영역(432a)에 대응하여 형성된다. 도 6에서 게이트 절연막(422)이 기판(410)의 전면에 형성되어 있으나, 게이트 절연막(422)은 게이트 전극(420)과 동일한 모양으로 패터닝 될 수 있다. 게이트 전극(420)과 게이트 배선(미도시)의 상부 전면에 층간 절연막(424)이 기판(410) 전면에 형성된다. 층간 절연막(424)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등과 같은 무기 절연 물질로 이루어지거나, 벤조사이클로부텐이나 포토 아크릴과 같은 유기 절연 물질로 이루어질 수 있다. A gate electrode 420 made of a conductive material is formed on the gate insulating layer 422 to correspond to the central channel region 432a of the semiconductor layer 430 . Although the gate insulating layer 422 is formed on the entire surface of the substrate 410 in FIG. 6 , the gate insulating layer 422 may be patterned to have the same shape as the gate electrode 420 . An interlayer insulating layer 424 is formed on the entire surface of the gate electrode 420 and the gate wiring (not shown) on the entire surface of the substrate 410 . The interlayer insulating layer 424 may be made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx) and/or silicon nitroxide (SiONx), or an organic insulating material such as benzocyclobutene or photoacrylic. there is.

게이트 절연막(422)과 층간 절연막(424)은 반도체층(430)의 액티브 영역(432a)의 양 측면에 위치한 소스 및 드레인 영역(432b, 432c)을 각각 노출시키는 제 1, 2 반도체층 컨택홀(434)을 구비한다. 이와 달리, 게이트 절연막(422)이 게이트 전극(420)과 동일한 모양으로 패터닝 될 경우, 제 1, 제 2 반도체층 컨택홀(434)은 층간 절연막(424) 내에만 형성된다. The gate insulating layer 422 and the interlayer insulating layer 424 are formed in first and second semiconductor layer contact holes ( 434) is provided. On the other hand, when the gate insulating layer 422 is patterned to have the same shape as the gate electrode 420 , the first and second semiconductor layer contact holes 434 are formed only in the interlayer insulating layer 424 .

제 1, 2 반도체층 컨택홀(434)을 포함하는 층간 절연막(424) 상부로, 서로 이격하며 제 1, 2 반도체층 컨택홀(434)을 통해 노출되는 소스 및 드레인 영역(432a, 432b)과 각각 접촉하는 소스 전극(440) 및 드레인 전극(442)이 형성된다. 소스 및 드레인 전극(440, 442)은 도전성 물질로 제조될 수 있다. 필요한 경우에 소스 및 드레인 전극(440, 442)은 전술한 도전성 금속 소재에 ITO, IZO, ITZO, SnO, ZnO, ICO 및 AZO 등의 투명 도전성 산화물(transparent conductive oxide; TCO)이 도핑되어 이루어질 수 있다. Source and drain regions 432a and 432b spaced apart from each other and exposed through the first and second semiconductor layer contact holes 434 on an upper portion of the interlayer insulating film 424 including the first and second semiconductor layer contact holes 434; A source electrode 440 and a drain electrode 442 contacting each other are formed. The source and drain electrodes 440 and 442 may be made of a conductive material. If necessary, the source and drain electrodes 440 and 442 may be formed by doping the aforementioned conductive metal material with a transparent conductive oxide (TCO) such as ITO, IZO, ITZO, SnO, ZnO, ICO, and AZO. .

소스 및 드레인 전극(440, 442) 상부로 보호층(450)이 기판(410) 전면에 형성된다. 보호층(450)은 박막트랜지스터(Tr)의 드레인 전극(442)을 노출하는 드레인 컨택홀(444)을 갖는다. 보호층(350)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 절연 물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene; BCB)이나 포토 아크릴(photo acryl)과 같은 유기 절연 물질로 이루어질 수 있다. A protective layer 450 is formed over the source and drain electrodes 440 and 442 on the entire surface of the substrate 410 . The passivation layer 450 has a drain contact hole 444 exposing the drain electrode 442 of the thin film transistor Tr. The protective layer 350 is made of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), and/or silicon nitroxide (SiONx), benzocyclobutene (BCB) or photo acryl (photo acryl). ) may be made of an organic insulating material such as

선택적으로, 보호층(450)은 무기 절연 물질로 이루어진 제 1 보호층을 형성하고, 제 1 보호층 상에 평탄화를 위하여 유기 절연 물질로 이루어지는 제 2 보호층으로 이루어질 수 있다. 보호층(450)에는 박막트랜지스터(Tr)의 드레인 전극(442)을 노출시키는 드레인 컨택홀(444), 게이트 패드 전극(미도시)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 패드 컨택홀(미도시) 및 데이터 패드 컨택홀(미도시)이 각각 형성될 수 있다. Optionally, the passivation layer 450 may include a first passivation layer made of an inorganic insulating material, and a second passivation layer made of an organic insulating material for planarization on the first passivation layer. In the passivation layer 450 , a drain contact hole 444 exposing the drain electrode 442 of the thin film transistor Tr, and a gate pad contact hole exposing a gate pad electrode (not shown) and a data pad electrode (not shown), respectively. (not shown) and a data pad contact hole (not shown) may be respectively formed.

보호층(450) 상부로 각각의 화소영역에 대응하여 드레인 컨택홀(444)을 통하여 드레인 전극(442)에 전기적으로 연결되는 화소전극(460)이 형성된다. 화소전극(460)은 투명 도전성 물질, 예를 들어, ITO, IZO, ITZO, 주석산화물(SnO), 아연산화물(ZnO), ICO 및/또는 AZO으로 이루어질 수 있다. 다른 선택적인 실시형태에서, 화소전극(460)은 반사율이 비교적 높은 금속 물질, 예를 들어 알루미늄이나, 은-팔라듐-구리 합금을 포함할 수 있다A pixel electrode 460 electrically connected to the drain electrode 442 through the drain contact hole 444 is formed on the passivation layer 450 to correspond to each pixel region. The pixel electrode 460 may be formed of a transparent conductive material, for example, ITO, IZO, ITZO, tin oxide (SnO), zinc oxide (ZnO), ICO, and/or AZO. In another alternative embodiment, the pixel electrode 460 may include a metal material having a relatively high reflectance, for example, aluminum or a silver-palladium-copper alloy.

도 6에 도시된 본 발명의 제 4 실시형태에서도, 금속산화물-탄소계 소재가 그라프트 결합을 통하여 결합된 나노 복합 재료로 이루어진 반도체층(430)을 포함하고 있다. 전하이동도 및 점멸비 특성이 향상되며, 문턱 전압 변동이 적어서 안정적으로 구동되는 박막트랜지스터(Tr) 및 어레이 기판(400)을 구현할 수 있다. 또한, 게이트 전극(420)과, 소스 및 드레인 전극(440, 442)의 중첩이 최소화되어, RC 지연이 최소화되면서 고해상도의 표시장치를 구현할 수 있다. Also in the fourth embodiment of the present invention shown in FIG. 6, a semiconductor layer 430 made of a nanocomposite material in which a metal oxide-carbon-based material is bonded through graft bonding is included. It is possible to implement the thin film transistor (Tr) and the array substrate 400 that are stably driven because the charge mobility and the flicker ratio characteristics are improved and the threshold voltage fluctuation is small. In addition, overlapping of the gate electrode 420 and the source and drain electrodes 440 and 442 is minimized, so that the RC delay is minimized and a high-resolution display can be realized.

계속해서, 본 발명에 따른 어레이 기판이 적용된 표시장치에 대해서 설명한다. 도 7은 본 발명의 예시적인 실시형태에 따른 어레이 기판이 적용된 표시장치를 개략적으로 나타낸 단면도이다.Next, a display device to which the array substrate according to the present invention is applied will be described. 7 is a cross-sectional view schematically illustrating a display device to which an array substrate according to an exemplary embodiment of the present invention is applied.

도 7에 나타낸 바와 같이, 본 발명의 예시적인 실시형태에 따른 표시장치(500)는, 서로 마주하는 어레이 기판(502) 및 컬러필터 기판(504)과, 어레이 기판(502) 및 컬러필터 기판(504) 사이에 위치하는 액정층(570)을 포함한다. 즉, 본 발명의 예시적인 실시형태에 따른 표시장치(500)는 액정표시장치이다.7 , a display device 500 according to an exemplary embodiment of the present invention includes an array substrate 502 and a color filter substrate 504 facing each other, and an array substrate 502 and a color filter substrate ( 504) and a liquid crystal layer 570 positioned between them. That is, the display device 500 according to the exemplary embodiment of the present invention is a liquid crystal display device.

어레이 기판(502)은 제 1 기판(510)과, 박막트랜지스터(Tr)와, 제 1 전극일 수 있는 화소 전극(560)과, 제 2 전극일 수 있는 공통 전극(564)을 포함한다.The array substrate 502 includes a first substrate 510 , a thin film transistor Tr, a pixel electrode 560 which may be a first electrode, and a common electrode 564 which may be a second electrode.

제 1 기판(510)은 실리콘, 유리 또는 플라스틱 소재로 이루어질 수 있다. 제 1 기판(510) 상에는 제 1 방향으로 다수의 게이트 배선이 위치하고, 게이트 배선(미도시) 상부에는 게이트 배선과 교차하는 제 2 방향으로 다수의 데이터 배선이 위치하여, 화소영역을 정의한다.The first substrate 510 may be made of silicon, glass, or plastic material. A plurality of gate wires are positioned on the first substrate 510 in a first direction, and a plurality of data wires are positioned on an upper portion of the gate wire (not shown) in a second direction crossing the gate wires to define a pixel area.

박막트랜지스터(Tr)는 게이트 배선(미도시) 및 데이터 배선(미도시)에 전기적으로 연결된다. 예를 들어, 박막트랜지스터(Tr)는 도 3 내지 도 6에 도시한 어느 하나의 구조를 가질 수 있다. 즉, 박막트랜지스터(Tr)는 게이트 전극(120, 220, 320, 420), 반도체층(130, 230, 330, 430), 소스 전극(140, 240, 340, 440) 및 드레인 전극(142, 242, 342, 442)을 포함한다. 게이트 전극, 소스 및 드레인 전극은 도전성 소재로 이루어지며, 반도체층은 금속산화물 모이어티와, 탄소계 소재 모이어티가 그라프트 결합된 나노 복합 재료로 이루어진다. The thin film transistor Tr is electrically connected to a gate line (not shown) and a data line (not shown). For example, the thin film transistor Tr may have any one of the structures shown in FIGS. 3 to 6 . That is, the thin film transistor Tr includes the gate electrodes 120 , 220 , 320 , 420 , the semiconductor layers 130 , 230 , 330 , 430 , the source electrodes 140 , 240 , 340 , 440 , and the drain electrodes 142 and 242 . , 342, 442). The gate electrode, the source and drain electrodes are made of a conductive material, and the semiconductor layer is made of a nanocomposite material in which a metal oxide moiety and a carbon-based material moiety are graft-bonded.

도 3 내지 도 6에 나타낸 바와 같이, 게이트 전극(120, 220, 320, 420)과 반도체층(130, 230, 330, 430) 사이에 게이트 절연막(122, 222, 322, 422)이 형성될 수 있으며, 게이트 전극(320, 420)과 소스 및 드레인 전극(340, 342, 420, 442) 사이에 층간 절연막(324, 424)이 개재될 수 있다. 또한, 반도체층(230) 상부에 에치 스토퍼층(232)이 위치할 수 있고, 제 1 기판(510)과 박막트랜지스터(Tr) 사이에 버퍼층(312, 412)과, 제 1 기판(510)과 버퍼층 사이에 차광패턴(414)이 개재될 수 있다.3 to 6 , gate insulating layers 122 , 222 , 322 , and 422 may be formed between the gate electrodes 120 , 220 , 320 , and 420 and the semiconductor layers 130 , 230 , 330 , 430 . and interlayer insulating layers 324 and 424 may be interposed between the gate electrodes 320 and 420 and the source and drain electrodes 340 , 342 , 420 and 442 . In addition, an etch stopper layer 232 may be positioned on the semiconductor layer 230 , buffer layers 312 and 412 between the first substrate 510 and the thin film transistor Tr, and the first substrate 510 and A light blocking pattern 414 may be interposed between the buffer layers.

박막트랜지스터(Tr)를 덮는 제 1 보호층(550)이 제 1 기판(510)의 전면에 형성된다. 제 1 보호층(510) 상면에 표시 영역 전체에 대하여 판 형상(plate shape)을 갖는 공통 전극(564)이 형성된다. 공통 전극(564)은 ITO 또는 IZO와 같은 투명 도전성 물질로 이루어질 수 있다.A first protective layer 550 covering the thin film transistor Tr is formed on the entire surface of the first substrate 510 . A common electrode 564 having a plate shape with respect to the entire display area is formed on the upper surface of the first passivation layer 510 . The common electrode 564 may be made of a transparent conductive material such as ITO or IZO.

공통 전극(564) 상에 제 2 보호층(552)이 형성되고, 제 1 및 제 2 보호층(550, 552)에 드레인 전극(142, 도 3 참조)을 노출하는 드레인 컨택홀(544)이 형성된다. 화소 전극(560)은 제 2 보호층(552) 상에 형성되며, 드레인 컨택홀(544)을 통해 드레인 전극(142, 242, 342, 442, 도 3 내지 6 참조)에 연결된다. 제 1 및 제 2 보호층(550, 552)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및/또는 실리콘 나이트록사이드(SiONx) 등의 무기 절연 물질이나, BCB나 포토 아크릴과 같은 유기 절연물질로 이루어질 수 있다.A second passivation layer 552 is formed on the common electrode 564 , and a drain contact hole 544 exposing the drain electrode 142 (refer to FIG. 3 ) is formed in the first and second passivation layers 550 and 552 . is formed The pixel electrode 560 is formed on the second passivation layer 552 and is connected to the drain electrodes 142 , 242 , 342 , and 442 (refer to FIGS. 3 to 6 ) through a drain contact hole 544 . The first and second passivation layers 550 and 552 are each formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx) and/or silicon nitride (SiONx), or an organic insulating material such as BCB or photoacrylic. It can be made of material.

화소 전극(560)은 투명 도전성 물질로 이루어질 수 있는데, 공통 전극(564)에 대응하여 적어도 하나의 개구(562)를 갖는다. 따라서, 화소 전극(560)과 공통 전극(564)은 프린지 필드(fringe field)를 형성한다. The pixel electrode 560 may be made of a transparent conductive material, and has at least one opening 562 corresponding to the common electrode 564 . Accordingly, the pixel electrode 560 and the common electrode 564 form a fringe field.

선택적인 실시형태에서, 횡전계형 모드인 경우, 각각의 화소영역에 바(bar) 형태로 일정 간격 이격된 화소 전극이 형성되고, 바 형태의 화소 전극과 나란하게 일정 간격 이격하여 교대하며 바(bar) 형태를 갖는 다수의 공통 전극이 위치할 수 있다. 이 경우, 제 2 보호층은 생략할 수 있다. 또한, 다른 실시형태에서, 공통 전극은 컬러필터 기판(504) 상에 위치할 수 있다.In an optional embodiment, in the case of the transverse electric field mode, pixel electrodes spaced apart from each other in the form of a bar are formed in each pixel area, and are alternately spaced apart from the pixel electrode in the form of a bar at regular intervals in parallel with the bar (bar). ), a plurality of common electrodes having a shape may be located. In this case, the second passivation layer may be omitted. Also, in another embodiment, the common electrode may be located on the color filter substrate 504 .

컬러필터 기판(504)은 제 2 기판(520)과, 제 2 기판(520) 상에 위치하는 블랙 매트릭스(582) 및 컬러필터층(584)을 포함한다. 제 2 기판(520)은 유리 또는 플라스틱 소재로 이루어질 수 있다. 블랙 매트릭스(582)는 박막트랜지스터(Tr), 게이트 배선 및 게이터 배선과 같은 비-표시영역에 대응하여 위치한다.The color filter substrate 504 includes a second substrate 520 , and a black matrix 582 and a color filter layer 584 disposed on the second substrate 520 . The second substrate 520 may be made of a glass or plastic material. The black matrix 582 is positioned to correspond to the non-display area such as the thin film transistor Tr, the gate wiring, and the gate wiring.

컬러필터층(584)은 각각의 화소영역에 대응하는 적색, 녹색, 청색 컬러필터 패턴을 포함할 수 있다. 도시하지 않았으나, 컬러필터층(584) 전면에는 오버코트층(overcoat layer)이 위치할 수 있다. 한편, 블랙 매트릭스(582)와 컬러필터층(584)은 어레이 기판(502)에 형성되거나 생략될 수 있다.The color filter layer 584 may include red, green, and blue color filter patterns corresponding to each pixel area. Although not shown, an overcoat layer may be positioned on the entire surface of the color filter layer 584 . Meanwhile, the black matrix 582 and the color filter layer 584 may be formed on the array substrate 502 or omitted.

액정층(570)은 어레이 기판(502)과 컬러필터 기판(504) 사이에 위치하며, 액정 분자(572)을 포함한다. 화소 전극(560)과 공통 전극(564) 사이에 형성되는 전계에 의하여 액정 분자(572)가 구동된다. The liquid crystal layer 570 is positioned between the array substrate 502 and the color filter substrate 504 and includes liquid crystal molecules 572 . The liquid crystal molecules 572 are driven by the electric field formed between the pixel electrode 560 and the common electrode 564 .

도시하지는 않았으나, 어레이 기판(502)과 액정층(570) 사이 및 컬러필터 기판(504)과 액정층(570) 사이에는 제 1 및 제 2 배향막이 형성되고, 어레이 기판(502)과 컬러필터 기판(504)의 외측에는 씰패턴이 형성될 수 있다. 또한, 제 1 및 제 2 기판(510, 520) 각각의 외측에는 서로 수직한 투과축을 가지는 제 1 및 제 2 편광판이 부착될 수 있다.Although not shown, first and second alignment layers are formed between the array substrate 502 and the liquid crystal layer 570 and between the color filter substrate 504 and the liquid crystal layer 570 , and the array substrate 502 and the color filter substrate A seal pattern may be formed on the outside of the 504 . In addition, first and second polarizing plates having transmission axes perpendicular to each other may be attached to the outside of each of the first and second substrates 510 and 520 .

전술한 바와 같이, 표시장치(500)의 어레이 기판(502)은 금속산화물 모이어티와 탄소계 소재 모이어티가 그라프트 된 나노 복합 재료로 이루어진 반도체층을 포함하는 박막트랜지스터(Tr)을 갖는다. 금속산화물 모이어티(10, 도 1 참조)와 탄소계 소재 모이어티(20, 도 1 참조) 사이의 전하 이동 장벽(barrier)이 감소한다. 탄소계 소재 모이어티(20)의 함량이 낮더라도 전하 이동도 특성이 크게 향상되며, 누설 전류가 감소하게 되므로 off 전류가 크게 감소하면서 점멸비 특성도 우수하다. 비-도전성 성분인 탄소계 소재 모이어티(20)의 함량을 증가시킬 필요가 없으므로, 전자들이 트랩(trap)되지 않으면서 문턱 전압(Threshold Voltage, Vth)의 변동(shift)이 감소하여 안정적인 구동을 구현할 수 있다.As described above, the array substrate 502 of the display device 500 includes a thin film transistor Tr including a semiconductor layer made of a nanocomposite material in which a metal oxide moiety and a carbon-based material moiety are grafted. The charge transfer barrier between the metal oxide moiety (10, see FIG. 1) and the carbon-based material moiety (20, see FIG. 1) is reduced. Even if the content of the carbon-based material moiety 20 is low, the charge mobility characteristic is greatly improved, and since the leakage current is reduced, the off current is greatly reduced and the flashing ratio characteristic is excellent. Since there is no need to increase the content of the carbon-based material moiety 20, which is a non-conductive component, electrons are not trapped and the shift of the threshold voltage (V th ) is reduced, resulting in stable driving can be implemented.

본 발명에 따른 박막트랜지스터 어레이 기판은 발광다이오드 표시장치에도 적용될 수 있는데, 도 8은 본 발명의 다른 실시형태에 따라 박막트랜지스터 어레이 기판이 적용된 표시장치를 개략적으로 도시한 단면도이다. The thin film transistor array substrate according to the present invention can also be applied to a light emitting diode display device. FIG. 8 is a cross-sectional view schematically illustrating a display device to which the thin film transistor array substrate is applied according to another embodiment of the present invention.

도 8에 나타낸 바와 같이, 본 발명의 다른 실시형태에 따른 표시장치(600)는, 제 1 기판(610), 제 1 기판(610) 상에 위치하는 박막트랜지스터(Tr), 박막트랜지스터(Tr)를 덮는 보호층(650), 보호층(650) 상에 위치하는 발광다이오드(D), 발광다이오드(D)를 덮는 제 2 기판(670)을 포함한다. 즉, 본 발명의 제 2 실시형태에 따른 표시장치(600)는 어레이 기판(602) 상에 발광다이오드(D)가 형성된 발광다이오드 표시장치이다. As shown in FIG. 8 , a display device 600 according to another embodiment of the present invention includes a first substrate 610 , a thin film transistor Tr positioned on the first substrate 610 , and a thin film transistor Tr A passivation layer 650 covering the light emitting diode (D) positioned on the passivation layer 650, and a second substrate 670 covering the light emitting diode (D). That is, the display device 600 according to the second embodiment of the present invention is a light emitting diode display device in which a light emitting diode D is formed on an array substrate 602 .

제 1 기판(610)은 유리 기판 또는 플라스틱 기판일 수 있다. 일례로, 제 1 기판(610)이 플렉서블 소재로 이루어지는 경우, 발광다이오드(D)의 형성 공정에 적합하지 않기 때문에, 유리 기판과 같은 캐리어 기판(미도시)에 제 1 기판(610)을 부착한 상태에서 발광다이오드(D) 형성 공정이 진행된다. 발광다이오드(D)를 제 1 기판(610) 상에 형성한 후, 캐리어 기판과 제 1 기판(610)을 분리하여 표시장치(600)를 제조할 수 있다.The first substrate 610 may be a glass substrate or a plastic substrate. For example, when the first substrate 610 is made of a flexible material, since it is not suitable for the forming process of the light emitting diode D, the first substrate 610 is attached to a carrier substrate (not shown) such as a glass substrate. In this state, the light emitting diode (D) forming process proceeds. After the light emitting diode D is formed on the first substrate 610 , the display device 600 may be manufactured by separating the carrier substrate and the first substrate 610 .

제 1 기판(610) 상에 버퍼층(612)이 형성되고, 버퍼층(612) 상에 구동 박막트랜지스터(Tr)가 형성된다. 버퍼층(612)은 생략될 수 있다. 예를 들어, 구동 박막트랜지스터(Tr)는 도 3 내지 도 6에 도시한 어느 하나의 구조를 가질 수 있다. 즉, 구동 박막트랜지스터(Tr)는 게이트 전극(120, 220, 320, 420), 반도체층(130, 230, 330, 430), 소스 전극(140, 240, 340, 440) 및 드레인 전극(142, 242, 342, 442)을 포함한다. 게이트 전극, 소스 및 드레인 전극은 도전성 소재로 이루어지며, 반도체층은 금속산화물 모이어티와, 탄소계 소재 모이어티가 그라프트 결합된 나노 복합 재료로 이루어진다. A buffer layer 612 is formed on the first substrate 610 , and a driving thin film transistor Tr is formed on the buffer layer 612 . The buffer layer 612 may be omitted. For example, the driving thin film transistor Tr may have any one of the structures shown in FIGS. 3 to 6 . That is, the driving thin film transistor Tr includes the gate electrodes 120 , 220 , 320 , 420 , the semiconductor layers 130 , 230 , 330 , 430 , the source electrodes 140 , 240 , 340 , 440 , and the drain electrode 142 , 242, 342, 442). The gate electrode, the source and drain electrodes are made of a conductive material, and the semiconductor layer is made of a nanocomposite material in which a metal oxide moiety and a carbon-based material moiety are graft-bonded.

도 3 내지 도 6에 나타낸 바와 같이, 게이트 전극(120, 220, 320, 420)과 반도체층(130, 230, 330, 430) 사이에 게이트 절연막(122, 222, 322, 422)이 형성될 수 있으며, 게이트 전극(320, 420)과 소스 및 드레인 전극(340, 342, 440, 442) 사이에 층간 절연막(324, 424)이 개재될 수 있다. 또한, 반도체층(230) 상부에 에치 스토퍼층(232)이 위치할 수 있고, 제 1 기판(610)과 버퍼층(612) 사이에 차광패턴(414, 도 6 참조)이 개재될 수 있다.3 to 6 , gate insulating layers 122 , 222 , 322 , and 422 may be formed between the gate electrodes 120 , 220 , 320 , and 420 and the semiconductor layers 130 , 230 , 330 , 430 . and interlayer insulating layers 324 and 424 may be interposed between the gate electrodes 320 and 420 and the source and drain electrodes 340 , 342 , 440 , and 442 . In addition, an etch stopper layer 232 may be positioned on the semiconductor layer 230 , and a light blocking pattern 414 (refer to FIG. 6 ) may be interposed between the first substrate 610 and the buffer layer 612 .

도시하지 않았으나, 게이트 배선과 데이터 배선이 서로 교차하여 화소영역을 정의한다. 또한, 게이트 배선과 데이터 배선에 연결되는 스위칭 소자가 더욱 형성되는데, 스위칭 소자는 구동 박막트랜지스터(Tr)에 연결된다.Although not shown, the gate line and the data line cross each other to define a pixel area. In addition, a switching element connected to the gate line and the data line is further formed, and the switching element is connected to the driving thin film transistor Tr.

구동 박막트랜지스터(Tr)의 드레인 전극(142, 243, 342, 442, 도 3 내지 6 참조)을 노출하는 드레인 컨택홀(644)을 가지는 보호층(650)이 구동 박막트랜지스터(Tr)를 덮으며 형성된다. 보호층(650) 상에 발광다이오드(D)가 위치한다. 구체적으로, 보호층(650) 상에 드레인 컨택홀(644)을 통해 구동 박막트랜지스터(Tr)의 드레인 전극(142, 242, 342, 442, 도 3 내지 6 참조)에 연결되는 제 1 전극(660)이 각각의 화소영역 별로 형성된다. 제 1 전극(660)은 애노드(anode)일 수 있으며, 일함수 값이 비교적 큰 도전성 물질로 이루어질 수 있다. 일례로, 제 1 전극(660)은 ITO, IZO와 같은 투명 도전성 물질로 이루어질 수 있다.A protective layer 650 having a drain contact hole 644 exposing the drain electrodes 142, 243, 342, 442 (refer to FIGS. 3 to 6) of the driving thin film transistor Tr covers the driving thin film transistor Tr, is formed A light emitting diode D is positioned on the protective layer 650 . Specifically, the first electrode 660 is connected to the drain electrodes 142 , 242 , 342 , 442 (refer to FIGS. 3 to 6 ) of the driving thin film transistor Tr through the drain contact hole 644 on the protective layer 650 . ) is formed for each pixel area. The first electrode 660 may be an anode, and may be made of a conductive material having a relatively large work function value. For example, the first electrode 660 may be made of a transparent conductive material such as ITO or IZO.

또한, 보호층(650) 상에는 제 1 전극(660)의 가장자리를 덮는 뱅크층(666)이 형성된다. 뱅크층(666)은 화소영역에 대응하여 제 1 전극(660)의 중앙을 노출한다. Also, a bank layer 666 covering an edge of the first electrode 660 is formed on the passivation layer 650 . The bank layer 666 exposes the center of the first electrode 660 corresponding to the pixel area.

제 1 전극(660) 상에 발광층(662)이 형성된다. 발광층(662)은 유기 발광물질 또는 무기 발광물질(예를 들어 양자점 또는 양자 막대)로 이루어지는 발광물질층(emissive material layer, EML)의 단층 구조일 수 있다. 선택적으로, 발광다이오드(D)의 발광 효율을 높이기 위하여, 발광층(662)은 제 1 전극(660) 상에 순차적으로 적층되는 정공주입층(hole injection layer, HIL), 정공수송층(hole transport layer, HTL), 발광물질층, 전자수송층(electron transport layer, ETL), 전자주입층(electron injection layer, EIL)의 다층 구조를 가질 수 있다.A light emitting layer 662 is formed on the first electrode 660 . The light emitting layer 662 may have a single-layer structure of an emissive material layer (EML) made of an organic light emitting material or an inorganic light emitting material (eg, quantum dots or quantum rods). Optionally, in order to increase the light emitting efficiency of the light emitting diode D, the light emitting layer 662 may include a hole injection layer (HIL), a hole transport layer, which are sequentially stacked on the first electrode 660 , HTL), a light emitting material layer, an electron transport layer (ETL), and may have a multilayer structure of an electron injection layer (EIL).

발광층(662)이 형성된 제 1 기판(610) 상부로 제 2 전극(664)이 형성된다. 제 2 전극(664)은 표시영역의 전면에 위치하며, 일함수 값이 비교적 작은 도전성 물질로 이루어져 캐소드(cathode)로 이용될 수 있다. 예를 들어, 제 2 전극(664)은 알루미늄(Al), 마그네슘(Mg), 알루미늄-마그네슘 합금(AlMg) 중 어느 하나로 이루어질 수 있다. 제 1 전극(660), 발광층(662) 및 제 2 전극(664)은 발광다이오드(D)를 형성한다.A second electrode 664 is formed on the first substrate 610 on which the emission layer 662 is formed. The second electrode 664 is located on the entire surface of the display area and is made of a conductive material having a relatively small work function value and may be used as a cathode. For example, the second electrode 664 may be formed of any one of aluminum (Al), magnesium (Mg), and an aluminum-magnesium alloy (AlMg). The first electrode 660 , the light emitting layer 662 , and the second electrode 664 form a light emitting diode D .

제 2 전극(664) 상에 제 2 기판(670)이 부착된다. 제 2 기판(670)은 외부 수분이 발광다이오드(D)로 침투하는 것을 방지하기 위한 인캡슐레이션 필름(encapsulation film)일 수 있다. 예를 들어, 제 2 기판(670)은 제 1 무기 절연층(672)과, 유기 절연층(674)과, 제 2 무기 절연층(674)의 적층 구조를 가질 수 있으나, 제 2 기판(670)의 구조가 이에 한정되지 않는다. A second substrate 670 is attached on the second electrode 664 . The second substrate 670 may be an encapsulation film for preventing external moisture from penetrating into the light emitting diode (D). For example, the second substrate 670 may have a stacked structure of the first inorganic insulating layer 672 , the organic insulating layer 674 , and the second inorganic insulating layer 674 , but the second substrate 670 . ) structure is not limited thereto.

또한, 제 2 기판(670) 상에 외부광 반사를 줄이기 위한 편광판(미도시)이 부착될 수 있다. 예를 들어 편광판은 원형 편광판일 수 있다.In addition, a polarizing plate (not shown) for reducing external light reflection may be attached on the second substrate 670 . For example, the polarizing plate may be a circular polarizing plate.

전술한 바와 같이, 표시장치(600)의 어레이 기판(602)은 금속산화물 모이어티와 탄소계 소재 모이어티가 그라프트 된 나노 복합 재료로 이루어진 반도체층을 포함하는 구동 박막트랜지스터(Tr)를 갖는다. 금속산화물 모이어티(10, 도 1 참조)와 탄소계 소재 모이어티(20, 도 1 참조) 사이의 전하 이동 장벽(barrier)이 감소한다. 탄소계 소재 모이어티(20)의 함량이 낮더라도 전하 이동도 특성이 크게 향상되며, 누설 전류가 감소하게 되므로 off 전류가 크게 감소하면서 점멸비 특성도 우수하다. 비-도전성 성분인 탄소계 소재 모이어티(20)의 함량을 증가시킬 필요가 없으므로, 전자들이 트랩(trap)되지 않으면서 문턱 전압(Threshold Voltage, Vth)의 변동(shift)이 감소하여 안정적인 구동을 구현할 수 있다.As described above, the array substrate 602 of the display device 600 has a driving thin film transistor Tr including a semiconductor layer made of a nanocomposite material grafted with a metal oxide moiety and a carbon-based material moiety. The charge transfer barrier between the metal oxide moiety (10, see FIG. 1) and the carbon-based material moiety (20, see FIG. 1) is reduced. Even if the content of the carbon-based material moiety 20 is low, the charge mobility characteristic is greatly improved, and since the leakage current is reduced, the off current is greatly reduced and the flashing ratio characteristic is excellent. Since there is no need to increase the content of the carbon-based material moiety 20, which is a non-conductive component, electrons are not trapped and the shift of the threshold voltage (V th ) is reduced, resulting in stable driving can be implemented.

이하, 예시적인 실시형태를 통하여 본 발명을 설명하지만, 본 발명이 하기 실시예에 기재된 기술사상으로 한정되지 않는다. Hereinafter, the present invention will be described through exemplary embodiments, but the present invention is not limited to the technical ideas described in the following examples.

합성예 1: 금속 전구체 및 그래핀 산화물의 알콕사이드 전구체 분산액 제조Synthesis Example 1: Preparation of metal precursor and graphene oxide alkoxide precursor dispersion

탄소계 전구체로서 그래핀 산화물(GO)를 사용하였다. 실리콘 기판 상부에 그래핀 산화물 1.02 mg을 분산 용매인 에탄올 40 mL에 분산시켜, 그래핀 산화물 분산액을 제조하였다. 그래핀 산화물 분산액에 대한 SEM 사진을 도 9에 나타내며, 실리콘 기판 상부에 코팅된 그래핀 산화물 분산액에 대한 에너지분산 분광 분석(Energy Dispersive X-ray Spectroscopy, EDS) 분석 결과를 표 1에 나타낸다. Graphene oxide (GO) was used as a carbon-based precursor. A graphene oxide dispersion was prepared by dispersing 1.02 mg of graphene oxide in 40 mL of ethanol, a dispersion solvent, on a silicon substrate. The SEM photograph of the graphene oxide dispersion is shown in FIG. 9, and the results of Energy Dispersive X-ray Spectroscopy (EDS) analysis of the graphene oxide dispersion coated on the silicon substrate are shown in Table 1.

그래핀 산화물 분산액 EDS 분석 결과Graphene oxide dispersion EDS analysis result 성분ingredient 중량%weight% 원자%atom% CC 10.2410.24 20.6820.68 OO 2.702.70 4.104.10 SiSi 87.0687.06 75.2275.22

(1) 인듐 전구체와 그래핀 산화물 알콕사이드 전구체 분산액 제조(1) Preparation of dispersion of indium precursor and graphene oxide alkoxide precursor

그래핀 산화물이 분산된 에탄올 용액에 인듐 전구체인 InCl3을 혼합하여, 인듐 전구체와 그래핀 산화물 사이의 알코올화 반응을 유도하였다. 인듐 전구체인 InCl3 0.001 mol(221.18 ㎎)과, 그래핀 산화물 1. 48 mg을 에탄올 40 mL에 분산시켜 알코올화 반응을 유도하였다. 알코올화 반응에 의해 형성된 인듐 전구체-그래핀 산화물의 알콕사이드 전구체 분산액을 실리콘 기판 상부에 스핀코팅 하였다. 인듐 전구체-그래핀 산화물의 알콕사이드 전구체 분산액에 대한 SEM 사진을 도 10a에 나타내며, 실리콘 기판 상부에 코팅된 인듐 전구체-그래핀 산화물의 알콕사이드 전구체 분산액에 대한 EDS 분석 결과를 표 2에 나타낸다. InCl 3 , which is an indium precursor, was mixed in an ethanol solution in which graphene oxide was dispersed to induce an alcoholization reaction between the indium precursor and graphene oxide. An alcoholization reaction was induced by dispersing 0.001 mol (221.18 mg) of the indium precursor InCl 3 and 1.48 mg of graphene oxide in 40 mL of ethanol. An indium precursor formed by alcoholization reaction - an alkoxide precursor dispersion of graphene oxide was spin-coated on a silicon substrate. An SEM photograph of an indium precursor-graphene oxide alkoxide precursor dispersion is shown in FIG. 10a, and the EDS analysis results for an indium precursor-graphene oxide alkoxide precursor dispersion coated on a silicon substrate are shown in Table 2.

인듐-그래핀 산화물 알콕사이드 전구체 분산액 EDS 분석 결과Indium-Graphene Oxide Alkoxide Precursor Dispersion EDS Analysis Results 성분ingredient 중량%weight% 원자%atom% CC 6.426.42 13.8113.81 OO 3.683.68 5.955.95 SiSi 85.4985.49 78.6778.67 ClCl 1.141.14 0.830.83 InIn 3.273.27 0.740.74 In/C 비율In/C ratio 0.510.51 0.050.05

(2) 갈륨 전구체와 그래핀 산화물 알콕사이드 전구체 분산액 제조(2) Preparation of a dispersion of gallium precursor and graphene oxide alkoxide precursor

금속 전구체로서 인듐 전구체인 InCl3을 대신하여 갈륨 전구체 GaCl3 0.001 mol(176.07 mg)과 그래핀 산화물 1.02 mg을 사용하거나, 갈륨 전구체 GaCl3 0.002 mol(352.14 mg)과 그래핀 산화물 1.71 mg을 사용한 것을 제외하고 (1)의 절차를 반복하였다. 갈륨 전구체-그래핀 산화물의 알콕사이드 전구체 분산액에 대한 SEM 사진을 도 10b에 나타내며, 이 분산액에 대한 EDS 분석 결과를 표 3에 나타낸다. As a metal precursor, 0.001 mol (176.07 mg) of gallium precursor GaCl 3 and 1.02 mg of graphene oxide were used instead of the indium precursor InCl 3 , or 0.002 mol (352.14 mg) of gallium precursor GaCl 3 and 1.71 mg of graphene oxide were used instead of the indium precursor. Except that, the procedure of (1) was repeated. The SEM image of the alkoxide precursor dispersion of gallium precursor-graphene oxide is shown in FIG. 10B, and the EDS analysis results for this dispersion are shown in Table 3.

갈륨-그래핀 산화물 알콕사이드 전구체 분산액 EDS 분석 결과EDS analysis result of gallium-graphene oxide alkoxide precursor dispersion 성분ingredient 중량%weight% 원자%atom% CC 2.722.72 6.086.08 OO 3.203.20 5.385.38 SiSi 91.7291.72 87.2587.25 ClCl 0.560.56 0.420.42 InIn 2.252.25 0.870.87 In/C 비율In/C ratio 0.830.83 0.140.14

(3) 아연 전구체와 그래핀 산화물 알콕사이드 전구체 분산액 제조(3) Preparation of zinc precursor and graphene oxide alkoxide precursor dispersion

금속 전구체로서 아연 전구체인 InCl3을 대신하여 아연 전구체 ZnCl2 0.001 mol(136.32 mg)과 그래핀 산화물 0.97 mg을 사용한 것을 제외하고 (1)의 절차를 반복하였다. 아연 전구체-그래핀 산화물의 알콕사이드 전구체 분산액에 대한 SEM 사진을 도 10c에 나타내며, 이 분산액에 대한 EDS 분석 결과를 표 4에 나타낸다. The procedure of (1) was repeated except that 0.001 mol (136.32 mg) of zinc precursor ZnCl 2 and 0.97 mg of graphene oxide were used instead of InCl 3 , a zinc precursor, as a metal precursor. The SEM image of the zinc precursor-graphene oxide alkoxide precursor dispersion is shown in FIG. 10c, and the EDS analysis results for this dispersion are shown in Table 4.

아연-그래핀 산화물 알콕사이드 전구체 분산액 EDS 분석 결과Zinc-Graphene Oxide Alkoxide Precursor Dispersion EDS Analysis Results 성분ingredient 중량%weight% 원자%atom% CC 8.448.44 17.5417.54 OO 4.164.16 6.486.48 SiSi 83.7383.73 74.3674.36 ClCl 0.690.69 0.480.48 InIn 2.992.99 1.141.14 In/C 비율In/C ratio 0.350.35 0.060.06

(4) 스트론튬 전구체와 그래핀 산화물 알콕사이드 전구체 분산액 제조(4) Preparation of strontium precursor and graphene oxide alkoxide precursor dispersion solution

금속 전구체로서 아연 전구체인 InCl3을 대신하여 스트론튬 전구체 SrF2 0.001 mol(125.62 mg)과 그래핀 산화물 1.20 mg을 사용한 것을 제외하고 (1)의 절차를 반복하여, 스트론튬 전구체-그래핀 산화물 알콕사이드 분산액을 제조하였다. By repeating the procedure of (1) except that 0.001 mol (125.62 mg) of strontium precursor SrF 2 and 1.20 mg of graphene oxide were used instead of InCl 3 , a zinc precursor, as a metal precursor, a strontium precursor-graphene oxide alkoxide dispersion was prepared. prepared.

(5) 티타늄 전구체와 그래핀 산화물 알콕사이드 전구체 분산액 제조(5) Preparation of dispersion of titanium precursor and graphene oxide alkoxide precursor

금속 전구체로서 아연 전구체인 InCl3을 대신하여 티타늄 전구체 Ti(OCH(CH3)2)4 0.001 mol(284. 22 mg)과 그래핀 산화물 0.79 mg을 사용한 것을 제외하고 (1)의 절차를 반복하여, 티타늄 전구체-그래핀 산화물 알콕사이드 분산액을 제조하였다. The procedure of (1) was repeated except that 0.001 mol (284.22 mg) of titanium precursor Ti(OCH(CH 3 ) 2 ) 4 and 0.79 mg of graphene oxide were used instead of InCl 3 , a zinc precursor, as a metal precursor. , a titanium precursor-graphene oxide alkoxide dispersion was prepared.

합성예 2: 다성분계 금속 전구체 및 그래핀 산화물의 알콕사이드 전구체 분산액 제조Synthesis Example 2: Preparation of multi-component metal precursor and alkoxide precursor dispersion of graphene oxide

합성예 1을 참조하여, 다성분계 금속 전구체와 그래핀 산화물의 알콕사이드 전구체 분산액을 제조하였다. 금속 전구체로서 아연 전구체 InCl3 0.001 mol(221.18 ㎎, In 함량 114.8 mg), 갈륨 전구체 GaCl3 0.002 mol(352.14 mg, Ga 함량 139.44 mg), 아연 전구체 ZnCl2 0.001 mol(136.32 mg, Zn 함량 65.38 mg)을 사용하였고, 탄소계 전구체로서 그래핀 산화물 4.16 mg을 사용하여 40 mL 에탄올에 분산시켰다. 분산액의 총 중량은 416.09 mg이었으며, 분산액 중에 그래핀 산화물의 함량은 1 중량%이었고, 인듐/갈륨/아연 성분의 함량은 각각 27.6 중량%, 33.5 중량%, 15.7 중량%이었다. Referring to Synthesis Example 1, an alkoxide precursor dispersion of a multi-component metal precursor and graphene oxide was prepared. As a metal precursor, zinc precursor InCl 3 0.001 mol (221.18 mg, In content 114.8 mg), gallium precursor GaCl 3 0.002 mol (352.14 mg, Ga content 139.44 mg), zinc precursor ZnCl 2 0.001 mol (136.32 mg, Zn content 65.38 mg) was used, and 4.16 mg of graphene oxide was used as a carbon-based precursor and dispersed in 40 mL of ethanol. The total weight of the dispersion was 416.09 mg, the content of graphene oxide in the dispersion was 1 wt%, and the content of indium/gallium/zinc components was 27.6 wt%, 33.5 wt%, and 15.7 wt%, respectively.

실시예: 박막트랜지스터 제조Example: Thin film transistor manufacturing

합성예 2에서 합성된 금속 전구체와 그래핀 산화물의 알콕사이드 전구체 분산액을 열처리하여 얻어진 나노 복합 재료가 반도체층을 형성하는 박막트랜지스터를 패턴을 형성하지 않고 제조하였다. 실리콘 기판을 세정하고, 실리콘 산화물로 이루어지는 게이트 절연막(PECVD 증착; 200 nm)을 형성하였다. 게이트 절연막 상부의 양측에 각각 소스/드레인 전극(스퍼터링 증착, Au/ITO로 각각 40 nm/10 nm)을 형성하고, 소스/드레인 전극 사이에 합성예 2에서 얻어진 분산액을 스핀코팅(5~30 nm)한 뒤에 건조하였다. 이어서 450℃에서 1차 소결(annealing)하여 금속 전구체와 그래핀 산화물 사이의 그라프트 반응과, 그래핀 산화물의 환원 반응을 유도하여, 금속산화물-환원된 그래핀 산화물(rGO)이 그라프트 결합된 나노 복합 재료로 이루어진 반도체층을 형성하였다. 반도체층 상부에 실리콘산화물로 보호층을 형성한 뒤, 다시 350℃에서 30분 동안 2차로 소결하여 최종적으로 박막트랜지스터를 제조하였다. A thin film transistor in which the nanocomposite material obtained by heat-treating the metal precursor synthesized in Synthesis Example 2 and the alkoxide precursor dispersion of graphene oxide to form a semiconductor layer was prepared without forming a pattern. The silicon substrate was cleaned, and a gate insulating film (PECVD deposition; 200 nm) made of silicon oxide was formed. Source/drain electrodes (sputter deposition, each 40 nm/10 nm with Au/ITO) were formed on both sides of the upper portion of the gate insulating film, and the dispersion obtained in Synthesis Example 2 was spin-coated (5-30 nm between the source/drain electrodes) ) and then dried. Then, by primary sintering (annealing) at 450 ° C. to induce a graft reaction between the metal precursor and graphene oxide and a reduction reaction of graphene oxide, the metal oxide-reduced graphene oxide (rGO) is graft-bonded. A semiconductor layer made of a nanocomposite material was formed. After forming a protective layer with silicon oxide on the semiconductor layer, second sintering was performed at 350° C. for 30 minutes to finally prepare a thin film transistor.

비교예 1: 박막트랜지스터 제조Comparative Example 1: Preparation of thin film transistor

용액 공정을 적용하기 위하여 용융 금속 전구체(In(NO3)3: Ga(NO3)3:Zn(CH3COO)2 = 2.5:1.0:1.5 몰비로 혼합)가 포함된 에탄올 분산액을 게이트 절연막 상부에 스핀 코팅한 뒤에 열처리하여 IGZO 형태의 금속산화물로 이루어진 반도체층을 형성한 것을 제외하고 실시예의 절차를 반복하여 박막트랜지스터를 제조하였다. In order to apply the solution process, an ethanol dispersion containing a molten metal precursor (In(NO 3 ) 3 : Ga(NO 3 ) 3 :Zn(CH 3 COO) 2 = 2.5:1.0:1.5 molar ratio) was mixed on the upper part of the gate insulating film. A thin film transistor was manufactured by repeating the procedure of Example except that a semiconductor layer made of an IGZO type metal oxide was formed by spin-coating and then heat treatment.

비교예 2: 박막트랜지스터 제조Comparative Example 2: Thin film transistor manufacturing

용액 공정을 사용하여, 사전에 합성한 IGZO와 그래핀 산화물의 물리적 혼합물(hybrid)이 포함된 에탄올 분산액(분산액 중의 그래핀 산화물의 함량은 10 중량%)을 게이트 절연막 상부에 스핀코팅하고, 열처리하여 IGZO-환원된 그래핀 산화물의 하이브리드로 이루어진 반도체층을 형성한 것을 제외하고 실시예의 절차를 반복하여 박막트랜지스터를 제조하였다. Using a solution process, an ethanol dispersion (the content of graphene oxide in the dispersion is 10% by weight) containing a physical mixture (hybrid) of IGZO and graphene oxide synthesized in advance is spin-coated on top of the gate insulating film, and heat treated A thin film transistor was manufactured by repeating the procedure of Example except that a semiconductor layer made of a hybrid of IGZO-reduced graphene oxide was formed.

실시예 2: 박막트랜지스터 성능 평가Example 2: thin film transistor performance evaluation

실시예 1과, 비교예 1 내지 2에서 각각 제조된 박막트랜지스터의 전하 이동도 및 드레인 전류의 변화에 따른 문턱 전압을 측정하였다. 측정 결과를 하기 표 5와, 도 11 내지 14에 나타낸다. Threshold voltages according to changes in charge mobility and drain current of the thin film transistors prepared in Example 1 and Comparative Examples 1 and 2, respectively, were measured. The measurement results are shown in Table 5 and FIGS. 11 to 14 below.

박막트랜지스터의 물성 평가Evaluation of properties of thin film transistors 샘플Sample 전하이동도(㎠/Vs)Charge mobility (㎠/Vs) 문턱 전압(Vth, V)Threshold voltage (V th , V) 비교예 1Comparative Example 1 ~ 1.2~ 1.2 < |2|< |2| 비교예 2Comparative Example 2 ~ 7.1~ 7.1 < |20|< |20| 실시예Example ~ 17.4~ 17.4 < |10|< |10|

표 5와, 도 11 내지 도 14에 나타낸 바와 같이, 본 발명에 따라 금속산화물-탄소계 소재가 화학적 결합을 통하여 그라프트 된 나노 복합 재료를 사용하면, 전하이동도가 크게 향상되었다. 비교예 2에서 금속산화물과 그래핀 소재가 물리적으로 혼합되어 있는 경우에는 그래핀 함량이 나노 복합 재료의 10배로 증가시켜야 전하이동도가 향상되었으나, 그래핀 함량이 과도하여 문턱 전압이 크게 변동하였다. 반면, 본 발명에 따라 합성된 나노 복합 재료는 금속산화물과 탄소계 소재가 화학적 결합을 통하여 강하게 contact하고 있어서, 금속산화물-탄소계 소재 사이의 전자 이동 장벽이 감소한다. 따라서, 비교예 2와 비교하여 탄소계 소재의 함량이 훨씬 적음에도 불구하고 전하이동도가 크게 향상되었으며, 문턱 전압의 변동이 적어서 안정적인 구동이 가능하다는 것을 확인하였다.As shown in Table 5 and FIGS. 11 to 14, when the nanocomposite material in which the metal oxide-carbon-based material is grafted through chemical bonding according to the present invention is used, the charge mobility is greatly improved. In Comparative Example 2, when the metal oxide and the graphene material were physically mixed, the charge mobility was improved when the graphene content was increased to 10 times that of the nanocomposite material, but the threshold voltage was greatly changed due to the excessive graphene content. On the other hand, in the nanocomposite material synthesized according to the present invention, since the metal oxide and the carbon-based material are in strong contact through a chemical bond, the electron transfer barrier between the metal oxide-carbon-based material is reduced. Therefore, compared to Comparative Example 2, although the content of the carbon-based material was much smaller, the charge mobility was greatly improved, and it was confirmed that stable driving was possible because the fluctuation of the threshold voltage was small.

상기에서는 본 발명의 예시적인 실시형태 및 실시예에 기초하여 본 발명을 설명하였으나, 본 발명이 상기 실시형태 및 실시예에 기재된 기술사상으로 한정되는 것은 아니다. 오히려 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 전술한 실시형태 및 실시예를 토대로 다양한 변형과 변경을 용이하게 추고할 수 있다. 하지만, 이러한 변형과 변경은 모두 본 발명의 권리범위에 속한다는 점은, 첨부하는 청구범위에서 분명하다.In the above, the present invention has been described based on exemplary embodiments and examples of the present invention, but the present invention is not limited to the technical ideas described in the above embodiments and examples. Rather, those of ordinary skill in the art to which the present invention pertains can easily propose various modifications and changes based on the above-described embodiments and examples. However, it is clear from the appended claims that all such modifications and changes fall within the scope of the present invention.

1: 나노 복합 재료
10: 금속산화물 모이어티
20: 탄소계 소재 모이어티
100, 200, 300, 400, 502, 602: 어레이 기판
110, 210, 310, 410, 510, 610: (제 1) 기판
120, 220, 320, 420: 게이트 전극
122, 222, 322, 422: 게이트 절연막
130, 230, 330, 430: 반도체층
140, 240, 340, 440: 소스 전극
142, 242, 342, 442: 드레인 전극
150, 250, 350, 450: 보호층
160, 260, 360, 460, 560: 화소전극(제 1 전극)
500, 600: 표시장치
504: 컬러필터 기판
520, 670: 제 2 기판
564: 공통 전극(제 2 전극)
664: 제 2 전극
Tr: 박막트랜지스터
D: 발광다이오드1: Nanocomposite material
10: metal oxide moiety
20: carbon-based material moiety
100, 200, 300, 400, 502, 602: Array substrate
110, 210, 310, 410, 510, 610: (first) substrate
120, 220, 320, 420: gate electrode
122, 222, 322, 422: gate insulating film
130, 230, 330, 430: semiconductor layer
140, 240, 340, 440: source electrode
142, 242, 342, 442: drain electrode
150, 250, 350, 450: protective layer
160, 260, 360, 460, 560: pixel electrode (first electrode)
500, 600: display device
504: color filter substrate
520, 670: second substrate
564: common electrode (second electrode)
664: second electrode
Tr: thin film transistor
D: light emitting diode

Claims (12)

제 1 기판;
상기 제 1 기판 상에 위치하며 산화물 반도체층을 포함하는 박막트랜지스터; 및
상기 박막트랜지스터에 연결되는 제 1 전극을 포함하고,
상기 산화물 반도체층은, 금속산화물 모이어티와, 탄소계 소재 모이어티가 화학적 결합을 통하여 그라프트(graft)되어 있는 나노 복합 재료로 이루어지는 어레이 기판.
a first substrate;
a thin film transistor positioned on the first substrate and including an oxide semiconductor layer; and
a first electrode connected to the thin film transistor;
The oxide semiconductor layer is an array substrate made of a nanocomposite material in which a metal oxide moiety and a carbon-based material moiety are grafted through chemical bonding.
 제 1항에 있어서,
상기 금속산화물은, 인듐 산화물, 갈륨 산화물, 아연 산화물, 주석 산화물, 구리 산화물, 마그네슘 산화물, 인듐아연 산화물(IZO), 아연주석 산화물(ZTO), 인듐갈륨아연 산화물(IGZO), 아연갈륨주석 산화물, 인듐갈륨아연주석 산화물(IGZTO), 인듐비소아연 산화물(IAZO), 구리인듐 산화물, 하프늄인듐아연 산화물(HIZO), 마그네슘인듐아연 산화물, 바륨인듐아연 산화물, 스트론튬인듐아연 산화물, 탄탈륨인듐아연 산화물, 지르코늄인듐아연 산화물, 스칸듐인듐아연 산화물, 란탄인듐아연 산화물, 지르코늄아연주석 산화물, 마그네슘아연주석 산화물, 란탄아연주석 산화물, 알루미늄인듐아연 산화물(AIZO) 및 스트론튬티타늄 산화물로 구성되는 군에서 선택되는 어레이 기판.
The method of claim 1,
The metal oxide is, indium oxide, gallium oxide, zinc oxide, tin oxide, copper oxide, magnesium oxide, indium zinc oxide (IZO), zinc tin oxide (ZTO), indium gallium zinc oxide (IGZO), zinc gallium tin oxide, Indium Gallium Zinc Tin Oxide (IGZTO), Indium Arsenide Zinc Oxide (IAZO), Copper Indium Oxide, Hafnium Indium Zinc Oxide (HIZO), Magnesium Indium Zinc Oxide, Barium Indium Zinc Oxide, Strontium Indium Zinc Oxide, Tantalum Indium Zinc Oxide, Zirconium An array substrate selected from the group consisting of indium zinc oxide, scandium indium zinc oxide, lanthanum indium zinc oxide, zirconium zinc tin oxide, magnesium zinc tin oxide, lanthanum zinc tin oxide, aluminum indium zinc oxide (AIZO), and strontium titanium oxide.
 제 1항에 있어서,
상기 탄소계 소재는 그래핀(graphene), 탄소나노튜브(carbon nanotube; CNT) 및 탄소나노섬유(carbon nanofiber, CNF)로 구성되는 군에서 선택되는 어레이 기판.
The method of claim 1,
The carbon-based material is an array substrate selected from the group consisting of graphene, carbon nanotube (CNT) and carbon nanofiber (CNF).
 제 1항에 있어서,
상기 금속산화물 모이어티와 상기 탄소계 소재 모이어티는 10:1 내지 100:1의 중량비로 그라프트 되어 있는 어레이 기판.
The method of claim 1,
An array substrate in which the metal oxide moiety and the carbon-based material moiety are grafted in a weight ratio of 10:1 to 100:1.
 제 1항에 있어서,
상기 박막트랜지스터는,
상기 제 1 기판 상에 위치하는 게이트 전극;
상기 게이트 전극을 덮는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 반도체층; 및
상기 반도체층 상에서 서로 이격하는 소스 전극 및 드레인 전극을 포함하는 어레이 기판.
The method of claim 1,
The thin film transistor is
a gate electrode positioned on the first substrate;
a gate insulating film covering the gate electrode;
a semiconductor layer disposed on the gate insulating layer; and
and a source electrode and a drain electrode spaced apart from each other on the semiconductor layer.
 제 1항에 있어서,
상기 박막트랜지스터는,
상기 제 1 기판 상에 위치하는 반도체층;
상기 반도체층을 덮는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 게이트 전극;
상기 게이트 절연막 및 상기 게이트 전극을 덮는 층간 절연막; 및
상기 층간 절연막 상에 서로 이격하는 소스 전극 및 드레인 전극을
포함하는 어레이 기판.
The method of claim 1,
The thin film transistor is
a semiconductor layer positioned on the first substrate;
a gate insulating film covering the semiconductor layer;
a gate electrode positioned on the gate insulating layer;
an interlayer insulating layer covering the gate insulating layer and the gate electrode; and
A source electrode and a drain electrode spaced apart from each other on the interlayer insulating film
Array substrate comprising.
 제 5항에 있어서,
상기 소스 전극 및 상기 드레인 전극 사이에, 상기 반도체층의 중앙 영역에 대응하게 위치하는 에치 스토퍼층(Etch Stopper Layer)을 더욱 포함하는 어레이 기판.
6. The method of claim 5,
and an etch stopper layer disposed between the source electrode and the drain electrode to correspond to a central region of the semiconductor layer.
 제 6항에 있어서,
상기 제 1 기판과 상기 박막트랜지스터 사이에 위치하는 차광패턴을 더욱 포함하는 어레이 기판.
7. The method of claim 6,
The array substrate further comprising a light blocking pattern positioned between the first substrate and the thin film transistor.
 제 1항 내지 제 8항 중 어느 하나의 항에 기재된 어레이 기판;
상기 제 1 전극 상에 위치하는 발광층; 및
상기 발광층 상에 위치하는 제 2 전극
을 포함하는 표시장치.
The array substrate according to any one of claims 1 to 8;
a light emitting layer positioned on the first electrode; and
a second electrode positioned on the light emitting layer
A display device comprising a.
 제 1항 내지 제 8항 중 어느 하나의 항에 기재된 어레이 기판;
상기 제 1 기판과 마주하는 제 2 기판;
상기 제 1 기판 및 제 2 기판 사이에 위치하는 액정층;
상기 제 1 및 제 2 기판 중 어느 하나에 위치하는 컬러필터층; 및
상기 제 1 및 제 2 기판 중 어느 하나에 위치하는 제 2 전극
을 포함하는 표시장치. The array substrate according to any one of claims 1 to 8;
a second substrate facing the first substrate;
a liquid crystal layer positioned between the first and second substrates;
a color filter layer positioned on any one of the first and second substrates; and
a second electrode positioned on any one of the first and second substrates
A display device comprising a. 제 1항에 있어서,
상기 금속산화물 모이어티를 구성하는 금속 성분 및 산소는 그물망 구조 또는 격자 형태로 상호 연결된 형태를 가지는 어레이 기판.
The method of claim 1,
An array substrate in which a metal component and oxygen constituting the metal oxide moiety are interconnected in a network structure or a lattice form.
 제 1항에 있어서,
상기 탄소계 소재 모이어티는 그래핀 산화물 및 환원된 그래핀 산화물(reduced graphene oxide, rGO)로 구성되는 군에서 선택되고, 상기 나노 복합 재료 중에 상기 탄소계 소재 모이어티는 1 내지 2 중량%의 비율로 포함되는 어레이 기판.The method of claim 1,
The carbon-based material moiety is selected from the group consisting of graphene oxide and reduced graphene oxide (rGO), and the carbon-based material moiety in the nanocomposite material is 1 to 2 wt% An array substrate comprising a.
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