KR102375792B1

KR102375792B1 - Led 다이의 오염을 방지하는 방법

Info

Publication number: KR102375792B1
Application number: KR1020207020163A
Authority: KR
Inventors: 예 차우 콴; 리 마; 리앙 장; 케네스 모르간 데이비스; 빙 쿠안 리
Original assignee: 루미레즈 엘엘씨
Priority date: 2017-12-14
Filing date: 2018-12-13
Publication date: 2022-03-17
Also published as: TW202040837A; EP3724931B1; JP2021507516A; EP3724931A1; TWI824147B; WO2019118695A1; JP7308831B2; CN111684611B; TW201937752A; TWI696299B; KR20200090919A; CN111684611A

Abstract

LED 다이에 대한 금속 접촉부의 오염을 방지하면서 금속 접촉부의 에지에 대해 반사 층이 접하도록 허용하는 방법이 제공된다. 이 방법은 반사 필름 층의 퇴적 전에 장벽 층으로 전기 접촉부(즉, 금속 접촉부) 비아를 캡슐화하는 단계를 포함한다. 장벽 층은 금속 접촉부 비아보다 더 큰 크기의 마스크 패턴을 정의함으로써 금속 접촉부를 캡슐화하여, 금속 접촉부가 반사 필름에 의해 오염되는 것을 방지한다. 이 캡슐화는 금속 접촉부의 오염을 감소시키고 또한 LED 다이의 작동 중의 전압 강하를 감소시킨다.

Description

LED 다이의 오염을 방지하는 방법

관련 출원에 대한 상호 참조

본 출원은 2017년 12월 14일자로 출원된 미국 가출원 제15/842,391호 및 2018년 1월 31일자로 출원된 유럽의 특허 출원 제18154461.0호의 이익을 주장하며, 이들의 내용들은 본 명세서에 참조로 포함된다.

기술분야

본 발명은 일반적으로 발광 다이오드들(LED들)에 관한 것이며, 보다 구체적으로 LED들의 공정 동안 오염을 최소화하는 것에 관한 것이다.

다양한 LED 다이 아키텍처들을 포함하는 응용들이 알려져있다. 비아들은 전기적 접촉이 요구되는 LED 배열들의 영역들에서 생성된다. 본 기술분야의 통상의 기술자들에 의해 은(Ag) 및 알루미늄(Al)과 같은 이동 원자들이 퇴적 동안 또는 후속 공정 단계들에서 비아들로 이동하거나 다른 방식으로 재배치될 수 있다는 것이 이해된다.

Ag가 하부 에피택시(epitaxy)를 오염시키는 것으로 알려져 있기 때문에 특정 LED 다이들 내에서 특히 문제이다. 오염을 방지하는 전형적인 방법은 장벽 층(또는 도 1에 도시된 바와 같은 유전체 층(114)), 및 하부 장벽 재료 내의 비아와 Ag 층 내의 비아 사이에 큰 오프셋을 제공하는 것이다. Ag 층은 니켈(Ni) 또는 텅스텐(W)과 같은 가드 시트 재료로 캡핑(capping)함으로써 후속적으로 밀봉되고, 그 결과 Ag 층의 전체 표면적이 감소하고 각각의 LED 다이 상의 반사성 영역이 감소한다.

LED 다이들을 생산하는 것은 통상적으로 다수의 라운드의 마스킹 및 포토리소그래피를 수반하며, 이는 비아 오정렬로 인해 생기는 문제들에 대한 마진을 제공하기 위해 제2 퇴적 층에서 큰 비아 사이즈를 요구한다. 제1 및 제2 퇴적 층들 사이의 비아들의 크기에서의 이러한 불일치는 임계 치수(critical dimension, CD)의 크기를 정의하고, 비아를 형성하기 위해 에칭이 이용되는 경우, 이것은 큰 언더컷(undercut)을 초래하여, 확대된 CD를 야기한다.

반도체 재료들을 위한 에칭은 잘 알려져 있고, 미국 특허 제9,583,353호에 설명되어 있으며, 이는 본 명세서에 완전히 기재된 것처럼 참조로 포함된다. LED 아키텍처를 위한 웨이퍼 접합을 포함하는 응용들도 잘 알려져 있다. LED 다이의 다른 하나의 공지된 유형은 미국 특허 제8,154,042호에 개시되어 있으며, 이는 본 명세서에 완전히 기재된 것처럼 참조로 포함된다. 이러한 공지된 유형들의 디바이스들은 광 출력의 상당한 증가들을 생성했다. 그러나, 여전히 오염 문제들이 있다.

LED 다이들 내의 반사성 층은 연관된 금속 접촉부를 다양한 방식들로 오염시킨다. 오염은 접촉 금속의 최상부 상의 직접 퇴적, 반사 필름 어닐링 공정, 반사 층의 에칭 공정동안 비아와 접촉하는 에칭 산물들의 유입, 및/또는 반사 층의 형성 동안의 제1 장벽 층으로부터의 재료의 제거로 인한 후속 접합 층에서의 공극(void)으로 인해 발생할 수 있다. 반사 필름의 미량 요소들이 하부 에피택시와 전기적으로 접촉하는 경우, 일관된 높은 순방향 전압이 발생할 수 있다.

LED 다이에서 금속 접촉부들의 오염을 방지하는 신뢰성 있는 방법을 제공하는 것이 바람직할 것이다.

간단히 언급된 바와 같이, LED 다이를 위한 금속 접촉부에서의 오염을 방지하기 위한 방법이 제공된다.

본 개시는 반사 층 내의 임계 치수(CD)를 최소화하여 LED 다이 상의 전체 반사 표면을 증가시키는 전기적 접촉부(즉, 금속 접촉부)를 캡슐화하기 위해 장벽 층을 도포하는 방법들을 제공한다. 장벽 층은 금속 접촉부 비아보다 큰 크기를 갖는 마스크 패턴을 정의함으로써 금속 접촉부를 캡슐화하고, 이는 금속 접촉부가 반사 필름에 의해 오염되는 것을 방지한다. 이 캡슐화는 금속 접촉부의 오염을 방지하고, 또한 LED 다이의 작동 동안 전압 증가를 감소시킨다.

전술한 발명의 내용뿐만 아니라 다음의 발명을 설명하기 위한 구체적 내용이 첨부된 도면들과 함께 읽을 때 가장 잘 이해될 것이다. 도면들에서:
도 1a 내지 도 1h는 제1 실시예에 따른 LED 다이를 형성하는 단계들을 예시한다.
도 2는 LED 다이 내에서 장벽 층과 반사 층 사이에 형성된 갭들을 예시한다.
도 3a 내지 도 3g는 제2 실시예에 따른 LED 다이를 형성하는 단계들을 예시한다.
도 4는 LED 다이에 대한 특성들을 도시하는 표를 예시한다.
도 5a는 종래 기술에 따른 LED 다이의 토포그래피(topography)를 예시한다.
도 5b는 본 발명의 실시예에 따른 LED 다이의 토포그래피를 예시한다.
도 6a 내지 도 6h는 제3 실시예에 따른 LED 다이를 형성하는 단계들을 예시한다.
도 7a 내지 도 7h는 제4 실시예에 따른 LED 다이를 형성하는 단계들을 예시한다.
도 8a 내지 도 8g는 제5 실시예에 따른 LED 다이를 형성하는 단계들을 예시한다.
도 9a 내지 도 9d는 실시예에 따른 LED 다이에 대한 임계 치수를 예시한다.

명료성을 위해, 통상적인 전자 장치 패키징에서 발견되는 다른 많은 요소들을 제거하면서, LED 다이에서 오염을 방지하기 위한 도면들 및 설명들이 명확한 이해와 관련되는 요소들을 예시하기 위해 단순화되었다는 것을 이해해야 한다. 본 기술분야의 통상의 기술자들은 다른 요소들 및/또는 단계들이 본 발명을 구현하는 데 바람직하고 및/또는 요구된다는 것을 인식할 수 있다. 그러나, 이러한 요소들 및 단계들은 본 기술분야에 잘 알려져 있기 때문에, 그리고 이들이 본 발명의 더 나은 이해를 용이하게 하지 않기 때문에, 이러한 요소들 및 단계들의 논의는 본 명세서에서 제공되지 않는다.

LED 다이 형성의 에칭 제거 공정동안, 반사 층은 금속 접촉부 비아로부터 에칭 제거되고, 오버-에칭 공정은 오염을 방지하기 위해 금속 접촉부 비아로부터 반사 필름의 철저한 제거를 보장하기 위해 사용된다. 이러한 에칭 제거 공정은 거울의 전체 반사 영역의 총 면적을 과도하게 감소시키고 LED 다이의 광 출력을 감소시킨다. 본 명세서에서 개시되는 실시예들은 반사 영역의 손실로 인해 손실된 광 출력을 감소시키는 보다 정밀하게 제어 가능한 장벽 층 치수를 갖는 반사 필름 에칭 공정을 제거한다. 기존의 응용들에서, 반사 필름 에칭 공정에 의해 부분적으로 또는 완전히 제거되는 제1 장벽 층은 다이 토포그래피를 변경하고 웨이퍼 접합 공정 이후의 금속 접촉부 비아 아래에 큰 공극들을 야기한다. 본 명세서에서 개시되는 실시예들은 반사 필름 에칭 공정을 제거함으로써 다이 토포그래피를 개선하고 공극들을 상당히 감소시킨다.

반사 필름 층의 오버-에칭으로 인해, LED 다이들 내의 제2 장벽 층과 반사 필름 사이에는 통상적으로 갭이 존재한다. 거울 마스크 오정렬은 접촉부 금속의 최상부 위에 직접적으로 놓여진 반사 필름을 초래할 수 있고, 후속 열 공정은 교차 오염을 가속시키고 순방향 전압이 제어 불가능한 방식으로 증가하게 한다. 본 명세서에 개시된 실시예들은 금속 접촉부 비아를 완전히 캡슐화하기에 충분히 큰 장벽 크기를 갖는 LED 다이들을 위한 설계를 제공하며, 이는 금속 접촉부를 오염시키는 반사 필름을 제거한다. 본 명세서에 개시된 실시예들은 거울 영역을 최대화하고 광 출력을 개선하기 위해 반사 거울 층의 덮개 시트(blanket sheet)를 퇴적한다.

LED 다이의 제조는 도 1a 내지 도 1h에 예시된 다수의 단계들을 포함한다. 실시예에서, LED 다이는 알루미늄 인듐 갈륨 인화물(AlInGaP) LED 디바이스이다. 그러나, 본 기술분야의 통상의 기술자는 LED 다이들의 대안적인 유형들이 생성될 수 있다는 것을 본 개시로부터 인식할 것이다. 도 1a에 도시된 초기 단계(110)로서, 에피택시 층(112), 유전체 층(114), 및 제1 포토레지스트 층(116)이 제공된다. 실시예에서, 에피택시 층(112)은 GaP를 포함한다. 본 기술분야의 통상의 기술자는 본 개시로부터 반도체 화합물 재료들의 대안적인 유형들이 사용될 수 있다는 것을 인식할 것이다. 실시예에서, 유전체 층(114)은 실리콘 이산화물을 포함한다. 본 기술분야의 통상의 기술자는 유전체 층들의 대안적인 유형들이 사용될 수 있다는 것을 본 개시로부터 인식할 것이다.

도 1b에 도시된 단계(120)동안, 전기적 접촉이 요구되는 유전체 층(114) 내에 비아들(122)이 생성된다. 도 1c에 도시된 단계(130)동안, 비아들(122)은 전기 접촉부 형성을 위해 금속 접촉부(132)로 채워지고, 접촉 금속의 오염을 방지하기 위해 금속 접촉부(132)의 최상부에 제1 장벽 층(134)이 형성된다. 실시예에서, 금속 접촉부(132)는 금 베릴륨(AuBe) 화합물로부터 형성된다. 본 기술분야의 통상의 기술자는 금속 접촉부의 대안적인 유형들이 사용될 수 있다는 것을 본 개시로부터 인식할 것이다.

도 1d에 도시된 바와 같이, 단계(140) 동안, 제1 포토레지스트 층(116)이 제거된다. 도 1e의 단계(150)에 도시된 바와 같이, 반사 필름 층(152)은 유전체 층(114) 및 제1 장벽 층(134)의 최상부 상에 형성된다. 실시예에서, 어닐링 공정은 반사 필름 층(152)의 부착력을 개선하기 위해 사용된다. 본 기술분야의 통상의 기술자는 어닐링 공정이 생략될 수 있거나 다른 방법들/배열들이 부착력을 개선하기 위해 사용될 수 있다는 것을 이해할 것이다. 도 1f에 도시된 단계(160)동안, 제2 포토레지스트 층(162)은 반사 필름 층(152) 상에 퇴적되고 패터닝된다. 반사 필름 층(152)은 또한 금속 접촉부 영역(132)으로부터 제거된다. 도 1g에 도시된 바와 같이, 단계(170)동안, 제2 장벽 층(172)은 금속 접촉부(132)의 오염을 방지하기 위해 금속 접촉부(132) 상에 퇴적된다. 도 1h에 도시된 바와 같이, 단계(180) 동안, (제2 포토레지스트 층(162)의 영역들 내의 제2 장벽 층(172)과 함께) 제2 포토레지스트 층(162)이 제거되고, 반사 필름 층(152)의 최상부 표면 및 제2 장벽 층(172)의 최상부 표면이 동일 평면이다.

금속 접촉부 비아들의 최상부 표면으로부터의 반사 필름 층(152)의 제거 동안, 제1 장벽 층(134)의 부분 에칭은 문제들을 야기한다. 미량의 반사 필름 층(152)은 형성 및 어닐링 단계들 동안 비아 내로 들어갈 수 있으며, 이는 LED 디바이스의 작동 전압을 증가시킨다. 반사 필름 층(152)의 에칭 동안 에칭 부산물들이 또한 생성되며, 이는 또한 디바이스의 작동 전압의 증가를 야기할 수 있다. 또한, 반사 필름 층(152)이 금속 접촉부 영역으로부터 에칭 제거됨에 따라, 재료는 레지스트(162) 아래로부터 제거되어, 반사 필름의 전체 면적의 감소를 야기하고, LED 다이의 광 출력에서 상호관련된 감소를 야기한다. 가드 시트(즉, 제2 장벽 층(172))는 유전체 비아의 최상부 에지와 가드 시트의 외부 에지 사이의 낮은 반사율의 영역 및 가드 시트의 외부 에지와 반사 필름의 내부 에지 사이의 훨씬 더 낮은 반사율의 영역을 생성한다. 반사 필름 에칭 공정에 의해 부분적으로 또는 완전히 제거된 제1 장벽 층(134)은 다이의 토포그래피를 변경하고, 웨이퍼 접합 공정 후에 금속 접촉부 비아 아래의 큰 공극들을 초래할 수 있다. 마지막으로, 금속 접촉부 비아로부터 반사 필름 층(152)을 에칭 제거할 수 있게 하는 마스킹 공정 동안, 임의의 총 마스크 오정렬은 반사 필름이 금속 접촉부(132)의 최상부에 위치하도록 할 수 있으며, 이는 바람직하지 않고 금속 접촉부(132)의 오염을 초래한다. 이 문제는 아래에 더 상세히 논의되는 도 2의 우측 절반 측에 의해 가장 잘 예시된다.

도 2는 오정렬로 인해 반사 재료가 전기 접촉부 금속 상에 퇴적되는 상황을 예시한다. 도 2에 도시된 바와 같이, 갭들(202)은 다이 형성 공정 동안 반사 필름 층(152)과 제2 장벽 층(172) 사이에 생성된다. 이러한 갭들(202)은 바람직하지 않고, 과도한 오버-에칭으로 인한 반사 거울 영역의 감소를 야기하고 접합 공극을 생성한다. 이 영역은 가장 낮은 반사율을 갖는다. 유전체의 최상부의 에지로부터 제2 장벽 층의 외부 에지까지의 영역은 또한 은에 의해 커버되는 영역들에 비해 상당히 낮은 반사율을 갖는다. 본 명세서에서 개시되는 실시예들은 이러한 갭들을 최소화한다.

일반적으로 본 명세서에서 개시된 바와 같이, 금속 접촉부의 패터닝된 아일랜드들 및 반사 거울의 덮개 시트를 분리하기 위해 장벽 층이 제공된다. 장벽 층은 오염 없는 금속 접촉부를 가능하게 하고, 이는 접촉 저항을 낮추고 LED 다이 작동 동안의 전압 강하 및 전력 소비를 감소시킨다. 실시예에서, 금속 접촉부의 최상부로부터 부분적으로 에칭되지 않은 반사 거울 층들의 덮개 시트들이 제공된다. 이 구성은 거울 영역을 최대화함으로써 LED 다이의 광 출력을 향상시킨다.

실시예에서, 반사 필름 에칭 공정이 제거되고, 이는 거울 영역 손실을 방지하고 광 출력 손실을 최소화한다. 본 명세서에 개시된 LED 다이 아키텍처는 하부 접촉 표면 토포그래피를 개선하면서 또한 웨이퍼 접합 공정 후에 접합 공극을 상당히 감소시킨다. 본 명세서에 개시된 실시예들에 따라 생성된 완성된 LED 다이는 작동 전압 증가, 전력 소비의 감소, 및 광 출력 증가에 의해 개선된 성능을 제공한다.

본 명세서에 개시된 장벽 층은 금속 접촉부의 특정 아일랜드보다 큰 직경을 갖는 패턴을 제공함으로써 금속 접촉부를 캡슐화하고, 따라서 금속 접촉부가 공정 또는 정상 작동 동안 반사 거울에 의해 오염되는 것을 방지한다. 공정 및/또는 정상 작동 동안 접촉부들의 오염을 방지하면서 반사 거울 층이 가드 시트에 직접 인접하게 (즉, 인접 접촉) 위치되는 것을 허용하는 형성 단계들 및 공정들을 이용함으로써, 광 출력이 최대화되고 작동 전압이 최소화된다. 이러한 배열은 서브마운트 접합(예를 들어, 수직 LED 디바이스들)을 사용하는 LED 다이 아키텍처들을 위한 접촉부 층의 개선된 토포그래피를 제공한다. 실시예에서, 본 명세서에 개시된 LED 다이를 형성하는 방법은 알려진 LED 다이들에 비해 대략 20%의 표면 거칠기 감소를 제공한다. 실시예에서, 본 명세서에 개시된 LED 다이를 형성하는 방법은 알려진 LED 다이들에 비해 대략 18.6%의 표면 거칠기 감소를 제공한다. 접촉 영역에 걸쳐, 알려진 LED 다이들에서 대략 60.0nm의 RMS가 제공된다. 본 명세서에 개시된 방법의 실시예에 따르면, 50.0nm 미만의 RMS가 제공된다. 실시예에서, 48.8nm의 RMS가 제공된다. 본 명세서에서 사용되는 바와 같이 RMS는 평균 라인으로부터의 프로파일 높이 편차들의 제곱 평균 제곱근으로서 ASME B46.1에 따라 정의된다.

실시예에서, 전기 접촉부의 형성 동안 유전체 층들 상에서 서로 인접하여 놓이는 거울 층 및 가드 시트에 대한 박막들 사이에서 발생하는 오프셋을 최소하하기 위한 방법이 제공된다. 방법은 유전체 층 내에 비아를 형성하는 단계를 포함한다. 이 단계는 반도체가 비아를 통해 외부 환경에 전기적으로 연결될 수 있도록 유전체 필름의 퇴적 전에 반도체 상에 존재하는 임의의 재료를 통한 비아의 형성을 포함할 수 있다. 방법은 박막들의 단일 층 또는 다수의 층들을 이용하여 비아를 통해 반도체 상에 전기적 접촉부를 형성하는 단계를 포함한다. 실시예에서, 방법은 오염 물질이 비아 내로의 유입을 방지하기 위해 캡 또는 차폐로서 비아 위에 가드 시트(예를 들어, 장벽 층)를 형성하는 단계를 포함한다. 방법은 유전체 상에 반사 층을 형성하고 반사 층과 가드 시트 사이에 엄격한 CD 제어를 달성하는 단계를 포함한다.

도 3a 내지 도 3g에 도시된 바와 같이, 일 실시예에 따른 LED 다이를 형성하는 하나의 방법(300)이 개시된다. 도 3a 내지 도 3d는 일반적으로 도 1a 내지 도 1d에 대응하고, 이러한 단계들은 일반적으로 전술된 단계들과 동일하여, 즉, 단계(110)는 단계(310)에 대응하고, 단계(120)는 단계(320)에 대응하는 등이다. 도 3e에 도시된 바와 같이, 단계(350) 동안, 제2 포토레지스트 층(362)은 원하는 전기 접촉부, 즉, 금속 접촉부들(332)의 영역들로부터 떨어진 영역들에서 유전체 층(314) 상에 퇴적된다. 제2 포토레지스트 층(362)은 포토레지스트 재료의 패터닝된 층이다. 도 3f에 도시된 바와 같이, 단계(360) 동안, 제2 장벽 층(372)의 덮개는 제2 포토레지스트 층(362), 유전체 층(314), 및 금속 접촉부(332) 상에 퇴적된다. 제2 장벽 층(372)의 덮개는 LED의 전체 최상부 표면을 덮는다. 도 3g에 도시된 바와 같이, 단계(370) 동안, 제2 포토레지스트 층(362) 및 제2 장벽 층(372)의 결합된 층들의 부분들은 단지 원하는 전기 접촉부, 즉 금속 접촉부들(332)의 영역들로부터 떨어진 영역들로부터만 제거된다. 단계(370)동안, 반사 필름(352)의 덮개 층이 LED의 전체 최상부 표면 위에, 즉 유전체 층(322) 및 제2 장벽 층(372) 상에 퇴적된다. 이 구성은 반사 필름 층(352)이 제2 장벽 층(372)과 접촉하고 있을 것을 보장하고, 반사 필름 층(352)을 갖는 금속 접촉부들(332)의 오염을 방지하는 신뢰성 있는 구성을 제공한다.

본 명세서에서 사용되는 포토레지스트 층들에 관한 용어 "패터닝" 또는 "패터닝된"은 다양한 방법들에 따라 수행될 수 있다. 실시예에서, 패터닝은 리프트-오프(lift-off)에 의해 수행된다. 다른 실시예에서, 패터닝은 습식 에칭에 의해 수행된다.

도 4는 기존의 LED 다이("기존") 및 본 명세서 설명된 방법에 따라 생성된 LED 다이의 실시예("실시예 1")의 순방향 전압, 플럭스 레벨, 및 효능을 나타내는 표를 도시한다. 기존의 다이 설계와 비교하여, 순방향 전압은 1%만큼 감소되고, 플럭스는 9%만큼 개선되며 전체 다이 효능은 10%만큼 개선된다. 순방향 전압의 감소는 실시예 1에 의해 제공되는 CD 크기의 정밀한 제어에 기인한다. 기존 설계에서의 에칭은 통상적으로 예상되는 것보다 큰 CD 크기들을 초래하였다. 본 명세서에서 설명된 방법들 및 결과적인 LED 다이에서, 제조 방법들은 반사 층이 보호 TiW 층에 접하는 것을 허용하고, 그에 의해 반사 층의 전체 표면적을 증가시키고 플럭스 레벨들을 증가시킨다. 실시예 1의 LED 설계는 5 μm의 CD를 갖고, TiW 층은 비아 개방 단계에서 산화물 오버-에칭에 의해 유도되는 5μm 폭의 산화물 비아를 완전히 캡핑하지 않으며, 이는 순방향 작동 전압(Vf)의 2% 증가에서 관찰되는 바와 같이 접촉부의 일부 Ag 중독을 초래한다. 산화물 비아의 에지에 접하는 반사 층의 배열은 플럭스 레벨들을 10% 증가시키고, 8%의 순 효능 개선을 제공한다.

이 표는 순방향 전압에서의 불이익 없이 플럭스를 최대화하는 것 사이에서 균형을 이루기 위해 산화물 비아 위의 CD의 크기를 제어하는 것의 중요성을 강조한다. Ag가 비아로부터 8μm까지 에치백되었던 실시예에서는 더 엄격한 CD 마진들이 제조에서 실현 가능하지 않을 것이고, 에피(epi) 중독을 방지하기 위해 제품 내에 큰 오버-에칭 마진들이 설계되므로 이것이 가능하지 않을 것인 반면, 본 실시예는 CD 크기가 상당히 감소될 수 있고 따라서 총 반사율 및 다이 플럭스 레벨들을 개선할 수 있다는 것을 보여준다.

도 5a는 종래 기술에 따라 생성된 LED 다이의 토포그래피를 예시한다. 도 5b는 본 명세서에 개시된 실시예들에 따라 제조된 LED 다이에 대한 공극들의 크기 및 반사 영역의 복구의 감소를 예시한다. 금속 접촉부에서의 개선된 토포그래피에 의해, 공극들(510)은 기존의 LED 다이들에 비해 적어도 50%만큼 크기가 감소된다. 도 5b에 개시된 본 실시예는 도 5a에 도시된 종래 기술과 비교하여 더 작은 공극들(510')을 제공한다. LED 다이들 내의 은 오버 에칭은 도 5a의 LED 다이 내의 반사 영역들의 손실을 생성한다. 도 5b의 실시예에서, 은은 이러한 손실된 반사 영역을 복구하고, 이는 플럭스를 개선한다.

도 6a 내지 6g에 도시된 바와 같이, LED 다이를 형성하기 위한 방법(600)의 다른 실시예가 개시된다. 도 6a 내지 도 6d는 일반적으로 도 1a 내지 1d 및 도 3a 내지 도 3d에 대응하고, 단계들은 일반적으로 전술한 단계들과 동일하고, 즉, 단계(110)는 단계(610)에 대응하고, 단계(120)는 단계(620)에 대응하는 등이다. 도 6e에 도시된 바와 같이, 단계(650)는 제2 장벽 층(672)의 덮개를 유전체 층(614) 및 금속 접촉부들(632) 상에 퇴적하는 단계를 포함한다. 도 6f에 도시된 단계(660) 동안, 제2 포토레지스트 층(662)은 원하는 전기 접촉부, 즉 금속 접촉부들(632) 및 제1 장벽 층(634)의 영역들에서만 LED 상에 패터닝된다. 단계(660)는 또한 원하는 전기 접촉부의 영역들로부터 떨어진 영역들에서만 제2 장벽 층(672)의 부분들을 제거하는 단계를 포함한다. 도 6g에 도시된 바와 같이, 단계(670)는 반사 필름(652)의 덮개를 유전체 층(614) 및 제2 포토레지스트 층(662) 상에 퇴적하는 단계를 포함한다. 도 6h에 도시된 단계(680)동안, 제2 포토레지스트 층(662) 및 반사 필름(652)의 결합된 층들의 부분들은 원하는 전기 접촉부의 영역들로부터 제거된다. 이 실시예가 장벽 층에 대해 직접 연장되는 반사 층을 제공한다는 점에서, 이 실시예는 도 3a 내지 도 3g에 도시된 실시예와 유사하다. 이 실시예는 또한 반사 필름이 장벽 층 캡슐화 구역에 퇴적되지 않는 것을 보장한다. 이 실시예는 반사 필름(652)의 최상부 표면과 제2 장벽 층(672)의 최상부 표면 사이의 동일 평면 배열을 제공한다. 이러한 동일 평면 배열은 적어도 원하는 전기 접촉부 영역들에 인접하는 다이의 영역들에 제공된다. 이 실시예에 따르면, 상부 표면 토포그래피는 46.0nm - 50.0nm 사이의 표면 거칠기를 갖고, 더 바람직하게는 48.8nm의 표면 거칠기를 갖는다.

도 7a 내지 도 7h는 LED 다이(600)를 형성하기 위한 다른 실시예를 예시한다. 도 7a 내지 도 7d는 일반적으로 도 1a 내지 도 1d, 도 3a 내지 도 3d, 및 도 6a 내지 도 6d에 대응한다. 도 7a 내지 도 7h의 실시예는 도 7e에 단계(750)로 도시된 바와 같이, 원하는 전기 접촉부, 즉, 금속 접촉부들(732)의 영역들에서 유전체 층(714) 상에 제2 포토레지스트 층(762)을 퇴적하는 것을 포함한다. 도 7f는 제2 포토레지스트 층(762) 및 유전체 층(714) 상에 반사 필름(752)의 덮개를 퇴적하는 단계를 포함하는 단계(760)를 도시한다. 도 7g는 원하는 전기 접촉부의 영역들로부터 떨어진, 즉 금속 접촉부들(732)로부터 떨어진 영역들에서 제2 포토레지스트 층(762) 및 반사 필름(752)의 결합된 층들의 부분들을 제거하는 단계를 포함하는 단계(770)를 도시한다. 마지막으로, 도 7h에 도시된 바와 같이, 방법은 제2 장벽 층(772)의 덮개를 유전체 층(714), (제1 장벽 층(734)을 포함하는) 금속 접촉부들(732), 및 반사 필름(752) 상에 퇴적하는 단계를 포함하는 단계(780)를 포함한다. 이 실시예는 또한 금속 접촉부의 영역 내에 반사 필름(752)이 퇴적되지 않는 것을 보장한다. 이 실시예에 따르면, 상부 표면 토포그래피는 74.0nm - 78.0nm 사이의 표면 거칠기를 갖고, 더 바람직하게는 76.8nm의 표면 거칠기를 갖는다.

LED 다이(800)를 형성하기 위한 추가적인 실시예가 도 8a 내지 도 8g에 개시된다. 도 8a 내지 도 8d는 일반적으로 도 1a 내지 도 1d, 도 3a 내지 도 3d, 도 6a 내지 도 6d, 및 도 7a 내지 도 7d에 대응한다. 도 8a 내지 도 8g의 실시예는 제2 장벽 층(872)의 덮개가 유전체 층(814), 및 제1 장벽 층(834)과 금속 접촉부들(832)의 결합 층들을 포함하는 LED 배열의 전체 최상부 표면 상에 퇴적되는 것을 도시하는 도 8e에 도시된 단계(850)를 포함한다. 도 8f에 도시된 바와 같이, 단계(860) 동안, 제2 포토레지스트 층(862)이 원하는 전기 접촉부의 영역들, 즉 제1 장벽 층(834)과 금속 접촉부들(832)의 결합 층들의 영역들에서 제2 장벽 층(872) 상에 퇴적된다. 제2 장벽 층(872)의 부분들은 또한 단계(860) 동안 원하는 전기 접촉부의 영역들로부터 떨어진 영역들로부터 제거된다. 마지막으로, 도 8g에 도시된 바와 같이, 단계(870) 동안, 제2 포토레지스트 층(862)이 제거되고 반사 필름(852)의 덮개가 유전체 층(814) 및 제2 장벽 층(872) 상에 퇴적된다. 이 실시예는 도 3a 내지 도 3g, 도 6a 내지 도 6h, 및 도 7a 내지 도 7h의 실시예들이 반사 층이 장벽 층의 에지에 접하는 것을 보장하는 것과 유사한 이점들을 제공한다. 이 실시예는 또한 반사 필름(852)이 금속 접촉부의 영역에 퇴적되지 않는 것을 보장한다. 이 실시예에 따르면, 상부 표면 토포그래피는 72.0nm - 76.0nm 사이의 표면 거칠기를 가지며, 더 바람직하게는 74.7nm의 표면 거칠기를 갖는다.

도 9a 내지 도 9d에 도시된 실시예에서, 박막 층들과 유전체 층들 사이의 최소 비아 크기 오프셋을 갖고서 유전체 층들 상에 재료들의 박막들을 퇴적하기 위한 방법이 개시된다. 층들은 웨이퍼 상에 퇴적된다. 임계 치수(CD)로서 정의되는 박막 층들과 유전체 층들 사이의 비아 크기 오프셋은 도 9a 및 도 9b에 명확하게 도시된다. 실시예에서, 방법은 제1 퇴적으로서 박막의 제1 층을 퇴적하는 단계를 포함한다. 이 단계는 단일 퇴적 단계 또는 다수의 퇴적 단계들을 포함할 수 있다. 제1 비아는 제1 퇴적을 통해 형성된다. 방법은 제2 퇴적으로서 제2 층을 퇴적하는 단계를 포함한다. 제2 퇴적은 단일 퇴적 단계 또는 다수의 퇴적 단계들을 포함할 수 있다. 다음으로, 제2 퇴적을 통해 제2 비아가 형성된다. 제2 비아의 위치는 제1 비아의 위치와 상호관련된다. 도 9a 및 도 9b에 도시된 바와 같이, 제2 비아는 제1 비아와 동심이다. 본 기술분야의 통상의 기술자는 다수의 층들이 제1 또는 제2 퇴적에서 퇴적될 수 있고, 다수의 비아들이 제1 비아 또는 제2 비아에 포함될 수 있다는 것을 본 개시로부터 인식할 것이다. 이러한 배열은 제1 및 제2 퇴적들로부터의 비아들 사이에 엄격한 CD 제어를 제공한다. 이러한 배열은 또한 제2 퇴적으로부터의 재료가 제1 퇴적에서 만들어진 비아들에 들어가고 하부 재료/기판 상에 랜딩하는 것을 방지한다. 제2 퇴적 단계로부터의 재료가 제1 퇴적에서 만들어진 비아 내로 들어가는 것을 방지하면서 CD를 최소화하는 방법이 개시된다. 도 9c에 도시된 실시예에서, 방법은 마스크를 이용하여 제2 퇴적 단계로부터 제1 퇴적 단계로의 재료 접촉의 연속성을 파괴하는 단계를 포함한다. 실시예에서, 그 후 마스크가 제거된다. 다른 실시예에서, 마스크는 제거되지 않는다. 실시예에서, 제1 퇴적은 웨이퍼 상에 퇴적된 SiO2와 같은 유전체 층으로 구성된다. 레지스트 층이 도포되고 리소그래피에 의해 패터닝되고, 이 패턴은 유전체 층에 전사된다. 실시예에서, 패턴은 감법의(subtractive) 방법들, 예를 들어 에칭에 의해 전사된다. 에칭은 유전체 층으로부터 재료를 제거하여, 원한다면 재료로 채워질 수 있는 비아들을 생성한다. 그 후 레지스트 층은 제거되고 새로운 레지스트 층이 도포되고 패터닝된다. 레지스트 층이 비아에서 제2 퇴적의 연속성을 파괴하기 위해 사용되는 경우, 동일한 마스크가 사용될 수 있지만 반대 극성을 가지며, 이는 레지스트 층이 비아들의 최상부에 남아있도록 한다. 대안적으로, 동일한 레지스트 층과 마스크 극성이 사용되는 경우, 하드 마스크가 비아들 내에 퇴적될 수 있고 리프트-오프 방법에 의해 패터닝될 수 있다. 이 단계에서, 제1 퇴적 층 내의 비아들은 비아들의 최상부 위에 레지스트 층 또는 하드 마스크 캡으로 형성된다. 이 기술에서 정의된 CD는 비아 위의 재료(즉, 레지스트 층 또는 하드 마스크)가 최소의 가능한 "풋프린트"를 가질 것을 보장하는 가능한 가장 작은 CD이다. 이는 제1 및 제2 퇴적들 사이의 접촉에서의 표면적이 최대화되는 반면, 제2 퇴적 층으로부터의 재료가 제1 퇴적 층에서 만들어진 비아들 내로 크리핑(creeping)하는 것을 방지하는 것을 보장한다. 이 방법은 필요한 경우, 퇴적 단계 당 수평 성장 속도를 최소화하면서 비아의 상향 성장을 계속하기 위한 후속 퇴적들을 위해 반복될 수 있다.

본 기술분야의 통상의 기술자는 본 실시예들로부터 본 명세서에 설명된 방법 및 구성이 임의의 LED 아키텍처에 적용될 수 있다는 것을 인식할 것이다. 특히, 본 명세서에 설명된 방법들 및 구성들은 금속 접촉부 및 반사 층을 사용하는 임의의 LED 아키텍처에 적용될 수 있다.

본 실시예들은 공지된 웨이퍼 제조 어셈블리들 및 방법들에 따른 표준 제조 장비를 이용하여 구현될 수 있다. 본 실시예들은 다이 아키텍처 변경을 가능하게 하기 위해 웨이퍼 제조에서 기존의 제조 공정의 수정된 흐름에 통합될 수 있다.

일 실시예에서, 발광 다이오드(LED) 다이를 형성하는 방법이 개시된다. 방법은: (a) 다이를 제공하는 단계 -다이는 초기에 기판 및 에피택시 베이스 층, 전기 접촉부의 영역에 정의된 비아를 포함하는 유전체 층, 및 비아 내의 금속 접촉부를 포함함-; (b) 베이스 층으로부터 먼 전체 표면 위에 장벽 층을 퇴적하는 단계; (c) 금속 접촉부를 오버레이하는 다이의 영역들에서 장벽 층 상에 패터닝된 포토레지스트 층을 퇴적하는 단계; (d) 베이스 층으로부터 먼 전체 표면 위에 반사 층을 퇴적하는 단계; 및 (e) 패터닝된 포토레지스트 층 및 반사 층의 오버레이 부분들을 벗겨내는 단계를 포함한다.

일 실시예에서, 발광 다이오드(LED) 다이를 형성하는 방법이 개시된다. 방법은: (a) 다이를 제공하는 단계 -다이는 초기에 기판 및 에피택시 베이스 층, 전기 접촉부의 영역에 정의된 비아를 포함하는 유전체 층, 및 비아 내의 금속 접촉부를 포함함-; (b) 금속 접촉부를 오버레이하는 다이의 영역들에서 베이스 층으로부터 먼 표면 상에 패터닝된 포토레지스트 층을 퇴적하는 단계; (c) 베이스 층으로부터 먼 전체 표면 위에 반사 층을 퇴적하는 단계; (d) 포토레지스트 층을 제거하고 금속 접촉부를 오버레이하는 다이의 영역들에서 포토레지스트 층 및 반사 층의 오버레이 부분들을 벗겨내는 단계; 및 (e) 베이스 층으로부터 먼 전체 표면 위에 장벽 층을 퇴적하는 단계를 포함한다.

일 실시예에서, 발광 다이오드(LED) 다이를 형성하는 방법이 개시된다. 방법은: (a) 다이를 제공하는 단계 -다이는 초기에 기판 및 에피택시 베이스 층, 전기 접촉부의 영역에 정의된 비아를 포함하는 유전체 층, 및 비아 내의 금속 접촉부를 포함함-; (b) (i) 금속 접촉부에 인접한 다이의 영역들에서 베이스 층으로부터 먼 표면 상에 패터닝된 포토레지스트 층을 퇴적한 다음, 베이스 층으로부터 먼 전체 표면 상에 장벽 층을 퇴적하는 단계, 또는 (ii) 베이스 층으로부터 먼 전체 표면 위에 장벽 층을 퇴적한 다음, 금속 접촉부를 오버레이하는 다이의 영역들에서 베이스 층으로부터 먼 표면 상에 패터닝된 포토레지스트 층을 퇴적하는 단계 중 적어도 하나; (c) 패터닝된 포토레지스트 층을 벗겨내는 단계; 및 (d) 베이스 층으로부터 먼 전체 표면 위에 반사 층을 퇴적하는 단계를 포함한다.

LED 다이에 대해 본 명세서에 설명된 비제한적인 방법들 및 실시예들은 청구항들의 사상 및 범위를 벗어나지 않으면서 다양한 응용들 및 사용들을 위해 수정될 수 있다. 본 명세서에 설명되고 및/또는 도면들에 도시된 구현들 및 변형들은 단지 예로서 제시되며, 범위 및 사상을 제한하지 않는다. 본 명세서의 설명들은 특정 구현에 대해 설명될 수 있지만, 본 명세서에 설명된 방법 및 시스템의 모든 구현들에 적용 가능할 수 있다.

본 명세서에 설명된 바와 같이, 본 명세서에 설명된 방법들은 임의의 특정한 기능(들)을 수행하는 임의의 특정한 요소(들)로 제한되지 않고 제시된 방법들의 일부 단계들은 도시된 순서로 반드시 발생할 필요는 없다. 예를 들어, 일부 경우에 2개 이상의 방법 단계들이 상이한 순서로 또는 동시에 발생할 수 있다. 또한, 설명된 방법들의 일부 단계들은 (임의적이라고 명시적으로 언급되지 않더라도) 임의적일 수 있고, 따라서 생략될 수 있다. 본 명세서에 개시된 방법들의 이들 및 다른 변형들은, 특히 본 명세서에 기재된 발광 디바이스들에서 층을 성장시키기 위해 스퍼터링 퇴적을 사용하는 방법의 설명의 관점에서 쉽게 명백할 것이며, 본 발명의 전체 범위 내에 있는 것으로 간주된다.

일부 구현들의 일부 특징들은 생략되거나 다른 구현들로 구현될 수 있다. 본 명세서에 설명된 디바이스 요소들 및 방법 요소들은 교환 가능하고, 본 명세서에 설명된 예들 또는 구현들 중 임의의 것에서 사용되거나 생략될 수 있다. 특징들 및 요소들이 특정 조합들로 전술되었지만, 각각의 특징 또는 요소는 다른 특징들 또는 요소들 없이 단독으로 또는 다른 특징들 및 요소들을 갖거나 갖지 않는 다양한 조합들로 사용될 수 있다.

Claims

방법으로서,
에피택시 층, 상기 에피택시 층 위의 유전체 층, 상기 유전체 층 내의 적어도 하나의 비아, 및 상기 적어도 하나의 비아 내의 금속 접촉부를 포함하는 웨이퍼를 제공하는 단계;
상기 유전체 층 위에 장벽 층을 퇴적하고 상기 장벽 층을 부분적으로 제거함으로써, 상기 적어도 하나의 비아 및 상기 적어도 하나의 비아를 둘러싼 상기 유전체 층의 부분 위에 상기 장벽 층을 형성하는 단계; 및
상기 장벽 층 및 상기 유전체 층의 전체 표면 위에 반사 층을 퇴적하는 단계
를 포함하는, 방법.
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제1항에 있어서, 상기 반사 층의 측면 에지는 상기 장벽 층의 측면 에지에 직접 접하도록 상기 반사 층이 퇴적되는, 방법.
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제1항에 있어서, 상기 반사 층의 조면화된 표면이 46.0nm - 50.0nm의 표면 거칠기를 갖도록 상기 반사 층을 조면화하는 단계를 더 포함하는, 방법.
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제1항에 있어서, 상기 장벽 층을 형성하는 단계는:
상기 적어도 하나의 비아에 인접하지 않은 영역들에서 상기 유전체 층 상에 포토레지스트 층을 패터닝하는 단계,
상기 접촉부, 상기 유전체 층 및 상기 포토레지스트 층의 노출된 부분들 위에 상기 장벽 층을 퇴적하는 단계; 및
상기 포토레지스트 층, 및 상기 포토레지스트 층을 오버레이하는 상기 장벽 층의 영역들을 제거하는 단계
를 포함하는, 방법.
제1항에 있어서, 상기 장벽 층을 형성하기 전에 상기 접촉부 상에 다른 장벽 층을 퇴적하는 단계를 더 포함하는, 방법.
디바이스로서,
에피택셜 층;
상기 에피택셜 층 위의 유전체 층 -상기 유전체 층은 적어도 하나의 비아를 정의함-;
상기 적어도 하나의 비아 내의 금속 접촉부;
상기 적어도 하나의 비아 및 상기 적어도 하나의 비아를 둘러싼 상기 유전체 층의 부분 위의 장벽 층; 및
상기 장벽 층 및 상기 유전체 층의 전체 표면 위의 반사 층
을 포함하는, 디바이스.
제23항에 있어서, 상기 반사 층의 측면 에지는 상기 장벽 층의 측면 에지에 직접 접하는, 디바이스.
제23항에 있어서, 상기 반사 층은 인접한 금속 접촉부들 사이의 영역에서 상기 유전체 층과 접촉하는, 디바이스.
제23항에 있어서, 상기 금속 접촉부는 금 베릴륨(AuBe) 화합물을 포함하는, 디바이스.
제23항에 있어서, 상기 반사 층의 상부 표면은 46.0nm 내지 50.0nm 사이의 표면 거칠기를 갖는, 디바이스.
제23항에 있어서, 상기 금속 접촉부와 상기 장벽 층 사이에 다른 장벽 층을 더 포함하는, 디바이스.
제23항에 있어서, 상기 반사 층은 Ag 및 Al 중 하나를 포함하는, 디바이스.
제23항에 있어서, 상기 디바이스는 발광 다이오드(LED) 디바이스인, 디바이스.
제23항에 있어서, 상기 디바이스는 발광 다이오드(LED) 디바이스들의 웨이퍼인, 디바이스.
제23항에 있어서, 상기 에피택셜 층은 적어도 하나의 갈륨 인화물(GaP) 재료를 포함하는, 디바이스.
제23항에 있어서, 상기 반사 층은 상기 장벽 층과 직접 접촉하는, 디바이스.
제21항에 있어서, 상기 포토레지스트 층 및 상기 장벽 층의 영역들을 제거하는 단계는, 상기 포토레지스트 층 및 상기 장벽 층의 영역들의 리프트-오프를 수행하는 단계를 포함하는, 방법.