KR102356564B1 - 개선된 전력 공급 거절을 갖는 LDO(low dropout) 전압 레귤레이터 - Google Patents

개선된 전력 공급 거절을 갖는 LDO(low dropout) 전압 레귤레이터 Download PDF

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Abstract

소정의 양상들에서, 전압 레귤레이션을 위한 방법은, 피드백 회로를 이용하여, 기준 전압과 피드백 전압 사이의 차이를 감소시키는 방향으로 제 1 패스 엘리먼트의 저항을 조정하는 단계를 포함하고, 제 1 패스 엘리먼트는 전압 레귤레이터의 입력과 출력 사이에 커플링되고, 피드백 전압은 상기 전압 레귤레이터의 출력에서의 전압과 동일하거나 비례한다. 방법은 또한, 기준 전압과 피드백 전압 간의 차이를 감소시키는 방향으로 피드백 회로의 바이어스 전압을 조정하는 단계를 포함한다.

Description

개선된 전력 공급 거절을 갖는 LDO(low dropout) 전압 레귤레이터
[0001] 본 출원은, 2016년 1월 28일자로 미국 특허상표청에 출원된 정식 특허 출원 번호 제15/009,600호의 이득 및 이에 대한 우선권을 주장하며, 상기 정식 특허 출원의 전체 내용은 인용에 의해 본원에 포함된다.
[0002] 본 개시의 양상들은 일반적으로 전압 레귤레이터들에 관한 것으로, 보다 구체적으로는 LDO(low dropout) 전압 레귤레이터들에 관한 것이다.
[0003] 전압 레귤레이터들은 다양한 시스템들의 전력 회로들에 레귤레이팅된 전압들을 제공하기 위해 다양한 시스템들에 사용된다. 일반적으로 사용되는 전압 레귤레이터는 LDO(low dropout) 전압 레귤레이터이다. LDO 전압 레귤레이터는 노이즈가 있는 입력 공급 전압으로부터 회로에 전력을 공급하기 위해 안정되게 레귤레이팅된 전압을 제공하는 데 사용될 수 있다. LDO 전압 레귤레이터는 통상적으로 안정적인 기준 전압에 기초하여 대략적으로 일정한 출력 전압을 유지하기 위해 피드백 루프에 커플링된 패스(pass) 엘리먼트 및 증폭기를 포함한다.
[0004] 다음은 하나 또는 그 초과의 실시예들의 기본적인 이해를 제공하기 위해 그러한 실시예들의 간략화된 개요를 제시한다. 이러한 개요는, 고려되는 모든 실시예들의 포괄적인 개관이 아니며, 모든 실시예들의 핵심 또는 중요 엘리먼트들을 식별하도록 의도되지 않고 임의의 실시예들 또는 모든 실시예들의 범위를 기술하도록 의도되지도 않는다. 그의 유일한 목적은, 이후에 제시되는 더 상세한 설명에 대한 서론으로서 간략화된 형태로 하나 또는 그 초과의 실시예들의 일부 개념들을 제시하는 것이다.
[0005] 일 양상에 따라, 전압 레귤레이터가 제공된다. 전압 레귤레이터는 전압 레귤레이터의 입력과 출력 사이에 커플링되는 제 1 패스 엘리먼트를 포함하고, 제 1 패스 엘리먼트는 제 1 패스 엘리먼트의 저항을 제어하기 위한 제어 입력을 갖는다. 전압 레귤레이터는 또한, 기준 전압에 커플링된 제 1 입력, 피드백 전압에 커플링된 제 2 입력 및 제 1 패스 엘리먼트의 제어 입력에 커플링된 출력을 갖는 제 1 피드백 회로를 포함하고, 피드백 전압은 전압 레귤레이터의 출력에서의 전압과 대략 동일하거나 비례하고, 제 1 피드백 회로는 기준 전압과 피드백 전압 간의 차이를 감소시키는 방향으로 제 1 패스 엘리먼트의 저항을 조정하도록 구성된다. 전압 레귤레이터는 기준 전압에 커플링된 제 1 입력, 피드백 전압에 커플링된 제 2 입력, 및 제 1 피드백 회로에 커플링된 출력을 갖는 제 2 피드백 회로를 더 포함하고, 제 2 피드백 회로는 기준 전압과 피드백 전압 간의 차이를 감소시키는 방향으로 제 1 피드백 회로의 바이어스 전압을 조정하도록 구성된다.
제 2 양상은 전압 레귤레이션을 위한 방법에 관한 것이다. 방법은 피드백 회로를 이용하여, 기준 전압과 피드백 전압 사이의 차이를 감소시키는 방향으로 제 1 패스 엘리먼트의 저항을 조정하는 단계를 포함하고, 제 1 패스 엘리먼트는 전압 레귤레이터의 입력과 출력 사이에 커플링되고, 피드백 전압은 전압 레귤레이터의 출력에서의 전압과 동일하거나 비례한다. 방법은 기준 전압과 피드백 전압 간의 차이를 감소시키는 방향으로 피드백 회로의 바이어스 전압을 조정하는 단계를 더 포함한다.
[0006] 제 3 양상은 전압 레귤레이션을 위한 장치에 관한 것이다. 장치는 기준 전압과 피드백 전압 사이의 차이를 감소시키는 방향으로 제 1 패스 엘리먼트의 저항을 조정하기 위한 수단을 포함하고, 제 1 패스 엘리먼트는 전압 레귤레이터의 입력과 출력 사이에 커플링되고, 피드백 전압은 전압 레귤레이터의 출력에서의 전압과 동일하거나 비례한다. 장치는, 기준 전압과 피드백 전압 간의 차이를 감소시키는 방향으로 제 1 패스 엘리먼트의 저항을 조정하기 위한 수단의 바이어스 전압을 조정하기 위한 수단을 더 포함한다.
[0007] 전술한 목적 및 관련된 목적의 달성을 위해, 하나 또는 그 초과의 실시예들은, 아래에서 완전히 설명되고 특히 청구항들에서 지목되는 특징들을 포함한다. 다음의 설명 및 첨부된 도면들은, 하나 또는 그 초과의 실시예들의 특정한 예시적인 양상들을 상세히 기술한다. 그러나, 이들 양상들은, 다양한 실시예들의 원리들이 이용될 수 있는 다양한 방식들 중 단지 몇몇만을 표시하며, 설명된 실시예들은 모든 그러한 양상들 및 그들의 등가물들을 포함하도록 의도된다.
[0008] 도 1은 본 개시의 소정의 양상들에 따른 LDO(low dropout) 전압 레귤레이터의 예를 도시한다.
[0009] 도 2는 본 발명의 소정의 양상들에 따른 LDO 전압 레귤레이터의 다른 예를 도시한다.
[0010] 도 3은 본 개시의 소정의 양상들에 따른 LDO 전압 레귤레이터에서 증폭기의 예시적인 구현을 도시한다.
[0011] 도 4는 본 개시의 소정의 양상들에 따라, 제 1 및 제 2 피드백 회로들을 포함하는 LDO 전압 레귤레이터의 예를 도시한다.
[0012] 도 5는 본 개시의 소정의 양상들에 따라, 제 2 피드백 회로에서 증폭기의 예시적인 구현을 도시한다.
[0013] 도 6은 본 개시의 소정의 양상들에 따라, 제 2 피드백 회로의 대역폭을 감소시키기 위한 예시적인 RC(resistor-capacitor) 네트워크를 도시한다.
[0014] 도 7은 본 개시의 소정의 양상들에 따른 전압 레귤레이션을 위한 방법을 도시하는 흐름도이다.
[0015] 첨부된 도면들과 관련하여 아래에 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에서 설명된 개념들이 실시될 수 있는 유일한 구성들을 표현하도록 의도되진 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하려는 목적을 위한 특정한 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정한 세부사항들 없이도 실시될 수도 있다는 것이 당업자들에게는 명백할 것이다. 일부 경우들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 방지하기 위해 블록도 형태로 도시된다.
[0016] 도 1은 본 개시의 소정의 양상들에 따른 LDO(low dropout) 전압 레귤레이터(100)의 예를 아래에서 도시한다. LDO 전압 레귤레이터(100)는 패스 엘리먼트(110) 및 피드백 회로(120)를 포함한다. 패스 엘리먼트(110)는 LDO 전압 레귤레이터(100)의 입력(108)과 출력(130) 사이에 커플링된다. LDO 전압 레귤레이터(100)의 입력(108)은 전력 공급 레일(105) 상의 입력 공급 전압(VDD)에 커플링될 수 있다. 출력(130)에서의 레귤레이팅된 전압("Vreg"로 표시됨)은 VDD에서 패스 엘리먼트(110)에 걸친 전압 강하를 뺀 것과 대략 동일하다. 패스 엘리먼트(110)는 레귤레이터(100)의 입력(108)과 출력(130) 사이의 패스 엘리먼트(110)의 저항을 제어하기 위한 제어 입력(114)을 포함한다.
[0017] 피드백 회로(120)의 출력은 패스 엘리먼트(110)의 저항을 제어하도록 패스 엘리먼트(110)의 제어 입력(114)에 커플링된다. 패스 엘리먼트(110)의 저항을 제어함으로써, 피드백 회로(120)는 패스 엘리먼트(110)에 걸친 전압 강하 및 이에 따라, 레귤레이터(100)의 출력(130)에서의 레귤레이팅된 전압(Vreg)을 제어할 수 있다. 아래에서 추가로 논의되는 바와 같이, 피드백 회로(120)는 레귤레이팅된 전압(Vreg)을 대략적으로 원하는 전압으로 유지하기 위해 레귤레이팅된 전압(Vreg)의 피드백에 기초하여 패스 엘리먼트(110)의 저항을 조정한다.
[0018] 도 1의 예에서, 피드백 회로(120)는 증폭기(122)(예를 들어, 연산 증폭기)를 포함하고, 패스 엘리먼트(110)는 패스 PFET(p-type field effect transistor)(112)를 포함한다. 이 예에서, 패스 PFET(112)는 LDO 전압 레귤레이터(100)의 입력(108)에 커플링된 소스, 증폭기(122)의 출력에 커플링된 게이트 및 LDO 전압 레귤레이터(100)의 출력(130)에 커플링된 드레인을 갖는다. 증폭기(122)는 패스 PFET(112)의 게이트 전압을 조정함으로써 LDO 전압 레귤레이터(100)의 입력(108)과 출력(130) 사이의 패스 PFET(112)의 채널 저항을 제어한다. 이 예에서, 증폭기(122)는 게이트 전압을 증가시킴으로써 패스 PFET(112)의 저항을 증가시키고, 게이트 전압을 감소시킴으로써 패스 PFET(112)의 저항을 감소시킨다. 또한, 패스 PFET(112)는 포화 영역에서 동작한다.
[0019] LDO 전압 레귤레이터(100)의 출력(130)은, LDO 전압 레귤레이터(100)에 커플링된 회로(도시되지 않음)의 저항성 및 용량성 부하들을 나타낼 수 있는 저항성 부하(RL) 및 용량성 부하(CL)에 커플링된다. LDO 전압 레귤레이터(100)의 출력(130)에서의 레귤레이팅된 전압("Vreg"로 표시됨)은 피드백 회로에 피드백 전압("Vfb")을 제공하도록 음의 피드백 루프를 통해 피드백 회로(120)로 피드백된다. 이 예에서, 피드백 전압(Vfb)은, 레귤레이팅된 전압(Vreg)이 이 예에서의 피드백 회로(120)에 직접 공급되기 때문에 레귤레이팅된 전압(Vreg)과 거의 동일하다. 기준 전압("Vref"로 표시됨)은 또한 피드백 회로(120)에 입력된다. 기준 전압(Vref)은 밴드갭 회로(bandgap circuit)(도시되지 않음) 또는 다른 안정적인 전압 소스로부터 발생할 수 있다. 피드백 회로(120)가 증폭기(122)를 포함하는 예에 대해, 피드백 전압(Vfb)은 증폭기(122)의 제 1 입력(+)에 커플링되고, 기준 전압(Vref)은 증폭기(122)의 제 2 입력(-)에 커플링되고, 증폭기(122)의 출력은 패스 엘리먼트(110)의 제어 입력(114)에 커플링된다.
[0020] 동작 동안, 피드백 회로(120)는 피드백 회로(120)에 입력된 기준 전압(Vref)과 피드백 전압(Vfb) 간의 차이(에러)를 감소시키는 방향으로 패스 엘리먼트(110)의 제어 입력(114)을 구동한다. 피드백 전압(Vfb)은 이 예에서 레귤레이팅된 전압(Vreg)과 거의 동일하기 때문에, 피드백 회로(120)는 레귤레이팅된 전압(Vreg)이 기준 전압(Vref)과 거의 동일하게 되도록 패스 엘리먼트(110)의 제어 입력(114)을 구동한다. 예를 들어, 레귤레이팅된 전압(Vreg)(및 그에 따른 피드백 전압(Vfb))이 기준 전압(Vref)을 넘어 증가하는 경우, 피드백 회로(120)는 패스 엘리먼트(110)의 저항을 증가시키며, 이는 패스 엘리먼트(110)에 걸친 전압 강하를 증가시킨다. 증가된 전압 강하는 출력(130)에서의 레귤레이팅된 전압(Vreg)을 낮추고, 그리하여 Vref와 Vfb 사이의 차이(에러)를 감소시킨다. 레귤레이팅된 전압(Vreg)이 기준 전압(Vref) 아래로 떨어지는 경우, 피드백 회로(120)는 패스 엘리먼트(110)의 저항을 감소시키며, 이는 패스 엘리먼트(110)에 걸친 전압 강하를 감소시킨다. 감소된 전압 강하는 출력(130)에서의 레귤레이팅된 전압(Vreg)을 상승시키고, 그리하여 Vref와 Vreg 사이의 차이(에러)를 감소시킨다. 따라서, 이 예에서, 피드백 회로(120)는, 전력 공급기가 (예를 들어, 노이즈로 인해) 변동되고 그리고/또는 전류 부하가 변할 때조차도, 출력(130)에서 대략 일정한 레귤레이팅된 전압(Vreg)을 유지하도록 패스 엘리먼트(110)의 저항을 동적으로 조정한다.
[0021] 도 1의 예에서, 레귤레이팅된 전압(Vreg)은 피드백 회로(120)에 직접 공급된다. 그러나 본 개시는 이러한 예로 제한되지 않는다는 것이 인지될 것이다. 예를 들어, 도 2는 레귤레이팅된 전압(Vref)이 전압 분할기(225)를 통해 피드백 회로(120)로 피드백되는 LDO 전압 레귤레이터(200)의 다른 예를 도시한다. 전압 분할기(225)는 LDO 전압 레귤레이터(200)의 출력(130)에 커플링된 2개의 직렬 레지스터들(RFB1 및 RFB2)을 포함한다. 레지스터들(RFB1 및 RFB2) 사이의 노드(220)에서의 전압이 피드백 회로(120)에 피드백된다. 이 예에서, 피드백 전압(Vfb)은, 다음과 같이, 레귤레이팅된 전압(Vreg)과 관련된다 :
Figure 112018073057678-pct00001
(1)
여기서 수식(1)의 RFB1 및 RFB2는 각각, 레지스터들(RFB1 및 RFB2)의 저항들이다. 따라서, 이 예에서, 피드백 전압(Vfb)은 레귤레이팅된 전압(Vreg)에 비례하며, 여기서 비례는 레지스터들(RFB1 및 RFB2)의 저항들의 비(ratio)에 의해 세팅된다.
[0022] 피드백 회로(120)는 피드백 전압(Vfb)과 기준 전압(Vref) 사이의 차이(에러)를 감소시키는 방향으로 패스 엘리먼트(110)의 제어 입력(114)을 구동한다. 이 피드백은 레귤레이팅된 전압(Vreg)이 대략 다음과 동일하게 되게 한다:
[0023]
Figure 112018073057678-pct00002
(2)
수식(2)에 도시된 바와 같이, 이 예에서, 레귤레이팅된 전압은 레지스터들(RFB1 및 RFB2)의 저항들의 비를 상응하게 세팅함으로써 원하는 전압으로 세팅될 수 있다. 본 개시에서, 피드백 전압(Vfb)은 레귤레이팅된 전압(Vreg)과 동일하거나 그에 비례할 수 있다는 것이 인지될 것이다.
[0024] LDO 전압 레귤레이터(100 또는 200)의 성능의 중요한 측정은 PSRR(power supply rejection ratio)이다. PSRR은 LDO 전압 레귤레이터(100 또는 200)가 전력 공급기 상의 노이즈를 거절(reject)하는 능력을 측정한다. PSRR이 클수록 노이즈 거절이 크고, 이에 따라 LDO 전압 레귤레이터의 출력(130)으로 전파되는 전력 공급기 노이즈의 양이 더 적다.
[0025] LDO 전압 레귤레이터(100 또는 200)의 PSRR은 LDO 전압 레귤레이터의 단위 이득 대역폭을 증가시킴으로써 증가될 수 있다. 이는 LDO 전압 레귤레이터(100 또는 200)가 전력 공급기들 상의 과도 현상(transient)들에 더 빨리 응답하고, 이에 따라 더 높은 주파수들에서 전력 공급기 노이즈를 거절하도록 허용한다. 그러나 단위 이득 대역폭을 증가시키는 것은, 아래에서 추가로 논의되는 바와 같이, LDO 전압 레귤레이터의 피드백 루프에서의 불안정성을 야기할 수 있다.
[0026] LDO 전압 레귤레이터(100 또는 200)의 피드백 루프는 2개의 극들을 가질 수 있다. 제 1 극은 주로, LDO 전압 레귤레이터의 출력(130)에서 용량성 부하(CL) 및 저항성 부하(RL)에 기인할 수 있다. 제 2 극은 주로, 패스 엘리먼트(110)의 제어 입력(114)에서의 커패시턴스 및 증폭기(122)의 출력 임피던스에 기인할 수 있다. 통상적으로, 부하 커패시턴스 및 패스 엘리먼트(110)의 제어 입력(114)에서의 커패시턴스는 크다. 패스 엘리먼트(110)가 패스 PFET(112)로 구현되는 예의 경우, 패스 PFET(112)의 게이트 커패시턴스는 통상적으로 크다. 이는, 큰 패스 PFET(112)는 통상적으로 패스 PEFT(112)가 큰 부하 전류를 통과시키는 것을 가능하게 하는데 사용되기 때문이다.
[0027] 큰 부하 커패시턴스 및 패스 엘리먼트(110)의 제어 입력(114)에서의 커패시턴스의 결과로서, 제 1 및 제 2 극들은 통상적으로 저주파수들에 로케이팅되어, 저주파수들에서 피드백 루프의 과도한 위상 시프트를 야기한다. 과도한 위상 시프트는 180도에 근접할 수 있어, 피드백 루프가 재생성(regenerative)이 되게 하고 이에 따라 불안정적이 되게 한다.
[0028] 피드백 루프의 안정성을 개선하기 위한 하나의 접근법은 피드백 회로(120)에서 증폭기(122)의 출력 임피던스를 낮추는 것이다. 낮은 출력 임피던스는 피드백 루프의 제 2 극을 보다 높은 주파수들로 푸시(push)하며, 이는 저주파수들에서 과도한 위상 시프트를 방지한다. 그러나, 낮은 출력 임피던스는 또한 증폭기(122)에 대한 낮은 이득을 초래한다. 낮은 이득이 갖는 문제점은, 도 3을 참조하여 아래에서 추가로 논의되는 바와 같이, 낮은 이득이 레귤레이팅된 전압(Vreg)에서 큰 이득 에러로 이어질 수 있다는 것이다.
[0029] 도 3은 레귤레이팅된 전압(Vreg)이 증폭기(122)에 직접 공급되는(즉, Vfb가 Vreg와 대략 동일함) 증폭기(122)의 예시적인 구현을 도시한다. 증폭기(122)는 차동 드라이버(322), 제 1 부하 레지스터(R1), 제 2 부하 레지스터(R2) 및 전류 소스(310)를 포함한다. 도 3의 예에서, 차동 드라이버(322)는 제 1 입력 NFET(n-type field effect transistor)(325) 및 제 2 입력 NFET(330)를 포함한다. 제 1 부하 레지스터(R1)는 전력 공급 레일(105)과 제 1 입력 NFET(325)의 드레인 사이에 커플링되고, 제 2 부하 레지스터(R2)는 전력 공급 레일(105)과 제 2 입력 NFET(330)의 드레인 사이에 커플링된다. 전류 소스(310)는 제 1 및 제 2 입력 NFET들(325 및 330)의 소스들에 커플링되고 증폭기(122)에 바이어스 전류를 제공한다.
[0030] 이 예에서, 피드백 전압(Vfb)은 제 1 입력 NFET(325)의 게이트에 대응하는 차동 드라이버(322)의 제 1 입력(327)에 입력된다. 기준 전압(Vref)은 제 2 입력 NFET(330)의 게이트에 대응하는 차동 드라이버(322)의 제 2 입력(332)에 입력된다. 증폭기(122)의 출력은, 도 3에 도시된 바와 같이, 제 2 부하 레지스터(R2)와 제 2 입력 NEFT(330)의 드레인 사이의 노드(315)에서 취해진다.
[0031] 이 예에서, 부하 레지스터(R2)의 저항은 증폭기(122)에 낮은 출력 임피던스 및 높은 대역폭을 제공하도록 낮게 형성될 수 있다. 위에서 논의된 바와 같이, 낮은 출력 임피던스는 피드백 루프(320)의 제 2 극을 보다 높은 주파수로 푸시하여, 피드백 루프(320)의 안정성을 개선한다. 낮은 출력 임피던스는 또한 증폭기(122)의 이득을 낮춘다. 이는, 증폭기(122)의 개-루프 이득이 출력 임피던스와 증폭기(122)의 트랜스컨덕턴스의 곱이기 때문이다. 낮은 이득은, 아래에서 추가로 설명되는 바와 같이, 레귤레이팅된 전압(Vreg)에서 큰 이득 에러를 초래한다.
[0032] 동작 동안, 전류 소스(310)의 바이어스 전류는 일반적으로 제 1 및 제 2 부하 레지스터들(R1 및 R2) 사이에서 균등하게 분할되지 않는다(즉, 부하 레지스터들을 통해 흐르는 전류들은 밸런싱되지 않음). 제 2 부하 레지스터(R2)를 통과하는 전류는 대략 다음과 동일하다:
Figure 112018073057678-pct00003
(3)
여기서, I2는 제 2 부하 레지스터(R2)를 통과하는 전류이고, Vout은 증폭기(122)의 출력 전압이고, 수식(3)의 R2는 제 2 부하 레지스터(R2)의 저항이다. 제 1 부하 레지스터(R1)를 통과하는 전류는 다음에 의해 주어진다:
Figure 112018073057678-pct00004
(4)
여기서 I1은 제 1 부하 레지스터(R1)를 통과하는 전류이고, Ibias는 전류 소스(310)의 바이어스 전류이다. 도 3의 예에서, 피드백 루프(320)는 Vref와 Vfb 사이의 차이를 감소시키는 방향으로 (패스 엘리먼트(110)의 제어 입력(114)을 구동하는) 증폭기(122)의 출력 전압(Vout)을 조정한다. 통상적으로, 이는 제 2 부하 레지스터(R2)를 통과하는 전류(I2)가 제 1 부하 레지스터(R1)를 통과하는 전류(I1)와 상이하게 되게 한다.
[0033] 부하 레지스터들(R1 및 R2)을 통과하는 상이한 전류들(I1 및 I2)은 부하 레지스터들(R1 및 R2)에 걸친 전압 강하가 상이하게 되게 한다(부하 레지스터들(R1 및 R2)의 저항이 대략 동일하다고 가정함). 이는 차례로, 제 1 입력 NFET(325)의 드레인 전압(Vd1)이 제 2 입력 NFET(330)의 드레인 전압(Vd2)과 상이하게 되게 한다. 드레인 전압들의 차이는 Vd1과 Vd2 사이의 차이를 증폭기(122)의 이득으로 나눔으로써 주어지는 입력-참조 전압 오프셋을 유도한다. 증폭기(122)의 이득이 낮기 때문에, 증폭기(122)의 입력-참조 전압 오프셋은 비교적 높다. 높은 입력-참조 전압 오프셋은 증폭기(122)에 대한 입력 전압들인 Vref와 Vfb 사이의 비교적 큰 이득 에러를 초래한다.
[0034] 따라서, 증폭기(122)의 낮은 이득은 Vreg와 Vfb 사이의 큰 이득 에러를 초래한다. LDO 레귤레이터(100)의 피드백 루프(320)는 Vreg와 Vfb 사이의 이득 에러를 보정하는데 효과적이지 않다. 이는, Vreg와 Vfb 사이의 차이가 입력-참조 전압 오프셋과 거의 동일하도록(반면, 차이는 이상적으로는 0볼트가 되어야 함) 피드백 루프(320)가 패스 엘리먼트(110)의 제어 입력(114)을 구동하기 때문이다. 입력-참조 전압 오프셋(및 그에 따른 Vref와 Vfb 사이의 이득 에러)은 증폭기(122)의 출력 임피던스(및 그에 따른 이득)를 증가시킴으로써 감소될 수 있다. 그러나, 위에서 논의된 바와 같이, 피드백 루프(320)의 안정성을 제공하기 위해 증폭기(122)의 출력 임피던스를 낮게 유지하는 것이 바람직하다. 따라서, 증폭기(122)의 출력 임피던스를 낮게 유지하면서 이득 에러를 감소시키는 방법들 및 시스템들이 필요하다.
[0035] 본 개시의 실시예들은 아래에서 추가로 논의되는 바와 같이, 이득 에러를 감소시키는 제 2 피드백 루프를 LDO 전압 레귤레이터에 제공함으로써 위에서 논의된 이득 에러를 감소시킨다.
[0036] 도 4는 본 개시의 소정의 양상들에 따른 LDO 전압 레귤레이터(400)를 도시한다. LDO 전압 레귤레이터(400)는 도 3에 도시된 패스 엘리먼트(110)를 포함한다. 아래의 논의에서, 패스 엘리먼트(110)는 아래에서 추가로 설명되는, LDO 전압 레귤레이터(400) 내의 다른 패스 엘리먼트로부터 패스 엘리먼트(110)를 구별하기 위해 제 1 패스 엘리먼트(110)로서 지칭된다.
[0037] LDO 전압 레귤레이터(400)는 또한 제 1 피드백 회로(420)를 포함한다. 제 1 피드백 회로(420)는 도 3에 도시된 증폭기(122) 및 제 2 패스 엘리먼트(410)를 포함한다. 아래의 논의에서, 증폭기(122)는 아래에서 추가로 설명되는, LDO 전압 레귤레이터(400) 내의 다른 증폭기로부터 증폭기(122)를 구별하기 위해 제 1 증폭기(122)로서 지칭된다. 도 4의 예에서, 제 1 증폭기(122)는, 도 3의 증폭기(122)와 유사하게, 피드백 전압(Vfb)에 커플링된 제 1 입력(327), 기준 전압(Vref)에 커플링된 제 2 입력(332) 및 제 1 패스 엘리먼트(110)의 제어 입력(114)에 커플링되는 출력(315)을 갖는다. 소정의 양상들에서, 제 1 증폭기(122)는 낮은 이득 및 높은 대역폭을 가져, 안정되게 레귤레이팅된 전압(Vreg)을 유지하기 위해 제 1 피드백 회로(420)가 전력 공급 레일(105) 상의 빠른 과도 현상들 및 전류 부하의 빠른 변화들에 응답하도록 허용한다. 이는, 전력 공급기 상의 빠른 과도 현상들 및/또는 부하 전류의 빠른 변화들로 인한 차이(Vreg 및 Vfb)를 감소시키는 방향으로 제 1 피드백 회로(420)가 제 1 패스 엘리먼트(110)의 저항을 신속하게 조정하도록 허용한다. 그러나, 제 1 피드백 회로(420)는 또한 위에서 논의된 바와 같이, 제 1 증폭기(122)의 낮은 이득으로 인해 높은 이득 에러를 가질 수 있다.
[0038] 제 2 패스 엘리먼트(410)는 전력 공급 레일(105)과 제 1 증폭기(122)의 바이어스 노드(427) 사이에 커플링된다. 바이어스 노드(427)는 도 4에 도시된 바와 같이, 제 1 증폭기(122)의 부하 레지스터들(R1 및 R2)에 커플링될 수 있다. 따라서, 이 예에서, 부하 레지스터들(R1 및 R2)은 도 3의 경우에서와 같이 전력 공급기(105)에 직접 커플링되는 대신에, 제 2 패스 엘리먼트(410)를 통해 전력 공급 레일(105)에 커플링된다.
[0039] 결과적으로, 제 1 피드백 회로(420)의 바이어스 노드(427)에서의 바이어스 전압("Vdd"로 표시됨)은 VDD에서 제 2 패스 엘리먼트(410)에 걸친 전압 강하를 뺀 것과 대략 동일하다. 제 2 패스 엘리먼트(410)는 제 2 패스 엘리먼트(410)의 저항을 제어하기 위한 제어 입력(414)을 포함한다. 제 2 패스 엘리먼트(410)의 저항이 제 2 패스 엘리먼트(410)에 걸친 전압 강하를 제어하기 때문에, 바이어스 노드(427)에서의 바이어스 전압은 제 2 패스 엘리먼트(410)의 저항을 조정함으로써 조정될 수 있다. 제 2 패스 엘리먼트(410)를 통과하는 전류는 전류 소스(310)의 바이어스 전류와 대략 동일할 수 있고 제 2 패스 엘리먼트(410)의 저항이 제 2 피드백 회로(430)에 의해 조정되기 때문에 대략 일정할 수 있다. 제 2 패스 엘리먼트(410)는 큰 부하 전류를 통과시킬 필요가 없기 때문에, 제 2 패스 엘리먼트(410)는 제 1 패스 엘리먼트(110)보다 훨씬 더 작을 수 있다는 것이 인지될 것이다.
[0040] LDO 전압 레귤레이터(400)는 또한 제 2 피드백 회로(430)를 포함한다. 도 4의 예에서, 제 2 피드백 회로(430)는 기준 전압(Vref)에 커플링된 제 1 입력(+), 피드백 전압(Vfb)에 커플링된 제 2 입력(-) 및 제 2 패스 엘리먼트(410)의 제어 입력(414)에 커플링된 출력을 갖는 제 2 증폭기(432)를 포함한다. 도 4의 예에서, 레귤레이팅된 전압(Vreg)은 제 2 증폭기(432)의 제 2 입력(-)에 직접 공급된다. 따라서, 이 예에서, 제 2 증폭기(432)의 제 2 입력(-)에서의 피드백 전압(Vfb)은 대략 Vreg와 동일하다. 제 2 증폭기(432)의 출력은 제어 입력(414)을 통해 제 2 패스 엘리먼트(410)의 저항을 제어하며, 이는 차례로 제 2 패스 엘리먼트(410)에 걸친 전압 강하 및 이에 따라, 제 1 피드백 회로(420)의 바이어스 노드(427)에서의 바이어스 전압(Vdd)을 제어한다. 이는 제 2 증폭기(432)가 제 1 피드백 회로(420)의 바이어스 노드(427)에서의 바이어스 전압(Vdd)을 조정하도록 허용한다. 아래에서 추가로 논의되는 바와 같이, 제 2 증폭기(432)는 제 1 피드백 회로(420)의 이득 에러를 보정하기 위해 레귤레이팅된 전압(Vreg)의 피드백에 기초하여 제 1 피드백 회로(420)의 바이어스 전압(Vdd)을 조정한다.
[0041] 제 2 패스 엘리먼트(410)는 도 4의 예에 도시된 바와 같이 제 2 패스 PFET(412)를 포함할 수 있다. 이 예에서, 제 2 패스 PFET(412)는 전력 공급 레일(105)에 커플링된 소스, 제 2 증폭기(432)의 출력에 커플링된 게이트 및 제 1 피드백 회로(420)의 바이어스 노드(427)에 커플링된 드레인을 갖는다. 제 2 증폭기(432)는 제 2 패스 PFET(412)의 게이트 전압을 조정함으로써 제 2 패스 PFET(412)의 채널 저항(및 이에 따라 바이어스 전압(Vdd))을 제어한다. 이 예에서, 제 2 증폭기(432)는 게이트 전압을 증가시킴으로써 제 2 패스 PFET(412)의 저항을 증가(그리고 이에 따라 바이어스 전압(Vdd)를 감소)시킨다. 제 2 증폭기(432)는 게이트 전압을 감소시킴으로써 제 2 패스 PFET(412)의 저항을 감소(그리고 이에 따라 바이어스 전압(Vdd)을 증가)시킨다. 또한, 제 2 패스 PFET(412)는 포화 영역에서 동작한다.
[0042] 동작 동안, 제 2 피드백 회로(430)는 제 1 피드백 회로(420)의 이득 에러로 인한 기준 전압(Vref)과 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 제 2 패스 엘리먼트(410)의 제어 입력(414)을 구동한다. 제 2 피드백 회로(430)는 제 1 증폭기(122)의 제 1 및 제 2 부하 레지스터들(R1 및 R2)을 통해 흐르는 전류들을 밸런싱하는 방향으로 제 2 패스 엘리먼트(410)를 통해 바이어스 전압(Vdd)을 조정함으로써 이를 행한다. 그 결과, 부하 레지스터들(R1 및 R2)에 걸친 전압 강하들은 대략 동일하여, 제 1 및 제 2 입력 NFET들(325 및 330)의 드레인 전압들(Vd1 및 Vd2)이 대략 동일해지게 한다. 이는 Vd1과 Vd2 사이의 차이를 감소시키고, 그리하여 제 1 증폭기(120)의 입력-참조 전압 오프셋 및 이에 따라 제 1 피드백 회로(420)의 이득 에러를 감소시킨다.
[0043] 예를 들어, 제 2 부하 레지스터(R2)를 통과하는 전류가 제 1 부하 레지스터(R1)를 통과하는 전류보다 큰 경우, 제 2 피드백 회로(430)는 제 2 패스 엘리먼트(410)의 저항을 증가시킴으로써 바이어스 노드(427)에서 바이어스 전압(Vdd)을 감소시킨다. 바이어스 전압(Vdd)의 감소는 제 2 부하 레지스터(R2)에 걸친 전압 강하를 감소시키며, 이는 대략 Vdd-Vout과 동일하다. 전압 강하의 감소는 제 2 부하 레지스터(R2)를 통과하는 전류가 감소되게 한다. 그 결과, 전류 소스(310)의 더 많은 바이어스 전류가 제 1 부하 레지스터(R1)로 스티어링된다(steered). 이는 제 1 부하 레지스터(R1)를 통과하는 전류를 증가시키고, 그리하여 제 1 및 제 2 부하 레지스터들(R1, R2)을 통과하는 전류들 사이의 차이를 감소시킨다.
[0044] 위에서 논의된 바와 같이, 제 2 피드백 회로(430)의 제 2 증폭기(432)는 높은 이득 및 낮은 대역폭 및 이에 따라, 제 1 피드백 회로(420)의 제 1 증폭기(122) 보다 훨씬 더 낮은 이득 에러를 갖는다. 이는 제 1 피드백 회로(420)의 빠른 과도 현상 응답에 거의 또는 전혀 영향을 미치지 않으면서, 제 2 피드백 회로(430)가 제 1 피드백 회로(420)의 이득 에러로 인한 Vref와 Vfb 간의 차이를 감소시키도록 허용한다.
[0045] 따라서, LDO 전압 레귤레이터(400)의 제 1 피드백 회로(420)는 전력 공급기 상의 빠른 과도 현상들 및 전류 부하의 빠른 변화들에 응답하기 위해 낮은 이득 및 높은 대역폭을 갖는다. LDO 전압 레귤레이터(400)의 제 2 피드백 회로(430)는 제 1 피드백 회로(420)의 이득 에러를 보정하기 위해 높은 이득 및 낮은 대역폭을 가지며, 여기서 이득 에러는 제 1 피드백 회로(420)의 낮은 이득에 기인한다. 도 4에서, 제 1 피드백 회로(420)의 피드백 루프는 320으로 표시된 점선으로 도시되고, 제 2 피드백 회로(430)의 피드백 루프는 450으로 표시된 점선으로 도시된다.
[0046] 소정의 양상들에서, LDO 전압 레귤레이터(400)는 제 1 피드백 회로(420)의 단위 대역폭(unity bandwidth)(즉, 개방 루프 이득이 0dB(단위 이득)을 초과하는 주파수 범위) 내에 있는 전력 공급기 상의 빠른 과도 현상에 응답할 수 있다. 예를 들어, 제 1 피드백 회로(420)는 100 MHz 또는 그 초과의 단위 이득을 가질 수 있다. 따라서, 이 예에서, LDO 전압 레귤레이터(400)는 100 MHz 또는 그 초과의 주파수 범위 내의 빠른 과도 현상에 응답할 수 있다. 소정의 양상들에서, 제 1 피드백 회로(420)는 100pS 내지 500pS의 시간에서 정격 최대 부하의 20 %의 빠른 전류 부하 변화들에 응답할 수 있다. 본 개시의 실시예들은 위의 예들로 제한되지 않는다는 것이 인지될 것이다.
[0047] 본 개시의 실시예들은 도 4에 도시된 제 1 증폭기(122)의 예시적인 구현으로 제한되지 않는다는 것이 인지될 것이다. 본 개시의 실시예들은 낮은 이득을 갖는 다른 증폭기들로부터 이득 에러를 보정하는데 사용될 수 있다. 추가로, 도 4는 레귤레이팅된 전압(Vreg)이 제 1 및 제 2 피드백 회로들(420 및 430)에 직접 피드백되는 예를 도시하지만, 본 개시는 이러한 예로 제한되지 않는다는 것이 인지될 것이다. 예를 들어, 레귤레이팅된 전압(Vreg)은 전압 분할기(예를 들어, 전압 분할기(225))를 통해 제 1 및 제 2 피드백 회로들(420)에 피드백될 수 있으며, 이 경우 피드백 전압(Vfb)은 레귤레이팅된 전압(Vreg)에 비례할 수 있다.
[0048] 도 5는 본 개시의 소정의 양상들에 따른 제 2 증폭기(432)의 예시적인 구현을 도시한다. 이 예에서, 제 2 증폭기(432)는 차동 드라이버(522), 제 1 PFET(540), 제 2 PFET(550) 및 전류 소스(510)를 포함한다. 도 5의 예에서, 차동 드라이버(522)는 제 1 및 제 2 입력 NFET들(520 및 525)을 포함한다.
[0049] 이 예에서, 기준 전압(Vref)은 제 1 입력 NFET(520)의 게이트에 대응하는 차동 드라이버(522)의 제 1 입력(527)에 입력된다. 피드백 전압(Vfb)은 제 2 입력 NFET(525)의 게이트에 대응하는 차동 드라이버(522)의 제 2 입력(532)에 입력된다. 제 2 증폭기(432)의 출력은 도 5에 도시된 바와 같이, 제 2 PFET(550)의 드레인과 제 2 NFET(525)의 드레인 사이의 노드(515)에서 취해진다.
[0050] 제 1 PFET(540)는 전력 공급 레일(105)에 커플링된 소스 및 제 1 입력 NFET(520)의 드레인에 커플링된 드레인을 갖는다. 제 1 PFET(540)의 게이트 및 드레인은 함께 결합된다. 제 2 PFET(550)는 전력 공급 레일(105)에 커플링된 소스, 제 1 PFET(540)의 게이트에 커플링된 게이트 및 제 2 입력 NFET(525)의 드레인에 커플링된 드레인을 갖는다. 아래에서 추가로 논의되는 바와 같이, 제 2 PFET(550)는 제 2 증폭기(432)의 출력(515)에서 높은-임피던스의 활성 부하를 제공한다. 전류 소스(510)는 제 1 및 제 2 입력 NFET들(520 및 525)의 소스들에 커플링되고 제 2 증폭기(432)에 바이어스 전류를 제공한다.
[0051] 이 예에서, 제 2 증폭기(432)의 출력(515)에서 제 2 PFET(550)의 드레인에 나타나는 임피던스는 제 1 증폭기(122)의 출력 임피던스에 비해 높다. 높은 임피던스는 제 1 증폭기(122)보다 훨씬 더 높은 이득을 제 2 증폭기(432)에 제공한다. 이러한 높은 이득은 위에서 논의된 바와 같이, 제 2 피드백 회로(430)가 제 1 피드백 회로(420)의 이득 에러를 보정하도록 허용한다.
[0052] 도 6은 본 개시의 소정의 양상들에 따른 LDO 전압 레귤레이터(600)를 도시한다. LDO 전압 레귤레이터(600)는 도 5의 LDO 전압 레귤레이터(400)와 유사하고, 제 1 피드백 회로(420)와 제 2 피드백 회로(432) 사이에 커플링된 RC(resistor-capacitor) 네트워크(610)를 더 포함한다. 도 6의 예에서, RC 네트워크(610)는 직렬로 커플링된 커패시터(Cm) 및 레지스터(Rm)를 포함한다. RC 네트워크(610)는 제 2 피드백 회로(430)의 출력에서 RC 시상수를 증가시킴으로써 제 2 피드백 회로(430)의 대역폭을 감소시키도록 구성된다. 이 예에서, 제 2 피드백 회로(430)의 대역폭은 제 2 피드백 회로(430)가 고주파수들에서 제 1 피드백 회로(420)의 동작을 방해하는 것을 방지하도록 감소될 수 있다.
[0053] 도 6의 예에서, 커패시터(Cm)는 제 2 패스 PFET(412)의 게이트와 드레인 사이에 커플링된다. 이는 밀러 효과(Miller effect)를 통해 커패시터(Cm)의 등가의 커패시턴스를 증가시키며, 이는 커패시터(Cm)의 물리적 크기가 감소되도록 허용한다.
[0054] 도 7은 본 개시의 소정의 양상들에 따른 전압 레귤레이션을 위한 예시적인 방법(700)을 도시하는 흐름도이다. 방법은 LDO 전압 레귤레이터(400 또는 600)에 의해 수행될 수 있다.
[0055] 단계(710)에서, 제 1 패스 엘리먼트의 저항은 기준 전압과 피드백 전압 사이의 차이를 감소시키는 방향으로 피드백 회로를 사용하여 조정되며, 여기서 제 1 패스 엘리먼트는 전압 레귤레이터의 입력과 출력 사이에 커플링되고, 피드백 전압은 전압 레귤레이터의 출력에서의 전압과 동일하거나 이에 비례한다. 예를 들어, 제 1 패스 엘리먼트는 도 4 내지 도 6의 제 1 패스 엘리먼트(410)를 포함할 수 있다.
[0056] 단계(720)에서, 피드백 회로의 바이어스 전압은 기준 전압과 피드백 전압 간의 차이를 감소시키는 방향으로 조정된다. 예를 들어, 피드백 회로는 패스 엘리먼트(예를 들어, 제 2 패스 엘리먼트(410)) 및 증폭기(예를 들어, 제 1 증폭기(122))를 포함할 수 있으며, 여기서 바이어스 전압(예를 들어, Vdd)은 패스 엘리먼트와 증폭기 사이에 있고, 바이어스 전압은 패스 엘리먼트의 저항을 조정함으로써 조정된다.
[0057] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 사용하거나 또는 실시하는 것을 가능하게 하도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 사상 또는 범위를 벗어나지 않으면서 다른 변동들에 적용될 수 있다. 따라서, 본 개시는, 본원에 설명된 예들로 제한되도록 의도되는 것이 아니라, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (24)

  1. 전압 레귤레이터로서,
    상기 전압 레귤레이터의 출력과 전력 공급 레일 사이에 커플링되는 제 1 패스 엘리먼트 ― 상기 제 1 패스 엘리먼트는 상기 제 1 패스 엘리먼트의 저항을 제어하기 위한 제어 입력을 가짐 ― ;
    제 1 증폭기 및 제2 패스 엘리먼트를 포함하는 제 1 피드백 회로 ― 상기 제 1 증폭기는 제 1 트랜지스터, 제 2 트랜지스터, 제 1 저항(R1), 제 2 저항(R2), 및 전류 소스를 포함하며, 상기 제 2 트랜지스터의 게이트는 기준 전압(Vref)에 커플링되고, 상기 제 1 트랜지스터의 게이트는 피드백 전압(Vfb)에 커플링되고, 상기 제 2 트랜지스터의 드레인은 상기 제 1 패스 엘리먼트의 제어 입력에 커플링되고, 상기 피드백 전압(Vfb)은 상기 전압 레귤레이터의 출력에서의 전압과 동일하거나 혹은 비례하고, 상기 제 1 증폭기는 상기 기준 전압(Vref) 및 상기 피드백 전압(Vfb) 사이의 차이를 감소시키는 방향으로 상기 제 1 패스 엘리먼트의 저항을 조정하도록 구성되며, 상기 전류 소스는 상기 제 1 및 제 2 트랜지스터 모두의 소스에 커플링되며, 상기 제 2 패스 엘리먼트는 각각 상기 제 1 및 제 2 저항(R1, R2)을 경유하여 상기 제 1 및 제 2 트랜지스터의 드레인들 및 상기 전력 공급 레일 사이에 커플링되고, 상기 제 2 패스 엘리먼트는 상기 제 2 패스 엘리먼트의 저항을 제어하기 위한 제어 입력을 가지며, 상기 제 1 피드백 회로는 상기 제 2 패스 엘리먼트 및 상기 제 1 증폭기 사이에 바이어스 전압을 가짐 ―;
    상기 기준 전압(Vref)에 커플링된 제 1 입력, 상기 피드백 전압(Vfb)에 커플링된 제 2 입력, 및 상기 제 2 패스 엘리먼트의 제어 입력에 커플링된 출력을 갖는 제 2 피드백 회로를 포함하고,
    상기 제 2 피드백 회로는 상기 제 2 패스 엘리먼트의 저항을 조정함으로써 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 상기 제 1 피드백 회로의 상기 바이어스 전압을 조정하도록 구성되는,
    전압 레귤레이터.
  2. 제1항에 있어서,
    상기 제 1 피드백 회로는 상기 전력 공급 레일 상의 빠른 과도 현상(transient)들로 인한 상기 기준 전압(Vref) 및 상기 피드백 전압(Vfb) 간의 차이를 감소시키도록 구성되는,
    전압 레귤레이터.
  3. 제1항에 있어서,
    상기 제 1 피드백 회로는 상기 전압 레귤레이터의 출력에 커플링된 부하의 빠른 변화들로 인한 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키도록 구성되는,
    전압 레귤레이터.
  4. 제1항에 있어서,
    상기 제 2 피드백 회로는 상기 제 1 증폭기의 이득 에러로 인한 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키도록 구성되는,
    전압 레귤레이터.
  5. 제1항에 있어서,
    상기 제 2 패스 엘리먼트는 상기 전력 공급 레일에 커플링된 소스, 상기 제 2 피드백 회로의 출력에 커플링된 게이트 및 상기 제 1 증폭기에 커플링된 드레인을 갖는 PFET(p-type field effect transistor)를 포함하는,
    전압 레귤레이터.
  6. 제1항에 있어서,
    상기 제 1 증폭기는,
    상기 제 1 및 제 2 트랜지스터를 포함하는 차동 드라이버;
    상기 제 2 패스 엘리먼트와 상기 차동 드라이버의 제 1 출력 사이에 커플링된 제 1 부하; 및
    상기 제 2 패스 엘리먼트와 상기 차동 드라이버의 제 2 출력 사이에 커플링된 제 2 부하를 포함하고,
    상기 차동 드라이버는 상기 기준 전압(Vref) 및 상기 피드백 전압(Vfb)에 기초하여 상기 제 1 및 제 2 부하들을 구동하도록 구성되는,
    전압 레귤레이터.
  7. 제6항에 있어서,
    상기 제 2 피드백 회로는 상기 제 1 부하를 통과하는 전류와 상기 제 2 부하를 통과하는 전류 사이의 차이를 감소시키는 방향으로 상기 제 2 패스 엘리먼트의 저항을 조정하도록 구성되는,
    전압 레귤레이터.
  8. 제6항에 있어서,
    상기 전류 소스는 상기 제 1 증폭기에 대한 바이어스 전류를 제공하도록 구성되고, 상기 제 2 패스 엘리먼트를 통과하는 전류는 상기 바이어스 전류와 동일한,
    전압 레귤레이터.
  9. 제4항에 있어서,
    상기 제 2 피드백 회로는 상기 기준 전압(Vref)에 커플링된 제 1 입력, 상기 피드백 전압(Vfb)에 커플링된 제 2 입력, 및 상기 제 1 피드백 회로에 커플링된 출력을 갖는 제 2 증폭기를 포함하고, 상기 제 1 증폭기는 낮은 이득, 높은 대역폭 증폭기이고, 상기 2 증폭기는 높은 이득, 낮은 대역폭 증폭기이며,
    상기 전압 레귤레이터는 상기 제 2 패스 엘리먼트와 상기 제 1 증폭기 사이에 커플링되는 제 1 단부 및 상기 제 2 증폭기의 출력에 커플링된 제 2 단부를 갖는 커패시터를 더 포함하는,
    전압 레귤레이터.
  10. 제1항 내지 제9항 중 어느 한 항의 전압 레귤레이터에 의한 전압 레귤레이션을 수행하기 위한 방법으로서,
    기준 전압(Vref)과 피드백 전압(Vfb) 사이의 차이를 감소시키는 방향으로 상기 제 1 패스 엘리먼트의 저항을 조정하는 단계 ― 상기 피드백 전압(Vfb)은 상기 전압 레귤레이터의 출력에서의 전압과 동일하거나 비례함 ― ; 및
    상기 피드백 회로의 제 2 패스 엘리먼트를 이용하여 상기 제 1 피드백 회로의 바이어스 전압을 조정하는 단계를 포함하고,
    상기 바이어스 전압은 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키는 방향으로 조정되는,
    전압 레귤레이션을 수행하기 위한 방법.
  11. 제10항에 있어서,
    상기 제 1 패스 엘리먼트의 저항을 조정하는 단계는 상기 전압 레귤레이터의 입력에서의 빠른 과도 현상들로 인한 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키는,
    전압 레귤레이션을 수행하기 위한 방법.
  12. 제10항에 있어서,
    상기 제 1 패스 엘리먼트의 저항을 조정하는 단계는 상기 전압 레귤레이터의 출력에 커플링된 부하의 빠른 변화들로 인한 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키는,
    전압 레귤레이션을 수행하기 위한 방법.
  13. 제10항에 있어서,
    상기 제 1 피드백 회로의 바이어스 전압을 조정하는 단계는 상기 제1 증폭기의 이득 에러로 인한 상기 기준 전압(Vref)과 상기 피드백 전압(Vfb) 간의 차이를 감소시키는,
    전압 레귤레이션을 수행하기 위한 방법.
  14. 제13항에 있어서,
    상기 제 1 피드백 회로의 바이어스 전압을 조정하는 단계는 상기 제 2 패스 엘리먼트의 저항을 조정하는 단계를 포함하는,
    전압 레귤레이션을 수행하기 위한 방법.
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