KR102364793B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 제j 및 제j+1 데이터 라인과 연결되는 데이터 구동부, 제i 및 제i+1 스캔 라인과 연결되는 스캔 구동부 및 제k 및 제k+1 화소부를 갖는 표시 패널을 포함하고, 제k 화소부는, 게이트 전극이 제i 스캔 라인과 연결되고 일 전극이 제j 데이터 라인과 연결되며 타 전극이 제i 화소 전극과 연결되는 제i 트랜지스터를 포함하며, 제k+1 화소부는, 게이트 전극이 제i+1 스캔 라인과 연결되고 일 전극이 제j 데이터 라인과 연결되며 타 전극이 제i+1 화소 전극과 연결되는 제i+1 트랜지스터를 포함하고, 제i 및 제i+1 트랜지스터는 동시에 턴 온 되며, 제i 트랜지스터의 킥백(kickback) 전압 레벨은 제i+1 트랜지스터의 킥백 전압 레벨보다 낮을 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축이 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(Vertically Aligned mode)의 액정 표시 장치가 개발되고 있다. 수직 배향 방식의 액정 표시 장치는 측면 시인성 확보를 위해 하나의 화소를 두 개의 서브(sub) 화소로 구분하는 구조를 포함하여 다양한 구조로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 두 개의 부화소 간의 킥백 전압 차를 이용하여 하나의 데이터 전압을 이용하여, 서로 다른 전압을 각 화소 전극에 인가시킴으로써 표시 품질 및 시인성을 향상시킬 수 있는 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 제j(j는 1 이상의 자연수) 및 제j+1 데이터 라인과 연결되는 데이터 구동부; 제i(i는 1 이상의 자연수) 및 제i+1 스캔 라인과 연결되는 스캔 구동부; 및 제k(k는 1 이상의 자연수) 및 제k+1 화소부를 갖는 표시 패널을 포함하고, 상기 제k 화소부는, 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i 화소 전극과 연결되는 제i 트랜지스터를 포함하며, 상기 제k+1 화소부는, 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i+1 화소 전극과 연결되는 제i+1 트랜지스터를 포함하고, 상기 제i 및 제i+1 트랜지스터는 동시에 턴 온 되며, 상기 제i 트랜지스터의 킥백(kickback) 전압 레벨은 상기 제i+1 트랜지스터의 킥백 전압 레벨보다 낮을 수 있다.
또한, 상기 제i 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적은 상기 제i+1 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적보다 적을 수 있다.
또한, 상기 제j 데이터 라인에 인가되는 제j 데이터 신호는 공통 전압을 기준으로 전압 레벨이 높은 정극성 신호와, 상기 공통 전압을 기준으로 전압 레벨이 낮은 부극성 신호가 스윙할 수 있다.
또한, 상기 제j 데이터 라인에 상기 정극성의 제j 데이터 신호가 인가되는 경우의 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 높으며, 제j 데이터 라인에 상기 부극성의 제j 데이터 신호가 인가되는 경우의 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 낮을 수 있다.
또한, 상기 제j 데이터 라인에 인가되는 제j 데이터 신호 및 상기 제j+1 데이터 라인에 인가되는 제j+1 데이터 신호 각각은 정극성과 부극성의 전압이 공통 전압을 기준으로 스윙하며, 상기 제j 및 제j+1 데이터 신호는 위상이 서로 반대일 수 있다.
또한, 상기 표시 패널은, 제k+2 및 제k+3 화소부를 더 포함하고, 상기 제k+2 화소부는, 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+2 화소 전극과 연결되는 제i+2 트랜지스터를 포함하며, 상기 제k+3 화소부는, 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+3 화소 전극과 연결되는 제i+3 트랜지스터를 포함하고, 상기 제j+1 데이터 라인으로부터 상기 제i+2 및 제i+3 트랜지스터 각각의 일 전극에 인가되는 제j+1 데이터 신호의 전압 레벨이 같을 때, 상기 제i+2 트랜지스터의 킥백 전압 레벨은 상기 제i+3 트랜지스터의 킥백 전압 레벨보다 낮을 수 있다.
또한, 상기 제j 데이터 라인에 상기 정극성의 제j 데이터 신호가 인가되며, 상기 제j+1 데이터 라인에 상기 부극성의 제j+1 데이터 신호가 인가되는 경우, 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 높으며, 상기 제i+3 화소 전극에 인가되는 전압 레벨은 상기 제i+2 화소 전극에 인가되는 전압 레벨보다 높을 수 있다.
또한, 상기 제j 데이터 라인에 상기 부극성의 제j 데이터 신호가 인가되며, 상기 제j+1 데이터 라인에 상기 정극성의 제j+1 데이터 신호가 인가되는 경우, 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 낮으며, 상기 제i+3 화소 전극에 인가되는 전압 레벨은 상기 제i+2 화소 전극에 인가되는 전압 레벨보다 낮을 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 제j 내지 제j+2 데이터 라인과 연결되는 데이터 구동부; 제i 내지 제i+3 스캔 라인과 연결되는 스캔 구동부; 및 제k 및 제k+1 화소 그룹(i, j 및 k는 1 이상의 자연수)을 갖는 표시 패널을 포함하고, 상기 제k 화소 그룹은 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i 화소 전극과 연결되는 제i 트랜지스터 및 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i+1 화소 전극과 연결되는 제i+1 트랜지스터를 포함하고, 상기 제k+1 화소 그룹은 게이트 전극이 상기 제i+2 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+2 화소 전극과 연결되는 제i+2 트랜지스터를 포함하고, 게이트 전극이 상기 제i+3 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+3 화소 전극과 연결되는 제i+3 트랜지스터를 포함하며, 상기 제i 및 제i+1 트랜지스터는 동시에 턴 온 되고, 상기 제i 트랜지스터의 킥백(kickback) 전압 레벨은 상기 제i+1 트랜지스터의 킥백 전압 레벨보다 낮으며, 상기 제i+2 및 제i+3 트랜지스터는 동시에 턴 온 되고, 상기 제i+2 트랜지스터의 킥백 전압 레벨은 상기 제i+3 트랜지스터의 킥백 전압 레벨보다 높을 수 있다.
또한, 상기 제i 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적은 상기 제i+1 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적보다 작으며, 상기 제i+2 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적은 상기 제i+3 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적보다 넓을 수 있다.
또한, 상기 제j 데이터 라인에 인가되는 제j 데이터 신호 및 상기 제j+1 데이터 라인에 인가되는 제j+1 데이터 신호 각각은 공통 전압을 기준으로 전압 레벨이 높은 정극성 신호와, 상기 공통 전압을 기준으로 전압 레벨이 낮은 부극성 신호가 스윙하며, 상기 제j 및 제j+1 데이터 신호는 위상이 서로 반대일 수 있다.
또한, 상기 제j 데이터 라인에 상기 정극성의 제j 데이터 신호가 인가되고 상기 제j+1 데이터 라인에 상기 부극성의 제j+1 데이터 신호가 인가되는 경우, 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 높고, 상기 제i+2 화소 전극에 인가되는 전압 레벨은 상기 제i+3 화소 전극에 인가되는 전압 레벨보다 높으며, 제j 데이터 라인에 상기 부극성의 제j 데이터 신호가 인가되고 상기 제j+1 데이터 라인에 상기 정극성의 제j+1 데이터 신호가 인가되는 경우, 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 낮고, 상기 제i+2 화소 전극에 인가되는 전압 레벨은 상기 제i+3 화소 전극에 인가되는 전압 레벨보다 낮을 수 있다.
또한, 상기 제k 화소 그룹은 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+4 화소 전극과 연결되는 제i+4 트랜지스터 및 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+5 화소 전극과 연결되는 제i+5 트랜지스터를 더 포함하며, 상기 제k+1 화소 그룹은 게이트 전극이 상기 제i+2 스캔 라인과 연결되고 일 전극이 상기 제j+2 데이터 라인과 연결되며 타 전극이 제i+6 화소 전극과 연결되는 제i+6 트랜지스터 및 게이트 전극이 상기 제i+3 스캔 라인과 연결되고 일 전극이 상기 제j+2 데이터 라인과 연결되며 타 전극이 제i+7 화소 전극과 연결되는 제i+7 트랜지스터를 더 포함할 수 있다.
또한, 상기 제i+4 트랜지스터의 킥백 전압 레벨은 상기 제i+5 트랜지스터의 킥백 전압 레벨보다 낮으며, 상기 제i+6 트랜지스터의 킥백 전압 레벨은 상기 제i+7 트랜지스터의 킥백 전압 레벨보다 높을 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치는, 기판 상에 제1 방향으로 연장되어 스캔 구동부와 연결되는 제1 및 제2 스캔 라인; 상기 기판 상에 상기 제1 방향과 교차되는 제2 방향으로 배치되며, 상기 제1 및 제2 스캔 라인과 절연되도록 배치되는 제1 데이터 라인; 게이트 전극이 상기 제1 스캔 라인과 연결되고 제1 전극이 상기 제1 데이터 라인과 연결되며 제2 전극이 제1 화소 전극과 연결되는 제1 트랜지스터를 포함하는 제1 화소부; 및 게이트 전극이 상기 제2 스캔 라인과 연결되고 제1 전극이 상기 제1 데이터 라인과 연결되며 제2 전극이 제2 화소 전극과 연결되는 제2 트랜지스터를 포함하는 제2 화소부를 포함하고, 상기 제2 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적은 상기 제1 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적보다 넓을 수 있다.
또한, 상기 제2 트랜지스터의 게이트 전극이 상기 제2 트랜지스터의 제2 전극과 중첩되는 면적의 길이는 상기 제1 트랜지스터의 게이트 전극이 상기 제1 트랜지스터의 제2 전극과 중첩되는 면적의 길이보다 35um 내지 60 um 더 길 수 있다.
또한, 제1 및 제2 트랜지스터는 동시에 턴 온 될 수 있다.
또한, 상기 기판 상에 상기 제2 방향으로 배치되는 제2 데이터 라인; 게이트 전극이 상기 제1 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제3 화소 전극과 연결되는 제3 트랜지스터를 포함하는 제3 화소부; 및 게이트 전극이 상기 제2 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제4 화소 전극과 연결되는 제4 트랜지스터를 포함하는 제4 화소부를 더 포함하고, 상기 제4 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적은 상기 제3 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적보다 넓을 수 있다.
또한, 상기 제1 데이터 라인에 인가되는 제1 데이터 신호 및 상기 제2 데이터 라인에 인가되는 제2 데이터 신호 각각은 공통 전압을 기준으로 전압 레벨이 높은 정극성 신호와 상기 공통 전압을 기준으로 전압 레벨이 낮은 부극성 신호가 스윙하며, 상기 제1 및 제2 데이터 신호는 위상이 서로 반대일 수 있다.
또한, 상기 기판 상에 상기 제1 방향으로 배치되는 제3 및 제4 스캔 라인; 상기 기판 상에 상기 제2 방향으로 배치되는 제2 데이터 라인; 게이트 전극이 상기 제3 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제3 화소 전극과 연결되는 제3 트랜지스터를 포함하는 제3 화소부; 및 게이트 전극이 상기 제4 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제4 화소 전극과 연결되는 제4 트랜지스터를 포함하는 제4 화소부를 더 포함하고, 상기 제3 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 제2 전극과 중첩되는 면적은 상기 제4 트랜지스터의 게이트 전극이 상기 제4 트랜지스터의 제2 전극과 중첩되는 면적보다 넓을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
화소부를 공간적으로 분할하지 않고도, 투과율 및 시인성을 향상시킬 수 있다.
또한, 공통 전압의 리플(ripple)을 감소시킬 수 있으며, 무빙 아티펙트(moving artifact) 및 크로스 토크(cross-talk) 현상을 개선시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 2는 도 1의 A 영역을 보다 상세하게 나타낸 회로도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 공통 전압 리플을 나타낸 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 8은 도 7의 B 영역을 보다 상세하게 나타낸 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다.
도 10은 도 1의 A 영역의 다른 실시예를 나타낸 회로도이다.
도 11은 도 1의 A 영역의 일 실시예를 나타낸 평면도이다.
도 12는 도 11의 I1 - I1'를 따라 자른 단면도이다.
도 13은 도 11의 I2 - I2'를 따라 자른 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치 중 트랜지스터의 게이트 전극과 소스 전극의 중첩 면적에 따른 기생 커패시터의 용량을 나타낸 표이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1구성요소는 본 발명의 기술적 사상 내에서 제2구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(110), 데이터 구동부(120), 스캔 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다.
표시 패널(110)은 화상을 표시하는 패널일 수 있다. 표시 패널(110)은 하부 표시판(10, 도 12 참조), 상기 하부 표시판(10, 도 12 참조)에 대향하는 상부 표시판(20, 도 12 참조) 및 그 사이에 개재되는 액정층(30, 도 12 참조)을 포함할 수 있다. 즉, 표시 패널(110)은 액정 패널일 수 있다. 표시 패널(110)은 복수의 스캔 라인(S1 내지 Sn) 및 복수의 데이터 라인(DL1 내지 DLm)과 연결될 수 있다. 또한, 표시 패널(110)은 복수의 스캔 라인(S1 내지 Sn) 중 하나와 복수의 데이터 라인(DL1 내지 DLm) 중 하나와 연결되는 복수의 화소부(PX11 내지 PXnm)를 포함할 수 있다. 복수의 스캔 라인(SL1 내지 SLn), 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 화소부(PX11 내지 PXnm)는 표시 패널(110)의 하부 표시판 상에 형성될 수 있으며, 각 라인들은 서로 절연되어 배치될 수 있다.
복수의 화소부(PX11 내지 PXnm)는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 복수의 데이터 라인(DL1 내지 DLm)은 일 실시예로 하부 표시판 상에 제1 방향(d1)을 따라 연장될 수 있으며, 복수의 스캔 라인(SL1 내지 SLn)은 제1 방향(d1)과 교차되는 제2 방향(d2)을 따라 연장될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향일 수 있으며, 제2 방향(d2)은 행 방향일 수 있다. 복수의 화소부(PX11 내지 PXnm) 각각은 연결된 복수의 스캔 라인(SL1 내지 SLn) 중 하나로부터 제공되는 스캔 신호에 응답하여, 복수의 데이터 라인(DL1 내지 DLm) 중 하나로부터 데이터 전압을 제공받을 수 있다.
또한, 복수의 화소부(PX11 내지 PXnm) 각각은 복수의 화소부(PX11 내지 PXnm)에 공통으로 인가되는 전압(이하 유지 전압)을 제공하는 복수의 배선(이하 유지 전압 라인)과 연결될 수 있다. 이에 따라, 각 화소부(PX11 내지 PXnm)는 유지 전압 라인으로부터 유지 전압을 제공받을 수 있다.
데이터 구동부(120)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부(120)는 타이밍 제어부(140)로부터 제1 제어 신호(CONT1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(120)는 제1 제어 신호(CONT1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 복수의 데이터 전압(D1 내지 Dm)로 변환할 수 있다. 데이터 구동부(120)는 생성된 복수의 데이터 전압(D1 내지 Dm)을 표시 패널(110)로 제공할 수 있다.
스캔 구동부(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONT2)를 제공받을 수 있다. 스캔 구동부(130)는 제공받은 제2 제어 신호(CONT2)에 따라 복수의 스캔 신호(S1 내지 Sn)를 표시 패널(110)에 제공할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력 받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 제어부(140)는 외부로부터 제공받은 신호들을 표시 패널(110)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 전압(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(CONT2)는 복수의 스캔 신호(S1 내지 Sn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치는 전원 제공부(도면 미도시)를 더 포함할 수 있다. 전원 제공부는 본 발명의 일 실시예에 따른 표시 장치의 동작 전원을 공급할 수 있으며, 공통 라인(도면 미도시)을 통해 표시 패널(110)에 공통 전압(Vcom)을 제공할 수 있다. 공통 라인은 전원 제공부로부터 제공되는 공통 전압(Vcom)을 표시 패널(110)의 공통 전극에 공급하기 위한 배선일 수 있다. 공통 라인은 표시 패널(110)의 일측에 일 방향을 따라 연장되어 배치될 수 있다. 여기서 공통 라인은 하부 표시판(10, 도 12 참조) 또는 상부 표시판(20, 도 12 참조)에 형성될 수 있으며, 복수의 스캔 라인(SL1 내지 SLn)과는 절연된 상태일 수 있다. 공통 전극은 일 실시예로 하부 표시판(10, 도 12 참조) 또는 상부 표시판(20, 도 12 참조)에 일체로 형성될 수 있다. 이하, 공통 전압 및 공통 전극 모두 Vcom으로 표기하기로 한다.
도 2는 도 1의 A 영역을 보다 상세하게 나타낸 회로도이다. 도 2에 도시한 제1 내지 제4 화소부(PX11, PX12, PX21, PX22)는 제1 스캔 라인(SL1), 제1 및 제2 데이터 라인(DL1, DL2)에 연결되는 제1 내지 제4 화소부(PX11, PX12, PX21, PX22)를 예시적으로 나타낸 회로도이다.
도 2를 참조하여 A 영역 중 제1 및 제2 화소부(PX11, PX21)에 대해 먼저 설명하기로 한다.
제1 및 제2 화소부(PX11, PX21)는 제1 트랜지스터(ST1), 제1 액정 커패시터(Cl11) 및 제1 스토리지 커패시터(Cst11)를 포함할 수 있다. 제1 트랜지스터(ST1)는 게이트 전극이 제1 스캔 라인(SL1)과 연결되고, 일 전극이 제1 데이터 라인(DL1)과 연결될 수 있으며, 타 전극이 제1 액정 커패시터(Cl11)와 연결될 수 있다. 제1 트랜지스터(ST1)의 일 전극은 일 실시예로 드레인 전극일 수 있으며, 제1 트랜지스터(ST1)의 타 전극은 일 실시예로 소스 전극일 수 있다. 제1 액정 커패시터(Cl11)는 제1 트랜지스터(ST1)의 타 전극과 연결되는 제1 화소 전극(PE1) 및 이에 대향하는 공통 전극(Vcom)을 포함할 수 있다. 제1 트랜지스터(ST1)는 제1 스캔 라인(SL1)으로부터 제공받은 제1 스캔 신호(S1)에 응답하여 턴 온 될 수 있으며, 이때 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 전압(D1)을 제1 액정 커패시터(Cl11)의 일 전극, 즉 제1 화소 전극(PE1)에 제공할 수 있다. 또한, 제1 화소부(PX11)는 제1 스토리지 커패시터(Cst11)를 더 포함할 수 있다. 제1 스토리지 커패시터(Cst11)는 제1 트랜지스터(ST1)의 타 전극과 연결되는 일단과 유지 전극을 통해 유지 전압(Vst)이 인가되는 타단을 포함할 수 있다. 유지 전압(Vst)은 공통 전압(Vcom)과 전압 레벨이 동일할 수 있다.
한편, 제2 화소부(PX21)는 제2 트랜지스터(ST2), 제2 액정 커패시터(Cl21) 및 제2 스토리지 커패시터(Cst21)를 포함할 수 있다. 제2 트랜지스터(ST2)는 게이트 전극이 제2 스캔 라인(SL2)과 연결되고, 일 전극이 제2 데이터 라인(DL2)과 연결될 수 있으며, 타 전극이 제2 액정 커패시터(Cl21)와 연결될 수 있다. 제2 트랜지스터(ST2)의 일 전극은 일 실시예로 드레인 전극일 수 있으며, 제2 트랜지스터(ST2)의 타 전극은 일 실시예로 소스 전극일 수 있다. 제2 액정 커패시터(Cl21)는 제2 트랜지스터(ST2)의 타 전극과 연결되는 제2 화소 전극(PE2) 및 이에 대향하는 공통 전극(Vcom)을 포함할 수 있다. 제2 트랜지스터(ST2)는 제2 스캔 라인(SL2)으로부터 제공받은 제2 스캔 신호(S2)에 응답하여 턴 온 될 수 있으며, 이때 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 전압(D1)을 제2 액정 커패시터(Cl21)의 일 전극, 즉 제2 화소 전극(PE2)에 제공할 수 있다. 제1 스캔 신호(S1) 및 제2 스캔 신호(S2)는 서로 위상이 동일할 수 있다. 이에 따라, 제1 및 제2 트랜지스터(ST1, ST2)는 서로 실질적으로 동일하게 스위칭 동작을 수행할 수 있다. 또한, 제2 화소부(PX21)는 제2 스토리지 커패시터(Cst21)를 더 포함할 수 있다. 제2 스토리지 커패시터(Cst21)는 제2 트랜지스터(ST2)의 타 전극과 연결되는 일단과 유지 전극을 통해 유지 전압(Vst)이 인가되는 타단을 포함할 수 있다.
한편, 제1 및 제2 화소부(PX11, PX21)는 제1 및 제2 트랜지스터(ST1, ST2)는 동시에 턴 온 됨에 따라 동일한 전압 레벨의 제1 데이터 신호(D1)가 인가될 수 있으며, 이 경우 제1 트랜지스터(ST1)의 킥백 전압(kick-back voltage) 레벨은 제2 트랜지스터(ST2)의 킥백 전압 레벨보다 낮을 수 있다. 이에 대해서는 도 3 내지 도 5를 참조하여 보다 상세하게 설명하기로 한다.
또한, 제3 화소부(PX12)는 제2 데이터 라인(D2)에 연결되는 것이 제1 화소부(PX11)와 상이할 뿐, 나머지 구성은 제1 화소부(PX11)와 실질적으로 동일할 수 있다. 제4 화소부(PX22)는 제2 데이터 라인(D2)에 연결되는 것이 제2 화소부(PX21)와 상이할 뿐, 나머지 구성은 제2 화소부(PX21)와 실질적으로 동일할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다. 보다 상세하게는, 도 3은 도 1의 A 영역 중 제1 및 제2 화소부(PX11, PX21) 각각의 제1 및 제2 화소 전극(PE1, PE2)에 인가되는 전압을 설명하기 위한 도면이다. 도 4 및 도 5는 데이터 신호의 전압 레벨에 대응되는 제1 및 제2 화소부(PX11, PX21)의 극성을 나타낸 도면이다. 한편, 제1 및 제2 트랜지스터의 일 전극을 드레인 전극으로, 타 전극을 소스 전극으로 설명하기로 한다.
도 3을 먼저 참조하면, 제1 및 제2 화소부(PX11, PX21)는 제1 및 제2 트랜지스터(ST1, ST2)는 동시에 턴 온 됨에 따라 동일한 전압 레벨의 제1 데이터 신호(D1)가 인가될 수 있으며, 이때 제1 트랜지스터(ST1)의 킥백 전압(kick-back voltage) 레벨은 제2 트랜지스터(ST2)의 킥백 전압 레벨보다 낮을 수 있다. 제1 데이터 신호(D1)는 공통 전압(Vcom)을 기준으로 레벨이 높은 정극성 전압과 공통 전압을 기준으로 레벨이 낮은 부극성 전압이 스윙(swing)되는 신호일 수 있다(도 4 참조). 이하, 정극성(+)의 데이터 신호는 공통 전압(Vcom)을 기준으로 상대적으로 전압 레벨이 높은 경우를 의미하며, 부극성(-)의 데이터 신호는 공통 전압(Vcom)을 기준으로 상대적으로 전압 레벨이 낮은 경우를 의미한다. 한편, 데이터 배선의 저항 또는 기생 성분으로 인한 전압 변동은 본 명세서에서는 고려하지 않는 것으로 한다.
제1 트랜지스터(ST1)의 게이트 전극과 소스 전극 사이에 중첩되는 면적은 제2 트랜지스터(ST2)의 게이트 전극과 소스 전극 사이에 중첩되는 면적보다 적을 수 있다. 이에 따라, 제1 트랜지스터(ST1)의 게이트 전극과 소스 전극 사이에 형성되는 기생 커패시터 용량은 제2 트랜지스터(ST2)의 게이트 전극과 소스 전극 사이에 형성되는 기생 커패시터 용량보다 적을 수 있다.
따라서, 제1 데이터 신호(D1)가 정극성(+)인 경우에, 제1 트랜지스터(ST1)의 킥백 전압이 제2 트랜지스터(ST2)의 킥백 전압보다 낮으므로, 제1 화소부(PX11)의 제1 화소 전극(PE1)에 인가되는 제1 데이터 신호(D1)의 전압 레벨은 제2 화소부(PX21)의 제2 화소 전극(PE2)에 인가되는 제1 데이터 신호(D1)의 전압 레벨보다 더 높을 수 있다. 즉, 도 3 및 도 5를 참조하면, 제1 및 제2 화소부(PX11, PX21)는 각 화소 전극에 인가되는 전압 레벨을 기준으로 제1 화소부(PX11)가 하이 화소부(H)가 될 수 있으며, 제2 화소부(PX21)가 로우 화소부(L)가 될 수 있다.
또한, 제1 데이터 신호(D1)가 부극성(-)인 경우에는, 제1 트랜지스터(ST1)의 킥백 전압이 제2 트랜지스터(ST2)의 킥백 전압보다 낮으므로, 제1 화소부(PX11)의 제1 화소 전극(PE1)에 인가되는 제1 데이터 신호(D1)의 전압 레벨은 제2 화소부(PX21)의 제2 화소 전극(PE2)에 인가되는 제1 데이터 신호(D1)의 전압 레벨보다 더 작을 수 있다. 이 경우, 제1 화소부(PX11)가 로우 화소부(L)가 될 수 있으며, 제2 화소부(PX21)가 하이 화소부(H)가 될 수 있다.
한편, 킥백 전압은 스캔 신호가 고전압에서 저전압으로 하강할 때, 스캔 신호의 천이(transition)에 영향을 받아 화소 전극에 인가되는 전압이 그 천이 방향으로 변화되는 경우의 변화량을 의미한다.
이를 수학식을 통해 보다 상세하게 설명하기로 한다.
제1 화소부(PX11)의 경우, 제1 트랜지스터(ST1)의 게이트 전극과 소스 전극 사이의 기생 커패시터 성분으로 인해 발생되는 킥백 전압(ΔVkb_1)은 하기의 수학식 1로 표현될 수 있다.
[수학식 1]
ΔVkb_1 = (Cgs / (Cgs + Clc + Cst) * ΔVgs
위의 수학식 1에서 Cgs는 게이트 전극과 소스 전극 사이의 기생 커패시터의 용량을 나타내며, Cgs는 액정 커패시터의 용량을 나타낸다. 또한, Cst는 스토리지 커패시터의 용량을 나타내며, ΔVgs는 스캔 신호의 게이트 전압과 소스 전압 간의 차를 의미한다.
이에 반해, 제2 화소부(PX21)의 경우, 제2 트랜지스터(ST2)의 게이트 전극과 소스 전극 사이의 기생 커패시터 성분으로 인해 발생되는 킥백 전압(ΔVkb_2)은 하기의 수학식 2로 표현될 수 있다.
[수학식 2]
ΔVkb_2 = (Cgs + Cgs_kb21 / (Cgs + Cgs_kb21 + Clc + Cst) * ΔVgs
제2 화소부(PX21)의 경우 제2 트랜지스터(ST2)의 게이트 전극과 소스 전극 간의 중첩 면적이 제1 트랜지스터(ST1)의 게이트 전극과 소스 전극 간의 중첩 면적에 비해 넓으므로, 이에 따라 제2 트랜지스터(ST2)의 게이트 전극과 소스 전극 간의 기생 커패시터 용량도 클 수 있다. 즉, 수학식 2에서 Cgs_kb21은 제2 트랜지스터(ST2)의 게이트 전극과 소스 전극 간의 중첩 면적에서 제1 트랜지스터(ST1)의 게이트 전극과 소스 전극 간의 중첩 면적을 뺀 부분만큼의 면적에 대응되는 기생 커패시터 용량일 수 있다.
또한, 제1 및 제2 화소부(PX11, PX21) 각각의 제1 및 제2 화소 전극(PE1, PE2)에 인가되는 전압(VPE1, VPE2)은 제1 데이터 신호(D1)가 정극성(+)일 경우 하기와 같은 수학식 3으로 표현될 수 있다.
[수학식 3]
VPE1 = (Vdata - Vkb_1) - Vcom
VPE2 = (Vdata - Vkb_2) - Vcom
위의 수학식 3에서 Vdata는 제1 및 제2 화소부(PX1, PX2)에 인가되는 제1 데이터 신호(D1)의 전압 레벨을 나타낸다.
상기의 수학식 3에서 알 수 있듯이, 동일한 정극성(+)의 전압을 갖는 제1 데이터 신호(D1)가 각각 제1 및 제2 화소부(PX1, PX2)에 인가되는 경우, 각 트랜지스터의 킥백 전압(Vkb_1, Vkb_2) 차이로 인해 제1 화소 전극(PE1)에 인가되는 전압(VPE1)의 레벨이 제2 화소 전극(PE2)에 인가되는 전압(VPE2)의 레벨보다 높을 수 있다. 즉, 동일한 정극성(+)의 전압을 갖는 제1 데이터 신호(D1)가 각각 제1 및 제2 화소부(PX1, PX2)에 인가되는 경우라도, 킥백 전압 차이로 인해 제1 화소부(PX11)에 인가되는 데이터 신호가 제2 화소부(PX21)에 인가되는 데이터 신호보다 더 작은 값으로 유지될 수 있다.
이에 반해, 제1 및 제2 화소부(PX11, PX21) 각각의 제1 및 제2 화소 전극(PE1, PE2)에 인가되는 전압(VPE1, VPE2)은 제1 데이터 신호(D1)가 부극성(-)일 경우 하기와 같은 수학식 4로 표현될 수 있다.
[수학식 4]
VPE1 = Vcom - (Vdata - Vkb_1)
VPE2 = Vcom - (Vdata - Vkb_2)
수학식 3에서 상술한 것과는 달리, 동일한 부극성(-)의 전압을 갖는 제1 데이터 신호(D1)가 각각 제1 및 제2 화소부(PX1, PX2)에 인가되는 경우에는, 제1 화소 전극(PE1)에 인가되는 전압(VPE1)의 레벨이 제2 화소 전극(PE2)에 인가되는 전압(VPE2)의 레벨보다 낮을 수 있다. 즉, 동일한 정극성(+)의 전압을 갖는 제1 데이터 신호(D1)가 각각 제1 및 제2 화소부(PX1, PX2)에 인가되는 경우라도, 킥백 전압 차이로 인해 제2 화소부(PX21)에 인가되는 데이터 신호가 제1 화소부(PX11)에 인가되는 데이터 신호보다 더 작은 값으로 유지될 수 있다.
즉, 제1 화소부(PX11)는 예를 들어 정극성(+)의 데이터 신호를 인가받는 경우 제2 화소부(PX21)와의 관계에서 하이 화소부(H)로 동작하며, 부극성(-)의 데이터 신호를 인가받는 경우 제2 화소부(PX21)와의 관계에서 로우 화소부(L)로 동작할 수 있다. 또한, 제2 화소부(PX21)의 경우는 제1 화소부(PX11)의 경우와 반대일 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 하나의 화소부를 별도의 분압용 트랜지스터를 이용하여 두 개의 부화소로 공간 분할하지 않고도, 각 화소부(예를 들어, PX11, PX21)에 인가되는 데이터 신호의 크기를 제어할 수 있다.
도 4 및 도 5를 참조하여 제1 및 제2 화소부(PX11, PX21)를 포함하는 표시 패널(110) 전체의 동작을 설명하기로 한다. 표시 패널(110)은 킥백 전압이 서로 동일한 화소부가 제2 방향(d2)으로 배치될 수 있으며, 서로 인접하는 스캔 라인 간에는 킥백 전압이 서로 상이한 화소부가 배치될 수 있다.
즉, 도 3에 도시된 제1 및 제2 화소부(PX11, PX21)를 하나의 화소 그룹으로 묶는 경우 상기 화소 그룹이 도 5와 같이 복수 개 배열될 수 있으며, 각 화소 그룹 내의 화소부는 도 4에 도시된 데이터 신호의 극성(+ 또는 -)에 따라 하이 화소부(H) 또는 로우 화소부(L)로 동작할 수 있다. 하나의 그룹 내의 화소들은 서로 위상이 동일한 스캔 신호를 각각 제공받음으로써, 트랜지스터의 스위칭 동작이 서로 동일할 수 있다. 즉, 하나의 그룹 내의 화소 각각에 포함되는 트랜지스터는 동시에 턴 온 되거나, 동시에 턴 오프될 수 있다.
일 실시예로 복수의 데이터 라인(DL1 내지 DLm) 중 홀수 번째 데이터 라인(DL2k-1, k는 1 이상의 자연수)에 연결되는 화소부는 N번째 프레임(frame)에서 정극성(+)의 데이터 신호를 인가받을 수 있으며, N+1번째 프레임에서는 부극성(-)의 데이터 신호를 인가받을 수 있다. 이와 반대로, 복수의 데이터 라인(DL1 내지 DLm) 중 짝수 번째 데이터 라인(DL2k, k는 1 이상의 자연수)에 연결되는 화소부는 N번째 프레임(frame)에서 부극성(-)의 데이터 신호를 인가받을 수 있으며, N+1번째 프레임에서는 정극성(+)의 데이터 신호를 인가받을 수 있다. 두 화소부의 트랜지스터가 동 시에 턴 온 되어 동일한 전압 레벨을 갖는 데이터 신호를 인가받는 경우, 서로 킥백 전압이 다른 두 화소부 중 상대적으로 킥백 전압이 낮은 화소부의 경우는 하이 화소부(H)로 동작할 수 있으며, 상대적으로 킥백 전압이 높은 화소부의 경우는 로우 화소부(L)로 동작할 수 있다.
한편, 상술한 실시예로 제한되는 것은 아니며, 복수의 데이터 라인(DL1 내지 DLm) 중 홀수 번째 데이터 라인(DL2k-1, k는 1 이상의 자연수)에 연결되는 화소부는 N번째 프레임(frame)에서 부극성(-)의 데이터 신호를 인가받을 수 있으며, N+1번째 프레임에서는 정극성(+)의 데이터 신호를 인가받을 수도 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 공통 전압 리플(ripple)을 나타낸 그래프이다. 도면 부호 610은 종래 기술에 따른 공통 전압 리플을 나타내고 있으며, 도면 부호 620은 본 발명의 일 실시예에 따른 표시 장치의 공통 전압 리플을 나타내고 있다.
도 6을 참조하면, 종래 기술에 따르는 경우(610) 공통 전압의 전압 변화량이 최대 1250mV이나, 본 발명의 일 실시예에 따른 표시 장치의 경우 공통 전압(Vcom)의 전압 변화량이 최대 60mV이므로 기존 대비 리플이 약 20배 가까이 감소한 것을 알 수 있다. 이는 복수의 데이터 라인(DL1 내지 DLm) 중 홀수 번째 데이터 라인(DL2k-1, k는 1 이상의 자연수)에 연결되는 화소부는 N번째 프레임(frame)에서 정극성(+)의 데이터 신호를 인가받을 수 있으며, N+1번째 프레임에서는 부극성(-)의 데이터 신호를 인가받음에 따라(만약 N번째 프레임에서 부극성(-)인 경우, N+1번째 프레임에서 정극성(+)), 공통 전압(Vcom)의 리플이 상쇄되기 때문이다.
즉, 본 발명의 일 실시예에 따른 표시 장치의 경우, 일 실시예로 도 5와 같이 표시 패널(110) 내에 복수의 화소부가 배치되더라도, 데이터 신호의 스윙 방향이 서로 반대(+, -)이므로, 공통 전압의 리플이 서로 상쇄될 수 있다. 이에 따라 크로스 토크 문제를 개선시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 블록도이다. 도 8은 도 7의 B 영역을 보다 상세하게 나타낸 회로도이다. 도 9는 본 발명의 다른 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다. 다만, 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소부 중 일부 화소부와 데이터 라인 간의 연결 구성이 상이할 뿐, 나머지 구성은 동일하므로 중복된 설명은 생략하기로 한다. 또한, 본 발명의 다른 실시예에 따른 제1 내지 제4 화소부는 도면 부호 PX'11, PX'21, PX'32 및 PX'42로 표기하기로 한다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 제1 데이터 라인(D1)과 연결되며, 각각 제1 내지 제4 스캔 라인(SL1 내지 SL4)과 연결되는 제1 내지 제8 화소부(PX'11, PX'21, PX'33, PX'43, PX'12, PX'22, PX'33, PX'43)를 포함할 수 있다.
그 중 제1 및 제2 화소부(PX'11, PX'21)는 본 발명의 일 실시예에 따른 표시 장치(도 2의 경우)에 포함되는 제1 및 제2 화소부(PX11, PX21)와 구성 및 연결 관계가 실질적으로 동일하므로 설명을 생략하기로 한다. 또한, 제5 및 제6 화소부(PX'12, PX'22)는 본 발명의 일 실시예에 따른 표시 장치(도 2의 경우)에 포함되는 제3 및 제4 화소부(PX12, PX22)와 구성 및 연결 관계가 실질적으로 동일하므로 설명을 생략하기로 한다.
이에 반해, 제3 화소부(PX'32)는 제3 트랜지스터(ST'3), 제3 액정 커패시터(Cl'31) 및 제3 스토리지 커패시터(Cst'31)를 포함할 수 있다. 제3 트랜지스터(ST'3)는 게이트 전극이 제3 스캔 라인(SL'3)과 연결되고, 일 전극이 제2 데이터 라인(DL2)과 연결될 수 있으며, 타 전극이 제3 액정 커패시터(Cl'31)와 연결될 수 있다. 제3 트랜지스터(ST'3)의 일 전극은 일 실시예로 드레인 전극일 수 있으며, 제3 트랜지스터(ST'3)의 타 전극은 일 실시예로 소스 전극일 수 있다. 또한, 제1 및 제2 화소부(PX'11, PX'21)와는 달리 제3 트랜지스터(ST'3)가 제2 데이터 라인(DL2)과 연결될 수 있다. 한편, 제3 액정 커패시터(Cl'31)는 제3 트랜지스터(ST'3)의 타 전극과 연결되는 제3 화소 전극(PE'3) 및 이에 대향하는 공통 전극(Vcom)을 포함할 수 있다. 또한, 제3 화소부(PX'32)는 제3 스토리지 커패시터(Cst'31)를 더 포함할 수 있다.
또한, 제4 화소부(PX'42)는 제4 트랜지스터(ST'4), 제4 액정 커패시터(Cl'41) 및 제4 스토리지 커패시터(Cst'41)를 포함할 수 있다. 제4 트랜지스터(ST'3)는 게이트 전극이 제4 스캔 라인(SL4)과 연결되고, 일 전극이 제2 데이터 라인(DL2)과 연결될 수 있으며, 타 전극이 제4 액정 커패시터(Cl'41)와 연결될 수 있다. 제4 트랜지스터(ST'4)의 일 전극은 일 실시예로 드레인 전극일 수 있으며, 제4 트랜지스터(ST'4)의 타 전극은 일 실시예로 소스 전극일 수 있다. 또한, 제4 트랜지스터(ST'4)의 경우도 제2 데이터 라인(DL2)과 연결될 수 있다. 또한, 제4 액정 커패시터(Cl'41)는 제4 트랜지스터(ST'4)의 타 전극과 연결되는 제4 화소 전극(PE'4) 및 이에 대향하는 공통 전극(Vcom)을 포함할 수 있다. 또한, 제4 화소부(PX'42)는 제4 스토리지 커패시터(Cst'41)를 더 포함할 수 있다.
한편, 제1 및 제2 화소부(PX'11, PX'21)는 제1 및 제2 트랜지스터(ST1, ST2)는 동시에 턴 온 됨에 따라 동일한 극성의 동일한 전압 레벨의 제1 데이터 신호(D1)가 인가될 수 있다. 이 경우 제1 트랜지스터(ST1)의 킥백 전압(kick-back voltage) 레벨은 제2 트랜지스터(ST2)의 킥백 전압 레벨보다 낮을 수 있다. 이와 달리, 제3 및 제4 화소부(PX'32, PX'42)는 제3 및 제4 트랜지스터(ST'3, ST'4)는 동시에 턴 온 됨에 따라 제1 데이터 신호(D1)와 반대 극성인 제2 데이터 신호(D2)가 인가될 수 있다. 이 경우 제3 트랜지스터(ST'3)의 킥백 전압 레벨은 제4 트랜지스터(ST'4)의 킥백 전압 레벨보다 높을 수 있다.
한편, 제7 및 제8 화소부(PX'33, PX'43)는 제3 데이터 라인(D3)에 연결되는 것이 각각 제3 및 제4 화소부(PX'32, PX'42)와 상이할 뿐, 나머지 구성은 실질적으로 동일할 수 있다.
도 8 및 9를 참조하면, 제1 트랜지스터(ST'1)의 게이트 전극과 소스 전극 사이에 중첩되는 면적은 제2 트랜지스터(ST'2)의 게이트 전극과 소스 전극 사이에 중첩되는 면적보다 적을 수 있다. 이에 따라, 제1 트랜지스터(ST'1)의 게이트 전극과 소스 전극 사이에 형성되는 기생 커패시터 용량은 제2 트랜지스터(ST'2)의 게이트 전극과 소스 전극 사이에 형성되는 기생 커패시터 용량보다 적을 수 있다. 이에 반해, 제3 트랜지스터(ST'3)의 게이트 전극과 소스 전극 사이에 중첩되는 면적은 제4 트랜지스터(ST'4)의 게이트 전극과 소스 전극 사이에 중첩되는 면적보다 넓을 수 있다. 이에 따라, 제3 트랜지스터(ST'3)의 게이트 전극과 소스 전극 사이에 형성되는 기생 커패시터 용량은 제4 트랜지스터(ST'4)의 게이트 전극과 소스 전극 사이에 형성되는 기생 커패시터 용량보다 클 수 있다.
따라서, 제1 데이터 신호(D1)가 정극성(+)이며, 제2 데이터 신호(D2)가 부극성(-)인 경우에, 제1 트랜지스터(ST'1)의 킥백 전압이 제2 트랜지스터(ST'2)의 킥백 전압보다 낮으므로, 제1 화소부(PX'11)의 제1 화소 전극(PE'1)에 인가되는 제1 데이터 신호(D1)의 전압 레벨은 제2 화소부(PX'21)의 제2 화소 전극(PE'2)에 인가되는 제1 데이터 신호(D1)의 전압 레벨보다 더 높을 수 있다. 즉, 도 8을 참조하면 제1 및 제2 화소부(PX'11, PX'21)는 각 화소 전극에 인가되는 전압 레벨을 기준으로 제1 화소부(PX'11)가 하이 화소부(H)가 될 수 있으며, 제2 화소부(PX'21)가 로우 화소부(L)가 될 수 있다.
이에 반해, 제3 화소부(PX'32)의 경우 부극성(-)의 제2 데이터 신호(D2)를 제공받으며, 제3 트랜지스터(ST'3)의 킥백 전압이 제4 트랜지스터(ST'4)의 킥백 전압보다 큼으로, 제3 화소부(PX'32)가 하이 화소부(H)가 될 수 있으며, 제4 화소부(PX'42)가 로우 화소부(L)가 될 수 있다.
또한, 제1 데이터 신호(D1)가 부극성(-)이며, 제2 데이터 신호(D2)가 정극성(+)인 경우에는 상술한 경우와는 반대로 제1 화소부(PX'11)가 로우 화소부(L), 제2 화소부(PX'21)가 하이 화소부(H), 제3 화소부(PX'32)가 로우 화소부(L)가 될 수 있으며, 제4 화소부(PX'42)가 하이 화소부(H)가 될 수 있다.
도 10은 도 1의 A 영역의 다른 실시예(C)를 나타낸 회로도이다. 다만, A 영역의 다른 실시예(C)에 포함되는 제1 내지 제4 화소부는 도면 부호 PX''11, PX''22, PX''13 및 PX''23으로 표기하기로 한다.
도 2 및 도 10을 참조하면, A 영역의 다른 실시예(C)에 포함되는 제1 화소부(PX''11)는 제1 트랜지스터(ST''1)가 제2 데이터 라인(DL2)과 연결되는 점이 A 영역의 제2 화소부(PX21)와 다르며, 제2 화소부(PX''22)는 제2 트랜지스터(ST''2)가 제2 데이터 라인(DL2)과 연결되는 점이 A 영역의 제1 화소부(PX11)와 다를 뿐, 나머지 구성은 각각 도 2에 도시된 A 영역의 제2 및 제1 화소부(PX21, PX11)와 실질적으로 동일할 수 있다.
또한, 제3 화소부(PX''13)는 제3 트랜지스터(ST''3)가 제3 데이터 라인(DL3)과 연결되는 점이 A 영역의 제4 화소부(PX22)와 다르며, 제4 화소부(PX''23)는 제4 트랜지스터(ST''4)가 제3 데이터 라인(DL3)과 연결되는 점이 A 영역의 제3 화소부(PX12)와 다를 뿐, 나머지 구성은 각각 도 2에 도시된 A 영역의 제4 및 제3 화소부(PX22, PX12)와 실질적으로 동일할 수 있다.
이에 따라, 본 발명에 따른 표시 장치는 서로 킥백 전압이 상이한 두 화소부 간에 서로 동일한 위상을 갖는 스캔 신호를 인가받음으로써 동시에 동일한 전압 레벨의 데이터 신호가 두 화소부 각각에 인가되는 경우라도, 킥백 전압의 차이로 인해 화소 전극에 인가되는 전압의 레벨을 서로 다르게 형성할 수 있다. 이에 따라, 분압용 트랜지스터 없이도 각 화소부에 인가되는 데이터 신호의 크기를 제어할 수 있다.
도 11은 도 1의 A 영역의 일 실시예를 나타낸 평면도이다. 도 12는 도 11의 I1 ? I1'을 따라 자른 단면도이다. 먼저, 제1 화소부(PX11)에 대해 설명하기로 한다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 서로 마주하는 하부 표시판(10) 및 상부 표시판(20)을 포함하며, 하부 표시판(10)과 상부 표시판(20) 사이에 개재되는 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
먼저, 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(210)은 일 실시예로 유리 기판, 플라스틱 기판 또는 LTPS(Crystalline silicon) 기판일 수 있다. 하부 기판(210) 상에는 제1 및 제2 스캔 라인(SL1, SL2), 상기 제1 및 제2 스캔 라인(SL1, SL2)과 절연되도록 형성되는 제1 내지 제3 데이터 라인(DL1 내지 DL3) 및 제1 및 제2 트랜지스터(ST1, ST2) 등이 배치될 수 있다. 제1 트랜지스터(ST1)는 제1 스캔 라인(SL1)으로부터 돌출되어 형성되는 제1 게이트 전극(220)을 포함할 수 있다. 제1 트랜지스터(ST1)는 제1 게이트 전극(220)을 통해 상기 제1 스캔 라인(SL1)으로부터 제1 스캔 신호(S1)를 제공받을 수 있다.
제1 게이트 전극(220) 상에 게이트 절연막(230)이 배치될 수 있다. 게이트 절연막(230)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(230)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수도 있다. 제1 반도체층(240)은 게이트 절연막(230) 상에 배치될 수 있다. 제1 반도체층(240)은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있으나 이에 한정되는 것은 아니다. 저항성 접촉층(250)은 제1 반도체층(240) 상에 배치될 수 있다. 저항성 접촉층(250)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 또한, 저항성 접촉층(250)은 쌍을 이루어 제1 반도체층(240) 상에 배치될 수 있다.
제1 트랜지스터(ST1)를 구성하는 제1 소스 전극(260)은 제1 드레인 전극(261)과 쌍으로 제1 반도체층(240) 상에 배치될 수 있다. 제1 소스 전극(260)은 일측이 제1 게이트 전극(220)과 적어도 일부가 중첩되도록 제1 게이트 전극(220) 상에 위치할 수 있으며, 타측이 제1 화소 전극(PE1)과 연결될 수 있다. 일 실시예로 제1 소스 전극(260)은 제1 게이트 전극(220)과 l1만큼 중첩되도록 형성될 수 있다. 제1 소스 전극(260)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제1 드레인 전극(261)은 제1 데이터 라인(DL1)으로부터 연장된 것으로 제1 소스 전극(260)의 적어도 일부를 둘러싸는 형상일 수 있다. 예를 들어, 제1 드레인 전극(261)은 C자, U자, 역C자, 역U자 중 하나의 형태일 수 있다. 또한, 제1 드레인 전극(261)은 제1 소스 전극(260)과 동일한 재료 및 구조를 가질 수 있다. 즉, 제1 소스 전극(260)과 제1 드레인 전극(261)은 동일한 공정으로 동시에 만들어질 수 있다.
한편, 제1 게이트 전극(220), 제1 소스 전극(260) 및 제1 드레인 전극(261)은 제1 반도체층(240)과 함께 제1 트랜지스터(ST1)를 형성할 수 있다. 제1 트랜지스터(ST1)의 채널(channel)은 제1 소스 전극(260) 및 제1 드레인 전극(261) 사이의 반도체 부분에 형성될 수 있다.
컬러 필터(CF) 및 보호막(262)은 제1 스소 및 드레인 전극(260, 261) 상에 배치될 수 있다. 컬러 필터(CF)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터(CF)는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다. 보호막(262)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다.
한편, 컬러 필터(CF) 및 보호막(262)에는 제1 소스 전극(260)을 노출하는 제1 컨택홀(CNT1)이 형성될 수 있다. 또한, 보호막(262) 상에는 제1 화소 전극(PE1)이 배치될 수 있다. 제1 화소 전극(PE1)은 전체적인 모양은 사각형일 수 있으며, 일 실시예로 가로 줄기부 및 이와 교차하는 세로 줄기부로 이루어진 십자형 줄기부를 포함할 수 이다. 또한, 가로 줄기부 및 세로 줄기부에 의해 나누어지는 부영역은 복수의 미세 가지부(270)를 포함할 수 있다.
다음으로, 상부 표시판(20)에 대해 설명하기로 한다.
상부 기판(290)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있다. 상부 기판(290) 상에는 블랙 매트릭스(black matrix)라고도 지칭되며 빛샘을 막아주는 차광 부재(281)가 배치될 수 있다. 상부 기판(290) 및 차광 부재(281) 상에는 오버코트층(280)이 배치될 수 있다. 오버코트층(280)은 절연 물질로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.
공통 전극(Vcom)은 오버코트층(280) 상에 배치될 수 있다. 공통 전극(Vcom)은 제1 데이터 신호(D1)를 제공받은 제1 화소 전극(PE1)과 함께 전기장을 생성함으로써, 액정층(30)의 액정 배열 방향을 결정할 수 있다.
도 13은 도 11의 I2 ? I2'을 따라 자른 단면도이다. 즉, 도 13은 제2 화소부(PX21)를 I2 ? I2' 방향으로 잘랐을 때의 단면도이다. 따라서, 제1 화소부(PX11)와 중복된 설명은 생략하기로 한다.
도 11 및 도 13을 참조하면, 제2 트랜지스터(ST2)는 제2 게이트 전극(220'), 제2 소스 전극(260') 및 제2 드레인 전극(261')을 포함할 수 있다. 제2 소스 전극(260')은 일측이 제2 게이트 전극(220')과 l2만큼 중첩되도록 형성될 수 있다.
즉, 도 11 내지 도 13을 참조하면, 제1 화소부(PX11) 내의 제1 게이트 전극(220)과 제1 소스 전극(260) 간의 중첩되는 길이(l1)가 제2 화소부(PX21) 내의 제2 게이트 전극(220')과 제2 소스 전극(260') 간의 중첩되는 길이(l2)보다 짧으므로, 결국 중첩 면적 역시 작을 수 있다. 이에 따라, 제1 트랜지스터(ST1)는 제1 게이트 전극(220)과 소스 전극(260) 간의 중첩 면적이 제2 트랜지스터(ST2)의 경우보다 작으므로, 킥백 전압의 레벨은 제2 트랜지스터(ST2)가 더 높을 수 있다.
이에 따라, 동일한 극성의 전압 레벨을 갖는 데이터 신호가 제1 및 제2 화소부(PX11, PX21)의 드레인 전극(261, 261')에 인가되는 경우, 킥백 전압의 차이로 인해 각 화소 전극(PE1, PE2)에 인가되는 전압의 레벨이 다를 수 있다. 예를 들어 정극성(+)의 데이터 신호를 제1 및 제2 화소부(PX11, PX21) 모두가 제공받는 경우, 상대적으로 킥백 전압이 낮은 제1 화소부(PX11)의 제1 화소 전극(PE1)에 인가되는 전압 레벨이 제2 화소부(PX21)의 제2 화소 전극(PE2)에 인가되는 전압 레벨보다 높을 수 있다. 따라서 제1 화소부(PX11)가 상대적으로 하이 화소부(H)로 동작할 수 있으며, 제2 화소부(PX21)가 로우 화소부(L)로 동작할 수 있다.
다만 동일한 극성의 전압 레벨을 갖는 데이터 신호를 제공받으며 인접한 화소부 간에 서로 킥백 전압 레벨이 다른 경우라면, 도 11 내지 도 13에 도시된 구성으로 본 발명에 따른 표시 장치가 제한되는 것은 아니다.
도 14는 본 발명의 일 실시예에 따른 표시 장치에서 트랜지스터의 게이트 전극과 소스 전극의 중첩 면적에 따른 기생 커패시터의 용량을 나타낸 표이다. 다만, 화소 전극(ΔV)는 두 개의 화소부 각각의 화소 전극에 인가되는 전압 차이를 의미한다.
도 3, 도 12, 도 13 및 도 14를 참조하면, 제1 및 제2 트랜지스터(ST1, ST2)의 채널 폭(channel width)은 일 실시예로 약 30um이라고 할 때, 제1 트랜지스터(ST1)의 제1 게이트 전극(220)과 제1 소스 전극(260) 간의 중첩되는 길이(l1)와 제2 트랜지스터(ST2)의 제2 게이트 전극(220')과 제1 소스 전극(260') 간의 중첩되는 길이(l2)의 차는 약 35um 내지 60um일 수 있다. 즉, 제1 트랜지스터(ST1)의 제1 게이트 전극(220)과 제1 소스 전극(260) 간의 중첩되는 길이(l1)와 제2 트랜지스터(ST2)의 제2 게이트 전극(220')과 제1 소스 전극(260') 간의 중첩되는 길이(l2)의 차는 제1 및 제2 트랜지스터(ST1, ST2)의 채널 폭의 약 1배 내지 2배 사이일 수 있다.
이를 통해, 본 발명의 일 실시예에 따른 표시 장치는 제1 및 제2 화소부(PX11, PX21) 각각의 화소 전극에 인가되는 전압 차이를 2 내지 3V로 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판
20: 상부 표시판
30: 액정층
110: 표시 패널
120: 데이터 구동부
130: 스캔 구동부
140: 타이밍 제어부

Claims (20)

  1. 제j(j는 1 이상의 자연수) 및 제j+1 데이터 라인과 연결되는 데이터 구동부;
    제i(i는 1 이상의 자연수) 및 제i+1 스캔 라인과 연결되는 스캔 구동부; 및
    제k(k는 1 이상의 자연수) 및 제k+1 화소부를 갖는 표시 패널을 포함하고,
    상기 제k 화소부는, 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i 화소 전극과 연결되는 제i 트랜지스터를 포함하며,
    상기 제k+1 화소부는, 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i+1 화소 전극과 연결되는 제i+1 트랜지스터를 포함하고,
    상기 제i 및 제i+1 트랜지스터는 동시에 턴 온 되어 상기 제j 데이터 라인의 제j 데이터 전압이 상기 제i 화소 전극과 상기 제i+1 화소 전극에 동시에 인가되며, 상기 제i 트랜지스터의 킥백(kickback) 전압 레벨은 상기 제i+1 트랜지스터의 킥백 전압 레벨보다 낮고,
    상기 제j 데이터 전압이 정극성인 경우, 상기 제i 화소 전극의 전압이 상기 제i+1 화소 전극의 전압보다 높으며,
    상기 제j 데이터 전압이 부극성인 경우, 상기 제i 화소 전극의 전압이 상기 제i+1 화소 전극의 전압보다 낮은 표시 장치.
  2. 제1항에 있어서,
    상기 제i 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적은 상기 제i+1 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적보다 적은 표시 장치.
  3. 제1항에 있어서,
    상기 제j 데이터 라인에 인가되는 제j 데이터 신호는 공통 전압을 기준으로 전압 레벨이 높은 정극성 신호와, 상기 공통 전압을 기준으로 전압 레벨이 낮은 부극성 신호가 스윙하는 표시 장치.
  4. 제3항에 있어서,
    상기 제j 데이터 라인에 상기 정극성의 제j 데이터 신호가 인가되는 경우의 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 높으며,
    제j 데이터 라인에 상기 부극성의 제j 데이터 신호가 인가되는 경우의 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 낮은 표시 장치.
  5. 제1항에 있어서,
    상기 제j 데이터 라인에 인가되는 제j 데이터 신호 및 상기 제j+1 데이터 라인에 인가되는 제j+1 데이터 신호 각각은 정극성과 부극성의 전압이 공통 전압을 기준으로 스윙하며, 상기 제j 및 제j+1 데이터 신호는 위상이 서로 반대인 표시 장치.
  6. 제5항에 있어서, 상기 표시 패널은,
    제k+2 및 제k+3 화소부를 더 포함하고,
    상기 제k+2 화소부는, 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+2 화소 전극과 연결되는 제i+2 트랜지스터를 포함하며,
    상기 제k+3 화소부는, 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+3 화소 전극과 연결되는 제i+3 트랜지스터를 포함하고,
    상기 제j+1 데이터 라인으로부터 상기 제i+2 및 제i+3 트랜지스터 각각의 일 전극에 인가되는 제j+1 데이터 신호의 전압 레벨이 같을 때, 상기 제i+2 트랜지스터의 킥백 전압 레벨은 상기 제i+3 트랜지스터의 킥백 전압 레벨보다 낮은 표시 장치.
  7. 제6항에 있어서,
    상기 제j 데이터 라인에 상기 정극성의 제j 데이터 신호가 인가되며, 상기 제j+1 데이터 라인에 상기 부극성의 제j+1 데이터 신호가 인가되는 경우,
    상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 높으며, 상기 제i+3 화소 전극에 인가되는 전압 레벨은 상기 제i+2 화소 전극에 인가되는 전압 레벨보다 높은 표시 장치.
  8. 제6항에 있어서,
    상기 제j 데이터 라인에 상기 부극성의 제j 데이터 신호가 인가되며, 상기 제j+1 데이터 라인에 상기 정극성의 제j+1 데이터 신호가 인가되는 경우,
    상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 낮으며, 상기 제i+3 화소 전극에 인가되는 전압 레벨은 상기 제i+2 화소 전극에 인가되는 전압 레벨보다 낮은 표시 장치.
  9. 제j 내지 제j+2 데이터 라인과 연결되는 데이터 구동부;
    제i 내지 제i+3 스캔 라인과 연결되는 스캔 구동부; 및
    제k 및 제k+1 화소 그룹(i, j 및 k는 1 이상의 자연수)을 갖는 표시 패널을 포함하고,
    상기 제k 화소 그룹은 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i 화소 전극과 연결되는 제i 트랜지스터 및 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j 데이터 라인과 연결되며 타 전극이 제i+1 화소 전극과 연결되는 제i+1 트랜지스터를 포함하고,
    상기 제k+1 화소 그룹은 게이트 전극이 상기 제i+2 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+2 화소 전극과 연결되는 제i+2 트랜지스터를 포함하고, 게이트 전극이 상기 제i+3 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+3 화소 전극과 연결되는 제i+3 트랜지스터를 포함하며,
    상기 제i 및 제i+1 트랜지스터는 동시에 턴 온 되고, 상기 제i 트랜지스터의 킥백(kickback) 전압 레벨은 상기 제i+1 트랜지스터의 킥백 전압 레벨보다 낮으며,
    상기 제i+2 및 제i+3 트랜지스터는 동시에 턴 온 되고, 상기 제i+2 트랜지스터의 킥백 전압 레벨은 상기 제i+3 트랜지스터의 킥백 전압 레벨보다 높은 표시 장치.
  10. 제9항에 있어서,
    상기 제i 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적은 상기 제i+1 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적보다 작으며,
    상기 제i+2 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적은 상기 제i+3 트랜지스터의 게이트 전극과 타 전극이 중첩되는 면적보다 넓은 표시 장치.
  11. 제9항에 있어서,
    상기 제j 데이터 라인에 인가되는 제j 데이터 신호 및 상기 제j+1 데이터 라인에 인가되는 제j+1 데이터 신호 각각은 공통 전압을 기준으로 전압 레벨이 높은 정극성 신호와, 상기 공통 전압을 기준으로 전압 레벨이 낮은 부극성 신호가 스윙하며,
    상기 제j 및 제j+1 데이터 신호는 위상이 서로 반대인 표시 장치.
  12. 제11항에 있어서,
    상기 제j 데이터 라인에 상기 정극성의 제j 데이터 신호가 인가되고 상기 제j+1 데이터 라인에 상기 부극성의 제j+1 데이터 신호가 인가되는 경우, 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 높고, 상기 제i+2 화소 전극에 인가되는 전압 레벨은 상기 제i+3 화소 전극에 인가되는 전압 레벨보다 높으며,
    제j 데이터 라인에 상기 부극성의 제j 데이터 신호가 인가되고 상기 제j+1 데이터 라인에 상기 정극성의 제j+1 데이터 신호가 인가되는 경우, 상기 제i 화소 전극에 인가되는 전압 레벨은 상기 제i+1 화소 전극에 인가되는 전압 레벨보다 낮고, 상기 제i+2 화소 전극에 인가되는 전압 레벨은 상기 제i+3 화소 전극에 인가되는 전압 레벨보다 낮은 표시 장치.
  13. 제11항에 있어서,
    상기 제k 화소 그룹은 게이트 전극이 상기 제i 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+4 화소 전극과 연결되는 제i+4 트랜지스터 및 게이트 전극이 상기 제i+1 스캔 라인과 연결되고 일 전극이 상기 제j+1 데이터 라인과 연결되며 타 전극이 제i+5 화소 전극과 연결되는 제i+5 트랜지스터를 더 포함하며,
    상기 제k+1 화소 그룹은 게이트 전극이 상기 제i+2 스캔 라인과 연결되고 일 전극이 상기 제j+2 데이터 라인과 연결되며 타 전극이 제i+6 화소 전극과 연결되는 제i+6 트랜지스터 및 게이트 전극이 상기 제i+3 스캔 라인과 연결되고 일 전극이 상기 제j+2 데이터 라인과 연결되며 타 전극이 제i+7 화소 전극과 연결되는 제i+7 트랜지스터를 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 제i+4 트랜지스터의 킥백 전압 레벨은 상기 제i+5 트랜지스터의 킥백 전압 레벨보다 낮으며, 상기 제i+6 트랜지스터의 킥백 전압 레벨은 상기 제i+7 트랜지스터의 킥백 전압 레벨보다 높은 표시 장치.
  15. 기판 상에 제1 방향으로 연장되어 스캔 구동부와 연결되는 제1 및 제2 스캔 라인;
    상기 기판 상에 상기 제1 방향과 교차되는 제2 방향으로 배치되며, 상기 제1 및 제2 스캔 라인과 절연되도록 배치되는 제1 데이터 라인;
    게이트 전극이 상기 제1 스캔 라인과 연결되고 제1 전극이 상기 제1 데이터 라인과 연결되며 제2 전극이 제1 화소 전극과 연결되는 제1 트랜지스터를 포함하는 제1 화소부; 및
    게이트 전극이 상기 제2 스캔 라인과 연결되고 제1 전극이 상기 제1 데이터 라인과 연결되며 제2 전극이 제2 화소 전극과 연결되는 제2 트랜지스터를 포함하는 제2 화소부를 포함하고,
    상기 제i 및 제i+1 트랜지스터는 동시에 턴 온 되어 상기 제j 데이터 라인의 제j 데이터 전압이 상기 제i 화소 전극과 상기 제i+1 화소 전극에 동시에 인가되며,
    상기 제2 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적은 상기 제1 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적보다 넓고,
    상기 제j 데이터 전압이 정극성인 경우, 상기 제i 화소 전극의 전압이 상기 제i+1 화소 전극의 전압보다 높으며,
    상기 제j 데이터 전압이 부극성인 경우, 상기 제i 화소 전극의 전압이 상기 제i+1 화소 전극의 전압보다 낮은 표시 장치.
  16. 제15항에 있어서,
    상기 제2 트랜지스터의 게이트 전극이 상기 제2 트랜지스터의 제2 전극과 중첩되는 면적의 길이는 상기 제1 트랜지스터의 게이트 전극이 상기 제1 트랜지스터의 제2 전극과 중첩되는 면적의 길이보다 35um 내지 60 um 더 긴 표시 장치.
  17. 제15항에 있어서,
    상기 제1 및 제2 트랜지스터는 동시에 턴 온 되는 표시 장치.
  18. 제15항에 있어서,
    상기 기판 상에 상기 제2 방향으로 배치되는 제2 데이터 라인;
    게이트 전극이 상기 제1 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제3 화소 전극과 연결되는 제3 트랜지스터를 포함하는 제3 화소부; 및
    게이트 전극이 상기 제2 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제4 화소 전극과 연결되는 제4 트랜지스터를 포함하는 제4 화소부를 더 포함하고,
    상기 제4 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적은 상기 제3 트랜지스터의 게이트 전극과 제2 전극 간에 중첩되는 면적보다 넓은 표시 장치.
  19. 제18항에 있어서,
    상기 제1 데이터 라인에 인가되는 제1 데이터 신호 및 상기 제2 데이터 라인에 인가되는 제2 데이터 신호 각각은 공통 전압을 기준으로 전압 레벨이 높은 정극성 신호와 상기 공통 전압을 기준으로 전압 레벨이 낮은 부극성 신호가 스윙하며,
    상기 제1 및 제2 데이터 신호는 위상이 서로 반대인 표시 장치.
  20. 제15항에 있어서,
    상기 기판 상에 상기 제1 방향으로 배치되는 제3 및 제4 스캔 라인;
    상기 기판 상에 상기 제2 방향으로 배치되는 제2 데이터 라인;
    게이트 전극이 상기 제3 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제3 화소 전극과 연결되는 제3 트랜지스터를 포함하는 제3 화소부; 및
    게이트 전극이 상기 제4 스캔 라인과 연결되고 제1 전극이 상기 제2 데이터 라인과 연결되며 제2 전극이 제4 화소 전극과 연결되는 제4 트랜지스터를 포함하는 제4 화소부를 더 포함하고,
    상기 제3 트랜지스터의 게이트 전극이 상기 제3 트랜지스터의 제2 전극과 중첩되는 면적은 상기 제4 트랜지스터의 게이트 전극이 상기 제4 트랜지스터의 제2 전극과 중첩되는 면적보다 넓은 표시 장치.
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4401971B2 (ja) * 2004-04-29 2010-01-20 三星モバイルディスプレイ株式會社 発光表示装置
KR101296641B1 (ko) * 2006-12-13 2013-08-14 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR20080070221A (ko) * 2007-01-25 2008-07-30 엘지디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
KR101521519B1 (ko) 2008-07-11 2015-05-20 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치
KR101747728B1 (ko) * 2010-12-28 2017-06-16 엘지디스플레이 주식회사 액정표시장치
KR101939782B1 (ko) * 2011-09-07 2019-01-18 삼성디스플레이 주식회사 액정 표시 장치
KR20140028921A (ko) * 2012-08-31 2014-03-10 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
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