KR102343716B1 - 트렌치 mos형 쇼트키 다이오드 - Google Patents

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Abstract

고내압이면서 저손실의 트렌치 MOS형 쇼트키 다이오드를 제공한다.
일 실시 형태로서, Ga2O3계 단결정을 포함하는 제1 반도체층(10)과, 제1 반도체층(10)에 적층되는 층이며, 면(17)에 개구되는 트렌치(12)를 갖는 Ga2O3계 단결정을 포함하는 제2 반도체층(11)과, 면(17) 상에 형성된 애노드 전극(13)과, 제1 반도체층(10)의 제2 반도체층(11)과 반대측의 면 상에 형성된 캐소드 전극(14)과, 제2 반도체층(11)의 트렌치(12)의 내면을 덮는 절연막(15)과, 제2 반도체층(11)의 트렌치(12) 내에 절연막(15)으로 덮이도록 매립되며, 애노드 전극(13)에 접촉하는 트렌치 MOS 게이트(16)를 갖는 트렌치 MOS형 쇼트키 다이오드(1)를 제공한다.

Description

트렌치 MOS형 쇼트키 다이오드
본 발명은, 트렌치 MOS형 쇼트키 다이오드에 관한 것이다.
종래, Ga2O3를 반도체층에 사용한 쇼트키 배리어 다이오드(쇼트키 다이오드)가 알려져 있다(예를 들어, 특허문헌 1).
특허문헌 1에는, 예를 들어 n-Ga2O3층의 전자 캐리어 농도와 두께가 각각 9.95×1016㎝-3, 3.3㎛일 때의, 쇼트키 다이오드의 내압이 1000V인 것이 기재되어 있다.
또한, Si를 반도체층에 사용한 트렌치 MOS형 쇼트키 다이오드 및 SiC를 반도체층에 사용한 트렌치 MOS형 쇼트키 다이오드가 알려져 있다(예를 들어, 비특허문헌 1, 2).
비특허문헌 1에는, n-Si층의 도핑 농도와 두께가 각각 1×1016㎝-3, 9㎛일 때의, 반도체층에 Si를 사용한 트렌치 MOS형 쇼트키 다이오드의 내압이 107V인 것이 기재되어 있다.
비특허문헌 2에 기재된 역방향 전압-역방향 전류 특성으로부터는, n-SiC층의 도핑 농도와 두께가 각각 6×1015㎝-3, 4㎛일 때의, 반도체층에 SiC를 사용한 트렌치 MOS형 쇼트키 다이오드의 내압이 수십V 정도인 것을 알 수 있다.
일본 특허 공개 제2013-102081호 공보
T. Shimizu et al., Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka, pp.243-246(2001). V. Khemka, et al., IEEE ELECTRON DEVICE LETTERS, VOL.21, N0.5, MAY 2000, pp.286-288
특허문헌 1에 있어서는, 쇼트키 다이오드의 내압이 Ga2O3의 절연 파괴 전계 강도에 의해 정의되어 있다. 그러나, Ga2O3 등의 절연 파괴 전계 강도가 큰 재료를 사용한 쇼트키 다이오드에 있어서는, 역방향 전압을 증가시키면, Ga2O3층이 절연 파괴를 일으키기 전에 애노드 전극과 Ga2O3층 사이의 누설 전류가 매우 커져, 쇼트키 다이오드가 완전히 타버린다.
이 때문에, Ga2O3를 반도체층에 사용한 쇼트키 다이오드에 대해서는, 소정의 크기(예를 들어 1μA)의 누설 전류가 흐를 때의 역방향 전압을 내압으로서 정의하는 것이 적절하다고 할 수 있다. 또한, 특허문헌 1의 쇼트키 다이오드는, 누설 전류를 억제하기 위한 특별한 구조를 갖지 않고, n-Ga2O3층의 캐리어 농도가 9.95×1016㎝-3일 때의, 1μA의 누설 전류가 흐를 때의 역방향 전압을 개산하면, 약 64V가 된다.
본 발명의 목적은, 고내압이면서 저손실의 트렌치 MOS형 쇼트키 다이오드를 제공하는 것에 있다.
본 발명의 일 양태는, 상기 목적을 달성하기 위해, 하기 [1] 내지 [7]의 트렌치 MOS형 쇼트키 다이오드를 제공한다.
[1] Ga2O3계 단결정을 포함하는 제1 반도체층과, 상기 제1 반도체층에 적층되는 층이며, 그 상기 제1 반도체층과 반대측의 면에 개구되는 트렌치를 갖는 Ga2O3계 단결정을 포함하는 제2 반도체층과, 상기 제2 반도체층의 상기 제1 반도체층과 반대측의 면 상에 형성된 애노드 전극과, 상기 제1 반도체층의 상기 제2 반도체층과 반대측의 면 상에 형성된 캐소드 전극과, 상기 제2 반도체층의 상기 트렌치의 내면을 덮는 절연막과, 상기 제2 반도체층의 상기 트렌치 내에 상기 절연막으로 덮이도록 매립되며, 상기 애노드 전극에 접촉하는 트렌치 MOS 게이트를 갖는 트렌치 MOS형 쇼트키 다이오드.
[2] 상기 제2 반도체층의 도너 농도가 1.0×1015㎝-3 이상 또한 3.0×1017㎝-3 이하이고, 상기 제2 반도체층의 두께가 2.0㎛ 이상 또한 50㎛ 이하인, 상기 [1]에 기재된 트렌치 MOS형 쇼트키 다이오드.
[3] 상기 제2 반도체층의 도너 농도가 3.0×1016㎝-3 이상 또한 6.0×1016㎝-3 이하이고, 상기 제2 반도체층의 두께가 4.5㎛ 이상 또한 9㎛ 이하인, 상기 [2]에 기재된 트렌치 MOS형 쇼트키 다이오드.
[4] 상기 제2 반도체층의 두께가 5.5㎛ 이상인, 상기 [3]에 기재된 트렌치 MOS형 쇼트키 다이오드.
[5] 상기 절연막의 하면이, 상기 절연막보다도 유전율이 낮은 절연체로 덮인, 상기 [1] 내지 [4] 중 어느 한 항에 기재된 트렌치 MOS형 쇼트키 다이오드.
[6] 상기 절연막의 최하부의 바로 아래에 있어서의 상기 절연체의 두께가 200㎚ 이상인, 상기 [5]에 기재된 트렌치 MOS형 쇼트키 다이오드.
[7] 상기 절연체가 상기 제1 반도체층에 접촉하는, 상기 [5]에 기재된 트렌치 MOS형 쇼트키 다이오드.
본 발명에 따르면, 고내압이면서 저손실의 트렌치 MOS형 쇼트키 다이오드를 제공할 수 있다.
도 1은 제1 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드의 수직 단면도이다.
도 2a는 트렌치의 평면 패턴의 전형예를 도시하는, 제2 반도체층의 상면도이다.
도 2b는 트렌치의 평면 패턴의 전형예를 도시하는, 제2 반도체층의 상면도이다.
도 3은 제1 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드의 변형예의 수직 단면도이다.
도 4는 제2 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드의 수직 단면도이다.
도 5a는 제3 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드의 수직 단면도이다.
도 5b는 제3 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드의 수직 단면도이다.
도 6은 실시예의 시뮬레이션에 있어서의, 트렌치 MOS형 쇼트키 다이오드 중의 점 P1, P2, P3의 위치를 개략적으로 도시한다.
도 7a는 절연막의 비유전율과 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 7b는 절연막의 비유전율과 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 8a는 절연막의 두께 Ti와 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 8b는 절연막의 두께 Ti와 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 9a는 트렌치의 깊이 Dt와 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 9b는 트렌치의 깊이 Dt와 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 10a는 제2 반도체층의 두께 Te와 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 10b는 제2 반도체층의 두께 Te와 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 11a는 제2 반도체층의 도너 농도 Nd와 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 11b는 제2 반도체층의 도너 농도 Nd와 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 12a는 인접하는 트렌치의 사이의 메사 형상 부분의 1/2 폭 Wm과 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 12b는 인접하는 트렌치의 사이의 메사 형상 부분의 1/2 폭 Wm과 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 13은 애노드 전극과 제2 반도체층의 계면의 배리어 하이트와 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 14는 애노드 전극과 제2 반도체층의 계면의 배리어 하이트와 역방향 누설 전류의 관계를 도시한다.
도 15는 시뮬레이션에 의해 도출된 온 저항과 배리어 하이트를 사용하여 계산한, 내압 1200V의 트렌치 MOS형 쇼트키 다이오드의 순방향 특성을 도시한다.
도 16은 애노드 전극과 제2 반도체층의 계면의 배리어 하이트와 역방향 누설 전류의 관계를 도시한다.
도 17은 시뮬레이션에 의해 도출된 온 저항과 배리어 하이트를 사용하여 계산한, 내압 600V의 트렌치 MOS형 쇼트키 다이오드의 순방향 특성을 도시한다.
도 18a는 절연막의 최하부의 바로 아래에 있어서의 절연체의 두께 Tb와 점 P1, P2에 있어서의 전계 강도 E의 관계를 도시한다.
도 18b는 절연막의 최하부의 바로 아래에 있어서의 절연체의 두께 Tb와 점 P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 18c는 절연막의 최하부의 바로 아래에 있어서의 절연체의 두께 Tb와 점 P4에 있어서의 전계 강도 E의 관계를 도시한다.
〔제1 실시 형태〕
(트렌치 MOS형 쇼트키 다이오드의 구성)
도 1은 제1 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(1)의 수직 단면도이다. 트렌치 MOS형 쇼트키 다이오드(1)는 트렌치 MOS 영역을 갖는 종형의 쇼트키 다이오드이다.
트렌치 MOS형 쇼트키 다이오드(1)는, 제1 반도체층(10)과, 제1 반도체층(10)에 적층되는 층이며, 그 제1 반도체층(10)과 반대측의 면(17)에 개구되는 트렌치(12)를 갖는 제2 반도체층(11)과, 제2 반도체층(11)의 면(17) 상에 형성된 애노드 전극(13)과, 제1 반도체층(10)의 제2 반도체층(11)과 반대측의 면 상에 형성된 캐소드 전극(14)과, 제2 반도체층(11)의 트렌치(12)의 내면을 덮는 절연막(15)과, 제2 반도체층(11)의 트렌치(12) 내에 절연막(15)으로 덮이도록 매립되며, 애노드 전극(13)에 접촉하는 트렌치 MOS 게이트(16)를 갖는다.
트렌치 MOS형 쇼트키 다이오드(1)에 있어서는, 애노드 전극(13)과 캐소드 전극(14) 사이에 순방향 전압(애노드 전극(13)측이 정전위)을 인가함으로써, 제2 반도체층(11)으로부터 본 애노드 전극(13)과 제2 반도체층(11)의 계면의 에너지 장벽이 저하되고, 애노드 전극(13)로부터 캐소드 전극(14)으로 전류가 흐른다.
한편, 애노드 전극(13)과 캐소드 전극(14) 사이에 역방향 전압(애노드 전극(13)측이 부전위)을 인가하였을 때는, 쇼트키 장벽에 의해, 전류는 흐르지 않는다. 애노드 전극(13)과 캐소드 전극(14) 사이에 역방향 전압을 인가하면, 애노드 전극(13)과 제2 반도체층(11)의 계면 및 절연막(15)과 제2 반도체층(11)의 계면으로부터 공핍층이 확대된다.
일반적으로, 쇼트키 다이오드의 역방향 누설 전류의 상한은 1μA로 되어 있다. 본 실시 형태에서는, 1μA의 누설 전류가 흐를 때의 역방향 전압을 내압으로 정의한다.
예를 들어, "마쓰나미 히로유키, 오타니 노보루, 기모토 츠네노부, 나카무라 다카시 저, 「반도체 SiC 기술과 응용」, 제2판, 닛칸 고교 신분사, 2011년 9월 30일, p.355"에 기재된, SiC를 반도체층으로 하는 쇼트키 다이오드에 있어서의 역방향 누설 전류의 쇼트키 계면 전계 강도 의존성의 데이터에 따르면, 역방향 누설 전류의 전류 밀도가 0.0001A/㎠일 때의 쇼트키 전극 바로 아래의 전계 강도는, 약 0.8MV/㎝이다. 여기서, 0.0001A/㎠는, 사이즈가 1㎜×1㎜인 쇼트키 전극에 1μA의 전류가 흘렀을 때의 쇼트키 전극 바로 아래의 전류 밀도이다.
이 때문에, 반도체 재료 자체의 절연 파괴 전계 강도가 수MV/㎝였다고 해도, 쇼트키 전극 바로 아래의 전계 강도가 0.8MV/㎝를 초과하면, 1μA를 초과하는 누설 전류가 흐르게 된다.
예를 들어, 쇼트키 전극 바로 아래의 전계 강도를 억제하기 위한 특별한 구조를 갖지 않는 종래의 쇼트키 다이오드에 있어서 1200V의 내압을 얻기 위해서는, 쇼트키 전극 바로 아래의 전계 강도를 0.8MV/㎝ 이하로 억제하기 위해, 반도체층의 도너 농도를 1015㎝-3대로까지 내리고, 또한 반도체층을 매우 두껍게 할 필요가 있다. 그 때문에, 도통 손실이 매우 커져, 고내압이면서 저손실의 쇼트키 배리어 다이오드를 제작하는 것은 곤란하다.
본 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(1)는, 트렌치 MOS 구조를 갖기 때문에, 반도체층의 저항을 증가시키지 않고, 높은 내압을 얻을 수 있다. 즉, 트렌치 MOS형 쇼트키 다이오드(1)는 고내압이면서 저손실의 쇼트키 다이오드이다.
또한, 고내압이면서 저손실의 쇼트키 다이오드로서, 정션 배리어 쇼트키(JBS) 다이오드가 알려져 있지만, p형의 Ga2O3는 제조가 곤란하기 때문에, Ga2O3는 p형 영역이 필요한 JBS 다이오드의 재료로 적합하지 않다.
제1 반도체층(10)은, 도너로서의 Si, Sn 등의 IV족 원소를 포함하는 n형의 Ga2O3계 단결정을 포함한다. 제1 반도체층(10)의 도너 농도 Nd'는, 예를 들어 1.0×1018 이상 또한 1.0×1020㎝-3 이하이다. 제1 반도체층(10)의 두께 Ts는, 예를 들어 10 내지 600㎛이다. 제1 반도체층(10)은, 예를 들어 Ga2O3계 단결정 기판이다.
여기서, Ga2O3계 단결정이란, Ga2O3 단결정, 또는, Al, In 등의 원소가 첨가된 Ga2O3 단결정을 말한다. 예를 들어, Al 및 In이 첨가된 Ga2O3 단결정인 (GaxAlyIn(1-x-y))2O3(0<x≤1, 0≤y<1, 0<x+y≤1) 단결정이어도 된다. Al을 첨가한 경우에는 밴드 갭이 넓어지고, In을 첨가한 경우에는 밴드 갭이 좁아진다. 또한, 상기의 Ga2O3 단결정은, 예를 들어 β형의 결정 구조를 갖는다.
제2 반도체층(11)은, 도너로서의 Si, Sn 등의 IV족 원소를 포함하는 n형의 Ga2O3계 단결정을 포함한다. 제2 반도체층(11)의 도너 농도 Nd는, 제1 반도체층(10)의 도너 농도 Nd보다도 낮다. 제2 반도체층(11)은, 예를 들어 Ga2O3계 단결정 기판인 제1 반도체층(10) 상에 에피택셜 성장한 에피택셜층이다.
또한, 제1 반도체층(10)과 제2 반도체층(11) 사이에, 고농도의 도너를 포함하는 고도너 농도층을 형성해도 된다. 이 고도너 농도층은, 예를 들어 기판인 제1 반도체층(10) 상에 제2 반도체층(11)을 에피택셜 성장시키는 경우에 사용된다. 제2 반도체층(11)의 성장 초기는, 도펀트의 도입량이 불안정하거나, 기판인 제1 반도체층(10)으로부터의 억셉터 불순물의 확산이 있거나 하기 때문에, 제1 반도체층(10) 상에 제2 반도체층(11)을 직접 성장시키면, 제2 반도체층(11)의 제1 반도체층(10)과의 계면에 가까운 영역이 고저항화되는 경우가 있다. 이와 같은 문제를 피하기 위해, 고도너 농도층이 사용된다. 고도너 농도층의 농도는, 예를 들어 제2 반도체층(11)보다도 높은 농도로 설정되고, 보다 바람직하게는, 제1 반도체층(10)보다도 높은 농도로 설정된다.
제2 반도체층(11)의 도너 농도 Nd가 증가될수록, 트렌치 MOS형 쇼트키 다이오드(1)의 각 부의 전계 강도가 증가된다. 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도, 제2 반도체층(11) 중의 최대 전계 강도, 및 절연막(15) 중의 최대 전계 강도를 낮게 억제하기 위해서는, 제2 반도체층(11)의 도너 농도 Nd가 약 6.0×1016㎝-3 이하인 것이 바람직하다. 한편, 도너 농도 Nd가 작아질수록 제2 반도체층(11)의 저항이 커져, 순방향 손실이 증가되어 버리기 때문에, 예를 들어 1200V 이하의 내압을 얻기 위해서는, 3.0×1016㎝-3 이상인 것이 바람직하다. 또한, 보다 높은 내압을 얻기 위해서는, 도너 농도 Nd를 예를 들어 1.0×1016㎝-3 정도까지 내리는 것이 바람직하다.
제2 반도체층(11)의 두께 Te가 증가될수록, 제2 반도체층(11) 중의 최대 전계 강도 및 절연막(15) 중의 최대 전계 강도가 저감된다. 제2 반도체층(11)의 두께 Te를 약 6㎛ 이상으로 함으로써, 제2 반도체층(11) 중의 최대 전계 강도 및 절연막(15) 중의 최대 전계 강도를 효과적으로 저감할 수 있다. 이들 전계 강도의 저감과, 트렌치 MOS형 쇼트키 다이오드(1)의 소형화의 관점에서, 제2 반도체층(11)의 두께 Te는 약 5.5㎛ 이상 또한 9㎛ 이하인 것이 바람직하다.
트렌치(12)의 깊이 Dt에 의해 트렌치 MOS형 쇼트키 다이오드(1)의 각 부의 전계 강도가 변화된다. 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도, 제2 반도체층(11) 중의 최대 전계 강도, 및 절연막(15) 중의 최대 전계 강도를 낮게 억제하기 위해서는, 트렌치(12)의 깊이 Dt가 약 2㎛ 이상 또한 6㎛ 이하인 것이 바람직하고, 약 3㎛ 이상 또한 4㎛ 이하인 것이 보다 바람직하다. 또한, 본 명세서에서는, 트렌치(12)의 폭의 절반의 폭(이하 1/2 폭이라 칭함)을 Wt라 한다.
제2 반도체층(11)의 인접하는 트렌치(12)의 사이의 메사 형상 부분의 폭이 저감될수록, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도가 저감된다. 본 명세서에서는, 인접하는 트렌치(12)의 사이의 메사 형상 부분의 폭의 절반의 폭(이하 1/2 폭이라 칭함)을 Wm이라 한다. 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도를 낮게 억제하기 위해서는, 메사 형상 부분의 1/2 폭 Wm이 1.25㎛ 이하인 것이 바람직하다. 한편, 메사 형상 부분의 폭이 작을수록 트렌치(12)의 제조 난도가 올라가기 때문에, 메사 형상 부분의 1/2 폭 Wm이 0.25㎛ 이상인 것이 바람직하다.
절연막(15)의 유전율이 증가될수록, 절연막(15) 중의 최대 전계 강도가 저감되기 때문에, 절연막(15)은 유전율이 높은 재료를 포함하는 것이 바람직하다. 예를 들어, 절연막(15)의 재료로서 Al2O3(비유전율이 약 9.3), HfO2(비유전율이 약 22)를 사용할 수 있지만, 유전율이 높은 HfO2를 사용하는 것이 특히 바람직하다.
또한, 절연막(15)의 두께 Ti가 증가될수록, 제2 반도체층(11) 중의 최대 전계 강도가 저감되지만, 절연막(15) 중의 최대 전계 강도 및 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도가 증가된다. 제조 용이성의 관점에서는, 절연막(15)의 두께는 작은 쪽이 바람직하고, 300㎚ 이하인 것이 보다 바람직하다. 단, 당연히, 트렌치 MOS 게이트(16)와 제2 반도체층(11) 사이에 직접 전류가 거의 흐르지 않을 정도의 두께는 필요하다.
트렌치 MOS 게이트(16)의 재료는, 도전성을 갖는 것이면 특별히 한정되지 않고, 예를 들어, 고농도로 도핑된 다결정 Si나, Ni, Au 등의 금속을 사용할 수 있다.
트렌치 MOS형 쇼트키 다이오드(1) 중의 전계 강도는, 상술한 바와 같이, 인접하는 2개의 트렌치(12)의 사이의 메사 형상 부분의 폭, 트렌치(12)의 깊이 Dt, 절연막(15)의 두께 Ti 등의 영향을 받지만, 트렌치(12)의 평면 패턴에는 거의 영향을 받지 않는다. 이 때문에, 제2 반도체층(11)의 트렌치(12)의 평면 패턴은 특별히 한정되지 않는다.
도 2a, 도 2b는, 각각 트렌치(12)의 평면 패턴의 전형예를 도시하는, 제2 반도체층(11)의 면(17)의 상면도이다.
도 2a에 도시된 트렌치(12)는 라인 형상의 평면 패턴을 갖는다. 도 2b에 도시된 트렌치(12)는, 인접하는 2개의 트렌치(12)의 사이의 메사 형상 부분의 평면 패턴이 도트 형상으로 되는 평면 패턴을 갖는다.
도 1에 도시된 트렌치 MOS형 쇼트키 다이오드(1)의 단면은, 도 2a에 도시된 트렌치 MOS형 쇼트키 다이오드(1)에 있어서는 절단선 A-A를 따른 절단면, 및 도 2b에 도시된 트렌치 MOS형 쇼트키 다이오드(1)에 있어서는 절단선 B-B를 따른 절단면에 상당한다.
애노드 전극(13)은 제2 반도체층(11)과 쇼트키 접촉한다. 애노드 전극(13)은 Pt, Pd, Au, Ni, Ag, Cu, Al, Mo, In, Ti, 다결정 Si 및 그것들의 산화물이나 질화물, 합금 등의 재료를 포함한다. 애노드 전극(13)과 제2 반도체층(11)의 쇼트키 계면의 역방향 누설 전류는, 애노드 전극(13)과 제2 반도체층(11)의 계면의 장벽의 높이(배리어 하이트)가 높을수록 작아진다. 한편, 배리어 하이트가 높은 금속을 애노드 전극(13)에 사용한 경우, 순방향의 상승 전압이 상승하기 때문에, 순방향 손실이 증가된다. 따라서, 역방향 누설 전류가 최대로 1μA 정도가 되는 배리어 하이트를 갖는 재료를 선택하는 것이 바람직하다. 예를 들어 역방향 내압이 600V 내지 1200V인 경우, 배리어 하이트를 0.7eV 정도로 함으로써, 역방향 누설 전류를 1μA 정도로 억제한 채로, 가장 순방향 손실을 저감할 수 있다. 애노드 전극(13)은 상이한 금속막을 적층한 다층 구조, 예를 들어 Pt/Au, Pt/Al, Pd/Au, Pd/Al, 또는 Pt/Ti/Au 및 Pd/Ti/Au를 가져도 된다.
캐소드 전극(14)은 제1 반도체층(10)과 오믹 접촉한다. 캐소드 전극(14)은 Ti 등의 금속을 포함한다. 캐소드 전극(14)은 상이한 금속막을 적층한 다층 구조, 예를 들어 Ti/Au 또는 Ti/Al을 가져도 된다. 캐소드 전극(14)과 제1 반도체층(10)을 확실하게 오믹 접촉시키기 위해, 캐소드 전극(14)의 제1 반도체층(10)과 접촉하는 층이 Ti를 포함하는 것이 바람직하다.
도 3은 트렌치 MOS형 쇼트키 다이오드(1)의 변형예의 수직 단면도이다. 도 3에 도시된 바와 같이, 트렌치 MOS형 쇼트키 다이오드(1)는 필드 플레이트 구조를 가져도 된다.
도 3에 도시된 변형예에 있어서는, 제2 반도체층(11)의 면(17)의 테두리를 따라서, SiO2 등을 포함하는 유전체막(18)이 형성되고, 그 유전체막(18) 상에 애노드 전극(13)의 테두리가 재치되어 있다.
이와 같은 필드 플레이트 구조를 형성함으로써, 애노드 전극(13)의 단부에 대한 전계 집중을 억제할 수 있다. 또한, 유전체막(18)은 제2 반도체층(11)의 면(17)을 흐르는 표면 누설 전류를 억제하는 패시베이션막으로서도 기능한다. 또한, 필드 플레이트 구조의 유무는, 상기의 트렌치 MOS형 쇼트키 다이오드(1)의 구조에 있어서의 각 파라미터(메사 형상 부분의 1/2 폭 Wm, 트렌치(12)의 깊이 Dt, 절연막(15)의 두께 Ti 등)의 최적값에는 영향을 주지 않는다.
〔제2 실시 형태〕
제2 실시 형태는, 절연막(15)을 구성하는 절연체와는 다른 절연체가 트렌치의 저부에 매립되는 점에 있어서, 제1 실시 형태와 상이하다. 또한, 제1 실시 형태와 마찬가지의 점에 대해서는, 설명을 생략 또는 간략화한다.
(트렌치 MOS형 쇼트키 다이오드의 구성)
도 4는 제2 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(2)의 수직 단면도이다.
트렌치 MOS형 쇼트키 다이오드(2)의 제2 반도체층(11)은, 면(17)에 개구되는 트렌치(21)를 갖는다. 트렌치(21)의 저부에는 절연체(22)가 매립되고, 절연막(15)은 절연체(22)의 상면과 트렌치(21)의 내측 측면을 덮는다. 트렌치 MOS 게이트(16)는 트렌치(21) 내에 절연막(15)으로 덮이도록 매립되어 있다.
예를 들어, 트렌치(21)의 저부에 절연체(22)를 매립한 후, 에칭에 의해 절연체(22)의 상부를 라운드 형상으로 깎아, 트렌치(12)를 형성한다. 그리고, 트렌치(12) 내에 절연막(15) 및 트렌치 MOS 게이트(16)를 형성한다. 트렌치(21)의 저면은 평탄해도 되고, 트렌치(12)와 같이 라운드되어 있어도 된다.
절연체(22)는 절연막(15)보다도 유전율이 낮은 절연체를 포함한다. 이 때문에, 애노드 전극(13)과 캐소드 전극(14) 사이에 전압을 인가하였을 때에, 절연막(15)에 인가되는 전계보다도 절연체(22)에 인가되는 전계쪽이 커진다.
제1 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(1)에 있어서, 절연막(15) 중에서 가장 전계 강도가 높아지는 영역은, 트렌치(12)의 저부 근방의 영역이다. 또한, 제2 반도체층(11) 중에서 가장 전계 강도가 높아지는 영역은, 트렌치(12)의 바로 아래 영역이다.
제2 실시 형태에 관한 절연체(22)를 형성함으로써, 절연막(15) 중의 트렌치(12)의 저부 근방의 영역에 있어서의 전계 강도, 및 제2 반도체층(11) 중의 트렌치(12)의 바로 아래 영역에 있어서의 전계 강도를 저감할 수 있다. 즉, 절연막(15) 중의 최대 전계 강도 및 제2 반도체층(11) 중의 최대 전계 강도를 저감할 수 있다.
절연체(22)의 재료로서, SiO2(비유전율이 약 4) 등의 유전율이 낮은 재료를 사용하는 것이 바람직하다. 절연막(15)의 최하부의 바로 아래에 있어서의 절연체(22)의 두께 Tb는, 약 200㎚ 이상인 것이 바람직하다. 절연체(22)는 트렌치(12)와 동일한 평면 패턴을 갖고, 전형적으로는, 트렌치(12)의 폭 2Wt와 거의 동일한 폭을 갖는다.
〔제3 실시 형태〕
제3 실시 형태는, 절연체(22)가 제1 반도체층(10)과 접촉하는 점에 있어서, 제2 실시 형태와 상이하다. 또한, 제2 실시 형태와 마찬가지의 점에 대해서는, 설명을 생략 또는 간략화한다.
(트렌치 MOS형 쇼트키 다이오드의 구성)
도 5a, 도 5b는 제3 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(3)의 수직 단면도이다.
트렌치 MOS형 쇼트키 다이오드(3)는, 제2 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(2)와 비교하여, 절연체(22)의 두께 Tb가 크다. 이 때문에, 절연체(22)와 제2 반도체층(11)에 의해 내압을 확보하는 트렌치 MOS형 쇼트키 다이오드(2)와 달리, 절연체(22)만에 의해 내압을 확보할 수 있다.
이 때문에, 절연체(22)가 제1 반도체층(10)과 접촉할 때까지 제2 반도체층(11)의 두께 Te를 작게 하여, 온 저항을 저감할 수 있다. 즉, 트렌치 MOS형 쇼트키 다이오드(2)와 트렌치 MOS형 쇼트키 다이오드(3)를 동일한 내압을 갖도록 설계한 경우에, 트렌치 MOS형 쇼트키 다이오드(3)의 온 저항을 트렌치 MOS형 쇼트키 다이오드(2)의 온 저항보다도 작게 하여, 보다 손실을 작게 할 수 있다.
트렌치 MOS형 쇼트키 다이오드(3)의 절연체(22)는, 도 5a에 도시된 바와 같이, 그 저부가 제1 반도체층(10)의 상면에 접촉하고 있어도 되고, 도 5b에 도시된 바와 같이, 그 저부가 제1 반도체층(10) 안에 들어가 있어도 된다. 즉, 절연체(22)의 최하부의 높이가, 제1 반도체층(10)과 제2 반도체층(11)의 계면의 높이와 동일해도 되고, 제1 반도체층(10)과 제2 반도체층(11)의 계면의 높이보다 낮아도 된다.
(실시 형태의 효과)
상기 제1 내지 제3 실시 형태에 따르면, 반도체층에 Ga2O3를 사용함으로써, 고내압이면서 저손실의 트렌치 MOS형 쇼트키 다이오드를 제공할 수 있다.
실시예 1
시뮬레이션에 의해, 제1 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(1)의 구조에 있어서의 각 파라미터의 최적값을 구하였다. 이 시뮬레이션에서는, 각 파라미터와, 제2 반도체층(11) 중의 최대 전계 강도, 절연막(15) 중의 최대 전계 강도, 및 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역(애노드 전극(13)과의 계면으로부터 깊이 0.5㎛까지의 영역) 중의 최대 전계 강도의 관계를 구하였다.
여기서, 제2 반도체층(11) 중의 전계 강도 E가 가장 큰 점을 P1, 절연막(15) 중의 전계 강도 E가 가장 큰 점을 P2, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 전계 강도 E가 가장 큰 점을 P3이라 한다. 즉, 점 P1에 있어서의 전계 강도 E가 제2 반도체층(11) 중의 최대 전계 강도, 점 P2에 있어서의 전계 강도 E가 절연막(15) 중의 최대 전계 강도, 점 P3에 있어서의 전계 강도 E가 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도이다.
도 6은 본 실시예의 시뮬레이션에 있어서의, 트렌치 MOS형 쇼트키 다이오드(1) 중의 점 P1, P2, P3의 위치를 개략적으로 도시한다.
또한, 본 실시예의 시뮬레이션에 있어서는, 다음의 표 1에 나타내는 구조 파라미터 중 어느 파라미터를 변화시켰다. 각 시뮬레이션에 있어서 고정된 파라미터는, 각 시뮬레이션의 결과를 나타내는 그래프(도 7 내지 도 12) 중에 나타낸다. 또한, 모든 시뮬레이션에 있어서의 값이 동일한 파라미터(Wf, Wm, Wt, Nd', Vb)는 도 7 내지 도 12의 그래프 중에 표시하지 않는다.
Figure 112018117188784-pct00001
도 7a, 도 7b는, 절연막(15)의 비유전율과 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다. 도 7a, 도 7b 중의 비유전율 9.3, 22는, 각각 Al2O3, HfO2의 비유전율에 상당한다.
도 7a는 절연막(15)의 유전율이 증가할수록, 절연막(15) 중의 최대 전계 강도가 저감되는 것을 도시하고 있다.
도 8a, 도 8b는 절연막(15)의 두께 Ti와 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 8a는, 절연막(15)의 두께 Ti가 증가할수록, 제2 반도체층(11) 중의 최대 전계 강도가 저감되는 것을 도시하고 있다.
문헌 "M. Higashiwaki et al., Appl. Phys. Lett. 100, 013504(2012)."에 있어서, Ga2O3의 절연 파괴 강도가 약 8MV/㎝인 것이 보고되어 있다. 도 8a에 따르면, 절연막(15)의 두께 Ti를 약 300㎚ 이상으로 함으로써, 제2 반도체층(11) 중의 최대 전계 강도를 8MV/㎝ 미만으로 억제할 수 있다.
또한, 절연체인 절연막(15)의 절연 파괴 강도는 매우 높기 때문에, 절연막(15)의 전계 강도는 본 시뮬레이션의 조건 하에서는 절연 파괴 강도에 도달하는 일은 없어, 증가되어도 문제가 되지 않는다.
도 9a, 도 9b는 트렌치(12)의 깊이 Dt와 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 9a에 따르면, 트렌치(12)의 깊이 Dt가 약 6㎛ 이하, 바람직하게는 4㎛ 이하일 때에, 제2 반도체층(11) 중의 최대 전계 강도 및 절연막(15) 중의 최대 전계 강도를 낮게 억제할 수 있다. 또한, 도 9b는, 트렌치(12)의 깊이 Dt가 약 2㎛ 이상, 바람직하게는 3㎛ 이상일 때에, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도가 낮게 억제되는 것을 나타내고 있다.
도 10a, 도 10b는, 제2 반도체층(11)의 두께 Te와 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 10a에 따르면, 제2 반도체층(11)의 두께 Te를 약 5.5㎛ 이상으로 함으로써, 제2 반도체층(11) 중의 최대 전계 강도를 Ga2O3의 절연 파괴 강도인 8MV/㎝ 미만으로 억제할 수 있다.
도 11a, 도 11b는, 제2 반도체층(11)의 도너 농도 Nd와 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 11a, 도 11b에 따르면, 제2 반도체층(11)의 도너 농도 Nd가 작을수록, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도, 제2 반도체층(11) 중의 최대 전계 강도 및 절연막(15) 중의 최대 전계 강도가 작아진다. 또한, 도 11a에 따르면, 제2 반도체층(11)의 도너 농도 Nd를 약 6.0×1016㎝-3 이하로 함으로써, 제2 반도체층(11) 중의 최대 전계 강도를 Ga2O3의 절연 파괴 강도인 8MV/㎝ 미만으로 억제할 수 있다.
도 12a, 도 12b는 인접하는 트렌치(12)의 사이의 메사 형상 부분의 1/2 폭 Wm과 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 12a, 도 12b는, 메사 형상 부분의 폭이, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도에 특히 큰 영향을 주는 것을 나타내고 있다. 도 12b에 따르면, 메사 형상 부분의 폭이 저감될수록, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도가 저감된다.
도 13은 애노드 전극(13)과 제2 반도체층(11)의 계면의 배리어 하이트와 점 P1, P2, P3에 있어서의 전계 강도 E의 관계를 도시한다.
도 13은 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도, 제2 반도체층(11) 중의 최대 전계 강도 및 절연막(15) 중의 최대 전계 강도가, 애노드 전극(13)과 제2 반도체층(11)의 계면의 배리어 하이트에 의존하지 않는 것을 나타내고 있다.
상기의 시뮬레이션 결과에 더하여, 도너 농도 Nd가 저하되면 내압이 증가되는 것, 제2 반도체층(11)의 두께 Te가 증가되면 내압이 증가되는 것, 및 트렌치 MOS형 쇼트키 다이오드(1)의 소형화의 관점에서 제2 반도체층(11)의 두께 Te는 약 9㎛ 이하가 바람직한 것을 고려하면, 내압이 1200V인 소자를 형성하기 위해서는, 도너 농도 Nd를 약 3.0×1016㎝-3 이상 또한 6.0×1016㎝-3 이하, 제2 반도체층(11)의 두께 Te를 약 5.5㎛ 이상 또한 9㎛ 이하로 하는 것이 바람직하다고 할 수 있다.
또한, 내압이 1200V보다 작아도 되는 경우에는, 제2 반도체층(11)의 두께 Te를 보다 작게 할 수 있고, 예를 들어 내압이 600V인 소자를 형성하기 위해서는, 도너 농도 Nd가 약 3.0×1016㎝-3 이상 또한 6.0×1016㎝-3 이하, 제2 반도체층(11)의 두께 Te가 약 4.5㎛ 이상 또한 9㎛ 이하이면 된다.
이상의 시뮬레이션 결과에 기초하여 도출된, 내압 1200V의 트렌치 MOS형 쇼트키 다이오드(1)의 구조 파라미터의 예를 다음의 표 2에 나타낸다.
Figure 112018117188784-pct00002
제2 반도체층(11)과 제1 반도체층(10)의 온 저항은, 각각 1.6mΩ㎠, 0.05mΩ㎠로 하였다. 또한, 제2 반도체층(11)의 저항률로부터 계산하면, 트렌치 구조를 포함하지 않는 경우의 제2 반도체층(11)의 온 저항은 1.3mΩ㎠이며, 1.6mΩ㎠는 트렌치 구조에 의해 약 1.2배의 손실이 발생하는 것으로 하여 도출된 값이다.
도 14는 애노드 전극(13)과 제2 반도체층(11)의 계면의 배리어 하이트와 역방향 누설 전류의 관계를 도시한다. 도 14의 배리어 하이트와 역방향 누설 전류의 관계는, 열전자 방출에 거울상 효과를 고려하여, 애노드 전극 바로 아래의 전계 강도를 0.4MV/㎝로 가정한 이론 계산에 의해 구해진 것이다.
도 14에 따르면, 허용되는 누설 전류의 상한을 1μA(1×10-6A)라 하면, 허용되는 배리어 하이트의 최솟값은 0.7eV가 된다.
도 15는, 상기의 온 저항과 배리어 하이트를 사용하여 계산한, 내압 1200V의 트렌치 MOS형 쇼트키 다이오드(1)의 순방향 특성을 도시한다. 도 15에 따르면, 예를 들어 200A/㎠로 구동되는 경우의 순방향 전압은 0.7 내지 0.8V가 된다.
마찬가지로, 상기의 시뮬레이션 결과에 기초하여 도출된, 내압 600V의 트렌치 MOS형 쇼트키 다이오드(1)의 구조파라미터의 예를 다음의 표 3에 나타낸다.
Figure 112018117188784-pct00003
제2 반도체층(11)과 제1 반도체층(10)의 온 저항은, 각각 1.0mΩ㎠, 0.05mΩ㎠로 하였다. 또한, 제2 반도체층(11)의 저항률로부터 계산하면, 트렌치 구조를 포함하지 않는 경우의 제2 반도체층(11)의 온 저항은 0.86mΩ㎠이며, 1.0mΩ㎠는 트렌치 구조에 의해 약 1.2배의 손실이 발생하는 것으로 하여 도출된 값이다.
도 16은 애노드 전극(13)과 제2 반도체층(11)의 계면의 배리어 하이트와 역방향 누설 전류의 관계를 도시한다. 도 16의 배리어 하이트와 역방향 누설 전류의 관계는, 열전자 방출에 거울상 효과를 고려하여, 애노드 전극 바로 아래의 전계 강도를 0.2MV/㎝로 가정한 이론 계산에 의해 구해진 것이다.
도 16에 따르면, 허용되는 누설 전류의 상한을 1μA(1×10-6A)라 하면, 허용되는 배리어 하이트의 최솟값은 0.7eV가 된다.
도 17은, 상기의 온 저항과 배리어 하이트를 사용하여 계산한, 내압 600V의 트렌치 MOS형 쇼트키 다이오드(1)의 순방향 특성을 도시한다. 도 17에 따르면, 예를 들어 200A/㎠로 구동되는 경우의 순방향 전압은 0.6 내지 0.7V가 된다.
또한, 본 실시예에서는, 내압이 1200V와 600V인 경우에 관한 계산 결과만을 나타냈지만, 그 밖의 내압을 갖는 소자에 대해서도, 본 실시예의 계산 결과를 기초로, 용이하게 설계할 수 있다. 예를 들어, 내압이 300V인 소자의 경우, 내압 1200V에서 산출된 각 개소의 전계 강도의 값을 1/4로 하면 되고, 그것에 따라서 구조파라미터를 변경하면 된다.
예를 들어, 내압이 300V 이상 또한 600V 이하인 소자를 형성하는 경우, 도너 농도 Nd를 약 3.0×1016㎝-3 이상 또한 3.0×1017㎝-3 이하, 두께 Te를 약 2.0㎛ 이상 또한 4.5㎛ 이하로 하는 것이 바람직하다. 또한, 내압이 1200V 이상 또한 1700V 이하인 소자를 형성하는 경우, 도너 농도 Nd를 약 1.0×1016㎝-3 이상 또한 3.0×1016㎝-3 이하, 두께 Te를 약 5.5㎛ 이상 또한 9㎛ 이하로 하는 것이 바람직하다. 내압이 1700V 이상 또한 10kV 이하인 소자를 형성하는 경우, 도너 농도 Nd를 약 1.0×1015㎝-3 이상 또한 1.0×1016㎝-3 이하, 두께 Te를 약 9㎛ 이상 또한 50㎛ 이하로 하는 것이 바람직하다.
이상의 계산 결과를 정리하면, 제2 반도체층(11)의 도너 농도 Nd를 약 1.0×1015㎝-3 이상 또한 3.0×1017㎝-3 이하, 제2 반도체층(11)의 두께 Te를 약 2.0㎛ 이상 또한 50㎛ 이하의 범위에서 조정함으로써, 내압이 300V 이상 또한 10kV 이하의 범위에 있는 소자를 형성할 수 있다.
실시예 2
시뮬레이션에 의해, 제2 실시 형태에 관한 트렌치 MOS형 쇼트키 다이오드(2)의 절연체(22)에 의한 효과를 검증하였다.
도 18a, 도 18b, 도 18c는 절연막(15)의 최하부의 바로 아래에 있어서의 절연체(22)의 두께 Tb와 점 P1, P2, P3, P4에 있어서의 전계 강도 E의 관계를 도시한다. 여기서, 점 P4는, 절연체(22) 중의 전계 강도 E가 가장 큰 점이다. 또한, 절연체(22)가 형성되어 있는 경우, 제2 반도체층(11) 중의 전계 강도 E가 가장 큰 점 P1은, 절연체(22)의 측면 근방에 위치한다.
도 18a, 도 18b, 도 18c는, 절연체(22)의 두께 Tb가 증가될수록, 제2 반도체층(11) 중의 최대 전계 강도, 절연막(15) 중의 최대 전계 강도, 및 절연체(22) 중의 최대 전계 강도가 저감되는 것을 나타내고 있다. 또한, 절연체(22)의 두께 Tb가 증가되어도, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도는 거의 변화되지 않는다.
한편, 절연막(15)의 두께 Ti를 증가시킨 경우, 도 8b에 도시된 바와 같이, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도가 증가된다. 따라서, 절연막(15)의 두께 Ti를 증가시키는 대신에 절연체(22)를 형성함으로써, 제2 반도체층(11) 중의 애노드 전극(13) 바로 아래의 영역 중의 최대 전계 강도를 증가시키지 않고, 제2 반도체층(11) 중의 최대 전계 강도를 저감할 수 있다.
도 18a에 따르면, 절연체(22)의 두께 Tb를 약 200㎚ 이상으로 함으로써, 제2 반도체층(11) 중의 최대 전계 강도를 특히 낮게 억제할 수 있다.
이상, 본 발명의 실시 형태, 실시예를 설명하였지만, 본 발명은 상기 실시 형태, 실시예에 한정되지 않고, 발명의 주지를 일탈하지 않는 범위 내에 있어서 다양하게 변형 실시가 가능하다.
또한, 상기에 기재한 실시 형태, 실시예는 특허 청구 범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태, 실시예 중에서 설명한 특징의 조합 모두가 발명의 과제를 해결하기 위한 수단에 필수라고는 할 수 없는 점에 유의해야 한다.
고내압이면서 저손실의 트렌치 MOS형 쇼트키 다이오드를 제공한다.
1, 2, 3 : 트렌치 MOS형 쇼트키 다이오드
10 : 제1 반도체층
11 : 제2 반도체층
12, 21 : 트렌치
13 : 애노드 전극
14 : 캐소드 전극
15 : 절연막
16 : 트렌치 MOS 게이트
22 : 절연체

Claims (8)

  1. Ga2O3계 단결정을 포함하는 제1 반도체층과,
    상기 제1 반도체층에 적층되는 층이며, 그 상기 제1 반도체층과 반대측의 면에 개구되는 트렌치를 갖는, Ga2O3계 단결정을 포함하는 제2 반도체층과,
    상기 제2 반도체층의 상기 제1 반도체층과 반대측의 면 상에 형성된 애노드 전극과,
    상기 제1 반도체층의 상기 제2 반도체층과 반대측의 면 상에 형성된 캐소드 전극과,
    상기 제2 반도체층의 상기 트렌치의 내면을 덮는 절연막과,
    상기 제2 반도체층의 상기 트렌치 내에 상기 절연막으로 덮이도록 매립되며, 상기 애노드 전극에 접촉하는 트렌치 MOS 게이트를 갖고,
    상기 제2 반도체층의 도너 농도가 1.0×1016㎝-3 이상 또한 6.0×1016㎝-3 이하이고,
    상기 제2 반도체층의 두께가 4.5㎛ 이상 또한 9㎛ 이하이고,
    상기 애노드 전극과 상기 제2 반도체층의 계면의 배리어 하이트가 0.7eV 이상인 트렌치 MOS형 쇼트키 다이오드.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 반도체층의 두께가 5.5㎛ 이상인 트렌치 MOS형 쇼트키 다이오드.
  5. 제1항 또는 제4항에 있어서,
    상기 절연막의 하면이, 상기 절연막보다도 유전율이 낮은 절연체로 덮인 트렌치 MOS형 쇼트키 다이오드.
  6. 제5항에 있어서,
    상기 절연막의 최하부의 바로 아래에 있어서의 상기 절연체의 두께가 200㎚ 이상인 트렌치 MOS형 쇼트키 다이오드.
  7. 제5항에 있어서,
    상기 절연체가 상기 제1 반도체층에 접촉하는 트렌치 MOS형 쇼트키 다이오드.
  8. 제1항에 있어서,
    상기 트렌치의 깊이가 2㎛ 이상 6㎛ 이하인 트렌치 MOS형 쇼트키 다이오드.
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