JP7165322B2 - ショットキーバリアダイオード - Google Patents

ショットキーバリアダイオード Download PDF

Info

Publication number
JP7165322B2
JP7165322B2 JP2018067392A JP2018067392A JP7165322B2 JP 7165322 B2 JP7165322 B2 JP 7165322B2 JP 2018067392 A JP2018067392 A JP 2018067392A JP 2018067392 A JP2018067392 A JP 2018067392A JP 7165322 B2 JP7165322 B2 JP 7165322B2
Authority
JP
Japan
Prior art keywords
trench
drift layer
schottky barrier
barrier diode
central
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018067392A
Other languages
English (en)
Other versions
JP2019179815A (ja
Inventor
潤 有馬
実 藤田
潤 平林
公平 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tamura Corp
TDK Corp
Novel Crystal Technology Inc
Original Assignee
Tamura Corp
TDK Corp
Novel Crystal Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corp, TDK Corp, Novel Crystal Technology Inc filed Critical Tamura Corp
Priority to JP2018067392A priority Critical patent/JP7165322B2/ja
Priority to EP19775799.0A priority patent/EP3780119A4/en
Priority to CN201980024311.2A priority patent/CN112005384B/zh
Priority to US17/041,127 priority patent/US11469334B2/en
Priority to PCT/JP2019/009676 priority patent/WO2019188188A1/ja
Priority to TW108110997A priority patent/TWI798402B/zh
Publication of JP2019179815A publication Critical patent/JP2019179815A/ja
Application granted granted Critical
Publication of JP7165322B2 publication Critical patent/JP7165322B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明はショットキーバリアダイオードに関し、特に、酸化ガリウムを用いたショットキーバリアダイオードに関する。
ショットキーバリアダイオードは、金属と半導体の接合によって生じるショットキー障壁を利用した整流素子であり、ＰＮ接合を有する通常のダイオードに比べて順方向電圧が低く、且つ、スイッチング速度が速いという特徴を有している。このため、ショットキーバリアダイオードはパワーデバイス用のスイッチング素子として利用されることがある。
ショットキーバリアダイオードをパワーデバイス用のスイッチング素子として用いる場合、十分な逆方向耐圧を確保する必要があることから、シリコン（Ｓｉ）の代わりに、よりバンドギャップの大きい炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）などが用いられることがある。中でも、酸化ガリウムは、バンドギャップが４．８～４．９ｅＶと非常に大きく、絶縁破壊電界も７～８ＭＶ／ｃｍと大きいことから、酸化ガリウムを用いたショットキーバリアダイオードは、パワーデバイス用のスイッチング素子として非常に有望である。酸化ガリウムを用いたショットキーバリアダイオードの例は、特許文献１及び２に記載されている。
特許文献２に記載されたショットキーバリアダイオードは、平面視でアノード電極と重なる位置に複数のトレンチを設け、トレンチの内壁を絶縁膜で覆った構造を有している。かかる構造により、逆方向電圧が印加されるとトレンチ間に位置するメサ領域が空乏層となるため、ドリフト層のチャネル領域がピンチオフされる。これにより、逆方向電圧が印加された場合のリーク電流を大幅に抑制することができる。
特開２０１７－０４５９６９号公報 特開２０１７－１９９８６９号公報
しかしながら、特許文献１及び２に記載されたショットキーバリアダイオードは、アノード電極の端部に電界が集中するため、高電圧を印加するとこの部分において絶縁破壊を起こしてしまう。例えば、特許文献２に記載されたショットキーバリアダイオードにおいては、端部に位置するトレンチのエッジ部分に電界が集中する。
したがって、本発明は、酸化ガリウムを用いたショットキーバリアダイオードであって、電界集中による絶縁破壊が生じにくいショットキーバリアダイオードを提供することを目的とする。
本発明によるショットキーバリアダイオードは、酸化ガリウムからなる半導体基板と、半導体基板上に設けられた酸化ガリウムからなるドリフト層と、ドリフト層とショットキー接触するアノード電極と、半導体基板とオーミック接触するカソード電極とを備え、ドリフト層は、平面視でアノード電極を囲む外周トレンチを有し、外周トレンチは、ドリフト層とは逆導電型の半導体材料によって埋め込まれていることを特徴とする。
本発明によれば、ドリフト層に外周トレンチが設けられていることから、外周トレンチの存在によって電界が分散される。しかも、外周トレンチがドリフト層と逆導電型の半導体材料によって埋め込まれていることから、外周トレンチ内の半導体材料とドリフト層のポテンシャル差によって、外周トレンチの周囲に空乏層が広がる。これにより、アノード電極の角部における電界集中が緩和されることから、絶縁破壊が生じにくくなる。
本発明において、ドリフト層は平面視でアノード電極と重なる位置に設けられた複数の中心トレンチをさらに有していても構わない。この場合、複数の中心トレンチの内壁は絶縁膜で覆われていても構わない。これによれば、逆方向電圧が印加されると中心トレンチ間に位置するメサ領域が空乏層となり、ドリフト層のチャネル領域がピンチオフされることから、逆方向電圧が印加された場合のリーク電流を大幅に抑制することができる。
本発明によるショットキーバリアダイオードは、ドリフト層上に設けられ、ドリフト層の一部を露出させる開口部を有する絶縁層をさらに備え、アノード電極は、開口部を介してドリフト層とショットキー接触するとともに、開口部の周縁に位置する絶縁層上に形成されていても構わない。これによれば、いわゆるフィールドプレート構造が得られることから、端部に位置する中心トレンチの底部に印加される電界をより緩和することが可能となる。
本発明において、外周トレンチの幅は中心トレンチの幅よりも広くても構わないし、外周トレンチの深さは中心トレンチの深さよりも深くても構わないし、外周トレンチと外周トレンチに最も近い中心トレンチとの間のメサ幅は、複数の中心トレンチ間のメサ幅よりも小さくても構わない。これらの構成によれば、電界集中がより緩和されることから、絶縁破壊がよりいっそう生じにくくなる。
このように、本発明によれば、電界集中による絶縁破壊が生じにくい酸化ガリウムを用いたショットキーバリアダイオードを提供することが可能となる。
図１は、本発明の第１の実施形態によるショットキーバリアダイオード１００の構成を示す上面図である。 図２は、図１のＡ－Ａ線に沿った断面図である。 図３は、本発明の第２の実施形態によるショットキーバリアダイオード２００の構成を示す断面図である。 図４は、本発明の第２の実施形態の第１の変形例によるショットキーバリアダイオード２００Ａの構成を示す断面図である。 図５は、本発明の第２の実施形態の第２の変形例によるショットキーバリアダイオード２００Ｂの構成を示す断面図である。 図６は、本発明の第２の実施形態の第３の変形例によるショットキーバリアダイオード２００Ｃの構成を示す断面図である。 図７は、本発明の第３の実施形態によるショットキーバリアダイオード３００の構成を示す断面図である。 図８は、比較例１のシミュレーション結果を示す図である。 図９は、実施例１のシミュレーション結果を示す図である。 図１０は、比較例２のシミュレーション結果を示す図である。 図１１は、実施例２のシミュレーション結果を示す図である。 図１２は、実施例２Ａのシミュレーション結果を示す図である。 図１３は、実施例２Ｂのシミュレーション結果を示す図である。 図１４は、実施例２Ｃ－１のシミュレーション結果を示す図である。 図１５は、実施例２Ｃ－２のシミュレーション結果を示す図である。 図１６は、比較例３のシミュレーション結果を示す図である。 図１７は、実施例３のシミュレーション結果を示す図である。 図１８は、トレンチ幅と電界強度との関係を示すグラフである。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態によるショットキーバリアダイオード１００の構成を示す模式的な上面図である。また、図２は、図１のＡ－Ａ線に沿った模式的な断面図である。
図１及び図２に示すように、本実施形態によるショットキーバリアダイオード１００は、いずれも酸化ガリウム（β－Ｇａ２Ｏ３）からなる半導体基板２０及びドリフト層３０を備える。半導体基板２０及びドリフト層３０には、ｎ型ドーパントとしてシリコン（Ｓｉ）又はスズ（Ｓｎ）が導入されている。ドーパントの濃度は、ドリフト層３０よりも半導体基板２０の方が高く、これにより半導体基板２０はｎ＋層、ドリフト層３０はｎ－層として機能する。
半導体基板２０は、融液成長法などを用いて形成されたバルク結晶を切断加工したものであり、その厚み（Ｚ方向における高さ）は２５０μｍ程度である。半導体基板２０の平面サイズについては特に限定されないが、一般的に素子に流す電流量に応じて選択することになり、順方向の最大電流量が２０Ａ程度であれば、Ｘ方向における幅及びＹ方向における幅を２．４ｍｍ程度とすればよい。
半導体基板２０は、実装時において上面側に位置する上面２１と、上面２１の反対側であって、実装時において下面側に位置する裏面２２を有する。上面２１の全面にはドリフト層３０が形成されている。ドリフト層３０は、半導体基板２０の上面２１に反応性スパッタリング、ＰＬＤ法、ＭＢＥ法、ＭＯＣＶＤ法、ＨＶＰＥ法などを用いて酸化ガリウムをエピタキシャル成長させた薄膜である。ドリフト層３０の膜厚については特に限定されないが、一般的に素子の逆方向耐電圧に応じて選択することになり、６００Ｖ程度の耐圧を確保するためには、例えば７μｍ程度とすればよい。
ドリフト層３０の上面３１には、ドリフト層３０とショットキー接触するアノード電極４０が形成されている。アノード電極４０は、例えば白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）等の金属からなる。アノード電極４０は、異なる金属膜を積層した多層構造、例えば、Ｐｔ／Ａｕ、Ｐｔ／Ａｌ、Ｐｄ／Ａｕ、Ｐｄ／Ａｌ、Ｐｔ／Ｔｉ／ＡｕまたはＰｄ／Ｔｉ／Ａｕであっても構わない。一方、半導体基板２０の裏面２２には、半導体基板２０とオーミック接触するカソード電極５０が設けられる。カソード電極５０は、例えばチタン（Ｔｉ）等の金属からなる。カソード電極５０は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／ＡｕまたはＴｉ／Ａｌであっても構わない。
さらに、ドリフト層３０には、平面視で（Ｚ方向から見て）アノード電極４０と重ならない位置であって、アノード電極４０を囲む位置に外周トレンチ１０が設けられている。外周トレンチ１０は、ドリフト層３０を上面３１側からエッチングすることによって形成することができる。
外周トレンチ１０は、ドリフト層３０と逆導電型である半導体材料１１によって埋め込まれている。本実施形態においては、ドリフト層３０の導電型がｎ型であることから、外周トレンチ１０に埋め込まれた半導体材料１１の導電型はｐ型である。ｐ型の半導体材料としては、Ｓｉ，ＧａＡｓ，ＳｉＣ，Ｇｅ，ＺｎＳｅ，ＣｄＳ，ＩｎＰ，ＳｉＧｅなどの他、ＮｉＯ，Ｃｕ２Ｏ、Ａｇ２Ｏなどのｐ型酸化物半導体を挙げることができる。ｐ型酸化物半導体は酸化の問題がないという利点があり、中でも、ＮｉＯはｐ型導電性だけを示す特殊な材料であり、品質の安定化の観点から最も好ましい材料である。また、ＮｉＯはバンドギャップが３．７ｅＶと大きいことから、酸化ガリウムの高耐圧を生かす材料として望ましい。さらに、アクセプタ濃度を制御するため、ＮｉＯ（９９．９％）に対して０．２～１．０ｍｏｌ％程度のＬｉやＬａをドーパントとして添加しても構わない。アクセプタ濃度は５×１０１７ｃｍ－３以上であることが好ましく、製造安定性の面からは５×１０１８ｃｍ－３以上であることがより好ましい。これは、アクセプタ濃度が低いと外周トレンチ１０の内部が空乏化してしまい、所望の機能が得られない恐れがあるからである。このため、アクセプタ濃度は高いほど好ましい。しかしながら、アクセプタ濃度が１×１０２２ｃｍ－３を超えると膜の特性が劣化する恐れがあるため、５×１０２１ｃｍ－３程度以下であることが好ましい。外周トレンチ１０に埋め込まれた半導体材料１１は、フローティング状態であっても構わない。
ここで、半導体材料１１を構成するｐ型酸化物が完全なアモルファス状態であると、デバイス製造中の加熱工程において意図せず結晶化してしまい、特性が不安定となるおそれがある。この点を考慮すれば、外周トレンチ１０にｐ型酸化物を埋め込んだ時点で、例えば体積比で５０％程度結晶化させておくことにより、デバイス製造中の加熱工程における結晶化の影響を低減することができる。
外周トレンチ１０は、アノード電極４０の端部に集中する電界を緩和するために設けられており、本実施形態においては外周トレンチ１０の内部が半導体材料１１によって埋め込まれていることから、半導体材料１１とドリフト層３０のポテンシャル差によって、外周トレンチ１０の周囲に空乏層が広がる。
このように、本実施形態によるショットキーバリアダイオード１００は、ドリフト層３０に外周トレンチ１０が設けられており、外周トレンチ１０の内部がドリフト層３０と逆導電型の半導体材料１１によって埋め込まれていることから、アノード電極４０の端部に集中する電界が外周トレンチ１０及びその周囲に広がる空乏層によって緩和される。これにより、電界集中による絶縁破壊を防止することが可能となる。
＜第２の実施形態＞
図３は、本発明の第２の実施形態によるショットキーバリアダイオード２００の構成を示す模式的な断面図である。
図３に示すように、第２の実施形態によるショットキーバリアダイオード２００においては、ドリフト層３０に複数の中心トレンチ６０が設けられている。中心トレンチ６０は、いずれも平面視でアノード電極４０と重なる位置に設けられており、その内壁はＨｆＯ２などからなる絶縁膜６１で覆われている。中心トレンチ６０の内部は、導電性材料によって埋め込まれている。中心トレンチ６０を埋め込む導電性材料は、アノード電極４０と同じ材料であっても構わないし、高濃度にドーピングされた多結晶Ｓｉや、Ｎｉ、Ａｕ等の金属材料であっても構わない。本実施形態においては、ドリフト層３０に複数の中心トレンチ６０が設けられているため、アノード電極４０の材料としては、モリブデン（Ｍｏ）や銅（Ｃｕ）などの仕事関数が低い材料を用いることができる。また、本実施形態においては、ドリフト層３０のドーパント濃度を５×１０１６ｃｍ－３程度に高めることができる。その他の構成は、第１の実施形態によるショットキーバリアダイオード１００と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
ドリフト層３０のうち中心トレンチ６０間に位置する部分はメサ領域Ｍ１を構成する。メサ領域Ｍ１は、アノード電極４０とカソード電極５０との間に逆方向電圧が印加されると空乏層となるため、ドリフト層３０のチャネル領域がピンチオフされる。これにより、逆方向電圧が印加された場合のリーク電流が大幅に抑制される。
このような構造を有するショットキーバリアダイオードにおいては、端部に位置する中心トレンチ６０ａの底部に電界が集中し、この部分が絶縁破壊しやすくなる。しかしながら、本実施形態によるショットキーバリアダイオード２００においては、複数の中心トレンチ６０を囲むよう、複数の中心トレンチ６０のさらに外周位置に外周トレンチ１０が設けられていることから、端部に位置する中心トレンチ６０ａの電界が緩和される。しかも、外周トレンチ１０の内部がドリフト層３０と逆導電型の半導体材料１１によって埋め込まれていることから、端部に位置する中心トレンチ６０ａの電界がより効果的に緩和される。
図３に示すように、ドリフト層３０のうち、端部に位置する中心トレンチ６０ａと外周トレンチ１０の間に位置する部分は、メサ領域Ｍ２を構成する。上述したメサ領域Ｍ１のメサ幅Ｗ１とメサ領域Ｍ２のメサ幅Ｗ２の関係については特に限定されないが、
Ｗ１≧Ｗ２
であることが好ましく、
Ｗ１＞Ｗ２
であることがより好ましい。これは、オン抵抗を低減するためにはメサ領域Ｍ１のメサ幅Ｗ１をある程度確保する必要があるのに対し、メサ領域Ｍ２については、メサ幅Ｗ２が狭いほど電界を分散させる効果が高まるからである。但し、メサ領域Ｍ２のメサ幅Ｗ２の下限は、加工精度によって制限される。
また、中心トレンチ６０の幅Ｗ３と外周トレンチ１０の幅Ｗ４の関係についても特に限定されないが、
Ｗ３≦Ｗ４
であることが好ましく、
Ｗ３＜Ｗ４
であることがより好ましい。これは、オン抵抗を低減するためには中心トレンチ６０の幅Ｗ３をある程度狭くする必要があるのに対し、外周トレンチ１０については、幅Ｗ４が大きいほど電界を分散させる効果が高まるからである。
このように、本実施形態によるショットキーバリアダイオード２００は、第１の実施形態によるショットキーバリアダイオード１００による効果に加え、逆方向電圧が印加された場合のリーク電流を削減できるという効果を有する。また、本実施形態においては、外周トレンチ１０の深さＤ２と中心トレンチ６０の深さＤ１が同じであり、したがって、これらを同一工程にて形成することが可能である。
但し、本発明において、外周トレンチ１０の深さＤ２と中心トレンチ６０の深さＤ１が同じである点は必須でない。したがって、図４に示す第１の変形例によるショットキーバリアダイオード２００Ａのように、外周トレンチ１０の深さＤ２が中心トレンチ６０の深さＤ１よりも浅くても構わないし、図５に示す第２の変形例によるショットキーバリアダイオード２００Ｂのように、外周トレンチ１０の深さＤ２が中心トレンチ６０の深さＤ１よりも深くても構わない。外周トレンチ１０の深さＤ２は、深くなるほど、端部に位置する中心トレンチ６０ａに集中する電界を緩和する効果が大きくなる。但し、外周トレンチ１０の深さＤ２が深すぎると、ドリフト層３０の残存膜厚が薄くなりすぎ、当該部分で破壊が生じやすくなる。この点を考慮すれば、ドリフト層３０の膜厚Ｔと外周トレンチ１０の深さＤ２の差（Ｔ－Ｄ２）は、２μｍ以上であることが好ましい。
さらに、外周トレンチ１０の数についても特に限定されず、図６に示す第３の変形例によるショットキーバリアダイオード２００Ｃのように、複数の外周トレンチ１０を設けても構わない。複数の外周トレンチ１０を設けた場合、最も外周に位置する外周トレンチ１０に電界が集中する。また、端部に位置する中心トレンチ６０ａに集中する電界は、外周トレンチ１０の数が多くなるほど、より効果的に緩和される。
本実施形態においては、中心トレンチ６０の内壁を絶縁膜６１で覆うとともに、中心トレンチ６０の内部をアノード電極４０と同じ材料で埋め込んでいるが、絶縁膜６１を用いることなく、逆導電型（本実施形態ではｐ型）の半導体材料で埋め込んでも構わない。
＜第３の実施形態＞
図７は、本発明の第３の実施形態によるショットキーバリアダイオード３００の構成を示す模式的な断面図である。
図７に示すように、第３の実施形態によるショットキーバリアダイオード３００は、ドリフト層３０上に絶縁層７０が設けられている点において、第２の実施形態によるショットキーバリアダイオード２００と相違する。その他の構成は、第２の実施形態によるショットキーバリアダイオード２００と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
絶縁層７０は、酸化シリコンなどの絶縁材料からなり、ドリフト層３０の上面３１を覆うように形成されているともに、中心トレンチ６０を露出させる開口部７１を有している。そして、アノード電極４０は、一部が絶縁層７０上に形成されるとともに、残りの部分が開口部７１を介してドリフト層３０とショットキー接触している。これにより、いわゆるフィールドプレート構造が得られることから、端部に位置するトレンチ６０ａの底部に印加される電界をより緩和することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
図１及び図２に示したショットキーバリアダイオード１００と同じ構造を有する実施例１のシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。半導体基板２０のドーパント濃度については１×１０１８ｃｍ－３とし、ドリフト層３０のドーパント濃度としては１×１０１６ｃｍ－３とした。ドリフト層３０の厚みは７μｍとした。外周トレンチ１０に埋め込んだ半導体材料１１としては、アクセプタ濃度が１×１０１９ｃｍ－３のＮｉＯを用いた。また、比較のため、実施例１のシミュレーションモデルから外周トレンチ１０及び半導体材料１１を削除した構造を有する比較例１のシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。
図８は、比較例１のシミュレーション結果を示す図である。比較例１のシミュレーションモデルにおいては、アノード電極４０の角部に電界が集中し、その最大値は２．８ＭＶ／ｃｍであった。
図９は、実施例１のシミュレーション結果を示す図である。実施例１のシミュレーションモデルにおいてもアノード電極４０の角部に電界が集中したが、外周トレンチ１０及びその周囲に広がる空乏層によって電界が分散された結果、その最大値は０．４ＭＶ／ｃｍに低下した。
図３に示したショットキーバリアダイオード２００と同じ構造を有する実施例２のシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。ここで、中心トレンチ６０の深さＤ１及び幅Ｗ３はそれぞれ３μｍ及び１μｍとし、メサ領域Ｍ１のメサ幅Ｗ１は２μｍとし、中心トレンチ６０の内壁に形成される絶縁膜６１は、厚さ５０ｎｍのＨｆＯ２膜とした。一方、外周トレンチ１０の深さＤ２及び幅Ｗ４はそれぞれ３μｍ及び２μｍとし、メサ領域Ｍ２のメサ幅Ｗ２は２μｍとした。半導体基板２０のドーパント濃度については１×１０１８ｃｍ－３とし、ドリフト層３０のドーパント濃度としては５×１０１６ｃｍ－３とした。ドリフト層３０の厚みは７μｍとした。その他の点は、実施例１のシミュレーションモデルと同じ条件である。
また、比較のため、実施例２のシミュレーションモデルから外周トレンチ１０及び半導体材料１１を削除した構造を有する比較例２のシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。
図１０は、比較例２のシミュレーション結果を示す図である。比較例２のシミュレーションモデルにおいては、端部に位置する中心トレンチ６０ａの底部に電界が集中し、その最大値は８．４ＭＶ／ｃｍであった。
図１１は、実施例２のシミュレーション結果を示す図である。実施例２のシミュレーションモデルにおいても端部に位置する中心トレンチ６０ａの底部に電界が集中したが、外周トレンチ１０及びその周囲に広がる空乏層によって電界が分散された結果、その最大値は６．８ＭＶ／ｃｍに低下した。
次に、図４に示したショットキーバリアダイオード２００Ａと同じ構造を有する実施例２Ａのシミュレーションモデルと、図５に示したショットキーバリアダイオード２００Ｂと同じ構造を有する実施例２Ｂのシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。実施例２Ａは、外周トレンチ１０の深さＤ２が１μｍである以外、実施例２と条件は同じである。また、実施例２Ｂは、外周トレンチ１０の深さＤ２が５μｍである以外、実施例２と条件は同じである。
図１２及び図１３は、それぞれ実施例２Ａ及び２Ｂのシミュレーション結果を示す図である。実施例２Ａ及び２Ｂのシミュレーションモデルにおいては、端部に位置する中心トレンチ６０ａにおける電界の最大値は、それぞれ８．０Ｖ／ｃｍ及び５．８Ｖ／ｃｍであった。これにより、外周トレンチ１０の深さＤ２が深いほど、端部に位置する中心トレンチ６０ａに集中する電界がより緩和されることが確認された。
さらに、図６に示したショットキーバリアダイオード２００Ｃのように、複数の外周トレンチ１０を備える実施例２Ｃ－１，２Ｃ－２のシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。実施例２Ｃ－１は、外周トレンチ１０の数が３つである点以外、実施例２と条件は同じである。また、実施例２Ｃ－２は、外周トレンチ１０の数が５つである点以外、実施例２と条件は同じである。
図１４及び図１５は、それぞれ実施例２Ｃ－１及び２Ｃ－２のシミュレーション結果を示す図である。図１４及び図１５に示すように、複数の外周トレンチ１０を設けた場合、最も外周に位置する外周トレンチ１０に電界が集中することが確認された。
図７に示したショットキーバリアダイオード３００と同じ構造を有する実施例３のシミュレーションモデルを想定し、アノード電極とカソード電極の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。ここで、外周トレンチ１０の幅Ｗ４は１０μｍとし、メサ領域Ｍ２のメサ幅Ｗ２は２μｍとした。絶縁層７０としては厚さ３００ｎｍの酸化シリコンを用い、フィールドプレート長を１０μｍとした。その他の点は、実施例２のシミュレーションモデルと同じ条件である。
また、比較のため、実施例３のシミュレーションモデルから外周トレンチ１０及び半導体材料１１を削除した構造を有する比較例３のシミュレーションモデルを想定し、アノード電極４０とカソード電極５０の間に逆方向電圧を印加した場合の電界強度をシミュレーションした。
図１６は、比較例３のシミュレーション結果を示す図である。比較例３のシミュレーションモデルにおいては、端部に位置する中心トレンチ６０ａの底部に電界が集中し、その最大値は８．１ＭＶ／ｃｍであった。
図１７は、実施例３のシミュレーション結果を示す図である。実施例３のシミュレーションモデルにおいても端部に位置する中心トレンチ６０ａの底部に電界が集中したが、外周トレンチ１０及びその周囲に広がる空乏層によって電界が分散された結果、その最大値は６．８ＭＶ／ｃｍに低下した。
図１８は、外周トレンチ１０の幅Ｗ４と電界強度との関係を示すグラフである。図１８において、符号Ｅ２は端部に位置する中心トレンチ６０ａの近傍のドリフト層３０にかかる最大電界を示し、符号Ｅ１は外周トレンチ１０の近傍のドリフト層３０にかかる最大電界を示している。
図１８に示すように、外周トレンチ１０の近傍のドリフト層３０にかかる電界に関しては、外周トレンチ１０の幅Ｗ４が広いほど電界強度が緩和された。具体的には、外周トレンチ１０の幅Ｗ４が２μｍ未満の領域では、幅Ｗ４を広げることによる電界強度の緩和効果が顕著であり、幅Ｗ４が２μｍ以上になると幅Ｗ４を広げることによる電界強度の緩和効果が緩やかとなり、幅Ｗ４が５μｍ程度になると幅Ｗ４を広げることによる電界強度の緩和効果はほぼ飽和することが分かる。この点を考慮すれば、外周トレンチ１０の幅Ｗ４は、２μｍ以上とすることが好ましく、５μｍ以上とすることがより好ましいと言える。これに対し、端部に位置する中心トレンチ６０ａの近傍のドリフト層３０にかかる電界に関しては、外周トレンチ１０の幅Ｗ４に関わらず一定であった。
１０ 外周トレンチ
１１ 半導体材料
２０ 半導体基板
２１ 半導体基板の上面
２２ 半導体基板の裏面
３０ ドリフト層
３１ ドリフト層の上面
４０ アノード電極
５０ カソード電極
６０ 中心トレンチ
６０ａ 端部に位置する中心トレンチ
６１ 絶縁膜
７０ 絶縁層
７１ 開口部
１００，２００，３００ ショットキーバリアダイオード
Ｍ１，Ｍ２ メサ領域

Claims (6)

  1. 酸化ガリウムからなる半導体基板と、
    前記半導体基板上に設けられた酸化ガリウムからなるドリフト層と、
    前記ドリフト層とショットキー接触するアノード電極と、
    前記半導体基板とオーミック接触するカソード電極と、
    前記ドリフト層上に設けられ、前記ドリフト層の一部を露出させる開口部を有する絶縁層と、を備え、
    前記ドリフト層は、平面視で前記アノード電極と重なる位置に設けられた複数の中心トレンチと、平面視で前記アノード電極を囲む外周トレンチを有し、
    前記アノード電極は、前記開口部を介して前記ドリフト層とショットキー接触するとともに、一部が前記外周トレンチと重なるよう、前記開口部の周縁に位置する前記絶縁層上に形成されており、
    前記複数の中心トレンチの内壁は絶縁膜で覆われており、
    前記外周トレンチは、前記ドリフト層とは逆導電型の半導体材料によって埋め込まれており、
    前記半導体材料は、フローティング状態であり、
    前記外周トレンチの幅は、前記中心トレンチの幅よりも広いことを特徴とするショットキーバリアダイオード。
  2. 前記外周トレンチと前記外周トレンチに最も近い前記中心トレンチとの間のメサ幅は、前記複数の中心トレンチ間のメサ幅よりも小さいことを特徴とする請求項１に記載のショットキーバリアダイオード。
  3. 前記逆導電型の半導体材料は、酸化物半導体であることを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
  4. 前記外周トレンチの深さと前記中心トレンチの深さが同じであることを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
  5. 前記外周トレンチの深さが前記中心トレンチの深さよりも浅いことを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
  6. 前記外周トレンチの深さが前記中心トレンチの深さよりも深いことを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
JP2018067392A 2018-03-30 2018-03-30 ショットキーバリアダイオード Active JP7165322B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2018067392A JP7165322B2 (ja) 2018-03-30 2018-03-30 ショットキーバリアダイオード
EP19775799.0A EP3780119A4 (en) 2018-03-30 2019-03-11 SCHOTTKY BARRIER DIODE
CN201980024311.2A CN112005384B (zh) 2018-03-30 2019-03-11 肖特基势垒二极管
US17/041,127 US11469334B2 (en) 2018-03-30 2019-03-11 Schottky barrier diode
PCT/JP2019/009676 WO2019188188A1 (ja) 2018-03-30 2019-03-11 ショットキーバリアダイオード
TW108110997A TWI798402B (zh) 2018-03-30 2019-03-28 肖特基能障二極體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018067392A JP7165322B2 (ja) 2018-03-30 2018-03-30 ショットキーバリアダイオード

Publications (2)

Publication Number Publication Date
JP2019179815A JP2019179815A (ja) 2019-10-17
JP7165322B2 true JP7165322B2 (ja) 2022-11-04

Family

ID=68058909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018067392A Active JP7165322B2 (ja) 2018-03-30 2018-03-30 ショットキーバリアダイオード

Country Status (6)

Country Link
US (1) US11469334B2 (ja)
EP (1) EP3780119A4 (ja)
JP (1) JP7165322B2 (ja)
CN (1) CN112005384B (ja)
TW (1) TWI798402B (ja)
WO (1) WO2019188188A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6966740B2 (ja) * 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
JP6966739B2 (ja) * 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
JP7353957B2 (ja) * 2019-12-13 2023-10-02 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP7371484B2 (ja) * 2019-12-18 2023-10-31 Tdk株式会社 ショットキーバリアダイオード
JPWO2021176833A1 (ja) * 2020-03-03 2021-09-10
TW202207600A (zh) * 2020-07-10 2022-02-16 日商Ｆｌｏｓｆｉａ股份有限公司 電力轉換電路及電力轉換系統
JP2022129918A (ja) * 2021-02-25 2022-09-06 Tdk株式会社 ショットキーバリアダイオード
JP2023079551A (ja) * 2021-11-29 2023-06-08 Tdk株式会社 ショットキーバリアダイオード
WO2024029001A1 (ja) * 2022-08-03 2024-02-08 三菱電機株式会社 半導体装置、および、半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015060441A1 (ja) 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ
US20150333133A1 (en) 2014-05-14 2015-11-19 Nxp B.V. Semiconductive device and associated method of manufacture
WO2016075927A1 (ja) 2014-11-11 2016-05-19 出光興産株式会社 新規な積層体
JP2017199869A (ja) 2016-04-28 2017-11-02 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914785B2 (ja) * 2002-02-20 2007-05-16 新電元工業株式会社 ダイオード素子
JP2005191227A (ja) * 2003-12-25 2005-07-14 Sanyo Electric Co Ltd 半導体装置
US8372738B2 (en) * 2009-10-30 2013-02-12 Alpha & Omega Semiconductor, Inc. Method for manufacturing a gallium nitride based semiconductor device with improved termination scheme
TWI497602B (zh) * 2011-02-15 2015-08-21 Tzu Hsiung Chen 溝渠式蕭基二極體及其製作方法
US20120217541A1 (en) * 2011-02-24 2012-08-30 Force Mos Technology Co., Ltd. Igbt with integrated mosfet and fast switching diode
CN110684960A (zh) * 2014-07-22 2020-01-14 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
JP2017045969A (ja) 2015-08-28 2017-03-02 株式会社タムラ製作所 ショットキーバリアダイオード
JP6545047B2 (ja) * 2015-09-02 2019-07-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN106887470B (zh) 2017-01-23 2019-07-16 西安电子科技大学 Ga2O3肖特基二极管器件结构及其制作方法
US10971634B2 (en) * 2017-06-29 2021-04-06 Mitsubishi Electric Corporation Oxide semiconductor device and method of manufacturing oxide semiconductor device
JP6484304B2 (ja) * 2017-08-09 2019-03-13 ローム株式会社 ショットキバリアダイオード

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015060441A1 (ja) 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ
US20150333133A1 (en) 2014-05-14 2015-11-19 Nxp B.V. Semiconductive device and associated method of manufacture
WO2016075927A1 (ja) 2014-11-11 2016-05-19 出光興産株式会社 新規な積層体
JP2017199869A (ja) 2016-04-28 2017-11-02 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード

Also Published As

Publication number Publication date
CN112005384B (zh) 2024-02-23
TWI798402B (zh) 2023-04-11
CN112005384A (zh) 2020-11-27
JP2019179815A (ja) 2019-10-17
TW201942976A (zh) 2019-11-01
US20210119062A1 (en) 2021-04-22
EP3780119A4 (en) 2021-12-22
WO2019188188A1 (ja) 2019-10-03
US11469334B2 (en) 2022-10-11
EP3780119A1 (en) 2021-02-17

Similar Documents

Publication Publication Date Title
JP7165322B2 (ja) ショットキーバリアダイオード
US11626522B2 (en) Schottky barrier diode
JP6966740B2 (ja) ショットキーバリアダイオード
JP7147141B2 (ja) ショットキーバリアダイオード
US11557681B2 (en) Schottky barrier diode
WO2023095395A1 (ja) ショットキーバリアダイオード
WO2023095396A1 (ja) ジャンクションバリアショットキーダイオード
WO2024047965A1 (ja) ショットキーバリアダイオード
WO2022181203A1 (ja) ショットキーバリアダイオード
WO2023181588A1 (ja) ジャンクションバリアショットキーダイオード
WO2021186936A1 (ja) ショットキーバリアダイオード
JP2022129917A (ja) ショットキーバリアダイオード

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220311

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220809

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20220809

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220831

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221013

R150 Certificate of patent or registration of utility model

Ref document number: 7165322

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150