KR102340742B1 - InGaAlN계 반도체 소자 - Google Patents

InGaAlN계 반도체 소자 Download PDF

Info

Publication number
KR102340742B1
KR102340742B1 KR1020207037244A KR20207037244A KR102340742B1 KR 102340742 B1 KR102340742 B1 KR 102340742B1 KR 1020207037244 A KR1020207037244 A KR 1020207037244A KR 20207037244 A KR20207037244 A KR 20207037244A KR 102340742 B1 KR102340742 B1 KR 102340742B1
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
layer
semiconductor layer
substrate
transistor
Prior art date
Application number
KR1020207037244A
Other languages
English (en)
Other versions
KR20210000745A (ko
Inventor
히로시 후지오카
아쯔시 고바야시
Original Assignee
고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 filed Critical 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
Publication of KR20210000745A publication Critical patent/KR20210000745A/ko
Application granted granted Critical
Publication of KR102340742B1 publication Critical patent/KR102340742B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2006—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10346—Indium gallium nitride [InGaN]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

질화물 반도체층을 채널로 하는 트랜지스터를 시험 제작했다. 질화물 반도체층은 모두, 스퍼터링법에 의해 형성했다. 퇴적 온도를 600℃ 미만으로 하고, 다결정 혹은 비정질의 InxGayAlzN층으로 했다. 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있으면, 온/오프비가 102 이상을 나타낸 트랜지스터(1a)가 얻어지고 있다. 즉, 다결정 혹은 비정질의 막이어도, 단결정과 동등한 전기적 특성을 나타낸다. 그로 인해, 제조 조건의 제약이 대폭으로 해소되고, 저렴하고 우수한 전기 특성을 갖는 InGaAlN계 질화물 반도체층을 채널로서 구비한 반도체 소자가 제공된다.

Description

InGaAlN계 반도체 소자{INGAALN-BASED SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자에 관하고, 보다 상세하게는, 다결정 혹은 비정질이어도 양호한 소자 특성을 나타내는 InGaAlN계 질화물 반도체층을 구비한 반도체 소자에 관한 것이다.
InGaAlN계 질화물 반도체는 높은 전자 이동도나 포화 전자 속도를 나타내기 때문에, 종래의 트랜지스터보다 높은 주파수에도 응답하는 고속 전자 소자용 재료로서 주목을 받고 있다.
예를 들어, InN에 관해서는, 지금까지 전기적 특성에 관해서 많은 보고예가 있고, 전자 이동도로 3570[㎠/Vs], 포화 전자 속도로 2.6×107[㎝/s]이라고 하는 우수한 특성을 나타내는 한편, 전도대 중에 페르미 레벨을 고정화하는 결함을 만들기 쉽고(비특허문헌 1), 외부 신호에 의해 전류를 제어한다고 하는 기본적인 트랜지스터 동작의 실현도 용이하지 않았다.
비특허문헌 2가 나타내는 바와 같이, InN은, 일반적으로, 막 두께를 얇게 할수록 이동도 등의 전기 특성이 열화되는 것이 알려져 있고, 이것은, 결함이, InN 박막 중보다도 표면이나 계면에 집중적으로 존재하기 때문이라고 해석되고 있다. 즉, InN을 사용한 트랜지스터가 동작하지 않는 원인 중 하나는, InN층에 접합하는 층이나 기판과의 계면에 다량의 결함이 생기는 것에 있다고 생각되고, 이 결함의 밀도는 InN층을 성장시킬 때의 기초층이나 기판의 격자 상수와 InN의 그것과의 차(격자 상수 차)에 의존하는 것은 용이하게 상상할 수 있다.
그런데, 통상, InN과 같은 InGaAlN계 질화물 반도체를 채널로 하는 트랜지스터는, 반도체층이 단결정의 것이 아니면 동작하지 않는다고 생각되고 있고, 그로 인해, 성막 기판으로서는 단결정 기판이 사용되어 왔다. 또한, 특허문헌 1(일본 특허 공개 제2000-22205호 공보)에는, 질화물 반도체와 같은 p형화가 어려운 와이드 갭 반도체에 있어서, 비교적 용이하게 얻어지는 n형 반도체를 포함하는 층과 유기 화합물을 포함하는 홀 수송층을 적층하는 것으로 하고, pn 접합형의 LED 소자의 p형 반도체 대신에, 유기 화합물의 홀 수송층을 사용해서, n형 반도체에 홀을 주입하고, 발광 특성을 얻는 구성의 반도체 발광 소자의 발명의 개시가 있고, 그 때에 사용하는 기판은 비단결정 기판이어도 된다고 되어 있지만, 그 반도체 발광 소자는 반도체층을 채널로서 사용하는 것은 아니다.
예를 들어, InN을 성장시키기 위한 기판으로서 현재 많은 연구자가 이용하고 있는 단결정 GaN이나 단결정 사파이어는, 격자 상수가 InN의 그것과는 대폭으로 다르기 때문에, 그와 같은 기판 상에 InN을 결정 성장시키면, 기판과의 계면에 결함이 생기기 쉬운 것은 용이하게 이해할 수 있다. 이와 같은 격자 부정합에 기인하는 문제는, InN과 격자 상수가 가까운 안정화 지르코니아(YSZ) 기판(비특허문헌 3)을 사용함으로써, 어느 정도의 해결이 도모되는 것으로 예상된다.
그러나, 일반적으로, 단결정 기판은 고가인 것이므로, 그와 같은 기판을 사용해서 InGaAlN계 질화물 반도체층을 성장시켜 제작한 반도체 소자도, 또한, 고가인 것으로 될 수 밖에 없어, 질화물 반도체의 단결정화를 위해서는, 성장 조건상의 다양한 제약이 있다.
일본 특허 공개 제2000-22205호 공보
C. G. Van de Walle & J. Neugebauer Nature 423, 626(2003) Andreas Knubel, Rolf Aidam, Volker Cimalla, Lutz Kirste, Martina Baeumler, Crenguta-Columbina Leancu, Vadim Lebedev, Jan Wallauer, Markus Walther, and Joachim Wagner, Phys. Status Solidi C 6, No. 6(2009) T. Honke, H. Fujioka, J. Ohta, and M. Oshima, J. Vac. Sci. Technol. A 22, 2487(2004) Jhumpa Adhikari and David A. Kofke, "Molecular simulation study of miscibility of ternary and quaternary InGaAlN alloys", JOURNAL OF APPLIED PHYSICS, Vol. 95, p.6129-6137(2004)
이와 같이, 종래는, InN은 막 두께를 얇게 할수록 이동도 등의 전기 특성이 열화된다고 하는 것이나, InGaAlN계 질화물 반도체층을 단결정화하지 않으면 반도체 소자는 동작하지 않는다고 생각되어 온 것도 있고, InGaAlN계 질화물 반도체층의 성막 조건은 자유도가 부족한 것으로 되지 않을 수 없으므로, 기본적인 트랜지스터 동작의 실현조차 용이하지 않았다.
본 발명은, 이러한 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 점은, 종래와는 완전히 다른 발상에 기초하여, 제조 조건의 제약을 대폭으로 해소하고, 게다가 저렴하고, 우수한 전기 특성을 갖는 InGaAlN계 질화물 반도체층을 구비한 반도체 소자를 실현하는 데 있다.
상기 과제를 해결하기 위해, 본 발명에 관한 반도체 소자는, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기되는 다결정 혹은 비정질의 질화물 반도체층이 기판 상에 설치되어 있는 반도체 소자로서, 상기 질화물 반도체층의 조성은, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있고, 상기 질화물 반도체층을 채널로서 구비하고 있는 것을 특징으로 한다.
바람직하게는, 상기 질화물 반도체층의 조성은, 0.3≤x<0.7의 경우에 0≤z<0.2, 0.7≤x≤1.0의 경우에 0≤z<0.1의 범위에 있다.
보다 바람직하게는, 상기 질화물 반도체층의 조성은, 0.5≤x≤1.0, 또한, 0≤z<0.1의 범위에 있다.
더욱 바람직하게는, 상기 질화물 반도체층의 In 조성비 x는 0.99 이하(x≤0.99)이다.
바람직한 형태에서는, 상기 기판과 상기 질화물 반도체층 사이에 절연층을 구비하고, 해당 절연층은, HfO2층, Al2O3층, SiO2층 중 어느 하나이다.
바람직하게는, 상기 질화물 반도체층은 스퍼터링법에 의해 퇴적된 막이다. 예를 들어, 상기 질화물 반도체층은 펄스 스퍼터 퇴적법(PSD법)에 의해 퇴적된 막이다.
바람직하게는, 상기 질화물 반도체층은 600℃ 미만의 온도에서 성막된 막이다.
어느 형태에서는, 상기 기판은 비단결정 기판이다.
또한, 어느 형태에서는, 상기 기판은 절연성 기판이다. 예를 들어, 상기 기판은 합성 석영 기판이다.
어느 형태에서는, 상기 질화물 반도체층 중 적어도 한쪽의 주면에, 해당 질화물 반도체층과 조성이 다른 제2 질화물 반도체층이 접합된 적층 구조를 구비하고 있다.
이 경우, 상기 제2 질화물 반도체층은, 상술한 조성의 질화물 반도체층이어도 된다.
예를 들어, 상기 반도체 소자는, 상기 질화물 반도체층을 채널로 하는 전계 효과 트랜지스터이며, 온/오프비가 102 이상이다.
본 발명은, InGaAlN계 질화물 반도체의 조성을 적당한 범위에 설계한 경우에는, 다결정 혹은 비정질의 막이어도, 트랜지스터를 동작시키는 데에 충분히 우수한 전기적 특성을 나타낸다고 하는 새로운 지견에 기초한다. 본 발명에 따르면, 제조 조건의 제약이 대폭으로 해소되고, 게다가 저렴하고, 우수한 전기 특성을 갖는 InGaAlN계 질화물 반도체층을 채널로서 구비한 반도체 소자가 제공된다.
도 1은 제1 실시 형태에 관한 트랜지스터(반도체 소자)의 구성을 설명하기 위한 도면이다.
도 2는 InN층을 채널로 한 전계 효과 트랜지스터의 ON 전류와 OFF 전류의 비, InN의 막 두께 의존성을 종합한 도면이다.
도 3은 질화물 반도체층이 다결정 InN층인 경우의 트랜지스터 IDS-VDS 특성을 도시하는 도면이다.
도 4는 질화물 반도체층이 다결정 InN층인 경우의 트랜지스터 IDS-VGS 특성을 도시하는 도면이다.
도 5는 질화물 반도체층이 비정질 InN층인 경우의 트랜지스터 IDS-VDS 특성을 도시하는 도면이다.
도 6은 제2 실시 형태에 관한 트랜지스터(반도체 소자)의 구성의 일 형태를 설명하기 위한 도면이다.
도 7은 제2 실시 형태에 관한 트랜지스터(반도체 소자)의 구성의 일 형태를 설명하기 위한 도면이다.
도 8의 (a) 및 (b)는 질화물 반도체층이 막 두께 2㎚의 단결정 InN층인 경우의 트랜지스터의, IDS-VDS 특성 및 IDS-VGS 특성을 나타내는 그래프이며, (c) 및 (d)는 질화물 반도체층이 막 두께 5㎚의 단결정 InN층인 경우의 트랜지스터의, IDS-VDS 특성 및 IDS-VGS 특성을 나타내는 그래프이다.
도 9는 시험 제작한 트랜지스터가 구비하는 질화물 반도체층의 조성을, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
도 10은 온/오프비가 102 이상을 나타낸 트랜지스터가 구비하는 질화물 반도체층의 조성을 ●로, 그 이외의 질화물 반도체층의 조성을 ○로, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
도 11은 온/오프비가 103 이상을 나타낸 트랜지스터가 구비하는 질화물 반도체층의 조성을 ●로, 그 이외의 질화물 반도체층의 조성을 ○로, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
도 12는 트랜지스터의 최대 전류 밀도가 5㎃/㎜를 초과하는 특성을 도시한 트랜지스터가 구비하는 질화물 반도체층의 조성을 ●로, 그 이외의 질화물 반도체층의 조성을 ○로, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
도 13은 InxGayAlzN으로 표기한 경우의, x=0.64, y=0, z=0.36인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면이다.
도 14는 InxGayAlzN으로 표기한 경우의, x=0.34, y=0.33, z=0.33인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면이다.
도 15는 InxGayAlzN으로 표기한 경우의, x=0.42, y=0.42, z=0.16인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면이다.
도 16은 InxGayAlzN으로 표기한 경우의, x=0.3, y=0.7, z=0인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면이다.
도 17은 InxGayAlzN으로 표기한 경우의, x=0.67, y=0.33, z=0인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면이다.
도 18은 InxGayAlzN으로 표기한 경우의, x=0.5, y=0.5, z=0인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면이다.
도 19는 InxGayAlzN의 질화물 반도체층 상에, AlN층을 제2 질화물 반도체층을 접합시킨 적층 구조(헤테로 접합 구조)를 갖는 트랜지스터의 구성예를 도시하는 도면이다.
도 20은 보텀 게이트 구조의 트랜지스터의 구성예를 도시하는 도면이다.
이하에, 도면을 참조하여, 본 발명에 관한 반도체 소자의 바람직한 실시 형태에 대해 설명한다. 또한, 도면의 설명에 있어서, 가능한 경우에는, 동일 요소에는 동일 부호를 부여하고, 중복되는 설명을 생략한다.
(제1 실시 형태:InN층)
도 1에는, 제1 실시 형태에 관한 트랜지스터(1a)(반도체 소자)의 구성이 도시되어 있다. 트랜지스터(1a)는 기판(2a), 제1 절연층(3a), 질화물 반도체층(4a), 제2 절연층(5a), 소스 전극(61), 드레인 전극(62), 게이트 전극(63)을 구비한다.
제1 절연층(3a), 질화물 반도체층(4a), 제2 절연층(5a)은, 기판(2a)의 주면(S1a)에 순서대로 형성되어 있다. 제1 절연층(3a)은 기판(2a)에 접합되어 있다. 질화물 반도체층(4a)은, 제1 절연층(3a)에 접합되어 있다. 제2 절연층(5a)은, 질화물 반도체층(4a)에 접합되어 있다.
이 도면에 나타낸 예에서는, 기판(2a)은 절연성을 갖는다. 기판(2a)은 합성 석영 기판이다. 또한, 기판(2a)은 절연성 기판일 필요는 반드시 없고, 도전성을 갖는 기판이어도 되지만, 기판(2a) 상에 질화물 반도체층(4a)을 직접 형성하는 경우에는, 그 표면에 절연성의 막을 형성해 두는 것이 바람직하다.
기판(2a)은 단결정 기판이어도 되지만, 일반적으로, 단결정 기판은 고가이기 때문에, 보다 저렴한, 비단결정 기판이어도 된다. 후술하는 바와 같이, 본 발명에 있어서는, 질화물 반도체층(4a)인 InGaAlN계 질화물 반도체층은, 특정한 막 두께 범위의 다결정 혹은 비정질의 막으로 하기 때문에, 반드시 단결정 기판을 사용할 필요는 없다. 또한, 기판(2a)은, 소위 「결정」의 기판일 필요는 없고, 후술하는 방법에 의한 성막이 가능한 기판이면 되고, 플라스틱 기판 등이어도 된다.
제1 절연층(3a)은 질화물 반도체층(4a)의 기초층으로서의 기능을 갖고, 예를 들어, 1㎚ 내지 20㎚ 정도의 두께의 층이다. 제1 절연층(3a)으로서는, 비정질의 HfO2층, Al2O3층, SiO2층 등을 예시할 수 있다. InGaAlN계 질화물 반도체는, 이들 절연층의 표면에 대한 습윤성이 높은 등의 특성을 나타내므로, 상기 절연층을 형성함으로써 핵 생성 밀도가 높아져, 평탄하면서 고품질인 다결정 내지 비정질의 InGaAlN계 질화물 반도체층의 형성이 가능하게 된다. 또한, 기판(2a)의 표면에 대한 InGaAlN계 질화물 반도체의 습윤성이 충분히 높은 경우에는, 이러한 기판 표면 상에 직접 InGaAlN계 질화물 반도체층을 형성해도, 평탄하면서 고품질인 InGaAlN계 질화물 반도체층이 얻어진다.
본 실시 형태에서는, 질화물 반도체층(4a)은 기판(2a) 상에 설치된 InN층이며, 이 InN층은 1㎚ 이상 10㎚ 이하의 막 두께의 다결정 혹은 비정질의 막이다. 또한, 도 1에 도시한 형태에서는, 질화물 반도체층(4a)의 평면 형상은, 예를 들어, 50㎛×5㎛ 내지 50㎛×10㎛ 정도의 직사각형이다.
「비정질」은, 좁은 의미로는, 결정과 같은 장거리 질서는 갖지 않지만, 단거리 질서는 갖고 있는 물질 상태를 의미하는 용어이나, 본 명세서에서는, 결정 구조를 완전히 갖지 않지만 X선 해석에서는 약한 회절을 나타내는 「잠정질」도, 또한, 비정질에 포함한다. 또한, 미시적으로는 미결정을 포함하는 비정질의 막이어도, 이를 비정질의 막에 포함한다.
III-V족 화합물 반도체인 질화물 반도체층(4a)은 V족 극성(N극성) 및 III족 극성 중 어느 것이어도 된다. 질화물 반도체층(4a)은 도펀트로서의 불순물(예를 들어 Zn)을 함유하는 것일 수 있다. 또한, 산소 등의 경원소를 불순물로서 함유하는 것이어도, 이러한 층은 질화물 반도체층(4a)이다.
질화물 반도체층(4a)의 막 두께는, 1㎚ 이상 10㎚ 이하이다. 상술한 바와 같이, 종래는, InN은 막 두께를 얇게 할수록 이동도 등의 전기 특성이 열화된다고 되어 있었으므로, 수㎚라고 하는 극한적으로 얇은 막을 채널층에 사용해서 트랜지스터를 제작하고자 하는 착상 그 자체가 없었다. 그러나, 본 발명자들은, InN층의 두께를 극한까지 얇게 한 경우의 InN층의 특성의 검토를 진행하고, 상기 두께 범위의 InN층으로 한 경우에는, 다결정 혹은 비정질의 막이어도, 단결정의 막과 동등한 전기적 특성이 얻어지고, 게다가, 양호한 트랜지스터 동작도 가능하다는 결론을 얻어, 본 발명을 이루는 것에 이르렀다.
도 2는 본 발명자들의 실험에 의해 얻어진, InN층을 채널로 한 전계 효과 트랜지스터의 ON 전류와 OFF 전류의 비의, InN의 막 두께 의존성을 종합한 도면이다. 도 2의 횡축은 막 두께[㎚]를 나타내고, 도 2의 종축은 ON 전류/OFF 전류비를 나타내고 있다.
도 2 중에 P1로 나타낸 측정 결과는, 질화물 반도체층(4a)이 다결정 InN인 경우의 결과이며, 도 2 중에 P2로 나타낸 측정 결과는, 질화물 반도체층(4a)이 비정질 InN인 경우의 결과이며, 도 2 중에 P3으로 나타낸 측정 결과는, 질화물 반도체층(4a)이 단결정 InN인 경우의 결과이다.
도 2를 참작하면, 질화물 반도체층(4a)인 InN층의 막 두께가 1㎚ 이상 10㎚ 이하의 범위에서, 질화물 반도체층(4a)의 ON 전류/OFF 전류비가 10 이상 108 이하의 정도가 되고, 양호한 ON 전류/OFF 전류비를 실현할 수 있는 것을 알 수 있다. 또한, 1㎚ 이상 10㎚ 이하의 범위에서 질화물 반도체층(4a)의 막 두께가 얇을수록, ON 전류/OFF 전류비가 양호해진다. 상기 경향은 질화물 반도체층(4a)인 InN층이, 단결정인지, 다결정이나 비정질인지에 의존하지 않는다. 즉, 질화물 반도체층(4a)인 InN층의 막 두께를 1㎚ 이상 10㎚ 이하의 범위로 설계함으로써, 다결정 혹은 비정질이어도, 단결정과 동등한 전기적 특성이 얻어진다.
또한, 이와 같은 InN층은 비교적 저온에서의 성막이 용이하다는 등의 이유로부터, 스퍼터링법에 의해 퇴적된 막인 것이 바람직하다. 특히, 성막 조건의 설정 자유도가 높은 펄스 스퍼터 퇴적법(PSD법)에 의해 퇴적된 막인 것이 바람직하다. 또한, 고온에서 성막할수록 개개의 그레인 사이즈가 커져, 평탄한 막을 얻는 것이 어려워지므로, 600℃ 미만의 온도에서 성막하는 것이 바람직하다.
단결정의 InN층을 성막하고자 하면, 성막 표면에서의 원자의 확산 길이를 충분히 길게 할 필요가 있어, 상대적으로 높은 온도에서의 성막이 되지 않을 수 없지만, 본 발명에서는, 1㎚ 이상 10㎚ 이하의 두께 범위의 InN층이면 단결정일 필요는 없으므로, 성막 온도를 낮게 설정하는 것으로 해도 아무런 지장은 없다고 하는 이점이 있다.
덧붙여, 일반적으로, 스퍼터링법에 의한 성막에서는 챔버 내의 잔존 가스의 영향으로, 막 중에 산소 등의 경원소가 불순물로서 도입되기 쉬워, InN층이 단결정이면, 이러한 산소 불순물이 도너로서 작용해 버린다고 하는 문제가 있지만, InN층이 다결정이나 비정질인 경우에는, 산소 불순물은 입계에 트랩되는 등으로 하여 전기적으로 불활성의 상태로 InN층 내에 도입되므로, 상기 도너화가 생기기 어렵다고 하는 이점도 있다.
제2 절연층(5a)은, 제1 절연층(3a)과 마찬가지로, 비정질의 HfO2층, Al2O3층, SiO2층 등을 예시할 수 있다. 상술한 바와 같이, InN은 이들 절연층의 표면에 대한 습윤성이 높으므로, InN층과의 계면에서의 결함 발생을 억제하는 효과가 있다. 또한, 이 제2 절연층(5a)은, 예를 들어, 1㎚ 내지 100㎚ 정도의 두께의 층이다.
도 1에 도시한 예에서는, 소스 전극(61), 드레인 전극(62), 게이트 전극(63)의 두께는, 모두, 50㎚의 정도이고, 소스 전극(61), 드레인 전극(62), 게이트 전극(63)의 재료는, 모두, 예를 들어, Au이다. 소스 전극(61)과 드레인 전극(62)은, 모두, 질화물 반도체층(4a)과 제2 절연층(5a)에 접합되어 있다. 게이트 전극(63)은, 제2 절연층(5a)의 표면에 설치되고, 제2 절연층(5a)에 접합되어 있다.
다음에, 트랜지스터(1a)의 제조 방법을 예시에 의해 설명한다. 기판(2a)에 대응하는 웨이퍼를 준비한다. 이 웨이퍼의 표면에, 제1 절연층(3a), 질화물 반도체층(4a), 제2 절연층(5a)을, 이 순서대로 적층한다. 또한, 제1 절연층(3a) 및 제2 절연층(5a)에 대응하는 층은, 모두, 산화물 반도체로 이루어지는 층이어도 된다.
제1 절연층(3a)과 제2 절연층(5a)이 산화물 반도체인 경우, 이들 층은, 모두, 예를 들어, 원자층 퇴적법(ALD법)에 의해 형성한다. ALD법에 의해 성막할 때의 산소 원료는 H2O이며, 퇴적 온도는 200℃ 정도이고, 퇴적 시간은 1시간 30분 정도이다.
질화물 반도체층(4a)에 대응하는 InN층은 펄스 스퍼터법(PSD법)에 의해 형성한다. InN층의 퇴적 레이트는 1㎚/min 정도이고, 두께는 1 내지 10㎚의 범위로 설정한다. InN층의 퇴적 온도는 스퍼터링법에 따른 경우, 비정질의 막의 경우에는 실온 정도이고, 다결정의 경우에는 300 내지 500℃ 정도이다. 즉, 단결정의 InN층을 성막하는 경우의, 일반적인 결정 성장 온도(600℃ 이상)보다도 저온이다.
질화물 반도체층(4a)에 대응하는 InN층은, PSD법 이외의 스퍼터링법에 의해 성막해도 되고, 그 밖의 증착법이나 MBE법이나 MOCVD법 등의 박막 형성 방법에 의해서도 되지만, 비교적 저온에서 조성이 균일한 막을 형성하기 쉽다고 하는 관점에서, 스퍼터링법이 바람직하다. 또한, 상술한 바와 같이, 다결정의 질화물 반도체층(4a)은 고온에서 성막할수록 개개의 그레인 사이즈가 커져, 평탄한 막을 얻는 것이 어려워지므로, 600℃ 미만의 온도에서 성막하는 것이 바람직하다.
소스 전극(61) 및 드레인 전극(62)의 각각에 대응하는 콘택트 구멍은, 제2 절연층(5a)에, 리소그래피 기술을 사용해서 형성된다. 소스 전극(61) 및 드레인 전극(62)은, 모두, 예를 들어, Au를 진공 증착한 후에 리소그래피에 의해 형성한다. 게이트 전극(63)은, 제2 절연층(5a)의 표면에 진공 증착한 Au를, 리프트 오프법에 의해 패터닝해서 형성한다.
이와 같이, 기판(2a)에 대응하는 웨이퍼의 표면에, 제1 절연층(3a), 질화물 반도체층(4a), 제2 절연층(5a)을, 이 순서로 적층하고, 소스 전극(61), 드레인 전극(62), 게이트 전극(63)을 형성한 후, 트랜지스터(1a)에 대응하는 각 칩으로 분리한다. 상기의 제조 방법에 의해, 트랜지스터(1a)가 제조된다.
다음에, 도 3 내지 도 5를 참조하여, 상술한 InN층을 채널로 하는 트랜지스터(1a)의 트랜지스터 특성에 대해 설명한다.
도 3에는 질화물 반도체층(4a)이 다결정 InN층인 경우의 트랜지스터(1a)의 IDS-VDS 특성이 도시되어 있다. 여기서, IDS는 드레인-소스간에 흐르는 전류, VDS는 드레인-소스간의 전압이다. 도 3의 횡축은 VDS[V]를 나타내고, 도 3의 종축은 IDS[A]를 나타낸다.
도 3에 도시하는 결과는, 게이트-소스간의 전압인 VGS를, 5[V] 내지 -8[V]의 범위에서, -0.5[V]의 스텝으로 변화시킨 경우의 IDS-VDS 특성이다. ON 전류/OFF 전류비는 105 정도이다. 도 3에는, VGS가 감소하는 데 수반하여, IDS도 제로에 근접하고 있는 것이 도시되어 있다. 따라서, 도 3을 참조하면, VGS를 제어함으로써, 다결정 InN인 경우의 트랜지스터(1a)의 ON 전류/OFF 전류비의 전환이 충분히 가능한 것을 알 수 있다.
도 4에는 질화물 반도체층(4a)이 다결정 InN층인 경우의 트랜지스터(1a)의 IDS-VGS 특성이 도시되어 있다. 도 4의 횡축은 VGS[V]를 나타내고, 도 4의 종축은 IDS[A]를 나타낸다.
도 4에 도시하는 결과에 의하면, VGS가 4[V] 내지 -8[V]의 범위에서 감소하는 데 수반하여, IDS도 감소하고, VGS가 4[V]에서의 IDS의 값과, VGS가 -8[V]에서의 IDS의 값과의 비가 105 정도로 되어 있는 것을 알 수 있다. 따라서, 도 4를 참조하면, VGS를 제어함으로써, 다결정 InN인 경우의 트랜지스터(1a)의 IDS의 제어가 충분히 가능한 것을 알 수 있다.
도 5에는 질화물 반도체층(4a)이 비정질 InN층인 경우의 트랜지스터(1a)의 IDS-VDS 특성이 도시되어 있다. 도 5의 횡축은 VDS[V]를 나타내고, 도 5의 종축은 IDS[A]를 나타낸다.
도 5에 도시하는 결과는, VGS를, 10[V] 내지 0[V]의 범위에서, -2[V]의 스텝으로 변화시킨 경우의 IDS-VDS 특성이다. 도 5에는 VGS가 감소하는 데 수반하여, IDS도 제로에 근접하고 있는 것이 도시되어 있다. 따라서, 도 5를 참조하면, VGS를 제어함으로써, 비정질 InN인 경우의 트랜지스터(1a)의 ON 전류/OFF 전류비의 전환이 충분히 가능한 것을 알 수 있다.
(제2 실시 형태:InN층)
도 6 및 도 7은, 제2 실시 형태에 관한 트랜지스터(1b)(반도체 소자)의 구성의 일 형태를 설명하기 위한 도면이다. 또한, 본 실시 형태에 있어서도, 질화물 반도체층(4b)은 기판(2b) 상에 형성된 InN층이다.
도 6의 (a)는 트랜지스터(1b)의 평면 형상을 나타내는 광학 현미경상이며, 도 6의 (b)는 도 6의 (a) 중에 도시한 I-I선을 따르는 트랜지스터(1b)의 단면 구성을 주로 도시하는 도면이다.
도 6의 (a)는 트랜지스터(1b)의 층구조를 나타내는 TEM(Transmission Electron Microscope:투과형 전자 현미경) 격자상이며, 도 6의 (b)는 도 6의 (a)에 InN으로 나타낸 영역으로부터의 전자선 회절 패턴(TEM상의 푸리에 변환상)이며, 도 6의 (c)는, 도 6의 (a)에 YSZ로 나타낸 영역으로부터의 전자선 회절 패턴(TEM상의 푸리에 변환상)이다. 도 6의 (a) 내지 (c)로부터, 단결정 YSZ 기판 상에, 질화물 반도체층으로서의 단결정 InN이 에피택셜 성장하고 있는 것을 확인할 수 있다.
트랜지스터(1b)는 기판(2b), 질화물 반도체층(4b), 절연층(5b), 소스 전극(61), 드레인 전극(62), 게이트 전극(63)을 구비한다. 질화물 반도체층(4b), 절연층(5b)은 기판(2b)의 주면(S1b)에 순서대로 형성되어 있다.
이 실시 형태에서는, 기판(2b)은 이트리아 안정화 지르코니아 기판(YSZ 기판)이다. YSZ 기판은, InN은 물론, InN을 주성분으로 하는 InGaN, InAlN, InAlGaN 등의 질화물 반도체와의 면내 격자 부정합이 비교적으로 작다. 기판(2b)의 주면(S1b)은 질화물 반도체층(4b)에 접합되어 있고, 면 지수(111)를 갖는다. 주면(S1b)은 원자 레벨까지 평탄화되어 있다.
질화물 반도체층(4b)으로서의 InN층은 기판(2b) 상에 형성되어 있다. 질화물 반도체층(4b)은 기판(2b)에 접합되어 있다. 질화물 반도체층(4b)은 단결정이다. 질화물 반도체층(4b)은 기판(2b)의 주면(S1b)으로부터 에피택셜 성장에 의해 형성된 에피택셜층이다. 질화물 반도체층(4b)은 N극성 및 III족 극성 중 어느 하나일 수 있다. 질화물 반도체층(4b)은 불순물의 Zn(아연)을 함유할 수 있다. 질화물 반도체층(4b)의 평면 형상은, 예를 들어, 50㎛×5㎛ 내지 50㎛×10㎛의 정도의 직사각형이다.
질화물 반도체층(4b)인 InN층의 막 두께는, 1㎚ 이상 10㎚ 이하이다. 이미 도 2를 참조하여 설명한 바와 같이, 질화물 반도체층인 InN층의 막 두께가 1㎚ 이상 10㎚ 이하의 범위에서, 질화물 반도체층의 ON 전류/OFF 전류비가 10 이상 108 이하의 정도가 되고, 양호한 ON 전류/OFF 전류비를 실현할 수 있다. 또한, 1㎚ 이상 10㎚ 이하의 범위에서 질화물 반도체층의 막 두께가 얇을수록, ON 전류/OFF 전류비가 양호해진다. 게다가, 상기 경향은 질화물 반도체층인 InN층이, 단결정인지, 다결정이나 비정질인지에 의하지 않는다.
따라서, 본 실시 형태에 있어서는, 질화물 반도체층(4b)인 InN층은 단결정 YSZ 기판 상에 에피택셜 성장한 단결정 InN이지만, 합성 석영 기판 등의 위에 퇴적시킨 다결정 혹은 비정질의 InN층이어도, 그 막 두께를 1㎚ 이상 10㎚ 이하의 범위로 설계함으로써, 단결정과 동등한 전기적 특성을 얻을 수 있다.
절연층(5b)은 질화물 반도체층(4b)에 접합되어 있다. 절연층(5b)은 비정질의 HfO2층, Al2O3층, SiO2층 등을 예시할 수 있다. 이미 설명한 바와 같이, InN은 이들 절연층의 표면에 대한 습윤성이 높으므로, InN층과의 계면에서의 결함 발생을 억제하는 효과가 있다. 또한, 이 절연층(5b)의 막 두께는, 예를 들어, 1㎚ 이상 100㎚ 이하이다.
도 6에 도시한 예에서는, 소스 전극(61), 드레인 전극(62), 게이트 전극(63)의 두께는, 모두, 50㎚의 정도이고, 소스 전극(61), 드레인 전극(62), 게이트 전극(63)의 재료는, 모두, 예를 들어, Au이다. 소스 전극(61)과 드레인 전극(62)은, 모두, 질화물 반도체층(4b)과 절연층(5b)에 접합되어 있다. 게이트 전극(63)은 절연층(5b)의 표면에 설치되고, 절연층(5b)에 접합되어 있다.
다음에, 트랜지스터(1b)의 제조 방법을 예시에 의해 설명한다. 기판(2b)에 대응하는 웨이퍼를 준비한다. 본 실시 형태에서는, 이 웨이퍼는 YSZ 기판이지만, 다결정이나 비정질의 InN층을 형성하는 경우에는, 비단결정 기판이나 절연성 기판(예를 들어, 합성 석영 기판)이어도 된다. 이 웨이퍼의 표면에, 질화물 반도체층(4b)과 절연층(5b)을, 이 순서대로 적층한다.
질화물 반도체층(4b)에 대응하는 InN층은, 제1 실시 형태와 마찬가지로, 펄스 스퍼터법(PSD법)에 의해 형성한다. InN층의 퇴적 레이트는 1㎚/min 정도이고, 두께는 1 내지 10㎚의 범위로 설정한다. 본 실시 형태에서는 단결정 InN을 형성하였으므로, 에피택셜 온도는 600 내지 700℃로 했다. 그러나, 비정질 InN을 스퍼터링법에 의해 퇴적하는 경우에는 실온 정도의 퇴적 온도로 하고, 다결정 InN을 퇴적하는 경우에는 300 내지 500℃ 정도이다. 즉, 단결정의 InN층을 성막하는 경우의, 일반적인 결정 성장 온도(600℃ 이상)보다도 저온이다.
질화물 반도체층(4b)에 대응하는 InN층은, PSD법 이외의 스퍼터링법에 의해 성막해도 되고, 그 밖의 증착법이나 MBE법이나 MOCVD법 등의 박막 형성 방법에 의해서도 되지만, 비교적 저온에서 조성이 균일한 막을 형성하기 쉽다고 하는 관점에서, 스퍼터링법이 바람직하다. 또한, 상술한 바와 같이, 다결정의 질화물 반도체층(4a)은 고온에서 성막할수록 개개의 그레인 사이즈가 커져, 평탄한 막을 얻는 것이 어려워지므로, 600℃ 미만의 온도에서 성막하는 것이 바람직하다.
절연층(5b)이 산화물 반도체인 경우, 예를 들어, 원자층 퇴적법(ALD법)에 의해 형성한다. ALD법에 의해 성막할 때의 산소 원료는 H2O이며, 퇴적 온도는 200℃ 정도이고, 퇴적 시간은 1시간 30분 정도이다.
소스 전극(61) 및 드레인 전극(62)의 각각에 대응하는 콘택트 구멍은 절연층(5b)에, 리소그래피 기술을 사용해서 형성된다. 소스 전극(61) 및 드레인 전극(62)은, 모두, 예를 들어, Au를 진공 증착한 후에 리소그래피에 의해 형성한다. 게이트 전극(63)은 절연층(5b)의 표면에 진공 증착한 Au를, 리프트 오프법에 의해 패터닝해서 형성한다.
이와 같이, 기판(2b)에 대응하는 웨이퍼의 표면에, 질화물 반도체층(4b), 절연층(5b)을, 이 순서로 적층하고, 소스 전극(61), 드레인 전극(62), 게이트 전극(63)을 형성한 후, 트랜지스터(1b)에 대응하는 각 칩으로 분리한다. 상기의 제조 방법에 의해, 트랜지스터(1b)가 제조된다.
다음에, 도 8을 참조하여, 상술한 InN층을 채널로 하는 트랜지스터(1b)의 트랜지스터 특성에 대해 설명한다.
도 8의 (a) 및 (b)에는 질화물 반도체층(4b)이 막 두께 2㎚의 단결정 InN층인 경우의 트랜지스터(1b)의, +2[V] 내지 -2[V]의 범위에서 -1[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성[도 8의 (a)] 및 5[V]의 VDS의 하에서의 IDS-VGS 특성[도 8의 (b)]이 도시되어 있다. 도 8의 (a)의 횡축은 VDS[V]를 나타내고, 도 8의 (a)의 종축은 IDS[㎃/㎜]를 나타낸다. 또한, 도 8의 (b)의 횡축은 VG[V]를 나타내고, 도 8의 (b)의 종축은 IDS[A]를 나타낸다.
도 8의 (c) 및 (d)에는, 질화물 반도체층(4b)이 막 두께 5㎚의 단결정 InN층인 경우의 트랜지스터(1b)의, +4[V] 내지 -10[V]의 범위에서 -2[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성[도 8의 (c)] 및 5[V]의 VDS의 하에서의 IDS-VGS 특성[도 8의 (d)]이 도시되어 있다. 도 8의 (c)의 횡축은 VDS[V]를 나타내고, 도 8의 (c)의 종축은 IDS[㎃/㎜]를 나타낸다. 또한, 도 8의 (d)의 횡축은 VG[V]를 나타내고, 도 8의 (d)의 종축은 IDS[A]를 나타낸다.
도 8의 (a) 내지 (d)에 도시하는 결과를 참조하면, VGS를 제어함으로써, 단결정 InN인 경우의 트랜지스터(1b)의 ON 전류/OFF 전류비의 전환이 충분히 가능한 것을 알 수 있다.
또한, 상술한 바와 같이, 다결정 혹은 비정질의 InN층이어도, 그 막 두께를 1㎚ 이상 10㎚ 이하의 범위로 설계함으로써, 단결정과 동등한 전기적 특성을 얻을 수 있다. 따라서, 질화물 반도체층(4b)이 다결정 혹은 비정질인 InN층이어도, 마찬가지로, 트랜지스터(1b)의 ON 전류/OFF 전류비의 전환이 충분히 가능하다.
이상, 바람직한 실시 형태에 있어서 본 발명의 원리를 도시하고 설명해 왔지만, 본 발명은, 그와 같은 원리로부터 일탈하지 않고 배치 및 상세에 있어서 변경될 수 있는 것은 당업자에 의해 인식된다.
예를 들어, 본 발명에 관한 반도체 소자를, 상술한 InN층 중 적어도 한쪽의 주면에, InN과 조성이 다른 질화물 반도체층이 접합된 적층 구조를 구비한 구성의 것, 즉, 헤테로 접합을 갖는 구조의 반도체 소자로 해도 된다.
본 발명은, 본 실시 형태에 개시된 특정한 구성에 한정되는 것은 아니다. 따라서, 청구범위 및 그 정신의 범위로부터 오는 모든 수정 및 변경에 권리를 청구한다. 예를 들어, 본 실시 형태의 질화물 반도체층(4a, 4b)은 트랜지스터 이외의 다른 반도체 소자에 적용 가능할 수 있다. 질화물 반도체층(4a)의 경우에는, 질화물 반도체층(4a)과 함께 제1 절연층(3a)도 이와 같은 반도체 소자에 적용된다.
(제3 실시 형태:InGaAlN층)
상술한 제1 및 제2 실시 형태에서는, 질화물 반도체층은, 일반식 InxGayAlzN(단, x+y+z=1.0)에 있어서 x=1인 InN층으로 했다. 그리고, InN층의 경우에는, 이를 특정한 두께 범위의 것으로 함으로써, 단결정과 동등한 채널 특성을 나타내는 「비단결정」의 막이 얻어지는 것을 명백하게 했다.
그러나, 특정한 두께 범위(1 내지 10㎚)에서밖에 원하는 전기적 특성이 얻어지지 않는 경우에는, 반도체 소자의 설계 자유도가 담보될 수 없다고 하는 문제가 있다. 따라서, 본 발명자들은, InGaAlN계 질화물 반도체의 전기적 특성에 관한 한층 더한 검토를 진행한 결과, 특정한 조성 범위의 것에 있어서는, 「비단결정막」이어도 단결정과 동등한 채널 특성을 나타내는 것이 명확해졌다.
지금까지, InGaAlN계 질화물 반도체 중의 In은 다른 원소에 비교해서 이온 반경이 크고, 열역학적 관점에서는, 넓은 범위에서 조성을 바꾸는 것은 곤란하다고 생각되어 왔다. 그러나, 이와 같은 종래의 지견은, 비교적 높은 온도에서 성막되는 CVD법에 의해 얻어진 InGaAlN계 질화물 반도체에 대한 것이다. 본 발명자들은, 상기 지견은 어디까지나 열평형 상태 하에서 성막된 InGaAlN계 질화물 반도체에 관한 것이며, 비교적 저온에서의 성막이 가능한 스퍼터링법에 의해 InGaAlN계 질화물 반도체를 퇴적시키면, 열적으로 비평형인 상태 그대로 퀀치되어 안정적으로 막 형성이 진행되는 것은 아닌지의 생각에 기초하여 검토를 진행하고, 본 발명을 이루는 데 이르렀다.
이후 실시예에서는, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기되는 InGaAlN계 질화물 반도체의 전기적 특성이, 그 조성에 어떻게 의존하는지에 대한 검토 결과에 대해 설명한다.
도 1에 도시한 구성의 전계 효과형의 트랜지스터(1a)를 시험 제작하고, 채널이 되는 질화물 반도체층(4a)의 조성(InxGayAlzN)을 다양하게 바꿔서, 그들 트랜지스터(1a)의 ON 전류와 OFF 전류의 비(온/오프비) 및 최대 전류 밀도로 전기적 특성을 평가했다. 기판(2a)은 합성 석영 기판이며, 제1 절연층(3a)은 두께가 20㎚의 HfO2이며, 제2 절연층(5a)은 게이트 절연막을 겸하고, 두께가 20㎚의 HfO2이다. 또한, 기판(2a)은 합성 석영 기판 이외의, 비단결정 기판이나 절연성 기판이어도 되고, 제1 절연층(3a) 및 제2 절연층(5a)은 Al2O3층이나 SiO2층이어도 된다. 또한, 어떤 트랜지스터(1a)도, 게이트 길이는 5㎛, 채널 폭은 50㎛이다.
InxGayAlzN층은 모두, 스퍼터링법(본 실시 형태에서는 PSD법)에 의해 형성했다. 퇴적 레이트는 1㎚/min 정도이다. 또한, 퇴적 온도를 600℃ 미만으로 하고, 다결정 혹은 비정질의 InxGayAlzN층으로 했다.
도 9는 시험 제작한 트랜지스터(1a)가 구비하는 질화물 반도체층(4a)의 조성을, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
도 10은 도 9에 도시한 것 중에, 온/오프비가 102 이상을 나타낸 트랜지스터(1a)가 구비하는 질화물 반도체층(4a)의 조성을 ● 표시로, 그 이외의 질화물 반도체층(4a)의 조성을 ○ 표시로, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
이 결과에 의하면, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있으면, 온/오프비가 102 이상을 나타낸 트랜지스터(1a)가 얻어지고 있다.
또한, 도 11은 온/오프비가 103 이상을 나타낸 트랜지스터가 구비하는 질화물 반도체층의 조성을 ● 표시로, 그 이외의 질화물 반도체층의 조성을 ○로, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
이 결과에 의하면, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.3≤x<0.7의 경우에 0≤z<0.2, 0.7≤x≤1.0의 경우에 0≤z<0.1의 범위에 있으면, 온/오프비가 103 이상을 나타낸 트랜지스터(1a)가 얻어지고 있다.
또한, 도 12는 트랜지스터의 최대 전류 밀도가 5㎃/㎜를 초과하는 특성을 도시한 트랜지스터가 구비하는 질화물 반도체층의 조성을 ● 표시로, 그 이외의 질화물 반도체층의 조성을 ○ 표시로, InxGayAlzN의 3원상도 중에 플롯한 도면이다.
이 결과에 의하면, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.5≤x≤1.0, 또한, 0≤z<0.1의 범위에 있으면, 최대 전류 밀도가 5㎃/㎜를 초과하는 특성이 얻어지고 있다.
이와 같이, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 질화물 반도체층의 조성이, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있으면, 비단결정막이어도, 트랜지스터 동작으로서 충분한 채널 특성(온/오프비 102 이상)이 얻어지고, 0.3≤x<0.7인 경우에 0≤z<0.2, 0.7≤x≤1.0인 경우에 0≤z<0.1의 범위에 있으면, 온/오프비는 1 자릿수 더 높게(103 이상) 된다. 또한, 질화물 반도체층의 조성이, 0.5≤x≤1.0, 또한, 0≤z<0.1의 범위에 있으면, 최대 전류 밀도가 5㎃/㎜를 초과하는 우수한 트랜지스터 특성이 얻어지는 것이 명백해졌다.
또한, 제1 실시 형태에 있어서 설명한 바와 같이, 일반식 InxGayAlzN으로 표기한 경우의 x=1.0의 조성의 질화물 반도체인 InN을 채널층으로 한 경우에는, 막 두께가 10㎚를 초과하면 충분한 트랜지스터 특성을 얻을 수 없다.
따라서, 반도체 소자의 설계 자유도를 담보한다고 하는 관점에서는, 상기 조성 범위로부터 InN을 제외한 것, 즉, 질화물 반도체층의 In 조성비 x가 0.99 이하(x≤0.99)인 것이 바람직하다.
1％ 이상의 Al 혹은 Ga를 함유하는 InGaAlN계 질화물 반도체, 즉, 일반식 InxGayAlzN으로 표기한 경우에 x≤0.99인 질화물 반도체의 막은 구조적으로 강해져, 결함이 생성되기 어려운 것이 알려져 있다(예를 들어, 비특허문헌 4를 참조). 이것은, 1％ 이상의 Al 혹은 Ga를 함유하는 InGaAlN계 질화물 반도체는 열역학적으로 상분리되기 쉬운 상태가 되고, Al이나 Ga의 농도가 국소적으로 불균일해지기 쉬워, 그 결과, 전위의 전파가 억제된다고 하는 현상에 의한 것으로 생각된다.
도 13은 InxGayAlzN으로 표기한 경우의, x=0.64, y=0, z=0.36인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면으로, 도 13의 (a)에는, +5[V] 내지 -7[V]의 범위에서 -1[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성이 도시되어 있다. 또한, 도 13의 (b)에는 1[V]의 VDS의 하에서의 IDS-VGS 특성이 도시되어 있다.
이 트랜지스터는 합성 석영 기판 상에, 실온에서, In0.64Al0.36N의 조성의 채널층을, 스퍼터법에 의해 5㎚ 퇴적한 것이다. 또한, 게이트 절연막은 HfO2이며, 게이트 길이는 5㎛, 채널 폭은 50㎛이다.
상기 조성은 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있고, 온/오프비는 7×102이며, 최대 전류 밀도는 0.4㎃/㎜이었다.
도 14는 InxGayAlzN으로 표기한 경우의, x=0.34, y=0.33, z=0.33인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면으로, 도 14의 (a)에는, +5[V] 내지 -7[V]의 범위에서 -1[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성이 도시되어 있다. 또한, 도 14의 (b)에는, 1[V]의 VDS의 하에서의 IDS-VGS 특성이 도시되어 있다.
이 트랜지스터는 합성 석영 기판 상에, 기판 온도 400℃에서, In0.34Ga0.33Al0.33N의 조성의 채널층을, 스퍼터법에 의해 5㎚ 퇴적한 것이다. 또한, 게이트 절연막은 HfO2이며, 게이트 길이는 5㎛, 채널 폭은 50㎛이다.
상기 조성도, 또한, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있고, 온/오프비는 1×103이며, 최대 전류 밀도는 3.4×10-4㎃/㎜이었다.
도 15는 InxGayAlzN으로 표기한 경우의, x=0.42, y=0.42, z=0.16인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면으로, 도 15의 (a)에는, +2[V] 내지 -6[V]의 범위에서 -2[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성이 도시되어 있다. 또한, 도 15의 (b)에는, 1[V]의 VDS의 하에서의 IDS-VGS 특성이 도시되어 있다.
이 트랜지스터는 합성 석영 기판 상에, 기판 온도 400℃에서, In0.42Ga0.42Al0.16N의 조성의 채널층을, 스퍼터법에 의해 5㎚ 퇴적한 것이다. 또한, 게이트 절연막은 HfO2이며, 게이트 길이는 5㎛, 채널 폭은 50㎛이다.
상기 조성은 0.3≤x<0.7, 또한, 0≤z<0.2의 범위에 있고, 온/오프비는 1×103이며, 최대 전류 밀도는 1×10-3㎃/㎜이었다.
도 16은 InxGayAlzN으로 표기한 경우의, x=0.3, y=0.7, z=0인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면으로, 도 16의 (a)에는, +5[V] 내지 -9[V]의 범위에서 -0.5[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성이 도시되어 있다. 또한, 도 16의 (b)에는 1[V]의 VDS의 하에서의 IDS-VGS 특성이 도시되어 있다.
이 트랜지스터는 합성 석영 기판 상에, 기판 온도 400℃에서, In0.3Ga0.7N의 조성의 채널층을, 스퍼터법에 의해 30㎚ 퇴적한 것이다. 또한, 게이트 절연막은 HfO2이며, 게이트 길이는 5㎛, 채널 폭은 50㎛이다.
상기 조성도, 또한, 0.3≤x<0.7, 또한, 0≤z<0.2의 범위에 있고, 온/오프비는 1×106이며, 최대 전류 밀도는 0.5㎃/㎜이었다.
도 17은 InxGayAlzN으로 표기한 경우의, x=0.67, y=0.33, z=0인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면으로, 도 17의 (a)에는, +4[V] 내지 -9[V]의 범위에서 -1[V]의 스텝으로 VGS를 변화시킨 경우의 IDS-VDS 특성이 도시되어 있다. 또한, 도 17의 (b)에는 1[V]의 VDS의 하에서의 IDS-VGS 특성이 도시되어 있다.
이 트랜지스터는 합성 석영 기판 상에, 기판 온도 400℃에서, In0.67Ga0.33N의 조성의 채널층을, 스퍼터법에 의해 6㎚ 퇴적한 것이다. 또한, 게이트 절연막은 HfO2이며, 게이트 길이는 5㎛, 채널 폭은 50㎛이다.
상기 조성은 0.5≤x≤1.0, 또한, 0≤z<0.1의 범위에 있고, 온/오프비는 1×104이며, 최대 전류 밀도는 7.5㎃/㎜이었다.
도 18은 InxGayAlzN으로 표기한 경우의, x=0.5, y=0.5, z=0인 질화물 반도체층을 채널로서 구비하는 트랜지스터의 전기적 특성을 도시하는 도면으로, 도 18의 (a)에는 0[V] 내지 -9[V]의 범위에서 -1[V]의 스텝에 의해 VGS를 변화시킨 경우의 IDS-VDS 특성이 도시되어 있다. 또한, 도 18의 (b)에는, 5[V]의 VDS의 하에서의 IDS-VGS 특성이 도시되어 있다.
이 트랜지스터는 합성 석영 기판 상에, 기판 온도 400℃에서, In0.5Ga0.5N의 조성의 채널층을, 스퍼터법에 의해 45㎚ 퇴적한 것이다. 또한, 이 트랜지스터는 링 게이트 구조의 것이고, 게이트 절연막은 HfO2이며, 게이트 링 직경은 100㎛, 채널 길이는 10㎛이다.
상기 조성도, 또한, 0.5≤x≤1.0, 또한, 0≤z<0.1의 범위에 있고, 온/오프비는 1×108이며, 최대 전류 밀도는 25㎃/㎜이었다.
도 13 내지 도 18에 도시한 트랜지스터 특성은, 본 발명자들이 시험 제작한 많은 트랜지스터의 일부에 대한 것이다. 다수의 트랜지스터의 특성 해석을 행한 결과, 질화물 반도체의 조성에 대해, 상술한 결론을 얻었다.
즉, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있으면, 온/오프비가 102 이상을 나타낸 트랜지스터(1a)가 얻어진다.
또한, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.3≤x≤1.0, 또한, 0≤z<0.4의 범위에 있으면, 온/오프비가 102 이상을 나타낸 트랜지스터(1a)가 얻어진다.
또한, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기한 경우의 조성이, 0.5≤x≤1.0, 또한, 0≤z<0.1의 범위에 있으면, 최대 전류 밀도가 5㎃/㎜를 초과하는 특성이 얻어진다.
이상, 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기되는 질화물 반도체층을 채널로서 구비하는 본 발명에 관한 반도체 소자에 대해 설명해 왔지만, 그 트랜지스터 구성은 다양하게 변경 가능한 것은 말할 필요도 없다. 이하에, 몇 개의 트랜지스터의 구성예를 나타낸다.
도 19는 상술한 InxGayAlzN의 질화물 반도체층(4c) 상에, AlN층을 제2 질화물 반도체층(6c)을 접합시킨 적층 구조(헤테로 접합 구조)를 갖는 트랜지스터(1c)의 구성예를 도시하는 도면이다.
이 도면에 나타낸 예에서는, 기판(2c)은 합성 석영 기판이다. 질화물 반도체층(4c)은, 예를 들어, 3㎚의 막 두께의 다결정 혹은 비정질의 막이다. 제2 질화물 반도체층(6c) 상에는 절연층(5c)으로서, 15㎚의 막 두께의 비정질 HfO2층이 형성되어 있다. 질화물 반도체층(4c)과 절연층(5c)으로서의 HfO2층 사이에 AlN층을 제2 질화물 반도체층(6c)으로서 개재시킴으로써, 양호한 계면을 얻고 있다.
도 20은 보텀 게이트 구조의 트랜지스터(1d)의 구성예를 도시하는 도면이다.
이 도면에 나타낸 예에서도, 기판(2d)은 합성 석영 기판이다. 질화물 반도체층(4d)은, 예를 들어, 3㎚의 막 두께의 다결정 혹은 비정질의 막이다. 질화물 반도체층(4d)과 기판(2d) 사이에, 절연층(5d)으로서, 100 내지 150㎚의 막 두께의 비정질 HfO2층이 형성되고, 게이트(63)는 90㎚ 정도의 두께의 ITO막으로 형성되어 있다.
이와 같이, 본 발명에 관한 반도체 소자는, 상술한 질화물 반도체층 중 적어도 한쪽의 주면에, 해당 질화물 반도체층과 조성이 다른 제2 질화물 반도체층이 접합된 적층 구조(헤테로 접합 구조)를 구비하는 것으로 해도 된다.
이때, 제2 질화물 반도체층은, 상술한 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기되는 질화물 반도체층이어도 된다. 예를 들어, 질화물 반도체층을 Inx1Gay1Alz1N으로 하고, 제2 질화물 반도체층을 Inx2Gay2Alz2N(단, x2≠x1)으로 하고, Inx1Gay1Alz1N의 질화물 반도체층의 상하를 Inx2Gay2Alz2N의 제2 질화물 반도체층으로 끼우는 더블 헤테로 구조의 트랜지스터로 하는 등으로 해도 된다.
본 발명에 따르면, 제조 조건의 제약이 대폭으로 해소되고, 게다가 저렴하고, 우수한 전기 특성을 갖는 InGaAlN계 질화물 반도체층을 구비한 반도체 소자가 제공된다.
1a, 1b, 1c, 1d : 트랜지스터
2a, 2b, 2c, 2d : 기판
3a : 제1 절연층
4a, 4b, 4c, 4d : 질화물 반도체층
5a : 제2 절연층
5b, 5c, 5d : 절연층
6c : 제2 질화물 반도체층
61 : 소스 전극
62 : 드레인 전극
63 : 게이트 전극
S1a, S1b : 주면

Claims (11)

  1. 일반식 InxGayAlzN(단, x+y+z=1.0)으로 표기되는 다결정 혹은 비정질의 질화물 반도체층이 기판 상에 설치되어 있는 반도체 소자로서,
    상기 질화물 반도체층은, 조성이, 0.3≤x≤0.99 또한 0≤z<0.4의 범위에 있고, 상기 반도체 소자는 채널이 상기 질화물 반도체층을 포함하는 질화물 반도체만으로 이루어지며, 온/오프비가 102 이상인 전계 효과 트랜지스터인 것을 특징으로 하는 InGaAlN계 반도체 소자.
  2. 제1항에 있어서,
    상기 질화물 반도체층의 조성은, 0.3≤x<0.7의 경우에 0≤z<0.2, 0.7≤x≤0.99의 경우에 0≤z<0.1의 범위에 있는 InGaAlN계 반도체 소자.
  3. 제2항에 있어서,
    상기 질화물 반도체층의 조성은, 0.5≤x≤0.99 또한 0≤z<0.1의 범위에 있는 InGaAlN계 반도체 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판과 상기 질화물 반도체층 사이에 절연층을 구비하고, 해당 절연층은, HfO2층, Al2O3층, SiO2층 중 어느 하나인 InGaAlN계 반도체 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판은 비단결정 기판인 InGaAlN계 반도체 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판은 절연성 기판인 InGaAlN계 반도체 소자.
  7. 제6항에 있어서,
    상기 기판은 합성 석영 기판인 InGaAlN계 반도체 소자.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 질화물 반도체층의 적어도 한쪽의 주면에, 해당 질화물 반도체층과 조성이 다른 제2 질화물 반도체층이 접합된 적층 구조를 구비하고 있는 InGaAlN계 반도체 소자.
  9. 제1항 내지 제3항 중 어느 한 항에 기재된 InGaAlN계 반도체 소자의 제조 방법으로서, 상기 질화물 반도체층을 스퍼터링법에 의해 퇴적하는 공정을 포함하는, InGaAlN계 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 스퍼터링법은 펄스 스퍼터 퇴적법(PSD법)인, InGaAlN계 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 스퍼터링법에 의해 퇴적하는 공정은 600℃ 미만의 온도에서 행해지는, InGaAlN계 반도체 소자의 제조 방법.
KR1020207037244A 2013-08-30 2014-08-28 InGaAlN계 반도체 소자 KR102340742B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2013179984 2013-08-30
JPJP-P-2013-179984 2013-08-30
KR1020167008344A KR102309747B1 (ko) 2013-08-30 2014-08-28 InGaAlN계 반도체 소자
PCT/JP2014/004419 WO2015029435A1 (ja) 2013-08-30 2014-08-28 ＩｎＧａＡｌＮ系半導体素子

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020167008344A Division KR102309747B1 (ko) 2013-08-30 2014-08-28 InGaAlN계 반도체 소자

Publications (2)

Publication Number Publication Date
KR20210000745A KR20210000745A (ko) 2021-01-05
KR102340742B1 true KR102340742B1 (ko) 2021-12-20

Family

ID=52586023

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020167008344A KR102309747B1 (ko) 2013-08-30 2014-08-28 InGaAlN계 반도체 소자
KR1020207037244A KR102340742B1 (ko) 2013-08-30 2014-08-28 InGaAlN계 반도체 소자

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020167008344A KR102309747B1 (ko) 2013-08-30 2014-08-28 InGaAlN계 반도체 소자

Country Status (7)

Country Link
US (1) US20160225913A1 (ko)
EP (1) EP3043389B1 (ko)
JP (1) JP6212124B2 (ko)
KR (2) KR102309747B1 (ko)
CN (1) CN105518868B (ko)
TW (2) TW201513346A (ko)
WO (2) WO2015029434A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6432004B2 (ja) 2016-08-31 2018-11-28 国立研究開発法人科学技術振興機構 窒化物半導体及びその製造方法
TWI732122B (zh) 2017-06-01 2021-07-01 國立硏究開發法人科學技術振興機構 化合物半導體及其製造方法
US11342457B2 (en) * 2017-09-18 2022-05-24 Intel Corporation Strained thin film transistors
JP6996436B2 (ja) * 2018-07-05 2022-01-17 日本電信電話株式会社 層状物質積層構造およびその作製方法
CN110620042B (zh) * 2019-09-25 2020-10-30 南京大学 利用InN保护层降低HEMT器件界面态的再生长方法及HEMT器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004109767A2 (en) 2003-06-02 2004-12-16 Yale University High performance polycrystalline transistors
JP2007081362A (ja) * 2005-09-14 2007-03-29 Samsung Sdi Co Ltd 透明薄膜トランジスタ及びその製造方法
JP2009194324A (ja) * 2008-02-18 2009-08-27 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2012169470A (ja) * 2011-02-15 2012-09-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2012238751A (ja) * 2011-05-12 2012-12-06 Toyota Central R&D Labs Inc 半導体装置とその製造方法
US20130062606A1 (en) 2011-09-14 2013-03-14 Hon Hai Precision Industry Co., Ltd. Thin film transistor and method of manufacturing the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2014382B1 (ko) * 1968-06-28 1974-03-15 Motorola Inc
JP2751963B2 (ja) * 1992-06-10 1998-05-18 日亜化学工業株式会社 窒化インジウムガリウム半導体の成長方法
JP3372470B2 (ja) * 1998-01-20 2003-02-04 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
JP2000022205A (ja) 1998-07-03 2000-01-21 Tdk Corp 半導体発光素子
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
EP1478031A4 (en) * 2002-02-19 2008-12-03 Hoya Corp LIGHT EMISSION ELEMENT OF THE FIELD EFFECT TRANSISTOR TYPE
US20070138506A1 (en) * 2003-11-17 2007-06-21 Braddock Walter D Nitride metal oxide semiconductor integrated transistor devices
JP4781821B2 (ja) * 2004-01-23 2011-09-28 Ｈｏｙａ株式会社 量子ドット分散発光素子およびその製造方法
JP2005303250A (ja) * 2004-03-18 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8482035B2 (en) * 2005-07-29 2013-07-09 International Rectifier Corporation Enhancement mode III-nitride transistors with single gate Dielectric structure
WO2009081584A1 (ja) * 2007-12-26 2009-07-02 Nec Corporation 半導体装置
JP5430248B2 (ja) * 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
JPWO2012026396A1 (ja) * 2010-08-25 2013-10-28 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
US20120241820A1 (en) * 2011-03-21 2012-09-27 International Rectifier Corporation III-Nitride Transistor with Passive Oscillation Prevention
US20120256190A1 (en) * 2011-04-11 2012-10-11 International Rectifier Corporation Stacked Composite Device Including a Group III-V Transistor and a Group IV Diode
KR20120120826A (ko) * 2011-04-25 2012-11-02 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
KR101922397B1 (ko) * 2011-05-20 2018-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101912888B1 (ko) * 2011-10-07 2018-12-28 어플라이드 머티어리얼스, 인코포레이티드 아르곤 가스 희석으로 실리콘 함유 층을 증착하기 위한 방법들
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20130313561A1 (en) * 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
US9087718B2 (en) * 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9006791B2 (en) * 2013-03-15 2015-04-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-nitride P-channel field effect transistor with hole carriers in the channel
CN103779424B (zh) * 2014-01-21 2017-09-29 江苏大学 一种非晶态氮化镓或氮化铟薄膜晶体管及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004109767A2 (en) 2003-06-02 2004-12-16 Yale University High performance polycrystalline transistors
JP2007081362A (ja) * 2005-09-14 2007-03-29 Samsung Sdi Co Ltd 透明薄膜トランジスタ及びその製造方法
JP2009194324A (ja) * 2008-02-18 2009-08-27 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2012169470A (ja) * 2011-02-15 2012-09-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2012238751A (ja) * 2011-05-12 2012-12-06 Toyota Central R&D Labs Inc 半導体装置とその製造方法
US20130062606A1 (en) 2011-09-14 2013-03-14 Hon Hai Precision Industry Co., Ltd. Thin film transistor and method of manufacturing the same

Also Published As

Publication number Publication date
EP3043389B1 (en) 2020-05-20
WO2015029435A1 (ja) 2015-03-05
WO2015029434A1 (ja) 2015-03-05
US20160225913A1 (en) 2016-08-04
CN105518868B (zh) 2019-06-28
KR20210000745A (ko) 2021-01-05
KR20160047573A (ko) 2016-05-02
EP3043389A4 (en) 2017-04-26
TWI630722B (zh) 2018-07-21
TW201513346A (zh) 2015-04-01
TW201513365A (zh) 2015-04-01
EP3043389A1 (en) 2016-07-13
KR102309747B1 (ko) 2021-10-08
JP6212124B2 (ja) 2017-10-11
CN105518868A (zh) 2016-04-20
JPWO2015029435A1 (ja) 2017-03-02

Similar Documents

Publication Publication Date Title
US8835988B2 (en) Hybrid monolithic integration
TWI686498B (zh) 半導體元件用磊晶基板、半導體元件以及半導體元件用磊晶基板之製造方法
KR102340742B1 (ko) InGaAlN계 반도체 소자
US10192737B2 (en) Method for heteroepitaxial growth of III metal-face polarity III-nitrides on substrates with diamond crystal structure and III-nitride semiconductors
US8791504B2 (en) Substrate breakdown voltage improvement for group III-nitride on a silicon substrate
JP2009239270A (ja) 半導体基板、半導体基板の製造方法および電子デバイス
Yang et al. Epitaxial growth of alpha gallium oxide thin films on sapphire substrates for electronic and optoelectronic devices: Progress and perspective
US10340353B2 (en) Epitaxial metallic transition metal nitride layers for compound semiconductor devices
JP2019110344A (ja) 窒化物半導体装置および窒化物半導体基板
US20160225887A1 (en) Control of current collapse in thin patterned gan
US20220302293A1 (en) Semiconductor layer structure
JP2012169470A (ja) 半導体装置およびその製造方法
US9761672B1 (en) Semiconductor component including aluminum silicon nitride layers
US20230223467A1 (en) HIGH ELECTRON MOBILITY TRANSISTORS (HEMTS) INCLUDING A YTTRIUM (Y) AND ALUMINUM NITRIDE (AlN) (YAlN) ALLOY LAYER
JP2006004976A (ja) 半導体の結晶成長方法及び半導体デバイス
Gao et al. Comparison of AlGaN/GaN HEMTs grown and fabricated on sapphire substrate with AIN and GaN nucleation layers
US9728610B1 (en) Semiconductor component with a multi-layered nucleation body
JP2015041764A (ja) 半導体装置
JP2010177416A (ja) 窒化物半導体装置
JP5844753B2 (ja) 窒化物半導体成長用基板およびその製造方法
JP2021100051A (ja) ヘテロ構造およびその製造方法
KR20140139346A (ko) 질화물 반도체 소자 및 그 제조 방법
Lu et al. RESEARCHES OF GROWTH AND DEVICE BASED ON ZNO BY PLASMA ASSISTED MOLECULAR BEAM EPITAXY

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant