KR102316224B1 - 브릿지 다이오드 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 브릿지 다이오드를 제공한다. 브릿지 다이오드는 기판 상에 순차적으로 적층되는 제 1 하부 질화막 및 제 1 상부 질화막을 포함하는 제 1 구조, 상기 기판 상에 순차적으로 적층되는 제 2 하부 질화막 및 제 2 상부 질화막을 포함하는 제 2 구조, 상기 제 1 구조 상에 배치되는 제 1 전극 구조체 및 상기 제 2 구조 상에 배치되는 제 2 전극 구조체를 포함하고, 상기 제 1 전극 구조체는 시계방향으로 배열되는 제 1 전극, 제 2 전극 및 제 3 전극을 포함하고, 상기 제 2 전극 구조체는 시계방향으로 배열되는 제 4 전극, 제 5 전극 및 제 6 전극을 포함하고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 서로 연결되어 외부 회로와 연결되고, 제 2 전극과 제 5 전극은 각각 외부 회로와 연결된다.
Description
본 발명은 다이오드에 관한 것으로, 구체적으로 하나의 기판 상에 형성되는 브릿지 다이오드에 관한 것이다.
최근 전력변환모듈의 고효율화 및 소형화 대한 관심이 급증함에 따라 갈륨 나이트라이드(GaN) 전력반도체에 대한 연구가 활발히 진행되고 있다. 스위치 모드 파워 서플라이(Switch Mode Power Supply, SMPS), 아답터(Adaptor) 및 모든 AC-to-DC 전력변환을 위해서 일반적으로 브릿지 다이오드를 사용하고 있다. 이러한 브릿지 다이오드를 구현하기 위해서 일반적으로 4개의 다이오드 칩을 서로 결합한 소자를 패키지화하여 사용하고 있다.
본 발명의 기술적 과제는 제 1 구조와 제 2 구조 사이에 제공되는 격리 영역을 포함하는 브릿지 다이오드를 제공한다.
본 발명의 기술적 과제는 하나의 기판 상에 질화물계 반도체층을 이용하여 브릿지 다이오드를 형성할 수 있는 브릿지 다이오드의 제조방법을 제공한다.
본 발명의 실시예에 따른 브릿지 다이오드를 제공한다. 브릿지 다이오드는 기판, 상기 기판 상에 순차적으로 적층되는 제 1 하부 질화막 및 제 1 상부 질화막을 포함하는 제 1 구조, 상기 기판 상에 순차적으로 적층되는 제 2 하부 질화막 및 제 2 상부 질화막을 포함하는 제 2 구조, 상기 제 1 구조 상에 배치되는 제 1 전극 구조체 및 상기 제 2 구조 상에 배치되는 제 2 전극 구조체를 포함하고, 상기 제 1 전극 구조체는 시계방향으로 배열되는 제 1 전극, 제 2 전극 및 제 3 전극을 포함하고, 상기 제 2 전극 구조체는 시계방향으로 배열되는 제 4 전극, 제 5 전극 및 제 6 전극을 포함하고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 서로 연결되어 외부 회로와 연결되고, 제 2 전극과 제 5 전극은 각각 외부 회로와 연결된다.
일 예에 의하여, 상기 제 1 하부 질화막과 상기 제 2 하부 질화막은 각각 제 1 및 제 2 전자 가스층(2-Dimesional Electron Gas: 2DEG)를 포함하고, 상기 제 1 전자 가스층와 상기 제 2 전자 가스층는 서로 이격된다.
일 예에 의하여, 상기 제 1 전극과 상기 제 6 전극은 서로 마주보게 배치되고, 상기 제 3 전극과 상기 제 4 전극은 서로 마주보게 배치된다.
일 예에 의하여, 상기 제 1 전극과 상기 제 3 전극 각각은 상기 제 2 전극을 향해 연장되는 제 1 및 제 3 연장부를 가지고, 상기 제 2 전극은 상기 제 1 전극 및 상기 제 3 전극을 향해 연장되는 제 2 연장부를 가진다.
일 예에 의하여, 상기 제 1 연장부, 상기 제 2 연장부 및 상기 제 3 연장부는 각각 복수개로 제공되고, 서로 이격된다.
일 예에 의하여, 상기 제 4 전극과 상기 제 6 전극 각각은 상기 제 5 전극을 향해 연장되는 제 4 및 제 6 연장부를 가지고, 상기 제 5 전극은 상기 제 4 전극 및 상기 제 6 전극을 향해 연장되는 제 5 연장부를 가진다.
일 예에 의하여, 상기 제 4 연장부, 상기 제 5 연장부 및 상기 제 6 연장부는 각각 복수개로 제공되고, 서로 이격된다.
일 예에 의하여, 상기 제 1 전극, 상기 제 3 전극 및 상기 제 5 전극은 상기 제 1 구조 및 상기 제 2 구조와 쇼트키 접합하는 애노드이고, 상기 제 2 전극, 상기 제 4 전극 및 상기 제 6 전극은 상기 제 1 구조 및 상기 제 2 구조와 오믹 접합하는 캐소드이다.
일 예에 의하여, 상기 제 1 및 제 2 하부 질화막들은 갈륨 나이트라이드(GaN)이고, 상기 제 1 및 제 2 상부 질화막들은 알루미늄 갈륨 나이트라이드(AlGaN) 또는 알루미늄 나이트라이드(AlN)이다.
일 예에 의하여, 상기 제 1 구조와 상기 제 1 전극 구조체 사이에 제 1 캡층 및 상기 제 2 구조와 상기 제 2 전극 구조체 사이에 제 2 캡층을 더 포함한다.
본 발명의 실시예에 따른 브릿지 다이오드를 제공한다. 브릿지 다이오드는 기판 상에 배치된 반도체층 및 상기 반도체층 상에 배치되는 전극 구조체를 포함하고, 상기 전극 구조체는 시계방향으로 배열되는 제 1 전극, 제 2 전극, 제 3 전극, 제 4 전극, 제 5 전극 및 제 6 전극을 포함하고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 서로 연결되어 외부 회로와 연결되고, 제 2 전극과 제 5 전극은 각각 외부 회로와 연결되고, 상기 반도체층은 상기 제 1, 2, 3 전극들과 상기 제 4, 5, 6, 전극들을 서로 분리시키는 격리 영역을 가진다.
일 예에 의하여, 상기 격리 영역은 상기 기판의 상면을 노출하도록 상기 반도체층의 상면에서 상기 기판을 향해 리세스된다.
일 예에 의하여, 상기 반도체층은 상기 기판 상에 순차적으로 적층되는 하부 질화막 및 상부 질화막을 포함하고, 상기 하부 질화막은 내부에 전자 가스층(2-Dimesional Electron Gas: 2DEG)을 가지고, 상기 격리 영역은 상기 전자 가스층이 분리되도록 상기 반도체층의 상면에서 상기 하부 질화막을 향해 리세스된다.
일 예에 의하여, 상기 제 1 전극과 상기 제 6 전극을 연결하는 제 1 배선 및 상기 제 3 전극과 상기 제 4 전극을 연결하는 제 2 배선을 더 포함한다.
일 예에 의하여, 상기 제 1 전극, 상기 제 3 전극 및 상기 제 5 전극은 상기 반도체층과 쇼트키 접합하고, 상기 제 2 전극, 상기 제 4 전극 및 상기 제 6 전극은 상기 반도체층과 오믹 접합한다.
본 발명의 실시예에 따른 브릿지 다이오드의 제조방법을 제공한다. 브릿지 다이오드의 제조방법은 기판 상에 하부 질화막 및 상부 질화막을 포함하는 반도체층을 형성하고, 상기 반도체층이 제 1 구조와 제 2 구조로 분리되도록 격리 영역을 형성하고, 상기 제 1 구조 및 상기 제 2 구조 상에 시계방향으로 배열되는 제 1 전극, 제 2 전극, 제 3 전극, 제 4 전극, 제 5 전극 및 제 6 전극을 포함하는 전극 구조체를 형성하고, 그리고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극을 서로 연결시켜 이를 외부 회로와 연결시키고, 제 2 전극과 제 5 전극을 각각 외부 회로와 연결시키는 것을 포함하고, 상기 격리 영역은 상기 제 1, 2, 3 전극들과 상기 제 4, 5, 6, 전극들 사이에 형성된다.
일 예에 의하여, 상기 제 1 전극, 상기 제 2 전극 및 상기 제 3 전극은 상기 제 1 구조 상에 형성되고, 상기 제 4 전극, 상기 제 5 전극 및 상기 제 6 전극은 상기 제 2 구조 상에 형성된다.
일 예에 의하여, 상기 격리 영역은 상기 하부 질화막 내에 형성된 전자 가스층을 분리시키도록 상기 상부 질화막에서 상기 하부 질화막을 향하여 메사 에칭하여 형성되고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극 각각은 에어 브릿지 메탈들을 통해 서로 연결된다.
일 예에 의하여, 상기 전극 구조체를 형성하기 전에 상기 상부 질화막 상에 보호막을 형성하는 것을 더 포함하고, 상기 격리 영역은 상기 하부 질화막 내에 형성된 전자 가스층을 분리시키도록 상기 상부 질화막에서 상기 하부 질화막을 향하여 메사 에칭하여 형성되고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극 각각은 상기 보호막 상에 형성된 제 1 배선 및 제 2 배선을 통해 서로 연결된다.
일 예에 의하여, 상기 격리 영역은 상기 하부 질화막 내에 형성된 전자 가스층을 분리시키도록 상기 상부 질화막에서 상기 하부 질화막을 향하여 P형 불순물을 주입하여 형성되고, 상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 상기 P형 불순물이 주입된 상기 반도체층 상에 형성된 제 2 메탈 배선을 통해 서로 연결된다.
본 발명의 실시예에 따르면, 하나의 기판 상에 질화물계 반도체층을 이용하여 4개의 다이오드를 서로 연결하여 형성된 구조와 동일한 기능을 할 수 있는 브릿지 다이오드를 형성할 수 있다.
본 발명의 실시예에 따르면, 브릿지 다이오드를 형성하는 공정을 단순화할 수 있고, 공정 비용을 줄일 수 있다. 또한, 브릿지 다이오드의 소형화를 도모할 수 있다.
도 1은 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 평면도이다.
도 3은 도 2의 선 A-A' 또는 B-B'를 절단한 단면도이다.
도 4는 도 2의 선 C-C'를 절단한 단면도이다.
도 5는 도 2의 선 D-D'를 절단한 단면도이다.
도 6a 내지 도 6d는 도 3의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 7은 도 3의 브릿지 다이오드의 변형예를 나타내는 단면도이다.
도 8은 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 단면도이다.
도 9a 내지 도 9c는 도 8의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 10은 발명의 실시예에 따른 브릿지 다이오드를 나타내는 단면도이다.
도 11a 내지 도 11c는 도 10의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 2는 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 평면도이다.
도 3은 도 2의 선 A-A' 또는 B-B'를 절단한 단면도이다.
도 4는 도 2의 선 C-C'를 절단한 단면도이다.
도 5는 도 2의 선 D-D'를 절단한 단면도이다.
도 6a 내지 도 6d는 도 3의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 7은 도 3의 브릿지 다이오드의 변형예를 나타내는 단면도이다.
도 8은 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 단면도이다.
도 9a 내지 도 9c는 도 8의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 10은 발명의 실시예에 따른 브릿지 다이오드를 나타내는 단면도이다.
도 11a 내지 도 11c는 도 10의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 회로도이고, 도 2는 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 브릿지 다이오드(1)는 제 1 구조(100a), 제 2 구조(100b), 제 1 전극 구조체(200) 및 제 2 전극 구조체(250)를 포함할 수 있다. 제 1 구조(100a)와 제 2 구조(100b) 사이에는 격리 영역(150)이 제공될 수 있다. 제 1 구조(100a)와 제 2 구조(100b)은 질화물계 반도체층일 수 있다. 격리 영역(150)은 제 1 구조(100a)와 제 2 구조(100b)를 서로 격리시킬 수 있고, 제 1 전극 구조체(200)와 제 2 전극 구조체(250)를 서로 격리시킬 수 있다.
제 1 전극 구조체(200)는 제 1 구조(100a) 상에 배치될 수 있고, 제 2 전극 구조체(250)는 제 2 구조(100b) 상에 배치될 수 있다. 제 1 전극 구조체(200)는 제 1 전극(210), 제 2 전극(220) 및 제 3 전극(230)을 포함할 수 있고, 제 2 전극 구조체(250)는 제 4 전극(260), 제 5 전극(270) 및 제 6 전극(280)을 포함할 수 있다. 제 1 내지 제 6 전극들(210, 220, 230, 260, 270, 280)은 제 1 구조(100a) 및 제 2 구조(100b) 상에서 시계방향으로 배열될 수 있다. 제 1 내지 제 6 전극들(210, 220, 230, 260, 270, 280)은 서로 이격되어 배치될 수 있다. 일 예로, 제 2 전극(220)을 기준으로 양측에 제 1 전극(210) 및 제 3 전극(230)이 배치될 수 있고, 제 5 전극(270)을 기준으로 양측에 제 4 전극(260) 및 제 6 전극(280)이 배치될 수 있다. 또한, 제 1 전극(210)과 제 6 전극(280)은 서로 마주보게 배치될 수 있고, 제 3 전극(230)과 제 4 전극(260)은 서로 마주보게 배치될 수 있다.
일 예로, 제 1 전극(210), 제 3 전극(230) 및 제 5 전극(270)은 제 1 구조(100a) 및 제 2 구조(100b)와 쇼트키(schotty) 접합하는 애노드(anode)일 수 있고, 제 2 전극(220), 제 4 전극(260) 및 제 6 전극(280)은 제 1 구조(100a) 및 제 2 구조(100b)와 오믹(ohmic) 접합하는 캐소드(Cathode)일 수 있다. 예를 들어, 애노드(anode)는 니켈(Ni) 또는 금(Au)일 수 있고, 캐소드(Cathode)는 니켈(Ni), 금(Au), 알루미늄(Al), 티타늄(Ti) 또는 몰리브덴(Mo) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 전극(210)은 제 1 연장부(215)를 가질 수 있고, 제 2 전극(220)은 제 2 연장부(225)를 가질 수 있고, 제 3 전극(230)은 제 3 연장부(235)를 가질 수 있다. 제 1 연장부(215)와 제 3 연장부(235)는 제 2 전극(220)을 향해 연장될 수 있다. 제 2 연장부(225)는 제 1 전극(210)과 제 3 전극(230)을 향해 연장될 수 있다. 제 1 내지 제 3 연장부들(215, 225, 235)은 각각 복수개로 제공될 수 있다.
제 4 전극(260)은 제 4 연장부(265)를 가질 수 있고, 제 5 전극(270)은 제 5 연장부(275)를 가질 수 있고, 제 6 전극(280)은 제 6 연장부(285)를 가질 수 있다. 제 4 연장부(265)와 제 6 연장부(285)는 제 5 전극(270)을 향해 연장될 수 있다. 제 5 연장부(275)는 제 4 전극(260)과 제 6 전극(280)을 향해 연장될 수 있다. 제 4 내지 제 6 연장부들(265, 275, 285)은 각각 복수개로 제공될 수 있다.
제 1 내지 제 6 연장부들(215, 225, 235, 265, 275, 285)의 배치관계에 따라, 제 1 구조(100a) 및 제 2 구조(100b) 상에서 제 1 및 제 2 전극 구조체들(200, 250)이 차지하는 면적을 최대로 할 수 있다. 이를 통해, 제한적인 면적 상에 제 1 및 제 2 전극 구조체들(200, 250)을 효율적으로 배치시킬 수 있다.
제 1 전극(210)과 제 6 전극(280)은 제 1 배선(310)을 통해 연결될 수 있고, 제 3 전극(230)과 제 4 전극(260)은 제 2 배선(320)을 통해 연결될 수 있다. 제 1 배선(310)은 외부 회로와 연결될 수 있고, 제 1 배선(310)은 제 1 지점(X1)에서 외부 회로와 연결될 수 있다. 제 2 배선(320)은 외부 회로와 연결될 수 있고, 제 2 배선(320)은 제 2 지점(X2)에서 외부 회로와 연결될 수 있다.
제 2 전극(220)은 제 3 배선(350)을 통해 외부 회로와 연결될 수 있고, 제 5 전극(270)은 제 4 배선(360)을 통해 외부 회로와 연결될 수 있다. 제 2 전극(220)과 제 3 배선(350)이 만나는 지점은 제 3 지점(Y1)일 수 있다. 제 5 전극(270)과 제 4 배선(360)이 만나는 지점은 제 4 지점(Y2)일 수 있다.
본 발명의 실시예에 따르면, 제 1 전극(210)과 제 2 전극(220)은 제 1 다이오드(D1)를 구성할 수 있고, 제 2 전극(220)과 제 3 전극(230)은 제 2 다이오드(D2)를 구성할 수 있고, 제 4 전극(260)과 제 5 전극(270)은 제 3 다이오드(D3)를 구성할 수 있고, 제 5 전극(270)과 제 6 전극(280)은 제 4 다이오드(D4)를 구성할 수 있다. 브릿지 다이오드(1)가 구동되면, 제 1 지점(X1)과 제 2 지점(X2) 사이로 신호가 인가될 수 있고, 제 3 지점(Y1)과 제 4 지점(Y2) 사이로 신호가 출력될 수 있다. 구체적으로, 제 1 지점(X1)과 제 2 지점(X2) 사이로 양의 신호가 인가되면, 제 1 다이오드(D1)과 제 4 다이오드(D4)가 턴-온(turn-on)되어 양의 신호가 출력될 수 있다. 제 1 지점(X1)과 제 2 지점(X2) 사이로 음의 신호가 인가되면, 제 2 다이오드(D2)과 제 3 다이오드(D3)가 턴-온(turn-on)되어 양의 신호가 출력될 수 있다. 따라서, 제 1 지점(X1)과 제 2 지점(X2) 사이로 교류 신호가 인가되면, 제 3 지점(Y1)과 제 4 지점(Y2) 사이로 전파 정류 신호가 출력될 수 있다.
일반적으로 4개의 다이오드를 서로 연결하여 브릿지 다이오드를 구성할 수 있다. 본 발명의 실시예에 따른 브릿지 다이오드(1)는 하나의 기판(10) 상에 제공된 질화물계 반도체층 상에 제 1 전극 구조체(200)와 제 2 전극 구조체(250)의 배치를 통해 4개의 다이오드와 같은 기능을 수행할 수 있다. 이를 통해, 브릿지 다이오드(1)의 제조비용을 줄일 수 있고, 크기를 줄일 수 있다.
다른 예로, 제 1 전극 구조체(200)와 제 2 전극 구조체(250)는 다양한 형태의 레이아웃으로 배치될 수 있다. 예를 들어, 제 1 전극 구조체(200)와 제 2 전극 구조체(250)는 서로 대칭되는 구조일 수 있다.
도 3은 도 2의 선 A-A' 또는 B-B'를 절단한 단면도이다. 선 A-A'를 절단한 단면도와 선 B-B'를 절단한 단면도는 서로 동일한 구조를 가질 수 있다.
도 2 및 도 3을 참조하면, 기판(10) 상에 제 1 구조(100a) 및 제 2 구조(100b)가 배치될 수 있다. 기판(10)은 사파이어(sapphire), 실리콘(silicone), 갈륨 나이트라이드(GaN) 및 실리콘카바이드(SiC) 중 어느 하나일 수 있다. 제 1 구조(100a)는 기판(10) 상에 순차적으로 적층된 제 1 하부 질화막(110a), 제 1 상부 질화막(130a) 및 제 1 캡층(140a)을 포함할 수 있고, 제 2 구조(100b)는 기판(10) 상에 순차적으로 적층된 제 2 하부 질화막(110b), 제 2 상부 질화막(130b) 및 제 2 캡층(140b)을 포함할 수 있다.
제 1 하부 질화막(110a)과 제 2 하부 질화막(110b)은 기판(10) 상에 배치될 수 있다. 제 1 하부 질화막(110a)과 제 2 하부 질화막(110b)은 갈륨 나이트라이드(GaN)일 수 있다. 제 1 하부 질화막(110b) 내에는 제 1 전자 가스층(2-Dimesional Electron Gas: 2DEG, 120a)이 제공될 수 있고, 제 2 하부 질화막(110b) 내에는 제 2 전자 가스층(120b)이 제공될 수 있다. 제 1 전자 가스층(120a) 및 제 2 전자 가스층(120b)은 전도성이 높으므로 전류가 흐르는 채널의 기능을 할 수 있다.
제 1 상부 질화막(130a)과 제 2 상부 질화막(130b)는 각각 제 1 하부 질화막(110a) 및 제 2 하부 질화막(110b) 상에 배치될 수 있다. 제 1 상부 질화막(130a)과 제 2 상부 질화막(130b)는 제 1 하부 질화막(110a) 및 제 2 하부 질화막(110b) 보다 넓은 에너지 밴드 갭을 가질 수 있다. 제 1 상부 질화막(130a)과 제 2 상부 질화막(130b)는 알루미늄 갈륨 나이트라이드(AlGaN) 또는 알루미늄 나이트라이드(AlN)을 포함할 수 있다.
제 1 캡층(140a) 및 제 2 캡층(140b)은 각각 제 1 상부 질화막(130a)과 제 2 상부 질화막(130b) 상에 배치될 수 있다. 제 1 캡층(140a) 및 제 2 캡층(140b)은 갈륨 나이트라이드(GaN)일 수 있다. 제 1 캡층(140a) 및 제 2 캡층(140b)은 제 1 상부 질화막(130a)과 제 2 상부 질화막(130b)을 표면을 보호할 수 있다.
제 1 구조(100a)와 제 2 구조(100b) 사이에 격리 영역(150)이 제공될 수 있다. 격리 영역(150)은 제 1 구조(100a)와 제 2 구조(100b)가 서로 접촉하지 않도록 할 수 있고, 기판(10)의 상면을 노출시킬 수 있다. 구체적으로, 격리 영역(150)은 제 1 하부 질화막(110a) 및 제 2 하부 질화막(110b) 내에 배치되는 제 1 전자 가스층(120a) 및 제 2 전자 가스층(120b)을 서로 분리시킬 수 있다. 격리 영역(150)을 통해 제 1 구조(100a)와 제 2 구조(100b) 사이에 다이오드가 형성되는 것을 방지할 수 있다.
다른 예로, 제 1 캡층(140a) 및 제 2 캡층(140b)은 필수적인 구성요소가 아닐 수 있다. 일 예로, 제 1 구조(100a)는 기판(10) 상에 순차적으로 적층된 제 1 하부 질화막(110a) 및 제 1 상부 질화막(130a)을 포함할 수 있고, 제 2 구조(100b)는 기판(10) 상에 순차적으로 적층된 제 2 하부 질화막(110b) 및 제 2 상부 질화막(130b)을 포함할 수 있다.
제 1 캡층(140a) 상에 제 1 전극(210) 또는 제 3 전극(230)이 배치될 수 있고, 제 2 캡층(140b) 상에 제 4 전극(260) 또는 제 6 전극(280)이 배치될 수 있다. 제 1 전극(210) 또는 제 3 전극(230)은 반도체층인 제 1 구조(100a)와 쇼트키 접합하는 애노드일 수 있고, 제 4 전극(260) 또는 제 6 전극(280)은 반도체층인 제 2 구조(100b)와 오믹 접합하는 캐소드일 수 있다. 예를 들어, 애노드(anode)는 니켈(Ni) 또는 금(Au)일 수 있고, 캐소드(Cathode)는 니켈(Ni), 금(Au), 알루미늄(Al), 티타늄(Ti), 실리콘(Si) 또는 몰리브덴(Mo) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 배선(310) 또는 제 2 배선(320)은 제 1 구조(100a)와 제 2 구조(100b)를 연결할 수 있다. 구체적으로, 제 1 배선(310)은 제 1 전극(210)과 제 6 전극(280)을 연결할 수 있고, 제 2 배선(320)은 제 3 전극(230)과 제 4 전극(260)을 연결할 수 있다. 일 예로, 제 1 배선(310) 또는 제 2 배선(320)은 에어 브릿지 메탈일 수 있다. 예를 들어, 제 1 배선(310) 또는 제 2 배선(320)은 구리(Cu), 금(Au) 및 니켈(Ni) 등 중에 적어도 하나 이상을 포함하는 금속일 수 있다.
도 4는 도 2의 선 C-C'를 절단한 단면도이다. 설명의 간략을 위해 도 2의 내용과 중복되는 내용의 기재는 생략한다.
도 2 및 도 4를 참조하면, 기판(10) 상에 제 1 구조(100a)가 배치될 수 있다. 제 1 구조(100a) 상에 제 1 전극(210)의 제 1 연장부들(215), 제 2 전극(220)의 제 2 연장부들(225) 및 제 3 전극(230)의 제 3 연장부들(235)이 배치될 수 있다. 제 1 연장부들(215)과 제 3 연장부들(235)은 서로 대향되게 배치될 수 있다. 제 1 연장부들(215)과 제 2 연장부들(225)은 교차로 배치될 수 있고, 제 3 연장부들(235)과 제 2 연장부들(225)은 교차로 배치될 수 있다.
제 1 연장부들(215)과 제 3 연장부들(235)은 애노드일 수 있고, 제 2 연장부들(225)은 캐소드일 수 있다. 제 1 내지 제 3 연장부들(215, 225, 235)은 반도체층인 제 1 구조(100a)를 공유할 수 있고, 제 1 전자 가스층(120a)를 통해 전류가 흐를 수 있어 서로 전기적으로 연결될 수 있다. 이에 따라, 제 1 연장부들(215)과 제 2 연장부들(225) 사이에 다이오드가 형성될 수 있고, 제 2 연장부들(225)과 제 3 연장부들(235) 사이에 다이오드가 형성될 수 있다.
도 5는 도 2의 선 D-D'를 절단한 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 2 및 도 5를 참조하면, 기판(10) 상에 제 2 구조(100b) 가 배치될 수 있다. 제 2 구조(100b) 상에 제 4 전극(260), 제 5 전극(270) 및 제 6 전극(280)이 배치될 수 있다. 제 4 전극(260)과 제 6 전극(280)은 제 5 전극(270)을 기준으로 서로 대향되게 배치될 수 있다.
제 4 전극(260)과 제 6 전극(280)은 캐소드일 수 있고, 제 5 전극(270)은 애노드일 수 있다. 제 4 전극(260), 제 5 전극(270) 및 제 6 전극(280)은 제 2 구조(100b)를 공유할 수 있고, 제 2 전자 가스층(120b)을 통해 전류가 흐를 수 있어 서로 전기적으로 연결될 수 있다. 이에 따라, 제 4 전극(260)과 제 5 전극(270) 사이에 다이오드가 형성될 수 있고, 제 5 전극(270)과 제 6 전극(280) 사이에 다이오드가 형성될 수 있다.
도 6a 내지 도 6d는 도 3의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 기판(10) 상에 하부 질화막(110)과 상부 질화막(130)을 순차적으로 형성할 수 있다. 하부 질화막(110)과 상부 질화막(130)은 금속 유기 화학기상증착법(Metal-Organic Chemical Vapor Deposition; MOCVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 전자-빔 증발법(e-beam evaporation) 등의 방법을 이용하여 형성될 수 있다. 다만, 하부 질화막(110)과 상부 질화막(130)을 형성하는 방법에는 특별한 제한이 없을 수 있다. 하부 질화막(110)은 갈륨 나이트라이드(GaN)일 수 있고, 상부 질화막(130)은 알루미늄 갈륨 나이트라이드(AlGaN)일 수 있다.
도 6b를 참조하면, 하부 질화막(110)과 상부 질화막(130)이 접촉하여 하부 질화막(110) 내에 전자 가스층(120)이 형성될 수 있다. 상부 질화막(130)은 하부 질화막(110)보다 넓은 에너지 밴드 갭을 가질 수 있고, 에너지 밴드 갭의 불연속성에 의해 전자 가스층(120)이 형성될 수 있다. 상부 질화막(130) 상에는 캡층(140)이 형성될 수 있다. 캡층(140)은 금속 유기 화학기상증착법(Metal-Organic Chemical Vapor Deposition; MOCVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 전자-빔 증발법(e-beam evaporation) 등의 방법을 이용하여 형성될 수 있다. 다만, 캡층(140)을 형성하는 방법에는 특별한 제한이 없을 수 있다. 캡층(140)을 형성하여 반도체층(100)을 형성할 수 있다.
도 6c를 참조하면, 메사 에칭 공정을 수행하여 반도체층(100)에 격리 영역(150)을 형성할 수 있다. 메사 에칭 공정은 건식 에칭일 수 있다. 메사 에칭 공정은 기판(10)의 상면이 노출되도록 수행될 수 있다. 메사 에칭 공정을 통해 제 1 하부 질화막(110a), 제 1 전자 가스층(120a), 제 1 상부 질화막(130a) 및 제 1 캡층(140a)을 포함하는 제 1 구조(100a) 및 제 2 하부 질화막(110b), 제 2 전자 가스층(120b), 제 2 상부 질화막(130b) 및 제 2 캡층(140b)을 포함하는 제 2 구조(100b)를 형성할 수 있다. 그 후, 증착 공정을 수행하여 제 1 구조(100a) 상에 제 1 전극(210) 또는 제 3 전극(230)을 형성할 수 있고, 제 2 구조(100b) 상에 제 4 전극(260) 또는 제 6 전극(280)을 형성할 수 있다. 제 1 전극(210) 또는 제 3 전극(230)은 제 1 구조(100a)와 쇼트키 접합할 수 있고, 제 4 전극(260) 또는 제 6 전극(280)은 제 2 구조(100b)와 오믹 접합할 수 있다. 제 2 구조(100b)와 오믹 접합하기 위해, 제 4 전극(260) 또는 제 6 전극(280)에 RTA(Rapid thermal anneal)와 같은 열처리 과정을 추가로 수행할 수 있다. 열처리 과정은 약 800°C 내지 900°C에서 이루어질 수 있다. 제 1 전극(210) 또는 제 3 전극(230)은 애노드가 될 수 있고, 제 4 전극(260) 또는 제 6 전극(280)은 캐소드가 될 수 있다.
도 6d를 참조하면, 제 1 전극(210)과 제 6 전극(280)을 연결하는 제 1 배선(310) 또는 제 3 전극(230)과 제 4 전극(260)을 연결하는 제 2 배선(320)을 형성할 수 있다. 제 1 배선(310) 또는 제 2 배선(320)은 에어 브릿지 메탈(air-bridge metal)일 수 있다. 예를 들어, 제 1 배선(310) 또는 제 2 배선(320)은 구리(Cu), 금(Au) 및 니켈(Ni) 등 중에 적어도 하나 이상을 포함하는 금속일 수 있다.
본 발명의 실시예에 따르면, 개별 다이오드들을 연결한 구조가 아닌, 하나의 기판(10) 상에 제공된 반도체층의 배치 및 전극들과 배선의 연결을 통해 브릿지 다이오드(1)를 구현할 수 있다. 따라서, 브릿지 다이오드(1)를 제조하는 비용을 줄일 수 있고, 제조 공정의 단순화를 도모할 수 있다.
도 7은 도 3의 브릿지 다이오드의 변형예를 나타내는 단면도이다. 설명을 간략을 위해 도 3과 중복되는 내용의 기재는 생략한다.
도 7을 참조하면, 기판(10)을 노출하지 않는 격리 영역(150)을 형성할 수 있다. 메사 에칭 공정을 수행하여 제 1 하부 질화막(110b) 및 제 2 하부 질화막(110b) 내에 배치된 전자 가스층들(120a, 120b)를 분리시킬 수 있다. 일 예로, 메사 에칭 공정은 제 1 캡층(140a) 및 제 2 캡층(140b)에서 기판(10)을 향해 약 3000 Å의 깊이로 리세스되게 수행될 수 있다. 즉, 격리 영역(150)은 전자 가스층들(120a, 120b)를 분리시키고, 하부 질화막(110)을 노출시킬 수 있다. 본 실시예에서 하부 질화막(100)은 제 1 하부 질화막(110a)과 제 2 하부 질화막(110b)이 연결된 영역일 수 있다.
제 1 구조(100a)와 제 2 구조(100b) 사이에서 다이오드가 형성되지 않기 위해, 전자 가스층들(120a, 120b)을 서로 분리시켜야 한다. 다만, 제 1 구조(100a)와 제 2 구조(100b)는 하부 질화막(110)을 공유할 수도 있다. 따라서, 격리 영역(150)은 기판(10)을 노출시키지 않을 수 있다.
도 8은 본 발명의 실시예에 따른 브릿지 다이오드를 나타내는 단면도이다. 설명의 간략을 위해 도 3과 중복되는 내용의 기재는 생략하다.
도 8을 참조하면, 기판(10) 상에 제 1 구조(100a)와 제 2 구조(100b)가 배치될 수 있다. 격리 영역(150)은 제 1 구조(100a)의 제 1 전자 가스층(120a)과 제 2 구조(100b)의 제 2 전자 가스층(120b)을 서로 분리시킬 수 있다.
제 1 구조(100a)와 제 2 구조(100b)를 덮고, 격리 영역(150)의 내벽을 덮는 보호층(180)이 제공될 수 있다. 구체적으로, 보호층(180)은 제 1 캡층(140a) 및 제 2 캡층(140b)의 상에 배치될 수 있고, 격리 영역(150)의 내벽을 덮도록 연장될 수 있다. 예를 들어, 보호층(180)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 또는 세라믹(Al2O3)을 포함할 수 있다.
보호층(180) 상에 제 1 전극(210)과 제 6 전극(280) 또는 제 3 전극(230)과 제 4 전극(260)이 배치될 수 있다. 제 1 전극(210) 또는 제 3 전극(230)은 제 1 구조(100a) 상에 배치될 수 있고, 제 4 전극(260) 또는 제 6 전극(280)은 제 2 구조(100b) 상에 배치될 수 있다.
제 1 전극(210)과 제 6 전극(280)을 연결하는 제 1 배선(310) 또는 제 3 전극(230)과 제 4 전극(260)을 연결하는 제 2 배선(320)이 제공될 수 있다. 제 1 배선(310) 또는 제 2 배선(320)은 제 1 구조(100a) 및 제 2 구조(100b) 상에 배치될 수 있고, 노출된 보호층(180)의 일부를 덮을 수 있다. 제 1 배선(310) 또는 제 2 배선(320)은 격리 영역(150)의 내벽을 덮는 보호층(180) 상에 배치될 수 있다. 예를 들어, 제 1 배선(310) 또는 제 2 배선(320)은 구리(Cu), 금(Au) 및 니켈(Ni) 등 중에 적어도 하나 이상을 포함하는 금속일 수 있다.
도 9a 내지 도 9c는 도 8의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다. 설명의 간략을 위해 도 6a 내지 도 6d와 중복되는 내용의 기재는 생략한다.
도 9a를 참조하면, 기판(10) 상에 제 1 구조(100a)와 제 2 구조(100b)가 제공되도록 격리 영역(150)을 형성할 수 있다. 격리 영역(150)은 메사 에칭 공정을 통해 형성될 수 있다. 메사 에칭 공정은 건식 에칭일 수 있다. 메사 에칭 공정은 기판(10)이 노출되도록 수행될 수 있다.
도 9b를 참조하면, 제 1 구조(100a)와 제 2 구조(100b)의 상면을 덮고, 격리 영역(150)의 내벽을 덮는 보호층(180)을 형성할 수 있다. 보호층(180)은 유도결합 플라즈마 화학기상증착법(intuctively coupled plasma-chemical vapor deposition: IPC-CVD)을 이용하여 형성될 수 있다. 다만, 보호층(180)을 형성하는 방법은 특별히 제한되지 않을 수 있다. 예를 들어, 보호층(180)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiNx) 또는 세라믹(Al2O3)을 포함할 수 있다. 보호층(180) 상에 제 1 전극(210)과 제 6 전극(280) 또는 제 3 전극(230)과 제 4 전극(260)을 형성할 수 있다. 제 1 전극(210) 또는 제 3 전극(230)은 제 1 구조(100a) 상에 형성될 수 있고, 제 4 전극(260) 또는 제 6 전극(280)은 제 2 구조(100b) 상에 형성될 수 있다.
도 9c를 참조하면, 제 1 전극(210)과 제 6 전극(280)을 연결하는 제 1 배선(310) 또는 제 3 전극(230)과 제 4 전극(260)을 연결하는 제 2 배선(320)을 형성할 수 있다. 제 1 배선(310) 또는 제 2 배선(320)은 증착 공정을 통해 노출된 보호층(180)을 덮고, 제 1 전극(210)과 제 6 전극(280) 또는 제 3 전극(230)과 제 4 전극(260)과 접촉하도록 형성될 수 있다.
도 10은 발명의 실시예에 따른 브릿지 다이오드를 나타내는 단면도이다. 설명의 간략을 위해 도 3과 중복되는 내용의 기재는 생략한다.
도 10을 참조하면, 기판(10) 상에 제 1 구조(100a)와 제 2 구조(100b)가 배치될 수 있다. 제 1 구조(100a)와 제 2 구조(100b) 사이에는 격리 영역(150)이 제공될 수 있다. 격리 영역(150)은 P형 불순물을 주입된 영역일 수 있다. 제 1 구조(100a)와 제 2 구조(100b)는 N형 반도체층일 수 있으므로, P형 불순물로 도핑된 격리 영역(150)을 통해 제 1 구조(100a)와 제 2 구조(100b)는 서로 격리될 수 있다. 또한, 격리 영역(150)을 통해 제 1 구조(100a)의 제 1 전자 가스층(120a)과 제 2 구조(100b)의 제 2 전자 가스층(120b)이 서로 분리될 수 있다.
제 1 전극(210)과 제 6 전극(280)을 연결하는 제 1 배선(310) 또는 제 3 전극(230)과 제 4 전극(260)을 연결하는 제 2 배선(320)이 제공될 수 있다. 제 1 배선(310) 또는 제 2 배선(320)은 노출된 제 1 캡층(140a) 및 제 2 캡층(140b)을 덮을 수 있고, 격리 영역(150)의 상면을 덮을 수 있다. 예를 들어, 제 1 배선(310) 또는 제 2 배선(320)은 구리(Cu), 금(Au) 및 니켈(Ni) 등 중에 적어도 하나 이상을 포함하는 금속일 수 있다.
도 11a 내지 도 11c는 도 10의 브릿지 다이오드를 제조하는 방법을 나타내는 단면도들이다.
도 11a를 참조하면, 기판(10) 상에 하부 질화막(110), 상부 질화막(130) 및 캡층(140)이 순차적으로 적층된 반도체층(100)을 형성할 수 있고, 반도체층(100)에 P형 불순물(400)을 주입할 수 있다. P형 불순물(400)은 반도체층(100)의 상면의 중앙에 주입될 수 있다. 예를 들어, P형 불순물은 보론(Boron) 또는 나이트로젠(Nitrogen)일 수 있다.
도 11b를 참조하면, P형 불순물(400)을 주입하여 격리 영역(150)을 형성할 수 있다. 격리 영역(150)을 통해 제 1 구조(100a)와 제 2 구조(100b)가 분리될 수 있다. 일 예로, 격리 영역(150)은 기판(10)과 접촉하도록 형성될 수 있다. 다른 예로, 격리 영역(150)은 제 1 구조(100a)의 제 1 전자 가스층(120a)과 제 2 구조(100b)의 제 2 전자 가스층(120b)을 분리시킬 수 있는 깊이까지 형성될 수 있다.
도 11c를 참조하면, 증착 공정을 수행하여 제 1 구조(100a) 상에 제 1 전극(210) 또는 제 3 전극(230)을 형성할 수 있고, 제 2 구조(100b) 상에 제 4 전극(260) 또는 제 6 전극(280)을 형성할 수 있다. 제 1 전극(210) 또는 제 3 전극(230)은 제 1 구조(100a)와 쇼트키 접합할 수 있고, 제 4 전극(260) 또는 제 6 전극(280)은 제 2 구조(100b)와 오믹 접합할 수 있다.
상술한 예들과 달리, 제 1 내지 제 6 전극들(210, 220, 230, 260, 270, 280)의 배치 및 제 1 내지 제 6 연장부들(215, 225, 235, 265, 275, 285)의 개수와 배치에는 특별한 제한이 없을 수 있다.
Claims (20)
- 기판;
상기 기판 상에 적층되는 제 1 하부 질화막 및 제 1 상부 질화막을 포함하는 제 1 구조;
상기 기판 상에 적층되는 제 2 하부 질화막 및 제 2 상부 질화막을 포함하는 제 2 구조;
상기 제 1 구조 상에 배치되는 제 1 전극 구조체;
상기 제 2 구조 상에 배치되는 제 2 전극 구조체; 및
상기 제 1 전극 구조체와 제 2 전극 구조체를 서로 격리시키는 격리영역을 포함하고,
상기 제 1 전극 구조체는 제 1 전극, 제 2 전극 및 제 3 전극을 포함하고,
상기 제 2 전극 구조체는 제 4 전극, 제 5 전극 및 제 6 전극을 포함하고,
상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 서로 연결되어 외부 회로와 연결되고, 상기 제 2 전극과 상기 제 5 전극은 각각 외부 회로와 연결되고,
상기 격리 영역은 빈 공간 또는 P형 불순물이 주입된 반도체층인 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 1 하부 질화막과 상기 제 2 하부 질화막은 각각 제 1 및 제 2 전자 가스층(2-Dimesional Electron Gas: 2DEG)를 포함하고,
상기 제 1 전자 가스층와 상기 제 2 전자 가스층은 상기 격리 영역에 의해 서로 이격되는 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 1 전극, 상기 제 2 전극, 상기 제 3 전극, 상기 제 4 전극, 상기 제 5 전극 및 상기 제 6 전극은 시계방향으로 배열되고,
상기 제 1 전극과 상기 제 6 전극은 서로 마주보게 배치되고,
상기 제 3 전극과 상기 제 4 전극은 서로 마주보게 배치되는 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 1 전극과 상기 제 3 전극 각각은 상기 제 2 전극을 향해 연장되는 제 1 및 제 3 연장부를 가지고,
상기 제 2 전극은 상기 제 1 전극 및 상기 제 3 전극을 향해 연장되는 제 2 연장부를 가지는 브릿지 다이오드. - 제 4 항에 있어서,
상기 제 1 연장부, 상기 제 2 연장부 및 상기 제 3 연장부는 각각 복수개로 제공되고, 서로 이격되는 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 4 전극과 상기 제 6 전극 각각은 상기 제 5 전극을 향해 연장되는 제 4 및 제 6 연장부를 가지고,
상기 제 5 전극은 상기 제 4 전극 및 상기 제 6 전극을 향해 연장되는 제 5 연장부를 가지는 브릿지 다이오드. - 제 6 항에 있어서,
상기 제 4 연장부, 상기 제 5 연장부 및 상기 제 6 연장부는 각각 복수개로 제공되고, 서로 이격되는 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 1 전극, 상기 제 3 전극 및 상기 제 5 전극은 상기 제 1 구조 및 상기 제 2 구조와 쇼트키 접합하는 애노드이고,
상기 제 2 전극, 상기 제 4 전극 및 상기 제 6 전극은 상기 제 1 구조 및 상기 제 2 구조와 오믹 접합하는 캐소드인 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 1 및 제 2 하부 질화막들은 갈륨 나이트라이드(GaN)이고,
상기 제 1 및 제 2 상부 질화막들은 알루미늄 갈륨 나이트라이드(AlGaN) 또는 알루미늄 나이트라이드(AlN)인 브릿지 다이오드. - 제 1 항에 있어서,
상기 제 1 구조와 상기 제 1 전극 구조체 사이에 제 1 캡층; 및
상기 제 2 구조와 상기 제 2 전극 구조체 사이에 제 2 캡층을 더 포함하는 브릿지 다이오드. - 기판 상에 배치된 반도체층; 및
상기 반도체층 상에 배치되는 전극 구조체를 포함하고,
상기 전극 구조체는 제 1 전극, 제 2 전극, 제 3 전극, 제 4 전극, 제 5 전극 및 제 6 전극을 포함하고,
상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 서로 연결되어 외부 회로와 연결되고, 제 2 전극과 제 5 전극은 각각 외부 회로와 연결되고,
상기 반도체층은 상기 제 1, 2, 3 전극들과 상기 제 4, 5, 6, 전극들을 서로 분리시키는 격리 영역을 포함하되,
상기 격리 영역은 빈 공간 또는 P형 불순물이 주입된 반도체층인 브릿지 다이오드. - 제 11 항에 있어서,
상기 격리 영역은 빈 공간이고,
상기 격리 영역은 상기 기판의 상면을 노출하도록 상기 반도체층의 상면에서 상기 기판을 향해 리세스된 브릿지 다이오드. - 제 11 항에 있어서,
상기 격리 영역은 빈 공간이고,
상기 반도체층은 상기 기판 상에 순차적으로 적층되는 하부 질화막 및 상부 질화막을 포함하고,
상기 하부 질화막은 내부에 전자 가스층(2-Dimesional Electron Gas: 2DEG)을 가지고,
상기 격리 영역은 상기 전자 가스층이 분리되도록 상기 반도체층의 상면에서 상기 하부 질화막을 향해 리세스된 브릿지 다이오드. - 제 11 항에 있어서,
상기 제 1 전극과 상기 제 6 전극을 연결하는 제 1 배선; 및
상기 제 3 전극과 상기 제 4 전극을 연결하는 제 2 배선을 더 포함하는 브릿지 다이오드. - 제 11 항에 있어서,
상기 제 1 전극, 상기 제 3 전극 및 상기 제 5 전극은 상기 반도체층과 쇼트키 접합하고,
상기 제 2 전극, 상기 제 4 전극 및 상기 제 6 전극은 상기 반도체층과 오믹 접합하는 브릿지 다이오드. - 기판 상에 하부 질화막 및 상부 질화막을 포함하는 반도체층을 형성하고;
상기 반도체층이 제 1 구조와 제 2 구조로 분리되도록 격리 영역을 형성하고;
상기 제 1 구조 및 상기 제 2 구조 상에 제 1 전극, 제 2 전극, 제 3 전극, 제 4 전극, 제 5 전극 및 제 6 전극을 포함하는 전극 구조체를 형성하고; 그리고
상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극을 서로 연결시켜 이를 외부 회로와 연결시키고, 제 2 전극과 제 5 전극을 각각 외부 회로와 연결시키는 것을 포함하고,
상기 격리 영역은 빈 공간 또는 P형 불순물이 주입된 반도체층으로, 상기 제 1, 2, 3 전극들과 상기 제 4, 5, 6, 전극들 사이에 형성되는 브릿지 다이오드의 제조방법. - 제 16 항에 있어서,
상기 제 1 전극, 상기 제 2 전극 및 상기 제 3 전극은 상기 제 1 구조 상에 형성되고,
상기 제 4 전극, 상기 제 5 전극 및 상기 제 6 전극은 상기 제 2 구조 상에 형성되는 브릿지 다이오드의 제조방법. - 제 16 항에 있어서,
상기 격리 영역은 빈 공간이고,
상기 격리 영역은 상기 하부 질화막 내에 형성된 전자 가스층을 분리시키도록 상기 상부 질화막에서 상기 하부 질화막을 향하여 메사 에칭하여 형성되고,
상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극 각각은 에어 브릿지 메탈들을 통해 서로 연결되는 브릿지 다이오드의 제조방법. - 제 16 항에 있어서,
상기 격리 영역은 빈 공간이고,
상기 전극 구조체를 형성하기 전에 상기 상부 질화막 상에 보호막을 형성하는 것을 더 포함하고,
상기 격리 영역은 상기 하부 질화막 내에 형성된 전자 가스층을 분리시키도록 상기 상부 질화막에서 상기 하부 질화막을 향하여 메사 에칭하여 형성되고,
상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극 각각은 상기 보호막 상에 형성된 제 1 배선 및 제 2 배선을 통해 서로 연결되는 브릿지 다이오드의 제조방법. - 제 16 항에 있어서,
상기 격리 영역은 P형 불순물이 주입된 반도체층이고,
상기 격리 영역은 상기 하부 질화막 내에 형성된 전자 가스층을 분리시키도록 상기 상부 질화막에서 상기 하부 질화막을 향하여 P형 불순물을 주입하여 형성되고,
상기 제 1 전극과 상기 제 6 전극 및 상기 제 3 전극과 상기 제 4 전극은 상기 P형 불순물이 주입된 상기 반도체층 상에 형성된 제 2 메탈 배선을 통해 서로 연결되는 브릿지 다이오드의 제조방법.
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