KR102314509B1 - Tft 기판의 제조 방법 및 tft 기판 - Google Patents
Tft 기판의 제조 방법 및 tft 기판 Download PDFInfo
- Publication number
- KR102314509B1 KR102314509B1 KR1020197032764A KR20197032764A KR102314509B1 KR 102314509 B1 KR102314509 B1 KR 102314509B1 KR 1020197032764 A KR1020197032764 A KR 1020197032764A KR 20197032764 A KR20197032764 A KR 20197032764A KR 102314509 B1 KR102314509 B1 KR 102314509B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- interlayer dielectric
- gate insulating
- tft substrate
- via holes
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 62
- 239000010410 layer Substances 0.000 claims abstract description 348
- 239000011229 interlayer Substances 0.000 claims abstract description 72
- 229910052751 metal Inorganic materials 0.000 claims abstract description 69
- 239000002184 metal Substances 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 46
- 150000002500 ions Chemical class 0.000 claims description 56
- 229920002120 photoresistant polymer Polymers 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 36
- 238000002161 passivation Methods 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 13
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 238000010030 laminating Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 TFT 기판의 제조 방법 및 TFT 기판을 제공한다. 본 발명의 TFT 기판의 제조 방법 중, 먼저 게이트 절연 층을 에칭해서 두 개의 제 1 비아홀을 형성하고 또한 두 개의 제 1 비아홀 내에 두 개의 브릿지 금속 블록을 형성한 후, 층간 유전체층을 에칭해서 각각 두 개의 제 1 비아홀과 연통하는 두 개의 제 2 비아홀을 형성하며, 소스와 드레인은 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하고, 전통적인 한번의 에칭 프로세스로 게이트 절연 층과 층간 유전체층의 비아홀을 제조해내는 구조를 두 번의 에칭 프로세스로 개선하는 것에 의해 활성층의 균일성을 향상시키고, 제조 프로세스의 난이도를 저하시키며, 에칭 두께가 비교적 두꺼운 것에 의해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킬 수 있다.
Description
본 발명은 표시 기술 분야에 관한 것으로, 특히 TFT 기판의 제조 방법 및 TFT 기판에 관한 것이다.
표시 기술의 발전에 따라 액정 디스플레이(Liquid Crystal Display，LCD)등 평면 표시 장치는 고화질, 절전, 얇은 기체 및 넓은 응용 범위 등 장점을 갖고 있으므로 휴대폰, 텔레비전, 개인 정보 단말기, 디지털 카메라, 노트북, 데스크탑 컴퓨터 등 각종 소비성 전자 제품에 광범위하게 응용되어 표시 장치의 주류가 되었다.
종래 시장의 액정 표시 장치는 대부분이 백라이트형 액정 디스플레이이고, 이는 액정 표시 패널 및 백라이트 모듈（backlight module）을 포함한다. 액정 표시 패널의 작동 원리는 두 개의 평행한 유리 기판에 액정 분자를 놓고, 두 개의 유리 기판 사이에 수직 및 수평의 가늘고 작은 전선이 많이 있으며, 전류가 통하는지 여부에 따라 액정 분자가 방향을 변화하는 것을 제어하고, 백라이트 모듈의 광선을 굴절시켜 화면을 생성한다.
통상적으로 액정 표시 패널은 컬러필터（CF，Color Filter） 기판, 박막 트랜지스터（TFT，Thin Film Transistor)기판, 컬러필터 기판과 박막 트랜지스터 기판 사이에 껴있는 액정(LC，Liquid Crystal) 및 실란트（Sealant）로 구성된다. 그 중에서, TFT 기판은 액정 표시 패널 중의 주요 구동 소자이고, 고성능 액정 표시 장치의 발전 방향과 직접 연관되어 있다.
도 1 내지 도 3에 도시된 바와 같이 종래의 TFT 기판의 제조 방법은 아래와 같은 단계를 포함한다.
단계 1, 도 1에 도시된 바와 같이, 베이스 기판(100)을 제공하고, 상기 베이스 기판(100)상에 아래로부터 위로 차례대로 버퍼층(200), 활성층(300), 게이트 절연 층(400), 게이트(500) 및 층간 유전체층(600)을 제조하고;
단계 2, 도 2에 도시된 바와 같이, 상기 층간 유전체층(600)과 게이트 절연 층(400)에 대해 동시에 에칭을 행하고, 상기 층간 유전체층(600)과 게이트 절연 층(400)에 각각 활성층(300)의 양단에 대응하는 관통 홀을 형성하며;
단계 3, 도 3에 도시된 바와 같이, 상기 층간 유전체층(600)상에 아래로부터 위로 차례대로 소스(700)와 드레인(800), 평탄 층(900), 공통 전극(1000), 패시베이션 층(1100) 및 화소 전극(1200)을 제조한다.
상술한 TFT 기판의 제조방법의 단계 2 중, 상기 층간 유전체층(600)과 게이트 절연 층(400)의 총 두께가 비교적 크기 때문에, 두 층에 대해 동시에 에칭을 행하는 제조 프로세스는 비교적 제어하기 어렵고, 관통 홀이 완전히 에칭되지 않거나 관통 홀이 과도하게 에칭되어 활성층(300)의 손실량의 불일치를 초래하는 상황이 쉽게 나타나며, 제품의 결함을 초래한다. 때문에 상술한 문제를 해결하도록 개선 된 TFT 기판의 제조 방법을 제공할 필요가 있다.
본 발명의 목적은 TFT 기판의 제조 방법을 제공하는 것에 있고, 활성층의 균일성을 향상시키고, 제조 프로세스의 난이도를 저하시키며, 에칭 두께가 비교적 두꺼운 것에 의해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킬 수 있다.
본 발명의 목적은 TFT 기판을 제공하는 것에도 있고, 활성층의 균일성을 향상시키고, 제조 프로세스의 난이도를 저하시키며, 에칭 두께가 비교적 두꺼운 것에 의해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킬 수 있다.
상술한 목적을 달성하기 위해 본 발명은 먼저 TFT 기판의 제조 방법을 제공하고, 아래와 같은 단계를 포함한다.
단계 1, 베이스 기판을 제공하고, 상기 베이스 기판상에 아래로부터 위로 차례대로 버퍼층과 활성층을 제조하며, 상기 활성층의 양단에 대해 이온 도핑을 행하여 두 개의 이온 고농도 도핑 영역을 형성하고, 상기 활성층과 버퍼층상에 게이트 절연 층을 형성하고,
단계 2, 상기 게이트 절연 층 상에 포토 레지스트 층을 형성하고, 하프 톤 포토 마스크를 사용하여 상기 포토 레지스트 층에 대해 노광, 현상을 행하며, 상기 포토 레지스트 층 중에 제 1 홈과 두 개의 제 1 관통 홀을 형성하고, 상기 제 1 홈은 상기 두 개의 이온 고농도 도핑 영역 사이에 형성 될 채널 영역의 위쪽에 위치하며, 상기 두 개의 제 1 관통 홀은 각각 상기 두 개의 이온 고농도 도핑 영역의 위쪽에 위치하고,
단계 3, 남아 있는 포토 레지스트 층을 차폐로 해서, 상기 게이트 절연 층에 대해 에칭을 행하고, 상기 게이트 절연 층 중 상기 두 개의 제 1 관통 홀 아래쪽에 대응하는 영역에 각각 두 개의 제 1 비아홀을 형성하며,
단계 4, 상기 제 1 홈이 제 2 관통 홀로 변환되도록 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행하고,
남아 있는 포토 레지스트 층을 차폐로 해서, 상기 활성층에 대해 이온 도핑을 행하고, 활성층 중 상기 제 2 관통 홀 아래쪽에 대응하여 위치하는 영역에 채널 영역을 형성하며,
단계 5, 남아 있는 포토 레지스트 층을 박리하고, 상기 게이트 절연 층 상에 제 1 금속층을 적층하며, 상기 제 1 금속층에 대해 패터닝 처리를 행하고, 상기 채널 영역 위쪽에 대응하는 게이트 및 각각 두 개의 제 1 비아홀 내에 위치하는 두 개의 브릿지 금속 블록을 얻으며,
단계 6, 상기 게이트를 차폐로 해서, 활성층에 대해 이온 도핑를 행하고, 각각 채널 영역과 두 개의 이온 고농도 도핑 영역 사이에 위치하는 두 개의 이온 저농도 도핑 영역을 얻으며,
단계 7, 상기 게이트 절연 층 상에 층간 유전체층을 형성하고, 상기 층간 유전체층에 대해 에칭을 행하며, 상기 층간 유전체층상에 두 개의 제 2 비아홀을 형성하고, 상기 두 개의 제 2 비아홀은 각각 상기 두 개의 브릿지 금속 블록 위쪽에 위치하고 있으며,
단계 8, 상기 층간 유전체층 상에 제 2 금속층을 적층하고, 상기 제 2 금속층에 대해 패터닝 처리를 행하여, 간격을 두고 상기 층간 유전체층 상에 분포되고 또한 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하는 소스와 드레인을 얻으며,
단계 9, 상기 층간 유전체층상에 아래로부터 위로 차례대로 평탄 층, 공통 전극, 패시베이션 층 및 화소 전극을 제조한다.
상기 단계 3중 상기 게이트 절연 층에 대해 또한 상기 단계 7중 상기 층간 유전체층에 대해 에칭을 행하는 방법은 모두 드라이 에칭이다.
상기 단계 4중, 포토 레지스트 애싱의 방법을 이용하여 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행한다.
상기 화소 전극은 상기 평탄 층과 패시베이션 층 중의 제 3 비아홀을 관통하는 것에 의해 상기 드레인에 접촉한다.
상기 베이스 기판은 유리 기판이고, 상기 버퍼층, 게이트 절연 층, 층간 유전체층, 패시베이션 층의 재료는 질화 규소와 산화 규소 중의 일종 또는 복수종의 조합이며, 상기 활성층의 재료는 다결정 실리콘이고, 상기 게이트와 브릿지 금속 블록의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 텅스텐 및 이상 금속의 합금 중의 적어도 일종을 포함하며, 상기 평탄 층의 재료는 투명한 유기 절연재료이고, 상기 공통 전극과 화소 전극의 재료는 모두 인듐 주석 산화물 이다.
본 발명은 TFT 기판을 추가로 제공하고, 베이스 기판, 상기 베이스 기판 상을 커버하고 있는 버퍼층, 상기 버퍼층 상에 마련되어 있는 활성층, 상기 활성층과 버퍼층 상을 커버하고 있는 게이트 절연 층, 상기 게이트 절연 층을 관통하는 두 개의 제 1 비아홀, 각각 두 개의 제 1 비아홀 내에 위치하는 두 개의 브릿지 금속 블록, 상기 게이트 절연 층 상에 마련되어 있는 게이트, 상기 게이트 및 게이트 절연 층 상을 커버하고 있는 층간 유전체층, 상기 층간 유전체층을 관통하는 두 개의 제 2 비아홀, 상기 층간 유전체층 상에 간격을 두고 분포되어 있는 소스와 드레인, 및 상기 소스, 드레인과 층간 유전체층 상에 마련되고 아래로부터 위로 적층 마련되어 있는 평탄 층, 공통 전극, 패시베이션 층과 화소 전극을 포함하고,
상기 활성층은 채널 영역, 각각 채널 영역 양측에 위치하는 두 개의 이온 고농도 도핑 영역 및 각각 채널 영역과 두 개의 이온 고농도 도핑 영역 사이에 위치하는 두 개의 이온 저농도 도핑 영역을 포함하고,
상기 두 개의 제 1 비아홀은 각각 두 개의 이온 고농도 도핑 영역의 위쪽에 위치하고, 상기 두 개의 브릿지 금속 블록은 각각 두 개의 이온 고농도 도핑 영역에 접촉하며, 상기 게이트는 채널 영역 상의 게이트 절연 층 상에 위치하고,
상기 두 개의 제 2 비아홀은 각각 두 개의 제 1 비아홀과 연통하고, 상기 소스와 드레인은 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉한다.
상기 화소 전극은 상기 평탄 층과 패시베이션 층 중의 제 3 비아홀을 관통하는 것에 의해 상기 드레인에 접촉한다.
상기 제 1 비아홀은 게이트 절연 층에 대해 단독적으로 드라이 에칭을 행하는 것에 의해 얻어진 것이고, 상기 제 2 비아홀은 층간 유전체층에 대해 단독적으로 드라이 에칭을 행하는 것에 의해 얻어진 것이다.
상기 베이스 기판은 유리 기판이고, 상기 버퍼층, 게이트 절연 층, 층간 유전체층, 패시베이션 층의 재료는 질화 규소와 산화 규소 중의 일종 또는 복수종의 조합이며, 상기 활성층의 재료는 다결정 실리콘이고, 상기 게이트와 브릿지 금속 블록의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 텅스텐 및 이상 금속의 합금 중의 적어도 일종을 포함하며, 상기 평탄 층의 재료는 투명한 유기 절연재료이고, 상기 공통 전극과 화소 전극의 재료는 모두 인듐 주석 산화물 이다.
본 발명은 TFT 기판의 제조 방법을 추가로 제공하고, 아래와 같은 단계를 포함한다.
단계 1, 베이스 기판을 제공하고, 상기 베이스 기판상에 아래로부터 위로 차례대로 버퍼층과 활성층을 제조하며, 상기 활성층의 양단에 대해 이온 도핑을 행하여 두 개의 이온 고농도 도핑 영역을 형성하고, 상기 활성층과 버퍼층상에 게이트 절연 층을 형성하고,
단계 2, 상기 게이트 절연 층 상에 포토 레지스트 층을 형성하고, 하프 톤 포토 마스크를 사용하여 상기 포토 레지스트 층에 대해 노광 및 현상을 행하며, 상기 포토 레지스트 층 중에 제 1 홈과 두 개의 제 1 관통 홀을 형성하고, 상기 제 1 홈은 상기 두 개의 이온 고농도 도핑 영역 사이에 형성 될 채널 영역의 위쪽에 위치하며, 상기 두 개의 제 1 관통 홀은 각각 상기 두 개의 이온 고농도 도핑 영역의 위쪽에 위치하고,
단계 3, 남아 있는 포토 레지스트 층을 차폐로 해서, 상기 게이트 절연 층에 대해 에칭을 행하고, 상기 게이트 절연 층 중 각각 상기 두 개의 제 1 관통 홀 아래쪽에 대응하는 영역에 두 개의 제 1 비아홀을 형성하며,
단계 4, 상기 제 1 홈이 제 2 관통 홀로 변환되도록 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행하고,
남아 있는 포토 레지스트 층을 차폐로 해서, 상기 활성층에 대해 이온 도핑을 행하고, 활성층 중 상기 제 2 관통 홀 아래쪽에 대응하여 위치하는 영역에 채널 영역을 형성하며,
단계 5, 남아 있는 포토 레지스트 층을 박리하고, 상기 게이트 절연 층 상에 제 1 금속층을 적층하며, 상기 제 1 금속층에 대해 패터닝 처리를 행하고, 상기 채널 영역 위쪽에 대응하는 게이트 및 각각 두 개의 제 1 비아홀 내에 위치하는 두 개의 브릿지 금속 블록을 얻으며,
단계 6, 상기 게이트를 차폐로 해서, 활성층에 대해 이온 도핑을 행하고, 각각 채널 영역과 두 개의 이온 고농도 도핑 영역 사이에 위치하는 두 개의 이온 저농도 도핑 영역을 얻으며,
단계 7, 상기 게이트 절연 층 상에 층간 유전체층을 형성하고, 상기 층간 유전체층에 대해 에칭을 행하며, 상기 층간 유전체층상에 두 개의 제 2 비아홀을 형성하고, 상기 두 개의 제 2 비아홀은 각각 상기 두 개의 브릿지 금속 블록 위쪽에 위치하고 있으며,
단계 8, 상기 층간 유전체층 상에 제 2 금속층을 적층하고, 상기 제 2 금속층에 대해 패터닝 처리를 행하여, 간격을 두고 상기 층간 유전체층 상에 분포되고 또한 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하는 소스와 드레인을 얻으며,
단계 9, 상기 층간 유전체층상에 아래로부터 위로 차례대로 평탄 층, 공통 전극, 패시베이션 층 및 화소 전극을 제조하며,
상기 단계 3중 상기 게이트 절연 층에 대해 또한 상기 단계 7중 상기 층간 유전체층에 대해 에칭을 행하는 방법은 모두 드라이 에칭이고,
상기 단계 4중, 포토 레지스트 애싱의 방법을 이용하여 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행한다.
본 발명의 유익한 효과는 아래와 같다. 본 발명은 TFT 기판의 제조 방법을 제공하고, 먼저 게이트 절연 층을 에칭해서 두 개의 제 1 비아홀을 형성하고 또한 두 개의 제 1 비아홀 내에 두 개의 브릿지 금속 블록을 형성한 후, 층간 유전체층을 에칭해서 각각 두 개의 제 1 비아홀과 연통하는 두 개의 제 2 비아홀을 형성하며, 소스와 드레인은 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하고, 전통적인 한번의 에칭 프로세스로 게이트 절연 층과 층간 유전체층의 비아홀을 제조해내는 구조를 두 번의 에칭 프로세스로 개선하는 것에 의해 활성층의 균일성을 향상시키고, 제조 프로세스의 난이도를 저하시키며, 에칭 두께가 비교적 두꺼운 것에 의해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킬 수 있다. 본 발명은 TFT 기판을 추가로 제공하고, 활성층의 균일성을 향상시키고, 제조 프로세스의 난이도를 저하시키며, 에칭 두께가 비교적 두꺼운 것에 의해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킬 수 있다.
본 발명의 특징 및 기술내용을 보다 원활히 이해하기 위해, 이하 본 발명에 관한 상세한 설명과 첨부된 도면을 참조하지만, 첨부된 도면은 참고와 설명용으로 제공될 뿐 본 발명에 대해 제한하는 것은 아니다.
이하 첨부된 도면과 결합하여 본 발명의 구체적인 실시형태에 대해 상세하게 기술하는 것을 통해 본 발명의 기술방안 및 기타 유익한 효과를 명백히 한다.
첨부도 도면 중에서,
도 1은 종래 TFT 기판의 제조 방법 중 단계 1 의 개략도이고,
도 2는 종래 TFT 기판의 제조 방법 중 단계 2 의 개략도이고,
도 3은 종래 TFT 기판의 제조 방법 중 단계 3 의 개략도이고,
도 4는 본 발명의 TFT 기판의 제조 방법의 플로우 차트이고,
도 5는 본 발명의 TFT 기판의 제조 방법 중 단계 1 의 개략도이고,
도 6은 본 발명의 TFT 기판의 제조 방법 중 단계 2 의 개략도이고,
도 7은 본 발명의 TFT 기판의 제조 방법 중 단계 3 의 개략도이고,
도 8은 본 발명의 TFT 기판의 제조 방법 중 단계 4 의 개략도이고,
도 9는 본 발명의 TFT 기판의 제조 방법 중 단계 5 의 개략도이고,
도 10은 본 발명의 TFT 기판의 제조 방법 중 단계 6 의 개략도이고,
도 11은 본 발명의 TFT 기판의 제조 방법 중 단계 7 의 개략도이고,
도 12는 본 발명의 TFT 기판의 제조 방법 중 단계 8 의 개략도이고,
도 13은 본 발명의 TFT 기판의 제조 방법 중 단계 9 의 개략도 즉 본 발명의 TFT 기판의 구조 개략도이다.
첨부도 도면 중에서,
도 1은 종래 TFT 기판의 제조 방법 중 단계 1 의 개략도이고,
도 2는 종래 TFT 기판의 제조 방법 중 단계 2 의 개략도이고,
도 3은 종래 TFT 기판의 제조 방법 중 단계 3 의 개략도이고,
도 4는 본 발명의 TFT 기판의 제조 방법의 플로우 차트이고,
도 5는 본 발명의 TFT 기판의 제조 방법 중 단계 1 의 개략도이고,
도 6은 본 발명의 TFT 기판의 제조 방법 중 단계 2 의 개략도이고,
도 7은 본 발명의 TFT 기판의 제조 방법 중 단계 3 의 개략도이고,
도 8은 본 발명의 TFT 기판의 제조 방법 중 단계 4 의 개략도이고,
도 9는 본 발명의 TFT 기판의 제조 방법 중 단계 5 의 개략도이고,
도 10은 본 발명의 TFT 기판의 제조 방법 중 단계 6 의 개략도이고,
도 11은 본 발명의 TFT 기판의 제조 방법 중 단계 7 의 개략도이고,
도 12는 본 발명의 TFT 기판의 제조 방법 중 단계 8 의 개략도이고,
도 13은 본 발명의 TFT 기판의 제조 방법 중 단계 9 의 개략도 즉 본 발명의 TFT 기판의 구조 개략도이다.
본 발명에서 실시하는 기술적 수단 및 그 효과를 추가로 설명하기 위해, 이하 본 발명의 바람직한 실시예 및 그 첨부된 도면을 결합하여 상세한 설명을 행한다.
도 4를 참조하면, 본 발명은 TFT 기판의 제조 방법을 제공하고, 아래와 같은 단계를 포함한다.
단계 1, 도 5에 도시된 바와 같이 베이스 기판(10)을 제공하고, 상기 베이스 기판(10)상에 아래로부터 위로 차례대로 버퍼층(20)과 활성층(30)을 제조하며,
상기 활성층(30)의 양단에 대해 이온 도핑을 행하여 두 개의 이온 고농도 도핑 영역(31)를 형성하고,
상기 활성층(30)과 버퍼층(20)상에 게이트 절연 층(40)을 형성한다.
구체적으로 상기 베이스 기판(10)은 유리 기판이다.
구체적으로 상기 버퍼층(20)의 재료는 질화 규소（SiNx）와 산화 규소（SiOx） 중의 일종 또는 복수종의 조합이다.
구체적으로 상기 활성층(30)의 재료는 다결정 실리콘이다.
구체적으로 상기 단계 1중, 포토 마스크를 사용해서 상기 활성층(30)의 양단에 대해 이온 도핑을 행한다.
단계 2, 도 6에 도시된 바와 같이 상기 게이트 절연 층(40) 상에 포토 레지스트 층(50)을 형성하고, 하프 톤 포토 마스크를 사용하여 상기 포토 레지스트 층(50)에 대해 노광 및 현상을 행하며, 상기 포토 레지스트 층(50) 중에 제 1 홈(51)과 두 개의 제 1 관통 홀(52)을 형성하고, 상기 제 1 홈(51)은 상기 두 개의 이온 고농도 도핑 영역(31) 사이에 형성될 채널 영역의 위쪽에 위치하며, 상기 두 개의 제 1 관통 홀(52)은 각각 상기 두 개의 이온 고농도 도핑 영역(31)의 위쪽에 위치하고,
구체적으로 상기 게이트 절연 층(40)의 재료는 각각 질화 규소와 산화 규소 중의 일종 또는 복수종의 조합이다.
단계 3, 도 7에 도시된 바와 같이 남아 있는 포토 레지스트 층(50)을 차폐로 해서, 상기 게이트 절연 층(40)에 대해 에칭을 행하고, 상기 게이트 절연 층(40) 중 각각 상기 두 개의 제 1 관통 홀(52) 아래쪽에 대응하는 영역에 두 개의 제 1 비아홀(41)을 형성한다.
구체적으로 상기 단계 3중 상기 게이트 절연 층(40)에 대해 에칭을 행하는 방법은 모두 드라이 에칭이다.
구체적으로 게이트 절연 층의 두께가 비교적 얇기 때문에 에칭을 행하는 제조 프로세스는 용이하게 제어되고, 제조 프로세스의 균일성이 바람직하고, 비아홀이 완전히 에칭되지 않거나 또는 비아홀이 과도하게 에칭되어 활성층(30)의 손실량의 불일치를 초래하는 문제가 쉽게 나타나지 않으므로, 제품의 품질이 향상된다.
단계 4, 도 8에 도시된 바와 같이 상기 제 1 홈(51)이 제 2 관통 홀(53)로 변환되도록 상기 포토 레지스트 층(50)에 대해 전체적인 박막화 처리를 행하고,
남아 있는 포토 레지스트 층(50)을 차폐로 해서, 상기 활성층(30)에 대해 이온 도핑을 행하고, 활성층(30) 중 상기 제 2 관통 홀(53) 아래쪽에 대응하여 위치하는 영역에 채널 영역(32)을 형성한다.
구체적으로 상기 단계 4중, 포토 레지스트 애싱의 방법을 이용하여 상기 포토 레지스트 층(50)에 대해 전체적인 박막화 처리를 행한다.
단계 5, 도 9에 도시된 바와 같이 남아 있는 포토 레지스트 층(50)을 박리하고, 상기 게이트 절연 층(40) 상에 제 1 금속층을 적층하며, 상기 제 1 금속층에 대해 패터닝 처리를 행하고, 상기 채널 영역(32) 위쪽에 대응하는 게이트(60) 및 각각 상기 두 개의 제 1 비아홀(41) 내에 위치하는 두 개의 브릿지 금속 블록(61)을 얻는다.
구체적으로 상기 게이트(60)와 두 개의 브릿지 금속 블록(61)의 재료는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 및 이상 금속의 합금 중의 적어도 일종을 포함한다.
단계 6, 도 10에 도시된 바와 같이 포토 마스크를 사용하지 않은 상황하에서 상기 게이트(60)를 차폐로 해서, 전체 활성층(30)에 대해 이온 도핑을 행하고, 채널 영역(32)와 두 개의 이온 고농도 도핑 영역(31) 사이에 위치하는 두 개의 이온 저농도 도핑 영역(34)을 얻었다.
단계 7, 도 11에 도시된 바와 같이 상기 게이트 절연 층(40) 상에 층간 유전체층(70)을 형성하고, 상기 층간 유전체층(70)에 대해 에칭을 행하여 상기 층간 유전체층(70)에 두 개의 제 2 비아홀(71)을 형성하고, 상기 두 개의 제 2 비아홀(71)은 각각 상기 두 개의 브릿지 금속 블록(61) 위쪽에 위치하고 있다.
구체적으로 상기 단계 7중 상기 층간 유전체층(70)에 대해 에칭을 행하는 방법은 모두 드라이 에칭이다.
구체적으로 상기 제 2 비아홀(71)의 하층이 브릿지 금속 블록(61)이기 때문에 에칭할 때 하층 활성층(30)의 손실량（Loss）을 걱정할 필요 없고, 제조 프로세스의 윈도우（Window）가 비교적 크며, 제조 프로세스의 난이도를 효과적으로 저하시킬 수 있고, 에칭 두께가 비교적 두꺼운 것으로 인해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킨다.
구체적으로 상기 층간 유전체층(70)의 재료는 각각 질화 규소（SiNx）와 산화 규소（SiOx） 중의 일종 또는 복수종의 조합이다.
단계 8, 도 12에 도시된 바와 같이 상기 층간 유전체층(70) 상에 제 2 금속층을 적층하고, 상기 제 2 금속층에 대해 패터닝 처리를 행하여, 간격을 두고 상기 층간 유전체층(70) 상에 분포되고 또한 각각 두 개의 제 2 비아홀(71)에 의해 두 개의 브릿지 금속 블록(61)에 접촉하는 소스(81)와 드레인(82)을 얻었다.
단계 9, 도 13에 도시된 바와 같이 상기 층간 유전체층(70)상에 아래로부터 위로 차례대로 평탄 층(90), 공통 전극(101), 패시베이션 층(110) 및 화소 전극(102)을 제조한다.
구체적으로 상기 단계 9중, 상기 패시베이션 층(110) 및 평탄 층(90)에 상기 드레인(82)의 위쪽에 위치하는 제 3 비아홀(111)을 형성하고, 상기 화소 전극(102)은 상기 제 3 비아홀(111)에 의해 드레인(82)에 접촉한다.
구체적으로 상기 평탄 층(90)의 재료는 투명한 유기 절연재료이다.
구체적으로 상기 공통 전극(101)과 화소 전극(102)의 재료는 모두 인듐 주석 산화물이다.
구체적으로 상기 패시베이션 층(110)의 재료는 각각 질화 규소（SiNx）와 산화 규소（SiOx） 중의 일종 또는 복수종의 조합이다.
상술한 TFT 기판의 제조 방법 중, 전통적인 한번의 에칭 프로세스로 게이트 절연 층(40)과 층간 유전체층(70)의 비아홀을 제조해내는 구조를 두 번의 에칭 프로세스로 개선시켜, 먼저 게이트 절연 층(40)을 에칭하고, 게이트 절연 층(40)의 두께가 비교적 얇기 때문에 제조 프로세스의 균일성이 양호하고, 에칭으로 인해 발생하는 활성층(30)의 손실 불균일을 효과적으로 피할 수 있으며, 그 다음, 층간 유전체층(70)을 에칭하되, 그 제 2 비아홀(71)의 바닥부가 브릿지 금속 블록(61)이므로, 에칭의 활성층(30)에 대한 영향을 피하여, 제조 프로세스의 윈도우가 비교적 크며, 제조 프로세스의 난이도를 효과적으로 저하시킬 수 있고, 에칭 두께가 비교적 두꺼운 것으로 인해 에칭 정지가 발생하는 문제를 회피할 수 있으며 제품 품질을 향상시킨다.
도 13을 참조하면, 상술한 TFT 기판의 제조 방법에 근거하여, 본 발명은 TFT 기판을 추가로 제공하며, 베이스 기판(10), 상기 베이스 기판(10) 상을 커버하고 있는 버퍼층(20), 상기 버퍼층(20) 상에 마련되어 있는 활성층(30), 상기 활성층(30)과 버퍼층(20) 상을 커버하고 있는 게이트 절연 층(40), 상기 게이트 절연 층(40)을 관통하는 두 개의 제 1 비아홀(41), 각각 두 개의 제 1 비아홀(41) 내에 위치하는 두 개의 브릿지 금속 블록(61), 상기 게이트 절연 층(40) 상에 마련되어 있는 게이트(60), 상기 게이트(60) 및 게이트 절연 층(40) 상을 커버하고 있는 층간 유전체층(70), 상기 층간 유전체층(70)을 관통하는 두 개의 제 2 비아홀(71), 상기 층간 유전체층(70) 상에 간격을 두고 분포되어 있는 소스(81)와 드레인(82), 및 상기 소스(81), 드레인(82)과 층간 유전체층(70) 상에 마련되고 아래로부터 위로 적층 마련되어 있는 평탄 층(90), 공통 전극(101), 패시베이션 층(110)과 화소 전극(102)을 포함하고,
상기 활성층(30)은 채널 영역(32), 각각 채널 영역(32) 양측에 위치하는 두 개의 이온 고농도 도핑 영역(31) 및 채널 영역(32)와 두 개의 이온 고농도 도핑 영역(31) 사이에 각각 위치하는 두 개의 이온 저농도 도핑 영역(34)를 포함하고,
상기 두 개의 제 1 비아홀(41)은 각각 두 개의 이온 고농도 도핑 영역(31)의 위쪽에 위치하고, 상기 두 개의 브릿지 금속 블록(61)은 각각 두 개의 이온 고농도 도핑 영역(31)에 접촉하며, 상기 게이트(60)는 채널 영역(32) 상의 게이트 절연 층(40) 상에 위치하고,
상기 두 개의 제 2 비아홀(71)은 각각 두 개의 제 1 비아홀(41)과 연통하고, 상기 소스(81)와 드레인(82)은 각각 두 개의 제 2 비아홀(71)에 의해 두 개의 브릿지 금속 블록(61)에 접촉한다.
구체적으로 상기 제 1 비아홀(41)은 게이트 절연 층(40)에 대해 단독적으로 드라이 에칭을 행하는 것에 의해 얻어진 것이다.
구체적으로 상기 제 2 비아홀(71)은 층간 유전체층(70)에 대해 단독적으로 드라이 에칭을 행하는 것에 의해 얻어진 것이다.
구체적으로 상기 화소 전극(102)은 상기 패시베이션 층(110) 및 평탄 층(90)의 제 3 비아홀(111)을 관통하는 것에 의해 드레인(82)에 접촉한다.
구체적으로 상기 베이스 기판(10)은 유리 기판이다.
구체적으로 상기 버퍼층(20), 게이트 절연 층(40), 층간 유전체층(70), 패시베이션 층(110)의 재료는 각각 질화 규소（SiNx）와 산화 규소（SiOx） 중의 일종 또는 복수종의 조합이다.
구체적으로 상기 활성층(30)의 재료는 다결정 실리콘이다.
구체적으로 상기 게이트(60)와 브릿지 금속 블록(61)의 재료는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 및 이상 금속의 합금 중의 적어도 일종을 포함한다.
구체적으로 상기 평탄 층(90)의 재료는 투명한 유기 절연재료이다.
구체적으로 상기 공통 전극(101)과 화소 전극(102)의 재료는 모두 인듐 주석 산화물 이다.
상술한 TFT 기판은, 전통적인 게이트 절연 층(40)과 층간 유전체층(70)의 하나의 비아홀 구조를 두 개의 비아홀 구조로 나누고, 먼저 게이트 절연 층(40)을 에칭하되, 게이트 절연 층(40)의 두께가 비교적 얇기 때문에 제조 프로세스의 균일성이 양호하고, 에칭으로 인해 발생하는 활성층(30)의 손실 불균일을 효과적으로 피할 수 있으며, 그 다음, 층간 유전체층(70)을 에칭하되, 그 제 2 비아홀(71)의 바닥부가 브릿지 금속 블록(61)이며, 에칭의 활성층(30)에 대한 영향을 피하고, 제조 프로세스의 윈도우가 비교적 크며, 제조 프로세스의 난이도를 효과적으로 저하시킬 수 있고, 에칭 두께가 비교적 두꺼운 것으로 인해 에칭 정지가 발생하는 문제를 회피할 수 있으며 제품 품질을 향상시킨다.
상술한 바를 종합하면, 본 발명은 TFT 기판의 제조 방법 및 TFT 기판 중, 먼저 게이트 절연 층을 에칭해서 두 개의 제 1 비아홀을 형성하고 또한 두 개의 제 1 비아홀 내에 두 개의 브릿지 금속 블록을 형성한 후, 층간 유전체층을 에칭해서 각각 두 개의 제 1 비아홀과 연통하는 두 개의 제 2 비아홀을 형성하며, 소스와 드레인은 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하고, 전통적인 한번의 에칭 프로세스로 게이트 절연 층과 층간 유전체층의 비아홀을 제조해내는 구조를 두 번의 에칭 프로세스로 개선하는 것에 의해 활성층의 균일성을 향상시키고, 제조 프로세스의 난이도를 저하시키며, 에칭 두께가 비교적 두꺼운 것으로 인해 발생하는 에칭 정지의 문제를 회피하여 제품 품질을 향상시킬 수 있다.
이상 기술한 내용은 본 기술 분야의 통상의 기술자에 있어서, 본 발명의 기술적 방안과 기술적 구상에 근거하여 기타 각종 상응하는 변경과 변형이 이루어질 수 있지만, 이러한 모든 변경과 변형은 전부 본 발명의 청구범위에 속해야 한다.
Claims (12)
- TFT 기판의 제조 방법으로서,
베이스 기판을 제공하고, 상기 베이스 기판상에 아래로부터 위로 차례대로 버퍼층과 활성층을 제조하며, 상기 활성층의 양단에 대해 이온 도핑을 행하여 두 개의 이온 고농도 도핑 영역을 형성하고, 상기 활성층과 버퍼층상에 게이트 절연 층을 형성하는 단계 1,
상기 게이트 절연 층 상에 포토 레지스트 층을 형성하고, 하프 톤 포토 마스크를 사용하여 상기 포토 레지스트 층에 대해 노광 및 현상을 행하며, 상기 포토 레지스트 층 중에 제 1 홈과 두 개의 제 1 관통 홀을 형성하고, 상기 제 1 홈은 상기 두 개의 이온 고농도 도핑 영역 사이에 형성될 채널 영역의 위쪽에 위치하며, 상기 두 개의 제 1 관통 홀은 각각 상기 두 개의 이온 고농도 도핑 영역의 위쪽에 위치하는 단계 2,
남아 있는 포토 레지스트 층을 차폐로 해서, 상기 게이트 절연 층에 대해 에칭을 행하고, 상기 게이트 절연 층 중 상기 두 개의 제 1 관통 홀 아래쪽에 대응하는 영역에 각각 두 개의 제 1 비아홀을 형성하는 단계 3,
상기 제 1 홈이 제 2 관통 홀로 변환되도록 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행하고, 남아 있는 포토 레지스트 층을 차폐로 해서, 상기 활성층에 대해 이온 도핑을 행하고, 활성층 중 상기 제 2 관통 홀 아래쪽에 대응하여 위치하는 영역에 채널 영역을 형성하는 단계 4,
남아 있는 포토 레지스트 층을 박리하고, 상기 게이트 절연 층 상에 제 1 금속층을 적층하며, 상기 제 1 금속층에 대해 패터닝 처리를 행하고, 상기 채널 영역 위쪽에 대응하는 게이트 및 각각 두 개의 제 1 비아홀 내에 위치하는 두 개의 브릿지 금속 블록을 얻는 단계 5,
상기 게이트를 차폐로 해서, 활성층에 대해 이온 도핑을 행하고, 각각 채널 영역과 두 개의 이온 고농도 도핑 영역 사이에 위치하는 두 개의 이온 저농도 도핑 영역을 얻는 단계 6,
상기 게이트 절연 층 상에 층간 유전체층을 형성하고, 상기 층간 유전체층에 대해 에칭을 행하며, 상기 층간 유전체층 상에 두 개의 제 2 비아홀을 형성하되, 상기 두 개의 제 2 비아홀은 각각 상기 두 개의 브릿지 금속 블록 위쪽에 위치하는 단계 7,
상기 층간 유전체층 상에 제 2 금속층을 적층하고, 상기 제 2 금속층에 대해 패터닝 처리를 행하여, 간격을 두고 상기 층간 유전체층 상에 분포되고 또한 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하는 소스와 드레인을 얻는 단계 8,
상기 층간 유전체층상에 아래로부터 위로 차례대로 평탄 층, 공통 전극, 패시베이션 층 및 화소 전극을 제조하는 단계 9
를 포함하는 TFT 기판의 제조 방법.
- 제 1 항에 있어서,
상기 단계 3중 상기 게이트 절연 층에 대해 또한 상기 단계 7중 상기 층간 유전체층에 대해 에칭을 행하는 방법은 모두 드라이 에칭인
TFT 기판의 제조 방법.
- 제 1 항에 있어서,
상기 단계 4중, 포토 레지스트 애싱의 방법을 이용하여 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행하는
TFT 기판의 제조 방법.
- 제 1 항에 있어서,
상기 화소 전극은 상기 평탄 층과 패시베이션 층 중의 제 3 비아홀을 관통하는 것에 의해 상기 드레인에 접촉하는
TFT 기판의 제조 방법.
- 제 1 항에 있어서,
상기 베이스 기판은 유리 기판이고, 상기 버퍼층, 게이트 절연 층, 층간 유전체층, 패시베이션 층의 재료는 질화 규소와 산화 규소 중의 일종 또는 복수종의 조합이며, 상기 활성층의 재료는 다결정 실리콘이고, 상기 게이트와 브릿지 금속 블록의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 텅스텐 및 이상 금속의 합금 중의 적어도 일종을 포함하며, 상기 평탄 층의 재료는 투명한 유기 절연재료이고, 상기 공통 전극과 화소 전극의 재료는 모두 인듐 주석 산화물인
TFT 기판의 제조 방법.
- 제 1 항의 TFT 기판의 제조 방법을 사용하여 제조한 TFT 기판으로서,
베이스 기판, 상기 베이스 기판 상을 커버하고 있는 버퍼층, 상기 버퍼층 상에 마련되어 있는 활성층, 상기 활성층과 버퍼층 상을 커버하고 있는 게이트 절연 층, 상기 게이트 절연 층을 관통하는 두 개의 제 1 비아홀, 각각 두 개의 제 1 비아홀 내에 위치하는 두 개의 브릿지 금속 블록, 상기 게이트 절연 층 상에 마련되어 있는 게이트, 상기 게이트 및 게이트 절연 층 상을 커버하고 있는 층간 유전체층, 상기 층간 유전체층을 관통하는 두 개의 제 2 비아홀, 상기 층간 유전체층 상에 간격을 두고 분포되어 있는 소스와 드레인, 및 상기 소스, 드레인과 층간 유전체층 상에 마련되고 아래로부터 위로 적층 마련되어 있는 평탄 층, 공통 전극, 패시베이션 층과 화소 전극을 포함하고,
상기 활성층은 채널 영역, 각각 채널 영역 양측에 위치하는 두 개의 이온 고농도 도핑 영역 및 각각 채널 영역과 두 개의 이온 고농도 도핑 영역 사이에 위치하는 두 개의 이온 저농도 도핑 영역을 포함하고,
상기 두 개의 제 1 비아홀은 각각 두 개의 이온 고농도 도핑 영역의 위쪽에 위치하고, 상기 두 개의 브릿지 금속 블록은 각각 두 개의 이온 고농도 도핑 영역에 접촉하며, 상기 게이트는 채널 영역 상의 게이트 절연 층 상에 위치하고,
상기 두 개의 제 2 비아홀은 각각 두 개의 제 1 비아홀과 연통하고, 상기 소스와 드레인은 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하는
TFT 기판.
- 제 6 항에 있어서,
상기 화소 전극은 상기 평탄 층과 패시베이션 층 중의 제 3 비아홀을 관통하는 것에 의해 상기 드레인에 접촉하는
TFT 기판.
- 제 6 항에 있어서,
상기 제 1 비아홀은 게이트 절연 층에 대해 단독적으로 드라이 에칭을 행하는 것에 의해 얻어진 것이고, 상기 제 2 비아홀은 층간 유전체층에 대해 단독적으로 드라이 에칭을 행하는 것에 의해 얻어진
TFT 기판.
- 제 6 항에 있어서,
상기 베이스 기판은 유리 기판이고, 상기 버퍼층, 게이트 절연 층, 층간 유전체층, 패시베이션 층의 재료는 질화 규소와 산화 규소 중의 일종 또는 복수종의 조합이며, 상기 활성층의 재료는 다결정 실리콘이고, 상기 게이트와 브릿지 금속 블록의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 텅스텐 및 이상 금속의 합금 중의 적어도 일종을 포함하며, 상기 평탄 층의 재료는 투명한 유기 절연재료이고, 상기 공통 전극과 화소 전극의 재료는 모두 인듐 주석 산화물인
TFT 기판.
- TFT 기판의 제조 방법으로서,
베이스 기판을 제공하고, 상기 베이스 기판상에 아래로부터 위로 차례대로 버퍼층과 활성층을 제조하며, 상기 활성층의 양단에 대해 이온 도핑을 행하여 두 개의 이온 고농도 도핑 영역을 형성하고, 상기 활성층과 버퍼층상에 게이트 절연 층을 형성하는 단계 1,
상기 게이트 절연 층 상에 포토 레지스트 층을 형성하고, 하프 톤 포토 마스크를 사용하여 상기 포토 레지스트 층에 대해 노광 및 현상을 행하며, 상기 포토 레지스트 층 중에 제 1 홈과 두 개의 제 1 관통 홀을 형성하고, 상기 제 1 홈은 상기 두 개의 이온 고농도 도핑 영역 사이에 형성될 채널 영역의 위쪽에 위치하며, 상기 두 개의 제 1 관통 홀은 상기 두 개의 이온 고농도 도핑 영역의 위쪽에 각각 위치하는 단계 2,
남아 있는 포토 레지스트 층을 차폐로 해서, 상기 게이트 절연 층에 대해 에칭을 행하고, 상기 게이트 절연 층 중 상기 두 개의 제 1 관통 홀 아래쪽에 대응하는 영역에 각각 두 개의 제 1 비아홀을 형성하는 단계 3,
상기 제 1 홈이 제 2 관통 홀로 변환되도록 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행하고,
남아 있는 포토 레지스트 층을 차폐로 해서, 상기 활성층에 대해 이온 도핑을 행하고, 활성층 중 상기 제 2 관통 홀 아래쪽에 대응하여 위치하는 영역에 채널 영역을 형성하는 단계 4,
남아 있는 포토 레지스트 층을 박리하고, 상기 게이트 절연 층 상에 제 1 금속층을 적층하며, 상기 제 1 금속층에 대해 패터닝 처리를 행하고, 상기 채널 영역 위쪽에 대응하는 게이트 및 각각 두 개의 제 1 비아홀 내에 위치하는 두 개의 브릿지 금속 블록을 얻는 단계 5,
상기 게이트를 차폐로 해서, 활성층에 대해 이온 도핑을 행하고, 각각 채널 영역과 두 개의 이온 고농도 도핑 영역 사이에 위치하는 두 개의 이온 저농도 도핑 영역을 얻는 단계 6,
상기 게이트 절연 층 상에 층간 유전체층을 형성하고, 상기 층간 유전체층에 대해 에칭을 행하며, 상기 층간 유전체층 상에 두 개의 제 2 비아홀을 형성하고, 상기 두 개의 제 2 비아홀은 각각 상기 두 개의 브릿지 금속 블록 위쪽에 위치하는 단계 7,
상기 층간 유전체층 상에 제 2 금속층을 적층하고, 상기 제 2 금속층에 대해 패터닝 처리를 행하여, 간격을 두고 상기 층간 유전체층 상에 분포되고 또한 각각 두 개의 제 2 비아홀에 의해 두 개의 브릿지 금속 블록에 접촉하는 소스와 드레인을 얻는 단계 8,
상기 층간 유전체층상에 아래로부터 위로 차례대로 평탄 층, 공통 전극, 패시베이션 층 및 화소 전극을 제조하는 단계 9
를 포함하고,
상기 단계 3중 상기 게이트 절연 층에 대해 또한 상기 단계 7중 상기 층간 유전체층에 대해 에칭을 행하는 방법은 모두 드라이 에칭이고,
상기 단계 4중, 포토 레지스트 애싱의 방법을 이용하여 상기 포토 레지스트 층에 대해 전체적인 박막화 처리를 행하는
TFT 기판의 제조 방법.
- 제 10 항에 있어서,
상기 화소 전극은 상기 평탄 층과 패시베이션 층 중의 제 3 비아홀을 관통하는 것에 의해 상기 드레인에 접촉하는
TFT 기판의 제조 방법.
- 제 10 항에 있어서,
상기 베이스 기판은 유리 기판이고, 상기 버퍼층, 게이트 절연 층, 층간 유전체층, 패시베이션 층의 재료는 질화 규소와 산화 규소 중의 일종 또는 복수종의 조합이며, 상기 활성층의 재료는 다결정 실리콘이고, 상기 게이트와 브릿지 금속 블록의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 텅스텐 및 이상 금속의 합금 중의 적어도 일종을 포함하며, 상기 평탄 층의 재료는 투명한 유기 절연재료이고, 상기 공통 전극과 화소 전극의 재료는 모두 인듐 주석 산화물인
TFT 기판의 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710218699.2A CN107039351B (zh) | 2017-04-05 | 2017-04-05 | Tft基板的制作方法及tft基板 |
| CN201710218699.2 | 2017-04-05 | ||
| PCT/CN2017/084601 WO2018184279A1 (zh) | 2017-04-05 | 2017-05-16 | Tft基板的制作方法及tft基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190131582A KR20190131582A (ko) | 2019-11-26 |
| KR102314509B1 true KR102314509B1 (ko) | 2021-10-18 |
Family
ID=59534835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197032764A KR102314509B1 (ko) | 2017-04-05 | 2017-05-16 | Tft 기판의 제조 방법 및 tft 기판 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP3608950A4 (ko) |
| KR (1) | KR102314509B1 (ko) |
| CN (1) | CN107039351B (ko) |
| WO (1) | WO2018184279A1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108598089B (zh) * | 2018-04-27 | 2020-09-29 | 武汉华星光电技术有限公司 | Tft基板的制作方法及tft基板 |
| CN110321031B (zh) * | 2019-06-28 | 2024-04-12 | 福建华佳彩有限公司 | 一种内嵌式触控面板及其制作方法 |
| TWI715344B (zh) * | 2019-12-10 | 2021-01-01 | 友達光電股份有限公司 | 主動元件基板及其製造方法 |
| CN111668239B (zh) * | 2020-06-19 | 2022-11-08 | 武汉华星光电半导体显示技术有限公司 | Oled显示面板及制备方法 |
| CN112490275B (zh) * | 2020-12-03 | 2023-04-21 | 湖北长江新型显示产业创新中心有限公司 | 显示面板及其制作方法、显示装置 |
| CN116544244B (zh) * | 2023-06-21 | 2024-07-05 | 惠科股份有限公司 | 阵列基板以及显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001052873A (ja) | 1999-06-04 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法並びに電子装置 |
| JP2005158935A (ja) * | 2003-11-25 | 2005-06-16 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置および電子機器 |
| JP2007013145A (ja) | 2005-06-30 | 2007-01-18 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| CN105895581A (zh) * | 2016-06-22 | 2016-08-24 | 武汉华星光电技术有限公司 | Tft基板的制作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307456B1 (ko) * | 1999-12-08 | 2001-10-17 | 김순택 | 박막 트랜지스터의 제조 방법 |
| US6995048B2 (en) * | 2001-05-18 | 2006-02-07 | Sanyo Electric Co., Ltd. | Thin film transistor and active matrix type display unit production methods therefor |
| JP4275346B2 (ja) * | 2002-03-08 | 2009-06-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7064021B2 (en) * | 2003-07-02 | 2006-06-20 | Au Optronics Corp. | Method for fomring a self-aligned LTPS TFT |
| KR20070117269A (ko) * | 2006-06-08 | 2007-12-12 | 삼성전자주식회사 | 표시 장치 및 그 제조 방법 |
| KR101002665B1 (ko) * | 2008-07-02 | 2010-12-21 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치 |
| JP2010272691A (ja) * | 2009-05-21 | 2010-12-02 | Sharp Corp | 薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び表示装置 |
| KR101284287B1 (ko) * | 2010-12-21 | 2013-07-08 | 엘지디스플레이 주식회사 | 액정 표시장치와 이의 제조방법 |
| KR102207063B1 (ko) * | 2012-12-12 | 2021-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 |
| US10642116B2 (en) * | 2013-05-01 | 2020-05-05 | Apple Inc. | Display pixels with improved storage capacitance |
| KR102136992B1 (ko) * | 2013-07-12 | 2020-07-24 | 삼성디스플레이 주식회사 | 박막 트랜지스터와 이를 포함하는 박막 트랜지스터 표시판 및 유기 발광 표시 장치 |
| WO2015153648A1 (en) * | 2014-03-31 | 2015-10-08 | Ingredients By Nature | Flavonoid compositions and uses thereof |
| CN105489480B (zh) * | 2014-09-16 | 2019-01-08 | 中芯国际集成电路制造(上海)有限公司 | 采用双重图形化技术形成栅极的方法 |
| CN104637874A (zh) * | 2015-03-16 | 2015-05-20 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法 |
-
2017
- 2017-04-05 CN CN201710218699.2A patent/CN107039351B/zh active Active
- 2017-05-16 WO PCT/CN2017/084601 patent/WO2018184279A1/zh active Application Filing
- 2017-05-16 KR KR1020197032764A patent/KR102314509B1/ko active IP Right Grant
- 2017-05-16 EP EP17904463.1A patent/EP3608950A4/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001052873A (ja) | 1999-06-04 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法並びに電子装置 |
| JP2005158935A (ja) * | 2003-11-25 | 2005-06-16 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置用基板の製造方法、電気光学装置および電子機器 |
| JP2007013145A (ja) | 2005-06-30 | 2007-01-18 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| CN105895581A (zh) * | 2016-06-22 | 2016-08-24 | 武汉华星光电技术有限公司 | Tft基板的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3608950A4 (en) | 2020-12-23 |
| CN107039351B (zh) | 2019-10-11 |
| KR20190131582A (ko) | 2019-11-26 |
| WO2018184279A1 (zh) | 2018-10-11 |
| EP3608950A1 (en) | 2020-02-12 |
| CN107039351A (zh) | 2017-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102314509B1 (ko) | Tft 기판의 제조 방법 및 tft 기판 | |
| WO2017166341A1 (zh) | Tft基板的制作方法及制得的tft基板 | |
| US6562645B2 (en) | Method of fabricating fringe field switching mode liquid crystal display | |
| WO2017147974A1 (zh) | 阵列基板的制作方法及制得的阵列基板 | |
| US11049889B2 (en) | Method for preparing array substrate by stripping first photo-resist layer through wet etching before forming ohm contact layer and active layer | |
| KR101322885B1 (ko) | 어레이 기판과 액정 디스플레이 | |
| WO2016086531A1 (zh) | 阵列基板及其制作方法 | |
| US20170052418A1 (en) | Array substrate, manufacturing method thereof, liquid crystal display panel and display device | |
| JPH10270710A (ja) | 液晶表示装置及びその製造方法 | |
| CN105470197A (zh) | 低温多晶硅阵列基板的制作方法 | |
| CN105655359A (zh) | Tft基板的制作方法 | |
| CN105742292A (zh) | 阵列基板的制作方法及制得的阵列基板 | |
| CN111223815B (zh) | 薄膜晶体管阵列基板及其制作方法 | |
| CN105679714A (zh) | 阵列基板及其制作方法 | |
| WO2017140058A1 (zh) | 阵列基板及其制作方法、显示面板及显示装置 | |
| CN105470195A (zh) | Tft基板的制作方法 | |
| CN107505786A (zh) | 阵列基板及其制造方法、液晶显示装置 | |
| TW201626077A (zh) | 顯示面板及其製造方法 | |
| WO2020093442A1 (zh) | 阵列基板的制作方法及阵列基板 | |
| WO2015096374A1 (zh) | 阵列基板及其制作方法、显示装置和薄膜晶体管 | |
| US11239331B2 (en) | Thin film transistor substrate and method of fabricating same | |
| WO2015180302A1 (zh) | 阵列基板及其制备方法、显示装置 | |
| US10181484B2 (en) | TFT substrate manufacturing method and TFT substrate | |
| WO2017147973A1 (zh) | 阵列基板的制作方法及制得的阵列基板 | |
| CN100353244C (zh) | 液晶显示器及其制作方法及其晶体管数组基板及制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |