KR102309081B1 - 방사선 이미지 센서 - Google Patents
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Abstract
방사선 이미지 센서(1A)는 전하 발생부(4)와, 전하 발생부(4)에서 발생한 전하를 축적하고 전송하는 회로 기판(3)을 구비한다. 회로 기판(3)은 반도체 기판(10)과, 전하 발생부(4)에서 발생한 전하를 축적하는 용량부(5)와, 반도체 기판(10) 위에 배치되어 있는 MOS형 트랜지스터(7)를 가진다. MOS형 트랜지스터(7)는 용량부(5)에 접속되어 있는 일단과, 전하를 전송하기 위한 배선에 접속되어 있는 타단을 포함한다. 용량부(5)는 반도체 기판(10)의 일부 영역(10b)과, 일부의 영역(10b) 위에 배치됨과 아울러 전하 발생부(4)와 전기적으로 접속된 도전체층(31)과, 일부의 영역(10b)과 도전체층(31)의 사이에 끼어 있는 절연층(22)을 포함한다.
Description
본 발명은 방사선 이미지 센서에 관한 것이다.
특허 문헌 1에는, 디지털 방사선 사진 이미지를 얻기 위한 장치가 기재되어 있다. 이 장치는 방사선을 전기 신호로 직접적으로 변환하는 직접 변환 형태이며, 유전체 기판의 상면(上面)에 인접해서 배치된 전하 축적용의 캐패시터 및 전하 전송용의 트랜지스터를 구비하고 있다.
X선 이미지 등의 방사선 이미지를 전기적인 화상 데이터로 변환하기 위한 고체 촬상 장치로서, 방사선 이미지를 광이미지로 변환한 후, 그 광이미지를 촬상하여 그 화상 데이터를 얻는 방식(간접 변환 방식)의 장치가 알려져 있다. 또, 상기 고체 촬상 장치로서, 방사선 이미지를 직접적으로 촬상하여 화상 데이터를 얻는 방식(직접 변환 방식)의 장치도 있다. 직접 변환 방식의 장치에서는, 예를 들면 방사선을 직접적으로 전하로 변환하는 고체 재료(CdTe 등)가, 전하의 축적 및 전송을 행하는 회로 기판 위에 마련된다.
직접 변환 방식의 장치에서는, 전하의 축적을 행하기 위한 용량 소자(캐패시터)가, 회로 기판 위에 있어서 화소마다 배치되어 있을 필요가 있다. 용량 소자는, 예를 들면, 유리 기판 위에 형성된, 도전 재료(금속 또는 폴리 실리콘 등)로 이루어지는 제1층과, 제1층 위에 성막(成膜)된, 절연 재료(SiO2 등)로 이루어지는 절연막과, 절연막 위에 형성된, 도전 재료로 이루어지는 제2층을 구비한다. 이러한 구성을 가지는 용량 소자는, 다음의 문제점을 가진다. 절연막의 두께가 얇을수록, 단위 면적당 용량치가 커진다. 그렇지만, 절연막이 CVD 등에 의해 성막되는 경우, 제1층과 제2층의 단락을 막기 위해서, 절연막에는 어느 정도의 두께가 필요하게 되므로, 단위 면적당 용량치를 크게 하는 것이 어렵다.
본 발명의 일 양태는, 용량부의 단위 면적당 용량치를 용이하게 크게 할 수 있는 방사선 이미지 센서를 제공하는 것을 목적으로 한다.
본 발명의 일 양태는, 방사선 이미지 센서로서, 방사선을 흡수하여 전하를 발생하는 전하 발생부와, 전하 발생부에서 발생한 전하를 축적하고 전송하는 회로 기판을 구비하고, 전하 발생부는, 회로 기판 위에 배치되어 있고, 회로 기판은, 반도체 기판과, 전하 발생부에서 발생한 전하를 축적하는 용량부와, 반도체 기판 위에 배치되고, 용량부에 접속되어 있는 일단(一端)과 전하를 전송하기 위한 배선에 접속되어 있는 타단(他端)을 포함하는 MOS형 트랜지스터를 가지고, 용량부는, 반도체 기판의 일부 영역과, 일부의 영역 위에 배치됨과 아울러 전하 발생부와 전기적으로 접속된 도전체층과, 일부의 영역과 도전체층의 사이에 끼어 있는 절연층을 포함한다.
본 양태에서는, 전하를 축적하는 용량부가 반도체 기판의 일부 영역과, 그 일부의 영역 위에 배치되어 있는 도전체층과, 그 일부의 영역 및 그 도전체층의 사이에 끼어 있는 절연층을 포함하고 있다. 즉, 반도체 기판의 일부 영역과 도전체층은 절연층을 통해서 대향하고 있고, 반도체 기판의 일부 영역이 용량부에 있어서의 하나의 전극으로서 기능한다. 이 때문에, 본 양태에 의해 이하의 효과가 얻어진다. 절연층을 예를 들면 반도체 기판 표면의 산화에 의해서 형성하는 것이 가능해진다. 이 경우, 절연층이 CVD 등에 의해 성막되는 구성과 비교하여, 절연층을 고품질이고 또한 얇게 형성할 수 있으므로, 용량부에 있어서의 단위 면적당 용량치를 크게 할 수 있다. 따라서 각 화소의 면적의 증가를 억제하면서, 용량부의 축적 전하량을 늘릴 수 있다. 용량부의 축적 전하량이 증가하면, 각 화소의 포화 전하량의 증가로 이어지기 때문에, 포화의 억제에도 기여한다. 따라서 어느 화소의 전하 전송용의 트랜지스터가 어떠한 이유에 의해 동작하지 않는 경우, 또는 대량의 방사선의 입사에 의해서 과잉(過剩)인 전하가 발생했을 경우 등에도, 그 화소의 용량부의 포화가 억제되어, 용량부의 고장 및 전하의 흘러 넘침을 저감시킬 수 있다. 용량부를 MOS형 트랜지스터의 절연 산화막이나 게이트 전극과 마찬가지의 프로세스에 의해 형성하는 것이 가능해지므로, 제조 공정을 간단하고 쉽게 할 수 있다.
본 양태에서는, 도전체층이 MOS형 트랜지스터의 게이트 전극의 구성 재료와 동일한 재료로 구성되어 있어도 된다. 이 경우, MOS형 트랜지스터를 형성할 때에, 용량부를 동시에 형성할 수 있으므로, 제조 공정수를 보다 줄일 수 있다.
본 양태에서는, 용량부가 반도체 기판과는 다른 도전형을 주는 불순물이 확산되어 있는 불순물 확산 영역을 추가로 가지고, 당해 불순물 확산 영역은 반도체 기판의 일부 영역에 인접하여, 불순물 확산 영역과 도전체층이 서로 전기적으로 접속되어 있어도 된다. 이 경우, 반도체 기판과 불순물 확산 영역에 의해 pn 접합이 형성된다. 용량부의 전하 축적량이 어느 임계치를 넘었을 경우에, 잉여 전하가 불순물 확산 영역을 통해 도전체층과 반도체 기판의 사이를 흐르므로, 전하의 잉여를 해소할 수 있다. 따라서 어느 화소의 전하 전송용의 트랜지스터가 어떠한 이유에 의해 동작하지 않는 경우, 또는 대량의 방사선의 입사에 의해서 과잉인 전하가 발생했을 경우 등에도, 용량부의 고장 및 전하의 흘러 넘침을 더욱 저감시킬 수 있다. 상기 반도체 기판과 불순물 확산 영역 사이의 pn 접합 부분이 용량 성분을 가지기 때문에, 당해 용량 성분이 용량부의 용량치의 증대에 기여한다. 따라서 각 화소의 면적의 증가를 억제하면서, 용량부의 축적 전하량을 더욱 증가시킬 수 있다.
본 양태에서는, 벌크 모양의 전하 발생부와 회로 기판이 범프 본딩에 의해 서로 접속되어 있어도 된다. 또, 본 양태에서는, 전하 발생부는 방사선을 흡수하여 전하를 발생하는 재료가 회로 기판 위에 증착되어 구성되어 있어도 된다. 어느 경우에도, 전하 발생부를 회로 기판 위에 적절히 배치할 수 있다.
본 발명의 상기 일 양태에 의하면, 용량부의 단위 면적당 용량치를 용이하게 크게 할 수 있는 방사선 이미지 센서를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 방사선 이미지 센서의 구성을 나타내는 측단면도이다.
도 2는 방사선 이미지 센서가 구비하는 회로 기판의 구성을 나타내는 평면도이다.
도 3은 회로 기판의 내부 구성을 개략적으로 나타내는 도면이다.
도 4는 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 5는 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 6은 도 5의 VI－VI 단면을 나타내는 단면도이다.
도 7은 도 5의 VII－VII 단면을 나타내는 단면도이다.
도 8은 제1 변형예에 따른 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 9는 제2 변형예에 따른 방사선 이미지 센서의 구성을 나타내는 단면도이다.
도 10은 제2 변형예에 따른 방사선 이미지 센서의 구성을 나타내는 단면도이다.
도 11은 제3 변형예로서, 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 12는 도 11의 XII－XII 단면을 나타내는 단면도이다.
도 2는 방사선 이미지 센서가 구비하는 회로 기판의 구성을 나타내는 평면도이다.
도 3은 회로 기판의 내부 구성을 개략적으로 나타내는 도면이다.
도 4는 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 5는 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 6은 도 5의 VI－VI 단면을 나타내는 단면도이다.
도 7은 도 5의 VII－VII 단면을 나타내는 단면도이다.
도 8은 제1 변형예에 따른 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 9는 제2 변형예에 따른 방사선 이미지 센서의 구성을 나타내는 단면도이다.
도 10은 제2 변형예에 따른 방사선 이미지 센서의 구성을 나타내는 단면도이다.
도 11은 제3 변형예로서, 회로 기판의 일부를 확대하여 나타내는 상면도이다.
도 12는 도 11의 XII－XII 단면을 나타내는 단면도이다.
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 부여하고, 중복하는 설명을 생략한다.
도 1은 본 실시 형태에 따른 방사선 이미지 센서(1A)의 구성을 나타내는 측면도이다. 또, 도 2는 방사선 이미지 센서(1A)가 구비하는 회로 기판(3)의 구성을 나타내는 평면도이다. 도 1에 도시하는 것처럼, 본 실시 형태의 방사선 이미지 센서(1A)는 베이스 기판(2)과, 베이스 기판(2) 위에 탑재된 회로 기판(3)과, 회로 기판(3) 위에 배치되어 있는 전하 발생부(4)를 구비하고 있다.
전하 발생부(4)는 X선 등의 방사선을 흡수하여, 그 방사선량에 대응하는 수의 전하를 발생하는 벌크 모양의 부재이다. 전하 발생부(4)는 회로 기판(3)의 상면을 따라서 넓어지는 판 형상을 나타내고 있고, 표면(4a) 및 이면(4b)을 가진다. 표면(4a)에는, X선 이미지 등의 방사선 이미지가 입사된다. 이면(4b)은 회로 기판(3)과 대향하고 있다. 이면(4b)은 복수의 범프 전극(51)을 이용한 범프 본딩(예를 들면 플립 칩 본딩)에 의해, 회로 기판(3)과 서로 전기적으로 접속되어 있다. 전하 발생부(4)는 예를 들면 CdTe, CdZnTe, GaAs, InP, TlBr, HgI2, PbI2, Si, Ge 및 a－Se 중 적어도 하나를 포함하는 재료에 의해서 구성되어 있다. 전하 발생부(4)의 표면(4a) 위에는, 그 표면(4a) 전체를 덮도록 전극(52)이 마련되고, 바이어스 전압을 인가하기 위한 본딩 와이어(41a)의 일단이 전극(52)의 표면에 접속되어 있다.
회로 기판(3)은 전하 발생부(4)에서 발생한 전하를 축적하고 전송하는 부재이다. 회로 기판(3)은, 예를 들면 ASIC와 같은 집적 회로이며, 본딩 와이어(41b)를 통해 베이스 기판(2)과 전기적으로 접속되어 있다. 도 2에 도시되는 것처럼, 회로 기판(3)은, M행×N열(M, N은 2 이상의 정수)의 이차원 형상으로 배열된 복수의 화소 회로부(3a)를 가진다. 복수의 화소 회로부(3a)는, 방사선 이미지 센서(1A)의 복수의 화소를 각각 구성한다. 각 화소 회로부(3a)는, 전하 발생부(4)로부터 받은 전하를 축적하기 위한 용량부와, 축적된 전하를 용량부로부터 출력하기 위한 MOS형 트랜지스터를 가진다. 상술한 복수의 범프 전극(51) 각각은, 복수의 화소 회로부(3a) 각각에 일대일로 대응해서 마련되어 있고, 각 화소 회로부(3a)가 가지는 용량부에 접속되어 있다.
회로 기판(3)은 수직 시프트 레지스터부(3b)와, 판독 회로부(3c)를 추가로 가진다. 수직 시프트 레지스터부(3b)는 복수의 화소 회로부(3a)에 대해서 행방향으로 늘어서 배치되어 있고, 각 행의 화소 회로부(3a)에 축적된 전하를 각 행마다 차례로 출력시킨다. 판독 회로부(3c)는 복수의 화소 회로부(3a)에 대해서 열방향으로 늘어서 배치되어 있다. 판독 회로부(3c)는 복수의 화소 회로부(3a)의 각 열에 대응해서 마련된 복수의 적분 회로를 포함하고 있고, 이들 복수의 적분 회로는, 대응하는 열의 화소 회로부(3a)로부터 출력되는 전하의 양에 따른 전압치를 각각 생성한다. 판독 회로부(3c)는 각 적분 회로로부터 출력된 전압치를 유지하고, 그 유지한 전압치를 순차적으로 출력한다.
도 3은 회로 기판(3)의 내부 구성을 개략적으로 나타내는 도면이다. 또한, 도 3에는, (M×N) 개의 화소 회로부(3a)를 대표하여, 4×4개의 화소 회로부(3a)가 도시되어 있다. 화소 회로부(3a) 각각은, 용량부(캐패시터)(5) 및 MOS형 트랜지스터(7)를 포함하여 구성되어 있다.
용량부(5)는 전하 발생부(4)로부터 수취한 전하를 축적한다. 용량부(5)의 한쪽의 전극은, 범프 전극(51)(도 1을 참조)이 접속되는 접속 패드(37)와, MOS형 트랜지스터(7)의 일단(예를 들면 드레인 영역)에 전기적으로 접속되어 있다. 용량부(5)의 다른 쪽의 전극은, 접지 전위선(GND선)(38)에 전기적으로 접속되어 있다.
MOS형 트랜지스터(7)의 타단(예를 들면 소스 영역)은, 전하를 전송하기 위해서 열마다 마련된 N개의 데이터 배선(판독용 배선)(34) 중, 당해 MOS형 트랜지스터(7)를 가지는 화소 회로부(3a)가 속하는 열에 대응하는 데이터 배선(34)에 접속되어 있다. 즉, MOS형 트랜지스터(7)는, 상기 일단과 상기 타단을 포함하고 있다. N개의 데이터 배선(34) 각각의 일단은, 판독 회로부(3c)가 가지는 N개의 적분 회로(42) 각각에 접속되어 있다. MOS형 트랜지스터(7)의 제어 단자(게이트 단자)는, 행마다 마련된 M개의 게이트 배선(제어용 배선)(33) 중, 당해 MOS형 트랜지스터(7)를 가지는 화소 회로부(3a)가 속하는 행에 대응하는 게이트 배선(33)에 접속되어 있다. M개의 게이트 배선(33)은, 수직 시프트 레지스터부(3b)에 접속되어 있다. 수직 시프트 레지스터부(3b)는 MOS형 트랜지스터(7)의 도통 상태/비도통 상태를 각 행마다 제어하기 위한 행 선택 신호를 생성하고, 이 행 선택 신호를, 각 행의 게이트 배선(33)에 대해서 차례로 제공한다.
수직 시프트 레지스터부(3b)로부터 게이트 배선(33)에 출력되는 행 선택 신호가 비유의치(非有意値)(MOS형 트랜지스터(7)의 오프 전압)일 때, 전하 발생부(4)로부터 보내지는 전하는, 데이터 배선(34)에 출력되는 일 없이 용량부(5)에 축적된다. 행 선택 신호가 유의치(MOS형 트랜지스터(7)의 온 전압)일 때, MOS형 트랜지스터(7)가 도통 상태가 되어, 용량부(5)에 축적되어 있던 전하는, MOS형 트랜지스터(7)를 거쳐 데이터 배선(34)으로 출력된다. 용량부(5)로부터 출력된 전하는, 데이터 배선(34)을 통해서 적분 회로(42)로 보내진다.
적분 회로(42)는 앰프(42a), 용량 소자(42b), 및 방전용 스위치(42c)를 포함하고 있고, 이른바 전하 적분형의 구성을 구비하고 있다. 용량 소자(42b) 및 방전용 스위치(42c)는, 서로 병렬로 접속되고, 또한 앰프(42a)의 입력 단자와 출력 단자의 사이에 접속되어 있다. 앰프(42a)의 입력 단자는 데이터 배선(34)에 접속되어 있다. 방전용 스위치(42c)에는 리셋용 배선(46)을 통해 리셋 제어 신호 RE가 제공된다.
리셋 제어 신호 RE는, N개의 적분 회로(42) 각각의 방전용 스위치(42c)의 개폐 동작을 지시한다. 예를 들면, 리셋 제어 신호 RE가 비유의치(예를 들면 하이 레벨)일 때, 방전용 스위치(42c)가 닫힌다. 이것에 의해, 용량 소자(42b)가 방전되어, 적분 회로(42)의 출력 전압치가 초기화된다. 리셋 제어 신호 RE가 유의치(예를 들면 로우 레벨)일 때, 방전용 스위치(42c)가 열린다. 이것에 의해, 적분 회로(42)에 입력된 전하가 용량 소자(42b)에 축적되고, 그 축적 전하량에 따른 전압치가 적분 회로(42)로부터 출력된다.
판독 회로부(3c)는 N개의 유지 회로(44)를 추가로 가진다. 각 유지 회로(44)는 입력용 스위치(44a), 출력용 스위치(44b) 및 전압 유지부(44c)를 포함한다. 전압 유지부(44c)의 일단은, 입력용 스위치(44a)를 통해 적분 회로(42)의 출력단에 접속되어 있다. 전압 유지부(44c)의 타단은, 출력용 스위치(44b)를 통해 전압 출력용 배선(48)과 접속되어 있다. 입력용 스위치(44a)에는, 유지용 배선(45)을 통해 유지 제어 신호 Hd가 주어진다. 유지 제어 신호 Hd는 N개의 유지 회로(44) 각각의 입력용 스위치(44a)의 개폐 동작을 지시한다. 유지 회로(44)의 출력용 스위치(44b)에는, 수평 시프트 레지스터(49)로부터 열선택 신호가 주어진다. 열선택 신호는 대응하는 열의 유지 회로(44)의 출력용 스위치(44b)의 개폐 동작을 지시한다.
유지 제어 신호 Hd가 하이 레벨에서 로우 레벨로 변하면, 입력용 스위치(44a)가 닫힘 상태에서 열림 상태로 변한다. 입력용 스위치(44a)가 닫힘 상태에서 열림 상태로 변할 때 유지 회로(44)에 입력되고 있는 전압치가 전압 유지부(44c)에 유지된다. 그 후, 수평 시프트 레지스터(49)로부터의 열선택 신호가 열마다 로우 레벨에서 하이 레벨의 차례로 변하면, 출력용 스위치(44b)가 차례로 닫힌다. 이것에 의해, 전압 유지부(44c)에 유지되고 있는 전압치가 각 열마다 전압 출력용 배선(48)으로 순차 출력된다.
도 4 ~ 도 7은 회로 기판(3)의 상세한 구조를 나타내는 도면이다. 도 4 및 도 5는 회로 기판(3)의 일부를 확대하여 나타내는 상면도이다. 도 5는 각 화소 회로부(3a)가 가지는 상부 금속막(탑 메탈(top metal))(36)을 생략한 모습을 나타내고 있다. 도 6은 도 5의 VI－VI 단면을 나타내는 단면도이다. 도 7은 도 5의 VII－VII 단면을 나타내는 단면도이다. 도 6 및 도 7에는, 전하 발생부(4) 및 범프 전극(51)이 함께 도시되어 있다.
도 4 ~ 도 7에 도시되는 것처럼, 본 실시 형태의 회로 기판(3)은 반도체 기판(10)과, 반도체 기판(10)의 표면(10a) 위에 배치되어 있는 배선층(20)을 가진다. 반도체 기판(10)은, 예를 들면 Si로 이루어지고, 그 도전형은 예를 들면 p형이다. 표면(10a)에는, 불순물 확산 영역(12a~12d)이 화소 회로부(3a)마다 한 개씩 형성되어 있다. 불순물 확산 영역(12a~12d)에는, 반도체 기판(10)과는 다른 도전형(예를 들면 n형)을 주는 불순물이 반도체 기판(10)의 표면(10a)에 고동도로 확산되어 있다.
배선층(20)은 절연층(21)의 내부에 형성된 4층의 배선층을 가진다. 절연층(21)은, 예를 들면 반도체 기판(10) 위에 CVD 등에 의해 성막된 실리콘 산화물(일례에서는 SiO2)에 의해서 구성되어 있다. 반도체 기판(10)에 가장 가까운 제1층째에는, 게이트 전극(32) 및 도전체층(31)이 화소 회로부(3a)마다 한 개씩 형성되어 있다. 게이트 전극(32)은 MOS형 트랜지스터(7)의 게이트 전극이며, 반도체 기판(10)의 일부 영역 위에 절연 산화막(23)을 사이에 두고 배치되어 있다. 즉, 게이트 전극(32)은 절연 산화막(23)을 통해서 반도체 기판(10)의 일부 영역과 대향하고 있다. 절연 산화막(23)은, 예를 들면 반도체 기판(10)의 표면을 산화시킴으로써 형성된다. 따라서 반도체 기판(10)이 Si 기판인 경우, 절연 산화막(23)은 SiO2를 주로 포함한다. 전술한 불순물 확산 영역(12a 및 12b)은 반도체 기판(10)의 그 일부의 영역을 사이에 두고 배치되어 있다. 불순물 확산 영역(12a 및 12b)은 MOS형 트랜지스터(7)의 드레인 영역 및 소스 영역으로서 기능한다.
도전체층(31)은 반도체 기판(10)의 다른 일부의 영역(10b) 위에 배치되어 있다. 일부의 영역(10b)은 반도체 기판(10)의 두께 방향에 있어서는 반도체 기판(10)의 표면(10a)을 포함하는 표층(表層) 부분에 존재하고, 반도체 기판(10)의 표면(10a)을 따른 면 내에 있어서는, 도전체층(31)의 바로 아래에 위치하는 영역을 포함한다. 일부의 영역(10b)은, 도전체층(31)의 바로 아래에 위치하는 영역의 주위의 영역도 포함하는 것이 있다. 본 실시 형태에서는, 후술하는 불순물 확산 영역(12c, 12d)은 일부의 영역(10b)에 포함되지 않는다. 도전체층(31)과 반도체 기판(10)의 일부 영역(10b)의 사이에는, 절연층(22)이 끼어 있다. 즉, 도전체층(31)은 절연층(22)을 통해서 반도체 기판(10)의 일부 영역(10b)과 대향하고 있다. 절연층(22)은 절연 산화막(23)과 마찬가지로, 예를 들면 반도체 기판(10)의 표면을 산화시킴으로써 형성된다. 따라서 반도체 기판(10)이 Si 기판인 경우, 절연층(22)은 SiO2를 주로 포함한다. 절연층(22)은 절연 산화막(23)과 동시에 형성되어 있어도 된다. 도전체층(31)은 MOS형 트랜지스터(7)의 게이트 전극(32)의 구성 재료와 동일한 재료로 구성되고, 게이트 전극(32)과 동시에 형성되어 있어도 된다. 도전체층(31), 절연층(22), 및 반도체 기판(10)의 일부 영역(10b)은 용량부(5)를 구성하여, 도전체층(31)에 전하가 축적된다.
본 실시 형태의 용량부(5)는 전술한 불순물 확산 영역(12c 및 12d)을 추가로 가진다. 불순물 확산 영역(12c 및 12d)은 반도체 기판(10)의 일부 영역(10b)이 사이에 끼도록, 일부의 영역(10b)에 인접해서 배치되어 있다. 불순물 확산 영역(12c 및 12d)은 MOS형 트랜지스터(7)의 불순물 확산 영역(12a 및 12b)과 동시에 형성되어 있어도 된다. 불순물 확산 영역(12c)과 불순물 확산 영역(12d)은, 서로 떨어져 있다.
배선층(20)은 제2층째 및 제3층째에 형성된 복수의 층 내 배선(24)과, 제3층째에 형성된 게이트 배선(33)과, 제4층째(최상층)에 형성된 데이터 배선(34), 바이어스 배선(35) 및 상부 금속막(탑 메탈)(36)을 추가로 가진다.
용량부(5)의 도전체층(31)은, 도 7에 도시되는 것처럼, 층 내 배선(24) 및 층간 배선(26)을 통하여, 상부 금속막(36)과 전기적으로 접속되어 있다. 도전체층(31)은, 층 내 배선(24) 및 층간 배선(26)을 통하여, MOS형 트랜지스터(7)의 드레인 영역인 불순물 확산 영역(12a)과 전기적으로 접속되어 있다. 상부 금속막(36)의 상면에는, 절연층(21)이 에칭에 의해 제거되어 개구(開口)가 형성되어 있다. 그 개구로부터 노출된 금속막(36)의 표면은 접속 패드(37)로서 기능하고, 접속 패드(37) 위에는 범프 전극(51)이 배치되어 있다. 이것에 의해, 도전체층(31)은 상부 금속막(36) 및 범프 전극(51)을 통하여, 전하 발생부(4)와 전기적으로 접속된다. 불순물 확산 영역(12c 및 12d)은, 도 5에 도시되는 것처럼, 층 내 배선(24) 및 도시하지 않은 층간 배선을 통하여, 바이어스 배선(35)과 전기적으로 접속되어 있다. 바이어스 배선(35)에는, 소정의 크기의 일정 전압이 항상 인가된다.
MOS형 트랜지스터(7)의 게이트 전극(32)은, 도 5에 도시되는 것처럼, 층 내 배선(24) 및 도시하지 않은 층간 배선을 통하여, 게이트 배선(33)과 전기적으로 접속되어 있다. MOS형 트랜지스터(7)의 소스 영역인 불순물 확산 영역(12b)은, 도 5에 도시되는 것처럼, 층 내 배선(24) 및 도시하지 않은 층간 배선을 통하여, 데이터 배선(34)과 전기적으로 접속되어 있다.
반도체 기판(10)의 표면(10a)에는, 불순물 확산 영역(12a~12d)과는 별도로, 복수의 불순물 확산 영역(14)이 형성되어 있다. 복수의 불순물 확산 영역(14)에는, 반도체 기판(10)과 같은 도전형(예를 들면 p형)을 주는 불순물이 반도체 기판(10)의 표면(10a)에 고동도로 확산되어 있다. 도 4 및 도 5에 도시되는 것처럼, 복수의 불순물 확산 영역(14)은, 열방향으로 연장되는 가늘고 긴 형상을 하고 있고, 행방향에 있어서 복수의 화소 회로부(3a)와 교호로 배치되어 있다. 도 5에 도시되는 것처럼, 각 불순물 확산 영역(14)은 층 내 배선(24) 및 도시하지 않은 층간 배선을 통하여, 바이어스 배선(35)과 전기적으로 접속되어 있다.
이상의 구성을 구비하는 방사선 이미지 센서(1A)에 의해서 얻어지는 효과에 대해 설명한다. 방사선 이미지 센서(1A)에서는, 전하를 축적하는 용량부(5)가, 반도체 기판(10)의 일부 영역(10b)과, 그 일부의 영역(10b) 위에 배치되어 있는 도전체층(31)과, 그 일부의 영역(10b) 및 그 도전체층(31)의 사이에 끼어 있는 절연층(22)을 포함하고 있다. 즉, 반도체 기판(10)의 일부 영역(10b)과 도전체층(31)은, 절연층(22)을 통해서 대향하고 있고, 용량부(5)의 한쌍의 전극 중 한쪽이 반도체 기판(10)의 일부에 의해서 구성된다. 본 실시 형태에서는, 이들에 의해, 이하의 효과가 얻어진다.
절연층(22)을 예를 들면 반도체 기판(10)의 표면의 산화에 의해서 형성할 수 있으므로, 절연층(22)이 CVD 등에 의해 성막되어 있는 구성과 비교하여, 절연층(22)을 고품질이고 또한 얇게 형성할 수 있다. 따라서 용량부(5)의 단위 면적당 용량치를 크게 할 수 있다. 이것에 의해, 하나의 화소 회로부(3a)에 필요하게 되는 면적의 증가를 억제하면서, 용량부(5)의 축적 전하량을 늘릴 수 있다.
용량부(5)의 축적 전하량이 증가하면, 포화 전하량의 증가로 연결되기 때문에, 포화의 억제에도 기여한다. 따라서 어느 화소 회로부(3a)의 MOS형 트랜지스터(7)가 어떠한 이유에 의해 동작하지 않은 경우, 또는, 대량의 방사선의 입사에 의해 전하 발생부(4)로부터 과잉인 전하가 유입되었을 경우 등에도, 그 화소 회로부(3a)의 용량부(5)의 포화가 억제되어, 용량부(5)의 고장 및 전하의 흘러 넘침을 저감시킬 수 있다.
용량부(5)의 절연층(22) 및 도전체층(31)을, MOS형 트랜지스터(7)의 절연 산화막(23) 및 게이트 전극(32)과 마찬가지의 프로세스에 의해 형성하는 것이 가능해진다. 따라서 제조 공정이 간이(簡易)해진다. 용량부(5)를 MOS형 트랜지스터(7)와 동시에 형성하면, 제조 공정을 줄일 수 있다.
도전체층(31)은 MOS형 트랜지스터(7)의 게이트 전극(32)의 구성 재료와 동일한 재료로 구성되어 있다. 이것에 의해, MOS형 트랜지스터(7)를 형성하는 공정에 있어서 용량부(5)를 동시에 형성할 수 있으므로, 제조 공정수를 보다 줄일 수 있다. 도전체층(31)은 MOS형 트랜지스터(7)의 게이트 전극(32)의 구성 재료와 다른 재료로 구성되어 있어도 된다.
벌크 모양의 전하 발생부(4)와 회로 기판(3)은, 플립 칩 본딩 등의 범프 본딩에 의해 서로 접속되어 있다. 이것에 의해, 전하 발생부(4)를 회로 기판(3) 위에 적절히 배치할 수 있다.
본 실시 형태에서는, 반도체 기판(10)을 p형으로 하고, 불순물 확산 영역(12a~12d)을 n형으로 하는 예가 제시되어 있다. 이 경우, MOS형 트랜지스터(7)는 nMOS형이 된다. 반도체 기판(10) 및 불순물 확산 영역(12a~12d)의 도전형은 이 조합으로 한정되지 않고, 예를 들면, 반도체 기판(10)을 n형으로 하고, 불순물 확산 영역(12a~12d)을 p형으로 해도 좋다. 이 경우, MOS형 트랜지스터(7)는 pMOS형이 된다. 또한, 이 경우, 불순물 확산 영역(14)은 고농도의 n형이어도 된다.
(제1 변형예)
도 8은 상기 실시 형태의 제1 변형예에 따른 회로 기판(3A)의 일부를 확대하여 나타내는 상면도이며, 도 5와 마찬가지로, 각 화소 회로부(3a)가 가지는 상부 금속막(탑 메탈)을 생략한 모습을 나타내고 있다. 본 변형예의 회로 기판(3A)의 구성은, 이하에 기술하는 점을 제외하고, 상기 실시 형태의 회로 기판(3)의 구성과 같다.
도 8에 도시되는 것처럼, 본 변형예의 회로 기판(3A)에서는, 상기 실시 형태와는 달리, 바이어스 배선(35)과 불순물 확산 영역(12c, 12d)을 접속하는 층 내 배선이 마련되어 있지 않다. 그 대신에, 불순물 확산 영역(12c 및 12d)과 도전체층(31)을 서로 전기적으로 접속하는 층 내 배선(24)이 마련되어 있다.
불순물 확산 영역(12c 및 12d)은 반도체 기판(10)의 일부 영역(10b)(도 6을 참조)에 인접해서 배치되어 있으므로, 불순물 확산 영역(12c 및 12d)과 반도체 기판(10)에 의해 pn 접합이 형성되어 있다. 불순물 확산 영역(12c 및 12d)이, 도전체층(31)과 단락되어 있다. 이러한 구성에 있어서, 용량부(5)의 전하 축적량이 어느 임계치를 넘었을 경우, 잉여 전하가 불순물 확산 영역(12c 및 12d)을 통해 도전체층(31)과 반도체 기판(10)의 사이를 흐르므로, 잉여 전하를 해소할 수 있다. 따라서 본 변형예에 의하면, 어느 화소 회로부(3a)의 MOS형 트랜지스터(7)가 어떠한 이유에 의해 동작하지 않은 경우, 또는, 대량의 방사선의 입사에 의해서 과잉인 전하가 발생했을 경우 등에도, 용량부(5)의 고장 및 전하의 흘러 넘침을 더욱 저감시킬 수 있다.
반도체 기판(10)과 불순물 확산 영역(12c 및 12d) 사이의 pn 접합 부분은, 용량 성분을 가진다. 이 용량 성분은 용량부(5)의 용량치의 증대에 기여한다. 따라서 본 변형예에 의하면, 각 화소 회로부(3a)의 면적의 증가를 억제하면서, 용량부(5)의 축적 전하량을 더욱 증가시킬 수 있다.
본 변형예에서는, 일부의 영역(10b)과 불순물 확산 영역(12c) 사이의 pn 접합 부분과, 일부의 영역(10b)과 불순물 확산 영역(12d) 사이의 pn 접합 부분은, 회로 기판(3A)의 두께 방향에서 보았을 때, 도전체층(31)과 겹치지 않는 위치에 배치되어 있음과 아울러, 서로 떨어져 있다. 바꾸어 말하면, 이들 pn 접합 부분은, 도전체층(31)의 하부를 덮도록 일체적(一體的)으로는 형성되어 있지 않다. 이것에 의해, pn 접합 부분의 표면적을 억제하여, 암전류(暗電流)를 저감시킬 수 있다. 또, 본 변형예에서는, 도전체층(31)의 바로 아래의 영역으로부터 불순물 확산 영역(12c 및 12d)이 떨어져 있지 않다. 도전체층(31)의 바로 아래의 영역과 불순물 확산 영역(12c 및 12d)이 떨어져 있는 경우, 용량부(5)의 면적이 증대되기 때문에, 화소 피치가 증대된다. 화소 피치가 증대되면, 범프 전극(51)끼리의 간격이 넓어지므로, 전하 발생부(4)에서 발생한 전하를 범프 전극(51)을 통해서 용량부(5)로 전송하기 위해서 필요하게 되는 전압이 커진다. 또, 도전체층(31)의 바로 아래의 영역으로부터 불순물 확산 영역(12c 및 12d)이 떨어져 있지 않음으로써 화소 면적을 작게 할 수 있으므로, 화소 피치를 좁게 하여 해상도를 높일 수도 있다. 즉, 회로 기판(3A)의 두께 방향에서 보았을 때, 도전체층(31)의 가장자리와 불순물 확산 영역(12c 및 12d)의 가장자리가 대략 일치함으로써, 효율적으로 본 변형예의 효과를 얻을 수 있다.
(제2 변형예)
도 9 및 도 10은, 상기 실시 형태의 제2 변형예에 따른 방사선 이미지 센서(1C)의 구성을 나타내는 단면도로서, 도 5의 VI－VI 단면 및 VII－VII 단면에 상당하는 단면을 각각 도시하고 있다.
본 변형예의 방사선 이미지 센서(1C)와 상기 실시 형태의 방사선 이미지 센서(1A)의 차이점은, 회로 기판과 전하 발생부의 접속 구성이다. 도 9 및 도 10에 도시되는 것처럼, 본 변형예에서는, 회로 기판(3)과 전하 발생부(4A)의 사이에 범프 전극이 마련되지 않고, 회로 기판(3)(특히 접속 패드(37))과 전하 발생부(4A)가 직접 접촉해 있다. 이 경우, 전하 발생부(4A)는, 상기 실시 형태와 같이 벌크 모양의 것이 이용되는 형태와는 달리, 방사선을 흡수하여 전하를 발생하는 재료(예를 들면 CdTe)가 회로 기판(3) 위에 증착되어 구성되어 있다.
본 변형예와 같이, 전하 발생부(4A)는 회로 기판(3) 위에 증착에 의해 형성되어도 된다. 이것에 의해, 전하 발생부(4)를 회로 기판(3) 위에 적절히 배치할 수 있다.
(제3 변형예)
도 11 및 도 12는, 상기 실시 형태의 제3 변형예를 나타내는 도면이다. 도 11은 본 변형예의 회로 기판(3B)의 일부를 확대하여 나타내는 상면도이다. 도 11은 각 화소 회로부(3a)가 가지는 상부 금속막(36)을 생략한 모습을 나타내고 있다. 도 12는 도 11의 XII－XII 단면을 나타내는 단면도이다. 도 12에는, 전하 발생부(4) 및 범프 전극(51)이 함께 도시되어 있다.
도 11 및 도 12에 도시되는 것처럼, 본 변형예의 회로 기판(3B)은, 상기 실시 형태의 회로 기판(3)의 구성에 더하여, 제2 도전체층(39a)과, 제3 도전체층(39b)을 추가로 가지고 있다. 제2 도전체층(39a)은 배선층(20)의 제2층째에 형성되어 있고, 상부 금속막(36)의 하면(下面)을 따라서 연장되어 있다. 제2 도전체층(39a)은 층간 배선(26)을 통하여 도전체층(31) 및 상부 금속막(36)과 전기적으로 접속되어 있다. 제3 도전체층(39b)은 배선층(20)의 제3층째에 형성되고, 상부 금속막(36)과 제2 도전체층(39a)의 사이에 배치되어 있고, 상부 금속막(36)의 하면을 따라서 연장되어 있다. 제3 도전체층(39b)은 층간 배선(26)을 통해 바이어스 배선(35)과 전기적으로 접속되어 있음과 아울러, 층 내 배선(24) 및 층간 배선(26)을 통해 불순물 확산 영역(14)과 전기적으로 접속되어 있다.
본 변형예에서는 제2 도전체층(39a)과 제3 도전체층(39b)이 절연층(21)을 사이에 두어 서로 대향하고 있음과 아울러, 상부 금속막(36)과 제3 도전체층(39b)이 절연층(21)을 사이에 두어 서로 대향하고 있다. 따라서 제2 도전체층(39a)과 제3 도전체층(39b)의 사이, 및 상부 금속막(36)과 제3 도전체층(39b)의 사이에, 전하를 축적하기 위한 용량 성분이 생긴다. 이와 같이, 도전체층이 2층 이상 마련됨으로써, 용량부(5)의 용량치를 더욱 높여, 전하를 보다 많이 축적할 수 있다. 따라서 MOS형 트랜지스터(7)가 어떠한 이유에 의해 동작하지 않은 경우, 또는, 전하 발생부(4)로부터 과잉인 전하가 유입되었을 경우 등에도, 용량부(5)의 포화가 억제되어, 용량부(5)의 고장 및 전하의 흘러 넘침을 보다 한층 저감시킬 수 있다.
본 발명에 의한 방사선 이미지 센서는, 상술한 실시 형태로 한정되는 것이 아니고, 그 밖에 다양한 변형이 가능하다. 예를 들면, 상기 실시 형태에서는 반도체 기판으로서 Si 기판을 예시했지만, 반도체 기판에, Si 기판 이외에도 다양한 반도체 재료로 이루어지는 기판을 적용할 수 있다.
[산업상의 이용 가능성]
본 발명은 방사선 이미지 센서에 이용할 수 있다.
1A, 1C … 방사선 이미지 센서, 2 … 베이스 기판,
3, 3A, 3B … 회로 기판, 3a … 화소 회로부,
3b … 수직 시프트 레지스터부, 3c … 판독 회로부,
4, 4A … 전하 발생부, 5 … 용량부,
7 … MOS형 트랜지스터, 10 … 반도체 기판,
12a~12d … 불순물 확산 영역, 14 … 불순물 확산 영역,
20 … 배선층, 21, 22 … 절연층,
23 … 절연 산화막, 24 … 층 내 배선,
26 … 층간 배선, 31 … 도전체층,
32 … 게이트 전극, 33 … 게이트 배선,
34 … 데이터 배선, 35 … 바이어스 배선,
36 … 상부 금속막, 37 … 접속 패드,
42 … 적분 회로, 44 … 유지 회로,
51 … 범프 전극.
3, 3A, 3B … 회로 기판, 3a … 화소 회로부,
3b … 수직 시프트 레지스터부, 3c … 판독 회로부,
4, 4A … 전하 발생부, 5 … 용량부,
7 … MOS형 트랜지스터, 10 … 반도체 기판,
12a~12d … 불순물 확산 영역, 14 … 불순물 확산 영역,
20 … 배선층, 21, 22 … 절연층,
23 … 절연 산화막, 24 … 층 내 배선,
26 … 층간 배선, 31 … 도전체층,
32 … 게이트 전극, 33 … 게이트 배선,
34 … 데이터 배선, 35 … 바이어스 배선,
36 … 상부 금속막, 37 … 접속 패드,
42 … 적분 회로, 44 … 유지 회로,
51 … 범프 전극.
Claims (6)
- 방사선을 흡수하여 전하를 발생하는 전하 발생부와,
상기 전하 발생부에서 발생한 전하를 축적하고 전송하는 회로 기판을 구비하고,
상기 전하 발생부는, 상기 회로 기판 위에 배치되어 있고,
상기 회로 기판은,
반도체 기판과,
상기 전하 발생부에서 발생한 전하를 축적하는 용량부와,
상기 반도체 기판 위에 배치되고, 상기 용량부에 접속되어 있는 일단과 전하를 전송하기 위한 배선에 접속되어 있는 타단을 포함하는 MOS형 트랜지스터를 가지고,
상기 용량부는, 상기 반도체 기판의 일부 영역과, 상기 일부의 영역 위에 배치됨과 아울러 상기 전하 발생부와 전기적으로 접속된 도전체층과, 상기 일부의 영역과 상기 도전체층의 사이에 끼어 있는 절연층을 포함하고,
상기 용량부가 포함하고 있는 상기 도전체층은 상기 반도체 기판 위에 배치되어 있는 배선을 통해 상기 MOS형 트랜지스터의 일단과 전기적으로 접속되어 있고,
상기 용량부가 포함하고 있는 상기 도전체층과 상기 MOS형 트랜지스터의 상기 일단을 전기적으로 접속하는 상기 배선은 상기 용량부가 포함하고 있는 상기 도전체층과 상기 전하 발생부를 전기적으로 접속하는 배선에 접속되어 있는 방사선 이미지 센서. - 청구항 1에 있어서,
상기 도전체층이, 상기 MOS형 트랜지스터의 게이트 전극의 구성 재료와 동일한 재료로 구성되어 있는 방사선 이미지 센서. - 청구항 1에 있어서,
상기 용량부가, 상기 반도체 기판과는 다른 도전형을 주는 불순물이 확산되어 있는 불순물 확산 영역을 추가로 가지고, 당해 불순물 확산 영역은 상기 반도체 기판의 상기 일부의 영역에 인접하고,
상기 불순물 확산 영역과 상기 도전체층이 서로 전기적으로 접속되어 있는 방사선 이미지 센서. - 청구항 2에 있어서,
상기 용량부가, 상기 반도체 기판과는 다른 도전형을 주는 불순물이 확산되어 있는 불순물 확산 영역을 추가로 가지고, 당해 불순물 확산 영역은 상기 반도체 기판의 상기 일부의 영역에 인접하고,
상기 불순물 확산 영역과 상기 도전체층이 서로 전기적으로 접속되어 있는 방사선 이미지 센서. - 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
벌크 모양의 상기 전하 발생부와 상기 회로 기판이 범프 본딩에 의해 서로 접속되어 있는 방사선 이미지 센서. - 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 전하 발생부는, 방사선을 흡수하여 전하를 발생하는 재료가 상기 회로 기판 위에 증착되어 구성되어 있는 방사선 이미지 센서.
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