KR102304301B1 - 저항변화 물질막, 이를 포함하는 저항변화 메모리 장치 - Google Patents

저항변화 물질막, 이를 포함하는 저항변화 메모리 장치 Download PDF

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Abstract

저항변화 물질막, 이를 포함하는 저항변화 메모리 소자를 개시한다. 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 하나 이상의 불순물(X)을 포함하여, Xp(GeaSb(1-a-b)Teb)(1-p)로 표시된다. 상기 불순물의 원자 농도 p는 0 < p ≤ 0.2이며, 상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이고, 상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이다.

Description

저항변화 물질막, 이를 포함하는 저항변화 메모리 장치 {RESISTANCE-CHANGE MATERIAL LAYER AND PHASE-CHANGE MEMORY DEVICE INCLUDING THE SAME}
본 발명은 저항변화 물질막, 이를 포함하는 저항변화 메모리 장치에 관한 것이다.
일반적으로 저항변화 메모리(resistance changeable memory) 소자는 저항변화 물질막의 상변태에 따른 비정질 상태와 결정 상태 사이의 저항 차이를 이용하여 데이터를 저장한다. 상기 저항변화 물질막이 용융 온도 이상에서 결정 상태에서 비정질 상태로 상변태하고, 결정화 온도 이상에서 비정질 상태에서 결정 상태로 상변태한다. 또한, 상기 용융 온도는 상기 결정화 온도보다 높다.
상기 저항 변화 메모리의 동작에서 저항변화 물질막에 전류가 흐르면, 상기 저항변화 물질막에 주울열이 발생된다. 상기 저항변화 물질막에서 발생되는 주울열에 의해 저항변화 물질막을 가열하여 상기 저항변화 물질막을 비정질 상태 또는 결정질 상태로 변환할 수 있다. 즉, 상기 저항변화 물질막에 전류가 흐를 때, 상기 저항변화 물질막이 상변태하는 속도(예를 들어, 결정화 속도)에 의해서 상기 저항 변화 메모리의 쓰기 속도가 결정될 수 있다. 또한, 상기 저항변화 물질막에 전류가 흐르지 않을 때, 상기 저항변화 물질막이 비정질 상태 또는 결정질 상태를 유지하는 시간에 의해서 상기 저항 변화 메모리의 데이터 유지(retention) 특성이 결정될 수 있다.
일반적으로, 상기 저항변화 물질막은 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)과 같은 칼코겐 화합물을 포함한다. 다만, 상기 칼코겐 화합물에서 상기 결정화 속도와 상기 데이터 유지(retention) 특성은 서로 반비례하는 경향이 있다.
본 발명의 일 목적은 우수한 열 안정성 및 우수한 결정화 속도를 갖는 저항변화 물질막을 제공하는 것이다.
본 발명의 다른 목적은 우수한 열 안정성 및 우수한 결정화 속도를 갖는 저항변화 물질막을 포함하는 저항변화 메모리 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 하나 이상의 불순물(X)을 포함하여, Xp(GeaSb(1-a-b)Teb)(1-p)로 표시된다. 상기 불순물의 원자 농도 p는 0 < p ≤ 0.2이다. 상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이다. 상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이다.
예시적인 실시예들에 있어서, 상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.15일 수 있다.
예시적인 실시예들에 있어서, 상기 텔루륨의 원자 농도 b는 0.52 ≤ b < 0.56일 수 있다.
예시적인 실시예들에 있어서, 상기 불순물는 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S)에서 선택될 수 있다.
예시적인 실시예들에 있어서, 상기 불순물은 비스무트(Bi)일 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막은 70℃ 이하의 온도에서 10년 이상 비정질 상태를 유지할 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막은 리셋 전류가 200μA 이하일 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막은 기둥 형상을 가지고, 상기 기둥의 상면과 바닥면의 면적의 합을 M으로 정의하고, 상기 기둥의 측벽 면적이 D로 정의할 때, D는 M의 3배 이상일 수 있다.
예시적인 실시예들에 있어서, 비정질 상태의 비저항이 결정질 상태의 비저항의 2.5배 이상일 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 예시적인 실시예들에 따른 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 2개 이상의 불순물들(X, Y)을 포함하여, XpYq(GeaSb(1-a-b)Teb)(1-p)로 표시된다. 상기 불순물의 원자 농도합 p+q는 0 < p+q ≤ 0.2이며, 상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이고, 상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이다.
본 발명의 다른 일 목적을 달성하기 위한 예시적인 실시예들에 따른 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)의 삼성분계 상태도에서, 텔루륨(Te)의 원자 농도가 0.42인 조성을 연결하는 제1 조성선; 텔루륨(Te)의 원자 농도가 0.56인 조성을 연결하는 제2 조성선; 게르마늄(Ge)의 원자 농도가 0.05인 조성을 연결하는 제3 조성선; 및 게르마늄(Ge)의 원자 농도가 0.19인 조성을 연결하는 제4 조성선에의해서둘러싸인영역의조성을포함하며, 적어도 하나 이상의 불순물을 더 포함한다.
본 발명의 다른 일 목적을 달성하기 위한 예시적인 실시예들에 따른 저항변화 메모리 장치는 기판 상에 배치된 하부 전극, 상기 하부 전극 상에 배치된 저항변화 물질막 패턴 및 상기 저항변화 물질막 패턴 상에 배치된 상부 전극을 포함한다. 상기 저항변화 물질막 패턴은 Xp(GeaSb(1-a-b)Teb)(1-p)로 표시되며, 상기 불순물의 원자 농도 p는 0 < p ≤ 0.2이며, 상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이고, 상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막 패턴의 측벽을 둘러싸는 절연막을 더 포함하고,
상기 저항변화 물질막 패턴이 상기 상부 전극과 접촉하는 면적과 상기 저항변화 물질막 패턴이 상기 하부 전극과 접촉하는 면적의 합을 M으로 정의하고, 상기 저항변화 물질막 패턴의 측벽이 상기 절연막과 접촉하는 면적이 D로 정의할 때, D는 M의 3배 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 메모리 장치는 상기 기판과 상기 하부 전극 사이에 배치되며, 상기 하부 전극과 전기적으로 연결되는 다이오드를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막 패턴은 상기 기판의 상면에서 볼 때, 원형 또는 모서리가 둥근 사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막 패턴, 상기 하부 전극 및 상기 다이오드는 실질적으로 동일한 평면 형상을 가질 수 있다.
본 발명에 따르면, 저항변화 물질막은 빠른 결정화 속도 및 열 안정성을 동시에 가질 수 있다. 또한, 상기 저항변화 물질막은 결정질 상태와 비결정질 상태에서 비저항의 차이가 일정한 값 이상일 수 있다. 이에 따라, 상기 저항변화 물질막을 포함하는 저항변화 메모리 소자는 빠른 쓰기 속도 및 우수한 데이터 유지(retention) 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 저항변화 물질을 포함하는 저항변화 메모리를 설명하기 위한 사시도이다.
도 2는 예시적인 실시예들에 따른 저항변화 물질막 패턴의 물리적 크기와 형상에 따른 리셋 전류의 변화를 나타낸 그래프이다.
도 3은 예시적인 실시예들에 따른 저항변화 물질의 온도에 따른 결정화 시간을 나타낸 그래프이다.
도 4는 GST 물질의 조성을 설명하기 위한 Ge-Sb-Te 3상 상태도이다.
도 5은 본 발명의 예시적인 실시예에 따른 저항변화 물질막 및 비교 실시예에 따른 저항변화 물질막의 Te 함량 변화에 따른 결정화 속도 및 10년 보장온도의 변화를 나타내는 그래프이다.
도 6은 본 발명의 예시적인 실시예에 따른 저항변화 물질막 및 비교 실시예에 따른 저항변화 물질막의 Ge 함량 변화에 따른 결정화 속도 및 10년 보장온도의 변화를 나타내는 그래프이다.
도 7은 본 발명의 예시적인 실시예에 따른 저항변화 물질막의 불순물(Si) 함량 변화에 따른 결정화 속도 및 10년 보장온도의 변화를 나타내는 그래프이다.
도 8은 비교 실시예에 따른 저항변화 물질막의 불순물(Si) 함량 변화에 따른 결정화 속도의 변화를 나타내는 그래프이다.
도 9 내지 도 23은 예시적인 실시예들에 따른 저항변화 메모리의 제조 방법을 설명하기 위한, 단면도 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본문에서 사용된 '원자 농도'란 물질 내에 포함된 원자의 수를 비율로서 나타낸 값이다. 즉, 물질 내에 포함된 전체 원자의 수를 기준으로 특정한 원자의 수를 비율로 나타낸 값이다. 예를 들어, 본문에서 설명되는 GeTe 물질의 경우, Ge의 원자 농도가 0.5이고, Te의 원자 농도도 0.5이다. 한편, Ge2Sb2Te5물질의 경우, Ge의 원자 농도가 2/9 (또는 0.222..)이고, Sb의 원자 농도가 2/9 (또는 0.222..)이며, Te의 원자 농도가 5/9 (또는 0.555..)이다.
상기 원자 농도는 X-선 광전자 분광법(X-ray photoelectron spectroscopy; XPS), 이차 이온 질량분석법(secondary ion mass spectroscopy; SIMS), 투과전자현미경법(transmission electron microscopy; TEM) 등과 같은 다양한 분석 장비를 이용하여 측정할 수 있다.
즉, XPS는 X선을 물질에 조사하여 물질 밖으로 방출되는 광전자를 측정한다. 상기 광전자의 운동 에너지는 그 물질을 구성하는 원자의 내각 전자하의 원래 위치에서의 결합력의 크기를 반영하고 있으므로, 이로 인해 물질의 원자조성과 전자의 결합상태 등을 측정할 수 있다.
또한, SIMP는 물질에 1차 이온을 조사하여 방출되는 입자 중, 이온화되어 있는 것(2차 이온)을 질량 분석한다. 이에 따라, 물질의 정성ㅇ정량분석을 할 수 있으며, 특히 물질 중에 함유되어 있는 미량 불순물도 측정이 가능하다.
TEM은 전자선을 집속하여 시료에 조사하여 시료를 투과한 전자선을 렌즈에 의해 확대하여 상을 얻을 수 있다. 특히, TEM 분석시 에너지 분산형 X선 측정기(energy dispersive x-ray spectroscopy; EDS) 또는 전자 에너지 손실 분광법(electron loss spectroscopy; EELS) 등을 이용하여 조성을 분석할 수 있다.
저항변화 메모리 소자
도 1을 참조하면, 상기 저항변화 메모리 소자는 워드 라인(103), 스위칭 소자, 저항변화 메모리 유닛 및 비트 라인(295)을 포함할 수 있다. 또한, 상기 저항변화 메모리 소자는 플러그(160) 및 오믹 패턴(140)을 더 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등 반도체 기판일 수 있다.
또한, 기판(100)은 소자 분리막 패턴(110)에 의해 액티브 영역과 필드 영역으로 구분될 수 있다. 즉, 소자 분리막 패턴(110)이 형성된 영역은 상기 필드 영역으로, 소자 분리막 패턴(110)이 형성되지 않은 영역은 상기 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 있어서, 소자 분리막 패턴(110)은 기판(100) 상면에 평행한 제1 방향으로 연장되며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 예를 들어, 소자 분리막 패턴(110)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 포함할 수 있다.
워드 라인(103)은 기판(100)의 상기 각 액티브 영역 상부에 형성될 수 있다. 이에 따라, 워드 라인(103)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 워드 라인(103)은 예를 들어, 인, 비소와 같은 n형 불순물이거나 혹은, 예를 들어 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있다.
상기 스위칭 소자는 예를 들어, 다이오드(130) 혹은 트랜지스터일 수 있으며, 도면에는 다이오드(130)가 도시되어 있다. 예시적인 실시예들에 있어서, 다이오드(130)는 기판(100) 상에 형성된 제1 절연막(120)을 관통하는 제1 개구를 통하여 워드 라인(103)에 전기적으로 연결될 수 있다. 또한, 제1 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 각 워드 라인들(103) 상에 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라, 상기 제1 개구 하부를 채우는 다이오드(130) 역시 상기 제1 및 제1 방향들을 따라 각각 복수 개로 형성되어 다이오드 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 원형, 타원형 또는 모서리가 둥근 사각형 형상을 가질 수 있다. 예를 들어, 상기 제1 개구는 양변의 길이가 동일하고, 모서리가 둥근 정사각형 형상을 가질 수 있다.
각 다이오드들(130)은 하부 다이오드막(132) 및 상부 다이오드막(134)을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 및 상부 다이오드막들(132, 134)은 각각 불순물들이 도핑된 실리콘을 포함할 수 있다. 일 실시예에 있어서, 하부 다이오드막(132)은 예를 들어, 인, 비소와 같은 n형 불순물을 포함하고, 상부 다이오드막(134)은 예를 들어, 붕소, 갈륨과 같은 p형 불순물을 포함한다.
오믹 패턴(140)은 상기 각 제1 개구들의 나머지 부분, 예를 들어 상부를 채우면서 다이오드(130) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 오믹 패턴(140)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다. 오믹 패턴(140)은 다이오드(130)와 플러그(160) 사이의 접촉 저항을 감소시킬 수 있다. 다른 실시예들에 있어서, 경우에 따라 오믹 패턴(140)이 형성되지 않을 수도 있다.
플러그(160)는 제1 절연막(120) 상에 형성된 제2 절연막(150)을 관통하여 상기 제1 개구들에 연통하는 제2 개구들을 채우며, 이에 따라 오믹 패턴(140)에 전기적으로 연결될 수 있다. 또한, 제2 절연막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구는 상기 제1 개구와 연속적으로 연결될 수 있다. 이에 따라, 다이오드(130)의 측벽은 플러그(160)의 측벽과 연속적으로 이어질 수 있다. 또한, 다이오드(130)의 상면은 이와 직접적으로 접촉하는 플러그(160)의 바닥면과 실질적으로 동일한 면적을 가질 수도 있다.
다른 예시적인 실시예들에 있어서, 플러그(160)의 바닥면과 측벽에는 배리어막 패턴(도시되지 않음)이 추가적으로 형성될 수 있다. 예를 들어, 상기 배리어막 패턴은 금속 질화물을 포함할 수 있으며, 플러그(160)를 구성하는 원자들의 확산을 방지할 수 있다. 다른 예시적인 실시예들에 있어서, 플러그(160)도 경우에 따라 생략될 수도 있다.
상기 저항변화 메모리 유닛은 순차적으로 적층된 하부 전극(180), 저항변화 물질막 패턴(270) 및 상부 전극(290)을 포함한다.
하부 전극(180)은 플러그(160) 상에 형성되고 저항변화 물질막 패턴(270) 하부에 형성되어 저항변화 물질막 패턴(270)을 가열하며, 이에 따라 저항변화 물질막 패턴(270)에 상변태가 발생될 수 있다.
예시적인 실시예들에 있어서, 하부 전극(180)은 기판(100)의 상면에 수직한 방향에서 볼 때, 다이오드(130)와 실질적으로 동일한 평면 형상을 가질 수 있다. 예를 들어, 다이오드(130)가 모서리가 둥근 사각형 형상을 가질 때, 하부 전극(180)도 동일하게 모서리가 둥근 사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 하부 전극(180)은 금속이나 금속 질화물, 금속 실리콘 질화물과 같은 금속 화합물을 포함할 수 있다. 예를 들어, 하부 전극(180)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄 등과 같은 금속, 이들의 금속 질화물 또는 이들의 금속 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
저항변화 물질막 패턴(270)은 하부 전극(180) 상에 형성되며, 그 저면이 하부 전극(180)의 상면과 실질적으로 동일한 형상과 면적을 가질 수 있다. 예를 들어, 저항변화 물질막 패턴(270)은 모서리가 둥근 사각형 형상을 가질 수 있다.
저항변화 물질막 패턴(270)은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 한종 이상의 불순물(X)을 포함할 수 있다. 저항변화 물질막 패턴(270)의 조성은 아래에서 보다 상세히 설명한다.
저항변화 물질막 패턴(270)의 물리적 크기가 제한될 수 있다. 예를 들어, 저항변화 물질막 패턴(270)이 하부 전극(180)과 직접적으로 접촉하는 면적과 상부 전극(290)과 직접적으로 접촉하는 면적의 합을 M이라고 정의하고, 저항변화 물질막 패턴(270)이 제3 절연막(210)과 직접적으로 접촉하는 면적을 D라고 정의할 수 있다. 이때, D/M의 값은 3 이상일 수 있다.
도 2는 D/M 값의 변화에 따른 저항변화 물질막 패턴(270)의 리셋 전류를 측정하였다. 리셋 전류는 저항변화 물질막 패턴(270)이 저항변화할 때, 필요한 전류를 의미한다. 즉, 이 값이 클수록, 저항변화 메모리의 쓰기 속도가 느려지는 것을 의미한다.
도 2를 참조하면, D/M 값이 작아질수록, 저항변화 메모리의 리셋 전류가 증가하는 것이 관찰되었다. 즉, D/M 값이 작아질수록, 상부 전극(290)과 하부 전극(180)으로 손실되는 열이 증가하여, 저항변화 물질막 패턴(270)을 녹이는데 필요한 에너지가 증가하였다. 결과적으로, 리셋 전류를 200μA 이하로 유지하기 위해서는 저항변화 물질막 패턴(270)의 D/M값은 3 이상이어야 한다.
한편, 제3 절연막(210)은 하부 전극들(180) 및 저항변화 물질막 패턴들(270)을 둘러싸며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상부 전극(290)은 저항변화 물질막 패턴(270)에 접촉하며 제3 절연막(210) 상에 형성된다. 상부 전극(290)은 예를 들어, 하부 전극(180)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
또한, 비트 라인(295)은 상부 전극(290) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 비트 라인(295)은 구리(Cu), 알루미늄(Al), 텅스텐(W) 등과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(295) 및 상부 전극(290)은 상기 제2 방향으로 연장되는 라인 형상 혹은 바(bar) 형상을 가지며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
본 발명의 실시예에 따른, 저항변화 물질막 패턴(270)은 빠른 결정화 속도 및 열 안정성을 동시에 가질 수 있다. 이에 따라, 저항변화 물질막 패턴(270)을 포함하는 상기 저항변화 메모리 소자는 빠른 쓰기 속도 및 우수한 데이터 유지(retention) 특성을 가질 수 있다.
저항변화 메모리 유닛의 형상은 도 1에 의해서 제한되지 않으며, 필요에 따라서 다양한 형상을 가질 수 있다.
저항변화 물질막
저항변화 물질막은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 한종 이상의 불순물(X)을 포함한다. 즉, 상기 저항변화 물질막은 Ge-Sb-Te 시스템 내에 III족, IV족, V족 및 VI족에서 선택된 하나 이상의 불순물이 추가될 수 있다.
예시적인 실시예들에 있어서, 상기 저항변화 물질막의 조성은 Xp(GeaSb(1-a-b)Teb)(1-p)로 표시될 수 있다.
상기 불순물(X)은 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S) 중에서 선택될 수 있다. 바람직하게, 상기 불순물은 탄소(C), 질소(N) 또는 산소(O) 중에서 선택될 수 있다. 이와 달리, 상기 불순물은 비스무트(Bi)일 수 있다.
상기 불순물의 원자 농도 p는 0 < p ≤ 0.20를 만족할 수 있다.
한편, 상기 게르마늄(Ge)의 원자 농도 a는 0.05 ≤ a < 0.19을 만족할 수 있다. 상기 게르마늄(Ge)의 원자 농도 a가 미리 정해진 수치를 초과하는 경우, 상기 저항변화 물질막의 저항변화 온도가 지나치게 높아지므로 저항변화 속도가 느려질 수 있다. 또한, 상기 게르마늄(Ge)의 원자 농도 a가 미리 정해진 수치를 미달하는 경우, 상기 저항변화 물질막의 비정질상이 불안정한 문제점이 있다.
또한, 상기 텔루륨(Te)의 원자 농도 b는 0.42 ≤ b ≤ 0.56를 만족할 수 있다. 상기 텔루륨(Te)의 원자 농도 b가 0.42 보다 작은 경우, 상기 저항변화 물질이 결정질 상태인 경우와 비정질 상태인 경우에 비저항의 차이가 작은 문제점이 있다.
결과적으로, Ge-Sb-Te 시스템에 불순물(X)이 첨가된 상기 저항변화 물질막에 있어서, 상기 게르마늄(Ge)의 원자 농도 a가 0.05 이상이고, 0.19 미만이며, 상기 텔루륨(Te)의 원자 농도 b가 0.42 이상이고 0.56 이하이며, 상기 불순물(X)의 원자 농도 p가 0.2 이하인 경우, 상기 저항변화 물질막은 우수한 결정화 속도 및 열 안정성을 가질 수 있으며, 결정질 상태와 비정질 상태에서 비저항 차이가 작을 수 있다.
다른 예시적인 실시예들에 있어서, 상기 저항변화 물질막은 2개 이상의 불순물을 포함하며, 이의 조성은 Xp Yq(GeaSb(1-a-b)Teb)(1-p-q)로 표시될 수 있다.
상기 제1 불순물(X) 및 상기 제2 불순물(Y)은 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S) 중에서 선택될 수 있다. 바람직하게, 상기 제1 불순물(X) 및 상기 제2 불순물(Y)은 탄소(C), 질소(N) 또는 산소(O) 중에서 선택될 수 있다. 이와 달리, 상기 제1 불순물(X) 또는 상기 제2 불순물(Y)은 비스무트(Bi)일 수 있다.
상기 제1 불순물(X)의 원자 농도 p과 상기 제2 불순물(Y)의 원자 농도 q의 합은 0 < p + q ≤ 0.20를 만족할 수 있다.
한편, 상기 게르마늄(Ge)의 원자 농도 a는 0.05 ≤ a < 0.19을 만족할 수 있다. 또한, 상기 텔루륨(Te)의 원자 농도 b는 0.42 ≤ b ≤ 0.56를 만족할 수 있다.
예시적인 실시예들에 있어서, Ge-Sb-Te 시스템에 2 종류의 불순물들(X, Y)이 첨가된 상기 저항변화 물질막에 있어서도, 상기 게르마늄(Ge)의 원자 농도 a가 0.05 이상이고, 0.19 미만이며, 상기 텔루륨(Te)의 원자 농도 b가 0.42 이상이고 0.56 이하이며, 상기 불순물(X)의 원자 농도 p가 0.2 이하인 경우, 상기 저항변화 물질막은 우수한 결정화 속도 및 열 안정성을 가질 수 있으며, 결정질 상태와 비정질 상태에서 비저항 차이가 작을 수 있다.
도 3은 본 발명의 예시적인 실시예에 따른 저항변화 물질막 및 비교 실시예에 따른 저항변화 물질막의 비정질 상태에서 열 안정성을 나타내는 그래프이다. 한편, 도 4는 GST 물질의 조성을 설명하기 위한 Ge-Sb-Te 3상 상태도이다.
도 3에서, X축은 온도를 1/kT로 나타내고, 이때 T는 온도를 의미하며 k는 볼츠만 상수이다. Y축은 결정화 시간을 로그(log) 스케일로 표시하여, 상기 온도(T)에서 비정질의 저항변화 물질막이 결정화되는 시간을 나타낸다.
즉, 상기 그래프에서, Y축의 값이 클 수록, 상기 저항변화 물질막의 열 안정성이 우수함을 의미한다. 일반적으로, 상기 저항변화 물질막이 저항변화 메모리에 사용될 때, 상기 비정질의 저항변화 물질막이 전류의 인가 없이 결정화되는 시간(데이터 유지(retention) 특성)은 10년을 기준으로 한다. 즉, 상기 결정화 시간이 10년에 해당하는 온도가 높을 수록, 상기 저항변화 물질막의 열 안정성이 우수함을 의미한다.
한편, 도 3에서 본 발명의 실험예는 앞서 언급한 Xp(GeaSb(1-a-b)Teb)(1-p)의 조성 범위를 만족하는 물질이다. 한편, 비교예 1은 비교 실시예에 따라 불순물이 첨가되지 않은 Ge2Sb2Te5조성의 저항변화 물질막을 나타내며, 비교예 2는 비교 실시예에 따라 불순물이 첨가되지 않은 Ge2Sb2Te5조성의 저항변화 물질막을 나타낸다. 도 4에 도시된 바와 같이, 상기 Ge2Sb2Te5및 Ge1Sb2Te4은 3상 상태도에서 Sb2Te3-GeTe연결선(tie line) 상에 위치하는 조성이다.
도 3의 실험 결과에 의하면, 본 발명의 실험예의 저항변화 물질막은 약 90℃ 이상 온도에서, 비교예 1의 저항변화 물질막보다 긴 결정화 시간을 가진다. 즉, 본 발명의 예시적인 실시예들에 따른 저항변화 물질막은 약 90℃ 이상의 온도에서 비교예 1보다 우수한 열 안정성을 나타낸다.
도 4는 GST 물질의 조성을 설명하기 위한 Ge-Sb-Te 3상 상태도이다.
본 발명에 따른 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 한종 이상의 불순물(X)을 포함한다. 즉, 상기 저항변화 물질막은 Ge-Sb-Te 시스템 내에 III족, IV족, V족 및 VI족에서 선택된 하나 이상의 불순물이 추가될 수 있다. 상기 저항변화 물질막에서 불순물을 제외한 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te)의 조성을 3상 상태도를 참고하여 다시 설명할 수 있다. 즉, 본 발명에 따른 저항변화 물질막은 도 4에 한정된 GST 물질에 추가적으로 불순물(X)을 더 포함할 수 있다.
도 4에서, 본 발명에 따른 저항변화 물질막의 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te)의 조성은 복수의 조성선들에 의해서 정의될 수 있다.
예를 들어, 제1 조성선은텔루륨(Te)의 원자 농도가 약 0.42인 조성들을 연결한 선이다. 제2 조성선은텔루륨(Te)의 원자 온도가 약 0.56인 조성들을 연결한 선이다. 제3 조성선는 게르마늄(Ge)의 원자 농도가 약 0.05인 조성을 연결한 선이다. 제4 조성선은게르마늄(Ge)의 원자 농도가 약 0.19인 조성을 연결한 선이다.
상기 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)의 삼성분계 상태도에서, 제1 내지 제4 조성선들에 의해서 둘러싸인 영역으로 정의될 수 있으며, 이에 추가적으로 적어도 하나의 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물은 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S) 중에서 선택될 수 있다. 또한 상기 불순물은 약 0 내지 약 0.20의 원자 농도를 포함할 수 있다.
예시적인 일 실시예에 있어서, 상기 저항변화 물질막은 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)의 삼성분계 상태도에서, GeTe-Sb2Te3를 연결하는 조성선과 중첩되지 않는다. 즉, 종래의 저항변화 물질막과 달리 GeTe-Sb2Te3를 연결하는 조성선과 떨어진 조성에서, 열적 안정성, 저항변화 속도 및 결정 상태에 따른 비저항 차이를 모두 만족하는 물질을 얻을 수 있다.
상기 저항변화 물질막은 결정질 상태와 비정실 상태에서 비저항 차이가 미리 정해진 비율 이상일 수 있다. 상기 저항변화 메모리의 셋 저항을 R0로 표시하고, 상기 저항변화 메모리의 리셋 저항을 R1으로 표시할 때, log10(R1/R0)는 0.4 이상을 만족해야 한다. 즉, 리셋 저항(R1)은 셋 저항(R0)의 약 2.5배 이상을 만족해야 한다. 상기 조건을 만족할 때, 저항변화 물질막은 저항변화 메모리 소자에서 사용될 수 있다.
실험예 1
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질막을 채웠다. 이 때, 저항변화 물질막 패턴이 하부 전극 및 상부 전극과 접촉하는 면적의 합을 M, 저항변화 물질막 패턴의 측면에 둘러싸인 유전체의 면적을 D라고 하면 D/M은 5.3이다. 한편, 저항변화 물질은 Al2Ge9.8Sb39.2Te49의 조성을 가지도록 형성되었다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 셋 저항, 리셋 저항, 리셋 전류, 10년 보장 온도, 셋 속도 등의 특성을 측정하였다.
실험예 2
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 N5Ge9.5Sb38Te47.5의 조성을 가지도록 형성되었다. 다음 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성한다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 셋 저항, 리셋 저항, 리셋 전류, 10년 보장 온도, 셋 속도 등의 특성을 측정하였다.
비교 실험예 1
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 Ge2Sb2Te5의 조성을 가지도록 형성되었다. 즉, Ge 및 Te의 조성 함량이 커서, 본 발명에서 제안한 조성 범위를 만족하지 않는다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 특성을 측정하여, 본 발명의 실험예와 비교하였다.
비교 실험예 1의 소자의 경우, 셋 속도가 200 ns로 느려 고속 동작이 어렵다.
비교 실험예 2
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 Al30Ge7Sb28Te35를 증착 했다. 즉, Al의 조성이 커서, 본 발명에서 제안한 조성 범위를 만족하지 않는다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 특성을 측정하여, 본 발명의 실험예와 비교하였다.
비교 실험예 2의 소자의 경우, 셋 저항과 리셋 저항의 차이가 크지 않아, 소자로 사용하기 적절하지 않다.
비교 실험예 3
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 20nm, 높이 25nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, 저항변화 물질막 패턴이 하부 전극 및 상부 전극과 접촉하는 면적의 합을 M, 저항변화 물질막 패턴의 측면에 둘러싸인 유전체의 면적을 D라고 하면 D/M은 2.5이다. 즉, D/M 값이, 본 발명에서 제안한 3보다 작다. 저항변화 물질은 N5Ge9.5Sb38Te47.5를 증착한다. 다음 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다.
비교 실험예 3의 소자의 경우, 리셋 전류가 280 μA로 너무 커서 소자로 부적합하다. 이는 D/M이 작아 발열과 동시에 소실되는 열에너지가 크기 때문이다.
비교 실험예 4
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 Al15Ge8.5Sb34Te42.5를 증착했다. 즉, Te의 조성 함량이 작아서, 본 발명에서 제안한 조성 범위를 만족하지 않는다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 특성을 측정하여, 본 발명의 실험예와 비교하였다.
비교 실험예 4의 소자의 경우, 셋저항과 리셋저항의 비가 작아, 소자로 사용하기 적절하지 않다.
비교 실험예 5
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 Al15Ge8.5Sb17Te59.5를 증착 했다. 즉, Te의 조성이 커서, 본 발명에서 제안한 조성 범위를 만족하지 않는다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 특성을 측정하여, 본 발명의 실험예와 비교하였다.
비교 실험예 5의 소자의 경우, 하부 전극 또는 절연막 등과의 접촉 특성(adhesion)이 불량하여 수회 동작 후에, 소자가 더 이상 동작하지 않았다. 즉, 상기 조성의 경우, 내구성이 떨어져서, 소자로 사용하기 적절하지 않다.
비교 실험예 6
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 N5Ge2.9Sb42.7Te49.4를 증착 했다. 즉, Ge의 조성이 작아서, 본 발명에서 제안한 조성 범위를 만족하지 않는다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 특성을 측정하여, 본 발명의 실험예와 비교하였다.
비교 실험예 6의 소자의 경우, 리셋 저항이 낮고, 리셋 전류가 크며, 10년 보장온도도 매우 낮아, 소자로 사용하기 적절하지 않다.
비교 실험예 7
워드 라인 위에 형성한 다이오드 위에 하부 전극을 형성하고 직경 15nm, 높이 40nm의 원통형 구조를 만들고 저항변화 물질을 채웠다. 이 때, D/M은 5.3이다. 저항변화 물질은 N5Ge19Sb28.5Te47.5를 증착 했다. 즉, Ge의 조성이 커서, 본 발명에서 제안한 조성 범위를 만족하지 않는다. 이후, 상부 전극을 형성하고 워드 라인에 직각으로 비트 라인을 형성했다. 제조된 저항변화 메모리의 특성을 측정하여, 본 발명의 실험예와 비교하였다.
비교 실험예 6의 소자의 경우, 셋 속도가 느려서, 소자로 사용하기 적절하지 않다.
셋 저항 리셋 저항 리셋 전류 10년 보장 온도 셋 속도
실험예 1 18Kohm 320Kohm 180μA 73℃ 10ns
실험예 2 25Kohm 560Kohm 170μA 77℃ 15ns
비교실험예 1 40Kohm 1.2Mohm 180μA 72℃ 200ns
비교실험예 2 8Kohm 21Kohm 230μA 25℃ 10ns
비교실험예 3 20Kohm 310Kohm 280μA 72℃ 10ns
비교실험예 4 12Kohm 29Kohm 200μA 70℃ 10ns
비교실험예 5 - - - - -
비교실험예 6 10Kohm 230Kohm 210μA 34℃ 10ns
비교실험예 7 43Kohm 2.5Mohm 170μA 34℃ 190ns
결과적으로, 본 발명의 저항변화 물질은 열적 안정성과 빠른 동작 속도를 동시에 만족하면서, 셋 저항과 리셋 저항이 충분히 큰 값을 가진다는 것을 확인하였다.도 5은 본 발명의 예시적인 실시예에 따른 저항변화 물질막 및 비교 실시예에 따른 저항변화 물질막의 Te 함량 변화에 따른 결정화 속도 및 10년 보장온도의 변화를 나타내는 그래프이다.
도 5에서, X축은 저항변화 물질막의 Te의 함량(at. %)을 나타내고, 좌측 Y축은 상기 저항변화 물질막의 결정화 속도(즉, 결정화 진행 시간(ns ))를 나타내며, 상기 저항변화 물질막이 사용된 저항변화 메모리 소자의 쓰기 속도와 연관된다. 한편, 후측 Y축은 상기 저항변화 물질막의 10년 보장 온도(℃ )를 나타내며, 상기 저항변화 물질막이 사용된 저항변화 메모리 소자의 데이터 유지 특성과 연관된다.
즉, 상기 그래프에서, 우측 Y축의 값이 클 수록, 상기 저항변화 물질막의 열 안정성이 우수함을 의미한다. 또한, 상기 그래프에서, 좌측 Y축 값(즉, 시간)이 작을수록, 상기 저항변화 물질막이 사용된 메모리 장치의 쓰기 속도가 우수함을 의미한다.
한편, 도 5에서 사용된 저항변화 물질막을 별도의 불순물을 포함하지 않은 GST 물질에서, (Ge+Sb):Te의 비율을 변경하면서, 실험을 진행하였다. 도 5에 나타난 바와 같이, Te의 함량이 증가함에 따라서, 10년 보장 온도도 악화되고, 결정화 속도는 향상된다. 즉, Te의 함량이 45at. %를 초과할 때, 결정화 속도는 향상되고, 바람직하게 Te의 함량이 50at. % 이상일 때, 결정화 속도는 더욱 향상된다. 한편, Te의 함량이 58at.% 미만일 때, 바람직하게 Te의 함량이 55at. % 이하일 때, 10년 보장온도는 우수한 값을 가질 수 있다. 따라서, Te 함량의 특정 구간에서 10년 보장온도와 결정화 속도를 동시에 만족할 수 있다. 즉, Te의 함량이 약 52at. % 이상이고, 약 56at.% 미만일 때, 요구되는 조건을 동시에 만족할 수 있다.
한편, 아래에서 설명한 바와 같이, 불순물 추가를 통해서 10년 보장 온도를 추가적으로 향상시킬 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 저항변화 물질막 및 비교 실시예에 따른 저항변화 물질막의 Ge 함량 변화에 따른 결정화 속도 및 10년 보장온도의 변화를 나타내는 그래프이다.
도 6에서, X축은 저항변화 물질막의 Ge의 함량(at. %)을 나타내고, Y축들은 도 5와 실질적으로 동일하다.
한편, 도 6에서 사용된 저항변화 물질막을 별도의 불순물을 포함하지 않은 GST 물질에서, (Te+Sb):Ge의 비율을 변경하면서, 실험을 진행하였다. 도 6에 나타난 바와 같이, Ge의 함량이 증가함에 따라서, 10년 보장 온도도 향상되고, 결정화 속도는 악화된다. 즉, Ge의 함량이 20at. %를 초과할 때, 결정화 속도가 80ns 이상으로, 사용이 어려울 수 있다. 반면에 Ge의 함량이 20at. % 이하일 때, 10년 보장 온도가 낮은 문제점이 있으나, 아래에서 설명한 바와 같이, 불순물 추가를 통해서 10년 보장 온도를 추가적으로 향상시킬 수 있다. 다만, Ge의 함량이 5at. % 미만일 때, 불순물 추가를 통해서도 요구되는 열적 안정성을 확보할 수 없다. 이에 따라, Ge의 함량이 약 5at. % 이상이고, 15 at. % 미만일 때, 불순물 추가를 통해서, 요구되는 특성을 만족할 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 저항변화 물질막의 불순물(Si) 함량 변화에 따른 결정화 속도 및 10년 보장온도의 변화를 나타내는 그래프이다. 한편, 도 8은 비교 실시예에 따른 저항변화 물질막의 불순물(Si) 함량 변화에 따른 결정화 속도의 변화를 나타내는 그래프이다.
도 7에서 사용된 저항변화 물질막은 앞서 언급한 본 발명에 따른 Ge, Sb, Te의 함량을 가지면서, 추가적으로 실리콘(Si)을 첨가하여 형성하였다. 실리콘(Si)이 첨가되지 않았을 때와 비교하여, 실리콘의 함량이 증가함에 따라서 10년 보장온도가 증가하였다. 반면에, 결정화 속도는 실리콘의 함량과 무관하게 일정한 값을 유지하였다. 다만, 불순물의 함량이 20at. %를 초과하는 경우, 상기 저항변화 물질막에서 상분리가 일어나서 소자로 사용하기 어렵다.
도 8에서 사용된 저항변화 물질막은 본 발명에 따른 Ge, Sb, Te의 함량과 다른 Ge2Sb2Te5에, 추가적으로 실리콘(Si)을 첨가하여 형성하였다. 도 8에 나타난 바와 같이, 실리콘의 함량이 증가됨에 따라서 결정화 속도가 악화됨을 확인하였다.
결과적으로, 본 발명에서 제안한 GST 조성 범위 내에서만, 불순물 도핑에 의한 10년 보장 온도의 향상과 결정화 속도의 유지를 동시에 얻을 수 있다.
저항변화 메모리 소자의 제조 방법
도 9 내지 도 23는 예시적인 실시예들에 따른 저항변화 메모리 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다. 구체적으로, 도 9, 12, 14, 16, 18, 20 및 22는 저항변화 메모리 소자를 제1 방향을 따라 절단한 단면도들이고, 도 10, 13, 15, 17, 19, 20 및 23은 저항변화 메모리 소자를 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 절단한 단면도들이다.
도 9 및 도 10을 참조하면, 기판(300) 상부에 이온 주입 공정을 수행함으로써 불순물 영역을 형성한 뒤, 소자 분리막 패턴(310)을 형성하여 기판(300)을 액티브 영역과 필드 영역으로 구분하고 워드 라인들(303)을 형성한다.
불순물 영역은 제1 불순물 예를 들어, 인, 비소와 같은 n형 불순물 또는 붕소, 갈륨과 같은 p형 불순물을 기판(300) 상부에 주입함으로써 형성될 수 있다. 일 실시예에 있어서, 상기 제1 불순물은 n형 불순물이다. 한편, 상기 불순물 영역 하부에는 상기 제1 불순물과는 다른 도전형의 불순물이 도핑된 웰 영역(도시되지 않음)이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다. 즉, 기판(300) 상에 트렌치들(305)을 형성하고, 트렌치들(305)을 충분히 채우는 소자 분리막(도시하지 않음)을 기판(300) 상에 형성한 후, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 기판(300) 상면에 평행한 제1 방향으로 연장되고, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 기판(300)의 상기 액티브 영역 역시 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 상기 불순물 영역의 저면보다 낮은 저면을 갖도록 형성될 수 있으며, 이에 따라, 상기 액티브 영역 상부에 형성된 상기 불순물 영역이 소자 분리막 패턴(310)에 의해 분리되어 복수 개의 워드 라인들(303)을 형성할 수 있다. 예시적인 실시예들에 있어서, 각 워드 라인들(303)은 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 11, 도 12 및 도 13을 참조하면, 기판(300) 및 소자 분리막 패턴(310) 상에 상기 각 제1 및 제2 방향들을 따라 일정한 간격으로 배열된 복수의 제1 콘택 홀들(325)이 형성된 제1 층간 절연막(320)을 형성한다.
제1 콘택 홀들(325)은 기판(300) 상에 제1 층간 절연막(320)을 형성한 뒤, 워드 라인들(303)의 상면을 노출시키도록 제1 층간 절연막(320)을 예를 들어, 이방성 식각함으로써 형성할 수 있다. 제1 층간 절연막(320)은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 홀들(325)은 기판(100)의 상면에 수직한 방향에서 볼 때, 원형, 타원형 또는 모서리가 둥근 사각형 형상을 가질 수 있다. 예를 들어, 제1 콘택 홀들(325)은 양 변의 길이가 동일한, 모서리가 둥근 사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향 및 상기 제2 방향으로 제1 콘택 홀들(325) 사이의 거리는 제1 콘택 홀(325)의 상기 제1 방향 또는 상기 제2 방향으로의 길이와 유사할 수 있다.
도 14 및 도 15를 참조하면, 제1 콘택 홀들(325)을 채우는 다이오드(330) 및 오믹 패턴(340)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 다이오드(330)는 기판(300)의 노출된 워드 라인들(303) 상면을 씨드막으로 사용하는 선택적 에피택시얼 공정을 수행하여 제1 콘택 홀들(325)을 채우는 실리콘막을 형성하고, 상기 실리콘막의 하부 및 상부에 각각 제2 및 제3 불순물들을 주입함으로써 형성할 수 있다. 이에 따라, 상기 실리콘막의 하부 및 상부는 각각 하부 다이오드막(332) 및 상부 다이오드막(334)으로 정의될 수 있으며, 하부 다이오드막(332)의 경우 워드 라인들(303)의 상면과 접촉할 수 있다. 한편, 상기 제2 및 제3 불순물들을 주입하기 이전에, 상기 실리콘막의 상면에 대하여 평탄화 공정을 더 수행함으로써 다이오드(330)의 상면이 제1 층간 절연막(320)의 상면과 동일한 높이를 갖도록 형성할 수 있다.
일 실시예에 있어서, 상기 제2 불순물은 예를 들어, 인, 비소와 같은 n형 불순물이고, 상기 제3 불순물은 예를 들어, 붕소, 갈륨과 같은 p형 불순물이다.
오믹 패턴(340)은 다이오드(330)와 후속하여 형성되는 하부 전극(360) 사이의 접촉 저항을 감소시키기 위한 것으로서, 예시적인 실시예들에 있어서 다이오드(330) 및 제1 층간 절연막(320) 상에 금속막(미도시)을 형성하고, 열처리를 통해 상기 금속막과 다이오드(330)의 실리콘 성분을 반응시킴으로써 형성할 수 있다. 상기 금속막은 예를 들어, 코발트, 니켈, 텅스텐과 같은 금속을 포함하도록 형성할 수 있으며, 이에 따라 오믹 패턴(340)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함하도록 형성될 수 있다. 이후 상기 금속막 중 미반응 부분은 제거한다.
이와는 달리, 예시적인 실시예들에 있어 오믹 패턴(340)은 다이오드(330) 상부에 금속 이온을 직접 주입함으로써 형성할 수도 있으며, 경우에 따라 형성하지 않고 생략할 수도 있다.
한편, 다이오드(330) 및 오믹 패턴(340)은 각각 제1 콘택 홀들(325) 내에 형성되기 때문에, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 다이오드 어레이 및 오믹 패턴 어레이를 형성할 수 있다.
도 16 및 도 17을 참조하면, 도 11 내지 도 13를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(320) 및 오믹 패턴들(340) 상에 상기 각 제1 및 제2 방향들을 따라 일정한 간격으로 배열된 복수 개의 제2 콘택 홀들(355)이 형성된 제2 층간 절연막(350)을 형성한다.
즉, 제2 콘택 홀들(355)은 제1 층간 절연막(320) 및 오믹 패턴들(340) 상에 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 사용하여 제2 층간 절연막(350)을 형성한 후, 제2 층간 절연막(350)을 오믹 패턴들(340)의 상면을 노출시키도록 예를 들어, 이방성 식각함으로써 형성할 수 있다. 이때, 제2 콘택 홀들(355)은 제2 콘택 홀 어레이를 형성할 수 있다.
도 18 및 도 19를 참조하면, 제2 콘택 홀들(355)을 채우는 하부 전극(360)를 형성한다. 이에 따라, 하부 전극(360)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 하부 전극 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(360)는 제2 콘택 홀들(355)에 의해 노출된 오믹 패턴들(340)의 상면, 제2 콘택 홀들(355)의 측벽 및 제2 층간 절연막(350)의 상면 상에 하부 전극막을 형성한 후, 상기 하부 전극막의 상부를 제2 층간 절연막(350)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다.
상기 하부 전극막은 금속이나 금속 질화물, 금속 실리콘 질화물과 같은 금속 화합물을 포함할 수 있다. 예를 들어, 하부 전극(360)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄 등과 같은 금속, 이들의 금속 질화물 또는 이들의 금속 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
도 20 및 도 21을 참조하면, 제3 층간 절연막(375)을 형성하고, 이를 관통하는 저항변화 물질막 패턴(370)을 형성한다.
구체적으로, 제2 층간 절연막(350) 및 하부 전극(360) 상에 제3 층간 절연막(375)을 형성한 후, 제3 층간 절연막(375)을 부분적으로 제거하여, 하부 전극(360)을 노출시키는 제3 콘택 홀들을 형성한다. 이후, 제3 층간 절연막(375) 상에 상기 제3 콘택 홀들을 매립하는 저항변화 물질막을 형성한 후, 상기 저항변화 물질막 상부를 제거하여 저항변화 물질막 패턴(370)을 형성한다.
상기 저항변화 물질막은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 사이클링 화학 기상 증착(cyclic CVD) 공정 및 원자층 증착(ALD) 공정 등과 같은 다양한 공정을 통해서 형성될 수 있다. 예를 들어, 상기 ALD 공정을 통해서, 상기 저항변화 물질막을 형성하는 경우, 각각의 소스 주입 시간 또는 각각의 소스 주입 사이클 변경을 통해서 원하는 조성의 저항변화 물질막을 안정적으로 형성할 수 있다. 예를 들어, 상기 스퍼터링 공정을 통해서, 상기 저항변화 물질막을 형성하는 경우, 빠른 속도로 공정을 수행할 수 있다.
상기 저항변화 물질막의 조성은 앞선 언급한 조성 조건을 만족할 수 있다.
도 22 및 도 23을 참조하면, 제4 층간 절연막(380)을 형성하고, 이를 관통하는 상부 전극(390) 및 비트 라인(395)을 형성한다.
즉, 저항변화 물질막 패턴(370)과 제3 층간 절연막(375) 상에 제4 층간 절연막(380)을 형성하고, 상기 제4 층간 절연막(380)을 부분적으로 제거하여, 저항변화 물질막 패턴(370)을 노출시키고 상기 제2 방향으로 연장하는 개구들을 형성한다. 이후, 상기 개구를 매립하는 상부 전극(390)과 비트 라인(395)을 형성한다.
100, 300: 기판 103, 303: 워드 라인
305: 트렌치 110, 310: 소자 분리막 패턴
120, 320: 제1 층간 절연막 325: 제1 콘택 홀
130, 330: 다이오드 132, 332: 하부 다이오드
134, 334: 상부 다이오드 140, 340: 오믹
150, 350: 제2 층간 절연막 355: 제2 콘택 홀
160: 콘택 플러그 180: 하부 전극
270: 저항변화 물질막 패턴 290: 상부 전극
295: 비트 라인

Claims (11)

  1. 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 하나 이상의 불순물(X)을 포함하여, Xp(GeaSb(1-a-b)Teb)(1-p)로 표시되며,
    상기 불순물의 원자 농도 p는 0 < p ≤ 0.2이며,
    상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이고,
    상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이며,
    기둥 형상을 가지고, 상기 기둥의 상면과 바닥면의 면적의 합을 M으로 정의하고, 상기 기둥의 측벽 면적이 D로 정의할 때, D는 M의 3배 이상인 저항변화 물질막.
  2. 제1항에 있어서, 상기 불순물는 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S)에서 선택된 하나인 저항변화 물질막.
  3. 제1항에 있어서, 상기 불순물은 비스무트(Bi)인 저항변화 물질막.
  4. 제1항에 있어서, 70℃ 이하의 온도에서 1년 이상 비정질 상태를 유지하는 저항변화 물질막.
  5. 제1항에 있어서, 리셋 전류가 200μA 이하인 저항변화 물질막.
  6. 삭제
  7. 제1항에 있어서, 비정질 상태의 비저항이 결정질 상태의 비저항의 2.5배 이상인 저항변화 물질막.
  8. 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 2개 이상의 불순물들(X, Y)을 포함하여, XpYq(GeaSb(1-a-b)Teb)(1-p)로 표시되며,
    상기 불순물의 원자 농도합 p+q는 0 < p+q ≤ 0.2이며,
    상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이고,
    상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이며,
    기둥 형상을 가지고, 상기 기둥의 상면과 바닥면의 면적의 합을 M으로 정의하고, 상기 기둥의 측벽 면적이 D로 정의할 때, D는 M의 3배 이상인 저항변화 물질막.
  9. 기판 상에 배치된 하부 전극;
    상기 하부 전극 상에 배치된 저항변화 물질막 패턴; 및
    상기 저항변화 물질막 패턴 상에 배치된 상부 전극을 포함하고,
    상기 저항변화 물질막 패턴은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 하나 이상의 불순물(X)을 포함하여, Xp(GeaSb(1-a-b)Teb)(1-p)로 표시되며,
    상기 불순물의 원자 농도 p는 0 < p ≤ 0.2이며,
    상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.19이고,
    상기 텔루륨의 원자 농도 b는 0.42 ≤ b ≤ 0.56이며,
    상기 저항변화 물질막 패턴이 상기 상부 전극과 접촉하는 면적과 상기 저항변화 물질막 패턴이 상기 하부 전극과 접촉하는 면적의 합을 M으로 정의하고, 상기 저항변화 물질막 패턴의 측벽의 면적을 D로 정의할 때, D는 M의 3배 이상인 저항변화 메모리 장치.
  10. 제9항에 있어서, 상기 저항변화 물질막 패턴의 측벽을 둘러싸는 절연막을 더 포함하는 저항변화 메모리 장치.
  11. 제9항에 있어서,
    상기 게르마늄의 원자 농도 a는 0.05 ≤ a < 0.15이고, 상기 텔루륨의 원자 농도 b는 0.52 ≤ b < 0.56인 저항변화 메모리 장치.
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