KR100773398B1 - 오티피 셀 어레이를 구비한 상 변화 메모리 장치 - Google Patents

오티피 셀 어레이를 구비한 상 변화 메모리 장치 Download PDF

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 OTP 셀 어레이, OTP 모드 컨트롤러, 어드레스 디코더, OTP 금지 컨트롤러, 그리고 쓰기 드라이버를 포함한다. OTP 셀 어레이는 상 변화 물질을 갖는 메모리 셀로 이루어진다. OTP 모드 컨트롤러는 외부 커맨드에 응답하여 OTP 모드 신호, 제 1 및 제 2 제어 신호를 발생한다. 어드레스 디코더는 상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 구동한다. OTP 금지 컨트롤러는 상기 OTP 모드 신호에 응답하여 동작하고, 상기 제 1 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지 정보를 저장하며, 상기 제 2 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 허락 정보를 저장한다. 그리고 쓰기 드라이버는 상기 프로그램 허락 정보에 응답하여 상기 OTP 셀 어레이에 프로그램 전류를 공급하고, 상기 프로그램 금지 정보에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단한다.

Description

오티피 셀 어레이를 구비한 상 변화 메모리 장치{PHASE CHANGE MEMORY DEVICE HAVING OTP CELL ARRAY}
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 3은 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 어드레스 디코더를 예시적으로 보여주는 회로도이다.
도 5는 도 3에 도시된 OTP 금지 컨트롤러를 예시적으로 보여주는 회로도이다.
도 6은 도 5에 도시된 메모리 셀에 프로그램 금지 정보를 저장하는 동작을 보여주기 위한 타이밍도이다.
도 7은 도 5에 도시된 메모리 셀에 프로그램 허락 정보를 저장하는 동작을 보여주기 위한 타이밍도이다.
도 8은 도 6의 프로그램 금지 정보에 대한 읽기 동작을 보여주기 위한 타이밍도이다.
도 9는 도 7의 프로그램 허락 정보에 대한 읽기 동작을 보여주기 위한 타이밍도이다.
도 10은 도 3에 도시된 쓰기 드라이버를 예시적으로 보여주는 회로도이다.
도 11은 본 발명에 따른 상 변화 메모리 장치의 다른 실시예를 보여주기 위한 회로도이다.
도 12는 본 발명에 따른 상 변화 메모리 장치의 또 다른 실시예를 보여주기 위한 회로도이다.
도 13은 본 발명에 따른 상 변화 메모리 장치의 적용예를 보인 휴대용 전자 시스템의 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100: OTP 셀 어레이 110: 노말 셀 어레이
120: 비트 라인 선택회로 140: 데이터 입출력 버퍼
200: 어드레스 디코더 300: OTP 컨트롤러
400: OTP 모드 컨트롤러 500: OTP 금지 컨트롤러
510: 신호 컨트롤러 520: 저장부
530: 센싱부 540: 래치부
600: 쓰기 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 OTP 셀 어레이를 구비한 상 변화 메모리 장치(phase change memory device)에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있 는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 불휘발성 메모리이면서도, 쓰기(write) 속도 및 재쓰기(rewrite) 가능 회수에서 DRAM에 근접하는 장점을 갖는다. 또한, 상 변화 메모리 장치는 비용(cost), 칩 면적 축소 면에서는 DRAM 보다 더 유리하다.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 상 변화 메모리 장치의 메모리 셀(10)은 가변 저항 소자(GST)와 선택 트랜지스터(MT)로 구성된다. 가변 저항 소자(GST)는 비트 라인(BL)에 연결된다. 선택 트랜지스터(MT)는 가변 저항 소자(GST)와 접지 사이에 연결된다. 선택 트랜지스터(MT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, 선택 트랜지스터(MT)는 턴 온(turn on) 된다. 선택 트랜지스터(MT)가 턴 온(turn on) 되면, 가변 저항 소자(GST)는 비트 라인(BL)을 통해 전류를 공급받는다.
가변 저항 소자(GST)는 상 변화 물질(phase change material)(도시되지 않음)을 포함한다. 상 변화 물질은 온도에 따라 저항이 변하는 GST(Ge-Sb-Te)와 같은 물질이 이용되며, 적어도 Te를 함유한다. 상 변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질의 이러한 특성을 이용하여 데이터를 프로그램한다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다. 도 2에서 참조 번호 1은 상 변화 물질이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 2를 참조하면, 상 변화 물질은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항 (resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.
상 변화 메모리 장치는 불휘발성 메모리 장치로서, 여러 응용 분야(예를 들면, 컴퓨터 시스템 등)에서 플래시 메모리 장치를 대체하는 저장 매체로 논의되고 있다. 일반적으로 플래시 메모리 장치는 OTP(On Time Program) 블록을 구비하고 있다. 플래시 메모리 장치의 OTP 블록에는 그 장치의 고유 정보, 즉 그 장치의 시리얼 번호, 제조업체에 대한 정보, 제조일 등과 같은 보안 데이터가 저장된다. 따라서 OTP 블록에 한 번 프로그램된 데이터는 외부 조작에 대해 안전하게 보호되어야 하며, 이후의 프로그램 동작에 의해 변경되지 않아야 한다.
그러나 종래의 상 변화 메모리 장치는 플래시 메모리 장치의 OTP 블록과 같은 기능을 지원하는 메모리 블록을 따로 구비하고 있지 않다. 따라서 종래의 상 변화 메모리 장치에 의하면, 보안 데이터가 외부 조작에 의해 쉽게 변경될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 보안 데이터를 안전하게 보호할 수 있는 상 변화 메모리 장치를 제공하는 데 있다. 또한, 본 발명의 다른 목적은 보안 데이터를 안전하게 보호할 수 있을 뿐만 아니라, 필요에 따라 보안 데이터를 변경할 수 있는 상 변화 메모리 장치를 제공하는 데 있다.
본 발명에 따른 상 변화 메모리 장치는 상 변화 물질을 갖는 메모리 셀로 이 루어진 OTP 셀 어레이 및 노말 셀 어레이; 노말 모드 시에 상기 노말 셀 어레이를 선택하고, OTP 모드 시에 상기 OTP 셀 어레이를 선택하는 어드레스 디코더; 선택된 셀 어레이에 프로그램 전류를 공급하는 쓰기 드라이버; 및 상기 OTP 모드 시에 상기 OTP 셀 어레이에 대한 프로그램이 금지되도록 상기 쓰기 드라이버를 제어하는 OTP 제어 회로를 포함한다.
실시예로서, 상기 OTP 제어 회로는 외부 커맨드에 응답하여 OTP 모드 신호를 발생하는 OTP 모드 컨트롤러; 및 상기 OTP 모드 신호에 응답하여 상기 쓰기 드라이버에 OTP 금지 신호를 제공하는 OTP 금지 컨트롤러를 포함한다. 상기 어드레스 디코더는 상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 선택한다. 상기 쓰기 드라이버는 상기 OTP 금지 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단한다.
다른 실시예로서, 상기 OTP 제어 회로는 외부 커맨드에 응답하여 OTP 모드 신호, 제 1 및 제 2 제어 신호를 발생하는 OTP 모드 컨트롤러; 및 상기 OTP 모드 신호에 응답하여 동작하고, 상기 제 1 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지 정보를 저장하며, 상기 제 2 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 허락 정보를 저장하는 OTP 금지 컨트롤러를 포함한다. 상기 어드레스 디코더는 상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 선택한다. 상기 쓰기 드라이버는 상기 프로그램 금지 정보에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단하고, 상기 프로그램 허락 정보에 응답하여 상기 OTP 셀 어레이에 프로그램 전류를 공급한다.
여기에서, 상기 OTP 금지 컨트롤러는 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하기 위한 상 변화 물질을 갖는 메모리 셀을 포함한다. 상기 OTP 금지 컨트롤러의 메모리 셀은 서로 상보적인 데이터를 저장하기 위해 메모리 셀 쌍(pair)으로 구성된다.
또한, 상기 OTP 금지 컨트롤러는 상기 OTP 모드 신호, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하는 저장부; 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 센싱하는 센싱부; 및 상기 센싱부의 센싱 결과를 래치하는 래치부를 포함한다. 상기 저장부는 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하기 위한 상 변화 물질을 갖는 메모리 셀을 포함한다. 상기 저장부의 메모리 셀은 서로 상보적인 데이터를 저장하기 위해 메모리 셀 쌍(pair)으로 구성된다. 상기 센싱부는 상기 저장부의 메모리 셀 쌍에 저장된 데이터를 비교하고, 상기 센싱 결과를 상기 래치부에 제공한다.
본 발명에 따른 상 변화 메모리 장치의 다른 일면은, 상 변화 물질을 갖는 메모리 셀로 이루어진 OTP 셀 어레이; 외부 커맨드에 응답하여 OTP 모드 신호, 제 1 및 제 2 제어 신호를 발생하는 OTP 모드 컨트롤러; 상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 구동하는 어드레스 디코더; 상기 OTP 모드 신호에 응답하여 동작하고, 상기 제 1 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지 정보를 저장하며, 상기 제 2 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 허락 정보를 저장하는 OTP 금지 컨트롤러; 및 상기 프로그램 허락 정보에 응답하여 상기 OTP 셀 어레이에 프로그램 전류를 공급하고, 상기 프로그램 금지 정보에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단하는 쓰기 드라이버를 포함한다.
실시예로서, 상기 OTP 금지 컨트롤러는 상기 OTP 모드 신호, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하는 저장부; 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 센싱하는 센싱부; 및 상기 센싱부의 센싱 결과를 래치하는 래치부를 포함한다. 상기 저장부는 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하기 위한 상 변화 물질을 갖는 메모리 셀을 포함한다. 상기 저장부의 메모리 셀은 서로 상보적인 데이터를 저장하기 위해 메모리 셀 쌍(pair)으로 구성된다. 상기 센싱부는 상기 저장부의 메모리 셀 쌍에 저장된 데이터를 비교하고, 상기 센싱 결과를 상기 래치부에 제공한다.
다른 실시예로서, 상기 저장부는 상기 저장부의 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 더 포함한다. 또 다른 실시예로서, 상기 OTP 셀 어레이의 메모리 셀 및 상기 저장부의 메모리 셀은 워드 라인에 연결된 선택 트랜지스터 또는 다이오드를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 상 변화 메모리 장치는 OTP 셀 어레이(100), 노말 셀 어레이(110), 비트 라인 선택 회로(120), 감지 증폭 회로(130), 데이터 입출력 버퍼(140), 어드레스 디코더(200), OTP 컨트롤러(300), 그리고 쓰기 드라이버(600)를 포함한다. 여기에서, OTP 컨트롤러(300)는 OTP 모드 컨트롤러(400) 및 OTP 금지 컨트롤러(500)를 포함한다.
본 발명에 따른 상 변화 메모리 장치는 OTP 금지 컨트롤러(500)에 저장된 프로그램 금지 정보(Program Protection Information) 또는 프로그램 허락 정보(Program Unprotection Information)에 따라 OTP 셀 어레이(100)에 대한 프로그램 동작을 수행하지 않거나 수행할 수 있다.
OTP 셀 어레이(100) 및 노말 셀 어레이(110)는, 도 1에 도시된 바와 같이, 가변 저항 소자(GST)와 선택 트랜지스터(MT)를 갖는 복수의 메모리 셀로 구성된다. 여기에서, 선택 트랜지스터(MT)는 다이오드(Diode)로 대체할 수 있다. 복수의 메모리 셀은 워드 라인(WL0~WLn, WLn') 및 비트 라인(BL0~BLm)에 연결되어 있다. 특히, OTP 셀 어레이(100)는 워드 라인(WLn')에 연결되어 있다.
OTP 셀 어레이(100)에는 제조업체에 대한 정보, 메모리 장치의 시리얼 번호, 제조일 등과 같은 고유 정보(ID), 즉 보안 데이터가 저장된다. 따라서 OTP 셀 어레이(100)에 프로그램된 데이터는 외부의 조작에 대해 안전하게 보호되어야 한다. 따라서 OTP 셀 어레이(100)는 노말 셀 어레이(110)와 달리, 프로그램 동작 시에 OTP 금지 컨트롤러(500)에 저장된 프로그램 금지 정보에 따라 제한을 받는다.
본래, OTP 셀 어레이(100)에는 단지 한 번의 프로그램 동작만이 허용된다. 그러나 본 발명에 따른 상 변화 메모리 장치는 프로그램 금지 정보에 따라 OTP 셀 어레이(100)에 대한 프로그램 동작을 제한하지만, 반드시 한 번의 프로그램 동작만을 허용하는 것은 아니다. 즉, 본 발명에 따른 상 변화 메모리 장치는 프로그램 허락 정보에 따라 OTP 셀 어레이(100)에 대해 한 번 또는 그 이상의 프로그램 동작을 수행할 수 있다. 이것은 이하에서 상세히 설명된다.
어드레스 디코더(200)는 어드레스(ADDR) 및 OTP 모드 신호를 입력받는다. 여기에서, 어드레스(ADDR)는 워드 라인(WL0~WLn, WLn')을 선택하기 위한 행 어드레스(Row Address; RA)와 비트 라인(BL0~BLm)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 그리고 OTP 모드 신호는 OTP 셀 어레이(100)를 선택하기 위한 신호이다. 즉, OTP 모드 신호가 입력될 때, 노말 셀 어레이(110)의 워드 라인(WLn) 대신에 OTP 셀 어레이(100)의 워드 라인(WLn')이 선택된다. 어드레스 디코더(200)의 구성 및 동작은 도 4를 참조하여 상세히 설명된다.
비트 라인 선택회로(120)는 어드레스 디코더(200)에서 제공된 비트 라인 선택신호(Yi)에 응답하여 선택된 비트 라인을 데이터 라인(DL)에 연결한다. 비트 라인 선택회로(120)는 일반적으로 비트 라인(BL)과 데이터 라인(DL)을 연결하는 NMOS 트랜지스터(도시되지 않음)로 구성된다.
데이터 라인(DL)과 센싱 라인(SL) 사이에는 클램핑 회로(131)가 연결되어 있다. 클램핑 회로(131)는 데이터 라인(DL)의 전압 레벨을 소정의 값으로 클램핑하며, 궁극적으로는 선택된 비트 라인의 전압 레벨을 클램핑한다. 도 3을 참조하면, 클램핑 회로(131)는 NMOS 트랜지스터로 구성되며, 읽기 동작 시에 직류 전압 (DC_CMP)에 의해 데이터 라인(DL)과 센싱 라인(SL) 사이에 전류 통로(current path)를 형성한다.
감지 증폭 회로(130)는 읽기 동작 시에 센싱 라인(SL)의 전압 레벨과 기준 전압(Vref)의 차이를 감지하여, 선택된 메모리 셀에 저장된 데이터를 읽어낸다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)에서 제공되며, 직류 전압(DC_CMP)은 직류 전압 발생회로(미도시)에서 제공된다. 데이터 입출력 버퍼(140)는 감지 증폭 회로(130)에서 읽은 데이터를 외부로 출력한다. 감지 증폭 회로(130) 및 데이터 입출력 회로(140)의 구성 및 동작은 당업자에게 이미 잘 알려져 있기 때문에 자세한 설명을 생략한다.
계속해서 도 3을 참조하면, 본 발명에 따른 상 변화 메모리 장치는 OTP 셀 어레이(100)에 대한 프로그램 동작을 제어하기 위한 OTP 컨트롤러(300)를 포함한다. OTP 컨트롤러(300)는 OTP 모드 컨트롤러(400) 및 OTP 금지 컨트롤러(500)를 포함하며, 어드레스 디코더(200) 및 쓰기 드라이버(600)를 제어한다.
OTP 모드 컨트롤러(400)는 외부 커맨드(CMD)에 응답하여, OTP 모드 신호, 제 1 제어 신호(nProt), 그리고 제 2 제어 신호(nUprot)를 발생한다. 여기에서, OTP 모드 신호는 OTP 셀 어레이(100)를 선택하기 위한 신호이다. 즉, OTP 모드 신호가 발생하면, OTP 셀 어레이(100)에 대한 프로그램 동작 또는 읽기 동작이 수행된다. 제 1 제어 신호(nProt)는 OTP 셀 어레이(100)에 대한 프로그램 금지 정보를 OTP 금지 컨트롤러(500)에 저장하기 위한 신호이다. 제 2 제어 신호(nUprot)는 OTP 셀 어레이(100)에 대한 프로그램 허락 정보를 OTP 금지 컨트롤러(500)에 저장하기 위한 신호이다.
OTP 금지 컨트롤러(500)는 OTP 모드 신호, 제 1 및 제 2 제어 신호(nProt, nUprot)에 응답하여, OTP 금지 신호(OTP_PROT)를 발생한다. OTP 금지 신호(OTP_PROT)는 OTP 셀 어레이(100)에 대한 프로그램 동작을 제한하기 위한 신호이다. OTP 금지 신호(OTP_PROT)는 쓰기 드라이버(600)에 제공된다. OTP 금지 컨트롤러(500)의 구성 및 동작은 도 5 내지 도 9를 참조하여 상세하게 설명된다.
쓰기 드라이버(600)는 프로그램 동작 시에 메모리 셀에 프로그램 전류(program current)를 공급한다. 여기에서, 프로그램 전류는 셋 전류(set current) 또는 리셋 전류(reset current)를 포함한다. 셋 전류란 메모리 셀의 상 변화 물질을 셋 상태로 만들기 위한 전류이며, 리셋 전류는 리셋 상태로 만들기 위한 전류이다. 쓰기 드라이버(600)는 데이터 입출력 버퍼(140)를 통해 데이터를 입력받고, 셋 전류 또는 리셋 전류를 데이터 라인(DL)으로 제공한다. 예를 들면, 데이터가 '1'인 경우에는 리셋 전류를 제공하고, 데이터가 '0'인 경우에는 셋 전류를 제공한다.
한편, 쓰기 드라이버(600)는 OTP 금지 신호(OTP_PROT)에 응답하여, 데이터 라인(DL)으로의 셋 전류 또는 리셋 전류의 공급을 차단할 수 있다. 이에 따라 OTP 금지 신호(OTP_PROT)가 발생하면, 상 변화 메모리 장치는 OTP 셀 어레이(100)에 대한 프로그램 동작을 차단하게 된다. 쓰기 드라이버(600)의 구성 및 동작은 도 10을 참조하여 설명된다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 상 변화 메모리 장치는 OTP 셀 어레이(100)에 대한 프로그램 금지 정보 또는 프로그램 허락 정보를 저장하고, 저 장된 정보에 따라 OTP 셀 어레이(100)에 대한 프로그램 동작을 금지하거나 수행한다. 본 발명에 의하면, OTP 셀 어레이(100)에 보안 데이터를 안전하게 저장할 수 있을 뿐만 아니라, 필요에 따라 보안 데이터를 업 데이트할 수 있다.
도 4는 도 3에 도시된 어드레스 디코더를 예시적으로 보여주는 회로도이다. 도 4에서는 설명의 편의를 위해 OTP 모드 신호 및 3_비트 행 어드레스(RA0~RA2)를 입력받는 행 디코더(Row Decoder)가 도시되어 있다.
도 4를 참조하면, 워드 라인 WL7과 WL7'는 동일한 행 어드레스(RA0, RA1, RA2)에 의해 동시에 구동되지만, OTP 모드 신호에 따라 WL7 및 WL7' 중에서 어느 하나가 선택된다. 즉, OTP 모드 신호가 로우 레벨이면 워드 라인 WL7이 선택되고, 하이 레벨이면 워드 라인 WL7'가 선택된다. 워드 라인 WL7은 노말 셀 어레이(도 3 참조, 110)에 연결되어 있고, 워드 라인WL7'는 OTP 셀 어레이(도 3 참조, 100)에 연결되어 있다. 본 발명에 따른 상 변화 메모리 장치는 OTP 모드 신호에 따라 노말 셀 어레이(110) 및 OTP 셀 어레이(100) 중에서 어느 하나를 선택할 수 있다.
도 4에서는 OTP 모드 신호에 따라 WL7 및 WL7' 중에서 어느 하나가 선택되도록 도시되어 있지만, WLj(j=0~7) 및 WLj' 중에서 어느 하나가 선택되도록 회로를 구성할 수도 있다. 이때 OTP 셀 어레이(도 3 참조, 100)의 위치는 달라질 수 있다. 예를 들면, OTP 모드 신호에 따라 WL0 또는 WL0'가 선택될 수 있다. 이때 OTP 셀 어레이(100)는 노말 셀 어레이(110)의 아랫부분에 위치할 것이다.
도 5는 도 3에 도시된 OTP 금지 컨트롤러를 예시적으로 보여주는 회로도이다. 도 5를 참조하면, OTP 금지 컨트롤러(500)는 신호 컨트롤러(510), 저장부 (520), 센싱부(530), 그리고 래치부(540)를 포함한다.
신호 컨트롤러(510)는 OTP 모드 신호, 제 1 및 제 2 제어 신호(nProt, nUprot)를 입력받고, 저장부(520), 센싱부(530), 그리고 래치부(540)를 제어하기 위한 제어 신호(SET, RST, ... , CLMP)를 발생한다. 신호 컨트롤러(510)에서 발생하는 제어 신호는 도 6 내지 도 9를 참조하여 상세히 설명된다.
저장부(520)는 제 1 및 제 2 메모리 셀(521T, 521C) 및 제 1 및 제 2 프로그램 전류 공급 회로(522T, 522C)를 포함한다. 제 1 및 제 2 메모리 셀(521T, 521C)은 가변 저항 소자(GST)와 선택 트랜지스터(MT)를 포함한다. 제 1 및 제 2 메모리 셀(521T, 521C)은 상보적인 데이터를 저장한다. 예를 들어, 제 1 메모리 셀(521T)이 데이터 '1'을 저장하면, 제 2 메모리 셀(521C)은 데이터 '0'을 저장한다. 이렇게 하는 이유는 센싱부(530)의 센싱 마진(sensing margin)을 높이기 위함이다. 좀 더 자세한 이유는 센싱부(530)를 통해 다시 설명된다.
제 1 프로그램 전류 공급 회로(522T)는 전원 단자와 제 1 메모리 셀(521T) 사이에 연결되며, 제 1 메모리 셀(521T)에 프로그램 전류를 제공한다. 마찬가지로, 제 2 프로그램 전류 공급 회로(522C)는 전원 단자와 제 2 메모리 셀(521C) 사이에 연결되며, 제 2 메모리 셀(521C)에 프로그램 전류를 제공한다. 제 1 및 제 2 프로그램 전류 공급 회로(522T, 522C)는 전원 단자를 통해 전원 전압(VCC)을 공급받는다. 제 1 및 제 2 프로그램 전류 공급 회로(522T, 522C)는 승압(boosting)하지 않은 전원 전압(VCC)을 사용하기 때문에 구성이 간단하다.
도 5를 참조하면, 제 1 및 제 2 프로그램 전류 공급 회로(522T, 522C)는 각 각 4개의 PMOS 트랜지스터(P21~P24, P25~P28)로 구성된다. 제 1 제어 신호(nProt)가 로우 레벨로 될 때, 제 1 프로그램 전류 공급 회로(522T)는 제 1 메모리 셀(521T)에 리셋 전류를 공급하고, 제 2 프로그램 전류 공급 회로(522C)는 제 2 메모리 셀(521C)에 셋 전류를 공급한다. 이때, 제 1 메모리 셀(521T)은 리셋 상태, 즉 데이터 '1'을 저장하고, 제 2 메모리 셀(521C)은 셋 상태, 즉 데이터 '0'을 저장한다.
여기에서, 제 1 메모리 셀(521T)이 리셋 상태이고 제 2 메모리 셀(521C)이 셋 상태인 경우에, 저장부(520)는 프로그램 금지 정보(Program Protection Information)를 저장하게 된다. 즉, 저장부(520)는 제 1 제어 신호(nProt)에 응답하여 OTP 셀 어레이(도 3 참조, 100)에 대한 프로그램 금지 정보를 저장한다. 이와 마찬가지로, 저장부(520)는 제 2 제어 신호(nUprot)에 응답하여 프로그램 허락 정보(Program Unprotection Information)를 저장한다. 이때, 제 1 메모리 셀(521T)은 셋 상태를 저장하고, 제 2 메모리 셀(521C)은 리셋 상태를 저장한다.
센싱부(530)는 제 1 센싱부(531) 및 제 2 센싱부(532)로 구성된다. 제 1 센싱부(531)는 디스차지 회로(N31, N32), 프리차지 회로(P31, P32), 그리고 클램핑 회로(N33, N34)를 포함한다. 디스차지 회로는 제 1 센싱 노드(Ta, Ca)와 접지 단자 사이에 연결된 NMOS 트랜지스터(N31, N32)로 구성되며, 디스차지 신호(PDIS)에 의해 제어된다. 프리차지 회로는 전원 단자와 제 2 센싱 노드(Tb, Cb) 사이에 연결된 PMOS 트랜지스터(P31, P32)로 구성되며, 프리차지 신호(PCHG)에 의해 제어된다. 클램핑 회로는 제 1 센싱 노드(Ta, Ca)와 제 2 센싱 노드(Tb, Cb) 사이에 연결된 NMOS 트랜지스터(N33, N34)로 구성되며, 클램프 신호(CLMP)에 의해 제어된다. 클램프 신호(CLMP)는 직류(DC) 전압 값을 가지며, 클램핑 회로는 제 2 센싱 노드(Tb, Cb)의 전압 레벨을 소정의 전압 값으로 클램핑한다.
제 2 센싱부(532)는 제어 신호(nPSA)에 응답하여 제 2 센싱 노드(Tb, Cb)의 전압 차를 센싱하고, 센싱 결과를 출력 노드(Nb)를 통해 출력한다. 제 2 센싱부(532)는 차동 증폭기(Differential Amplifier)와 등화기(Equallizer)를 포함한다. 차동 증폭기는 NMOS 트랜지스터(N38, N39) 및 PMOS 트랜지스터(P33~P35)로 구성되고, 등화기는 NMOS 트랜지스터(N35~N37)로 구성된다. 차동 증폭기는 제 2 센싱 노드(Tb, Cb)의 전압 차이를 감지 증폭한다. 등화기는 차동 증폭기의 제 1 및 제 2 출력 노드(Na, Nb)를 등화한다. 차동 증폭기 및 등화기의 동작 원리는 당업자에게 이미 잘 알려져 있기 때문에, 상세한 설명은 생략한다.
다만, 차동 증폭기는 제 2 센싱 노드(Tb, Cb)를 통해 상보적인 데이터를 입력받는다. 이것은 저장부(520)의 제 1 및 제 2 메모리 셀(521T, 521C)에 상보적인 데이터가 저장되어 있기 때문이다. 일반적으로 차동 증폭기는 기준 전압과 센싱 전압을 비교한다. 그러나 도 5의 차동 증폭기는 제 2 센싱 노드(Tb, Cb)를 통해 상보적인 데이터를 입력받고, 이들을 비교하기 때문에 센싱 마진을 충분히 확보할 수 있다.
래치부(540)는 제 2 센싱부(532)의 제 2 출력 노드(Nb)에 연결되며, 제어 신호(PMUX)에 응답하여 OTP 금지 신호(OTP_PROT)를 출력한다. 래치부(540)는 반전 회로(541) 및 래치 회로(542)를 포함한다. 반전 회로(541)는 제 2 출력 노드(Nb)와 제 1 래치 노드(La) 사이에 연결되며, 제어 신호(PMUX)에 응답하여 동작한다. 반전 회로(541)는 PMOS 트랜지스터(P41, P42), NMOS 트랜지스터(N41, N42), 그리고 인버터(IN41)를 포함한다. 제어 신호(PMUX)가 하이 레벨일 때, 반전 회로(541)는 제 2 출력 노드(Nb)의 전압 레벨을 반전한다. 래치 회로(542)는 제 1 및 제 2 래치 노드(La, Lb) 사이에 연결된 2개의 인버터(IN42, IN43)를 포함하며, OTP 금지 신호(OTP_PROT)를 저장한다. 저장된 OTP 금지 신호(OTP_PROT)는 인버터(IN44)를 통해 쓰기 드라이버(도 3 참조, 600)에 제공된다.
도 5에 도시된 OTP 금지 컨트롤러(500)는 저장부(520)에 프로그램 금지 정보 또는 프로그램 허락 정보를 저장하고, 저장된 정보에 따라 쓰기 드라이버(600)를 제어하기 위한 OTP 금지 신호(OTP_PROT)를 발생한다.
도 6은 도 5의 메모리 셀에 프로그램 금지 정보를 저장하는 동작을 보여주기 위한 타이밍도이고, 도 7은 프로그램 허락 정보를 저장하는 동작을 보여주기 위한 타이밍도이다.
도 6(a)는 프로그램 금지 정보를 저장하기 위해 신호 컨트롤러(도 5 참조, 510)에 입력되는 OTP 모드 신호, 제 1 제어 신호(nProt), 그리고 제 2 제어 신호(nUprot)의 파형을 보여준다. 도 6(a)를 참조하면, OTP 모드 신호가 활성화된 상태에서, 제 1 제어 신호(nProt)는 로우 레벨을 갖고, 제 2 제어 신호(nUprot)는 하이 레벨을 갖는다.
도 6(b)는 도 6(a)의 상태일 때, 신호 컨트롤러(510)로부터 출력되는 제어 신호(SET, RST, ..., PMUX)를 보여준다. 도 6(b)에서 셋 신호(SET)는 저장부(도 5 참조, 520)의 메모리 셀을 셋 상태로 프로그램하기 위한 신호이고, 리셋 신호(RST)는 리셋 상태로 프로그램하기 위한 신호이다. 워드 라인 신호(WLTi, WLCi; i=0)는 메모리 셀(521T, 521C)의 워드 라인에 인가되는 신호이다.
도 6(c) 제 1 및 제 2 메모리 셀(521T, 521C)의 프로그램 상태를 보여준다. 저장부(520)에 로우 레벨의 제 1 신호(nProt)가 입력될 때, 제 1 메모리 셀(521T)은 리셋 상태 (또는 데이터 '1')로 프로그램되고, 제 2 메모리 셀(521C)은 셋 상태(또는 데이터 '0')으로 프로그램된다. 즉, 저장부(520)는 제 1 제어 신호(nProt)에 응답하여 프로그램 금지 정보를 저장한다.
이와 마찬가지로, 도 7을 참조하면, 저장부(520)에 로우 레벨의 제 2 신호(nUprot)가 입력될 때, 제 1 메모리 셀(521T)은 셋 상태 (또는 데이터 '0')으로 프로그램되고, 제 2 메모리 셀(521C)은 리셋 상태 (또는 데이터 '1')로 프로그램된다. 즉, 저장부(520)는 제 2 제어 신호(nUprot)에 응답하여 프로그램 허락 정보를 저장한다.
도 8은 도 6의 프로그램 금지 정보를 읽고, OTP 금지 신호(OTP_PROT)를 인에이블하는 동작을 보여주기 위한 타이밍도이다. 도 9는 도 7의 프로그램 허락 정보를 읽고, OTP 금지 신호(OTP_PROT)를 디스에이블하는 동작을 보여주기 위한 타이밍도이다.
도 8(a)는 프로그램 금지 정보를 읽기 위해 신호 컨트롤러(510)에 입력되는 OTP 모드 신호, 제 1 제어 신호(nProt), 그리고 제 2 제어 신호(nUprot)를 보여준다. 도 8(a)를 참조하면, OTP 모드 신호가 활성화된 상태에서, 제 1 및 제 2 제어 신호(nProt, nUprot)는 하이 레벨을 갖는다.
도 8(b)는 도 8(a)의 상태일 때, 신호 컨트롤러(510)로부터 출력되는 제어 신호(SET, RST, ..., PMUX)를 보여준다. 도 8(b)에서 프리차지 신호(PCHG)는 제 1 센싱부(도 5 참조, 531)의 제 2 센싱 노드(Tb, Cb)를 프리차지하기 위한 신호이고, 디스차지 신호(PDIS)는 제 1 센싱부(도 5 참조, 531)의 제 1 센싱 노드(Ta, Ca)를 디스차지하기 위한 신호이다. 프리차지 신호(PCHG)가 로우 레벨로 되기 전에, 디스차지 신호(PDIS)는 하이 레벨에서 로우 레벨로 천이한다. 프리차지 신호(PCHG)가 로우 레벨로 되면, 제 2 센싱 노드(Tb, Cb)의 레벨은 상승한다.
다음으로, 제 2 센싱 노드(Tb, Cb)의 레벨은 제 1 및 제 2 메모리 셀(521T, 521C)로 흐르는 제 1 및 제 2 전류(IT, IC)에 의해 점차 낮아진다. 여기에서, 제 1 메모리 셀(521T)은 리셋 상태에 있고 제 2 메모리 셀(521C)은 셋 상태에 있다. 일반적으로 리셋 상태의 상 변화 물질은 셋 상태의 상 변화 물질보다 더 큰 저항값을 갖기 때문에, 제 1 전류(IT)는 제 2 전류(IC)보다 더 작은 값을 갖는다. 따라서 도 8(c)에서 보는 바와 같이, 제 2 센싱 노드(Tb, Cb) 중에서 노드(Tb)는 노드(Cb)보다 더 높은 전압 레벨을 갖는다.
다음으로, 센싱 신호(nPSA)가 하이 레벨일 때, 제 1 및 제 2 출력 노드(Na, Nb)는 로우 레벨 상태에 있다. 왜냐하면, 제 2 센싱부(532)의 등화기에 의해 제 1 및 제 2 출력 노드(Na, Nb)가 접지 단자에 연결되기 때문이다. 센싱 신호(nPSA)가 하이 레벨에서 로우 레벨로 천이할 때, 제 2 센싱부(532)는 제 2 센싱 노드(Tb, Cb)의 전압 차이를 센싱한다. 노드(Cb)가 노드(Tb)보다 더 낮은 전압 레벨을 갖기 때문에, 제 2 출력 노드(Nb)는 로우 레벨 상태로 된다.
다음으로, 래치 신호(PMUX)가 하이 레벨로 될 때, 래치부(540)는 센싱부(530)의 센싱 결과를 래치한다. 즉, 제 2 출력 노드(Nb)가 로우 레벨이기 때문에, 제 1 래치 노드(La)는 하이 레벨로 되고 제 2 래치 노드(Lb)는 로우 레벨로 된다. 이때 래치부(540)는 도 8(c)에서 보는 바와 같이, 하이 레벨의 OTP 금지 신호(OTP_PROT)를 출력한다. 쓰기 드라이버(도 3 참조, 600)는 하이 레벨의 OTP 금지 신호(OPT_PROT)에 응답하여, 프로그램 전류의 공급을 차단한다.
도 9를 참조하면, 저장부(520)는 프로그램 허락 정보를 저장하기 때문에, 제 2 센싱 노드(Tb, Cb) 중에서 노드(Cb)는 노드(Tb)보다 더 높은 전압 레벨을 갖는다. 노드(Cb)가 노드(Tb)보다 더 높은 전압 레벨을 갖기 때문에, 제 2 출력 노드(Nb)는 하이 레벨 상태로 된다. 이때 래치부(540)는 도 9(c)에서 보는 바와 같이, 로우 레벨의 OTP 금지 신호(OTP_PROT)를 출력한다. 쓰기 드라이버(도 3 참조, 600)는 로우 레벨의 OTP 금지 신호(OPT_PROT)에 응답하여, 데이터 라인(DL)으로 프로그램 전류를 공급한다. 이것은 OTP 셀 어레이(도 3 참조, 100)에 프로그램된 데이터를 변경할 수 있음을 의미한다.
도 10은 도 3에 도시된 쓰기 드라이버(600)를 예시적으로 보여주는 회로도이다. 도 10을 참조하면, 쓰기 드라이버(600)는 펄스 선택 회로(610), 전류 제어 회로(620), 전류 구동 회로(630)를 포함한다. 이것들은 한국 공개특허공보 (출원번호; 10-2003-35607)의 도 6 및 발명의 상세한 설명에 개시되어 있는바, 자세한 설명은 생략한다.
쓰기 드라이버(600)는 프로그램 전류 차단 회로(605)를 더 포함한다. 도 10을 참조하면, 프로그램 전류 차단 회로(605)는 2개의 낸드 게이트(ND11, ND12)와 4개의 인버터(INV4~INV7)를 포함한다. 하이 레벨의 OTP 금지 신호(OTP_PROT)가 입력될 때, 프로그램 전류 차단 회로(605)는 로우 레벨의 출력 신호(P_RESET', P_SET')를 발생한다. 이때, 전류 구동 회로(630)의 NMOS 트랜지스터(PDTR)는 하이 레벨의 게이트 신호를 입력받는다. 데이터 라인(DL)은 접지 전압(VSS)을 갖는다. 이때 쓰기 드라이버(600)의 프로그램 전류 공급은 차단된다.
반면에, 로우 레벨의 OTP 금지 신호(OTP_PROT)가 입력될 때, 프로그램 전류 차단 회로(605)는 리셋 펄스(P_RESET) 또는 셋 펄스(P_SET)를 발생한다. 이때에는 위의 한국 공개특허공보에 개시된 바와 같은 프로그램 동작이 정상적으로 수행된다.
도 11은 본 발명에 따른 상 변화 메모리 장치의 다른 실시예를 보여주기 위한 회로도이다. 도 11에 도시된 상 변화 메모리 장치의 저장부(520a)는 도 5의 저장부(520)와 다른 구조를 갖는다. 즉, 도 11에 도시된 저장부(520a)는 도 5의 제 1 및 제 2 메모리 셀(521T, 521C)에 결함이 발생한 경우에 이를 대체하기 위한 리던던시 메모리 셀을 더 포함하고 있다. WLTi(i=1, 2) 및 WLCi(i=1, 2)는 신호 컨트롤러(도 5 참조, 510)로부터 발생되며, 리던던시 메모리 셀의 워드 라인에 제공된다.
도 12는 본 발명에 따른 상 변화 메모리 장치의 또 다른 실시예를 보여주기 위한 회로도이다. 도 12에 도시된 저장부(520b)는 도 5 또는 도 11의 선택 트랜지스터 대신에 다이오드(D)를 포함하고 있다. 도 12에 도시된 저장부(520b)를 포함하 는 상 변화 메모리 장치는 노말 셀 어레이 및 OTP 셀 어레이 내에 선택 트랜지스터 대신에 다이오드를 갖는다. 다만, 다이오드를 갖는 메모리 셀은 로우 레벨의 워드 라인 신호에 응답하여 구동된다.
도 13은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(500)와 연결된 상 변화 메모리 장치(100)는 휴대용 전자시스템의 메인 메모리로서 역할을 한다. 배터리(400)는 전원 라인(L4)을 통해 마이크로 프로세서(500), 입출력 장치(600), 그리고 상 변화 메모리 장치(100)에 전원을 공급한다. 수신 데이터가 라인(L1)을 통하여 입출력 장치(600)에 제공되는 경우에 마이크로 프로세서(500)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(100)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(500)에 의해 읽혀지고 입출력 장치(600)를 통해 외부로 출력된다.
배터리(400)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(100)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으 나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 상 변화 메모리 장치는 OTP 셀 어레이에 대한 프로그램 금지 정보 또는 프로그램 허락 정보를 저장하고, 저장된 정보에 따라 OTP 셀 어레이에 대한 프로그램 동작을 금지하거나 수행할 수 있다. 본 발명에 의하면, OTP 셀 어레이에 보안 데이터를 안전하게 저장할 수 있을 뿐만 아니라, 필요에 따라 보안 데이터를 업 데이트할 수 있다.

Claims (22)

  1. OTP 셀 어레이;
    상 변화 물질을 갖는 메모리 셀로 이루어진 노말 셀 어레이;
    노말 모드 시에 상기 노말 셀 어레이를 선택하고, OTP 모드 시에 상기 OTP 셀 어레이를 선택하는 어드레스 디코더;
    선택된 셀 어레이에 프로그램 전류를 공급하는 쓰기 드라이버; 및
    상기 OTP 모드로의 진입을 위한 OTP 모드 신호를 발생하고, 상기 OTP 셀 어레이에 대한 프로그램이 금지되도록 상기 쓰기 드라이버에 OTP 금지 신호를 제공하는 OTP 제어 회로를 포함하되,
    상기 어드레스 디코더는 상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 선택하고,
    상기 쓰기 드라이버는 상기 OTP 금지 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 OTP 셀 어레이는 상 변화 물질을 갖는 메모리 셀로 이루어진 것을 특징으로 하는 상 변화 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 OTP 제어 회로는
    외부 커멘드에 응답하여 상기 OTP 모드 신호를 발생하는 OTP 모드 컨트롤러; 및
    상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지를 위한 상기 OTP 금지 신호를 발생하는 OTP 금지 컨트롤러를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 OTP 제어 회로는
    외부 커맨드에 응답하여 OTP 모드 신호, 제 1 및 제 2 제어 신호를 발생하는 OTP 모드 컨트롤러; 및
    상기 OTP 모드 신호에 응답하여 동작하고, 상기 제 1 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지 정보를 저장하며, 상기 제 2 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 허락 정보를 저장하는 OTP 금지 컨트롤러를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 쓰기 드라이버는 상기 프로그램 금지 정보에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 5 항에 있어서,
    상기 쓰기 드라이버는 상기 프로그램 허락 정보에 응답하여 상기 OTP 셀 어레이에 프로그램 전류를 공급하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 5 항에 있어서,
    상기 OTP 금지 컨트롤러는 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하기 위한 상 변화 물질을 갖는 메모리 셀을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9 항에 있어서,
    상기 OTP 금지 컨트롤러의 메모리 셀은 서로 상보적인 데이터를 저장하기 위해 메모리 셀 쌍(pair)으로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 5 항에 있어서,
    상기 OTP 금지 컨트롤러는
    상기 OTP 모드 신호, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하는 저장부;
    상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 센싱하는 센싱부; 및
    상기 센싱부의 센싱 결과를 래치하는 래치부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 저장부는 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하기 위한 상 변화 물질을 갖는 메모리 셀을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 12 항에 있어서,
    상기 저장부의 메모리 셀은 서로 상보적인 데이터를 저장하기 위해 메모리 셀 쌍(pair)으로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 13 항에 있어서,
    상기 센싱부는 상기 저장부의 메모리 셀 쌍에 저장된 데이터를 비교하고, 상 기 센싱 결과를 상기 래치부에 제공하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 상 변화 물질을 갖는 메모리 셀로 이루어진 OTP 셀 어레이;
    외부 커맨드에 응답하여 OTP 모드 신호, 제 1 및 제 2 제어 신호를 발생하는 OTP 모드 컨트롤러;
    상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 구동하는 어드레스 디코더;
    상기 OTP 모드 신호에 응답하여 동작하고, 상기 제 1 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지 정보를 저장하며, 상기 제 2 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 허락 정보를 저장하는 OTP 금지 컨트롤러; 및
    상기 프로그램 허락 정보에 응답하여 상기 OTP 셀 어레이에 프로그램 전류를 공급하고, 상기 프로그램 금지 정보에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단하는 쓰기 드라이버를 포함하는 상 변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 OTP 금지 컨트롤러는
    상기 OTP 모드 신호, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하는 저장부;
    상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 센싱하는 센싱부; 및
    상기 센싱부의 센싱 결과를 래치하는 래치부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 16 항에 있어서,
    상기 저장부는 상기 프로그램 금지 정보 또는 상기 프로그램 허락 정보를 저장하기 위한 상 변화 물질을 갖는 메모리 셀을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 17 항에 있어서,
    상기 저장부의 메모리 셀은 서로 상보적인 데이터를 저장하기 위해 메모리 셀 쌍(pair)으로 구성되는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 18 항에 있어서,
    상기 센싱부는 상기 저장부의 메모리 셀 쌍에 저장된 데이터를 비교하고, 상기 센싱 결과를 상기 래치부에 제공하는 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 17 항에 있어서,
    상기 저장부는 상기 저장부의 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제 17 항에 있어서,
    상기 OTP 셀 어레이의 메모리 셀 및 상기 저장부의 메모리 셀은 워드 라인에 연결된 선택 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 제 17 항에 있어서,
    상기 OTP 셀 어레이의 메모리 셀 및 상기 저장부의 메모리 셀은 워드 라인에 연결된 다이오드를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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