KR102299577B1 - 호스트와 이를 포함하는 멀티 디스플레이 시스템 - Google Patents

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Abstract

복수의 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC로 데이터 패킷들을 전송할 수 있는 시스템 온 칩은 제1레지스터와, 상기 복수의 디스플레이들 각각의 프레임 레이트를 조절하기 위해 제1값들을 상기 제1레지스터에 설정하는 CPU와, 상기 디스플레이 드라이버 IC로부터 출력된 티어링 효과(tearing effect(TE)) 신호를 검출하는 TE 신호 검출 회로와, 검출된 TE 신호와 상기 제1값들을 이용하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로는 포함한다.

Description

호스트와 이를 포함하는 멀티 디스플레이 시스템{HOST AND MULTI DISPLAY SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 저전력을 소모하고 작은 하드웨어 레이아웃 면적으로 구현가능한 멀티 디스플레이 시스템에 관한 것이다.
일반적으로, N(N은 자연수)개의 디스플레이들을 포함하는 멀티 디스플레이 시스템은, 호스트와 N개의 디스플레이 컨트롤러들 사이에 접속된 N개의 물리적인 채널들을 통해, 상기 N개의 디스플레이 컨트롤러들로 디스플레이 데이터를 전송하고, 상기 N개의 디스플레이 컨트롤러들은 N개의 디스플레이들로 상기 디스플레이 데이터를 전송한다. 또한, 상기 호스트는 상기 N개의 물리적인 채널들로 상기 디스플레이 데이터를 전송하기 위해 N개의 송신기들을 필요로 한다.
이러한 멀티 디스플레이 시스템은 높은 연산량을 필요로 하고, 상당히 많은 하드웨어 레이아웃 면적을 요구한다. 상기 멀티 디스플레이 시스템은 저전력을 요구하고 작은 하드웨어 레이아웃 면적을 요구하는 모바일 장치에 적합하지 않다.
본 발명이 이루고자 하는 기술적인 과제는 저전력을 소모하고 작은 하드웨어 레이아웃 면적으로 구현가능한 멀티 디스플레이 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 복수의 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC로 데이터 패킷들을 전송할 수 있는 시스템 온 칩(system on chip(SoC))은, 제1레지스터와, 상기 복수의 디스플레이들 각각의 프레임 레이트를 조절하기 위해 제1값들을 상기 제1레지스터에 설정하는 CPU(central processing unit)와, 상기 디스플레이 드라이버 IC로부터 출력된 티어링 효과(tearing effect(TE)) 신호를 검출하는 TE 신호 검출 회로와, 검출된 TE 신호와 상기 제1값들을 이용하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로는 포함한다.
상기 데이터 전송 회로는, 하나의 고속 시리얼 인터페이스(high-speed serial interface(HSSI))를 통해, 전송 타이밍 조절된 데이터 패킷들을 순차적으로 상기 디스플레이 드라이버 IC로 전송하고, 상기 HSSI는 디스플레이 시리얼 인터페이스(display serial interface(DSI)), eDP(Embedded DisPlay) 인터페이스, 및 HDMI(High-Definition Multimedia Interface) 중에서 어느 하나이다.
실시 예에 따라, 상기 데이터 전송 회로는, 상기 전송 타이밍 조절된 데이터 패킷들 각각을 프레임 단위로 순차적으로 상기 디스플레이 드라이버 IC로 전송한다.
다른 실시 예에 따라, 상기 데이터 전송 회로는, 상기 전송 타이밍 조절된 데이터 패킷들 각각을 라인 단위로 순차적으로 상기 디스플레이 드라이버 IC로 전송한다.
상기 데이터 전송 회로는 상기 복수의 디스플레이들 각각을 식별할 수 있는 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하고, 상기 식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함한다.
상기 제1값들 중에서 전부가 아닌 적어도 하나는 0(zero)일 수 있다.
상기 SoC는 상기 CPU에 의해 설정된 제2값들을 저장하는 제2레지스터를 더 포함하고, 상기 데이터 전송 회로는 각각이, 상기 제2값들 각각에 응답하여, 상기 검출된 TE 신호의 전송을 제어하는 복수의 전송 제어 회로들과, 각각이, 상기 전송 제어 회로들 각각의 출력 신호와 상기 제1값들 각각을 이용하여, 상기 복수의 프레임 조절 신호들 각각을 생성하는 복수의 프레임 조절 신호 생성 회로들을 포함한다.
상기 CPU는 부팅 시에 상기 제1값들을 상기 제1레지스터에 설정하고 상기 제2값들을 상기 제2레지스터에 설정한다.
상기 SoC는 상기 CPU에 의해 설정된 제2값들을 저장하는 제2레지스터를 더 포함하고, 상기 데이터 전송 회로는 상기 검출된 TE 신호, 상기 제1값들, 및 상기 제2값들을 이용하여 상기 복수의 프레임 조절 신호들을 생성하고, 생성된 복수의 프레임 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각에서 디스플레이될 데이터의 전송 타이밍을 조절하는 디스플레이 컨트롤러와, 상기 복수의 디스플레이들 각각에서 디스플레이될 전송 타이밍 조절된 데이터와 상기 복수의 디스플레이들 각각을 식별할 수 있는 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하는 데이터 패킷화 회로와, 상기 데이터 패킷화 회로로부터 출력된 전송 타이밍 조절된 데이터 패킷들을 순차적으로 상기 디스플레이 드라이버 IC로 전송하는 송신기를 포함하고, 상기 식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함한다.
상기 데이터 패킷화 회로는 MIPI 디스플레이 시리얼 인터페이스 호스트이고, 상기 송신기는 MIPI D-PHY일 수 있다.
본 발명의 실시 예에 따른 멀티 디스플레이 시스템은 복수의 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC와, 고속 직렬 인터페이스와, 데이터 패킷들을 상기 고속 직렬 인터페이스를 통해 상기 디스플레이 드라이버 IC로 순차적으로 전송할 수 있는 프로세서를 포함한다.
상기 프로세서는 제1레지스터와, 상기 복수의 디스플레이들 각각의 프레임 레이트를 조절하기 위해 제1값들을 상기 제1레지스터에 설정하는 CPU(central processing unit)와, 상기 디스플레이 드라이버 IC로부터 출력된 티어링 효과 (tearing effect(TE)) 신호를 검출하는 TE 신호 검출 회로와, 검출된 TE 신호와 상기 제1값들을 이용하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로는 포함한다.
상기 고속 직렬 인터페이스는 MIPI 디스플레이 시리얼 인터페이스(display serial interface(DSI)), eDP(Embedded DisPlay) 인터페이스, 및 HDMI(High-Definition Multimedia Interface) 중에서 어느 하나이다.
상기 데이터 전송 회로는 상기 복수의 디스플레이들 각각을 식별할 수 있는 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하고, 상기 식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함한다.
상기 디스플레이 드라이버 IC는, 상기 고속 직렬 인터페이스를 통해 수신된 상기 데이터 패킷들 중에서 제1데이터 패킷에 포함된 제1식별자를 디코드하고, 디코드 결과에 따라 상기 디스플레이들 중에서 어느 하나를 식별하고, 상기 제1데이터 패킷에 포함된 제1데이터를 식별된 디스플레이로 전송한다.
본 발명의 실시 예에 따른 멀티 디스플레이 시스템은 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC와, 데이터 패킷들을 고속 직렬 인터페이스를 통해 상기 디스플레이 드라이버 IC로 순차적으로 전송할 수 있는 프로세서를 포함한다.
상기 디스플레이 드라이버 IC는 상기 고속 직렬 인터페이스를 통해 수신된 상기 데이터 패킷들 중에서 제1데이터 패킷에 포함된 제1식별자를 디코드하고, 디코드 결과에 따라 상기 디스플레이들 중에서 어느 하나를 식별하고, 상기 제1데이터 패킷에 포함된 제1데이터를 식별된 디스플레이로 전송한다.
상기 제1식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함하다.
본 발명의 실시 예에 따른 각각이 복수의 디스플레이들 각각의 작동을 제어할 수 있는 복수의 디스플레이 드라이버 IC들 각각으로 데이터 패킷들 각각을 전송할 수 있는 시스템 온 칩은 프레임 레이트를 조절하기 위한 제1값들을 저장하는 제1레지스터와, 선택 신호들을 생성하기 위한 제2값들을 저장하는 제2레지스터와, 상기 복수의 디스플레이 드라이버 IC들로부터 출력된 티어링 효과(tearing effect(TE)) 신호들을 검출하는 TE 신호 검출 회로와, 검출된 TE 신호들 중에서 적어도 하나를 상기 제2값들을 이용하여 선택하고, 선택된 적어도 하나의 TE 신호와 상기 제1값들을 이용하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로는 포함한다.
본 발명의 실시 예에 따른 멀티 디스플레이 시스템은 각각이 복수의 디스플레이들 각각의 작동을 제어할 수 있는 복수의 디스플레이 드라이버 IC들과, 복수의 고속 직렬 인터페이스들과, 데이터 패킷들 각각을 상기 고속 직렬 인터페이스들 각각을 통해 상기 복수의 디스플레이 드라이버 IC들 각각으로 전송할 수 있는 프로세서를 포함한다. 상기 프로세서는 프레임 레이트를 조절하기 위한 제1값들을 저장하는 제1레지스터와, 선택 신호들을 생성하기 위한 제2값들을 저장하는 제2레지스터와, 상기 복수의 디스플레이 드라이버 IC들로부터 출력된 티어링 효과(tearing effect(TE)) 신호들을 검출하는 TE 신호 검출 회로와, 검출된 TE 신호들 중에서 적어도 하나를 상기 제2값들을 이용하여 선택하고, 선택된 적어도 하나의 TE 신호와 상기 제1값들을 이용하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로를 포함한다.
상기 복수의 디스플레이 드라이버 IC들 중에서 제1디스플레이 드라이버 IC는 상기 복수의 고속 직렬 인터페이스들 중에서 어느 하나를 통해 수신된 상기 데이터 패킷들 중에서 제1데이터 패킷에 포함된 제1식별자를 디코드하고, 디코드 결과에 따라 상기 제1데이터 패킷에 포함된 제1데이터를 상기 복수의 디스플레이들 중에서 상기 제1디스플레이 드라이버 IC에 접속된 제1디스플레이로 전송한다.
본 발명의 실시 예에 따른 호스트와 이를 포함하는 멀티 디스플레이 시스템은 복수의 디스플레이들 각각을 식별할 수 있는 데이터 ID를 갖는 패킷 해더를 포함하는 데이터 패킷을 생성할 수 있는 효과가 있다.
상기 멀티 디스플레이 시스템에 포함된 디스플레이 드라이버 IC는 상기 데이터 ID를 디코드하고, 디코드 결과에 따라 복수의 디스플레이들 각각을 식별하고, 식별된 디스플레이로 데이터 패킷에 포함된 데이터를 전송할 수 있는 효과가 있다.
호스트와 디스플레이 드라이버 IC 사이에 구현된 하나의 물리적인 채널을 포함하는 상기 멀티 디스플레이 시스템은 상기 호스트로부터 출력되고 복수의 디스플레이들 각각을 식별할 수 있는 데이터 ID를 갖는 패킷 해더를 포함하는 데이터 패킷을 상기 하나의 물리적인 채널을 통해 상기 디스플레이 드라이버 IC로 전송할 수 있으므로, 상기 멀티 디스플레이 시스템은 저전력을 소모하고 작은 하드웨어 레이아웃 면적을 갖는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 멀티 디스플레이 시스템의 블록도를 나타낸다.
도 2a는 도 1에 도시된 데이터 전송 회로의 일 실시 예에 따른 블록도를 나타낸다.
도 2b는 도 2a에 도시된 디스플레이 컨트롤러의 회로도를 나타낸다.
도 3a는 도 1에 도시된 데이터 전송 회로의 다른 실시 예에 따른 블록도를 나타낸다.
도 3b는 도 3a에 도시된 디스플레이 컨트롤러의 회로도를 나타낸다.
도 4는 도 2b 또는 도 3b에 도시된 복수의 프레임 레이트 조절 신호들의 파형들을 나타내는 타이밍 도이다.
도 5는 도 2a 또는 도 3a에 도시된 디스플레이 컨트롤러의 프레임 데이터 전송 방식을 설명하기 위한 개념도이다.
도 6은 도 5에 도시된 프레임 데이터 전송 방식에 따라 각 디스플레이에서 디스플레이되는 데이터를 나타내는 개념도이다.
도 7은 도 2a 또는 도 3a에 디스플레이 컨트롤러의 라인 데이터 전송 방식을 설명하기 위한 개념도이다.
도 8은 도 7에 도시된 라인 데이터 전송 방식에 따라 각 디스플레이에서 디스플레이되는 데이터를 나타내는 개념도이다.
도 9는 롱 패킷 구조를 나타낸다.
도 10은 숏 패킷 구조를 나타낸다.
도 11은 도 9의 롱 패킷 구조 또는 도 10의 숏 패킷 구조의 데이터 식별자 바이트를 나타낸다.
도 12는 본 발명의 다른 실시 예에 따른 멀티 디스플레이 시스템의 블록도를 나타낸다.
도 13은 도 12에 도시된 데이터 전송 회로의 블록도를 나타낸다.
도 14는 도 13에 도시된 디스플레이 컨트롤러의 회로를 나타낸다.
도 15는 데이터 식별자 바이트에 따라 각 디스플레이를 식별하는 작동을 설명하기 위한 개념도이다.
도 16부터 도 18은 복수의 디스플레이에서 디스플레이되는 데이터의 실시 예들을 나타낸다.
도 19는 도 1 또는 도 12에 도시된 멀티 디스플레이 시스템의 작동을 설명하기 위한 플로우차트이다.
도 20은 본 발명의 또 다른 실시 예에 따른 멀티 디스플레이 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 멀티 디스플레이 시스템의 블록도를 나타낸다.
도 1을 참조하면, 멀티 디스플레이 시스템(100A)은 호스트(200A), 메모리 (230), 인터페이스(310), 디스플레이 드라이버 IC(300), 및 복수의 디스플레이들 (400-1~400-N, N은 2 이상의 자연수)을 포함한다.
멀티 디스플레이 시스템(100A)은 복수의 디스플레이들(400-1~400-N)을 포함하는 디스플레이 시스템을 의미할 수 있다. 예컨대, 멀티 디스플레이 시스템(100A)은 TV 시스템, 멀티 스크린 시스템, 또는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 e-북(e-book)으로 구현될 수 있다.
호스트(200A)는 데이터 패킷들을 복수의 디스플레이들(400-1~400-N)의 작동을 제어할 수 있는 디스플레이 드라이버 IC(300)로 인터페이스(310)를 통해 순차적으로 전송할 수 있다.
호스트(200A)는 집적 회로(integrated circuit(IC)), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor), 모바일(mobile) AP, 또는 디스플레이 드라이버 IC(300)의 작동을 제어할 수 있는 프로세서 구현될 수 있다.
호스트(200A)는 CPU(210), 메모리 컨트롤러(220), 제1레지스터(235), 제2레지스터(240), 데이터 전송 회로(또는 데이터 처리 회로; 250A), 및 TE 신호 검출 회로(290A)를 포함할 수 있다. 도 3a와 도 3b에 도시된 실시 예에 따라, 호스트 (200A)는 제1레지스터(235)만을 포함할 수 있다.
CPU(210)는, 버스(201)를 통해, 메모리 컨트롤러(220), 제1레지스터(235), 제2레지스터(240), 데이터 전송 회로(250A), 및 TE 신호 검출 회로(290A)의 작동을 제어할 수 있다.
호스트(200A)가 부팅 된 후, CPU(210)는 복수의 디스플레이들(400-1~400-N) 각각의 프레임 레이트(frame rate)를 조절하기 위해 제1값들을 제1레지스터(235)에 설정할 수 있다. 또한, 호스트(200A)가 부팅 된 후, CPU(210)는 TE 신호의 전송(또는 TE 신호의 선택)에 관련된 제2값들을 제2레지스터(240)에 설정할 수 있다.
실시 예에 따라, 제1레지스터(235)와 제2레지스터(240) 각각은 SFR(special function register)로 구현될 수 있다.
메모리 컨트롤러(220), CPU(210)의 제어에 따라, 메모리(230)에 저장된 리드데이터(예컨대, 비디오 데이터 또는 디스플레이 데이터)를 리드하거나, 라이트 데이터(예컨대, 비디오 데이터 또는 디스플레이 데이터)를 메모리(230)에 라이트할 수 있다.
메모리(230)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
상기 휘발성 메모리는 DRAM(dynamic random access memory) 또는 SRAM (static RAM)로 구현될 수 있다. 상기 불휘발성 메모리는 플래시-기반 메모리, 상변환 RAM(phase change memory(PRAM)), 마그네틱 RAM(magnetic RAM(MRAM)), 스핀전달토크 MRAM(spin-transfer torque MRAM(STT-MRAM)), FeRAM(ferroelectric RAM), 또는 저항 RAM(resistive RAM(RRAM)으로 구현될 수 있다.
도 1에서는 설명의 편의를 위해, 메모리 컨트롤러(220)와 메모리(230) 각각이 하나씩 도시되어 있으나, 메모리 컨트롤러(220)는 2 이상의 메모리 컨트롤러들로 해석될 수 있고, 메모리(230)는 2 이상의 메모리들로 해석될 수 있다. 이 경우, 메모리(230)가 DRAM과 플래시-기반 메모리의 집합으로 해석될 때, 메모리 컨트롤러 (220)는 DRAM 컨트롤러와 플래시 메모리 컨트롤러의 집합으로 해석될 수 있다.
또한, 도 1에서는 메모리(230)가 호스트(200A)의 외부에 구현된 예로서 도시되어 있으나, 실시 예들에 따라 메모리(230)는 호스트(200A)의 내부에 구현될 수 있다.
또한, 메모리(230)는 호스트(200A)에 탈착 가능한 메모리를 의미할 수 있다. 메모리(230)는 MMC(multimedia card), eMMC(embedded MMC), USB 플래시 드라이브, UFS(universal flash storage), 또는 SSD(solid state drive)로 구현될 수 있다.
데이터 전송 회로(250A)는 TE 신호 검출 회로(290A)로부터 출력된 티어링 효과(tearing effect(TE)) 신호(TE), 제1레지스터(235)에 저장된 제1값들, 제2레지스터(240)에 저장된 제2값들, 및 메모리 컨트롤러(220)에 의해 리드된 데이터를 이용하여 전송 타이밍 조절된 데이터 패킷을 생성할 수 있다.
실시 예에 따라, 데이터 전송 회로(250A)는 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터 패킷을 프레임(또는 프레임 데이터) 단위로 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 전송될 수 있다.
다른 실시 예에 따라, 데이터 전송 회로(250A)는 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터 패킷을 라인(line; 또는 라인 데이터) 단위로 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 전송될 수 있다.
데이터 전송 회로(250A)는, 도 9부터 도 11을 참조하여 설명될, 각 디스플레이(400-1~400-N)를 식별할 수 있는 데이터 식별자를 포함하는 데이터 패킷을 생성할 수 있다. 상기 데이터 패킷은 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터(또는 페이로드(payload))를 포함한다.
TE 신호 검출 회로(290A)는 디스플레이 드라이버 IC(300)로부터 출력된 TE 신호(TE)를 검출할 수 있다. 실시 예들에 따라, TE 신호 검출 회로(290A)는 TE 핀 (pin)으로 구현될 수도 있고, 데이터 전송 회로(250A)에 포함된 형태로 구현될 수 있다.
실시 예에 따라, CPU(210)는 TE 신호(TE)를 모니터링하고, 모니터 결과에 따라 데이터 전송 회로(250A)의 데이터 패킷 전송 타이밍을 제어할 수 있다.
디스플레이 드라이버 IC(300)로부터 출력된 TE 신호(TE)와 TE 신호 검출 회로(290A)의 출력 신호(TE)는 서로 다를 수 있으나, 설명의 편의를 위해 동일한 TE로 표시한다.
TE 신호(TE)는 넌-디스플레이 주기(non-display period), 즉 프레임들 사이의 수직 블랭크 구간(vertical blanking interval)에 대한 디스플레이 상태 (display status)를 지시한다. 상기 넌-디스플레이 주기 동안, TE 신호(TE)는 하이 (high)로 천이한다.
따라서, 티어링(tearing)을 피하기 위해, 데이터 전송 회로(250A)는, TE 신호(TE)가 하이 레벨일 때, 데이터 패킷을 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 전송할 수 있다. 즉, 실시 예들에 따라, 데이터 전송 회로(250A)는, 하이 레벨을 갖는 TE 신호(TE)에 응답하여 또는 CPU(210)의 제어에 따라, 각 디스플레이(400-1~400-N)로 전송될 각 데이터 패킷의 전송 타이밍을 제어할 수 있다.
인터페이스(310)는 호스트(200A)와 디스플레이 드라이버 IC(300) 사이에 접속될 수 있다. 즉, 인터페이스(310)는 하나의 물리적인 채널의 기능을 수행할 수 있다.
예컨대, 인터페이스(310)는 고속 직렬 인터페이스(high-speed serial interface(HSSI))로 구현될 수 있다. 인터페이스(310)는 MIPI(R)(Mobile Industry Processor Interface)의 디스플레이 시리얼 인터페이스(display serial interface(DSI)), eDP(Embedded DisplayPort) 인터페이스, 또는 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface(HDMI))로 구현될 수 있다.
인터페이스(310)가 MIPI(R)의 DSI로 구현될 때, 하나의 물리적인 전송 채널은 하나의 클락 레인(clock lane)과, 최대 4개의 데이터 레인들(Data lane3)을 포함할 수 있다.
디스플레이 드라이버 IC(300)는 인터페이스(310)를 통해 데이터 패킷을 수신하고, 수신된 데이터 패킷(특히, 패킷 헤더에 포함된 데이터 ID)을 디코드하고, 상기 수신된 데이터 패킷을 복수의 디스플레이들(400-1~400-N) 중에서 디코드 결과에 따라 선택된 하나의 디스플레이로 전송할 수 있다.
도 15에 도시된 바와 같이, 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터는 각 데이터 패킷에 포함된 데이터 ID에 기초하여 식별될 수 있다.
디스플레이 드라이버 IC(300)는 데이터 수신 회로(320), 복호 회로(decoding circuit; 330), 및 TE 신호 생성기(340)를 포함할 수 있다.
데이터 수신 회로(320)는 인터페이스(310)를 통해 수신된 데이터 패킷을 수신하고, 수신된 데이터 패킷을 복호 회로(330)로 전송한다.
복호 회로(330)는 데이터 수신 회로(320)를 통해 수신된 각 데이터 패킷(특히, 패킷 헤더에 포함된 데이터 ID)을 디코드하고, 상기 수신된 각 데이터 패킷을 복수의 디스플레이들(400-1~400-N) 중에서 디코드의 결과에 따라 식별된 디스플레이로 전송할 수 있다.
실시 예에 따라, 데이터 수신 회로(320)는 MIPI D-PHY를 의미할 수 있고, 복호 회로(330)는 MIPI DSI 슬레이브 컨트롤러를 의미할 수 있다.
TE 신호 생성기(340)는 TE 신호(TE)를 생성하고, 생성된 TE 신호(TE)를 인터페이스(310)를 통해 호스트(200A)로 전송한다. 예컨대, 도 4에 도시된 바와 같이, 각 디스플레이(400-1~400-N)에서 디스플레이될 각 데이터에 관련된 수직 동기 (vertical synchronous) 신호가 로우 레벨일 때, TE 신호(TE)는 하이 레벨을 갖는다.
각 데이터 패킷에 포함된 데이터 ID에 따라 식별된 각 디스플레이(400-1~400-N)는 디스플레이 드라이버 IC(300)로부터 출력된 각 데이터를 디스플레이한다. 예컨대, 데이터 ID(또는 식별자)는 도 11에 도시된 바와 같이, 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함할 수 있다.
각 디스플레이(400-1~400-N)의 해상도는 서로 동일하거나 서로 다를 수 있다. 또한, 각 디스플레이(400-1~400-N)에 구현된 라인들의 개수는 서로 동일하거나 서로 다를 수 있다.
도 2a는 도 1에 도시된 데이터 전송 회로의 일 실시 예에 따른 블록도를 나타낸다.
도 2a의 데이터 전송 회로(250A-1)는 도 1의 데이터 전송 회로(250A)의 일 실시 예를 나타낸다. 데이터 전송 회로(250A-1)는 디스플레이 컨트롤러(251A), 데이터 패킷화 회로(253), 및 송신기(255)를 포함할 수 있다.
도 2b는 도 2a에 도시된 디스플레이 컨트롤러의 회로도를 나타낸다.
도 2a와 도 2b를 참조하면, 디스플레이 컨트롤러(251A)는 복수의 전송 제어 회로들(260-1~260-N, N은 2 이상의 자연수), 복수의 프레임 레이트 조절 신호 생성 회로들(262-1~262-N), 및 디스플레이 인터페이스(264)를 포함한다. 예컨대, 디스플레이 컨트롤러(251A)는 그래픽스 컨트롤러의 기능을 수행할 수 있다.
복수의 전송 제어 회로들(260-1~260-N) 각각은 제2값들(SEI1~SEIN, 집합적으로 "SEI", N은 2 이상의 자연수) 각각에 응답하여 TE 신호(TE)의 전송을 제어할 수 있다. 실시 예에 따라, 복수의 전송 제어 회로들(260-1~260-N) 각각은 AND 게이트로 구현될 수 있다. 예컨대, 복수의 전송 제어 회로들(260-1~260-N) 각각은 마스킹 회로의 기능을 수행할 수 있다.
각 제2값(SEI1~SEIN)이 하이(high) 레벨(또는 데이터 1)일 때, 각 전송 제어 회로(260-1~260-N)는 각 출력 신호(STE1~STEN)로서 TE 신호(TE)를 출력할 수 있다. 그러나, 각 제2값(SEI1~SEIN)이 로우(low) 레벨(또는 데이터 0)일 때, 각 전송 제어 회로(260-1~260-N)는 각 출력 신호(STE1~STEN)로서 로우 레벨을 갖는 신호를 출력할 수 있다.
제2값들(SEI1~SEIN) 각각은 CPU(210)에 의해 제2레지스터(235)에 저장될 수 있다.
각 프레임 레이트 조절 신호 생성 회로(262-1~262-N)는, 각 제1값 (FRI1~FRIN)에 응답하여, 각 전송 제어 회로(260-1~260-N)의 출력 신호(STE1~STEN)의 주기를 조절하고, 주기 조절된 각 프레임 레이트 조절 신호(FTE1~FTEN)를 출력할 수 있다. 주기 조절된 각 프레임 레이트 조절 신호(FTE1~FTEN)의 파형들을 도 4에 예시적으로 도시된다.
즉, 각 프레임 레이트 조절 신호(FTE1~FTEN)는 각 디스플레이(400-1~400-N)의 프레임 레이트를 조절할 수 있다.
디스플레이 인터페이스(264)는, 각 프레임 레이트 조절 신호(FTE1~FTEN)에 응답하여, 각 디스플레이(400-1~400-N)에서 디스플레이될 각 데이터(VDATA)의 전송 타이밍을 조절하고, 전송 타이밍 조절된 각 데이터(VDATA')와 제어 신호들(VCTRL)을 생성할 수 있다. 예컨대, 제어 신호들(VCTRL)은 각 데이터(VDATA')의 전송에 관련된 클락 신호와 동기 신호들을 포함할 수 있고, 상기 동기 신호들은 수직 동기 신호와 수평 동기 신호를 포함할 수 있다.
각 디스플레이(400-1~400-N)에서 디스플레이될 각 데이터(VDATA)는 메모리 컨트롤러(220)에 의해 메모리(230)로부터 출력된 데이터일 수 있다. 실시 예에 따라, 각 데이터(VDATA)는 디스플레이 인터페이스(264)에 구현된 메모리에 저장될 수 있다. 예컨대, 메모리는 프레임 메모리, 그래픽스 메모리(graphics memory), 또는 FIFO(First In First Out)로 구현될 수 있다.
데이터 패킷화 회로(253)는 디스플레이 컨트롤러(251)로부터 전송된 전송 타이밍 조절된 각 데이터(VDATA')를 패킷화하고, 데이터 패킷(PDATA)을 송신기(255)로 출력할 수 있다.
데이터 패킷(PDATA)의 실시 예들은 도 9와 도 10에 도시된 바와 같다.
송신기(255)는 데이터 패킷(PDATA)을 인터페이스(310)를 통해 디스플레이 드라이버 IC(255)로 전송할 수 있다.
실시 예에 따라, 데이터 패킷화 회로(253)는 MIPI(R) 디스플레이 시리얼 인터페이스(display serial inteeface(DSI) 호스트 컨트롤러를 의미할 수 있고, 송신기 (255)는 MIPI D-PHY를 의미할 수 있다.
도 3a는 도 1에 도시된 데이터 전송 회로의 다른 실시 예에 따른 블록도를 나타낸다.
도 3a의 데이터 전송 회로(250A-2)는 도 1의 데이터 전송 회로(250A)의 다른 실시 예를 나타낸다. 데이터 전송 회로(250A-2)는 디스플레이 컨트롤러(251B), 데이터 패킷화 회로(253), 및 송신기(255)를 포함할 수 있다.
도 3b는 도 3a에 도시된 디스플레이 컨트롤러의 회로도를 나타낸다.
도 3a와 도 3b를 참조하면, 디스플레이 컨트롤러(251B)는 복수의 프레임 레이트 조절 신호 생성 회로들(262-1~262-N), 및 디스플레이 인터페이스(264)를 포함한다. 예컨대, 디스플레이 컨트롤러(251B)는 그래픽스 컨트롤러의 기능을 수행할 수 있다.
각 프레임 레이트 조절 신호 생성 회로(262-1~262-N)는, 각 제1값 (FRI1~FRIN)에 응답하여, TE 신호(TE)의 주기를 조절하고, 주기 조절된 각 프레임 레이트 조절 신호(FTE1~FTEN)를 출력할 수 있다. 주기 조절된 각 프레임 레이트 조절 신호(FTE1~FTEN)의 파형들을 도 4에 예시적으로 도시된다.
예컨대, 제1값(FRI1)이 영(zero)일 때, 프레임 레이트 조절 신호 생성 회로 (262-1)는 오프될 수 있다.
각 제1값(FRI1~FRIN)이 일정한 폭을 갖는 신호일 때, 각 프레임 레이트 조절 신호 생성 회로(262-1~262-N)는 AND 게이트로 구현될 수도 있다. 이때, 각 프레임 레이트 조절 신호 생성 회로(262-1~262-N)는 TE 신호(TE)의 주기를 조절할 수 있는 주기 조절 회로 또는 마스킹 회로로 구현될 수 있다.
도 4는 도 2b 또는 도 3b에 도시된 복수의 프레임 레이트 조절 신호들의 파형들을 나타내는 타이밍 도이다.
도 1부터 도 4를 참조하면, 데이터의 디스플레이에 관련된 수직 동기 신호 (Vsync)가 로우로 갈 때(goes low), TE 신호(TE)는 하이로 간다.
도 4에는 각 프레임 레이트 조절 신호 생성 회로(262-1~262-N)의 출력 신호 (FTE1~FTEN)가 예시적으로 도시되어 있다.
프레임 레이트 조절 신호(FTE1)와 수직 동기 신호(Vsync1)에 따라 해당 데이터의 프레임 레이트는 60fps일 수 있다.
프레임 레이트 조절 신호(FTE2)와 수직 동기 신호(Vsync2)에 따라 해당 데이터의 프레임 레이트는 20fps일 수 있다.
프레임 레이트 조절 신호(FTE3)와 수직 동기 신호(Vsync3)에 따라 해당 데이터의 프레임 레이트는 30fps일 수 있다.
프레임 레이트 조절 신호(FTEN)와 수직 동기 신호(VsyncN)에 따라 해당 데이터의 프레임 레이트는 60fps일 수 있다.
도 5는 도 2a 또는 도 3a에 도시된 디스플레이 컨트롤러의 프레임 데이터 전송 방식을 설명하기 위한 개념도이다.
도 5에 도시된 프레임 데이터 전송 방식은 각 디스플레이(400-1~400-N)에서 디스플레이될 해당 프레임 데이터를 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 순차적으로 전송하는 방식이다. 각 디스플레이(400-1~400-N)에서 디스플레이될 해당 프레임 데이터에 대한 프레임 레이트가 다를 경우, 도 6에 도시된 바와 같이, 각 디스플레이(400-1~400-N)를 제어하는 디스플레이 드라이버 IC(300)로 전송될 프레임 데이터의 전송 회수가 달라진다.
도 6은 도 5에 도시된 프레임 데이터 전송 방식에 따라 각 디스플레이에서 디스플레이되는 데이터를 나타내는 개념도이다.
우선, 설명의 편의를 위해 디스플레이들(400-1~400-N)은 4라고 가정하고, 제1디스플레이(400-1)의 프레임 레이트는 60pfs이고, 제2디스플레이(400-2)의 프레임 레이트는 20pfs이고, 제3디스플레이(400-3)의 프레임 레이트는 30pfs이고, 제4디스플레이(400-N, N=4)의 프레임 레이트는 60pfs라고 가정한다.
도 1부터 도 6을 참조하면, 제1시점(T1)에서, 호스트(200A)는 제1디스플레이 (400-1)에서 디스플레이될 M-번째 프레임 데이터(D1)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 M-번째 프레임 데이터(D1)를 제1디스플레이(400-1)로 전송한다.
제2시점(T2>T1)에서, 호스트(200A)는 제2디스플레이(300-2)에서 디스플레이될 M-번째 프레임 데이터(D2)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 M-번째 프레임 데이터(D2)를 제2디스플레이(400-2)로 전송한다.
제3시점(T3>T2)에서, 호스트(200A)는 제3디스플레이(400-3)에서 디스플레이될 M-번째 프레임 데이터(D3)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 M-번째 프레임 데이터(D3)를 제3디스플레이(400-3)로 전송한다.
제4시점(T4>T3)에서, 호스트(200A)는 제4디스플레이(400-4)에서 디스플레이될 M-번째 프레임 데이터(D4)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 M-번째 프레임 데이터(D4)를 제4디스플레이(400-4)로 전송한다.
제5시점(T5>T4)에서, 호스트(200A)는 제1디스플레이(400-1)에서 디스플레이될 (M+1)-번째 프레임 데이터(D5)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+1)-번째 프레임 데이터(D5)를 제1디스플레이(400-1)로 전송한다.
제2디스플레이(400-2)의 프레임 레이트가 20pfs이고, 제3디스플레이(400-3)의 프레임 레이트가 30pfs이므로, 호스트(200A)는 제2디스플레이(400-2)에서 디스플레이될 (M+1)-번째 프레임 데이터를 포함하는 데이터 패킷과 제3디스플레이(400-3)에서 디스플레이될 (M+1)-번째 프레임 데이터를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송하지 않는다.
실시 예에 따라, 디스플레이 드라이버 IC(300)가 제2디스플레이(400-2)와 제3디스플레이(400-3) 각각에 대해 패널 셀프 리프레쉬(panel self refresh(PSR))를 수행할 수 있을 때, 제2디스플레이(400-2)는 디스플레이 드라이버 IC(300)에 포함된 메모리에 저장된 M-번째 프레임 데이터(D2)를 디스플레이할 수 있고, 제3디스플레이(400-3)는 상기 메모리에 저장된 M-번째 프레임 데이터(D3)를 디스플레이할 수 있다.
제6시점(T6>T5)에서, 호스트(200A)는 제4디스플레이(400-4)에서 디스플레이될 (M+1)-번째 프레임 데이터(D6)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+1)-번째 프레임 데이터(D6)를 제4디스플레이(400-4)로 전송한다.
제7시점(T7>T6)에서, 호스트(200A)는 제1디스플레이(400-1)에서 디스플레이될 (M+2)-번째 프레임 데이터(D7)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+2)-번째 프레임 데이터(D7)를 제1디스플레이(400-1)로 전송한다.
제2디스플레이(400-2)의 프레임 레이트가 20pfs이므로, 호스트(200A)는 제2디스플레이(400-2)에서 디스플레이될 (M+2)-번째 프레임 데이터를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송하지 않는다.
실시 예에 따라, 디스플레이 드라이버 IC(300)가 제2디스플레이(400-2)에 대해 패널 셀프 리프레쉬(panel self refresh(PSR))를 수행할 수 있을 때, 제2디스플레이(400-2)는 디스플레이 드라이버 IC(300)에 포함된 메모리에 저장된 M-번째 프레임 데이터(D2)를 디스플레이할 수 있다.
제8시점(T8>T7)에서, 호스트(200A)는 제3디스플레이(400-3)에서 디스플레이될 (M+2)-번째 프레임 데이터(D8)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+2)-번째 프레임 데이터(D8)를 제3디스플레이(400-3)로 전송한다.
제9시점(T9>T8)에서, 호스트(200A)는 제4디스플레이(400-4)에서 디스플레이될 (M+2)-번째 프레임 데이터(D9)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+2)-번째 프레임 데이터(D9)를 제4디스플레이(400-4)로 전송한다.
제10시점(T10>T9)에서, 호스트(200A)는 제1디스플레이(400-1)에서 디스플레이될 (M+3)-번째 프레임 데이터(D10)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+3)-번째 프레임 데이터(D10)를 제1디스플레이(400-1)로 전송한다.
제11시점(T11>T10)에서, 호스트(200A)는 제2디스플레이(400-2)에서 디스플레이될 (M+3)-번째 프레임 데이터(D11)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+3)-번째 프레임 데이터(D11)를 제2디스플레이(400-2)로 전송한다.
제3디스플레이(400-3)의 프레임 레이트가 30pfs이므로, 호스트(200A)는 제3디스플레이(400-3)에서 디스플레이될 (M+3)-번째 프레임 데이터를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송하지 않는다.
실시 예에 따라, 디스플레이 드라이버 IC(300)가 제3디스플레이(400-3)에 대해 패널 셀프 리프레쉬(panel self refresh(PSR))를 수행할 수 있을 때, 제3디스플레이(400-3)는 디스플레이 드라이버 IC(300)에 포함된 메모리에 저장된 (M+2)-번째 프레임 데이터(D8)를 디스플레이할 수 있다.
제12시점(T12>T11)에서, 호스트(200A)는 제4디스플레이(400-4)에서 디스플레이될 (M+3)-번째 프레임 데이터(D12)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (M+3)-번째 프레임 데이터(D12)를 제4디스플레이(400-4)로 전송한다.
도 7은 도 2a 또는 도 3a에 디스플레이 컨트롤러의 라인 데이터 전송 방식을 설명하기 위한 개념도이다.
도 7에 도시된 라인 데이터 전송 방식은 각 디스플레이(400-1~400-N)에서 디스플레이될 해당 라인 데이터를 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 순차적으로 전송하는 방식이다. 각 디스플레이(400-1~400-N)에 포함된 라인들의 개수가 서로 다를 경우, 도 8에 도시된 바와 같이, 각 디스플레이(400-1~400-N)를 제어하는 디스플레이 드라이버 IC(300)로 전송될 라인 데이터의 전송 회수가 달라진다.
도 8은 도 7에 도시된 라인 데이터 전송 방식에 따라 각 디스플레이에서 디스플레이되는 데이터를 나타내는 개념도이다.
우선, 설명의 편의를 위해 디스플레이들(400-1~400-N)은 4라고 가정하고, 제1디스플레이(400-1)의 프레임 레이트는 60pfs이고, 제2디스플레이(400-2)의 프레임 레이트는 20pfs이고, 제3디스플레이(400-3)의 프레임 레이트는 30pfs이고, 제4디스플레이(400-N, N=4)의 프레임 레이트는 60pfs라고 가정한다.
도 1부터 도 8을 참조하면, a시점(Ta)에서, 호스트(200A)는 제1디스플레이 (400-1)에서 디스플레이될 K-번째 라인 데이터(A)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 K-번째 라인 데이터(A)를 제1디스플레이(400-1)로 전송한다.
b시점(Tb>Ta)에서, 호스트(200A)는 제2디스플레이(300-2)에서 디스플레이될 K-번째 라인 데이터(B)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 K-번째 라인 데이터(B)를 제2디스플레이(400-2)로 전송한다.
c시점(Tc>Tb)에서, 호스트(200A)는 제3디스플레이(400-3)에서 디스플레이될 K-번째 라인 데이터(C)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 K-번째 라인 데이터(C)를 제3디스플레이(400-3)로 전송한다.
d시점(Td>Tc)에서, 호스트(200A)는 제4디스플레이(400-4)에서 디스플레이될 K-번째 프레임 데이터(D)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 K-번째 프레임 데이터(D)를 제4디스플레이(400-4)로 전송한다.
e시점(Te>Td)에서, 호스트(200A)는 제1디스플레이(400-1)에서 디스플레이될 (K+1)-번째 라인 데이터(E)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (K+1)-번째 라인 데이터(DE)를 제1디스플레이(400-1)로 전송한다.
제2디스플레이(400-2)의 프레임 레이트가 20pfs이고, 제3디스플레이(400-3)의 프레임 레이트가 30pfs이므로, 호스트(200A)는 제2디스플레이(400-2)에서 디스플레이될 (K+1)-번째 라인 데이터를 포함하는 데이터 패킷과 제3디스플레이(400-3)에서 디스플레이될 (K+1)-번째 라인 데이터를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송하지 않는다.
실시 예에 따라, 디스플레이 드라이버 IC(300)가 제2디스플레이(400-2)와 제3디스플레이(400-3) 각각에 대해 패널 셀프 리프레쉬를 수행할 수 있을 때, 제2디스플레이(400-2)는 디스플레이 드라이버 IC(300)에 포함된 메모리에 저장된 K-번째 라인 데이터(B)를 디스플레이할 수 있고, 제3디스플레이(400-3)는 상기 메모리에 저장된 K-번째 라인 데이터(C)를 디스플레이할 수 있다.
f시점(Tf>Te)에서, 호스트(200A)는 제4디스플레이(400-4)에서 디스플레이될 (K+1)-번째 라인 데이터(F)를 포함하는 데이터 패킷을 인터페이스(300)를 통해 디스플레이 드라이버 IC(300)로 전송한다. 디스플레이 드라이버 IC(300)는 상기 데이터 패킷에 포함된 데이터 ID(또는 식별자)를 디코드하고, 디코드 결과에 따라 상기 데이터 패킷에 포함된 (K+1)-번째 프레임 데이터(DF)를 제4디스플레이(400-4)로 전송한다.
서로 다른 각 시점(Tg, Th, Ti, Tj, Tk, 및 Tl)에서, 각 라인 데이터(G, H, I, J, K, 및 L)가 해당하는 디스플레이(400-1, 400-2, 400-3, 및 400-4)에서 디스플레이되는 과정은, 서로 다른 각 시점(Ta, Tb, Tc, Td, Te, 및 Tf)에서, 각 라인 데이터(A, B, C, D, E, 및 F)가 해당하는 디스플레이(400-1, 400-2, 400-3, 및 400-4)에서 디스플레이되는 과정과 실질적으로 동일 또는 유사하므로 이에 대한 자세한 설명은 생략한다.
도 9는 롱 패킷 구조를 나타내고, 도 10은 숏 패킷 구조를 나타내고, 도 11은 도 9의 롱 패킷 구조 또는 도 10의 숏 패킷 구조의 데이터 식별자 바이트를 나타낸다.
도 9부터 도 11에 도시된 구조는 mipi(R) alliance에서 2014년 6월 16일자로 발행된 Specification for Display Serial Interface (DSI) Version 1.2에 기재된 내용과 실질적으로 동일하므로, 도 9부터 도 11에 도시된 구조는 DSI Version 1.2를 레퍼런스로서 참조한다.
데이터 패킷의 패킷 헤더(PH)에 포함된 데이터 ID(Data ID, 또는 식별자)는 가상 채널 식별자(VC)와 데이터 타입(DT)을 포함한다.
호스트(200A)의 데이터 전송 회로(250A)는 각 디스플레이(400-1~400-N)를 식별할 수 있는 데이터 ID를 포함하는 데이터 패킷(PDATA)을 생성할 수 있다.
따라서, 디스플레이 드라이버 IC(300)의 복호 회로(330)는 각 데이터 킷 (PDATA)에 포함된 데이터 ID를 디코드하고, 각 데이터 패킷(PDATA)에 포함된 데이터(예컨대, 프레임 데이터 또는 라인 데이터)를 디스플레이들(400-1~400-N) 중에서 디코드 결과에 따라 식별된 디스플레이로 전송할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 멀티 디스플레이 시스템의 블록도를 나타낸다.
도 12를 참조하면, 멀티 디스플레이 시스템(100B)은 호스트(200B), 메모리 (230), 인터페이스(310), 복수의 디스플레이 드라이버 IC들(300-1~300-N), 및 복수의 디스플레이들(400-1~400-N, N은 2 이상의 자연수)을 포함한다.
호스트(200A)는 CPU(210), 메모리 컨트롤러(220), 제1레지스터(235), 제2레지스터(240), 데이터 전송 회로(또는 데이터 처리 회로; 250B), 및 TE 신호 검출 회로(290B)를 포함할 수 있다.
TE 신호 검출 회로(290B)는 디스플레이 드라이버 IC들(300-1~300-N)로부터 출력된 TE 신호들(TE1~TEN)을 검출할 수 있다. 실시 예들에 따라, TE 신호 검출 회로(290B)는 TE 핀들로 구현될 수도 있고, 데이터 전송 회로(250B)에 포함된 형태로 구현될 수 있다.
실시 예에 따라, CPU(210)는 각 TE 신호(TE1~TEN)를 모니터링하고, 모니터 결과에 따라 데이터 전송 회로(250B)의 데이터 패킷 전송 타이밍을 제어할 수 있다.
디스플레이 드라이버 IC들(300-1~300-N)로부터 출력된 TE 신호들(TE1~TEN)과 TE 신호 검출 회로(290B)의 출력 신호들(TE1~TEN)은 서로 다를 수 있으나, 설명의 편의를 위해 동일한 TE들(TE1~TEN)로 표시한다.
복수의 디스플레이 드라이버 IC들(300-1~300-N) 각각의 구조와 작동은 도 1의 디스플레이 드라이버 IC(300)의 구조와 작동과 실질적으로 동일 또는 유사하다.
각 디스플레이 드라이버 IC(300-1~300-N)에 포함된 데이터 수신 회로(320-1~320-N)의 구조와 기능은 도 1의 디스플레이 드라이버 IC(300)에 포함된 데이터 수신 회로(320)의 구조와 기능과 실질적으로 동일 또는 유사하다.
각 디스플레이 드라이버 IC(300-1~300-N)에 포함된 복호 회로(330-1~330-N)의 구조와 기능은 도 1의 디스플레이 드라이버 IC(300)에 포함된 복호 회로(330)의 구조와 기능과 실질적으로 동일 또는 유사하다.
각 디스플레이 드라이버 IC(300-1~300-N)에 포함된 TE 신호 생성기(340-1~340-N)의 구조와 기능은 도 1의 디스플레이 드라이버 IC(300)에 포함된 TE 신호 생성기(340)의 구조와 기능과 실질적으로 동일 또는 유사하다.
도 13은 도 12에 도시된 데이터 전송 회로의 블록도를 나타내고, 도 14는 도 13에 도시된 디스플레이 컨트롤러의 회로를 나타낸다.
도 13의 데이터 전송 회로(250B)는 디스플레이 컨트롤러(252), 데이터 패킷화 회로(253), 및 송신기(255)를 포함할 수 있다.
디스플레이 컨트롤러(252)는 복수의 선택 회로들(261-1~261-N, N은 2 이상의 자연수), 복수의 프레임 레이트 조절 신호 생성 회로들(263-1~263-N), 및 디스플레이 인터페이스(264)를 포함한다. 예컨대, 디스플레이 컨트롤러(252)는 그래픽스 컨트롤러의 기능을 수행할 수 있다.
복수의 선택 회로들(261-1~261-N) 각각은 제2값들(SEI1~SEIN, 집합적으로 "SEI", N은 2 이상의 자연수) 각각에 응답하여 복수의 TE 신호들(TE1~TEN) 각각의 전송을 제어할 수 있다. 실시 예에 따라, 복수의 선택 회로들(261-1~261-N) 각각은 멀티플렉서로 구현될 수 있다.
제1선택 회로(261-1)는, 제2값(SEI1)에 응답하여, 복수의 TE 신호들 (TE1~TE4) 중에서 어느 하나를 제1출력 신호(MTE1)로서 출력할 수 있다.
제2선택 회로(261-2)는, 제2값(SEI2)에 응답하여, 복수의 TE 신호들 (TE1~TE4) 중에서 어느 하나를 제2출력 신호(MTE2)로서 출력할 수 있다.
제3선택 회로(261-3)는, 제2값(SEI3)에 응답하여, 복수의 TE 신호들 (TE1~TE4) 중에서 어느 하나를 제3출력 신호(MTE3)로서 출력할 수 있다.
제N선택 회로(261-N)는, 제2값(SEIN)에 응답하여, 복수의 TE 신호들 (TE1~TE4) 중에서 어느 하나를 제N출력 신호(MTEN)로서 출력할 수 있다.
각 제1값(SEI1~SEIN)은 복수의 신호들을 포함할 수 있다.
제2값들(SEI1~SEIN) 각각은 CPU(210)에 의해 제2레지스터(235)에 저장될 수 있다.
각 프레임 레이트 조절 신호 생성 회로(263-1~263-N)는, 각 제1값 (FRI1~FRIN)에 응답하여, 각 선택 회로(261-1~261-N)의 출력 신호(MTE1~MTEN)의 주기를 조절하고, 주기 조절된 각 프레임 레이트 조절 신호(FTE1~FTEN)를 출력할 수 있다. 주기 조절된 각 프레임 레이트 조절 신호(FTE1~FTEN)의 파형들을 도 4에 예시적으로 도시된다.
즉, 각 프레임 레이트 조절 신호(FTE1~FTEN)는 각 디스플레이(400-1~400-N)의 프레임 레이트를 조절할 수 있다.
디스플레이 인터페이스(264)는, 각 프레임 레이트 조절 신호(FTE1~FTEN)에 응답하여, 각 디스플레이(400-1~400-N)에서 디스플레이될 각 데이터(VDATA)의 전송 타이밍을 조절하고, 전송 타이밍 조절된 각 데이터(VDATA')와 제어 신호들(VCTRL)을 생성할 수 있다. 예컨대, 제어 신호들(VCTRL)은 각 데이터(VDATA')의 전송에 관련된 클락 신호와 동기 신호들을 포함할 수 있고, 상기 동기 신호들은 수직 동기 신호와 수평 동기 신호를 포함할 수 있다.
도 15는 데이터 식별자 바이트에 따라 각 디스플레이를 식별하는 작동을 설명하기 위한 개념도이다.
도 1부터 도 15를 참조하면, 데이터 전송 회로(250A와 250B)는 각 데이터 ID와 각 데이터(DATA1~DATA4)를 포함하는 각 데이터 패킷(PDATA1~PDATA4)을 생성할 수 있다.
설명의 편의를 위해, 가상 채널 식별자(VC0)와 데이터 타입(DT0)을 포함하는 데이터 ID(또는 식별자)는 제1디스플레이(400-1)를 식별하기 위한 식별자이고, 가상 채널 식별자(VC0)와 데이터 타입(DT1)을 포함하는 데이터 ID(또는 식별자)는 제2디스플레이(400-2)를 식별하기 위한 식별자이고, 가상 채널 식별자(VC1)와 데이터 타입(DT1)을 포함하는 데이터 ID(또는 식별자)는 제3디스플레이(400-3)를 식별하기 위한 식별자이고, 가상 채널 식별자(VC2)와 데이터 타입(DT1)을 포함하는 데이터 ID(또는 식별자)는 제N디스플레이(400-N)를 식별하기 위한 식별자라고 가정한다.
도 1에 도시된 멀티 디스플레이 시스템(100A)의 작동이 관련 도면들을 참조하여 설명된다.
경우1 (CASE1)을 참조하면, 호스트(200A)의 데이터 전송 회로(250A)가 데이터 ID(예컨대, VC0와 DT0)와 데이터(DATA1)를 포함하는 데이터 패킷(PDATA1)을 생성하고, 생성된 데이터 패킷(PDATA1)을 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 출력하면, 디스플레이 드라이버 IC(300)의 복호 회로(330)는 데이터 수신 회로(320)로부터 출력된 데이터 패킷(PDATA1)에 포함된 상기 데이터 ID(예컨대, VC0와 DT0)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA1)에 포함된 데이터(DATA1)를 제1디스플레이(400-1)로 전송한다.
경우2 (CASE2)를 참조하면, 호스트(200A)의 데이터 전송 회로(250A)가 데이터 ID(예컨대, VC0와 DT1)와 데이터(DATA2)를 포함하는 데이터 패킷(PDATA2)을 생성하고, 생성된 데이터 패킷(PDATA2)을 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 출력하면, 디스플레이 드라이버 IC(300)의 복호 회로(330)는 데이터 수신 회로(320)로부터 출력된 데이터 패킷(PDATA2)에 포함된 상기 데이터 ID(예컨대, VC0와 DT1)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA2)에 포함된 데이터(DATA2)를 제2디스플레이(400-2)로 전송한다.
경우3 (CASE3)을 참조하면, 호스트(200A)의 데이터 전송 회로(250A)가 데이터 ID(예컨대, VC1와 DT1)와 데이터(DATA3)를 포함하는 데이터 패킷(PDATA3)을 생성하고, 생성된 데이터 패킷(PDATA3)을 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 출력하면, 디스플레이 드라이버 IC(300)의 복호 회로(330)는 데이터 수신 회로(320)로부터 출력된 데이터 패킷(PDATA3)에 포함된 상기 데이터 ID(예컨대, VC1과 DT1)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA3)에 포함된 데이터(DATA3)를 제3디스플레이(400-4)로 전송한다.
경우4 (CASE4)를 참조하면, 호스트(200A)의 데이터 전송 회로(250A)가 데이터 ID(예컨대, VC2와 DT1)와 데이터(DATA4)를 포함하는 데이터 패킷(PDATA4)을 생성하고, 생성된 데이터 패킷(PDATA4)을 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 출력하면, 디스플레이 드라이버 IC(300)의 복호 회로(330)는 데이터 수신 회로(320)로부터 출력된 데이터 패킷(PDATA4)에 포함된 상기 데이터 ID(예컨대, VC2와 DT1)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA4)에 포함된 데이터(DATA4)를 제N디스플레이(400-N)로 전송한다.
도 12에 도시된 멀티 디스플레이 시스템(100B)의 작동이 관련 도면들을 참조하여 설명된다.
경우1 (CASE1)을 참조하면, 호스트(200B)의 데이터 전송 회로(250B)가 데이터 ID(예컨대, VC0와 DT0)와 데이터(DATA1)를 포함하는 데이터 패킷(PDATA1)을 생성하고, 생성된 데이터 패킷(PDATA1)을 인터페이스(310)를 통해 각 디스플레이 드라이버 IC(300-1~300-N)로 출력하면, 제1디스플레이 드라이버 IC(300-1)의 복호 회로(330-1)만이 데이터 수신 회로(320-1)로부터 출력된 데이터 패킷(PDATA1)에 포함된 상기 데이터 ID(예컨대, VC0와 DT0)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA1)에 포함된 데이터(DATA1)를 제1디스플레이(400-1)로 전송할 수 있다.
경우2 (CASE2)를 참조하면, 호스트(200B)의 데이터 전송 회로(250B)가 데이터 ID(예컨대, VC0와 DT1)와 데이터(DATA2)를 포함하는 데이터 패킷(PDATA2)을 생성하고, 생성된 데이터 패킷(PDATA2)을 인터페이스(310)를 통해 각 디스플레이 드라이버 IC(300-1~300-N)로 출력하면, 제2디스플레이 드라이버 IC(300-2)의 복호 회로(330-2)만이 데이터 수신 회로(320-2)로부터 출력된 데이터 패킷(PDATA2)에 포함된 상기 데이터 ID(예컨대, VC0와 DT1)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA2)에 포함된 데이터(DATA2)를 제2디스플레이(400-2)로 전송할 수 있다.
경우3 (CASE3)을 참조하면, 호스트(200B)의 데이터 전송 회로(250B)가 데이터 ID(예컨대, VC1과 DT1)와 데이터(DATA3)를 포함하는 데이터 패킷(PDATA3)을 생성하고, 생성된 데이터 패킷(PDATA3)을 인터페이스(310)를 통해 각 디스플레이 드라이버 IC (300-1~300-N)로 출력하면, 제3디스플레이 드라이버 IC(300-3)의 복호 회로(330-3)만이 데이터 수신 회로(320-3)로부터 출력된 데이터 패킷(PDATA3)에 포함된 상기 데이터 ID(예컨대, VC1과 DT1)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA3)에 포함된 데이터(PACKET DATA3)를 제3디스플레이(400-3)로 전송할 수 있다.
경우4 (CASE4)를 참조하면, 호스트(200B)의 데이터 전송 회로(250B)가 데이터 ID(예컨대, VC2와 DT1)와 데이터(DATA4)를 포함하는 데이터 패킷(PDATA4)을 생성하고, 생성된 데이터 패킷(PDATA4)을 인터페이스(310)를 통해 각 디스플레이 드라이버 IC(300-1~300-N)로 출력하면, 제N디스플레이 드라이버 IC(300-N)의 복호 회로(330-N)만이 데이터 수신 회로(320-N)로부터 출력된 데이터 패킷(PDATA4)에 포함된 상기 데이터 ID(예컨대, VC2와 DT1)을 디코드하고, 디코드 결과에 따라 데이터 패킷(PDATA4)에 포함된 데이터(DATA4)를 제N디스플레이(400-N)로 전송할 수 있다.
상술한 바와 같이, 각 디스플레이 드라이버 IC(300, 300-1~300-N)의 각 복호 회로(330, 330-1~330-N)는 각 데이터 패킷((PDATA1~PDATA4)에 포함된 데이터 ID에 포함된 가상 채널 식별자(VC)와 데이터 타입(DT)을 이용하여 각 디스플레이(400-1~400-N)를 유일무이하게(unique) 식별할 수 있다.
도 16부터 도 18은 복수의 디스플레이에서 디스플레이되는 데이터의 실시 예들을 나타낸다.
도 16에 도시된 바와 같이, 디스플레이들의 개수가 4일 때, 4개의 디스플레이들(400-1~400-N, N=4)에서 하나의 이미지(예컨대, A)가 디스플레이될 수 있다.
도 17에 도시된 바와 같이, 디스플레이들의 개수가 4일 때, 2개의 디스플레이들(400-1과 400-N)에서 제1이미지(예컨대, A)가 디스플레이될 수 있고 나머지 2개의 디스플레이들(400-2와 400-3)에서 제2이미지(예컨대, B)가 디스플레이될 수 있다.
도 18에 도시된 바와 같이, 디스플레이들의 개수가 4일 때, 3개의 디스플레이들(400-1, 400-2, 및 400-N)에서 제1이미지(예컨대, A)가 디스플레이될 수 있고 나머지 하나의 디스플레이(400-3)에서 제2이미지(예컨대, B)가 디스플레이될 수 있다.
도 19는 도 1 또는 도 12에 도시된 멀티 디스플레이 시스템의 작동을 설명하기 위한 플로우차트이다.
도 1부터 도 19를 참조하면, 멀티 디스플레이 시스템(100A 또는 100B)이 부팅되면(S110), 실시 예에 따라 CPU(210)는 제1레지스터(235)에 제1값들(FRI)을 설정할 수 있다(S112). 다른 실시 예에 따라, CPU(210)는 제2레지스터(240)에 제2값들(SEI)을 더 설정할 수 있다(S112).
멀티 디스플레이 시스템(100A)의 작동 방법은 다음과 같다.
TE 신호 검출 회로(290A)는 디스플레이 드라이버 IC(300)로부터 출력된 TE 신호(TE)를 수신하고 검출한다(S114).
데이터 전송 회로(250A)는 검출된 TE 신호(TE)와 제1값들(FRI)을 이용하여 TE 신호(TE)를 조절한다. 즉, 데이터 전송 회로(250A)는 복수의 프레임 레이트 조절 신호들(FTE1~FTEN)을 생성한다.
메모리 컨트롤러(220)는, CPU(210)의 제어에 따라, 메모리(230)로부터 데이터(예컨대, 비디오 데이터 또는 디스플레이 데이터)를 리드리고, 리드된 데이터를 데이터 전송 회로(250A)로 전송한다(S118).
데이터 전송 회로(250A)는, CPU(210)의 제어에 따라, 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터를 식별하기 위한 식별자를 생성한다(S120). 도 9부터 도 11에 도시된 바와 같이, 상기 식별자는 가상 채널 식별자(VC)와 데이터 타입(DT)을 포함할 수 있다.
데이터 전송 회로(250A)는 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터와 각 디스플레이(400-1~400-N)를 식별하기 위한 식별자를 패킷화하여 데이터 패킷을 생성한다(S122).
데이터 전송 회로(250A)는 조절된 TE 신호들(TE), 즉 복수의 프레임 레이트 조절 신호들(FTE1~FTEN)을 이용하여 데이터 패킷들을 인터페이스(310)를 통해 디스플레이 드라이버 IC(300)로 전송한다(S124).
디스플레이 드라이버 IC(300)의 데이터 수신 회로(320)는 데이터 패킷들을 복호 회로(330)로 전송한다.
복호 회로(330)는 수신된 데이터 패킷들 각각에 포함된 데이터 ID를 디코드한다(S126).
복호 회로(330)는 복수의 디스플레이(400-1~400-N) 중에서 디코드된 데이터 ID에 따라 선택된(또는 식별된) 디스플레이로 해당 데이터 패킷에 포함된 데이터를 전송한다(S128).
해당 디스플레이(400-1~400-N)는 해당 데이터를 디스플레이 한다(S130).
멀티 디스플레이 시스템(100B)의 작동 방법은 다음과 같다.
TE 신호 검출 회로(290B)는 각 디스플레이 드라이버 IC(300-1~300-N)로부터 출력된 각 TE 신호(TE1~TEN)를 수신하고 검출한다(S114).
데이터 전송 회로(250B)는 검출된 TE 신호들(TE1~TEN), 제1값들(FRI), 및 제2값들(SEI)을 이용하여 TE 신호들을 조절한다. 즉, 데이터 전송 회로(250B)는 복수의 프레임 레이트 조절 신호들(FTE1~FTEN)을 생성한다.
메모리 컨트롤러(220)는, CPU(210)의 제어에 따라, 메모리(230)로부터 데이터(예컨대, 비디오 데이터 또는 디스플레이 데이터)를 리드리고, 리드된 데이터를 데이터 전송 회로(250B)로 전송한다(S118).
데이터 전송 회로(250B)는, CPU(210)의 제어에 따라, 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터를 식별하기 위한 식별자를 생성한다(S120). 도 9부터 도 11에 도시된 바와 같이, 상기 식별자는 가상 채널 식별자(VC)와 데이터 타입(DT)을 포함할 수 있다.
데이터 전송 회로(250B)는 각 디스플레이(400-1~400-N)에서 디스플레이될 데이터와 각 디스플레이(400-1~400-N)를 식별하기 위한 식별자를 패킷화하여 데이터 패킷을 생성한다(S122).
데이터 전송 회로(250B)는 조절된 TE 신호들(TE), 즉 복수의 프레임 레이트 조절 신호들(FTE1~FTEN)을 이용하여 데이터 패킷들을 인터페이스(310)를 통해 각 디스플레이 드라이버 IC(300-1~300-N)로 전송한다(S124).
각 디스플레이 드라이버 IC(300-1~300-N)의 데이터 수신 회로(320-1~320-N)는 데이터 패킷들을 복호 회로(330-1~330-N)로 전송한다.
각 복호 회로(330-1~330-N)는 수신된 데이터 패킷에 포함된 데이터 ID를 디코드한다(S126).
각 복호 회로(330-1~330-N)는 각 디스플레이(400-1~400-N)로 해당 데이터 패킷에 포함된 데이터를 전송한다(S128).
해당 디스플레이(400-1~400-N)는 해당 데이터를 디스플레이 한다(S130).
도 20은 본 발명의 또 다른 실시 예에 따른 멀티 디스플레이 시스템의 블록도를 나타낸다. 도 1부터 도 20을 참조하면, 멀티 디스플레이 시스템(500)은 MIPI(R)를 사용(또는 지원)할 수 있는 휴대용 전자 장치로 구현될 수 있다.
멀티 디스플레이 시스템(500)은 애플리케이션 프로세서(application processor (AP); 510), CMOS 이미지 센서(600), 및 디스플레이(400)를 포함한다. 디스플레이(400)는 도 1과 도 12에 도시된 복수의 디스플레이들(400-1~400-N)을 포함하는 개념으로 이해될 수 있다.
AP(510)에 구현된 카메라 직렬 인터페이스(camera serial interface(CSI)) 호스트(513)는 CSI를 통하여 CMOS 이미지 센서(600)의 CSI 장치(601)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(513)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(601)에는 시리얼라이저(SER)가 구현될 수 있다.
AP(510)에 구현된 디스플레이 직렬 인터페이스(display serial interface(DSI)) 호스트(250)는 DSI(310)를 통하여 디스플레이(400)의 DSI 장치 (410)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(250)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(410)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
DSI 호스트(250)는 도 1의 데이터 전송 회로(250A) 또는 도 12의 데이터 전송 회로(250B)를 의미할 수 있다. DSI 장치(410)는 데이터 수신 회로(320, 320-1~320-N)와 복호 회로(330, 330-1~330-N)을 포함할 수 있다.
멀티 디스플레이 시스템(500)은 AP(510)와 통신할 수 있는 RF(radio frequency) 칩 (540)을 더 포함할 수 있다. AP(410)의 PHY(physical layer; 515)와 RF 칩(540)의 PHY(541)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
AP(510)의 CPU(517)는 DSI 호스트(250), CSI 호스트(513), 및 PHY(515)의 작동을 제어할 수 있다.
멀티 디스플레이 시스템(500)은 GPS 수신기(550), DRAM(dynamic random access memory)과 같은 메모리(551), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(553), 마이크(555), 또는 스피커(557)를 더 포함할 수 있다. 데이터 저장 장치(553)는 메모리(230)를 의미할 수 있다.
멀티 디스플레이 시스템(500)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 559), WLAN(Wireless LAN; 561), UWB(ultra-wideband; 563), 또는 LTETM(long term evolution; 565) 등을 이용하여 외부 장치와 통신할 수 있다. 멀티 디스플레이 시스템(500)은 블루투스 또는 WiFi를 이용하여 외부 장치와 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100B: 멀티 디스플레이 시스템
200A, 200B: 호스트
201; 버스
210: CPU
220: 메모리 컨트롤러
230: 메모리
235: 제1레지스터
240: 제2레지스터
250A, 250A-1, 250A-2, 250B: 데이터 전송 회로
251A, 251B, 252; 디스플레이 컨트롤로
253; 데이터 패킷화 회로
255; 송신기
260-1~260-N: 전송 제어 회로
261-1~261-N: 선택 회로
262-1~262-N, 263-1~263-N: 프레임 레이트 조절 신호 생성 회로
264; 디스플레이 인터페이스
290A, 290: TE 신호 검출 회로
300, 300-1~300-N: 디스플레이 드라이버 IC
320, 320-1~320-N: 데이터 수신 회로
330, 330-1~330-N: 복호 회로
340, 340-1~340-N: TE 신호 생성기
400-1~400-N; 디스플레이

Claims (20)

  1. 복수의 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC(Integrated Circuit)로 데이터 패킷들을 전송할 수 있는 시스템 온 칩(system on chip(SoC))에 있어서,
    제1레지스터;
    상기 복수의 디스플레이들 각각의 프레임 레이트를 조절하기 위해 제1값들을 상기 제1레지스터에 설정하는 CPU(central processing unit);
    상기 디스플레이 드라이버 IC로부터 출력되어 상기 복수의 디스플레이들 중 적어도 하나의 디스플레이 상태(status)를 나타내는 티어링 효과(tearing effect(TE)) 신호를 검출하는 TE 신호 검출 회로; 및
    상기 제1값에 따라 상기 검출된 TE 신호의 주기를 조정하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로를 포함하는 SoC.
  2. 제1항에 있어서,
    상기 데이터 전송 회로는, 하나의 고속 시리얼 인터페이스(high-speed serial interface(HSSI))를 통해, 전송 타이밍 조절된 데이터 패킷들을 순차적으로 상기 디스플레이 드라이버 IC로 전송하고,
    상기 HSSI는 디스플레이 시리얼 인터페이스(display serial interface(DSI)), eDP(Embedded DisPlay) 인터페이스, 및 HDMI(High-Definition Multimedia Interface) 중에서 어느 하나인 SoC.
  3. 제2항에 있어서,
    상기 데이터 전송 회로는, 상기 전송 타이밍 조절된 데이터 패킷들 각각을 프레임 단위로 순차적으로 상기 디스플레이 드라이버 IC로 전송하는 SoC.
  4. 제2항에 있어서,
    상기 데이터 전송 회로는, 상기 전송 타이밍 조절된 데이터 패킷들 각각을 라인 단위로 순차적으로 상기 디스플레이 드라이버 IC로 전송하는 SoC.
  5. 제1항에 있어서,
    상기 데이터 전송 회로는 상기 복수의 디스플레이들 각각을 식별할 수 있는 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하고,
    상기 식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함하는 SoC.
  6. 제1항에 있어서,
    상기 제1값들 중에서 전부가 아닌 적어도 하나는 0인 SoC.
  7. 제1항에 있어서,
    상기 SoC는 상기 CPU에 의해 설정된 제2값들을 저장하는 제2레지스터를 더 포함하고,
    상기 데이터 전송 회로는,
    각각이, 상기 제2값들 각각에 응답하여, 상기 검출된 TE 신호의 전송을 제어하는 복수의 전송 제어 회로들; 및
    각각이, 상기 전송 제어 회로들 각각의 출력 신호와 상기 제1값들 각각을 이용하여, 상기 복수의 프레임 조절 신호들 각각을 생성하는 복수의 프레임 조절 신호 생성 회로들을 포함하는 SoC.
  8. 제7항에 있어서,
    상기 CPU는 부팅 시에 상기 제1값들을 상기 제1레지스터에 설정하고 상기 제2값들을 상기 제2레지스터에 설정하는 SoC.
  9. 제1항에 있어서,
    상기 SoC는 상기 CPU에 의해 설정된 제2값들을 저장하는 제2레지스터를 더 포함하고,
    상기 데이터 전송 회로는,
    상기 검출된 TE 신호, 상기 제1값들, 및 상기 제2값들을 이용하여 상기 복수의 프레임 조절 신호들을 생성하고, 생성된 복수의 프레임 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각에서 디스플레이될 데이터의 전송 타이밍을 조절하는 디스플레이 컨트롤러;
    상기 복수의 디스플레이들 각각에서 디스플레이될 전송 타이밍 조절된 데이터와 상기 복수의 디스플레이들 각각을 식별할 수 있는 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하는 데이터 패킷화 회로; 및
    상기 데이터 패킷화 회로로부터 출력된 전송 타이밍 조절된 데이터 패킷들을 순차적으로 상기 디스플레이 드라이버 IC로 전송하는 송신기를 포함하고,
    상기 식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함하는 SoC.
  10. 제9항에 있어서,
    상기 데이터 패킷화 회로는 MIPI 디스플레이 시리얼 인터페이스 호스트이고,
    상기 송신기는 MIPI D-PHY인 SoC.
  11. 복수의 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC(Integrated Circuit); 및
    고속 직렬 인터페이스; 및
    데이터 패킷들을 상기 고속 직렬 인터페이스를 통해 상기 디스플레이 드라이버 IC로 순차적으로 전송할 수 있는 프로세서를 포함하고,
    상기 프로세서는,
    제1레지스터;
    상기 복수의 디스플레이들 각각의 프레임 레이트를 조절하기 위해 제1값들을 상기 제1레지스터에 설정하는 CPU(central processing unit);
    상기 디스플레이 드라이버 IC로부터 출력된되어 상기 복수의 디스플레이들 중 적어도 하나의 디스플레이 상태(status)를 나타내는 적어도 하나의 티어링 효과(tearing effect(TE)) 신호를 검출하는 TE 신호 검출 회로; 및
    상기 제1값에 응답하여 상기 검출된 TE 신호의 주기를 조정하여 복수의 프레임 레이트 조절 신호들을 생성하고, 생성된 복수의 프레임 레이트 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 데이터 전송 회로를 포함하는 멀티 디스플레이 시스템.
  12. 제11항에 있어서,
    상기 고속 직렬 인터페이스는 MIPI 디스플레이 시리얼 인터페이스(display serial interface(DSI)), eDP(Embedded DisPlay) 인터페이스, 및 HDMI(High-Definition Multimedia Interface) 중에서 어느 하나인 멀티 디스플레이 시스템.
  13. 제11항에 있어서,
    상기 프로세서 상기 CPU에 의해 설정된 제2값들을 저장하는 제2레지스터를 더 포함하고,
    상기 데이터 전송 회로는,
    각각이, 상기 제2값들 각각에 응답하여, 상기 검출된 TE 신호의 전송을 제어하는 복수의 전송 제어 회로들; 및
    각각이, 상기 전송 제어 회로들 각각의 출력 신호와 상기 제1값들 각각을 이용하여, 상기 복수의 프레임 조절 신호들 각각을 생성하는 복수의 프레임 조절 신호 생성 회로들을 포함하는 멀티 디스플레이 시스템.
  14. 제11항에 있어서,
    상기 데이터 전송 회로는 상기 복수의 디스플레이들 각각을 식별할 수 있는 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하고,
    상기 식별자는 가상 채널 식별자(virtual channel indentifier)와 데이터 타입(data type)을 포함하는 멀티 디스플레이 시스템.
  15. 제14항에 있어서,
    상기 디스플레이 드라이버 IC는,
    상기 고속 직렬 인터페이스를 통해 수신된 상기 데이터 패킷들 중에서 제1데이터 패킷에 포함된 제1식별자를 디코드하고, 디코드 결과에 따라 상기 디스플레이들 중에서 어느 하나를 식별하고, 상기 제1데이터 패킷에 포함된 제1데이터를 식별된 디스플레이로 전송하는 멀티 디스플레이 시스템.
  16. 제11항에 있어서,
    상기 프로세서는 상기 CPU에 의해 설정된 제2값들을 저장하는 제2레지스터를 더 포함하고,
    상기 데이터 전송 회로는,
    각각이, 상기 제2값들 각각에 응답하여, 상기 검출된 TE 신호의 전송을 제어하는 복수의 전송 제어 회로들; 및
    각각이, 상기 전송 제어 회로들 각각의 출력 신호와 상기 제1값들 각각을 이용하여, 상기 복수의 프레임 조절 신호들 각각을 생성하는 복수의 프레임 조절 신호 생성 회로들; 및
    상기 데이터 패킷들을 생성하고, 상기 복수의 프레임 조절 신호들 각각을 이용하여 상기 복수의 디스플레이들 각각으로 전송될 상기 데이터 패킷들 각각의 전송 타이밍을 조절하는 디스플레이 인터페이스를 포함하는 멀티 디스플레이 시스템.
  17. 제16항에 있어서, 상기 디스플레이 인터페이스는,
    상기 디스플레이들 각각에서 디스플레이될 데이터와 상기 디스플레이들 각각을 식별하기 위한 식별자를 포함하는 상기 데이터 패킷들 각각을 생성하고,
    상기 식별자는 가상 채널 식별자와 데이터 타입을 포함하는 멀티 디스플레이 시스템.
  18. 제17항에 있어서, 상기 디스플레이 드라이버 IC는,
    상기 데이터 패킷들 각각에 포함된 상기 식별자를 디코드하고, 디코드 결과에 따라 상기 디스플레이들 각각을 식별하고, 식별된 디스플레이들 각각에서 디스플레이될 상기 데이터를 상기 디스플레이들 각각으로 전송하는 멀티 디스플레이 시스템.
  19. 복수의 디스플레이들의 작동을 제어할 수 있는 디스플레이 드라이버 IC; 및
    데이터 패킷들을 고속 직렬 인터페이스를 통해 상기 디스플레이 드라이버 IC로 순차적으로 전송할 수 있는 프로세서를 포함하고,
    상기 디스플레이 드라이버 IC는,
    상기 고속 직렬 인터페이스를 통해 수신된 상기 데이터 패킷들 중에서 제1데이터 패킷에 포함된 제1식별자를 디코드하고, 디코드 결과에 따라 상기 디스플레이들 중에서 어느 하나를 식별하고, 상기 제1데이터 패킷에 포함된 제1데이터를 상기 식별된 디스플레이로 전송하는 멀티 디스플레이 시스템.
  20. 제19항에 있어서,
    상기 제1식별자는 가상 채널 식별자 및 데이터 타입을 포함하는, 멀티 디스플레이 시스템.
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