KR102284880B1 - 단결정층 구조체와 이를 포함하는 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법 - Google Patents
단결정층 구조체와 이를 포함하는 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법 Download PDFInfo
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Abstract
본 발명은 투명 기판과, 상기 기판의 상부에 형성되는 투명 전극층과, 상기 전극층의 상부에 형성되는 격자 매칭층과, 상기 격자 매칭층을 결정 핵으로 하여 증착되는 버퍼층 및 상기 버퍼층의 상면에 형성되는 단결정층을 포함하며, 상기 격자 매칭층은 상기 버퍼층 및 단결정층과 격자 상수가 동일 또는 유사한 물질로 형성되는 단결정층 구조체과 이를 포함하는 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법에 대하여 개시한다.
Description
본 발명은 단결정층 구조체와 이를 포함하는 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법에 관한 것이다.
마이크로 엘이디는 화합물 반도체 기반의 특성을 이용한 자발광 소자로, 고효율, 빠른 응답 속도, 고시야각 및 고선명도의 이미지 구현이 가능하다. 기존 OLED 대비 5배 높은 소비전력효율과 1,000,000대 1이상의 높은 명암비, 400인치 크기의 초대형 디스플레이 구현등으로 차세대 디스플레이 구현에 가장 적합한 소자로 각광받고 있다.
마이크로 엘이디는 스마트폰부터 TV, 디지털 사이니지, 스마트카, 가상현실/증강현실, 웨어러블 디스플레이등에 그 응용성이 무궁무진하다. 실제로 애플과 구글은 애플워치와 스마트 글라스, AR(증강현실) 웨어러블 장치에 마이크로 LED 기술을 적용하겠다고 발표한 바 있다. 특히 마이크로 LED의 본격적인 사업화를 위해 라이센싱과 특허 분쟁을 대비한 광범위한 마이크로 LED IP 포트폴리오를 구축하고 있다 이러한 상황은 글로벌 디스플레이 시장에서 독점적인 지위를 가진 국내 디스플레이 기업을 견제하기 위한 움직임으로 예상된다. 따라서, 경쟁이 더 치열해지는 차세대 디스플레이 시장에서 경쟁우위를 선점하기 위해서는 상용화 가능수준의 고품질 저원가 마이크로 LED 소재 및 공정기술 개발이 절실한 상황이다.
마이크로 LED 제조의 핵심 기술은 초미세 LED칩을 디스플레이 패널에 완벽하게 집적시키는 기술이다. 현재 활발히 연구되고 있는 대표적인 마이크로 LED 집적방식은 전사 공정 또는 웨이퍼 접합 방식이 있다. 전사공정은 마이크로 LED를 웨이퍼에 형성한 후에 골라내어 평판패널에 직접 배치시키는 방법으로, 수십만 내지 수백만개의 마이크로 LED를 패널에 완벽하게 배치시켜야 한다. 웨이퍼접합 방식은 마이크로 LED 웨이퍼를 구동 기판위에 직접 접합시키는 방법으로, 두 기판을 정확하게 얼라인하여 접촉시켜야 한다. 두 방식은 모두 대면적 기판위에 수백만개 이상의 픽셀에 초미세 LED 칩을 정확히 배치시켜야 하므로 공정이 매우 복잡하고 어려운 문제가 있다. 또한, 두 방식은 대형 디스플레이 패널에 픽셀을 형성하는 과정에서 결함(defect)이 유발되어 높은 수율을 확보하는데 한계가 있다.
본 발명은 무전사 방식으로 기판에 직접 형성되는 단결정층을 포함하는 단결정층 구조체와 이를 포함하는 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 단결정층 구조체는 투명 기판과, 상기 기판의 상부에 형성되는 투명 전극층과, 상기 전극층의 상부에 형성되는 격자 매칭층과, 상기 격자 매칭층을 결정 핵으로 하여 증착되는 버퍼층 및 상기 버퍼층의 상면에 형성되는 단결정층을 포함하며, 상기 격자 매칭층은 상기 버퍼층 및 단결정층과 격자 상수가 동일 또는 유사한 물질로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 단결정층 구조체 제조 방법은 기판의 상면에 전극층을 형성하는 전극층 형성 단계와, 상기 전극층의 상부에 격자 매칭층을 형성하는 격자 매칭층 형성 단계와, 상기 전극층의 상부에서 상기 격자 매칭층을 결정 핵으로 하여 버퍼층을 증착시키는 버퍼층 형성 단계 및 상기 버퍼층의 상면에 단결정층을 형성하는 단결정층 형성 단계를 포함하며, 상기 격자 매칭층은 상기 버퍼층 및 단결정층과 격자 상수가 동일 또는 유사한 물질로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 마이크로 엘이디는 투명 기판과, 상기 기판의 상부에 형성되는 제 1 투명 전극과, 상기 전극층의 상부에 형성되는 격자 매칭층과, 상기 격자 매칭층을 결정 핵으로 하여 증착되는 버퍼층과, 상기 버퍼층의 상면에 형성되는 제 1 반도체층과, 상기 제 1 반도체층의 상면에 형성되는 활성층과, 상기 활성층의 상면에 형성되는 제 2 반도체층 및 상기 제 2 반도체층의 상면에 형성되는 제 2 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈은 위의 구조를 가지는 마이크로 엘이디로 형성되며, 적색 파장을 발광하는 적어도 1 개의 R 픽셀과, 위의 구조를 가지는 마이크로 엘이디로 형성되며, 녹색 파장을 발광하는 적어도 1개의 G 픽셀 및 위의 구조를 가지는 마이크로 엘이디로 형성되며, 청색 파장을 발광하는 적어도 1개의 B 픽셀을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 마이크로 엘이디 제조 방법은 기판의 상면에 제 1 전극을 형성하는 제 1 전극 형성 단계와, 상기 제 1 전극의 상부에 격자 매칭층을 형성하는 격자 매칭층 형성 단계와, 상기 제 1 전극의 상부에서 상기 격자 매칭층을 결정 핵으로 하여 버퍼층을 증착시키는 버퍼층 형성 단계와, 상기 버퍼층의 상면에 제 1 반도체층을 형성하는 과정과 상기 제 1 반도체층의 상면에 활성층을 형성하는 과정 및 상기 활성층의 상면에 제 2 반도체층을 형성하는 과정을 포함하는 엘이디층 형성 단계 및 상기 제 2 반도체층의 상면에 제 2 전극을 형성하는 제 2 전극 형성 단계를 포함하며, 상기 격자 매칭층은 상기 버퍼층 및 상기 제 1 반도체층과 격자 상수가 동일 또는 유사한 물질로 형성되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법은 위의 방법에 의하여 기판의 상면에 격자 매칭층과 버퍼층 및 제 1 반도체층과 제 1 활성층 및 제 2 반도체층을 포함하는 제 1 엘이디층을 형성하는 제 1 엘이디층 형성 단계와, 상기 제 1 엘이디층을 패터닝하여 제 1 마이크로 엘이디를 형성하는 제 1 마이크로 엘이디 형성 단계와, 상기 제 1 마이크로 엘이디의 제 2 반도체층의 상면을 포함하는 영역에 제 1 마스크층을 형성하는 제 1 마스크층 형성 단계와, 상기 기판의 상부에서 제 2 엘이디 영역에 대응되는 영역의 제 1 마스크층을 식각하여 제 2 엘이디 패턴을 형성하는 제 2 엘이디 패턴 형성 단계와, 상기 제 2 엘이디 패턴의 내측에서 상기 제 1 반도체층의 상면에 제 2 활성층과 상기 제 2 반도체층을 형성하여 제 2 마이크로 엘이디 형성 단계와, 상기 제 2 마이크로 엘이디의 제 2 반도체의 상면을 포함하는 영역에 제 2 마스크층을 형성하는 제 2 마스크층 형성 단계와, 상기 기판의 상부에서 제 3 엘이디 영역에 대응되는 영역의 상기 제 2 마스크층을 식각하여 제 3 엘이디 패턴을 형성하는 제 2 엘이디 패턴 형성 단계와, 상기 제 3 엘이디 패턴의 내측에서 상기 제 1 반도체층의 상면에 제 3 활성층과 상기 제 2 반도체층을 형성하여 제 3 마이크로 엘이디 형성 단계와, 상기 제 1 마이크로 엘이디와 제 2 마이크로 엘이디이 상부에 위치하는 마스크층을 제거하는 마스크층 제거 단계 및 상기 제 1 마이크로 엘이디와 제 2 마이크로 엘이디 및 제 3 마이크로 엘이디의 상기 제 2 반도체층의 상면에 각각 제 2 전극을 형성하는 제 2 전극 형성 단계를 포함하는 것을 특징으로 한다.
본 발명의 단결정층 구조체 및 이의 제조 방법은 단결정과 격자 상수가 다른 기판위에 단결정 박막을 직접 형성할 수 있다.
또한, 본 발명의 마이크로 엘이디와 마이크로 엘이디 모듈 및 이의 제조 방법은 마이크로 엘이디가 직접 회로 기판에 형성되므로 기존의 전사 방식에 대비하여 마이크로 엘이디의 전사 중 불량이 발생되지 않아 발광 효율과 해상도 및 수명을 증가시킬 수 있다.
또한, 본 발명의 마이크로 엘이디와 마이크로 엘이디 모듈 및 이의 제조 방법은 마이크로 엘이디가 직접 회로 기판에 형성되므로 기존의 전사 방식과 대비하여 제조 시간이 단축되고 수율이 증가될 수 있다.
또한, 본 발명의 마이크로 엘이디와 마이크로 엘이디 모듈 및 이의 제조 방법은 발광픽셀용 투명 전극위에 격자 매칭층(Lattice Matched Layer, LML)을 형성시키고 그 위에 GaN의 단결정 박막을 직접 성장시키므로 대면적의 RGB 픽셀 영역에 모노리식(monolithic) 방식으로 마이크로 엘이디를 배치할 수 있다.
본 발명의 마이크로 엘이디와 마이크로 엘이디 모듈 및 이의 제조 방법은 제 1 전극과 제 2 전극이 수직 방향으로 위치하므로, 기존의 제 1 전극과 제 2 전극이 수평 방향으로 위치하는 구조에 대비하여 전극 면적이 증가되면서 발광 영역의 면적의 증가와 더불어 전류의 주입효율을 개선시킬 수 있다.
본 발명의 마이크로 엘이디와 마이크로 엘이디 모듈 및 이의 제조 방법은 활성층에서 발광되는 빛 입자(photon)가 제 2 반도체층에 전체적으로 방출되므로, 방출되는 빛 입자가 제 2 반도체층의 내부로 흡수되는 개수가 감소되어 광출력 특성을 향상시킬 수 있다.
본 발명의 마이크로 엘이디와 마이크로 엘이디 모듈 및 이의 제조 방법은 기존의 엘이디 셀에 전류를 공급하는 제 2 전극의 두께와 면적이 증가되고 전류가 수직방향으로 주입되므로, 전류의 흐름이 안정적이고 광출력 효율이 증가될 수 있다.
도 1은 본 발명의 일 실시예에 따른 단결정층 구조체의 사시도이다.
도 2a는 도 1의 A-A에 대한 수직 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 단결정층 구조체의 도 2a에 대응되는 수직 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 단결정층 구조체의 도 2a에 대등되는 수직 단면도이다.
도4는 본 발명의 일 실시예에 따른 단결정층 구조체의 제조 방법에 대한 공정도이다.
도 5는 본 발명의 실시예에 따른 단결정층 구조체의 제조 방법에서 전극 보호층 형성 단계에 대한 수직 단면도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로 엘이디의 사시도이다.
도 7은 본 발명의 일 실시예에 따른 마이크로 엘이디의 제조 방법에 대한 공정도이다.
도 8은 도 7에 따른 마이크로 엘이디 제조 방법에 따라 패터닝된 마이크로 엘이디 모듈의 부분 평면도이다.
도 9는 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법의 공정도이다.
도 10은 도 9의 마이크로 엘이디 모듈 제조 방법에 의하여 제조된 마이크로 엘이디 모듈의 부분 사시도이다.
도 2a는 도 1의 A-A에 대한 수직 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 단결정층 구조체의 도 2a에 대응되는 수직 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 단결정층 구조체의 도 2a에 대등되는 수직 단면도이다.
도4는 본 발명의 일 실시예에 따른 단결정층 구조체의 제조 방법에 대한 공정도이다.
도 5는 본 발명의 실시예에 따른 단결정층 구조체의 제조 방법에서 전극 보호층 형성 단계에 대한 수직 단면도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로 엘이디의 사시도이다.
도 7은 본 발명의 일 실시예에 따른 마이크로 엘이디의 제조 방법에 대한 공정도이다.
도 8은 도 7에 따른 마이크로 엘이디 제조 방법에 따라 패터닝된 마이크로 엘이디 모듈의 부분 평면도이다.
도 9는 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법의 공정도이다.
도 10은 도 9의 마이크로 엘이디 모듈 제조 방법에 의하여 제조된 마이크로 엘이디 모듈의 부분 사시도이다.
이하, 첨부한 도면을 참조하며 본 발명의 실시예에 따른 단결정층 구조체와 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법에 대하여 설명한다.
먼저, 본 발명의 일 실시예에 따른 단결정층 구조체에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 단결정층 구조체의 사시도이다. 도 2a는 도 1의 A-A에 대한 수직 단면도이다. 도 2b는 본 발명의 다른 실시예에 따른 단결정층 구조체의 도 2a에 대응되는 수직 단면도이다.
본 발명의 일 실시예에 따른 단결정층 구조체(10)는, 도 1 및 도 2a를 참조하면, 투명 기판(11)과, 전극층(12)와 격자 매칭층(13)과, 버퍼층(14) 및 단결정층(15)을 포함한다. 상기 단결정층 구조체(10)는 전극 보호층(12a)을 더 포함할 수 있다.
상기 단결정층 구조체(10)는 마이크로 엘이디와 같은 소자가 형성되는 투명 기판(11)의 상부에 마이크로 엘이디의 일부를 구성하는 단결정층(15)을 포함한다. 상기 단결정층 구조체(10)는 격자 매칭층(13)이 결정 핵으로 작용되어, 투명 기판(11)의 상부에 격자 상수가 동일하거나 다른 단결정층(15)이 직접 형성될 수 있다. 또한, 상기 단결정층 구조체(10)는 투명 기판(11)이 아닌 기판에도 형성될 수 있다.
상기 투명 기판(11)은 유리 기판, 사파이어, 질화갈륨(GaN), 실리콘카바이드(SiC), AlGaN, AlN, ZnO, MgO, MgZnO, Ga2O3 및 쿼쯔(Quartz)에서 선택되는 어느 하나의 재질로 형성될 수 있다. 특히, 상기 투명 기판(11)은 유리 기판 또는 비정질 실리콘과 같은 기판일 수 있다. 상기 투명 기판(11)은 투명 수지 필름으로 형성될 수 있다. 예를 들면, 상기 투명 기판(11)은 폴리이미드(Polyimide; PI) 필름 또는 폴리에스테르(Polyester; PET) 필름으로 형성될 수 있다. 상기 투명 기판(11)은 마이크로 엘이디용 기판일 수 있다. 따라서, 상기 투명 기판(11)의 상면에는 복수 개의 엘이디 셀이 형성될 수 있다. 또한, 상기 투명 기판(11)은 평판 디스플레이 패널의 기판일 수 있다. 상기 투명 기판(11)은 평판 디스플레이 패널의 전체 면적에 대응되는 면적으로 형성될 수 있다.
상기 전극층(12)은 투명 기판(11)의 상면에 소정 두께로 형성될 수 있다. 상기 전극층(12)은 투명 전극층으로 형성될 수 있다. 상기 전극층(12)은 n-전극으로 형성될 수 있다. 상기 전극층(12)은 인듐주석산화물(ITO), 산화아연(ZnO), 산화주석(SnO2), 산화니켈(NiO), 산화인듐(In2O3) 및 산화갈륨(Ga2O3)중에서 선택되는 적어도 어느 하나를 포함하는 산화물 재질로 형성될 수 있다. 또한, 상기 전극층(12)은 Al, Ga, Ag, Sn, In, Zn, Co, Ni 및 Au중에서 선택되는 적어도 어느 하나를 포함하는 산화물 재질로 형성될 수 있다. 또한, 상기 전극층(12)은 Ni, Au, Mr, Cr, Co, Cu, Rb, Ru, Rh, Pd, Ag, Sn, W, Ir, Pt, La, Ce, Na 및 Eu중에서 선택되는 적어도 어느 하나를 포함하는 금속 재질 또는 합금 재질로 형성될 수 있다. 또한, 상기 전극층(12)은 탄소 나노튜브 또는 그래핀으로 형성될 수 있다. 상기 전극층(12)은 단일층이나 복수층으로 형성될 수 있다. 상기 전극층(12)은 광 투과율 70% 이상을 가지도록 형성될 수 있다. 상기 전극층(12)은 투명 기판(11)에서 엘이디 셀이 형성되는 영역에 전체적으로 형성될 수 있다. 또한, 상기 전극층(12)은 상부에 위치하는 소자의 평면 면적에 대응되는 면적으로 형성될 수 있다. 상기 전극층(12)은 소정 두께로 형성될 수 있다. 상기 전극층(12)은 10 ~ 200nm의 두께로 형성될 수 있다. 상기 전극층(12)은 금속 재질 또는 합금 재질로 형성되는 경우에 광투과율을 위하여 30nm 이하의 두께로 형성될 수 있다.
상기 전극 보호층(12a)은 전극층(12)의 상면에 소정 두께를 갖는 금속층으로 형성될 수 있다. 상기 전극 보호층(12a)은 Ni, Au, Mr, Cr, Co, Cu, Rb, Ru, Rh, Pd, Ag, Sn, W, Ir, Pt, La, Ce, Na 및 Eu 중에서 선택되는 적어도 어느 하나의 금속 물질을 포함할 수 있다. 또한, 상기 전극 보호층(12a)은 Al2O3, TiO2, SiO2, 및 SiN중에서 선택되는 적어도 어느 하나의 세라믹 물질을 포함할 수 있다. 또한, 상기 전극 보호층(12a)은 일반적인 패시베이션(passivation) 물질로 형성될 수 있다.
상기 전극 보호층(12a)은 단일층 또는 복수층으로 형성될 수 있다. 상기 전극 보호층(12a)은 0.5 ~ 100nm의 두께로 형성될 수 있다. 상기 전극 보호층(12a)은 광투과율이 90% 이상으로 형성될 수 있다.
상기 전극 보호층(12a)은 격자 매칭층(13) 또는 버퍼층(14)이 증착되는 공정 중에 하부에 위치하는 전극층(12)이 손상되는 것을 방지할 수 있다. 예를 들면, 상기 전극 보호층(12a)은 전극층(12)의 상부에 단결정층(15)을 형성하는 공정인 MOCVD 공정중에 전극층(12)이 손상되는 것을 방지할 수 있다.
상기 격자 매칭층(13)은 전극 보호층(12a) 또는 전극층(12)의 상면에 단결정 입자가 분산되어 형성될 수 있다. 상기 격자 매칭층(13)은 상부에 형성되는 버퍼층(14)을 형성하는 물질과 격자 상수가 동일 또는 유사한 물질로 형성될 수 있다. 상기 격자 매칭층(13)은 버퍼층(14)에 대한 결정 핵으로 작용할 수 있다, 또한, 상기 격자 매칭층(13)은 상면에 형성되는 단결정층(15)과 동일 또는 유사한 격자 구조를 가지는 물질로 형성될 수 있다. 또한, 상기 격자 매칭층(13)은 단결정층(15)과 동일 또는 유사한 열팽창 계수를 가질 수 있다. 예를 들면, 상기 격자 매칭층(13)은 단결정층(15)을 형성하는 GaN와 격자 상수 또는 결정 구조가 유사한 물질로 형성될 수 있다. 상기 격자 매칭층(13)은 단결정층(15)을 형성하는 물질인 GaN의 wurtzite 결정 구조와 유사한 격자 구조를 가지고 있다. 상기 격자 매칭층(13)은 사파이어, AlGaN, InGaN, GaN, CrN, MgAl2O4, Gd2O3, Ga2O3, SiC, TiN, AlN, Si, ZnO, MgO, CdO, MgZnO, CdZnO 및 BN중에서 선택되는 적어도 하나의 매칭 물질로 형성될 수 있다.
상기 격자 매칭층(13)은 복수 개의 단결정 입자가 서로 이격되어 분산되거나 일부 뭉쳐져서 분산되는 형태로 형성될 수 있다. 상기 단결정 입자는 매칭 물질로 형성되는 다양한 형상의 입자, 펠릿(pellet) 또는 박판이 나노 크기의 입자로 분쇄되어 형성될 수 있다. 상기 단결정 입자는 수 나노미터에서 수십 나노미터의 크기로 형성될 수 있다. 또한, 상기 격자 매칭층(13)은 졸-겔 공정으로 형성될 수 있다. 보다 구체적으로는, 상기 격자 매칭층(13)은 격자 물질의 전구체 물질을 포함하는 졸-겔 용액을 도포하고 결정화시켜 형성할 수 있다.
상기 격자 매칭층(13)은, 도 1 및 도 2a에서 보는 바와 같이, 나노 크기의 단결정 입자(13a)가 전극층(12) 또는 전극 보호층(12a)의 상면에 분산되는 형태로 형성될 수 있다. 또한, 상기 격자 매칭층(13)은, 도 2b에서 보는 바와 같이 박막 형태로 형성될 수 있다. 상기 격자 매칭층(13)은 엘이디 셀이 형성되는 영역을 포함하는 영역에 형성될 수 있다. 상기 격자 매칭층(13)은 서로 이격되어 위치하는 복수 개의 엘이디 셀의 위치와 대응되는 위치에 형성될 수 있다. 상기 격자 매칭층(13)은 단결정층(15)이 형성되는 영역을 포함하는 영역에 형성될 수 있다.
상기 격자 매칭층(13)은 엘이디 셀의 발광 효율이 저하되는 것을 방지하기 위하여 70% 이상의 광투과율을 구비할 수 있다. 또한, 상기 격자 매칭층(13)은 투명도가 60%이상일 수 있다. 또한, 상기 격자 매칭층(13)은 소정의 전기 전도성을 가질 수 있다. 예를 들면, 상기 격자 매칭층(13)은 200Ω보다 작은 저항을 가질 수 있다. 상기 격자 매칭층(13)은 수 나노미터에서 수십 나노미터의 두께로 형성될 수 있다. 상기 격자 매칭층(13)의 두께가 너무 두꺼우면 상부에 형성되는 단결정층(15)의 전기 전도도가 저하될 수 있다.
상기 격자 매칭층(13)은 엘이디 셀을 구성하는 단결정층(15)이 전극층(12)의 상부에 직접 증착되어 형성될 수 있도록 한다. 상기 격자 매칭층(13)의 단결정 입자는 버퍼층(14)이 증착될 때, 결정 핵(nucleation site)으로 작용할 수 있다. 또한, 상기 격자 매칭층(13)의 단결정 입자는 단결정층(15)이 증착될 때 결정 핵으로 작용할 수 있다. 상기 격자 매칭층(13)은 버퍼층(14)의 주 성장 방향을 단결정층(15)의 성장 방향과 최대한 매칭시키는 pre-orienting layer 역할을 한다. 상기 단결정 입자는 단결정층(15)의 물질과 동일 또는 유사한 격자 상수를 가지므로, 단결정층(15)이 양호한 단결정 구조로 형성되도록 한다.
상기 버퍼층(14)은 전극 보호층(12a) 또는 전극층(12)의 상면에서 격자 매칭층(13)의 단결정 입자들 사이를 포함하는 영역에 형성될 수 있다. 상기 버퍼층(14)은 격자 매칭층(13)을 결정 핵으로 증착되어 수 나노미터의 박막층으로 형성된다. 상기 버퍼층(14)은 격자 매칭층(13)의 단결정 입자 또는 단결정 그레인을 중심으로 전극층(12)의 상면에서 수평 방향으로 성장할 수 있다. 또한, 상기 버퍼층(14)은 상부로 단결정층(15)이 성장하면서 형성될 수 있다. 상기 버퍼층(14)은 ３차원 아일랜드(island） 형상으로 형성될 수 있다． 또한，상기 버퍼층(14)은 소정 두께의 박막으로 형성될 수 있다. 상기 버퍼층(14)은 상부에 증착되는 단결정층(15)의 물질과 동일한 물질로 형성될 수 있다. 따라서, 상기 버퍼층(14)은 상부에 형성되는 단결정층(15)과 동일한 격자 구조 또는 격자 상수를 갖도록 형성된다. 상기 버퍼층(14)은 저온 MOCVD 공정에 의하여 형성될 수 있다. 상기 버퍼층(14)은 단결정층(15)의 성장 조건보다 상대적으로 저온인 400 ∼ 600℃에서 결정화되어 형성될 수 있다. 상기 버퍼층(14)은 인접하는 결정 핵을 중심으로 수평 방향을 따라 성장되는 복수개의 박막층이 서로 접촉하면서 다결정 구조를 갖는 박막층으로 형성될 수 있다. 또한, 상기 버퍼층(14)은 주 성장 방향이 단결정층(15)의 성장 방향과 매칭되도록 형성될 수 있다. 따라서, 상기 버퍼층(14)은 상면에 양질의 결정 구조를 갖는 단결정층(15)이 형성되도록 한다. 한편, 상기 단결정층(15)의 성장 시 격자 미스매칭(lattice mismatching)의 문제를 격자 매칭층(13)과 버퍼층(14)을 이용하여 해결하기 때문에, 격자 매칭층(13)위에서 단결정층(15)이 잘 성장이 될 경우, 버퍼층(14)을 제외시킬 수 있다.
상기 단결정층(15)은 버퍼층(14)의 상면에 단결정 구조를 갖는 박막층으로 형성될 수 있다. 상기 단결정층(15)은 소정 두께의 박막층으로 형성될 수 있다. 상기 단결정층(15)은 단결정층 구조체(10)가 사용되는 소자에 따라 다양한 물질로 형성될 수 있다. 상기 단결정층 구조체(10)가 마이크로 엘이디 소자에 사용되는 경우에 단결정층(15)은 엘이디 셀을 구성하는 반도체층으로 형성될 수 있다. 상기 단결정층(15)은 n-type 반도체층 또는 p-type 반도체층으로 형성될 수 있다. 상기 단결정층(15)은 n형 질화물계 반도체층으로 형성될 수 있다. 상기 단결정층(15)은 n-GaN층으로 형성될 수 있다. 또한, 상기 단결정층(15)은 p형 질화물계 반도체층으로 형성될 수 있다. 상기 단결정층(15)은 p-GaN층으로 형성될 수 있다. 상기 단결정층(15)은 GaN를 포함하는 n-type 반도체층 또는 p-type 반도체층으로 형성될 수 있다. 예를 들면, 상기 단결정층(15)은 GaN 단결정에Si, Ge, Sn, Se 또는 Te와 같은 n형 도펀트가 도핑되어 형성될 수 있다.
상기 단결정층(15)은 버퍼층(14)의 상면에 증착되어 형성된다. 따라서, 상기 단결정층(15)에 비해 낮은 온도에서 성장되어 결정화도가 낮은 동일 소재의 버퍼층(14) 상면에 단결정층(15)이 형성되므로 상대적으로 양호한 결정 구조를 갖는 단결정 구조로 형성될 수 있다. 예를 들면, 상기 단결정층(15)은 n-GaN층의 단결정 구조로 형성될 수 있다. 상기 단결정층(15)은 AFM roughness가 3 nm 이하일 수 있다.
상기 단결정층(15)은 고온 MOCVD 공정에 의하여 형성될 수 있다. 상기 단결정층(15)은 버퍼층(14)이 형성되는 MOCVD 공정보다 높은 온도에서 형성될 수 있다. 예를 들면, 상기 단결정층(15)은 1,000℃이상의 고온에서 진행되는 MOCVD 공정에 의하여 형성될 수 있다.
다음은 본 발명의 다른 실시예에 따른 단결정층 구조체에 대하여 설명한다.
도 3은 본 발명의 또 다른 실시예에 따른 단결정층 구조체의 도 2a에 대등되는 수직 단면도이다. 이하에서는 본 발명의 다른 실시예에 따른 단결정층 구조체는 도 1 및 도 2a의 실시예에 따른 단결정층 구조체와 다른 부분을 중심으로 설명한다.
본 발명의 다른 실시예에 따른 단결정층 구조체(10)는, 도 3에서 보는 바와 같이, 전극층(12)과 격자 매칭층(13) 사이에 전극 보호층(12a)이 형성될 수 있다. 상기 단결정층 구조체(10)에서, 전극 보호층(12a)은 격자 매칭층(13)의 사이로 노출되는 전극층(12)에 형성될 수 있다. 또한, 상기 전극 보호층(12a)은 격자 매칭층(13)을 부분적으로 노출시키는 두께로 형성될 수 있다. 즉, 상기 전극 보호층(12a)은 격자 매칭층(13)의 높이보다 작은 높이로 형성될 수 있다. 따라서, 상기 격자 매칭층(13)의 단결정 입자가 전극 보호층(12a)의 상면으로 노출되어 버퍼층(14)에 대한 결정 핵으로 작용할 수 있다.
다음은 본 발명의 일 실시예에 따른 단결정층 구조체 제조 방법에 대하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 단결정층 구조체의 제조 방법에 대한 공정도이다.
본 발명의 일 실시예에 따른 단결정층 구조체 제조 방법은, 도 4를 참조하면, 전극층 형성 단계(S10)와, 격자 매칭층 형성 단계(S30)와, 버퍼층 형성 단계(S40) 및 단결정층 형성 단계(S50)를 포함하여 이루어진다. 또한, 상기 단결정층 구조체 제조 방법은 전극 보호층 형성 단계(S20)를 더 포함할 수 있다. 상기 단결정층 구조체 제조 방법은, 도 1 내지 도 2a에 따른 단결정층 구조체(10)를 제조하는 방법이다.
상기 단결정층 구조체 제조 방법은 단결정층 구조체(10)가 사용되는 마이크로 엘이디 제조 방법의 일부를 이룰 수 있다. 예를 들면, 상기 단결정층 형성 단계(S50)는 마이크로 엘이디의 엘이디 셀에서 하부에 위치하는 반도체층 형성 단계일 수 있다.
상기 단결정층 구조체 제조 방법은 전극층(12)의 상부에 격자 매칭층(13)과 버퍼층(14)을 형성하고 그 상부에 단결정층(15)을 형성할 수 있다. 따라서, 상기 단결정층 구조체(10)는 전극층(12)의 상부에 직접 단결정층(15)을 형성할 수 있다. 상기 단결정층 구조체(10)는 단결정층(15)과 격자 상수 및 열팽창 계수가 동일 또는 유사한 물질로 형성되는 격자 매칭층(13)을 사용하여 전극층(12)의 상부에 직접 단결정층(15)을 형성할 수 있다. 상기 단결정층 구조체 제조 방법은 무(無) 전사공정이며, 격자 매칭층(13)을 이용한 직접 증착 방식에 의하여 단결정층(15)을 형성할 수 있다. 상기 단결정층(15)은 마이크로 엘이디의 엘이디 셀을 구성하는 반도체층으로 형성될 수 있다. 따라서, 상기 단결정층 구조체 제조 방법은 전극(12)과 반도체층(15)의 사이의 격자 상수 및 열팽창계수 차이로 인한 격자 미스매칭(lattice mismatching)의 문제를 격자 매칭층(13)과 버퍼층(14)을 이용하여 해결할 수 있다. 상기 단결정층 구조체 제조 방법은 defect-free 공정으로 단결정층(15)을 형성할 수 있는 방법이다. 또한, 상기 단결정층 구조체 제조 방법은 격자 매칭층(13)을 용액 공정 기반의 방법으로 전극층(12)의 상면에 코팅하므로 대면적의 단결정층(15)을 형성할 수 있다.
상기 전극층 형성 단계(S10)는 투명 기판(11)의 상면에 전극층(12)을 형성하는 단계이다. 상기 전극층(12)은 투명 전극층으로 형성될 수 있다. 상기 전극층(12) 형성 단계는 전극층(12)을 소정 두께로 형성할 수 있다. 예를 들면, 상기 전극층 형성 단계(S10)는 10 ~ 200nm의 두께로 전극층(12)을 형성할 수 있다. 상기 전극층 형성 단계(S10)는 전극층(12)이 금속 재질 또는 합금 재질로 형성되는 경우에 광투과율을 위하여 30nm이하의 두께로 형성할 수 있다.
상기 전극층(12)은 투명 기판(11)에서 마이크로 엘이디를 구성하는 엘이디 셀이 형성되는 영역에 전체적으로 형성될 수 있다. 또한, 상기 전극층(12)은 상부에 위치하는 엘이디 셀의 평면 면적에 대응되는 면적으로 형성될 수 있다.
상기 전극층 형성 단계(S10)는 일반적인 전극 형성 방법에 의하여 진행될 수 있다. 예를 들면, 상기 전극층 형성 단계(S10)는 플라즈마 강화 화학 기상 증착 방법(PECVD) 또는 원자층 증착 방법(ALD)에 의하여 전극층(12)을 형성할 수 있다. 또한, 상기 전극층 형성 단계(S10)는 스퍼터링 방법, 진공 증착 방법 또는 이온 플레이팅 방법과 같은 물리 기상 증착 방법(PVD)에 의하여 전극층(12)을 형성할 수 있다.
상기 전극 보호층 형성 단계(S20)는 전극층(12)의 상면에 소정 두께로 전극 보호층(12a)을 형성하는 단계이다. 상기 전극 보호층(12a)은 전극층(12)의 상면에 전체적으로 형성될 수 있다. 상기 전극 보호층 형성 단계(S20)는 스퍼터링 방법, 진공 증착 방법 또는 이온 플레이팅 방법과 같은 물리 기상 증착 방법(PVD) 또는 화학 기상 증착 방법(CVD)에 의하여 전극 보호층(12a)을 형성할 수 있다.
상기 격자 매칭층 형성 단계(S30)는 전극층(12) 또는 전극 보호층(12a)의 상면에 단결정 입자를 분산시켜 격자 매칭층(13)을 형성하는 단계이다. 상기 격자 매칭층(13)은 단결정 입자가 분산되어 형성될 수 있다. 상기 격자 매칭층(13)은 적어도 일부가 전극 보호층(12a)에 임베디드될 수 있다. 또한, 상기 격자 매칭층(13)은 단결정 입자가 전극 보호층(12a)의 상면에 전체적으로 도포되는 박막 형태로 형성될 수 있다.
상기 격자 매칭층 형성 단계(S30)는 다양한 공정으로 진행될 수 있다. 상기 격자 매칭층 형성 단계(S30)는 스퍼터링 공정, 졸-겔 공정 또는 입자 분산 공정으로 진행될 수 있다. 이하에서 각 공정을 보다 구체적으로 설명한다.
상기 스퍼터링 공정은 매칭 물질로 형성되는 타겟을 스퍼터링하여 전극 보호층(12a) 또는 전극층(12)의 상면에 격자 매칭층(13)을 형성한다. 예를 들면, 상기 스퍼터링 공정은 GaN 타겟 물질을 스퍼터링하여 GaN의 격자 매칭층(13)을 형성할 수 있다. 상기 스퍼터링 공정은 공정 시간과 공정 분위기등을 제어하여 전극 보호층(12a) 또는 전극층(12)의 상면에 적정하게 분산되는 단결정 입자를 형성할 수 있다. 상기 격자 매칭층(13)은 수 나노미터에서 수십 나노미터의 두께로 형성될 수 있다.
상기 졸-겔 공정은 매칭 물질의 졸-겔 전구체 용액을 전극층(12) 또는 전극 보호층(12a)의 상면에 코팅한 후에 열처리하여 격자 매칭층(13)을 형성한다. 상기 졸-걸 전구체 용액은 단결정 입자를 형성하는 매칭 물질의 전구체가 용매에 소정 비율로 혼합되어 형성될 수 있다. 상기 매칭 물질의 전구체는 용매에 클러스터(cluster) 형태로 혼합되어 형성될 수 있다. 상기 매칭 물질의 전구체는 갈륨(Ga) 원소를 포함하는 수화물이 사용될 수 있다. 예를 들면, 상기 매칭 물질의 전구체는 질산갈륨 수화물(Ga(NO3)3ㆍxH2O)가 사용될 수 있다. 상기 졸-겔 전구체 용액은 전구체와 용매가 1mM ~ 10M의 농도로 혼합될 수 있다. 또한, 상기 용매는 알코올 일 수 있다. 또한, 상기 졸-겔 용액은 첨가제가 추가될 수 있다. 예를 들면, 상기 졸-겔 용액은 용액의 습윤성 또는 증발 속도를 증가시키기 위한 첨가제가 추가될 수 있다. 상기 첨가제는 디에틸아민(Diethylamine, DEA)일 수 있다.
상기 졸-겔 전구체 용액은 스프레이 분사 방법, 스핀코팅 방법, 스크린 프린팅 방법 또는 전기분사 방법과 같은 방법으로 코팅될 수 있다. 상기 격자 매칭층 형성 단계(S30)는 졸-겔 전구체 용액의 코팅 후에 600℃ 이상의 열처리(sintering)온도에서 단결정 입자를 형성시킬 수 있다. 또한, 상기 격자 매칭층 형성 단계(S30)는 열처리 온도보다 낮은 온도에서 어닐링 처리를 추가로 할 수 있다. 상기 격자 매칭층 형성 단계(S30)는 졸-겔 전구체 용액의 농도, 코팅층의 두께, 열처리 온도, 어닐링 온도를 제어하여 적정한 결정 핵의 밀도 및 결정화도를 갖는 격자 매칭층(13)을 형성할 수 있다. 상기 격자 매칭층(13)은 수 나노미터에서 수십 나노미터의 두께로 형성될 수 있다.
상기 졸-겔 전구체 용액은 스프레이 분사 방법, 스핀코팅 방법, 스크린 프린팅 방법 또는 전기 분사 방법과 같은 졸-겔 공정에 의하여 코팅될 수 있다. 상기 졸-겔 공정은 졸-겔 전구체 용액의 코팅후에 600도 이상의 열처리(sintering) 온도에서 단결정을 형성시키고, 어닐링할 수 있다. 상기 졸-겔 공정은 졸-겔 용액의 농도, 코팅층의 두께, 결정화 온도를 제어하여 최적의 결정 핵 밀도 및 결정화도를 갖는 격자 매칭층(13)을 형성할 수 있다. 상기 격자 매칭층(13)은 수 나노미터에서 수십 나노미터의 두께로 형성될 수 있다.
상기 입자 분산 공정은 나노 크기 또는 마이크로 크기의 입자로 분쇄된 단결정 입자를 용매에 분산시킨 용액을 전극층(12) 또는 전극 보호층(12a)의 상면에 코팅한 후에 용매를 증발시켜 격자 매칭층(13)을 형성할 수 있다. 상기 입자 분산 공정은 단결정 입자를 전극층(12) 또는 전극 보호층(12a)의 상면에 직접 분산시켜 격자 매칭층(13)을 형성하므로, 전구체를 사용하는 졸-겔 공정과 차이가 있다.
상기 단결정 입자는 단결정 기판을 초미립자 분쇄기(볼밀, 제트밀, 임팩트밀, ACM밀, shear mixer 등)을 이용하여 물리적으로 분쇄하여 제조할 수 있다. 또한, 상기 단결정 입자는 사파이어 기판 위에 단결정 형태로 성장한 단결정 박막을 선택적으로 분리한 후 초미립자 분쇄기를 이용하여 물리적으로 분쇄하여 제조할 수 있다. 또한, 상기 단결정 입자는 상대적으로 조대한 단결정 입자를 초미립자 분쇄기를 이용하여 물리적으로 분쇄하여 제조할 수 있다.
상기 격자 매칭층(13)은 버퍼층(14)의 증착 과정에서 결정 핵으로 작용할 수 있다. 또한, 상기 격자 매칭층(13)은 단결정층(15)에 대한 결정 핵으로 작용할 수 있다. 상기 격자 매칭층(13)은 단결정층 형성 단계(S50)의 MOCVD의 높은 공정 온도(최소 1,000oC 이상) 및 암모니아/수소 분위기에서 전극 보호층(12a)과 함께 하부에 위치하는 전극층(12)을 보호할 수 있다.
상기 버퍼층 형성 단계(S40)는 전극층(12) 또는 전극 보호층(12a)의 상면에서 격자 매칭층(13)의 단결정 입자를 결정 핵으로 하여 버퍼층(14)을 형성하는 단계이다. 상기 버퍼층(14)은 하부의 격자 매칭층(13)을 형성하는 물질과 동일 또는 유사한 격자 상수 또는 격자 구조를 갖는 물질로 형성될 수 있다.
상기 버퍼층 형성 단계(S40)는 저온 MOCVD 공정에 의하여 이루어질 수 있다. 상기 버퍼층 형성 단계(S40)는 상대적으로 저온인 400 ∼ 600℃의 공정 온도 범위에서 버퍼층(14)을 형성할 수 있다. 상기 버퍼층 형성 단계(S40)는 인접하는 격자 매칭층(13)의 결정 핵을 중심으로 수평 방향을 따라 성장되는 복수개의 박막층이 서로 접촉하면서 다결정 구조를 갖는 버퍼층(14)을 형성할 수 있다. 상기 버퍼층(14)은 비교적 결정 결함이 적은 양호한 다결정 구조를 형성하므로, 그 위에 성장된 단결정층(15)의 박막 형태로 성장시킬 수 있다.
상기 단결정층 형성 단계(S50)는 버퍼층(14)의 상부에 단결정층(15)을 형성하는 단계이다. 상기 단결정층(15)은 n-type 반도체층으로 형성될 수 있다. 예를 들면, 상기 단결정층 형성 단계(S50)는 GaN 단결정층(15)에 Si, Ge, Sn, Se 또는 Te와 같은 n형 도펀트를 도핑하여 이루어질 수 있다. 상기 단결정층 형성 단계(S50)는 MOCVD 또는 MBE와 같은 공정으로 단결정층(15)을 형성될 수 있다. 상기 단결정층 형성 단계(S50)는 1,000oC 이상의 공정 온도 범위에서 진행될 수 있다. 상기 단결정층 형성 단계(S50)는 일정한 시간차를 두고 pulse 형태의 Ga 및 N 소스를 순차적으로 주입하여 GaN을 구성하는 반응물들의 pre-reaction을 최소화할 수 있다. 상기 단결정층 형성 단계(S50)는 GaN 단결정 박막을 전극층(12)의 상부에 직접 형성할 수 있다.
다음은 본 발명의 다른 실시예에 따른 단결정층 구조체 제조 방법에 대하여 설명한다.
도 5는 본 발명의 다른 실시예에 따른 단결정층 구조체 제조 방법의 전극 보호층 형성 단계의 수직 단면도이다. 이하에서는 본 발명의 다른 실시예에 따른 단결정층 구조체 제조 방법은 도 4의 실시예에 따른 단결정층 구조체 제조 방법과 다른 부분을 중심으로 설명한다.
본 발명의 다른 실시예에 따른 단결정층 구조체 제조 방법은 도 3에 따른 본 발명의 다른 실시예에 따른 단결정층 구조체(10)를 제조할 수 있다. 즉, 상기 본 발명의 다른 실시예에 따른 단결정층 구조체 제조 방법은 먼저 전극층(12)의 상면에 격자 매칭층(13)을 형성하고 그 상면에 전극 보호층(12a)을 형성하도록 이루어진다. 따라서, 상기 전극 보호층(12a)은 전극층(12)의 상면에서 격자 매칭층(13)의 단결정 입자 사이에 소정 두께로 형성될 수 있다. 이때, 상기 전극 보호층(12a)은 아래의 2가지 방법에 의하여 형성될 수 있다.
상기 단결정층 구조체 제조 방법은, 도 5의 (a)에서 보는 바와 같이, 먼저 전극층(12)의 상면에 격자 매칭층(13)을 형성한다. 상기 격자 매칭층(13)은 단결정 입자를 분산시키거나, 졸-겔 전구체 용액을 코팅 및 열처리하여 단결정 입자가 분산되도록 형성될 수 있다.
다음으로, 상기 전극 보호층(12a)은, 도 5의 (b)에서 보는 바와 같이, 전극층(12)의 상면에 도포되어 형성된다. 이때, 상기 전극 보호층(12a)은 전극층(12)의 상면과 격자 매칭층(13)을 형성하는 단결정 입자의 상부에 전체적으로 코팅될 수 있다. 상기 전극 보호층(12a)은 전체적으로 균일한 두께로 형성될 수 있다. 또한, 상기 전극 보호층(12a)은 격자 매칭층(13)의 단결정 입자가 위치하는 부분이 상대적으로 돌출되도록 형성될 수 있다. 또한, 상기 전극 보호층(12a)은 격자 매칭층(13)의 단결정 입자가 부분적으로 노출되도록 코팅될 수 있다. 상기 전극 보호층(12a)은 일반적인 전극 형성 방법에 의하여 진행될 수 있다. 예를 들면, 상기 전극 보호층(12a)은 플라즈마 강화 화학 기상 증착 방법(PECVD), 원자층 증착 방법(ALD), 스퍼터링 방법, 진공 증착 방법 또는 이온 플레이팅 방법과 같은 방법에 의하여 형성될 수 있다.
다음으로, 상기 전극 보호층(12a)은, 도 5의 (c)에서 보는 바와 같이, 격자 매칭층(13)의 높이보다 작은 두께가 되도록 소정 두께로 식각될 수 있다. 상기 전극 보호층(12a)은 하부에 위치하는 전극층(12)을 보호하는데 필요한 소정 두께로 유지될 수 있다. 상기 격자 매칭층(13)은 단결정 입자가 전극 보호층(12a)의 상부로 소정 높이로 돌출된다. 상기 격자 매칭층(13)은 전극 보호층(12a)의 상면에 형성되는 버퍼층(14)의 증착 과정에서 결정 핵으로 작용한다.
다음으로, 본 발명의 일 실시예에 따른 마이크로 엘이디에 대하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 마이크로 엘이디의 사시도이다.
본 발명의 일 실시예에 따른 마이크로 엘이디(100)는, 도 6을 참조하면, 투명 기판(110)과 제 1 전극(120)과 격자 매칭층(130)과 버퍼층(140) 및 엘이디 셀(150)을 포함할 수 있다. 또한, 상기 마이크로 엘이디(100)는 제 2 전극(160)을 더 포함할 수 있다. 또한, 상기 마이크로 엘이디(100)는 전극 보호층(125)을 더 포함할 수 있다. 상기 엘이디 셀(150)은 제 1 반도체층(151)과 활성층(152) 및 제 2 반도체층(153)을 포함할 수 있다.
상기 마이크로 엘이디(100)는 도 2a에 따른 단결정층 구조체(10)를 포함하여 형성될 수 있다. 이하의 설명에서는, 상기 마이크로 엘이디(100)는 도 2a에 따른 단결정층 구조체(10)를 포함하는 경우를 중심으로 설명한다. 또한, 상기 마이크로 엘이디(100)의 구성중에서 단결정층 구조체(10)의 구성과 동일한 구성에 대하여는 해당되는 구성 요소의 명칭을 언급하고 구체적인 설명을 생략한다.
상기 마이크로 엘이디(100)는 별도로 제작되어 투명 기판(110)의 상부에 전사되지 않고 직접 형성될 수 있다. 보다 구체적으로는, 상기 마이크로 엘이디(100)는 투명 기판(110)의 상부에 제 1 전극(120)과 격자 매칭층(130)과 버퍼층(140)과 엘이디 셀(150) 및 제 2 전극(160)이 순차적으로 직접 형성될 수 있다.
상기 마이크로 엘이디(100)는 R, G 또는 B 중 어느 하나를 발광하는 마이크로 엘이디(100)일 수 있다. 또한, 상기 마이크로 엘이디(100)는 백색광을 발광하는 마이크로 엘이디(100)일 수 있다. 상기 마이크로 엘이디(100)는 복수 개가 직선 형상, 격자 형상 또는 벌집 형상등 다양한 형상으로 배열되어 마이크로 엘이디(100) 모듈로 형성될 수 있다.
상기 마이크로 엘이디(100)는 하부 발광으로 뛰어난 색감 재현(Highly directional emission)이 가능하다. 또한, 상기 마이크로 엘이디(100)는 엘이디 효율의 향상이 가능하여 우수한 광추출 효율(light extraction efficiency) 및 전류 주입 효율 (current injection efficiency)이 향상된다. 또한, 상기 마이크로 엘이디(100)는 액티브 매트릭스(Active matrix)용 픽셀(pixel) 개구율 향상으로 선명하고 밝은 화면 구현이 가능하다. 또한, 상기 마이크로 엘이디(100)는 넓어진 전극 형성 면적으로 발광부가 크게 증가될 수 있다.
상기 투명 기판(110)은 도 2a에 따른 단결정층 구조체(10)의 투명 기판(11)과 동일하게 형성될 수 있다. 상기 제 1 전극(120)은 도 2a에 따른 단결정층 구조체(10)의 전극층(12)과 동일하게 형성될 수 있다. 상기 전극 보호층(125)은 도 2a에 따른 단결정층 구조체(10)의 전극보호층과 동일하게 형성될 수 있다. 상기 격자 매칭층(130)은 도 2a에 따른 단결정층 구조체(10)의 격자 매칭층(13)과 동일하게 형성될 수 있다. 상기 버퍼층(140)은 도 2에 따른 단결정층 구조체(10)의 버퍼층(140)과 동일하게 형성될 수 있다.
상기 엘이디 셀(150)은 반도체층을 포함하는 구비하는 일반적인 엘이디 셀로 형성될 수 있다. 예를 들면, 상기 엘이디 셀(150)은 상기에서 언급한 바와 같이 제 1 반도체층(151)과 활성층(152) 및 제 2 반도체층(153)을 포함할 수 있다. 또한, 상기 엘이디 셀(150)은 제 1 반도체층(151)과 활성층(152)의 사이, 활성층(152)과 제 2 반도체층(153)의 사이 또는 제 2 반도체층(153)의 상면에 추가적인 층이 형성될 수 있다. 상기 엘이디 셀(150)은 격자 매칭층(130)의 상면에 형성될 수 있다. 상기 엘이디 셀(150)은 하부로부터 제 1 반도체층(151) - 활성층(152) - 제 2 반도체층(153)으로 적층되어 형성될 수 있다. 또한, 상기 엘이디 셀(150)은 하부로부터 제 2 반도체층(153) - 활성층(152) - 제 1 반도체층(151)으로 적층되어 형성될 수 있다.
상기 제 1 반도체층(151)은 도 2의 단결정층 구조체(10)를 형성하는 단결정층(15)과 동일하게 형성될 수 있다.
상기 활성층(152)은 일반적인 마이크로 엘이디에 형성되는 활성층(152)으로 형성될 수 있다. 상기 활성층(152)은 해당 마이크로 엘이디(100)가 발광하는 R, G, B에 따라 다양한 물질로 형성될 수 있다. 상기 활성층(152)은 단일 양자 우물 구조 또는 다중 양자 우물(multiple-quantum well, MQW) 구조일 수 있다. 상기 활성층(152)은 InxAlyGa, InGaN, 또는 InxGa1-XN/GaN를 포함할 수 있다. 상기 활성층(152)은 인듐의 조성 변화를 통해 적색(R), 녹색(G), 청색(B) 발광 파장을 발광할 수 있도록 형성될 수 있다.
상기 제 2 반도체층(153)은 p형 질화물계 반도체층으로 형성될 수 있다. 상기 제 2 반도체층(153)은 p-GaN층으로 형성될 수 있다. 상기 제 2 반도체층(153)은 GaN 단결정에Al, Mg, Zn, Ca, Sr 또는 Ba와 같은 p형 도펀트가 도핑되어 형성될 수 있다. 한편, 상기 제 2 반도체층(153)은 다양한 p형 반도체층으로 형성될 수 있다. 상기 제 2 반도체층(153)은 AFM roughness가 3 nm이하일 수 있다. 상기 제 2 반도체층(153)은 MOCVD 공정에 의하여 소정 두께의 막으로 형성될 수 있다.
한편, 상기 제 2 반도체층(153)이 격자 매칭층(130)의 상면에 형성되는 경우에, 제 2 반도체층(153)은 버퍼층(140)의 상면에 형성될 수 있다. 따라서, 상기 제 2 반도체층(153)은 GaN 결정과 동일 또는 유사한 격자 상수 및 열팽창계수를 가지는 단결정 구조로 형성될 수 있다.
상기 제 2 전극(160)은 Ni, Au, Mr, Cr, Co, Cu, Rb, Ru, Rh, Pd, Ag, Sn, W, Ir, Pt, La, Ce, Na 및 Eu 중에서 선택되는 적어도 어느 하나를 포함하는 금속 재질 또는 합금 재질로 형성될 수 있다. 상기 제 2 전극(160)은 활성층(152)에서 발생하는 빛을 반사시켜 투명 전극인 제 1 전극(120)쪽으로만 방출되도록 하여 발광 효율을 높일 수 있는 반사 특성을 갖는 금속 재질로 형성될 수 있다.
한편, 본 발명의 다른 실시예에 따른 마이크로 엘이디는, 구체적으로 도시하지 않았지만, 도 3에 도시된 단결정층 구조체(10)를 포함하여 형성될 수 있다. 즉, 상기 마이크로 엘이디는 제 1 전극(120)의 상면에 격자 매칭층(130)이 형성된 후에 전극 보호층(125)이 형성될 수 있다. 이러한 경우에 상기 격자 매칭층(130)의 단결정 입자는 부분적으로 전극 보호층(125)의 상부로 노출될 수 있다. 따라서, 상기 단결정 입자는 적어도 상부의 일부가 전극 보호층(125)의 상부로 노출된다. 다만, 상기 마이크로 엘이디가 도 3에 따른 단결정 구조체(10)를 포함하여 형성되는 경우에 대한 구체적인 설명과 도면은 생략한다.
다음은 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법에 대하여 설명한다.
도 7는 본 발명의 일 실시예에 따른 마이크로 엘이디 제조 방법에 대한 공정도이다. 도 8은 도 7의 마이크로 엘이디 모듈 제조 방법에 의하여 제조된 마이크로 엘이디 모듈의 사시도이다.
본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법은, 도 7을 참조하면, 제 1 전극 형성 단계(S110)와, 전극 보호층 형성 단계(S120)와, 격자 매칭층 형성 단계(S130)와, 버퍼층 형성 단계(S140)와 엘이디층 형성 단계(S150) 및 제 2 전극 형성 단계(S170)를 포함한다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 패터닝 단계(S160)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법은 도 6의 마이크로 엘이디(100) 또는 복수 개의 마이크로 엘이디(100)가 배열되는 마이크로 엘이디 모듈(200)을 제조하는 방법이다. 상기 마이크로 엘이디 모듈 제조 방법은 도 4에 따른 단결정층 구조체 제조 방법을 사용하여 이루어질 수 있다. 따라서, 이하의 설명에서는, 상기 마이크로 엘이디 모듈 제조 방법은 단결정층 구조체 제조 방법의 단계와 동일한 단계에 대하여는 해당되는 단계의 명칭을 언급하고 구체적인 설명을 생략한다. 한편, 상기 마이크로 엘이디 모듈 제조 방법은 도 3에 따른 단결정층 구조체(10)를 포함하는 마이크로 엘이디 제조 방법에도 준용될 수 있다.
상기 마이크로 엘이디 모듈 제조 방법은 단일 파장의 광을 발광하는 복수 개의 마이크로 엘이디(100)로 구성되는 마이크로 엘이디 모듈을 제조하는데 적용할 수 있다. 예를 들면, 상기 마이크로 엘이디 모듈 제조 방법은 R, G 또는 B 중 어느 하나를 발광하는 마이크로 엘이디 모듈을 제조할 수 있다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 백색광을 발광하는 마이크로 엘이디 모듈을 제조할 수 있다. 상기 마이크로 엘이디 모듈 제조 방법은 복수 개의 적층된 층을 패터닝하여 기판의 상부에 서로 이격되어 배열되는 복수 개의 마이크로 엘이디(100)가 배열되는 마이크로 엘이디 모듈을 형성할 수 있다. 상기 마이크로 엘이디 모듈 제조 방법은 제 1 전극(120)이 노출되도록 식각되면서 패터닝되어 복수 개의 마이크로 엘이디(100)를 포함하는 마이크로 엘이디 모듈(200)을 제조할 수 있다. 따라서, 상기 마이크로 엘이디 모듈(200)은, 도 8에 도시된 바와 같이, 복수 개의 마이크로 엘이디(100)가 격자 형태로 배열되어 형성될 수 있다. 또한, 상기 마이크로 엘이디 모듈(200)은 마이크로 엘이디(100)가 방사상 배열 형태 나선형 배열 행태 또는 직선 배열 형태와 같이 다양한 형태로 배열되어 형성될 수 있다.
상기 마이크로 엘이디 모듈 제조 방법은 제 1 전극(120)의 상부에 전극 보호층(125)과 격자 매칭층(130) 및 버퍼층(140)을 형성하고 그 위에 제 1 반도체층(151)과 활성층(152) 및 제 2 반도체층(153)을 포함하는 엘이디층을 형성하고 패터닝함으로써, 마이크로 엘이디 모듈(200)을 투명 기판(110)의 상부에 직접 형성할 수 있다. 즉, 상기 마이크로 엘이디 모듈 제조 방법은 제 1 반도체층(151)을 형성하는 물질인 GaN와 격자 상수 및 열팽창계수가 동일 또는 매우 유사한 물질로 형성되는 격자 매칭층(130)을 사용함으로써 투명 기판(110)의 상부에 마이크로 엘이디 모듈(200)을 직접 형성할 수 있다.
상기 마이크로 엘이디 모듈 제조 방법은 무(無) 전사공정이며, 격자 매칭층(130)을 이용한 직접 증착 방식에 의하여 마이크로 엘이디 모듈(200)을 형성한다. 상기 마이크로 엘이디 제조 방법은 제 1 전극(120)과 제 1 반도체층(151)의 사이의 격자 상수 및 열팽창계수 차이로 인한 격자 미스매칭(lattice mismatching)의 문제를 격자 매칭층(130)을 이용하여 해결한다. 따라서, 상기 마이크로 엘이디 모듈 제조 방법은 기존의 전사 공정에 따른 결함이 발생되지 않은 defect-free 공정으로 마이크로 엘이디 모듈(200)의 수율을 증가시킬 수 있다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 모놀리식(monolithic)의 마이크로 엘이디 모듈(200)의 제조가 가능하여 높은 수율 및 빠른 공정시간 확보가 가능하다.
상기 마이크로 엘이디 모듈 제조 방법은 기존 반도체 공정을 그대로 이용하면서 구동 패널 및 발광 픽셀을 한 개의 기판위에 복수 개로 배열시켜 마이크로 엘이디 모듈(200)을 형성할 수 있다. 따라서, 상기 마이크로 엘이디 모듈 제조 방법은 마이크로 엘이디 모듈(200)의 상용화에 가장 큰 걸림돌로 작용하고 있었던 복잡한 전사 공정, 수율, 높은 제작 비용문제 등을 해결할 수 있다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 구동 패널 및 구동 회로가 집적된 백플레인 기판에 마이크로 엘이디 모듈(200)을 직접 성장시킬 수 있으며, 높은 수율 확보가 가능하다.
상기 제 1 전극 형성 단계(S110)는 도 4에 따른 전극층 형성 단계(S10)와 동일하게 이루어질 수 있다. 상기 제 1 전극(120)은 투명 기판(110)의 상면에 엘이디 셀(150)이 형성되는 영역에 전체적으로 형성될 수 있다. 상기 제 1 전극(120)은 형성하고자 하는 복수 개의 엘이디 셀(150)의 평면 면적에 대응되는 면적으로 형성될 수 있다.
상기 전극 보호층 형성 단계(S120)는 도 4에 따른 전극 보호층 형성 단계(S20)와 동일하게 이루어질 수 있다. 상기 전극 보호층(125)은 제 1 전극(120)의 상면에 전체적으로 형성될 수 있다. 상기 전극 보호층(125)은 제 1 전극(120)과 동일한 영역에 형성될 수 있다.
상기 격자 매칭층 형성 단계(S130)는 도 4에 따른 격자 매칭층 형성 단계(S30)와 동일하게 이루어질 수 있다. 상기 격자 매칭층(130)은 전극 보호층(125)의 상면에 전체적으로 형성될 수 있다. 상기 격자 매칭층(130)은 제 1 전극(120)과 동일한 영역에 형성될 수 있다.
상기 버퍼층 형성 단계(S140)는 도 4에 따른 버퍼층 형성 단계(S40)와 동일하게 이루어질 수 있다. 상기 버퍼층(140)은 격자 매칭층(130)의 상면에 전체적으로 형성될 수 있다. 상기 버퍼층(140)은 제 1 전극(120)과 동일한 영역에 형성될 수 있다.
상기 엘이디층 형성 단계(S150)는 버퍼층(140)의 상부에 엘이디층을 형성하는 단계이다. 여기서 상기 엘이디층은 엘이디 셀(150)을 구성하는 제 1 반도체층(151)과 활성층(152) 및 제 2 반도체층(153)이 순차적으로 적층된 층을 의미한다. 상기 엘이디층 형성 단계(S150)는 제 1 반도체층 형성 과정(S151)과 활성층 형성 과정(S152) 및 제 2 반도체층 형성 과정(S153)을 포함할 수 있다. 상기 엘이디층 형성 단계(S150)는 일반적인 엘이디층 형성 방법으로 이루어질 수 있다.
상기 제 1 반도체층 형성 과정(S151)은 버퍼층(140)의 상부에 제 1 반도체층(151)을 형성하는 과정이다. 상기 제 1 반도체층 형성 과정(S151)은 도 4에 따른 단결정층 형성 단계(S50)와 동일하게 이루어질 수 있다. 상기 제 1 반도체층(151)은 n-GaN층으로 형성될 수 있다. 상기 제 1 반도체층 형성 과정(S151)은 GaN 단결정층(15)을 형성하며, Si, Ge, Sn, Se 또는 Te와 같은 n형 도펀트를 함께 주입하여 제 1 반도체층(151)을 형성하도록 이루어질 수 있다. 또한, 상기 제 1 반도체층(151)은 p-GaN층으로 형성될 수 있다. 상기 제 1 반도체층 형성 과정(S151)은 GaN 단결정층(15)을 형성하며, Al, Mg, Zn, Ca, Sr 또는 Ba과 같은 p형 도펀트를 함께 주입하여 제 1 반도체층(151)을 형성하도록 이루어질 수 있다. 상기 제 1 반도체층 형성 과정(S151)은 MOCVD와 같은 방법으로 이루어질 수 있다.
상기 활성층 형성 과정(S152)은 제 1 반도체층(151)의 상면에 활성층(152)을 형성하는 과정이다. 상기 활성층(152)은 전자와 정공의 재결합에 의하여 발생되는 에너지를 특정 파장의 광으로 발광하는 물질로 형성될 수 있다. 상기 활성층(152)은 필요로 하는 파장의 광을 발광하는 물질로 형성될 수 있다. 상기 활성층(152)은 단일 양자점 구조 또는 다중 양자 우물 구조(multiple-quantum well, MQW)를 가질 수 있다. 예를 들면, 상기 활성층(152)은 InxAlyGa, InGaN 또는 InxAlyGa/GaN를 포함할 수 있다. 상기 활성층 형성 과정(S152) 은 MOCVD 방법으로 이루어질 수 있다.
상기 제 2 반도체층 형성 과정(S153)은 활성층(152)의 상부에 제 2 반도체층(153)을 형성하는 과정이다. 상기 제 2 반도체층(153)은 p-GaN층으로 형성될 수 있다. 상기 제 2 반도체층 형성 과정(S153)은 GaN 단결정층(15)을 형성하며, Al, Mg, Zn, Ca, Sr 또는 Ba과 같은 p형 도펀트를 함께 주입하여 제 2 반도체층(153)을 형성하도록 이루어질 수 있다. 상기 제 2 반도체층 형성 과정(S153)은 MOCVD와 같은 방법으로 이루어질 수 있다. 상기 제 2 반도체층(153)은 n-GaN층으로 형성될 수 있다. 상기 제 2 반도체층 형성 과정(S153)은 GaN 단결정층(15)을 형성하며, Si, Ge, Sn, Se 또는 Te와 같은 n형 도펀트를 함께 주입하여 제 2 반도체층(153)을 형성하도록 이루어질 수 있다.
상기 패터닝 단계(S160)은 투명 기판(110)의 상부에 형성되는 엘이디층을 포함하는 층을 패터닝하여 서로 이격되어 배치되는 복수 개의 마이크로 엘이디(100)를 포함하는 마이크로 엘이디 모듈(200)로 형성하는 단계이다. 상기 패터닝 단계(S160)는 엘이디층을 형성하는 제 2 반도체층(153)과 활성층(152) 및 제 1 반도체층(151)을 포함하는 층을 순차로 식각하여 이루어질 수 있다. 상기 패터닝 단계(S160)는 기존의 반도체 공정에서 사용되는 포토 공정과 식각 공정으로 진행될 수 있다. 상기 패터닝 단계(S160)에 의하여 형성되는 마이크로 엘이디 모듈(200)은, 도 8에 도시된 바와 같이, 동일 파장의 빛을 발광하는 복수 개의 마이크로 엘이디(100)가 배열되어 형성될 수 있다. 상기 패터닝 단계(S160)는 필요한 배열에 따라 마이크로 엘이디(100)가 남아 있도록 패터닝할 수 있다. 한편, 상기 마이크로 엘이디(100)가 각각 별개로 증착되어 형성되는 경우에는 패터닝 단계(S160)가 생략될 수 있다.
상기 제 2 전극 형성 단계(S170)는 마이크로 엘이디(100)의 상부에 제 2 전극(160)을 형성하는 단계이다. 즉, 상기 제 2 전극 형성 단계(S170)는 각각의 마이크로 엘이디(100)의 제 2 반도체층(153)의 상면에 제 2 전극(160)을 형성할 수 있다. 상기 제 2 전극 형성 단계(S170)는 제 1 전극 형성 단계(S110)와 동일 또는 유사한 공정으로 진행될 수 있다
다음은 본 발명의 다른 실시예에 따른 마이크로 엘이디 모듈 제조 방법에 대하여 설명한다.
도 9는 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 제조 방법의 공정도이다. 도 10은 도 9의 마이크로 엘이디 모듈 제조 방법에 의하여 제조된 마이크로 엘이디 모듈의 부분 사시도이다.
상기 마이크로 엘이디 모듈 제조 방법은, 도 9를 참조하면, 제 1 엘이디층 형성 단계(S210)와 제 1 마이크로 엘이디 형성 단계(S220)와 제 1 마스크층 형성 단계(S230)와 제 2 엘이디 패턴 형성 단계(S240)와 제 2 마이크로 엘이디 형성 단계(S250)와 제 2 마스크층 형성 단계(S260)와 제 3 엘이디 패턴 형성 단계(S270) 및 제 3 마이크로 엘이디 형성 단계(S280)와 마스크층 제거 단계(S290) 및 제 2 전극 형성 단계(S300)를 포함하여 이루어질 수 있다.
상기 마이크로 엘이디 모듈 제조 방법은 적색(R), 녹색(G)과 청색(B) 파장을 발광하는 각각의 마이크로 엘이디(100)를 복수 개로 포함하는 마이크로 엘이디 모듈(200)을 한 개의 기판에 형성할 수 있다. 즉, 상기 마이크로 엘이디 모듈(200)은, 도 10에서 보는 바와 같이, 기판의 상면에 위치하는 각각 적색(R), 녹색(G)과 청색(B) 파장을 발광하는 마이크로 엘이디(100a, 100b, 100c)를 적어도 1개로 포함할 수 있다. 상기 마이크로 엘이디 모듈(200)은 R 픽셀과 G 픽셀 및 B 픽셀을 포함하는 화소를 형성할 수 있다. 여기서 상기 제 1 마이크로 엘이디(100a)는 R 픽셀을 형성하고, 제 2 마이크로 엘이디(100b)는 G 픽셀을 형성하고, 제 3 마이크로 엘이디(100c)는 B 픽셀을 형성할 수 있다. 상기 마이크로 엘이디 모듈(200)은, 도 10에서 보는 바와 같이 제 1 마이크로 엘이디(100a)와 제 2 마이크로 엘이디(100b) 및 제 3 마이크로 엘이디(100c)가 일직선으로 배열되어 형성될 수 있다. 또한, 상기 마이크로 엘이디 모듈(200)은 제 1 마이크로 엘이디(100a)와 제 2 마이크로 엘이디(100b) 및 제 3 마이크로 엘이디(100c)가 격자 형상으로 배열되어 형성될 수 있다. 상기 기판은 구체적으로 도시하지 않았지만 상부에 제 1 마이크로 엘이디(100a)와 제 2 마이크로 엘이디(100b) 및 제 3 마이크로 엘이디(100c)가 형성되는 제 1 엘이디 영역과 제 2 엘이디 영역 및 제 3 엘이디 영역을 구비할 수 있다. 상기 마이크로 엘이디 모듈 제조 방법은 기판에 형성되는 복수 개의 마이크로 엘이디 모듈(200)을 이용한 평판 표시 장치의 제조에 적용될 수 있다. 예를 들면, 또한, 상기 마이크로 엘이디 모듈 제조 방법은 구동 TFT 백플레인 기판위에 마이크로 엘이디를 구성하는 층들을 직접 성장시킨 후, 기존의 포토공정(photolithography)과 같은 식각 공정을 이용하여 마이크로 엘이디 모듈(200)을 형성할 수 있다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 최종적으로 한 개의 디스플레이용 투명 기판(110) 위에 마이크로 엘이디 모듈(200)을 복수 개로 형성할 수 있다.
이하에서 상기 마이크로 엘이디 모듈 제조 방법은 먼저 제 1 마이크로 엘이디(100)(R 픽셀)를 형성하고 순차적으로 제 2 마이크로 엘이디(100)(G 픽셀)와 제 3 마이크로 엘이디(100)(B 픽셀)를 형성하는 순서로 설명한다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 R, G, B 픽셀의 형성 순서를 달리 할 수 있다.
상기 제 1 엘이디층 형성 단계(S210)는 기판의 상부에 전체적으로 격자 매칭층(130)과 버퍼층(140) 및 제 1 엘이디층을 순차적으로 형성하는 단계이다. 상기 제 1 엘이디층 형성 단계(S210)는 도 7의 마이크로 엘이디 모듈 제조 방법의 격자 매칭층 형성 단계(S130)와 버퍼층 형성 단계(S140) 및 엘이디층 형성 단계(S150)를 포함하여 이루어질 수 있다. 또한, 상기 제 1 엘이디층 형성 단계(S210)는 도 7의 마이크로 엘이디 모듈 제조 방법으로 진행될 수 있다. 따라서, 상기 제 1 엘이디층 형성 단계(S210)는 기판의 상부에 순차적으로 제 1 전극(120)과 격자 매칭층(130)과 버퍼층(140) 및 엘이디층을 형성할 수 있다. 여기서, 상기 제 1 엘이디층은 제 1 반도체층(151)과 제 1 활성층(152) 및 제 2 반도체층(153)을 포함할 수 있다. 상기 제 1 활성층(152)은 R 발광 활성층으로 물질로 형성될 수 있다. 즉, 상기 제 1 활성층(152)은 적색 파장의 빛을 발광하는 물질로 형성될 수 있다.
상기 제 1 마이크로 엘이디 형성 단계(S220)는 제 1 엘이디층을 패터닝하여 복수 개의 제 1 마이크로 엘이디(100)를 형성하는 단계이다. 상기 제 1 마이크로 엘이디 형성 단계(S220)는 도 7의 마이크로 엘이디 모듈 제조 방법의 패터닝 단계(S160)와 동일 또는 유사하게 진행될 수 있다. 상기 제 1 마이크로 엘이디 형성 단계(S220)에 의하여 기판의 상부에는 복수 개의 제 1 마이크로 엘이디(100)가 형성될 수 있다. 상기 마이크로 엘이디(100)는 평면 형상이 원 형상, 사각 형상 또는 육각 형상으로 형성될 수 있다. 상기 제 1 마이크로 엘이디 형성 단계(S220)는 제 1 엘이디층의 제 1 반도체층(151) 또는 제 1 활성층까지 패터닝할 수 있다. 상기 제 1 마이크로 엘이디 형성 단계(S220)는 바람직하게는 제 1 활성층(152)까지 패터닝하여 제 1 반도체층(151)이 노출되도록 이루어질 수 있다. 상기 제 1 마이크로 엘이디(100)는 각각의 마이크로 엘이디 모듈(200)별로 각각 적어도 1개씩 형성될 수 있다.
상기 제 1 마스크층 형성 단계(S230)는 제 1 마이크로 엘이디(100)의 제 2 반도체층(153) 상면을 포함하는 영역에 전체적으로 제 1 마스크층을 형성하는 단계이다. 상기 제 1 마스크층은 SiO2 또는 SiN과 같은 GaN 단결정 성장을 억제할 수 있는 물질로 형성될 수 있다.
상기 제 2 엘이디 패턴 형성 단계(S240)는 기판의 상부에서 제 2 마이크로 엘이디(100)가 형성되는 제 2 엘이디 영역에 대응되는 영역의 제 1 마스크층을 식각하여 제 2 엘이디 패턴을 형성하는 단계이다. 상기 제 2 엘이디 패턴 형성 단계(S240)는 기판의 상부에서 제 2 엘이디 영역에 제 2 엘이디 패턴을 형성한다. 상기 제 2 엘이디 영역은 기판의 상부에서 제 2 마이크로 엘이디(100)가 형성되는 영역을 의미한다. 상기 제 2 엘이디 패턴은 소정 깊이를 갖는 홈 형상으로 형성될 수 있다. 또한, 상기 제 2 엘이디 패턴은 형성하고자 하는 제 2 마이크로 엘이디(100)의 평면 형상에 대응되는 평면 형상으로 형성될 수 있다. 예를 들면, 상기 제 2 엘이디 패턴은 원 형상, 사각 형상 또는 육각 형상으로 형성될 수 있다. 상기 제 2 엘이디 패턴 형성 단계(S240)는 제 2 엘이디 영역에서 제 1 반도체층(151)이 노출되도록 이루어질 수 있다. 한편, 상기 제 2 엘이디 패턴 형성 단계(S240)는 필요한 경우에 제 1 반도체층(151)을 식각하여 버퍼층(140)이 노출되도록 진행될 수 있다. 이하에서는 상기 제 2 엘이디 패턴 형성 단계(S240)가 제 1 반도체층(151)을 노출시키도록 진행되는 경우를 중심으로 설명한다. 상기 제 2 엘이디 패턴은 기판의 상부에서 제 2 마이크로 엘이디(100)가 형성되는 제 2 엘이디 영역에 대응되는 영역에 각각 형성될 수 있다. 상기 제 2 엘이디 패턴 형성 단계(S240)는 건식 식각 공정과 같은 공정으로 진행한다.
상기 제 2 마이크로 엘이디 형성 단계(S250)는 제 2 엘이디 패턴의 내측에서 제 1 반도체층(151)의 상면에 제 2 활성층(152)과 제 2 반도체층(153)을 형성하여 제 2 마이크로 엘이디(100)를 형성하는 단계이다. 상기 제 2 활성층(152)은 G 발광 활성층(152)을 포함하여 형성될 수 있다. 따라서, 상기 제 2 활성층(152)은 녹색 파장의 빛을 발광하는 물질로 형성될 수 있다. 상기 제 2 마이크로 엘이디(100)는 각각의 마이크로 엘이디 모듈(200)별로 각각 적어도 1개씩 형성될 수 있다. 상기 제 2 마이크로 엘이디(100)는 각각의 마이크로 엘이디 모듈(200)에서 제 1 마이크로 엘이디(100)에 인접하여 형성되며, 제 1 마이크로 엘이디(100)와 동일한 개수로 형성될 수 있다.
상기 제 2 마스크층 형성 단계(S260)는 제 2 마이크로 엘이디(100)의 제 2 반도체층(153)의 상면을 포함하는 영역에 제 2 마스크층을 형성하는 단계이다. 상기 제 2 마스크층은 제 1 마이크로 엘이디(100)의 제 1 마스크층의 상면에 형성될 수 있다. 즉, 상기 제 2 마스크층은 제 1 마이크로 엘이디(100)의 제 2 반도체층(153)의 상부에 형성되는 제 1 마스크층의 상면에도 형성될 수 있다. 상기 제 2 마스크층은 제 1 마스크층과 동일한 방법으로 형성될 수 있다. 상기 제 2 마스크층은 SiO2 또는 SiN과 같은 GaN 단결정 성장을 억제할 수 있는 물질로 형성될 수 있다.
상기 제 3 엘이디 패턴 형성 단계(S270)는 기판의 상부에서 제 3 마이크로 엘이디(100)가 형성되는 제 3 엘이디 영역에 대응되는 영역의 제 2 마스크층을 식각하여 홈 형상의 제 3 엘이디 패턴을 형성하는 단계이다. 상기 제 3 엘이디 영역은 기판의 상부에서 제 3 마이크로 엘이디(100)가 형성되는 영역을 의미한다. 상기 제 3 엘이디 패턴 형성 단계(S270)는 기판의 상부에서 제 3 엘이디 영역에 제 3 엘이디 패턴을 형성한다. 상기 제 3 엘이디 패턴은 제 2 엘이디 패턴과 동일한 형상으로 형성될 수 있다. 즉, 상기 제 3 엘이디 패턴은 소정 깊이를 갖는 홈 형상으로 형성될 수 있다. 또한, 상기 제 3 엘이디 패턴은 형성하고자 하는 제 3 마이크로 엘이디(100)의 평면 형상에 대응되는 평면 형상으로 형성될 수 있다. 예를 들면, 상기 제 3 엘이디 패턴은 원 형상, 사각 형상 또는 육각 형상으로 형성될 수 있다. 상기 제 3 엘이디 패턴 형성 단계(S270)는 제 3 엘이디 영역에서 제 1 반도체층(151)이 노출되도록 이루어질 수 있다. 한편, 상기 제 3 엘이디 패턴 형성 단계(S270)도 제 2 엘이디 패턴 형성 단계(S240)와 마찬가지로 제 1 반도체층(151) 또는 그 하부에 위치하는 층들이 식각되도록 진행될 수 있다. 상기 제 3 엘이디 패턴은 제 3 마이크로 엘이디(100)가 형성되는 제 2 엘이디 영역에 대응되는 영역에 각각 형성될 수 있다. 상기 제 3 엘이디 패턴은 각각의 마이크로 엘이디 모듈(200)에 적어도 1개로 형성될 수 있다. 상기 제 3 엘이디 영역은 제 3 마이크로 엘이디(100)가 형성되는 영역이다. 상기 제 3 엘이디 영역은 B 픽셀이 형성되는 영역이다. 상기 제 3 패턴 형성 단계는 건식 식각 공정과 같은 공정으로 진행한다. 상기 건식 식각 공정은 ICP 공정 또는 RIE 공정일 수 있다. 또한, 상기 제 3 패턴 형성 단계는 반도체 공정에서 사용되는 다양한 식각 공정이 적용될 수 있다.
상기 제 3 마이크로 엘이디 형성 단계(S280)는 제 3 엘이디 패턴의 내측에서 제 1 반도체층(151)의 상면에 제 3 활성층(152)과 제 2 반도체층(153)을 형성하여 제 3 마이크로 엘이디(100)를 형성하는 단계이다. 상기 제 3 활성층(152)은 B 발광 활성층(152)을 포함하여 형성될 수 있다. 따라서, 상기 제 3 활성층(152)은 청색 파장의 빛을 발광하는 물질로 형성될 수 있다. 상기 제 3 마이크로 엘이디(100)는 각각의 마이크로 엘이디 모듈(200)별로 각각 적어도 1개씩 형성될 수 있다. 상기 제 3 마이크로 엘이디(100)는 각각의 마이크로 엘이디 모듈(200)에서 제 1 마이크로 엘이디(100)와 제 2 마이크로 엘이디(100)에 인접하여 형성되며, 제 1 마이크로 엘이디(100) 및 제 2 마이크로 엘이디(100)와 동일한 개수로 형성될 수 있다.
상기 마스크층 제거 단계(S290)는 제 1 마이크로 엘이디(100)와 제 2 마이크로 엘이디(100)의 상부에 마스크층을 제거하는 단계이다. 상기 마스크층 제거 단계(S290)는 제 1 마스크층과 제 2 마스크층을 동시에 제거할 수 있다. 상기 마스크층은 제 1 마스크층과 제 2 마스크층을 포함할 수 있다. 한편, 상기 마스크층 제거 단계(S290)는 마스크층의 상부에 위치하는 제 2 활성층(152)과 제 3 활성층(152) 및 제 2 반도체층(153)을 함께 제거 할 수 있다.
상기 제 2 전극 형성 단계(S300)는 제 1 마이크로 엘이디(100)와 제 2 마이크로 엘이디(100) 및 제 3 마이크로 엘이디(100)의 제 2 반도체층(153)의 상면에 각각 제 2 전극(160)을 형성하는 단계이다. 상기 제 2 전극(160)은 제 1 마이크로 엘이디(100)와 제 2 마이크로 엘이디(100) 및 제 3 마이크로 엘이디(100)의 제 2 반도체층(153) 상면에 각각 형성될 수 있다.
상기 마이크로 엘이디 모듈 제조 방법은 마이크로 엘이디 모듈(200)의 크기와 간격을 조절하여 디스플레이 장치의 크기 및 픽셀 해상도를 자유자재로 제어할 수 있다. 또한, 상기 마이크로 엘이디 모듈(200)에 형성되는 제 1 픽셀과 제 2 픽셀 및 제 3 픽셀의 개수를 조절하여 디스플레이 장치의 크기 및 픽셀 해상도를 설정할 수 있다. 상기 마이크로 엘이디 모듈의 제조 방법은 100인치 이상 초대형 디스플레이, TV용 디스플레이, 스마트워치, 모바일·AR·VR·MR기기용 디스플레이의 생산에 적용될 수 있다. 또한, 상기 마이크로 엘이디 모듈 제조 방법은 추가로 각각의 R, G, B 픽셀 영역에 디스플레이 구동용 TFT를 순차적으로 형성시킬 수 있다.
지금까지 본 발명에 대하여 도면에 도시된 바람직한 실시예들을 중심으로 상세히 살펴보았다. 이러한 실시예들은 이 발명을 한정하려는 것이 아니라 예시적인 것에 불과하며, 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 진정한 기술적 보호범위는 전술한 설명이 아니라 첨부된 청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
10: 단결정층 구조체
11: 투명 기판 12: 전극층
13: 격자 매칭층 13a: 단결정 입자
14: 버퍼층 15: 단결정층
100: 마이크로 엘이디
110: 투명 기판 120: 제 1 전극
125: 전극 보호층 130: 격자 매칭층
140: 버퍼층 150: 엘이디 셀
151: 제 1 반도체층 152: 활성층
153: 제 2 반도체층 160: 제 2 전극
200: 마이크로 엘이디 모듈
11: 투명 기판 12: 전극층
13: 격자 매칭층 13a: 단결정 입자
14: 버퍼층 15: 단결정층
100: 마이크로 엘이디
110: 투명 기판 120: 제 1 전극
125: 전극 보호층 130: 격자 매칭층
140: 버퍼층 150: 엘이디 셀
151: 제 1 반도체층 152: 활성층
153: 제 2 반도체층 160: 제 2 전극
200: 마이크로 엘이디 모듈
Claims (18)
- 투명 기판과,
상기 기판의 상부에 형성되는 전극층과,
상기 전극층의 상부에 형성되는 격자 매칭층과,
상기 격자 매칭층을 결정 핵으로 하여 증착되는 버퍼층 및
상기 버퍼층의 상면에 형성되는 단결정층을 포함하며,
상기 전극층의 상면에 형성되는 전극 보호층을 더 포함하며,
상기 격자 매칭층은 상기 전극 보호층의 상면에 단결정 입자들이 분산되어 형성되거나, 박막 형태로 형성되며,
상기 버퍼층은 상기 전극 보호층을 포함하는 격자 매칭층의 상면에 박막 형태로 형성되는 것을 특징으로 하는 단결정층 구조체. - 제 1 항에 있어서,
상기 격자 매칭층은 상기 전극층의 상면에 단결정 입자들이 분산되어 형성되거나, 박막 형태로 형성되며,
상기 버퍼층은 상기 격자 매칭층의 상면에 박막 형태로 형성되는 것을 특징으로 하는 단결정층 구조체. - 삭제
- 제 1 항에 있어서,
상기 단결정층은 GaN을 포함하는 n-type 반도체층 또는 p-type 반도체층으로 형성되며,
상기 격자 매칭층은 사파이어, AlGaN, InGaN, GaN, CrN, MgAl2O4, Gd2O3, Ga2O3, SiC, TiN, AlN, Si, ZnO, MgO, CdO, MgZnO, CdZnO 및 BN중에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 단결정층 구조체. - 기판의 상면에 전극층을 형성하는 전극층 형성 단계와,
상기 전극층의 상부에 격자 매칭층을 형성하는 격자 매칭층 형성 단계와,
상기 전극층의 상부에서 상기 격자 매칭층을 결정 핵으로 하여 버퍼층을 증착시키는 버퍼층 형성 단계 및
상기 버퍼층의 상면에 단결정층을 형성하는 단결정층 형성 단계를 포함하며,
상기 전극층의 상부에 전극 보호층을 형성하는 전극 보호층 형성 단계를 더 포함하며,
상기 격자 매칭층은 전극 보호층의 상면에 형성되는 것을 특징으로 하는 단결정층 구조체 제조 방법. - 제 5 항에 있어서,
상기 격자 매칭층 형성 단계는 스퍼터링 공정, 졸-겔 공정 또는 입자 분산 공정으로 이루어지는 것을 특징으로 하는 단결정층 구조체 제조 방법. - 제 5 항에 있어서,
상기 버퍼층 형성 단계는 400 ∼ 600℃의 공정 온도 범위에서 진행되는 MOCVD 공정으로 진행되며,
상기 단결정층 형성 단계는 1,000oC 이상의 공정 온도 범위에서 진행되는 MOCVD 공정으로 진행되는 것을 특징으로 하는 단결정층 구조체 제조 방법. - 삭제
- 투명 기판과,
상기 기판의 상부에 형성되는 제 1 전극과,
상기 제 1 전극의 상부에 형성되는 격자 매칭층과,
상기 격자 매칭층을 결정 핵으로 하여 증착되는 버퍼층과,
상기 버퍼층의 상면에 형성되는 제 1 반도체층과,
상기 제 1 반도체층의 상면에 형성되는 활성층과,
상기 활성층의 상면에 형성되는 제 2 반도체층 및
상기 제 2 반도체층의 상면에 형성되는 제 2 전극을 포함하며,
상기 제 1 전극의 상면에 형성되는 전극 보호층을 더 포함하며,
상기 격자 매칭층은 상기 전극 보호층의 상면에 단결정 입자들이 분산되어 형성되거나, 박막 형태로 형성되며,
상기 버퍼층은 상기 전극 보호층의 상면에서 상기 단결정 입자의 사이를 포함하는 영역에 박막 형태로 형성되는 것을 특징으로 하는 마이크로 엘이디. - 제 9 항에 있어서,
상기 격자 매칭층은 상기 제 1 전극의 상면에 단결정 입자들이 분산되어 형성되거나, 박막 형태로 형성되며,
상기 버퍼층은 상기 제 1 전극의 상면에서 상기 단결정 입자의 사이를 포함하는 영역에 박막 형태로 형성되는 것을 특징으로 하는 마이크로 엘이디. - 삭제
- 제 9 항에 있어서,
상기 제 1 반도체층은 GaN을 포함하는 n-type 반도체층 또는 p-type 반도체층으로 형성되며,
상기 격자 매칭층은 사파이어, AlGaN, InGaN, GaN, CrN, MgAl2O4, Gd2O3, Ga2O3, SiC, TiN, AlN, Si, ZnO, MgO, CdO, MgZnO, CdZnO 및 BN중에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 마이크로 엘이디. - 기판의 상면에 제 1 전극을 형성하는 제 1 전극 형성 단계와,
상기 제 1 전극의 상부에 격자 매칭층을 형성하는 격자 매칭층 형성 단계와,
상기 제 1 전극의 상부에서 상기 격자 매칭층을 결정 핵으로 하여 버퍼층을 증착시키는 버퍼층 형성 단계와,
상기 버퍼층의 상면에 제 1 반도체층을 형성하는 과정과 상기 제 1 반도체층의 상면에 활성층을 형성하는 과정 및 상기 활성층의 상면에 제 2 반도체층을 형성하는 과정을 포함하는 엘이디층 형성 단계 및
상기 제 2 반도체층의 상면에 제 2 전극을 형성하는 제 2 전극 형성 단계를 포함하며,
상기 제 1 전극의 상부에 전극 보호층을 형성하는 전극 보호층 형성 단계를 더 포함하며,
상기 격자 매칭층은 전극 보호층의 상면에 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈 제조 방법. - 제 13 항에 있어서,
상기 격자 매칭층 형성 단계는 스퍼터링 공정, 졸-겔 공정 또는 입자 분산 공정으로 이루어지는 것을 특징으로 하는 마이크로 엘이디 모듈 제조 방법. - 삭제
- 제 13 항에 있어서,
상기 마이크로 엘이디 모듈 제조 방법은 상기 활성층과 제 2 반도체층을 포함하는 층을 패터닝하여 복수 개의 마이크로 엘이디를 포함하는 마이크로 엘이디 모듈로 형성하는 패터닝 단계를 더 포함하며,
상기 패터닝 단계는 상부로부터 적어도 상기 활성층 및 상기 제 2 반도체층을 포함하는 층을 패터닝하는 것을 특징으로 하는 마이크로 엘이디 모듈 제조 방법. - 제 13 항에 따른 마이크로 엘이디 모듈 제조 방법에 의하여 기판의 상면에 격자 매칭층과 버퍼층 및 제 1 반도체층과 제 1 활성층 및 제 2 반도체층을 포함하는 제 1 엘이디층을 형성하는 제 1 엘이디층 형성 단계와,
상기 제 1 엘이디층을 패터닝하여 제 1 마이크로 엘이디를 형성하는 제 1 마이크로 엘이디 형성 단계와,
상기 제 1 마이크로 엘이디의 제 2 반도체층의 상면을 포함하는 영역에 제 1 마스크층을 형성하는 제 1 마스크층 형성 단계와,
상기 기판의 상부에서 제 2 엘이디 영역에 대응되는 영역의 제 1 마스크층을 식각하여 제 2 엘이디 패턴을 형성하는 제 2 엘이디 패턴 형성 단계와,
상기 제 2 엘이디 패턴의 내측에서 상기 제 1 반도체층의 상면에 제 2 활성층과 상기 제 2 반도체층을 형성하여 제 2 마이크로 엘이디 형성 단계와,
상기 제 2 마이크로 엘이디의 제 2 반도체의 상면을 포함하는 영역에 제 2 마스크층을 형성하는 제 2 마스크층 형성 단계와,
상기 기판의 상부에서 제 3 엘이디 영역에 대응되는 영역의 상기 제 2 마스크층을 식각하여 제 3 엘이디 패턴을 형성하는 제 2 엘이디 패턴 형성 단계와,
상기 제 3 엘이디 패턴의 내측에서 상기 제 1 반도체층의 상면에 제 3 활성층과 상기 제 2 반도체층을 형성하여 제 3 마이크로 엘이디 형성 단계와,
상기 제 1 마이크로 엘이디와 제 2 마이크로 엘이디이 상부에 위치하는 마스크층을 제거하는 마스크층 제거 단계 및
상기 제 1 마이크로 엘이디와 제 2 마이크로 엘이디 및 제 3 마이크로 엘이디의 상기 제 2 반도체층의 상면에 각각 제 2 전극을 형성하는 제 2 전극 형성 단계를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈 제조 방법. - 제 9 항에 따른 마이크로 엘이디로 형성되며, 적색 파장을 발광하는 적어도 1 개의 R 픽셀과,
제 9 항에 따른 마이크로 엘이디로 형성되며, 녹색 파장을 발광하는 적어도 1개의 G 픽셀 및
제 9 항에 따른 마이크로 엘이디로 형성되며, 청색 파장을 발광하는 적어도 1개의 B 픽셀을 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20190037570 | 2019-03-31 | ||
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|---|---|
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Family
ID=72897243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190167064A KR102284880B1 (ko) | 2019-03-31 | 2019-12-13 | 단결정층 구조체와 이를 포함하는 마이크로 엘이디와 마이크로 엘이디 모듈 및 이들의 제조 방법 |
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101878742B1 (ko) * | 2011-12-27 | 2018-08-20 | 삼성전자주식회사 | 그래핀층 상에 ＧａＮ 층을 성장시키는 방법 및 상기 그래핀층 상의 ＧａＮ을 이용한 발광소자 |
| KR20130093375A (ko) * | 2012-02-14 | 2013-08-22 | 삼성전자주식회사 | 발광 다이오드의 제조 방법 |
| KR101731862B1 (ko) * | 2014-08-01 | 2017-05-02 | 전북대학교산학협력단 | 반도체 광전자 소자 및 그 제조방법 |
| KR101886659B1 (ko) * | 2015-09-22 | 2018-08-09 | 충남대학교산학협력단 | 무전사식 그래핀층의 형성 방법 |
| KR102068322B1 (ko) * | 2018-04-03 | 2020-01-20 | 세종대학교산학협력단 | 그래핀 희생층을 이용한 에피택시 구조체 및 그 제조 방법 |
-
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