KR102636096B1 - 비아 어레이를 포함하는 집적 회로 및 이를 제조하기 위한 방법 - Google Patents

비아 어레이를 포함하는 집적 회로 및 이를 제조하기 위한 방법 Download PDF

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Abstract

집적 회로는, 본 개시의 예시적 실시예에 따라, 비아 스택을 포함할 수 있고, 비아 스택은 동일한 레벨에서 복수의 비아들을 포함하는 비아 어레이들을 포함할 수 있다. 비아 어레이의 복수의 비아들은 상호 인접한 도전층들의 트랙들이 교차하는 지점들에 배치될 수도 있고, 트랙들 사이 중심선을 따라 배치될 수도 있다. 또한, 비아 오버랩은 도전층의 트랙들과 평행하게 연장될 수 있다. 이에 따라, 비아 어레이에 의해서 희생되는 트랙들이 감소할 수 있고, 향상된 라우팅성(routability)에 기인하여 집적 회로는 개선된 성능 및 감소된 면적을 가질 수 있다.

Description

비아 어레이를 포함하는 집적 회로 및 이를 제조하기 위한 방법{INTEGRATED CIRCUIT INCLUDING VIA ARRAY AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 비아 어레이를 포함하는 집적 회로 및 이를 제조하는 방법에 관한 것이다.
반도체 공정이 미세화됨에 따라 집적 회로에 포함되는 패턴은 감소된 폭 및/또는 두께를 가질 수 있고, 이에 따라 패턴에서 발생하는 IR 드롭(drop)의 영향이 증가할 수 있다. 상이한 도전층들에 형성된 도전 패턴들 사이 IR 드롭을 완화하기 위하여, 복수의 비아(via)들을 포함하는 비아 어레이가 사용될 수 있다. 비아 어레이에 포함된 비아들은 설계 규칙을 준수하도록 이격될 수 있고, 비아와 연결된 도전 패턴은 비아 오버랩(overlap)으로서 지칭될 수 있는 추가적인 면적을 포함할 수 있다. 이에 따라, 비아 어레이에 기인하는 비아들 및 비아 오버랩은 집적 회로의 레이아웃에서 라우팅성(routability)을 저해할 수 있고, 라우팅 혼잡을 유발할 수 있다.
본 개시의 기술적 사상은 비아 어레이를 포함하는 집적 회로에 관한 것으로서, 향상된 라우팅성을 제공하는 비아 어레이, 이를 포함하는 집적 회로 및 집적 회로를 제조하기 위한 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 상호 평행하게 연장되는 제1 트랙들 상의 도전 패턴들 중 제1 도전 패턴을 포함하는 제1 도전층, 제2 수평 방향으로 상호 평행하게 연장되는 제2 트랙들 상의 도전 패턴들 중 제2 도전 패턴 및 제3 도전 패턴을 포함하는 제2 도전층, 제1 수평 방향으로 상호 평행하게 연장되는 제3 트랙들 상의 도전 패턴들 중 제4 도전 패턴을 포함하는 제3 도전층, 제1 도전 패턴의 상면에 각각 연결되고 제2 도전 패턴 및 제3 도전 패턴의 하면들에 각각 연결되는, 제1 비아 및 제2 비아를 포함하는 제1 비아 어레이, 및 제2 도전 패턴 및 제3 도전 패턴의 상면들에 각각 연결되고, 제4 도전 패턴의 하면에 각각 연결되는, 제3 비아 및 제4 비아를 포함하는 제2 비아 어레이를 포함할 수 있고, 제2 도전층은, 제2 도전 패턴 및 제3 도전 패턴 사이 제2 트랙에 정렬되어 제2 수평 방향으로 연장되고 제2 도전 패턴 및 제3 도전 패턴과 분리된(uncoupled) 도전 패턴을 더 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 상호 평행하게 연장되는 트랙들 상의 도전 패턴들을 포함하고, 제1 수평 방향으로 연장되는 제1 도전 패턴을 포함하는 제1 도전층, 제1 수평 방향과 직교하는 제2 수평 방향으로 상호 평행하게 연장되는 트랙들 상의 도전 패턴들 중 제2 도전 패턴 및 제3 도전 패턴을 포함하는 제2 도전층, 및 제1 도전 패턴의 상면에 각각 연결되고 제2 도전 패턴 및 제3 도전 패턴의 하면들에 각각 연결되는, 제1 비아 및 제2 비아를 포함하는 제1 비아 어레이를 포함할 수 있고, 제1 도전 패턴, 제1 비아 및 제2 비아는, 제1 도전층의 트랙들 상의 도전 패턴들의 폭보다 긴 제2 수평 방향의 길이들을 각각 가질 수 있고, 제1 도전 패턴은, 제1 도전 패턴의 중심이 제1 도전층의 트랙들 중 제1 트랙에 정렬되어 있거나 제1 트랙 및 제1 트랙에 인접한 제2 트랙 사이 중심선에 정렬되어 있도록, 배치될 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 상호 평행하게 연장되는 제1 트랙들 상의 도전 패턴들 및 제1 수평 방향으로 연장되는 제1 도전 패턴을 포함하는 제1 도전층, 제2 수평 방향으로 상호 평행하게 연장되는 제2 트랙들 상의 도전 패턴들, 제2 수평 방향으로 연장되는 제2 도전 패턴 및 제3 도전 패턴을 포함하는 제2 도전층, 제1 수평 방향으로 상호 평행하게 연장되는 제3 트랙들 상의 도전 패턴들 및 제1 수평 방향으로 연장되는 제4 도전 패턴을 포함하는 제3 도전층, 제1 도전 패턴의 상면에 각각 연결되고 제2 도전 패턴 및 제3 도전 패턴의 하면들에 각각 연결되는, 비아들을 포함하는 제1 비아 어레이, 및 제2 도전 패턴 및 제3 도전 패턴의 상면들에 각각 연결되고 제4 도전 패턴의 하면에 각각 연결되는, 비아들을 포함하는 제2 비아 어레이를 포함할 수 있고, 제1 비아 어레이의 비아들은, 제1 트랙들 및 제2 트랙들이 교차하는 지점들에 배치될 수 있고, 제2 비아 어레이의 비아들은, 제2 트랙들 및 제3 트랙들이 교차하는 지점들에 배치될 수 있다.
본 개시의 기술적 사상의 일측면에 따라 집적 회로를 제조하기 위한 방법은, 셀 라이브러리 및 집적 회로를 정의하는 입력 데이터에 기초하여, 복수의 표준 셀들을 배치 및 라우팅하는 단계를 포함할 수 있고, 배치 및 라우팅하는 단계는, 복수의 표준 셀들의 파워 레일(rail) 및 파워 메쉬(mesh)를 상호연결하기 위한 비아 스택을 부가하는 단계를 포함할 수 있고, 비아 스택을 부가하는 단계는, 상호 인접한 도전층들 사이에서 도전층들의 트랙들이 교차하는 지점들에 비아들을 배치하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 이를 제조하기 위한 방법에 의하면, 향상된 라우팅성을 제공하는 비아 어레이에 기인하여 라우팅 혼잡이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 이를 제조하기 위한 방법에 의하면, 최적화된 라우팅에 기인하여 집적 회로의 성능이 향상될 수 있고, 집적 회로의 면적이 감소할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다. 또한, 상이한 도면들에서 동일한 참조부호들은 상이한 구성요소들을 각각 가리키는 점이 유의된다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로의 일부를 나타내는 사시도이다.
도 2a 내지 도 2c는 비아 스택의 예시들을 나타내는 도면들이다.
도 3a 내지 도 3c는 본 개시의 예시적 실시예들에 따라 비아 스택의 예시들을 나타내는 도면들이다.
도 4는 본 개시의 예시적 실시예에 따른 비아 스택의 예시를 나타내는 평면도이다.
도 5는 본 개시의 예시적 실시예에 따른 비아 스택의 예시를 나타내는 사시도이다.
도 6은 본 개시의 예시적 실시예에 따라 비아 어레이의 예시를 나타내는 도면이다.
도 7a 내지 도 7c는 본 개시의 예시적 실시예들에 따른 비아 어레이의 예시들을 나타내는 도면이다.
도 8은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따라 도 8의 단계 S400의 예시를 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따라 도 9의 단계 S420의 예시를 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 12는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 집적 회로(100)의 일부를 나타내는 사시도이다. 도해의 편의를 위하여, 도 1은 집적 회로(100)에 포함된 층들 중 일부 층들만을 도시한다. 본 명세서에서 X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 "?항?* 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 표면들 중, +Z축 방향의 표면은 구성요소의 상면으로 지칭될 수 있고, -Z축 방향의 표면은 구성요소의 하면으로 지칭될 수 있다. 구성요소의 면적은 수평면에 평행한 면에서의 면적을 지칭할 수 있다.
도 1을 참조하면, 집적 회로(100)는 FEOL(Front End Of Line) 영역(FR) 및 BEOL(Back End Of Line) 영역(BR)을 포함할 수 있다. FEOL 영역(FR)은 복수의 행들에 따라 정렬된 표준 셀들을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, FEOL 영역(FR)은, 제1 행의 표준 셀들(C11, C12), 제2 행의 표준 셀들(C21 내지 C24) 및 제3 행의 표준 셀들(C31 내지 C33)을 포함할 수 있다. 표준 셀은 집적 회로(100)에 포함되는 레이아웃의 단위로서 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 집적 회로(100)는 다수의 다양한 표준 셀들을 포함할 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 표준 셀들(C11, C21, C31 등)은 일정한 높이, 즉 Y축 방향의 길이를 가질 수 있고, 표준 셀들(C11, C21, C31 등)의 경계에서 파워 레일들(111 내지 114)이 Y축 방향으로 상호 이격되어 평행하게 X축 방향으로 연장될 수 있다. 일부 실시예들에서, 표준 셀들(C11, C21, C31 등)은 BEOL 영역(BR)의 일부 도전층들에 형성된 도전 패턴들 및 그것들에 연결된 비아들을 포함할 수도 있다.
파워 레일들(111 내지 114)은 표준 셀들(C11, C21, C31 등)에 전원 전압(power supply voltage)을 공급할 수 있다. 예를 들면, 제1 파워 레일(111) 및 제3 파워 레일(113)에 양의 공급 전압(positive supply voltage)(예컨대, VDD)이 각각 인가될 수 있고, 제2 파워 레일(112) 및 제4 파워 레일(114)에 음의 공급 전압(negative supply voltage)(예컨대, VSS 또는 접지 전압)이 각각 인가될 수 있다. 즉, 파워 레일은 표준 셀에 포함된 트랜지스터의 소스에 전원 전압을 공급할 수 있다. 양의 공급 전압 및 음의 공급 전압은 BEOL 영역(BR)에 형성된 파워 라인들(131, 132) 및 비아 스택들(121 내지 124)을 통해서 파워 레일들(111 내지 114)에 각각 제공될 수 있다. 일부 실시예들에서, 파워 라인들(131, 132)은 아래 도전 패턴들 보다 넓은 폭, 즉 X축 방향의 길이를 가질 수 있고, 파워 메쉬(mesh)로서 지칭될 수 있다.
BEOL 영역(BR)은 파워 라인들(131, 132) 및 파워 레일들(111 내지 114) 사이에 금속과 같은 전도성 물질로 구성된 복수의 도전층들을 포함할 수 있고, 파워 라인들(131, 132) 및 파워 레일들(111 내지 114) 사이 IR 드롭을 감소시키기 위하여 비아 스택들(121 내지 124)이 사용될 수 있다. 비아 스택들(121 내지 124)은, 예컨대 도 2a 내지 도 2c를 참조하여 후술되는 바와 같이, 상호 인접한 도전층들의 패턴들에 연결된 복수의 비아들을 포함할 수 있다. 이와 같이, 동일한 레벨에 배치되고 동일한 노드에 연결된 복수의 비아들은 비아 어레이로서 지칭될 수 있다. 비아 스택들(111 내지 114)은 복수의 레벨들에서 복수의 비아 어레이들을 포함할 수 있고, 이에 따라 파워 메쉬, 즉 파워 라인들(131, 132) 및 파워 레일들(111 내지 114) 사이 IR 드롭이 감소할 수 있다.
전술된 바와 같이 비아 스택들(111 내지 114)에 기인하여 감소된 IR 드롭이 제공될 수 있는 한편, 비아 스택들(111 내지 114)은 집적 회로(100)에서 라우팅 혼잡을 유발할 수 있다. 예를 들면, 비아 스택들(111 내지 114) 각각은 동일한 레벨에서 복수의 비아들을 포함하는 비아 어레이를 포함할 수 있고, 비아 어레이에 포함된 비아들 각각에 연결된 도전 패턴은 비아 오버랩을 포함할 수 있다. 이에 따라, 도 2a 내지 도 2c를 참조하여 후술되는 바와 같이, 비아 어레이는 BEOL 영역(BR)에 포함된 도전층들에서 라우팅을 위한 도전 패턴들이 형성 가능한 공간을 제한할 수 있다.
이하에서 도면들을 참조하여 후술되는 바와 같이, 일부 실시예들에서 비아 스택에 포함된 비아 어레이는 상호 인접한 도전층들의 트랙들이 교차하는 지점에 배치된 비아들을 포함할 수 있고, 이에 따라 집적 회로(100)에서 라우팅성(routability)이 향상될 수 있다. 예를 들면, 비아 스택과 상이한 노드에 연결되고 비아 스택과 분리되어(uncoupled) 비아 스택을 관통하는, 적어도 하나의 도전 패턴이 형성될 수 있다. IR 드롭 감소를 위한 비아 스택의 구조를 해치지 아니하면서도 향상된 라우팅성에 기인하여 상호연결들이 최적화될 수 있고, 결과적으로 집적 회로(100)의 성능이 향상될 수 있고 집적 회로(100)의 면적이 감소할 수 있다.
도 2a 내지 도 2c는 비아 스택의 예시들을 나타내는 도면들이다. 구체적으로, 도 2a는 1x2 비아 어레이를 포함하는 비아 스택을 나타내는 사시도이고, 도 2b는 2x2 비아 어레이를 포함하는 비아 스택을 나타내는 사시도이며, 도 2c는 2x2 비아 어레이를 포함하는 비아 스택을 나타내는 평면도이다. 이하에서, 도 2a 내지 도 2c에 대한 설명 중 중복되는 내용은 생략될 것이다. 본 명세서에서 본 개시의 예시적 실시예들은 1x2 비아 어레이 및 2x2 비아 어레이를 주로 참조하여 설명될 것이나, 1x2보다 큰 1차원 비아 어레이 및 2x2보다 큰 2차원 비아 어레이에도 적용될 수 있는 점은 이해될 것이다.
도 2a를 참조하면, 도전층들은 라우팅을 위한 선호 방향(preferred direction)을 가질 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, Mx 층은 상호 평행하게 X축 방향으로 연장되는 트랙들(TR11, TR12)을 가질 수 있고, Mx 층의 도전 패턴(P11)과 같이, Mx 층에서 도전 패턴들은 트랙들(TR11, TR12)에 정렬되어 X축 방향으로 연장될 수 있다. 유사하게, Mx+1 층은 상호 평행하게 Y축 방향으로 연장되는 트랙들(TR21 내지 TR26)을 가질 수 있고, Mx+1 층의 도전 패턴들(P21 내지 P26)과 같이, Mx+1 층에서 도전 패턴들은 트랙들(TR21 내지 TR26)에 정렬되어 Y축 방향으로 연장될 수 있다. 또한, Mx+2 층은 상호 평행하게 X축 방향으로 연장되는 트랙들(TR31, TR32)을 가질 수 있고, Mx+2 층의 도전 패턴(P31)과 같이, Mx+2 층에서 도전 패턴들은 트랙들(TR31, TR32)에 정렬되어 X축 방향으로 연장될 수 있다. 본 명세서에서, Mx 층 및 Mx+2 층은 X축 방향으로 연장되는 트랙들을 각각 가지고, Mx+1 층은 Y축 방향으로 연장되는 트랙들을 각각 가지는 것으로 가정된다. 또한, 도전 패턴이 트랙에 정렬되는 것 또는 도전 패턴이 트랙을 따라(along) 배치되는 것은, 도 2a에 도시된 바와 같이, 트랙이 도전 패턴의 중심을 통과하도록 도전 패턴이 배치되는 것을 지칭할 수 있다.
도전층에서 트랙들 사이 피치(pitch)는 설계 규칙에 기초하여 결정될 수 있다. 예를 들면, Mx+1 층의 트랙들(TR21 내지 TR26)은 피치에 따라 등간격으로 이격되어 Y축 방향으로 연장될 수 있고, Mx+1 층에서 도전 패턴들의 폭 및 도전 패턴들 사이 최소 간격에 따라 결정될 수 있다. 또한, 도 2a에 도시된 바와 같이, Mx+2 층의 도전 패턴들의 폭(즉, Y축 방향의 길이) 및 트랙들 사이 피치는, Mx 층 및 Mx+1층과 상이할 수도 있다. 라우팅성을 개선하기 위하여, 상호 인접한 도전층들은 상이한 방향의 트랙들을 각각 가질 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, Mx 층 및 Mx+2 층은 X축 방향에 평행한 선호 방향을 가질 수 있는 한편, Mx+1 층은 Y축 방향에 평행한 선호 방향을 가질 수 있다.
도 2a에 도시된 바와 같이, 비아 스택은 1x2 비아 어레이를 포함할 수 있다. 예를 들면, Mx 층 및 Mx+1 층 사이 1x2 비아 어레이에서 Mx 층의 도전 패턴(P12)의 상면 및 Mx+1 층의 도전 패턴(P27)의 하면에 연결된 비아들(V11, V12)은 X축 방향으로 이격될 수 있고, Mx+1 층 및 Mx+2 층 사이 1x2 비아 어레이에서 Mx+1 층의 도전 패턴(P27)의 상면 및 Mx+2 층의 도전 패턴(P32)의 하면에 연결된 비아들(V21, V22) 역시 X축 방향으로 이격될 수 있다.
도 2a의 예시에서, 비아들은 도전층들의 트랙들과 무관하게 배치될 수 있다. 예를 들면, 비아 어레이에서 비아들은 설계 규칙에 의해서 정의된 비아들 사이 최소 간격에 따라 배치될 수 있다. 또한, 비아 스택의 도전 패턴들(P12, P27, P32)은 비아 오버랩을 포함할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 도전 패턴들(P12, P27, P32)은 비아들(V11, V12, V21, V22)의 경계들보다 X축 방향으로 더 연장될 수 있고, 이와 같이 더 연장된 부분들은 비아 오버랩으로 지칭될 수 있다. Mx 층의 도전 패턴(P12)은 Mx 층의 선호 방향에 따라 트랙(TR12)을 따라 X축 방향으로 연장되는 한편, Mx+1 층의 도전 패턴(P27)은 Mx+1 층의 선호 방향과 상이한 X축 방향으로 연장될 수 있다. 이에 따라, Mx+1 층에서 도전 패턴들(P21 내지 P25)은 도전 패턴(P27)에 기인하여 Y축 방향으로 연장되는 것이 제한될 수 있고, 즉 도전 패턴(P27)에 의해서 5개의 트랙들(P21 내지 P25)이 희생될 수 있다.
도 2b를 참조하면, 비아 스택은 2x2 비아 어레이를 포함할 수 있다. 예를 들면, Mx 층 및 Mx+1 층 사이 2x2 비아 어레이에서 Mx 층의 도전 패턴(P12)의 상면 및 Mx+1 층의 도전 패턴(P27)의 하면에 연결된 4개의 비아들은 X축 방향 및 Y축 방향으로 이격될 수 있고, Mx+1 층 및 Mx+2 층 사이 2x2 비아 어레이에서 Mx+1 층의 도전 패턴(P27)의 상면 및 Mx+2 층의 도전 패턴(P31)의 하면에 연결된 4개의 비아들 역시 X축 방향 및 Y축 방향으로 이격될 수 있다. 도 2b의 예시에서, 2x2 비아 어레이의 비아들은 도전층들의 트랙들과 무관하게 배치될 수 있고, 예컨대 설계 규칙에 의해 정의된 비아들 사이 최소 간격에 따라 배치될 수 있다.
2x2 비아 어레이와 연결된 도전 패턴들은 일체로 형성될 수 있다. 예를 들면, 도 2b에 도시된 바와 같이, Mx 층의 도전 패턴(P12), Mx+1 층의 도전 패턴(P27) 및 Mx+2 층의 도전 패턴(P31)은 각 도전층의 트랙들을 따라 연장되는 도전 패턴들보다 넓은 폭을 가질 수 있다. 도 2a의 예시와 유사하게, Mx+1 층의 도전 패턴(P27)에 기인하여, Mx+1 층의 도전 패턴들(P21 내지 P25)이 Y축 방향으로 연장되는 것이 제한될 수 있고, 5개의 트랙들(P21 내지 P25)이 희생될 수 있다.
일부 실시예들에서, 설계 규칙은 동일한 도전층에서 상대적으로 넓은 폭을 가지는 도전 패턴의 경우 인접한 도전 패턴과의 최소 간격을 상대적으로 더 크게 정의할 수 있다. 이에 따라, 도 2b에 도시된 바와 같이, 도전 패턴(P12)에 기인하여 Mx 층에서 도전 패턴(P12)과 교차하는 2개의 트랙들(TR13, TR14)뿐만 아니라 도전 패턴(P12)과 교차하지 아니하는 트랙(TR12)까지 희생될 수 있다.
도 2c를 참조하면, 비아 스택은 2x2 비아 어레이를 포함할 수 있고, 2x2 비아 어레이에 포함된 비아들은 분리된 도전 패턴들과 연결될 수 있다. 예를 들면, 도 2c에 도시된 바와 같이, 2x2 비아 어레이의 비아들 중 제1 비아(V11) 및 제2 비아(V12)는 Mx 층의 도전 패턴(P11)의 상면에 동일하게 연결될 수 있는 한편, Mx+1 층의 분리된 도전 패턴들(P21, P22)의 하면들에 각각 연결될 수 있다. 유사하게, 2x2 비아 어레이의 비아들 중 제3 비아(V13) 및 제4 비아(V14)는 Mx 층의 도전 패턴(P12)의 상면에 동일하게 연결될 수 있는 한편, Mx+1 층의 분리된 도전 패턴들(P21, P22)의 하면들에 각각 연결될 수 있다.
도 2b의 예시와 비교할 때, 도 2c의 예시에서 2x2 비아 어레이의 비아들(V11 내지 V14)이 일체의 도전 패턴에 연결되지 아니함으로써 비아 스택에 포함된 도전 패턴들(P11, P12, P21, P22) 및 주변 도전 패턴들 사이 최소 간격이 감소할 수 있으나, 비아들(V11 내지 V14)은 Mx 층의 트랙들(TR11 내지 TR16) 및 Mx+1 층의 트랙들(TR21 내지 TR26)과 무관하게 배치될 수 있고, 이에 따라 비아 어레이의 외부 트랙들(예컨대, TR12, TR15, TR22, TR25)은 물론 비아 어레이의 내부 트랙들(TR23, TR24, TR13, TR14)이 희생될 수 있다.
도 3a 내지 도 3c는 본 개시의 예시적 실시예들에 따라 비아 스택의 예시들을 나타내는 도면들이다. 구체적으로, 도 3a는 1x2 비아 어레이를 포함하는 비아 스택을 나타내는 사시도이고, 도 3b는 2x2 비아 어레이를 포함하는 비아 스택을 나타내는 사시도이며, 도 3c는 1x3 비아 어레이를 포함하는 비아 스택을 나타내는 사시도이다. 이하에서, 도 3a 내지 도 3c에 대한 설명 중 도 2a 내지 도 2c에 대한 설명과 중복되는 내용은 생략될 것이다.
도 3a 내지 도 3c를 참조하면, 일부 실시예들에서 비아 어레이의 비아들은 상호 인접한 도전층들의 트랙들이 교차하는 지점에 배치될 수 있다. 또한, 비아 어레이의 비아들에 연결된 도전 패턴들은 자신의 도전층이 가지는 트랙을 따라 연장될 수 있다. 이에 따라, 비아 스택에 기인하여 희생되는, 즉 사용이 제한되는 트랙들의 개수가 감소할 수 있고, 결과적으로 라우팅 혼잡이 감소함으로써 라우팅성이 개선될 수 있다.
도 3a를 참조하면, 비아 스택은 1x2 비아 어레이를 포함할 수 있고, 1x2 비아 어레이에 포함된 비아들은 트랙들이 교차하는 지점들에 배치될 수 있다. 예를 들면, Mx 층 및 Mx+1 층 사이 1x2 비아 어레이에서, Mx 층의 도전 패턴(P12)의 상면 및 Mx+1 층의 도전 패턴(P22)의 하면에 연결된 비아(V11)는 Mx 층의 트랙(TR12) 및 Mx+1 층의 트랙(TR22)이 교차하는 지점에 배치될 수 있고, Mx 층의 도전 패턴(P12)의 상면 및 Mx+1 층의 도전 패턴(P24)의 하면에 연결된 비아(V12)는 Mx 층의 트랙(TR12) 및 Mx+1 층의 트랙(TR24)이 교차하는 지점에 배치될 수 있다. 유사하게, Mx+1 층 및 Mx+2 층 사이 1x2 비아 어레이에서, Mx+1 층의 도전 패턴(P22)의 상면 및 Mx+2 층의 도전 패턴(P32)의 하면에 연결된 비아(V21)는 Mx+1 층의 트랙(TR22) 및 Mx+2 층의 트랙(TR32)이 교차하는 지점에 배치될 수 있고, Mx+1 층의 도전 패턴(P24)의 상면 및 Mx+2 층의 도전 패턴(P32)의 하면에 연결된 비아(V22)는 Mx+1 층의 트랙(TR24) 및 Mx+2 층의 트랙(TR32)이 교차하는 지점에 배치될 수 있다. 도 3a의 예시에서, Mx 층의 트랙들 사이 피치 및 Mx+2 층의 트랙들 사이 피치는 상이할 수 있고, 이에 따라 도 3a에 도시된 바와 같이, Mx+1 층 아래의 비아들(V11, V12) 및 Mx+1 층 위의 비아들(V21, V22)은 Z축 방향으로 정렬되지 아니할 수 있다.
비아 스택에서 도전 패턴들(P12, P22, P24, P32)은 도전층의 트랙들을 따라 연장됨으로써 비아 오버랩을 제공할 수 있다. 예를 들면, 도 3a에 도시된 바와 같이, Mx 층의 도전 패턴(P12)은 비아들(V11, V12)의 비아 오버랩을 위하여, 트랙(TR12)을 따라 X축 방향으로 연장될 수 있고, Mx+1 층의 도전 패턴들(P22, P24)은 비아들(V11, V12, V21, V22)의 비아 오버랩을 위하여, 트랙들(TR22, TR24)을 따라 Y축 방향으로 연장될 수 있다.
전술된 바와 같이, 비아 어레이의 비아들이 트랙들이 교차하는 지점들에 배치되고 비아 오버랩이 트랙들을 따라 연장됨으로써, 사용가능한 트랙들이 증가할 수 있다. 예를 들면, 도 3a에 도시된 바와 같이, Mx+1 층에서 비아 오버랩을 제공하는 도전 패턴들(P22, P24)의 트랙들(TR22, TR24)의 사용이 제한될 뿐, 다른 트랙들(TR21, TR23, TR25)을 따라 도전 패턴들(P21, P23, P25)이 Y축 방향으로 연장될 수 있다. 예를 들면, Mx+1 층의 도전 패턴(P23)은 비아 오버랩들을 제공하는 도전 패턴들(P22, P24)과 분리될(uncoupled) 수 있고, 비아 스택을 관통하여 트랙(23)을 따라 Y축 방향으로 연장될 수 있다. 결과적으로, 도 2a의 예시에서 Mx+1 층의 5개 트랙들(TR21 내지 TR25)이 희생되는 것과 비교할 때, 도 3a의 예시에서 희생되는 트랙들의 개수가 감소할 수 있고 양호한 라우팅성이 달성될 수 있다.
도 3b를 참조하면, 비아 스택은 2x2 비아 어레이를 포함할 수 있고, 2x2 비아 어레이에 포함된 비아들은 트랙들이 교차하는 지점들에 배치될 수 있다. 예를 들면, Mx 층 및 Mx+1 층 사이 2x2 비아 어레이에서, Mx 층의 도전 패턴(P13)의 상면에 연결된 비아들(V11, V12)은 Mx 층의 트랙(TR13) 및 Mx+1 층의 트랙들(TR21, TR23)이 교차하는 지점들에 각각 배치될 수 있고, Mx 층의 도전 패턴(P11)의 상면에 연결된 비아들(V13, V14)은 Mx 층의 트랙(TR11) 및 Mx+1 층의 트랙들(TR21, TR23)이 교차하는 지점들에 각각 배치될 수 있다. 또한, Mx+1 층 및 Mx+2 층 사이 2x2 비아 어레이에서, Mx+1 층의 도전 패턴(P21)의 상면에 연결된 비아들(V21, V23)은 Mx+1 층의 트랙(TR21) 및 Mx+2 층의 트랙들(TR32, TR31)이 교차하는 지점들에 각각 배치될 수 있고, Mx+1 층의 도전 패턴(P23)의 상면에 연결된 비아들(V22, V24)은 Mx+1 층의 트랙(TR23) 및 Mx+2 층의 트랙들(TR32, TR31)이 교차하는 지점들에 각각 배치될 수 있다.
도 3b에 도시된 바와 같이, 비아 스택의 도전 패턴들(P11, P13, P21, P23, P31, P32)은 도전층의 트랙들을 따라 연장됨으로써 비아 오버랩을 제공할 수 있다. 예를 들면, Mx 층의 도전 패턴들(P11, P13)은 비아들(V11 내지 V14)의 비아 오버랩들을 위하여, 트랙들(TR11, TR13)을 따라 X축 방향으로 연장될 수 있다. 또한, Mx+1 층의 도전 패턴들(P21, P23)은 비아들(V11 내지 V14, V21 내지 V24)의 비아 오버랩들을 위하여, 트랙들(TR21, TR23)을 따라 Y축 방향으로 연장될 수 있다.
도 3b에 도시된 바와 같이, Mx 층에서 비아 오버랩을 제공하는 도전 패턴들(P11, P13)의 트랙들(TR11, TR13)이 희생될 뿐이므로, Mx 층의 다른 트랙들(예컨대, TR12)을 따라 도전 패턴(예컨대, P12)이 X축 방향으로 연장될 수 있다. 유사하게, Mx+1 층에서 비아 오버랩을 제공하는 도전 패턴들(P21, P23)의 트랙들(TR21, TR23)이 희생될 뿐이므로, Mx+1 층의 다른 트랙들(예컨대, TR22)을 따라 도전 패턴(예컨대, P22)이 Y축 방향으로 연장될 수 있다. 결과적으로, 도 2b의 예시에서 Mx+1 층의 5개 트랙들(TR21 내지 TR25)이 희생될 수 있고, 도 2c의 예시에서 Mx+1 층의 4개 트랙들(TR22 내지 TR25)이 희생될 수 있는 것과 비교할 때, 도 3b의 예시에서 희생되는 트랙들의 개수가 감소할 수 있고 양호한 라우팅성이 달성될 수 있다.
도 3c를 참조하면, 비아 스택은 넓은 폭을 가지는 도전 패턴(P41)과 연결될 수 있다. 도 3c에 도시된 바와 같이, 도전 패턴(P41)은 Mx+3 층에서 트랙(TR41)을 따라 Y축 방향으로 연장될 수 있고, 펫 메탈(fat metal)로서 지칭될 수 있다. 일부 실시예들에서, 도전 패턴(P41)은 파워 매쉬에 포함되는 파워 라인(예컨대, 도 1의 131, 132)일 수 있다. Mx+3 층의 트랙(TR41)은 Y축 방향으로 연장됨에도 불구하고, 도전 패턴(P41)의 넓은 폭, 즉 X축 방향의 긴 길이에 기인하여 X축 방향으로 나열된 비아들(V31 내지 V33), 즉 1x3 비아 어레이를 통해서 Mx+2 층의 도전 패턴(TR31)과 연결될 수 있고, Mx+2 층의 아래에서도 1x3 비아 어레이들이 반복될 수 있다. 예를 들면, Mx+2 층 및 Mx+1 층 사이에서 3개의 비아들(V21 내지 V23)을 포함하는 1x3 비아 어레이가 있을 수 있고, Mx+1 층 및 Mx 층 사이에서 3개의 비아들(V11 내지 V13)을 포함하는 1x3 비아 어레이가 있을 수 있다.
도 3c에 도시된 바와 같이, 1x3 비아 어레이의 비아들이 트랙들이 교차하는 지점들에 배치됨으로써 사용가능한 트랙들이 증가할 수 있다. 예를 들면, Mx+1 층에서 트랙들(TR21, TR23, TR25)을 따라 비아 오버랩들을 제공하는 도전 패턴들 사이로, 비아 스택과 분리된 도전 패턴들(P22, P24)이 비아 스택을 관통하여 트랙들(TR22, TR24)을 따라 Y축 방향으로 연장될 수 있다. 비록 도 3c에서는 1x3 비아 어레이가 도시되었으나, 비아 스택은 일부 실시예들에서 1x4 이상의 1차원 비아 어레이를 포함할 수도 있고, 일부 실시예들에서 2x3 이상의 2차원 비아 어레이를 포함할 수도 있다.
도 4는 본 개시의 예시적 실시예에 따른 비아 스택의 예시를 나타내는 평면도이다. 구체적으로, 도 4는 Mx 층 및 Mx+1 층 사이에서 2x2 비아 어레이를 포함하는 비아 스택의 예시를 나타낸다.
도 4에 도시된 바와 같이, 2x2 비아 어레이의 비아들(V11 내지 V14)은 Mx 층의 트랙들(TR12, TR14) 및 Mx+1 층의 트랙들(TR22, TR24)이 교차하는 지점들에 각각 배치될 수 있다. 제1 비아(V11) 및 제2 비아(V12)는 Mx 층의 도전 패턴(P11)의 상면에 연결될 수 있고, Mx+1 층의 도전 패턴들(P21, P22)의 하면들에 각각 연결될 수 있다. 또한, 제3 비아(V13) 및 제4 비아(V14)는 Mx 층의 도전 패턴(P12)의 상면에 연결될 수 있고, Mx+1 층의 도전 패턴들(P21, P22)의 하면들에 각각 연결될 수 있다. 일부 실시예들에서, 2x2 비아 어레이의 비아들(V11 내지 V14)이 X축 방향으로 이격된 거리(S2) 및 Y축 방향으로 이격된 거리(S1)는 설계 규칙에 의해서 정의된 비아들 사이 최소 거리보다 클 수 있고, 이에 따라 2x2 비아 어레이의 비아들(V11 내지 V14)은 설계 규칙을 준수할 수 있다. 비록 도 4에 도시되지 아니하였으나, Mx 층의 트랙(TR13)을 따라 비아 스택과 절연된 도전 패턴이 X축 방향으로 연장될 수도 있고, Mx+1 층의 트랙(TR23)을 따라 비아 스택과 절연된 도전 패턴이 Y축 방향으로 연장될 수도 있다.
트랙들이 교차하는 지점들에 비아들이 배치되는 경우, 그러한 비아들이 Y축 방향으로 이격된 거리(S1)는 아래 [수학식 1]과 같이 계산될 수 있다.
[수학식 1]에서 n은 양의 정수일 수 있고, 설계 규칙에 의해서 정의된 비아들 사이 최소 거리가 Mx 층의 트랙 피치 보다 클 경우, n은 2이상의 정수일 수 있다. 또한, [수학식 1]에서 {Mx track pitch}는 도 4의 Mx 층의 트랙들 사이 피치를 가리킬 수 있고, 임의의 비아 어레이의 비아들에 연결된 도전층들 중 X축에 평행한 트랙들을 가지는 도전층에서 트랙들의 피치를 의미할 수 있다. 또한, [수학식 1]에서 {via length}는 비아의 Y축 방향의 길이를 의미할 수 있다. 즉, 비아 어레이에서 비아들의 Y축 방향 피치는 Mx 층의 트랙들 사이 피치의 배수일 수 있다.
유사하게, 비아들이 X축 방향으로 이격된 거리(S2)는 아래 [수학식 2]와 같이 계산될 수 있다.
[수학식 2]에서 m은 양의 정수일 수 있고, 설계 규칙에 의해서 정의된 비아들 사이 최소 거리가 Mx+1 층의 트랙 피치보다 클 경우, m은 2이상의 정수일 수 있다. 또한 [수학식 2]에서 {Mx+1 track pitch}는 도 4의 Mx+1 층의 트랙들 사이 피치를 가리킬 수 있고, 임의의 비아 어레이의 비아들에 연결된 도전층들 중 Y축에 평행한 트랙들을 가지는 도전층에서 트랙들 사이 피치를 의미할 수 있다. 또한, [수학식 2]에서 {via width}는 비아의 X축 방향의 길이를 의미할 수 있다. 즉, 비아 어레이에서 비아들의 X축 방향의 피치는 Mx+1 층의 트랙들 사이 피치의 배수일 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 비아 스택의 예시를 나타내는 사시도이다. 구체적으로, 도 5는 바-타입(bar-type) 비아들을 포함하는 비아 어레이 및 이를 포함하는 비아 스택을 나타낸다.
도 5를 참조하면, 비아 스택에서 비아 어레이는 바-타입 비아들을 포함할 수 있고, 바-타입 비아는 X축 및/또는 Y축 방향으로 상대적으로 긴 길이, 예컨대 도전 패턴의 폭보다 긴 길이를 가지는 비아를 지칭할 수 있다. 예를 들면, 도 5에 도시된 바와 같이, Mx 층 및 Mx+1 층 사이에서 1x2 비아 어레이는 Y축 방향으로 긴 길이를 가지는 비아들(V11, V12)을 포함할 수 있고, Mx+1 층 및 Mx+2 층 사이에서 1x2 비아 어레이 역시 Y축 방향으로 긴 길이를 가지는 비아들(V21, V22)을 포함할 수 있다. 비아의 단면적, 즉 X축 및 Y축으로 이루어진 평면에 평행한 면에서의 면적이 증가할수록 비아에서 발생하는 IR 드롭은 감소할 수 있고, 이에 따라 도 5에 도시된 바와 같이, 큰 단면적을 가지는 비아들이 사용될 수 있다.
일부 실시예들에서, 바-타입 비아들은 트랙을 따라 연장되는 도전 패턴들과 중첩되도록 트랙들을 따라 배치될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, Mx 층의 도전 패턴(P11)의 상면 및 Mx+1 층의 도전 패턴(P21)의 하면에 연결된 비아(V11) 및 Mx+1 층의 도전 패턴(P21)의 상면 및 Mx+2 층의 도전 패턴(P31)의 하면에 연결된 비아(V21)는 Mx+1 층의 트랙(TR21)을 따라 정렬되어 배치될 수 있다. 유사하게, 비아들(V12, V22) 역시 Mx+1 층의 트랙(TR23)을 따라 정렬되어 배치될 수 있다. 이에 따라, Mx+1 층의 도전 패턴(P23)은 트랙(TR22)을 따라 Y축 방향으로 연장될 수 있다.
일부 실시예들에서, 바-타입 비아들은 트랙들이 최소한으로 희생될 수 있도록 배치될 수 있다. 예를 들면, Mx+1 층의 트랙들이 최소한으로 희생되도록 비아들(V11, V12, V21, V22)은 트랙들(TR21, TR23)에 정렬되어 배치될 수 있는 한편, 비아들(V11, V12, V21, V22)의 Y축 방향의 위치는 비아들(V11, V12, V21, V22)의 Y축 방향의 길이에 기초하여 결정될 수 있다. 도 6을 참조하여 후술되는 바와 같이, 바-타입 비아들이 배치되는 위치에 따라 희생되는 트랙들의 개수가 변경될 수 있고, 이에 따라 희생되는 트랙들의 개수가 최소가 되도록 바-타입 비아들의 위치가 결정될 수 있다. 도 5에서 바-타입 비아들을 포함하는 1x2 비아 어레이의 예시가 도시되었으나, 비아 스택은 일부 실시예들에서 바-타입 비아들을 포함하는 1x3 이상의 1차원 비아 어레이를 포함할 수도 있고, 일부 실시예들에서 바-타입 비아들을 포함하는 2x2 이상의 2차원 비아 어레이를 포함할 수도 있다.
도 6은 본 개시의 예시적 실시예에 따라 비아 어레이의 예시를 나타내는 도면이다. 구체적으로, 도 6은 비아 어레이의 배치에 따라 희생되는 트랙들의 수가 변경되는 예시를 나타낸다. 도 6에 도시된 바와 같이, Mx 층 및 Mx+1 층 사이에서 1x2 비아 어레이는 비아들(V11, V12)을 포함할 수 있고, 비아들(V11, V12)은 바-타입 비아들일 수 있다. 비아들(V11, V12)은 Mx+1 층의 도전 패턴들(P21, P22)의 폭과 동일한 X축 방향의 길이를 가질 수 있는 한편, Y축 방향으로 상대적으로 긴 길이 W0를 가질 수 있다.
도 6의 좌측을 참조하면, 1x2 비아 어레이의 비아들(V11, V12)은 Mx+1 층의 트랙들(TR22, TR24)을 따라 배치될 수 있고, Mx 층의 트랙(TR13)을 따라 배치될 수 있다. 즉, 비아들(V11, V12)의 단면의 중심이 Mx+1 층의 트랙들(TR22, TR24)과 중첩되고 Mx 층의 트랙(TR13)과 중첩되도록, 비아들(V11, V12)이 배치될 수 있다. Mx 층의 도전 패턴(P11)은 비아들(V11, V12)의 비아 오버랩들을 위하여 X축 방향으로 연장될 수 있고, 비아들(V11, V12)의 Y축 방향의 길이 W0와 동일한 폭을 가질 수 있다. 또한, 비아들(V11, V12)의 비아 오버랩들을 위하여 Mx+1 층의 도전 패턴들(P21, P22)은 Y축 방향으로 연장될 수 있다.
Mx+1 층에서 도전 패턴들(P21, P22)에 기인하여 2개의 트랙들(TR22, TR24)이 희생될 수 있는 한편, Mx 층에서 도전 패턴(P11)에 기인하여 3개의 트랙들(TR12 내지 TR14)이 희생될 수 있다. Mx 층의 트랙(TR13)은 도전 패턴(P11)과 교차되므로 희생될 수 있는 한편, Mx 층의 트랙들(TR12, TR14)을 따라 X축 방향으로 연장되는 도전 패턴들이 배치되는 경우 도전 패턴(P11)과, 설계 규칙에 의해서 정의된 최소 간격을 위반할 수 있으므로 트랙들(TR12, TR14)은 희생될 수 있다. 이에 따라, 도 6의 좌측의 예시에서 Mx 층의 트랙들 중 3개의 트랙들(TR12 내지 TR14)을 사용하여 라우팅하는 것이 제한될 수 있다.
도 6의 우측을 참조하면, 도 6의 좌측에 도시된 비아 스택이 +Y축 방향으로 이동할 수 있고, 이에 따라 도 6의 우측에 도시된 바와 같이, 1x2 비아 어레이의 비아들(V11, V12)은 Mx+1 층의 트랙들(TR22, TR24)을 따라 배치될 수 있는 한편, Mx 층의 트랙들(TR13, TR14) 사이 중심선(X1)을 따라 배치될 수 있다. 즉, 비아들(V11, V12)의 단면의 중심이 Mx 층의 트랙들(TR13, TR14) 사이 중심을 가로질러 X축 방향으로 연장되는 중심선(X1)과 중첩되도록, 비아들(V11, V12)이 배치될 수 있다.
Mx+1 층에서 도전 패턴들(P21, P22)에 기인하여 2개의 트랙들(TR22, TR24)이 희생될 수 있는 한편, Mx 층에서 Y축 방향의 길이 W0를 가지는 도전 패턴(P11)에 기인하여 2개의 트랙들(TR13, TR14)이 희생될 수 있다. 즉, Mx 층의 트랙들(TR13, TR14)은 도전 패턴(P11)과 교차되므로 희생될 수 있는 한편, Mx 층의 트랙들(TR12, TR15)을 따라 X축 방향으로 연장되는 도전 패턴들(P12, P13)이 배치될지라도 도전 패턴들(P12, P13)은 도전 패턴(P11)과, 설계 규칙에서 정의된 최소 간격 이상 이격되므로 설계 규칙을 준수할 수 있다. 이에 따라, 도 6의 우측의 예시에서 Mx 층의 트랙들 중 2개의 트랙들(TR13, TR14)을 사용하여 라우팅하는 것이 제한될 수 있다. 이와 같이, 바-타입 비아들을 포함하는 동일한 비아 어레이의 위치에 따라 희생되는 트랙들의 개수가 변경될 수 있다. 이하에서 도 7a 내지 도 7c를 참조하여, 희생되는 트랙들의 개수가 감소하도록 배치된 비아 어레이의 예시들이 설명될 것이다.
도 7a 내지 도 7c는 본 개시의 예시적 실시예들에 따른 비아 어레이의 예시들을 나타내는 도면이다. 구체적으로, 도 7a는 Mx 층의 트랙들(TR13, TR14) 사이 중심선(X2)을 따라 배치된 비아들(V11, V12)을 포함하는 1x2 비아 어레이를 나타내고, 도 7b 및 도 7c는 Mx 층의 트랙(TR13)을 따라 배치된 비아들(V11, V12)을 포함하는 1x2 비아 어레이들을 각각 나타낸다. 이하에서, 도 7a 내지 도 7c에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 7a를 참조하면, 비아들(V11, V12)은 Y축 방향의 길이 W1를 가질 수 있다. 비아들(V11, V12)은 Mx 층의 도전 패턴(P12)의 상면에 연결될 수 있고, Mx+1 층의 도전 패턴들(P21, P22)의 하면들에 각각 연결될 수 있다. 폭 W1을 가지는 도전 패턴(P12)에 기인하여 Mx 층의 트랙들(TR13, TR14)이 희생될 수 있는 한편, 도전 패턴들(P11, P13)은 트랙들(TR12, TR15)을 따라 X축 방향으로 연장될 수 있다.
비아 어레이에 의해서 희생되는 Mx 층의 트랙들의 개수를 감소시키기 위하여, 비아 어레이에 의한 Mx 층의 도전 패턴의 폭 W가 아래 [수학식 3]을 만족하는 경우, 비아 어레이의 비아들은 상호 인접한 트랙들 사이 중심선을 따라 배치될 수 있다.
도 7a 및 [수학식 3]에서, W는 Mx 층의 도전 패턴의 폭이고, P는 Mx 층의 트랙들 사이 피치이고, S는 설계 규칙에 의해서 정의된 Mx 층의 도전 패턴들 사이 최소 간격이고, n은 양의 정수일 수 있다. [수학식 3]을 만족하는 비아 어레이(또는 도전 패턴)의 경우, Mx 층에서 짝수개의 트랙들이 희생될 수 있다.
도 7b를 참조하면, 비아들(V11, V12)은 Y축 방향의 길이 W2를 가질 수 있다. 비아들(V11, V12)은 Mx 층의 도전 패턴(P12)의 상면에 연결될 수 있고, Mx+1 층의 도전 패턴들(P21, P22)의 하면들에 각각 연결될 수 있다. 폭 W2을 가지는 도전 패턴(P12)에 기인하여 Mx 층의 트랙들(TR12 내지 TR14)이 희생될 수 있는 한편, 도전 패턴들(P11, P13)은 트랙들(TR11, TR15)을 따라 X축 방향으로 연장될 수 있다.
비아 어레이에 의해서 희생되는 Mx 층의 트랙들의 개수를 감소시키기 위하여, 비아 어레이에 의한 Mx 층의 도전 패턴의 폭 W가 아래 [수학식 4]를 만족하는 경우, 비아 어레이의 비아들은 트랙을 따라 배치될 수 있다.
도 7b 및 [수학식 4]에서, W는 Mx 층의 도전 패턴의 폭이고, P는 Mx 층의 트랙들 사이 피치이고, S는 설계 규칙에 의해서 정의된 Mx 층의 도전 패턴들 사이 최소 간격이고, n은 양의 정수일 수 있다. [수학식 4]를 만족하는 비아 어레이(또는 도전 패턴)의 경우, Mx 층에서 홀수개의 트랙들이 희생될 수 있다.
도 7c를 참조하면, 일부 실시예들에서 비아는 도전 패턴의 폭 보다 짧은 길이를 가질 수도 있다. 예를 들면, 도 7c에 도시된 바와 같이, Mx 층의 도전 패턴(P12)은 Y축 방향의 길이 W3을 가질 수 있는 한편, 비아들(V11, V12)은 길이 W3보다 짧은 Y축 방향의 길이 L1을 가질 수 있다. Mx 층의 도전 패턴(P12)은 [수학식 4]를 만족하도록 Mx 층의 트랙(T13)에 정렬되어 배치될 수 있는 한편, Mx 층의 도전 패턴(P12)의 폭보다 짧은 길이를 가지는 비아들(V11, V12)은 도 7c에 도시된 바와 같이, Mx 층의 트랙(TR13) 및 Mx+1 층의 트랙들(TR22, TR24)이 교차하는 지점들에 각각 배치될 수 있다.
도 8은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 일부 실시예들에서, 도 8에 도시된 단계들(S200, S400, S600, S800) 중 적어도 일부는 컴퓨팅 시스템(예컨대, 도 12의 300)에서 수행될 수 있다.
단계 S200에서, 표준 셀 라이브러리(D12)를 참조하여 RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성이 수행될 수 있다. RTL 데이터(D11)는 집적 회로의 기능을 정의할 수 있고, 비제한적인 예시로서 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성될 수 있다. 표준 셀 라이브러리(D12)는 표준 셀들의 기능 및 속성 등을 정의할 수 있다. 반도체 설계 툴(예컨대, 논리 합성 툴)은 표준 셀 라이브러리(D12)를 참조하여 RTL 데이터(D11)로부터 논리 합성을 수행함으로써, 집적 회로를 정의하는, 즉 복수의 표준 셀들 및 표준 셀들 사이 연결관계를 정의하는 비트스트림(bitstream) 및/또는 네트리스트를 포함하는, 네트리스트 데이터(D13)를 생성할 수 있다.
단계 S400에서, 표준 셀 라이브러리(D12) 및 설계 규칙(D14)을 참조하여 네트리스트 데이터(D13)로부터 레이아웃 데이터(D15)를 생성하는 배치 및 라우팅(Place & Routing; P&R)이 수행될 수 있다. 표준 셀 라이브러리(D12)는 표준 셀들의 레이아웃을 정의할 수 있고, 설계 규칙(D14)은 반도체 공정(예컨대, 단계 S800)에 따라 집적 회로의 레이아웃이 준수해야 할 규칙들을 정의할 수 있다. 예를 들면, 설계 규칙(D14)은 도전층의 트랙들의 방향 및 피치, 도전층에서 도전 패턴들 사이 최소 간격, 도전층에서 도전 패턴의 폭, 동일 레벨의 비아들 사이 최소 간격 등을 정의할 수 있다.
반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 표준 셀 라이브러리(D12)를 참조하여 복수의 표준 셀들을 배치할 수 있고, 설계 규칙(D14)을 참조하여 배치된 복수의 표준 셀들의 입력 핀들, 출력 핀들 및 파워 탭들을 라우팅할 수 있다. 라우팅은 비아 및/또는 도전 패턴을 포함하는 상호연결들을 생성하는 단계를 포함할 수 있다. 또한, 반도체 설계 툴은 IR 드롭의 완화를 위한 복수의 비아 스택들을 생성할 수 있고, 도면들을 참조하여 전술된 바와 같이, 비아 스택들에 포함된 비아 어레이의 비아들은 일부 실시예들에서 도전층들의 트랙들이 교차하는 지점에 배치될 수도 있고, 일부 실시예들에서 트랙들 사이 중심선을 따라 배치될 수도 있다. 이에 따라, 비아 스택들은 감소된 IR 드롭을 제공하면서도 라우팅 혼잡을 감소시킬 수 있다. 단계 S400의 예시는 도 9를 참조하여 후술될 것이다.
단계 S600에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D15)에 OPC(Optical Proximity Correction)를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크 상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S800에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S600에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 8에 도시된 바와 같이, 단계 S800은 단계들(S820, S840)을 포함할 수 있다.
단계 S820에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다. 이에 따라, 복수의 표준 셀들에 포함된 소자들이 형성될 수 있다.
단계 S840에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 비아 스택은 BEOL 공정(S420)에서 형성될 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
도 9는 본 개시의 예시적 실시예에 따라 도 8의 단계 S400의 예시를 나타내는 순서도이다. 도 8을 참조하여 전술된 바와 같이, 도 9의 단계 S400'에서 표준 셀 라이브러리(D12) 및 설계 규칙(D14)을 참조하여 배치 및 라우팅이 수행될 수 있다. 도 9에 도시된 바와 같이, 단계 S400'은 복수의 단계들(S420, S440, S460)을 포함할 수 있다. 이하에서 도 9는 도 8을 참조하여 설명될 것이다.
단계 S420에서, 비아 스택을 부가하는 동작이 수행될 수 있다. 예를 들면, 복수의 표준 셀들이 배치된 후 파워 메쉬의 파워 라인들 및 파워 레일들을 상호연결하기 위한 비아 스택을 부가하는 동작이 수행될 수 있다. 일부 실시예들에서, 전원 전압 대신 신호를 위한 비아 스택이 부가될 수도 있다. 단계 S420의 예시는 도 10을 참조하여 후술될 것이다.
단계 S440에서, 비아 스택을 관통하는 도전 패턴을 생성하는 동작이 수행될 수 있다. 단계 S420에서 부가된 비아 스택은, 도전층의 트랙들을 따라 또는 도전층들의 트랙들이 교차하는 지점들에 배치된 비아들을 포함하는 비아 어레이를 포함할 수 있고, 이에 따라 비아 스택에 의해서 희생되는 트랙들의 개수가 감소할 수 있다. 또한, 도 3a 내지 도 3c를 참조하여 전술된 바와 같이, 설계 규칙에 의해서 정의되는 동일 레벨의 비아들 사이 최소 간격이 트랙들 사이 피치보다 큰 경우, 비아 어레이의 비아들 사이를 통과하고 비아들과 절연된 도전 패턴이 생성될 수 있다. 이와 같이 비아 스택을 관통하는 도전 패턴은 신호 및/또는 전원 전압의 라우팅을 위하여 사용될 수 있다.
단계 S460에서, 레이아웃 데이터를 생성하는 동작이 수행될 수 있다. 도 8을 참조하여 전술된 바와 같이, 레이아웃 데이터(D15)는 집적 회로의 레이아웃을 정의할 수 있고, 예컨대 GDSII와 같은 포맷을 가질 수 있으며 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 도 9의 단계 S420의 예시를 나타내는 순서도이다. 도 9를 참조하여 전술된 바와 같이, 도 10의 단계 S420'에서 비아 스택을 부가하는 동작이 수행될 수 있다. 도 10에 도시된 바와 같이, 단계 S420'은 단계 S422 및 단계 S424를 포함할 수 있고, 일부 실시예들에서 단계 S422 및 단계 S424는 상호 병렬적으로 수행될 수 있다.
단계 S422에서, 상호 인접한 도전층들의 트랙들이 교차하는 지점들에 비아들을 배치하는 동작이 수행될 수 있다. 예를 들면, 도 4를 참조하여 전술된 바와 같이, 비아 어레이의 비아들(예컨대, V11 내지 V14)은 인접한 도전층들(예컨대, Mx 층, Mx+1 층)의 트랙들(예컨대, TR12, TR14, TR22, TR24)이 교차하는 지점들에 배치될 수 있고, 이에 따라 희생되는 트랙들이 감소함으로써 라우팅가능한 트랙들이 증가할 수 있다.
단계 S424에서, 바-타입 비아의 길이에 기초하여 비아 어레이를 배치하는 동작이 수행될 수 있다. 예를 들면, 도 6을 참조하여 전술된 바와 같이, 바-타입 비아의 배치 위치에 따라 희생되는 트랙들의 개수가 상이할 수 있다. 이에 따라, 도 7a 내지 도 7c를 참조하여 전술된 바와 같이, 바-타입 비아의 길이에 기초하여 바-타입 비아는 트랙을 따라 배치되거나 트랙들 사이 중심선을 따라 배치될 수 있다. 예를 들면, 바-타입 비아의 일방향의 길이 W가 [수학식 3]을 만족하는 경우, 도 7a에 도시된 바와 같이, 바-타입 비아는 트랙들 사이 중심선을 따라 배치될 수 있다. 다른 한편으로, 바-타입 비아의 일방향의 길이 W가 [수학식 4]를 만족하는 경우, 도 7b에 도시된 바와 같이, 바-타입 비아는 트랙을 따라 배치될 수 있다. 이에 따라, 바-타입 비아들을 포함하는 비아 어레이에 의해서 희생되는 트랙들의 개수가 감소할 수 있고, 라우팅 가능한 트랙들이 증가할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(200)을 나타내는 블록도이다. SoC(200)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 비아 스택을 포함하는 집적 회로를 포함할 수 있다. SoC(200)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예에 따른 비아 스택이 SoC(200)의 각 기능 블록들에 포함될 수 있고, 이에 따라 완화된 IR 드롭 및 효율적으로 라우팅된 패턴들에 기인하여 향상된 성능 및 감소된 면적을 가지는 SoC(200)가 달성될 수 있다.
도 11를 참조하면, SoC(200)는 모뎀(220), 디스플레이 컨트롤러(230), 메모리(240), 외부 메모리 컨트롤러(250), CPU(central processing unit)(260), 트랜잭션 유닛(270), PMIC(280) 및 GPU(graphic processing unit)(290)을 포함할 수 있고, SoC(200)의 각 기능 블록들은 시스템 버스(210)를 통해서 서로 통신할 수 있다.
SoC(200)의 동작을 전반적으로 제어할 수 있는 CPU(260)는 SoC(200)의 다른 기능 블록들의 동작들을 제어할 수 있다. 모뎀(220)은 SoC(200) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(200) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(250)는 SoC(200)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(250)의 제어 하에서 CPU(260) 또는 GPU(290)에 제공될 수 있다. GPU(290)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(290)는 외부 메모리 컨트롤러(250)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(290)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(250)를 통해서 SoC(200) 외부로 전송할 수도 있다. 트랜잭션 유닛(270)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(280)는 트랜잭션 유닛(270)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(230)는 SoC(200) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(200) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(240)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 12는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(300)을 나타내는 블록도이다. 본 개시의 예시적 실시예에 따라 집적 회로를 제조하는 방법(예를 들면, 도 8에 도시된 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(300)에서 수행될 수 있다.
컴퓨팅 시스템(300)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 12에 도시된 바와 같이, 컴퓨팅 시스템(300)은 프로세서(310), 입출력 장치들(320), 네트워크 인터페이스(330), RAM(random access memory)(340), ROM(read only memory)(350) 및 저장 장치(360)를 포함할 수 있다. 프로세서(310), 입출력 장치들(320), 네트워크 인터페이스(330), RAM(340), ROM(350) 및 저장 장치(360)는 버스(370)에 연결될 수 있고, 버스(370)를 통해서 상호 통신할 수 있다.
프로세서(310)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(310)는 버스(370)를 통해서 메모리, 즉 RAM(340) 또는 ROM(350)에 액세스할 수 있고, RAM(340) 또는 ROM(350)에 저장된 명령어들을 실행할 수 있다.
RAM(340)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(341) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(341)은 프로세서(310)로 하여금 집적 회로를 제조하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(341)은 프로세서(310)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(341)에 포함된 복수의 명령어들은 프로세서(310)로 하여금, 예컨대 도 8의 단계 S200의 논리 합성 동작 및/또는 단계 S4200의 배치 및 라우팅 동작을 수행하도록 할 수 있다.
저장 장치(360)는 컴퓨팅 시스템(300)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(360)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(360)는 컴퓨팅 시스템(300)으로부터 탈착 가능할 수도 있다. 일부 실시예들에서, 저장 장치(360)는 본 개시의 예시적 실시예에 따른 프로그램(341)을 저장할 수도 있으며, 프로그램(341)이 프로세서(310)에 의해서 실행되기 이전에 저장 장치(360)로부터 프로그램(341) 또는 그것의 적어도 일부가 RAM(340)으로 로딩될 수 있다. 일부 실시예들에서, 저장 장치(360)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(341) 또는 그것의 적어도 일부가 RAM(340)으로 로딩될 수 있다. 또한, 도 12에 도시된 바와 같이, 저장 장치(360)는 데이터베이스(361)를 저장할 수 있고, 데이터베이스(361)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 8의 표준 셀 라이브러리(D12), 설계 규칙(D14) 등을 포함할 수 있다.
저장 장치(360)는 프로세서(310)에 의해서 처리될 데이터 또는 프로세서(310)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(310)는 프로그램(341)에 따라, 저장 장치(360)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(360)에 저장할 수도 있다. 예를 들면, 저장 장치(360)는 도 8의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D15)를 저장할 수도 있다.
입출력 장치들(320)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(320)을 통해서, 프로세서(310)에 의해 프로그램(341)의 실행을 트리거할 수도 있고, 도 8의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 11의 레이아웃 데이터(D15)를 확인할 수도 있다.
네트워크 인터페이스(330)는 컴퓨팅 시스템(300) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 수평 방향으로 상호 평행하게 연장되는 제1 트랙들 상의 도전 패턴들 중 제1 도전 패턴을 포함하는 제1 도전층;
    제2 수평 방향으로 상호 평행하게 연장되는 제2 트랙들 상의 도전 패턴들 중 제2 도전 패턴 및 제3 도전 패턴을 포함하는 제2 도전층;
    상기 제1 수평 방향으로 상호 평행하게 연장되고 상기 제1 트랙들과 수직 방향으로 정렬되지 아니하는 제3 트랙들 상의 도전 패턴들 중 제4 도전 패턴을 포함하는 제3 도전층;
    상기 제1 도전 패턴의 상면에 각각 연결되고 상기 제2 도전 패턴 및 제3 도전 패턴의 하면들에 각각 연결되는, 제1 비아 및 제2 비아를 포함하는 제1 비아 어레이; 및
    상기 제2 도전 패턴 및 상기 제3 도전 패턴의 상면들에 각각 연결되고, 상기 제4 도전 패턴의 하면에 각각 연결되는, 제3 비아 및 제4 비아를 포함하는 제2 비아 어레이를 포함하고,
    상기 제2 도전층은, 상기 제2 도전 패턴 및 상기 제3 도전 패턴 사이 제2 트랙에 정렬되어 상기 제2 수평 방향으로 연장되고 상기 제2 도전 패턴 및 상기 제3 도전 패턴과 분리된(uncoupled) 도전 패턴을 더 포함하는 것을 특징으로 집적 회로.
  2. 청구항 1에 있어서,
    상기 제1 비아와 상기 제2 비아 사이 피치 및 상기 제3 비아와 상기 제4 비아 사이 피치는, 상기 제2 도전층의 상기 트랙들 사이 피치의 배수들인 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 제1 도전층은, 상기 제1 트랙들 상의 상기 도전 패턴들 중 제5 도전 패턴을 더 포함하고,
    상기 제1 비아 어레이는, 상기 제5 도전 패턴의 상면에 각각 연결되고 상기 제2 도전 패턴 및 상기 제3 도전 패턴의 하면들에 각각 연결되는, 제5 비아 및 제6 비아를 더 포함하는 것을 특징으로 하는 집적 회로.
  4. 청구항 3에 있어서,
    상기 제1 비아와 상기 제5 비아 사이 피치 및 상기 제2 비아와 상기 제6 비아 사이 피치는, 상기 제1 도전층의 상기 트랙들의 피치의 배수들인 것을 특징으로 하는 집적 회로.
  5. 청구항 1에 있어서,
    상기 제3 도전층은, 상기 제3 트랙들 상의 상기 도전 패턴들 중 제6 도전 패턴을 더 포함하고,
    상기 제2 비아 어레이는, 상기 제2 도전 패턴 및 상기 제3 도전 패턴의 상면들에 각각 연결되고 상기 제6 도전 패턴의 하면에 각각 연결되는, 제7 비아 및 제8 비아를 더 포함하는 것을 특징으로 하는 집적 회로.
  6. 청구항 5에 있어서,
    상기 제3 비아와 상기 제7 비아 사이 피치 및 상기 제4 비아와 상기 제8 비아 사이 피치는, 상기 제3 도전층의 상기 트랙들의 피치의 배수들인 것을 특징으로 하는 집적 회로.
  7. 청구항 1에 있어서,
    상기 제2 수평 방향으로 상호 평행하게 연장되는 제4 트랙들 상의 도전 패턴들 중 제7 도전 패턴을 포함하는 제4 도전층; 및
    상기 제4 도전 패턴의 상면에 각각 연결되고 상기 제7 도전 패턴의 하면에 연결된 복수의 비아들을 포함하는 제3 비아 어레이를 더 포함하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 제7 도전 패턴의 상기 제1 수평 방향의 길이는, 상기 제3 비아 어레이의 상기 복수의 비아들 사이 피치보다 큰 것을 특징으로 하는 집적 회로.
  9. 청구항 1에 있어서,
    상기 제3 도전층의 하면 아래에서 배열된 복수의 표준 셀들을 더 포함하고,
    상기 제1 비아 어레이 및 상기 제2 비아 어레이는, 상기 복수의 표준 셀들에 전력을 공급하도록 구성된 것을 특징으로 하는 집적 회로.
  10. 청구항 1에 있어서,
    상기 제1 도전층의 트랙들 사이 피치는, 상기 제3 도전층의 트랙들 사이 피치와 상이한 것을 특징으로 하는 집적 회로.
  11. 제1 수평 방향으로 제1 피치(pitch)로 상호 평행하게 연장되는 제1 트랙들 상의 도전 패턴들 중 제1 도전 패턴을 포함하는 제1 도전층;
    제2 수평 방향으로 제2 피치로 상호 평행하게 연장되는 제2 트랙들 상의 도전 패턴들 중 제2 도전 패턴 및 제3 도전 패턴을 포함하는 제2 도전층;
    상기 제1 수평 방향으로 상기 제1 피치와 상이한 제3 피치로 상호 평행하게 연장되는 제3 트랙들 상의 도전 패턴들 중 제4 도전 패턴을 포함하는 제3 도전층;
    상기 제1 도전 패턴의 상면에 연결되고 상기 제2 도전 패턴의 하면 및 상기 제3 도전 패턴의 하면 중 적어도 하나에 연결되는, 제1 비아를 포함하는 제1 비아 어레이; 및
    상기 제2 도전 패턴의 상면 및 상기 제3 도전 패턴의 상면 중 적어도 하나에 연결되고 상기 제4 도전 패턴의 하면에 연결되는, 제2 비아를 포함하는 제2 비아 어레이를 포함하고,
    상기 제1 비아는, 상기 제1 트랙들 및 상기 제2 트랙들이 교차하는 지점에 배치되고,
    상기 제2 비아는, 상기 제2 트랙들 및 상기 제3 트랙들이 교차하는 지점에 배치되는 것을 특징으로 하는 집적 회로.
  12. 청구항 11에 있어서,
    상기 제2 도전층은, 상기 제2 도전 패턴 및 상기 제3 도전 패턴 사이에서 상기 제2 트랙들 중 하나 상의 제5 도전 패턴을 더 포함하고,
    상기 제5 도전 패턴은, 상기 제2 도전 패턴 및 상기 제3 도전 패턴과 절연되고 상기 제2 수평 방향으로 연장되는 것을 특징으로 하는 집적 회로.
  13. 청구항 11에 있어서,
    상기 제1 도전층은, 상기 제1 수평 방향으로 연장되는 제5 도전 패턴을 더 포함하고,
    상기 제1 비아 어레이는, 상기 제5 도전 패턴의 상면에 연결되고 상기 제2 도전 패턴의 하면 및 상기 제3 도전 패턴의 하면 중 적어도 하나에 연결되는 제3 비아를 더 포함하고,
    상기 제3 비아는, 상기 제1 트랙들 및 상기 제2 트랙들이 교차하는 지점에 배치되는 것을 특징으로 하는 집적 회로.
  14. 청구항 11에 있어서,
    상기 제3 도전층은, 상기 제1 수평 방향으로 연장되는 제5 도전 패턴을 더 포함하고,
    상기 제2 비아 어레이는, 상기 제2 도전 패턴의 상면 및 상기 제3 도전 패턴의 상면 중 적어도 하나에 연결되고 상기 제5 도전 패턴의 하면에 연결되는 제3 비아를 더 포함하고,
    상기 제3 비아는, 상기 제2 트랙들 및 상기 제3 트랙들이 교차하는 지점에 배치되는 것을 특징으로 하는 집적 회로.
  15. 제1 수평 방향으로 상호 평행하게 연장되는 제1 트랙들 상의 도전 패턴들 중 제1 도전 패턴을 포함하는 제1 도전층;
    제2 수평 방향으로 상호 평행하게 연장되는 제2 트랙들 상의 도전 패턴들 중 제2 도전 패턴 및 제3 도전 패턴을 포함하는 제2 도전층;
    상기 제1 수평 방향으로 상호 평행하게 연장되는 제3 트랙들 상의 도전 패턴들 중 제4 도전 패턴을 포함하는 제3 도전층;
    상기 제1 도전 패턴의 상면 및 상기 제2 도전 패턴의 하면에 연결되는 제1 비아 및 상기 제1 도전 패턴의 상면 및 상기 제3 도전 패턴의 하면에 연결되는 제2 비아를 포함하는 제1 비아 어레이; 및
    상기 제2 도전 패턴의 상면 및 상기 제4 도전 패턴의 하면에 연결되는 제3 비아 및 상기 제3 도전 패턴의 상면 및 상기 제4 도전 패턴의 하면에 연결되는 제4 비아를 포함하는 제2 비아 어레이를 포함하고,
    상기 제1 비아 및 상기 제2 비아 사이 피치 및 상기 제3 비아 및 상기 제4 비아 사이 피치 각각은, 상기 제2 트랙들 사이 피치의 배수이고,
    상기 제1 비아는, 상기 제3 비아와 수직 방향으로 정렬되지 아니하고,
    상기 제1 도전층은, 상기 제1 트랙들 상의 도전 패턴들 중 제5 도전 패턴을 더 포함하고,
    상기 제1 비아 어레이는, 상기 제5 도전 패턴의 상면 및 상기 제2 도전 패턴의 하면에 연결된 제5 비아 및 상기 제5 도전 패턴의 상면 및 상기 제3 도전 패턴의 하면에 연결된 제6 비아를 더 포함하는 것을 특징으로 하는 집적 회로.
  16. 삭제
  17. 청구항 15에 있어서,
    상기 제1 비아 및 상기 제5 비아 사이 피치 및 상기 제2 비아 및 상기 제6 비아 사이 피치 각각은, 상기 제1 트랙들 사이 피치의 배수인 것을 특징으로 하는 집적 회로.
  18. 청구항 15에 있어서,
    상기 제3 도전층은, 상기 제3 트랙들 상의 도전 패턴들 중 제6 도전 패턴을 더 포함하고,
    상기 제2 비아 어레이는, 상기 제2 도전 패턴의 상면 및 상기 제6 도전 패턴의 하면에 연결된 제7 비아 및 상기 제3 도전 패턴의 상면 및 상기 제6 도전 패턴의 하면에 연결된 제8 비아를 더 포함하는 것을 특징으로 하는 집적 회로.
  19. 청구항 18에 있어서,
    상기 제3 비아 및 상기 제7 비아 사이 피치 및 상기 제4 비아 및 상기 제8 비아 사이 피치 각각은, 상기 제3 트랙들 사이 피치의 배수인 것을 특징으로 하는 집적 회로.
  20. 청구항 18에 있어서,
    상기 제1 비아는, 상기 제1 트랙들 및 상기 제2 트랙들이 교차하는 지점에 배치되고,
    상기 제7 비아는, 상기 제2 트랙들 및 상기 제3 트랙들이 교차하는 지점에 배치되는 것을 특징으로 하는 집적 회로.
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