KR102269693B1 - 변조 신호의 주파수 및 타이밍 오프셋에 대한 추적 및 보상 시스템 및 방법 - Google Patents

변조 신호의 주파수 및 타이밍 오프셋에 대한 추적 및 보상 시스템 및 방법 Download PDF

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Abstract

변조된 신호들의 주파수 및 타이밍 오프셋을 추적하고 보상하는 시스템 및 방법이 제공된다. 상기 시스템은 변조된 신호들의 수신기에 있어서, 신호를 샘플링하는 신호 샘플링 유닛, 제로 크로싱 복조기(zero-crossing demodulator)로서, 상기 제로 크로싱 복조기는, 상기 신호의 각 펄스에 대한 제로 크로싱의 수를 결정하는 제로 크로싱 카운터와, 상기 펄스들의 서열 내의 상기 제로 크로싱들의 수에 기초하여 심볼로서의 펄스들의 서열을 디코딩하는 심볼 선택기를 포함하는 제로 크로싱 복조기 및 타이밍 오프셋 추적 유닛으로서, 상기 타이밍 오프셋 추적 유닛은, 상기 제로 크로싱의 수의 누적 및 상기 디코딩된 심볼의 대응하는 펄스 값들의 누적에 기초하여 메트릭(metric)을 계산하고, 상기 메트릭을 소정의 임계값과 비교하고, 상기 비교에 응답하여 상기 신호 샘플링 유닛이 더 앞선 구간 또는 더 늦은 구간에서 상기 신호를 샘플링하게 함으로써 상기 신호의 타이밍 오프셋을 보상하는 타이밍 오프셋 추적 유닛을 포함한다.

Description

변조 신호의 주파수 및 타이밍 오프셋에 대한 추적 및 보상 시스템 및 방법 {SYSTEM AND METHOD OF TRACKING AND COMPENSATING FOR FREQUENCY AND TIMING OFFSETS OF MODULATED SIGNALS}
본 발명은 무선 통신 시스템에 관한 것이다. 특히, 본 개시는 변조된 신호들의 주파수 및 타이밍 오프셋을 추적하고 보상하는 시스템 및 방법에 관한 것이다.
기저 대역 무선 모뎀 설계에서, 심볼 타이밍 및 초기 주파수 오프셋은 종종 초기 신호 획득 동안 고려된다. 그러나 송신기와 수신기 클럭 주파수의 차이로 인해 타이밍 및 주파수 오류는 데이터 패킷 전송 기간 동안 계속 누적될 수 있다. 더 긴 패킷의 경우, 패킷 전송을 통해 축적된 정정되지 않은 타이밍 및 주파수 오프셋은 수신기 성능을 심각하게 저하시킬 수 있다.
예를 들어 지그비(ZigBee) 사양의 기반이 되는 IEEE 802.15.4 사양에 따르면 868MHz 대역에서 작동하는 경우 OQPSK 물리 계층(PHY, physical layer) 심볼 속도는 868MHz 대역에서 작동하는 경우에는 25ksymbol/s이고, 780 MHz, 915 MHz 또는 2450 MHz 대역에서 작동하는 경우에는 62.5 ksymbol/s이고, 이 때, 정확도는 ± 40 ppm이다. OQPSK는 offset quadrature phase-shift keying의 약자이다. 지그비의 OQPSK는 순시 주파수(instantaneous frequency)가 이진
Figure 112017040390109-pat00001
인 CPFSK (continuous phase frequency shift keying) 변조의 한 형태이며, CPFSK에 대한 순시 주파수는 일반적으로
Figure 112017040390109-pat00002
일 수 있고, CPFSK에서 각 심볼은 고정된 지속 시간을 가지며 한 심볼에서 후속 심볼까지의 위상은 연속성을 유지한다.
전송 클럭 및 수신 클록이 40ppm 이내의 정확도를 가지지만 반대 방향으로 수신하면 80ppm 오프셋이 발생한 수신기와 같다. 따라서 가능한 최대 주파수 오프셋은 약 2.4GHz*80/1M = 192kHz 즉, 약 200kHz입니다. 또한, 최대 PSDU 크기는 128 옥텟이고, 이는 256 심볼 및 8192 칩 (칩은 일반적으로 DSSS(direct-sequence spread spectrum) 코드의 펄스를 의미함)과 동일하다. 따라서, 이러한 극단적인 경우에, 패킷의 끝까지 총 타이밍 드리프트(total timing drift)는 8192 칩*80/1e6 ~ 0.66 칩이다. 칩 절반 이상의 오프셋은 OQPSK 복조 성능에 치명적일 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 동작 성능이 향상된 변조된 신호들의 수신기를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 변조된 신호들의 수신기는, 신호를 샘플링하는 신호 샘플링 유닛, 제로 크로싱 복조기(zero-crossing demodulator)로서, 상기 제로 크로싱 복조기는, 상기 신호의 각 펄스에 대한 제로 크로싱의 수를 결정하는 제로 크로싱 카운터와, 상기 펄스들의 서열 내의 상기 제로 크로싱들의 수에 기초하여 심볼로서의 펄스들의 서열을 디코딩하는 심볼 선택기를 포함하는 제로 크로싱 복조기 및 타이밍 오프셋 추적 유닛으로서, 상기 타이밍 오프셋 추적 유닛은, 상기 제로 크로싱의 수의 누적 및 상기 디코딩된 심볼의 대응하는 펄스 값들의 누적에 기초하여 메트릭(metric)을 계산하고, 상기 메트릭을 소정의 임계값과 비교하고, 상기 비교에 응답하여 상기 신호 샘플링 유닛이 더 앞선 구간 또는 더 늦은 구간에서 상기 신호를 샘플링하게 함으로써 상기 신호의 타이밍 오프셋을 보상하는 타이밍 오프셋 추적 유닛을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 변조된 신호들의 수신기는 믹서 주파수에 따라 신호의 기저 대역 하향 변환(baseband down-conversion)을 수행하는 신호 믹서, 제로 크로싱 복조기로서, 상기 제로 크로싱 복조기는, 상기 신호의 각 펄스에 대한 제로 크로싱의 수를 결정하는 제로 크로싱 카운터와, 상기 펄스들의 서열 내의 상기 제로 크로싱들의 수에 기초하여 심볼로서의 펄스들의 서열을 디코딩하는 심볼 선택기를 포함하는 제로 크로싱 복조기 및 주파수 오프셋 추적 유닛(frequency offset tracking unit)으로서, 상기 주파수 오프셋 추적 유닛은, 상기 제로 크로싱 수의 누적에 기초하여 주파수 오프셋을 계산하고, 상기 계산된 주파수 오프셋에 따라 상기 신호 믹서가 상기 믹서 주파수를 증가시키거나 감소시키도록 함으로써 상기 신호의 주파수 오프셋을 보상하는 주파수 오프셋 추적 유닛을 포함한다.
본 개시의 일부로서 포함되는 첨부 도면은 다양한 실시예를 도시하고, 위에서 주어진 일반적인 설명 및 이하에 주어진 다양한 실시예의 상세한 설명은 본 발명에 설명된 원리를 설명하고 교시하는 역할을 한다.
도 1은 본 발명의 몇몇 실시예에 따른 제로 크로싱 복조기(ZCD), 타이밍 오프셋 추적 유닛 및 주파수 오프셋 추적 유닛의 예시적인 다이어그램을 도시한다.
도 2는 본 발명의 몇몇 실시예에 따른 타이밍 오프셋 트래커의 예시적인 흐름도를 도시한다.
도 3은 본 발명의 몇몇 실시예에 따른 타이밍 오프셋 트래커의 예시적인 흐름도를 도시한다.
도 4는 본 발명의 몇몇 실시예에 따른 주파수 오프셋 트래커의 예시적인 흐름도를 도시한다.
도면에서의 구성요소는 반드시 축척대로 그려진 것은 아니며, 유사한 구조 또는 기능의 요소는 도면 전체에 걸쳐 예시적인 목적으로 유사한 참조 번호로 일반적으로 표시된다. 이 도면은 본 명세서에 설명된 다양한 실시예의 설명을 용이하게 하기 위한 것이며, 본 명세서에 개시된 모든 양태를 기술하지 않으며 청구 범위를 제한하지 않는다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
타이밍 및 주파수 오프셋들을 추적하고 보상하는 본 시스템 및 방법은 지그비(ZigBee), IEEE 802.15.4 및 OQPSK 통신 시스템을 포함하되, 이에 제한되지 않는, 무선 통신 시스템들에 적용 가능하다. 일반적으로, 본 시스템 및 방법은 공지된 서열(예를 들어, 프리앰블)이 존재하지 않는 데이터 지원(data-aided) 타이밍 오프셋 (T0, timing offset) 및 주파수 오프셋 (F0, frequency offset) 추적을 제공한다.
본 발명의 몇몇 실시예에 따르면, 본 시스템 및 방법은 제로 크로싱 카운터의 출력에 기초하여 낮은 복잡도 타이밍 및 주파수 오프셋 추적 기술을 제공한다. 지그비의 복조 방식의 일부로 제로 크로싱 카운터가 일반적으로 이미 구현되어 있기 때문에 복잡성이 매우 낮다. 따라서, TO 및 FO 추적을 위해 복조 출력을 재사용함으로써, 더 적은 회로가 필요할 수 있다. 또한, 칩 분배의 기본 특성을 이용함으로써, 본 시스템 및 방법은 타이밍 및 주파수 오프셋 보상을 결정하는데 사용되는 TO 메트릭 및 FO 메트릭을 제공한다.
도 1은 본 발명의 몇몇 실시예에 따른 제로 크로싱 복조기(ZCD), 타이밍 오프셋 추적 유닛 및 주파수 오프셋 추적 유닛의 예시적인 다이어그램을 도시한다. ZCD는 위상 축 생성기(101), 하드 리미터(102), 하나 이상의 제로 크로싱 검출기(103), 제로 크로싱 카운터(104), 칩 상관기(105) 및 심볼 선택기(106)를 포함한다. 도 1은 이들 구성 요소를 개별 구성 요소로 도시하지만, 이들 구성 요소 중 하나 이상은 결합될 수 있다.
위상 축 생성기(101)는 다운 컨버팅된 OQPSK 신호, 즉 i (t) 및 q (t)의 동 위상(in-phase) 및 직교 위상(quadrature-phase) 성분을 디지털 신호 믹서(110)로부터 수신하고, 디지털 신호 믹서(110)는 믹서 주파수에 따라 샘플링된 신호 (예: zero-IF 수신기의 경우의 RF 신호)의 기저 대역 하향 변환을 수행한다. 위상 축 생성기(101)는 M 개의 위상 축들을 생성한다:
Figure 112017040390109-pat00003
Figure 112017040390109-pat00004
for
Figure 112017040390109-pat00005
. 즉, 위상 축 생성기(101)는 서로 다른 위상 축 세트에 대하여 각각 복수 개의 변환 신호를 생성하기 위해 상기 신호 성분에 대한 파크 변환을 수행하고, 각 펄스에 대한 제로 크로싱 수를 복수의 변환 신호들에 대한 제로 크로싱들의 합으로 결정한다. 모든 위상 축 쌍에는 i(t)와 q(t)가있는 두 개의 덧셈기와 두 개의 스케일러가 필요할 수 있다.
Figure 112017040390109-pat00006
은 구간
Figure 112017040390109-pat00007
에서 균등하게 이격되어 있는 것으로 가정한다.
하드 리미터(102)는 입력 x에 대해 다음과 같은 함수 연산을 수행한다:
Figure 112017040390109-pat00008
각각의 제로 크로싱 검출기(103)는 위상 축 생성기 출력, 제로 크로싱(즉, 위상 축 교차 시간 점) 및 각 크로싱의 위상 회전 방향으로부터 한 쌍의 신호, 즉,
Figure 112017040390109-pat00009
및
Figure 112017040390109-pat00010
를 취한다. 만일
Figure 112017040390109-pat00011
신호가 값을 양에서 음으로 변화시키고, 교차 시간에서
Figure 112017040390109-pat00012
의 값이 음이면, m번째 제로 크로싱 검출기(103)는 상기 교차 시간에서 음의 펄스를 생성하여 추정된 위상 회전이 시계 방향으로 존재함을 나타낼 수 있고, 또는 그 반대의 경우도 가능하다.
Figure 112017040390109-pat00013
로 표시되는
Figure 112017040390109-pat00014
및
Figure 112017040390109-pat00015
을 사용하는 m번째 제로 크로싱 검출기(103)의 출력은 다음과 같이 표현할 수 있다:
Figure 112017040390109-pat00016
Figure 112017040390109-pat00017
여기서 t는 샘플 인덱스를 나타낸다. m번째 제로 크로싱 검출기의 출력
Figure 112017040390109-pat00018
는 집합 {-1,0,1}에 속한다. 특히, -1, 0 및 1은 시계 방향 교차(clockwise crossing), 무교차(no crossing) 및 반 시계 방향 교차(counter clockwise crossing)에 각각 매핑된다.
임의의 OQPSK 심볼의 시작, 즉 각 칩 지속 기간(Tc)의 시작에서, 제로 크로싱 카운터는 0으로 리셋된다. 제로 크로싱 카운터(104)는 제로 크로싱 검출기(103)의 출력을 가산하고, 심볼의 끝에서 합산 결과를 출력으로 생성한다. 특히, 칩당 OSR 샘플의 오버 샘플링을 고려해야한다. 칩 인덱스 k와 관련된 OSR × M 샘플의 총 수는 다음과 같다:
Figure 112017040390109-pat00019
여기서
Figure 112017040390109-pat00020
는 칩 k 동안의 샘플 t 위상 축 m의 제로 크로싱 카운트이다. 합산 결과 z k 는 칩 지속 시간에 걸쳐 모든 샘플 및 위상 축에 대해 합산된 칩당 제로 크로싱의 총 카운트이며, 칩 상관기(105)에 공급된다. 따라서, 제로 크로싱 카운터는 각각의 칩 또는 펄스에 대한 제로 크로싱의 총 수를 결정한다. z k 의 더 큰 크기는 첫 번째 샘플이 특정 방향으로 두 번째 샘플로 전이될 더 높은 확률에 해당한다.
칩은 일반적으로 DSSS(direct-sequence spread spectrum) 코드의 펄스를 지칭한다. 예를 들어, 신호의 각각의 데이터 심볼은 아래의 표 1에 표현된 바와 같은 16 개의 32 칩 PN(pseudo-random noise) 서열 중 하나에 매핑될 수 있다. 상기 PN 서열은 순환 쉬프트(cyclic shifts) 및/또는 공액(conjugation, 즉, 홀수 인덱스 칩 값의 역수)을 통해 서로 관련된다.
Data Symbol Chip Values (
Figure 112017040390109-pat00021
)
0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0
1 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0
2 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0
3 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1
4 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 1 1
5 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 0 0
6 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 1 0 0 1
7 1 0 0 1 1 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1
8 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1
9 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1
10 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1
11 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0
12 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1 0 1 1 0
13 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0 1 0 0 1
14 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 0
15 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 0
용어 "칩" 및 "펄스"는 설명의 편의를 위해 본 명세서에서 상호교환적으로 사용된다. 비록 표 1의 칩 값이 0 또는 1의 값을 갖는 것으로 도시되어 있지만, 칩 값은 사용법에 따라 -1 또는 1의 값을 가질 수도 있다.
칩 상관기(105)는 하드 칩 상관관계 및 소프트 칩 상관관계 중 하나를 제공하고, 심볼 선택기(106)는 서열 내의 제로 크로싱 수에 기초하여 상기 칩의 서열을 심볼로 디코딩한다. 하드 칩 상관관계에 대해, 하드 칩 상관기(105)는 각 칩 k에 대한
Figure 112017040390109-pat00022
Figure 112017040390109-pat00023
의 부호를 결정할 수 있고, 이어서 이 부호 신호와 기준 서열
Figure 112017040390109-pat00024
Figure 112017040390109-pat00025
의 상관관계를
Figure 112017040390109-pat00026
에서 수행한다:
Figure 112017040390109-pat00027
다시 말하면, 칩 상관기(105)는 (예를 들어, 최소 차이 합에 기초하여) 펄스들의 서열의 제로 크로싱에 대해 복수의 기준 서열들
Figure 112017040390109-pat00028
사이에서 가장 근접한 매치를 발견하고, 심볼 선택기(106)는 가장 근접한 매치 기준 시퀀스
Figure 112017040390109-pat00029
에 대응하는 심볼을 선택한다.
소프트 칩 상관기와 하드 칩 상관기 간의 차이점은 칩 서열의 제로 크로싱 카운트의 소프트 정보를 포함하는 값
Figure 112017040390109-pat00030
가 상관에 사용된다는 것이다.
Figure 112017040390109-pat00031
설계 매개 변수 a는 정규화 계수이다. 32 MHz 및 M = 8 위상 축의 오버 샘플링 레이트의 경우, a = 4가 좋은 해가 될 수 있다.
TO 추적기(107)는 제로 크로싱 카운터(104)로부터의 제로 크로싱 카운트인 출력
Figure 112017040390109-pat00032
및 심볼 선택기(106)로부터의 디코딩된 심볼의 칩 값
Figure 112017040390109-pat00033
를 수신하고, 샘플링이 빠른지 늦은지를 결정한다. 특히, TO 추적기(107)는 제로 크로싱 수의 누적 및 디코딩된 심볼의 대응하는 칩 값에 기초하여 메트릭을 계산하고, 상기 메트릭을 미리 결정된 임계값과 비교한다. 비교 결과에 기초하여, TO 추적기(107)는 샘플링 유닛(109)이 더 앞선 구간 또는 더 늦은 구간에서 상기 신호를 샘플링하게 함으로써 상기 신호의 타이밍 오프셋을 보상한다.
FO 추적기(108)는 또한 제로 크로싱 카운터(104)로부터 출력
Figure 112017040390109-pat00034
를 수신하고 제로 크로싱 수의 누적에 기초하여 주파수 오프셋을 계산한다. FO 추적기(108)는 디지털 신호 믹서(110)가 상기 계산된 주파수 오프셋에 따라 믹서 주파수를 증가 또는 감소하게 함으로써 상기 신호의 주파수 오프셋을 보상한다.
도 2는 본 발명의 몇몇 실시예에 따른 타이밍 오프셋 트래커의 예시적인 흐름도를 도시한다. TO 추적기(107)는 값
Figure 112017040390109-pat00035
및
Figure 112017040390109-pat00036
을 생성하기 위해 지연 요소(201)를 통해 (예를 들어, 플립 플롭을 통해) 입력값
Figure 112017040390109-pat00037
및
Figure 112017040390109-pat00038
를 지연시킨다. TO 추적기(107)는 값
Figure 112017040390109-pat00039
및
Figure 112017040390109-pat00040
를 곱셈기(202)를 통과시켜 그 곱을 누적 유닛(203)을 통해 누산함으로써 ECC(early correlation counter)를 유지한다. TO 추적기(107)는 또한 값
Figure 112017040390109-pat00041
및
Figure 112017040390109-pat00042
을 곱셈기(202)를 통과시킨 후 그 곱을 누적 유닛(203)을 통해 누산함으로써 LCC(late correlation counter)를 유지한다. 상기 ECC 및 상기 LCC는 수학적으로 다음과 같이 표현 될 수 있다:
Figure 112017040390109-pat00043
Figure 112017040390109-pat00044
여기서, k는 디코딩된 칩 서열 내의 대응하는 칩의 칩 인덱스를 나타내고, L은 심볼당 칩의 개수를 나타내고, z는 대응하는 칩의 제로 크로싱 수를 나타내며, q는 디코딩된 심볼 내의 대응하는 칩의, +1 또는 -1의, 칩 값을 나타낸다.
TO 추적기(107)는 감산 유닛(204)을 통해 상기 ECC 값으로부터 상기 LCC 값을 감산함으로써 메트릭을 계산한다:
Figure 112017040390109-pat00045
TO 추적기(107)는 예를 들어, IIR(infinite impulse response) 필터(205)를 통해 메트릭을 스무딩할 수 있다. TO 추적기(107)는 상기 메트릭을 비교기(206 및 207)를 통해 미리 정의된 임계값 Thr과 비교한다. 만일 Metric> Thr(206)와 같이 메트릭의 값이 Thr의 값을 초과하는 경우, TO 추적기(107)는 샘플링이 늦었다고 결정할 수 있고 타이밍 조정이 하나의 샘플로 되돌아 가게 트리거할 수 있다(208). 예를 들어, TO 추적기(107)는 샘플링 유닛(109)을 조정하여 더 앞선 구간에서 상기 신호를 샘플링할 수 있다. 만일 메트릭의 값이 메트릭 <-Thr과 같이 반대 부호의 Thr의 값을 초과하면, TO 추적기(107)는 샘플링이 앞서있다고 결정하고 하나의 샘플을 스킵하도록 타이밍 조정을 트리거할 수 있다(209). 예를 들어, TO 추적기(107)는 샘플링 유닛(109)을 조정하여 더 늦은 구간에서 상기 신호를 샘플링할 수 있다. 상기 메트릭은 조정 후에 0으로 리셋된다(210). 따라서, 만일 상기 메트릭이 특정 임계 값을 초과하면, 본 시스템은 앞선 또는 늦은 이벤트임을 선언한다.
도 3은 본 발명의 몇몇 실시예에 따른 타이밍 오프셋 트래커의 예시적인 흐름도를 도시한다. 도 3의 실시예는 도 2의 실시예와 실질적으로 유사하다. 다만, TO 추적기(107)가 추가 요소 (301, 302, 303 및 304)를 포함하고 상기 메트릭을 가중치 합으로서 계산한다는 점에서 다르다:
Figure 112017040390109-pat00046
,
여기서,
Figure 112017040390109-pat00047
은 이전에 디코딩 심볼에 대한 메트릭이고 a는
Figure 112017040390109-pat00048
에서의 가중치이다.
상기 ECC 방정식은
Figure 112017040390109-pat00049
를 실제 k 번째 칩 출력으로하고 다음과 같은 두 가지 가정을 함으로써 유도 될 수 있다.
(A1) 칩 상관 출력은 오류가 없다 (즉,
Figure 112017040390109-pat00050
)
(A2) 심볼 내에서
Figure 112017040390109-pat00051
및
Figure 112017040390109-pat00052
의 경우(instance)가 똑같이 분포된다.
샘플링이 늦고
Figure 112017040390109-pat00053
이면
Figure 112017040390109-pat00054
는 잘못된 샘플링으로 인해 이상적인 값보다 작아야 한다.
Figure 112017040390109-pat00055
이라면,
Figure 112017040390109-pat00056
는 샘플링 오류에 영향을 받지 않아야 한다. 따라서, 이상적인 샘플링 위치로부터의 오프셋 량은 다음과 같이 모델링 될 수 있다:
Figure 112017040390109-pat00057
여기서, I(x)는 조건이 참이면 1, 그렇지 않으면 0의 값을 갖는 지표 함수이다. L = 32는 칩 안에 있는 심볼의 길이이다. (A1),
Figure 112017040390109-pat00058
일 때, 지표 함수는 다음으로 대체될 수 있다:
Figure 112017040390109-pat00059
Figure 112017040390109-pat00060
(A2)를 적용하면,
Figure 112017040390109-pat00061
이다. ECC에 상기 식을 적용하여 다음 식을 유도한다:
Figure 112017040390109-pat00062
이는 현재 메트릭과 동일하다. 유사한 유도가 LCC에 대해 수행 될 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 주파수 오프셋 트래커의 예시적인 흐름도를 도시한다. FO 추적기(108)는 제로 크로싱 카운트
Figure 112017040390109-pat00063
를 수신한다(401). FO 추적기(108)는
Figure 112017040390109-pat00064
가 심볼 길이 L을 갖는 인덱스 k의 모듈로(modulo)를 수행함으로써 심볼의 끝에 대응하는지 여부를 결정한다(402). 이 경우, L = 32이고, FO 추적기(108)는 k%32 = 0인지를 결정한다. k%32 ≠ 0이면, FO 추적기(108)는 k % 32 = {4, 5, 9, 20 및 28} 중 어느 것인지를 더 결정한다(403). k%32 = {4,5,9,20 및 28} 중 어느 것인 경우, FO 추적기(108)는 다음값
Figure 112017040390109-pat00065
Figure 112017040390109-pat00066
을 분석하기 위해 401로 되돌아간다. K% 32 ≠ {4,5,9,20 및 28} 중 어떤 것인 경우, FO 추적기(108)는
Figure 112017040390109-pat00067
를 합계
Figure 112017040390109-pat00068
로 누산(404)하고, 이어서401로 되돌아가서 다음값
Figure 112017040390109-pat00069
을 분석한다.
FO 추적기(108)가 심볼의 끝에 도달했다고 결정하면(즉, k%32 = 0), FO 추적기(108)는 405로 진행하여 주파수 오프셋 추정치
Figure 112017040390109-pat00070
를 다음과 같이 계산한다:
Figure 112017040390109-pat00071
k는 디코딩된 칩 서열 내의 대응하는 칩의 칩 인덱스를 나타내고, L은 심볼당 칩의 개수를 나타내고, z는 대응하는 칩의 제로 크로싱 수를 나타내고, I는 k에 따른 0 또는 1의 값을 갖는 지표 함수를 나타내고, bias 및
Figure 112017040390109-pat00072
은 설계 파라미터를 나타낸다. 도면에 도시된 것과 같은 경우에는,
Figure 112017040390109-pat00073
이고, 그렇지 않으면
Figure 112017040390109-pat00074
이다.
즉, FO 추적기(108)는 제로 크로싱의 수의 누적에 기초하여 주파수 오프셋 추정치
Figure 112017040390109-pat00075
를 계산한다. 이 경우, FO 추적기(108)는 지표 함수
Figure 112017040390109-pat00076
에 의해 제공되는 바와 같이, 심볼당 칩의 서브 세트에만 제로 크로싱 수를 누적한다. 디지털 신호 믹서(110)는 주파수 오프셋 추정치
Figure 112017040390109-pat00077
를 수신하고 주파수 오프셋 추정치
Figure 112017040390109-pat00078
에 따라 믹서 주파수를 증가 또는 감소시킬 수 있다.
상기 주파수 오프셋 추정치
Figure 112017040390109-pat00079
는 다음과 같은 참조 서열
Figure 112017040390109-pat00080
의 특별한 특성을 이용함으로써 도출될 수 있다:
Figure 112017040390109-pat00081
여기서 j는 심볼 인덱스를 나타내고 k는 참조 서열의 값 인덱스를 나타낸다. 주파수 오프셋이 0일 때, 신호
Figure 112017040390109-pat00082
는 송신 서열의 스케일링된 버전이며, 이는 참조 서열
Figure 112017040390109-pat00083
중 하나에 대응해야 한다:
Figure 112017040390109-pat00084
여기서 는 최대 제로 크로싱 카운터 출력을 나타내는 상수
Figure 112017040390109-pat00085
는 전송된 심볼 j와 연관된 참조 서열,
Figure 112017040390109-pat00086
는 주파수 오프셋, 상수 γ는 스케일링 계수이다.
그런 다음, 기준 서열 b (j, k)의 특수 특성을 적용함으로써, 상기 주파수 오프셋을 추정하기 위한 절사된 합이 다음과 같이 제공된다:
Figure 112017040390109-pat00087
추정 바이어스 제거 항은 일부 실시예에서 상기 주파수 오프셋 추정치
Figure 112017040390109-pat00088
로부터 더 감산될 수 있다.
절사되지 않은 참조 서열 b (j, k)의 합은 다음과 같다.
Figure 112017040390109-pat00089
따라서, 참조 서열 b (j, k)의 상술한 특성을 이용하는 특별히 설계된 지표 함수
Figure 112017040390109-pat00090
를 적용함으로써, 본 시스템 및 방법은 상당히 감소된 추정 오차를 제공한다.
따라서, 전술한 관점에서, 본 발명의 몇몇 실시예는 메트릭을 축적하기 위해 디코딩된 칩의 제로 크로싱을 사용함으로써 TO 추적 및 FO 추적을 제공한다. TO 추적을 위해, 본 시스템은 ECC 및 LCC 값을 더 결정하고, ECC와 LCC 값 간의 차이를 미터법으로 사용한다. 또한, 본 명세서에 기술된 TO 추적은 칩당 하나의 샘플을 취하는 것으로 기능할 수 있고, 위상 정보의 지식을 필요로 하지 않는다. FO 추적을 위해, 본 시스템은 바이어스 제거를 더 제공하고, 심볼당 칩들의 서브셋에 대해서만 제로 크로싱을 축적함으로써 주파수 오프셋 추정을 계산함으로써, 추정 에러를 상당히 감소시킨다.
본 시스템 및 방법의 다양한 실시예는 하드웨어 요소, 소프트웨어 요소, 또는 이들의 조합을 사용하여 구현될 수 있다. 하드웨어 요소의 예로는 프로세서, 마이크로 프로세서, 회로, 회로 요소 (예: 트랜지스터, 저항, 커패시터, 인덕터 등), 집적 회로, ASIC (Application Specific Integrated Circuit), PLD (Programmable Logic Device), DSP(digital signal processors), FPGA(field programmable gate array), 논리 게이트, 레지스터, 반도체 디바이스, 칩, 마이크로 칩, 칩 세트 등을 포함 할 수있다. 소프트웨어의 예로는 소프트웨어 구성 요소, 프로그램, 어플리케이션, 컴퓨터 프로그램, 응용 프로그램, 시스템 프로그램, 기계 프로그램, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브 루틴, 기능, 방법, 절차, 소프트웨어 인터페이스, API(application program interfaces), 명령 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 단어, 값, 심볼, 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시 예가 하드웨어 요소 및 / 또는 소프트웨어 요소를 사용하여 구현되는지 여부를 결정하는 것은 원하는 계산 속도, 전력 레벨, 열 허용 오차, 처리 사이클 예산, 입력 데이터 속도, 출력 데이터 속도, 메모리 리소스, 데이터 버스 속도 및 기타 설계 또는 성능 제약에 따라 변할 수 있다.
적어도 하나의 실시 형태의 하나 이상의 양태는, 머신에 의해 판독될 때 머신이 본 명세서에 기술된 기술을 수행하기 위한 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 기계 판독 가능한 매체 상에 저장된 대표적인 명령어에 의해 구현될 수 있다 여기에. "IP 코어"로 알려진 이러한 표현은 유형의 기계 판독 가능 매체에 저장되어 다양한 고객이나 제조 시설에 공급되어 실제로 논리 또는 프로세서를 만드는 제조 기계에 로드될 수 있다.
여기에 설명된 특정 특징들이 다양한 구현예를 참조하여 설명되었지만, 이 설명은 제한적인 의미로 해석되지 않는다. 따라서, 본 명세서에 속하는 기술 분야의 당업자에게 명백한 본 명세서에 설명된 구현예 및 다른 구현 예들의 다양한 수정이 본 발명의 사상 및 범위 내에 있는 것으로 간주된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 위상 축 생성기
102: 하드 리미터
103: 제로 크로싱 검출기
104: 제로 크로싱 카운터
105: 칩 상관기
106: 심볼 선택기
107: TO 추적기
108: FO 추적기
109: 샘플링 유닛
110: 디지털 신호 믹서

Claims (20)

  1. 변조된 신호들의 수신기에 있어서,
    신호를 샘플링하는 신호 샘플링 유닛;
    제로 크로싱 복조기(zero-crossing demodulator)로서, 상기 제로 크로싱 복조기는,
    상기 신호의 각 펄스에 대한 제로 크로싱의 수를 결정하는 제로 크로싱 카운터와,
    상기 펄스들의 서열 내의 상기 제로 크로싱의 수에 기초하여 심볼로서의 펄스들의 서열을 디코딩하는 심볼 선택기를 포함하는 제로 크로싱 복조기; 및
    타이밍 오프셋 추적 유닛으로서, 상기 타이밍 오프셋 추적 유닛은,
    상기 제로 크로싱의 수의 누적 및 상기 디코딩된 심볼의 대응하는 펄스 값들의 누적에 기초하여 메트릭(metric)을 계산하고,
    상기 메트릭을 소정의 임계값과 비교하고,
    상기 비교에 응답하여 상기 신호 샘플링 유닛이 더 앞선 구간 또는 더 늦은 구간에서 상기 신호를 샘플링하게 함으로써 상기 신호의 타이밍 오프셋을 보상하는 타이밍 오프셋 추적 유닛을 포함하는 수신기.
  2. 제1 항에 있어서,
    상기 제로 크로싱 복조기는 상기 펄스들의 서열의 제로 크로싱(zero crossing)에 대한 복수의 기준 서열들 중에서 가장 근접한 매치(match)를 발견하는 펄스 상관기(correlator)를 더 포함하고,
    상기 심볼 선택기는 상기 가장 근접한 매치 기준 서열에 대응하는 심볼을 선택하는 수신기.
  3. 제2 항에 있어서,
    상기 메트릭을 계산하는 것은, 다음의 식으로 ECC(early correlation counter)를 계산하는 것을 포함하고,
    Figure 112017040390109-pat00091

    여기서, k는 디코딩된 펄스의 서열 내의 대응하는 펄스의 펄스 인덱스를 나타내고, L은 상기 심볼 내의 펄스 수를 나타내며, z는 대응하는 펄스의 제로 크로싱의 수를 나타내며, q는 상기 디코딩된 심볼 내의 대응하는 펄스의 +1 또는 -1의 펄스 값을 나타내는, 수신기.
  4. 제3 항에 있어서,
    상기 메트릭을 계산하는 단계는, LCC(late correlation counter)를 다음의 식으로 계산하는 것을 포함하고,
    Figure 112017040390109-pat00092

    여기서, k는 디코딩된 펄스 서열 내의 대응하는 펄스의 펄스 인덱스를 나타내고, L은 상기 심볼 내의 펄스 수를 나타내며, z는 대응하는 펄스의 제로 크로싱 수를 나타내며, q는 상기 디코딩된 심볼 내의 대응하는 펄스의 +1 또는 -1의 펄스 값을 나타내는, 수신기.
  5. 제4 항에 있어서,
    상기 메트릭은, 다음의 식으로 계산되는 수신기.
    Figure 112017040390109-pat00093
  6. 제4 항에 있어서,
    상기 메트릭은 다음의 식의 가중된 합으로서 계산되고,
    Figure 112017040390109-pat00094

    여기서 M prev 은 이전 심볼에 대한 메트릭이고, a는
    Figure 112017040390109-pat00095
    조건을 만족하는 가중치인 수신기.
  7. 제4 항에 있어서,
    상기 타이밍 오프셋 추적 유닛은, 상기 신호 샘플링 유닛이 다음의 식의 비교 결과에 응답하여 보다 더 앞선 구간에서 상기 신호를 샘플링하게 하고,
    Figure 112017040390109-pat00096

    여기서, Thr는 소정의 임계값인 수신기.
  8. 제7 항에 있어서,
    상기 타이밍 오프셋 추적 유닛은, 상기 신호 샘플링 유닛이 다음의 식의 비교 결과에 응답하여 더 늦은 구간에서 상기 신호를 샘플링하게 하고,
    Figure 112017040390109-pat00097

    여기서, Thr는 소정의 임계값인 수신기.
  9. 제7 항에 있어서,
    상기 제로 크로싱 복조기는 상이한 위상 축 세트에 대하여 각각 복수의 변환된 신호를 생성하기 위해 상기 신호에 대해 파크 변환(Park transformation)을 수행하는 위상 축 생성기(phase axis generator)를 더 포함하는 수신기.
  10. 제9 항에 있어서,
    각 펄스에 대한 제로 크로싱의 수는 상기 복수의 변환된 신호에 대한 제로 크로싱의 합으로 결정되는 수신기.
  11. 제1 항에 있어서,
    상기 수신기는 지그비 컴플라이언트 수신기(ZigBee compliant receiver)인 수신기.
  12. 변조된 신호들의 수신기로서,
    믹서 주파수에 따라 신호의 기저 대역 하향 변환(baseband down-conversion)을 수행하는 신호 믹서;
    제로 크로싱 복조기로서, 상기 제로 크로싱 복조기는,
    상기 신호의 각 펄스에 대한 제로 크로싱의 수를 결정하는 제로 크로싱 카운터와,
    상기 펄스들의 서열 내의 상기 제로 크로싱의 수에 기초하여 심볼로서의 펄스들의 서열을 디코딩하는 심볼 선택기와,
    상이한 위상 축 세트에 대하여 각각 복수의 변환된 신호를 생성하기 위해 상기 신호에 대해 파크 변환(Park transformation)을 수행하는 위상 축 생성기를 포함하는 제로 크로싱 복조기; 및
    주파수 오프셋 추적 유닛(frequency offset tracking unit)으로서, 상기 주파수 오프셋 추적 유닛은,
    상기 제로 크로싱의 수의 누적에 기초하여 주파수 오프셋을 계산하고,
    상기 계산된 주파수 오프셋에 따라 상기 신호 믹서가 상기 믹서 주파수를 증가시키거나 감소시키도록 함으로써 상기 신호의 주파수 오프셋을 보상하는 주파수 오프셋 추적 유닛을 포함하는 수신기.
  13. 제12 항에 있어서,
    상기 주파수 오프셋
    Figure 112020021840416-pat00098
    Figure 112020021840416-pat00099
    은 다음의 식으로 계산되고,
    Figure 112020021840416-pat00100

    여기서, k는 디코딩된 펄스의 서열 내의 대응하는 펄스의 펄스 인덱스를 나타내고, L은 심볼당 펄스의 수를 나타내며, z는 대응하는 펄스의 제로 크로싱의 수를 나타내며, I는 k에 따라 0 또는 1의 값을 갖는 지표 함수(indicator function)를 나타내고, bias 및
    Figure 112020021840416-pat00101
    는 설계 파라미터를 나타내는, 수신기.
  14. 제13 항에 있어서,
    Figure 112017040390109-pat00102

    인 수신기.
  15. 제12 항에 있어서,
    상기 제로 크로싱의 수의 누적은 심볼당 펄스의 서브 세트에만 누적되는 수신기.
  16. 제12 항에 있어서,
    상기 제로 크로싱 복조기는 상기 펄스들의 서열의 제로 크로싱에 대한 복수의 기준 서열들 중에서 가장 근접한 매치를 발견하는 펄스 상관기를 더 포함하고,
    상기 심볼 선택기는 상기 가장 근접한 매칭 기준 서열에 대응하는 상기 심볼을 선택하는 수신기.
  17. 제16 항에 있어서,
    16 개의 참조 서열
    Figure 112017040390109-pat00103
    가 존재하고,
    상기 참조 서열은 다음과 같은 특성을 갖고,
    Figure 112017040390109-pat00104

    여기서 j는 심볼 인덱스를 나타내고 k는 참조 서열의 값 인덱스를 나타내는 수신기.
  18. 제12 항에 있어서,
    상기 각 펄스에 대한 제로 크로싱의 수는 상기 복수의 변환된 신호에 대한 제로 크로싱의 합으로 결정되는 수신기.
  19. 제12 항에 있어서,
    상기 수신기는 지그비 컴플라이언트 수신기인 수신기.
  20. 변조된 신호들의 수신기로서,
    믹서 주파수에 따라 신호의 기저 대역 하향 변환(baseband down-conversion)을 수행하는 신호 믹서;
    제로 크로싱 복조기로서, 상기 제로 크로싱 복조기는,
    상기 신호의 각 펄스에 대한 제로 크로싱의 수를 결정하는 제로 크로싱 카운터와,
    상기 펄스들의 서열 내의 상기 제로 크로싱의 수에 기초하여 심볼로서의 펄스들의 서열을 디코딩하는 심볼 선택기를 포함하는 제로 크로싱 복조기; 및
    주파수 오프셋 추적 유닛(frequency offset tracking unit)으로서, 상기 주파수 오프셋 추적 유닛은,
    상기 제로 크로싱의 수의 누적에 기초하여 주파수 오프셋을 계산하고,
    상기 계산된 주파수 오프셋에 따라 상기 신호 믹서가 상기 믹서 주파수를 증가시키거나 감소시키도록 함으로써 상기 신호의 주파수 오프셋을 보상하는 주파수 오프셋 추적 유닛을 포함하고,
    상기 주파수 오프셋
    Figure 112020021840416-pat00109
    Figure 112020021840416-pat00110
    은 다음의 식으로 계산되고,
    Figure 112020021840416-pat00111

    여기서, k는 디코딩된 펄스의 서열 내의 대응하는 펄스의 펄스 인덱스를 나타내고, L은 심볼당 펄스의 수를 나타내며, z는 대응하는 펄스의 제로 크로싱의 수를 나타내며, I는 k에 따라 0 또는 1의 값을 갖는 지표 함수(indicator function)를 나타내고, bias 및
    Figure 112020021840416-pat00112
    는 설계 파라미터를 나타내는 수신기.
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