KR102250130B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은, 회로 패턴들이 형성된 중앙 영역 및 가장자리 영역을 포함하는 초기 기판을 마련하고, 초기 기판의 가장자리 영역에 개질 영역을 형성하고, 초기 기판을 그라인딩하여 기판을 형성한 후, 기판을 절단하여 상기 회로 패턴들을 각각 포함하는 반도체 칩을 형성한다. 이때, 개질 영역의 결정 구조는 상기 초기 기판의 결정 구조와 상이하다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로서, 더욱 상세하게는 반도체 패키지의 제조 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 또한, 전자 산업이 고도로 발전함에 따라 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이러한 요구는 반도체 패키지에서도 예외일 수 없다. 예컨대, 회로 패턴들을 포함하는 반도체 기판이 얇아지고 있는데, 매우 얇은 기판은 외부 충격에 매우 취약하다.
본 발명이 이루고자 하는 일 기술적 과제는 외부 충격에 대한 손상을 억제하는 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 회로 패턴들이 형성된 중앙 영역 및 가장자리 영역을 포함하는 초기 기판을 마련하는 단계; 상기 초기 기판의 가장자리 영역에 개질 영역을 형성하는 단계; 상기 초기 기판을 그라인딩하여(grinding) 기판을 형성하는 단계; 및 상기 기판을 절단하여 상기 회로 패턴들을 각각 포함하는 반도체 칩을 형성하는 단계를 포함하되, 상기 개질 영역의 결정 구조는 상기 초기 기판의 결정 구조와 상이하다.
본 발명의 일 실시예에 따르면, 상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는, 상기 초기 기판의 가장자리를 따라 레이저를 조사하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 개질 영역은 상기 초기 기판의 두께의 약 70% 내지 약 99% 범위일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판의 그라인딩된 면에는 상기 개질 영역이 노출될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는, 상기 초기 기판의 가장자리 영역을 따라 레이저를 연속적으로 조사하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는, 상기 초기 기판의 가장자리 영역을 따라 레이저를 불연속적으로 조사하여 다수의 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는, 상기 초기 기판의 가장자리 영역을 따라 레이저를 조사하여 제1 패턴을 형성하는 단계; 및 상기 제1 패턴 및 상기 초기 기판 가장자리 사이에 레이저를 조사하여 제2 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 초기 기판은 노치를 포함하되, 상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는, 상기 초기 기판의 노치에 인접한 부분에 레이저를 조사하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는, 상기 초기 기판의 가장자리 영역을 따라 레이저를 조사하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 기판의 가장자리 영역을 따라 개질 영역을 형성함으로써, 외부 충격으로부터 기판 내 회로 패턴들을 보호할 수 있다.
도 1a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 4b, 도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7f는 본 발명의 실시예들에 따른 개질 영역들을 설명하기 위한 평면도들 및 단면도이다.
도 8a 내지 도 8c는 본 발명의 실시예들에 따른 개질 영역들을 설명하기 위한 평면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 4b, 도 5 및 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 1b 내지 도 4b는 도 1a 내지 도 4a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 1a 및 도 1b를 참조하면, 회로 패턴들(110)을 포함하는 초기 기판(100)을 마련할 수 있다.
상기 초기 기판(100)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘/게르마늄(Si/Ge)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 초기 기판(100)이 실리콘을 포함하는 경우, 통상적으로 초기 기판(100)은 단결정 실리콘 시드(single crystal silicon seed)를 성장시켜 잉곳(ingot)을 형성하고, 상기 잉곳을 얇게 절단 및 가공하여 완성될 수 있다. 이때 완성되는 초기 기판(100)은 상기 단결정 실리콘 시드의 결정과 실질적으로 동일한 결정 구조를 가질 수 있다. 또한, 상기 초기 기판(100)은 원반 형상을 가질 수 있다. 상기 잉곳은 방위 가공을 거치는데, 이때 결정 방위를 알 수 있도록 정해진 위치에 노치(notch, NTC) 또는 플랫존(flat zone)을 형성할 수 있다.
상기 초기 기판(100)은 상기 회로 패턴들(110)이 형성되는 회로 영역(CCR)과, 상기 회로 영역(CCR)을 둘러싸는 가장자리 영역(PPR)을 포함할 수 있다. 상기 회로 영역(CCR)은 상기 초기 기판(100)의 중앙 부분일 수 있다.
상기 회로 패턴들(110)은 상기 초기 기판(100)의 전면(102)에 형성될 수 있다. 집적회로는 메모리 회로 및 비메모리 회로를 포함할 수 있다. 메모리 회로의 예로는 랜덤 어세스 메모리(Random Access Memory: RAM) 또는 비휘발성 메모리(nonvolatile memory)를 들 수 있다. 비메모리 회로는 예컨대, 메모리 제어 회로, 어플리케이션 프로세서(application processor) 회로, 파워 서플라이(power supplier) 회로, 모뎀(modem) 또는 RF(Radio Frequency) 회로 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 초기 기판(100)은 제1 두께(T1)를 가질 수 있다.
상기 초기 기판(100)은 베어 웨이퍼(bare wafer)일 수 있다. 상기 초기 기판(100)은 제1 두께(T1)를 가질 수 있다.
도 2a 및 도 2b를 참조하면, 상기 초기 기판(100)의 전면(102)에 접착제(200)를 이용하여 케리어 기판(carrier substrate, 210)을 부착할 수 있다.
상기 케리어 기판(210)은 초기 기판(100)을 이동시키고 이동된 초기 기판(100)에 대하여 소정의 공정이 수행되는 동안, 초기 기판(100) 전면(102)에 형성된 회로 패턴들(110)이 훼손되는 것을 억제할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 초기 기판(100)의 후면(104)에 레이저를 조사하여, 상기 초기 기판(100)의 가장자리 영역(PPR)에 개질 영역(300)을 형성할 수 있다.
레이저는 유도 방출에 의한 광증폭(Light Amplification by Stimulated Emission Radiation)으로 목적하는 위치에 용이하게 조사될 수 있다. 따라서, 상기 개질 영역(300)을 초기 기판(100) 내부의 목적하는 위치에 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 개질 영역(300)의 깊이는 후속되는 그라인딩 공정 후 잔류하는 초기 기판(100)의 두께보다 클 수 있다. 예컨대, 상기 개질 영역(300)의 깊이는 상기 제1 두께(T1)의 약 70% 내지 99% 사이일 수 있다. 상기 개질 영역(300)은 상기 초기 기판(100)의 전면(102)에서 소정 거리 이격되고, 상기 초기 기판(100)의 후면(104)에서 소정 거리 이격될 수 있다.
본 발명의 일 실시예에 따르면, 상기 개질 영역(300)은 상기 초기 기판(100)의 본래의 결정 구조와 상이한 결정 구조를 가질 수 있다. 구체적으로, 상기 초기 기판(100)이 단결정 실리콘을 포함하는 경우, 레이저가 조사된 초기 기판(100) 내 실리콘은 용융되고 재결정화되어, 원래의 초기 기판(100)의 결정과는 상이한 결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 레이저는 초기 기판(100)의 가장자리 영역(PPR)을 따라 연속적으로 조사될 수 있다. 다른 실시예에 따르면, 상기 레이저는 초기 기판(100)의 가장자리 영역(PPR)을 따라 불연속적으로 조사되어 다수의 패턴들을 포함하는 개질 영역(300)을 형성할 수 있다. 또 다른 실시예에 따르면, 상기 레이저는 상기 초기 기판(100)의 가장자리 영역(PPR)에 여러 위치에 다수 회 조사될 수 있다. 또 다른 실시예에 따르면, 상기 레이저는 상기 초기 기판(100)의 가장자리 영역(PPR)에 특정 부위에 조사될 수 있다. 예컨대, 상기 특정 부위는 초기 기판(100)의 노치 또는 플랫존을 포함할 수 있다.
상기 개질 영역(300) 구조에 대한 다양한 실시예들은 이하에서 상세하게 설명하기로 한다.
도 4a 및 도 4b를 참조하면, 상기 초기 기판(100)의 후면(104)을 그라인딩(grinding)하여, 상기 제1 두께(T1)보다 작은 제2 두께(T2)를 갖는 기판(120)을 형성할 수 있다. 상기 제2 두께(T2)는 약 30㎛ 내지 약 50㎛일 수 있다.
상기 그라인딩 공정은 백 랩(back lap) 공정 또는 화학 기계적 연마(chemical mechanical polishing) 공정을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 그라인딩 공정을 수행하는 동안, 상기 초기 기판(100)의 후면(104)에 형성된 개질 영역(300)의 일부가 함께 제거될 수 있다. 또한, 상기 제2 두께(T2)를 갖는 기판(120)의 후면(104)에는 상기 개질 영역(300)이 노출될 수 있다.
이와 같이, 제2 두께(T2)로 얇아진 기판(120)은 외부의 충격에 매우 취약할 수 있다. 예를 들면, 외부의 물리적 충격에 의한 기판(120)의 칩핑(chipping), 쪼개짐(crack) 및 부풀어 오름(swell) 등의 손상이 쉽게 발생될 수 있다. 이러한 손상은 기판(120)의 가장자리 영역(PPR)로부터 시작하여, 기판(120) 내 결정 구조를 따라 내부로 전해져 결국 기판(120) 내 회로 패턴들(110)에 영향을 줄 수 있다. 본 발명의 실시예들에 따르면, 상기 기판(120)의 가장 자리를 따라 개질 영역(300)을 형성함으로써, 외부로부터 발생된 손상이 기판(120) 내부로 전달되는 것을 억제할 수 있다.
도 5를 참조하면, 상기 접착제(200) 및 케리어 기판(210)을 상기 기판(120)으로부터 분리할 수 있다.
도 6을 참조하면, 상기 기판(120)을 절단하여, 회로 패턴들(110) 각각을 포함하는 반도체 칩(SCH)을 완성할 수 있다. 상기 반도체 칩들을 인쇄회로기판(120)과 같은 패키지 기판(120) 상에 실장하여 반도체 패키지를 완성할 수 있다.
이하에서는 개질 영역들의 구조에 대하여 더욱 상세하게 설명하기로 한다.
도 7a 내지 도 7f는 본 발명의 실시예들에 따른 초기 기판에 형성된 개질 영역들을 설명하기 위한 평면도들 및 단면도이다. 도 7e는 도 7d의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 7a 내지 도 7f를 참조하면, 반도체 기판은 결정 방위를 표시하기 위하여 노치(NTC)를 포함할 수 있다.
도 7a를 참조하면, 개질 영역(300)은 초기 기판(100)의 가장자리 영역(PPR)을 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 도시된 바와 같이 개질 영역(300)의 폐곡선은 노치(NTC) 부분에서는 노치(NTC) 부분의 형상에 따라 변형된 폐곡선 형태를 가질 수 있다. 전술한 바와 같이, 상기 개질 영역(300)은 레이저를 상기 초기 기판(100)의 가장자리 영역(PPR)을 따라 연속적으로 조사함으로써 형성될 수 있다.
도 7b를 참조하면, 개질 영역(300)은 다수의 패턴들(302)을 포함할 수 있다. 상기 다수의 패턴들(302)은 초기 기판(100)의 가장자리 영역(PPR)를 따라 서로 소정 거리 이격되어 배치될 수 있다. 전술한 바와 같이, 상기 개질 영역(300)은 레이저를 초기 기판(100)의 가장자리 영역(PPR)을 따라 불연속적으로 조사함으로써, 다수의 패턴들(302)을 포함하는 개질 영역(300)을 형성할 수 있다.
도 7c를 참조하면, 개질 영역(300)은 초기 기판(100)의 노치(NTC) 부분에 형성될 수 있다. 전술한 바와 같이 외부 충격에 의해 전달되는 손상을 억제하기 위하여 개질 영역(300)을 형성하는데, 초기 기판(100)의 노치(NTC) 부분은 상기 외부 충격에 더 취약할 수 있다. 따라서, 상기 노치(NTC) 부분에 선택적으로 개질 영역(300)을 형성함으로써, 노치(NTC) 부분의 손상을 더욱 효율적으로 억제할 수 있다. 전술한 바와 같이 상기 개질 영역(300)은 상기 초기 기판(100)의 가장자리 영역(PPR)에 특정 부위 즉, 초기 기판(100)의 노치에 조사됨으로써 형성될 수 있다.
도 7d 및 도 7e를 참조하면, 개질 영역(300)은 제1 패턴(306) 및 제2 패턴(308)을 포함할 수 있다. 상기 제1 패턴(306)은 초기 기판(100)의 가장자리 영역(PPR)를 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 상기 제2 패턴(308)은 상기 제1 패턴(306)에 인접하게 배치되며 초기 기판(100)의 가장자리 영역(PPR)를 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 상기 제1 패턴(306) 및 제2 패턴(308)은 동일한 중심을 가질 수 있다. 전술한 바와 같이, 상기 개질 영역(300)은, 상기 레이저를 상기 초기 기판(100)의 가장자리 영역(PPR)에 여러 위치에 다수 회 조사함으로써 제1 및 제2 패턴들(306, 308)을 형성될 수 있다.
상세하게 도시되지 않았으나 일 변형예로서 상기 제1 패턴(306) 및 제2 패턴(308) 중 적어도 하나는 도 7b에 도시된 바와 같이 다수의 패턴들(302)을 포함할 수 있다. 상기 제1 및 제2 패턴들(306, 308) 모두가 다수의 패턴들(302)을 포함하는 경우, 상기 패턴들(302)은 서로 엇갈려 배치될 수 있다.
본 실시예에서는 개질 영역(300)이 두 개의 패턴들(306, 308)을 포함하지만, 본 발명에서 상기 개질 영역(300) 내 패턴의 수량을 한정하지 않는다.
도 7f를 참조하면, 개질 영역(300)은 제1 패턴(310) 및 제2 패턴(312)을 포함할 수 있다. 상기 제1 패턴(310)은 초기 기판(100)의 가장자리 영역(PPR)를 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 상기 제2 패턴(312)은 상기 제1 패턴(310)에 인접하게 배치되며 상기 노치(NTC) 부분에 형성될 수 있다.
본 실시예에서는 상기 제1 패턴(310)과 회로 패턴들(110) 사이에 제2 패턴(312)이 형성될 수 있다. 한편, 상세하게 도시되지 않았으나 일 변형예로서 제2 패턴(312)이 상기 제1 패턴(310)의 바깥쪽에 형성될 수 있다. 다른 변형예로서 제1 패턴(310)은 도 7b에 도시된 바와 같이 다수의 패턴들(302)을 포함할 수 있다.
도 8a 내지 도 8c는 본 발명의 실시예들에 따른 초기 기판에 형성된 개질 영역들을 설명하기 위한 평면도들이다. 도 8a 내지 도 8c를 참조하면, 초기 기판(100)은 결정 방위를 표시하기 위하여 플랫존(PLZ)을 포함할 수 있다.
도 8a를 참조하면, 개질 영역(300)은 초기 기판(100)의 가장자리 영역(PPR)을 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 도시된 바와 같이 개질 영역(300)의 폐곡선은 플랫존(PLZ) 부분에서는 플랫존(PLZ) 부분의 형상에 따라 변형된 폐곡선 형태를 가질 수 있다.
도 8b를 참조하면, 개질 영역(300)은 다수의 패턴들(302)을 포함할 수 있다. 상기 다수의 패턴들(302)은 초기 기판(100)의 가장자리 영역(PPR)를 따라 서로 소정 거리 이격되어 배치될 수 있다.
도 8c를 참조하면, 개질 영역(300)은 제1 패턴(306) 및 제2 패턴(308)을 포함할 수 있다. 상기 제1 패턴(306)은 초기 기판(100)의 가장자리 영역(PPR)를 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 상기 제2 패턴(308)은 상기 제1 패턴(306)에 인접하게 배치되며 초기 기판(100)의 가장자리 영역(PPR)을 따라 연속적으로 형성된 폐곡선의 형태를 가질 수 있다. 상기 제1 패턴(306) 및 제2 패턴(308)은 동일한 중심을 가질 수 있다.
상세하게 도시되지 않았으나 일 변형예로서 상기 제1 패턴(306) 및 제2 패턴(308) 중 적어도 하나는 도 8b에 도시된 바와 같이 다수의 패턴들(302)을 포함할 수 있다. 상기 제1 및 제2 패턴들(306, 308) 모두가 다수의 패턴들(302)을 포함하는 경우, 상기 패턴들(302)은 서로 엇갈려 배치될 수 있다.
본 실시예에서는 개질 영역(300)이 두 개의 패턴들(306, 308)을 포함하지만, 본 발명에서 상기 개질 영역(300) 내 패턴의 수량을 한정하지 않는다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CCR: 회로 영역
PPR: 가장자리 영역
100: 초기 기판
110: 회로 패턴
120: 기판
200: 접착제
210: 케리어 기판
300: 개질 영역

Claims (9)

  1. 회로 패턴들 및 노치가 형성된 중앙 영역 및 가장자리 영역을 포함하는 초기 기판을 마련하는 단계;
    상기 초기 기판의 가장자리 영역에 개질 영역을 형성하는 단계;
    상기 초기 기판을 그라인딩하여(grinding) 기판을 형성하는 단계; 및
    상기 기판을 절단하여 상기 회로 패턴들을 각각 포함하는 반도체 칩을 형성하는 단계를 포함하되,
    상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는,
    상기 초기 기판의 상기 노치에 인접한 부분에 레이저를 조사하는 단계를 포함하고,
    상기 개질 영역의 결정 구조는 상기 초기 기판의 결정 구조와 상이한 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는,
    상기 초기 기판의 가장자리를 따라 레이저를 조사하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 개질 영역은 상기 초기 기판의 두께의 약 70% 내지 약 99% 범위인 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 기판의 그라인딩된 면에는 상기 개질 영역이 노출되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는,
    상기 초기 기판의 가장자리 영역을 따라 레이저를 연속적으로 조사하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는,
    상기 초기 기판의 가장자리 영역을 따라 레이저를 불연속적으로 조사하여 다수의 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는,
    상기 초기 기판의 가장자리 영역을 따라 레이저를 조사하여 제1 패턴을 형성하는 단계; 및
    상기 제1 패턴 및 상기 초기 기판 가장자리 사이에 레이저를 조사하여 제2 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 초기 기판의 가장자리 영역에 상기 개질 영역을 형성하는 단계는,
    상기 초기 기판의 가장자리 영역을 따라 레이저를 조사하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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