KR102187403B1 - 볼티지 레귤레이터 - Google Patents

Abstract

(과제)
출력 전압에 언더슈트가 발생한 후, 빠르게 출력 전압을 소정의 전압으로 제어할 수 있는 볼티지 레귤레이터를 제공한다.
(해결수단)
볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 출력 전압의 언더슈트량에 따른 전류를 출력하는 언더슈트 검출 회로와, 에러 앰프의 출력으로 제어되는 전류와 언더슈트 검출 회로로부터 흐르는 전류를 기초로, 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비한다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}

본 발명은, 볼티지 레귤레이터의 언더슈트 개선에 관한 것이다.

도 3 에 종래의 볼티지 레귤레이터의 회로도를 나타낸다. 종래의 볼티지 레귤레이터는, 에러 앰프 (110) 와, PMOS 트랜지스터 (120, 201, 204) 와, NMOS 트랜지스터 (202, 203, 205) 와, 저항 (231, 232, 233, 234) 과, 콤퍼레이터 (210) 와, 인버터 (211) 와, 오프셋 전압 생성 회로 (212) 와, 전원 단자 (100) 와, 그라운드 단자 (101) 와, 기준 전압 단자 (102) 와, 출력 단자 (103) 로 구성되어 있다.

에러 앰프 (110) 로, PMOS 트랜지스터 (120) 의 게이트를 제어함으로써, 출력 단자 (108) 로부터 출력 전압 (Vout) 이 출력된다. 출력 전압 (Vout) 은, 기준 전압 단자 (102) 의 전압을 저항 (231) 과 저항 (232) 의 합계 저항값으로 나눈 값에, 저항 (232) 의 저항값을 곱한 값이 된다. 언더슈트가 발생하면 콤퍼레이터 (210) 는, 분압 전압 (Vfb) 에 오프셋 전압 생성 회로 (212) 의 전압 (Vo) 을 가산한 전압과 기준 전압 (VREF) 을 비교하고 있고, 분압 전압 (Vfb) 에 오프셋 전압 (Vo) 을 가산한 전압이 기준 전압 (Vref) 보다 낮아지면 하이를 출력한다. 그리고, NMOS 트랜지스터 (203) 를 온시킨다. 출력 전류 (IOUT) 가 과전류 (IL) 보다 적으면 NMOS 트랜지스터 (202) 는 온되고, PMOS 트랜지스터 (120) 의 게이트를 풀다운하여, 출력 전압 (Vout) 이 높아지도록 제어한다. 따라서, 언더슈트가 개선되고, 볼티지 레귤레이터의 언더 슈트 특성이 좋아진다 (예를 들어, 특허문헌 1 참조).

일본 공개특허공보 2010-152451호

그러나 종래의 볼티지 레귤레이터에서는, 언더슈트가 발생하여 PMOS 트랜지스터 (120) 를 풀온한 상태로부터 소정의 출력 전압 (Vout) 이 출력되도록 제어하는 데에 시간이 걸린다는 과제가 있었다. 또한, 언더슈트가 발생하여 PMOS 트랜지스터를 풀온한 상태로부터 소정의 출력 전압 (Vout) 으로 제어하고 있는 동안, 출력 전류가 초과하여 출력 전압 (Vout) 이 상승된다는 과제도 있었다.

본 발명은 상기 과제를 감안하여 이루어지고, 출력 전압 (Vout) 에 언더슈트가 발생한 후 출력 전압 (Vout) 이 제어되는 데에 시간이 걸리고, 출력 전류가 초과하여 출력 전압 (Vout) 이 상승하는 것을 방지하는 볼티지 레귤레이터를 제공한다.

종래의 과제를 해결하기 위해, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.

에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터에 있어서, 볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 출력 전압의 언더슈트량에 따른 전류를 출력하는 언더슈트 검출 회로와, 에러 앰프의 출력으로 제어되는 제 1 트랜지스터와, 게이트 및 드레인이 출력 트랜지스터의 게이트와 제 1 트랜지스터의 드레인에 접속되고, 제 1 트랜지스터에 흐르는 전류와 언더슈트 검출 회로로부터 흐르는 전류를 기초로 한 전류를 출력 트랜지스터에 흘리는 제 2 트랜지스터를 구비하고, 제 1 트랜지스터에 흐르는 전류와 언더슈트 검출 회로로부터 흐르는 전류를 기초로 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비하고, 언더슈트 검출 회로로부터 흐르는 전류에 따라 출력 트랜지스터에 흐르는 전류를 증가시킨다. 제 1 트랜지스터는, 게이트가 에러 앰프의 출력에 접속되고, 드레인이 출력 트랜지스터의 게이트에 접속시킬 수 있다. 언더슈트 검출 회로는, 게이트에 출력 전압을 기초로 한 전압이 인가되는 제 3 트랜지스터와, 게이트가 에러 앰프의 비반전 입력 단자에 접속되고, 소스가 제 3 트랜지스터의 소스에 접속되고, 드레인이 I-V 변환 회로에 접속된 제 4 트랜지스터를 구비할 수 있다. I-V 변환 회로는, 제 1 트랜지스터와 제 2 트랜지스터 사이에 캐스코드 트랜지스터를 구비할 수 있다.

본 발명의 볼티지 레귤레이터에 의하면, 출력 전압에 언더슈트가 발생한 후, 빠르게 출력 전압을 소정의 전압으로 제어할 수 있다.

도 1 은 본 실시형태의 볼티지 레귤레이터의 블록도이다.
도 2 는 본 실시형태의 볼티지 레귤레이터의 회로도이다.
도 3 은 종래의 볼티지 레귤레이터의 회로도이다.
도 4 는 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다.

이하, 본 실시형태에 대해서 도면을 참조하여 설명한다.

(실시예)

도 1 은, 본 실시형태의 볼티지 레귤레이터의 블록도이다. 본 실시형태의 볼티지 레귤레이터는, 에러 앰프 (110) 와, PMOS 트랜지스터 (120) 와, 저항 (131, 132, 133) 과, 언더슈트 검출 회로 (130) 와, I-V 변환 회로 (135) 와, 전원 단자 (100) 와, 그라운드 단자 (101) 와, 기준 전압 단자 (102) 와, 출력 단자 (103) 로 구성되어 있다. PMOS 트랜지스터 (120) 는 출력 트랜지스터로서 동작한다. 도 2 는, 본 실시형태의 볼티지 레귤레이터의 회로도이다. 언더슈트 검출 회로 (130) 는 NMOS 트랜지스터 (113, 114) 로 구성되어 있다. I-V 변환 회로 (135) 는, PMOS 트랜지스터 (111) 와, NMOS 트랜지스터 (112) 로 구성되어 있다.

다음으로, 본 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다. 에러 앰프 (110) 는, 비반전 입력 단자는 기준 전압 단자 (102) 에 접속되고, 반전 입력 단자는 저항 (131) 과 저항 (132) 의 접속점에 접속되고, 출력 단자는 NMOS 트랜지스터 (112) 의 게이트에 접속된다. 저항 (131) 의 다른 일방의 단자는 출력 단자 (103) 와 PMOS 트랜지스터 (120) 의 드레인에 접속된다. NMOS 트랜지스터 (112) 는, 드레인은 PMOS 트랜지스터 (111) 의 게이트 및 드레인에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. PMOS 트랜지스터 (111) 의 소스는 전원 단자 (100) 에 접속된다. PMOS 트랜지스터 (120) 는, 게이트는 PMOS 트랜지스터 (111) 의 게이트에 접속되고, 소스는 전원 단자 (100) 에 접속된다. NMOS 트랜지스터 (113) 는, 게이트는 기준 전압 단자 (102) 에 접속되고, 드레인은 PMOS 트랜지스터 (111) 의 게이트에 접속되고, 소스는 PMOS 트랜지스터 (114) 의 드레인에 접속되고, 백 게이트는 그라운드 단자 (101) 에 접속된다. PMOS 트랜지스터 (114) 는, 게이트는 저항 (132) 과 저항 (133) 의 접속점에 접속되고, 소스는 그라운드 단자 (101) 에 접속된다. 저항 (133) 의 다른 일방의 단자는 그라운드 단자 (101) 에 접속된다.

동작에 대해서 설명한다. 기준 전압 단자 (102) 는 기준 전압 회로에 접속되고 기준 전압 (Vref) 이 입력된다. 저항 (131) 과 저항 (132, 133) 은, 출력 단자 (103) 의 전압인 출력 전압 (Vout) 을 분압하고, 분압 전압 (Vfb) 을 출력한다. 에러 앰프 (110) 는, 기준 전압 (Vref) 과 분압 전압 (Vfb) 을 비교하고, 출력 전압 (Vout) 이 일정해지도록 NMOS 트랜지스터 (112) 의 게이트 전압을 제어한다. 출력 전압 (Vout) 이 목표값보다 높으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아지고, 에러 앰프 (110) 의 출력 신호 (NMOS 트랜지스터 (112) 의 게이트 전압) 가 낮아진다. 그리고, NMOS 트랜지스터 (112) 에 흐르는 전류를 감소시킨다. PMOS 트랜지스터 (111) 와 PMOS 트랜지스터 (120) 는 커런트 미러 회로를 구성하고 있고, NMOS 트랜지스터 (112) 에 흐르는 전류가 감소하면 PMOS 트랜지스터 (120) 에 흐르는 전류도 감소한다. PMOS 트랜지스터 (120) 에 흐르는 전류와 저항 (131, 132, 133) 의 곱에 의해 출력 전압 (Vout) 이 설정되기 때문에, PMOS 트랜지스터 (120) 에 흐르는 전류가 감소함으로써 출력 전압 (Vout) 이 낮아진다.

출력 전압 (Vout) 이 목표값보다 낮으면, 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 낮아지고, 에러 앰프 (110) 의 출력 신호 (NMOS 트랜지스터 (112) 의 게이트 전압) 가 높아진다. 그리고, NMOS 트랜지스터 (112) 에 흐르는 전류를 증가시키고, PMOS 트랜지스터 (120) 에 흐르는 전류도 증가시킨다. PMOS 트랜지스터 (120) 에 흐르는 전류와 저항 (131, 132, 133) 의 곱에 의해 출력 전압 (Vout) 이 설정되기 때문에, PMOS 트랜지스터 (120) 에 흐르는 전류가 증가함으로써 출력 전압 (Vout) 이 높아진다. 이렇게 하여, 출력 전압 (Vout) 이 일정해지도록 제어된다.

이와 같이 동작하여, I-V 변환 회로 (135) 는 에러 앰프 (110) 의 출력으로 제어되는 전류를 기초로 출력 트랜지스터 (120) 에 흐르는 전류를 제어하고 있다.

출력 단자 (103) 에 언더슈트가 나타나고, 출력 전압 (Vout) 이 과도하게 작아지는 경우를 생각한다. 출력 전압 (Vout) 을 저항 (131, 132) 과 저항 (133) 으로 분압한 전압을 Vu 로 한다. 출력 전압 (Vout) 이 과도하게 작아지면, Vu 도 작아지고 PMOS 트랜지스터 (114) 를 온시켜 전류를 흘린다. NMOS 트랜지스터 (113) 의 임계값을 Vtn, PMOS 트랜지스터 (114) 의 임계값을 Vtp 로 하면, Vref - (Vtn + |Vtp|) ≥ Vu 일 때 PMOS 트랜지스터 (114) 를 온시킬 수 있다. PMOS 트랜지스터 (111) 는 NMOS 트랜지스터 (112) 에 전류를 흘리고 있다. 또한 PMOS 트랜지스터 (111) 는, 에러 앰프 (110) 의 출력은 변화되지 않기 때문에 PMOS 트랜지스터 (114) 가 온됨으로써, PMOS 트랜지스터 (114) 에도 전류를 흘리는 것이 필요하게 되고, PMOS 트랜지스터 (111) 에 흐르는 전류가 증가한다. PMOS 트랜지스터 (111) 에 흐르는 전류가 증가하기 때문에 PMOS 트랜지스터 (120) 에 흐르는 전류도 증가한다. 이렇게 하여 출력 전압 (Vout) 이 더 이상 저하되지 않도록 제어되고, 출력 전압 (Vout) 의 언더슈트의 저하를 멈출 수 있다.

언더슈트가 발생 후, 출력 전압 (Vout) 이 제어되어 높아져 가면, PMOS 트랜지스터 (114) 에 흐르는 전류가 서서히 감소하고, PMOS 트랜지스터 (111) 의 전류도 서서히 감소한다. 그리고, 통상의 전류값으로 되돌아가 출력 전압 (Vout) 이 일정해지도록 제어된다. 이 제어되는 동안, PMOS 트랜지스터 (120) 는 풀온되지 않고 출력 전압 (Vout) 을 계속 제어하도록 동작한다. 이 때문에, 출력 전압 (Vout) 은 출력 전류가 초과하여 상승되지는 않고 언더슈트가 해소된 직후에도 안정적으로 제어할 수 있다.

이와 같이 동작하여, I-V 변환 회로 (135) 는 언더슈트 검출 회로 (130) 로부터의 전류도 기초로 출력 트랜지스터 (120) 에 흐르는 전류를 제어하고 있다.

도 4 는, 본 실시형태의 볼티지 레귤레이터의 다른 예를 나타내는 회로도이다. I-V 변환 회로 (135) 는, 도 2 의 회로와는 상이한 구성으로 하였다. 즉, I-V 변환 회로 (135) 에 캐스코드 트랜지스터인 PMOS 트랜지스터 (402) 를 추가하였다.

PMOS 트랜지스터 (402) 는, 소스가 PMOS 트랜지스터 (111) 의 드레인과 NMOS 트랜지스터 (113) 의 드레인에 접속되고, 드레인이 PMOS 트랜지스터 (111) 의 게이트와 PMOS 트랜지스터 (120) 의 게이트와 NMOS 트랜지스터 (112) 의 드레인에 접속된다.

PMOS 트랜지스터 (402) 의 게이트에 입력되는 캐스코드 전압 (Vcas) 은, PMOS 트랜지스터 (111) 의 드레인 전압을 PMOS 트랜지스터 (111) 가 포화 동작 가능한 전압으로서, 가능한 한 높은 전압이 되는 전압으로 설정한다. 이러한 구성으로 하면, NMOS 트랜지스터 (113) 의 드레인 전압이, 도 2 의 회로에 비해 PMOS 트랜지스터 (111) 의 임계값의 절대값분 (分) 높게 할 수 있다. 따라서, 언더슈트 검출 회로 (130) 가 동작 가능한 전원 전압은, PMOS 트랜지스터 (111) 의 임계값의 절대값분 낮출 수 있다.

이상 설명한 바와 같이, 도 4 의 볼티지 레귤레이터는, 도 2 의 회로보다 낮은 전원 전압까지 동작시킬 수 있다는 효과가 있다.

또, 언더슈트 검출 회로 (130) 의 구성으로서 도 2 를 사용하여 설명했지만, 이 구성에 한정되지 않고, 언더슈트를 감지하고 언더슈트량에 따른 전류에 따라, 출력 트랜지스터 (120) 에 흐르는 전류를 증가시키는 구성이면 어떠한 구성이어도 된다.

이상 설명한 바와 같이, 본 실시형태의 볼티지 레귤레이터는, 출력 전압 (Vout) 에 발생한 언더슈트의 하강을 멈출 수 있고, 언더슈트의 하강을 멈춘 후, 출력 전압 (Vout) 이 과도하게 상승하지 않고 안정적으로 제어할 수 있다.

100 : 전원 단자
101 : 그라운드 단자
102 : 기준 전압 단자
103 : 출력 단자
110 : 에러 앰프
130 : 언더슈트 검출 회로
135 : I-V 변환 회로

Claims (8)

1. 에러 앰프와, 출력 트랜지스터를 구비하는 볼티지 레귤레이터에 있어서,
   상기 볼티지 레귤레이터의 출력 전압을 기초로 한 전압을 감지하고, 상기 출력 전압의 언더슈트량에 따른 전류를 출력하는 언더슈트 검출 회로와,
   상기 에러 앰프의 출력으로 제어되는 제 1 트랜지스터와, 게이트 및 드레인이 상기 출력 트랜지스터의 게이트와 상기 제 1 트랜지스터의 드레인에 접속되고, 상기 제 1 트랜지스터에 흐르는 전류와 상기 언더슈트 검출 회로로부터 흐르는 전류를 기초로 한 전류를 상기 출력 트랜지스터에 흘리는 제 2 트랜지스터를 구비하고, 상기 제 1 트랜지스터에 흐르는 전류와 상기 언더슈트 검출 회로로부터 흐르는 전류를 기초로 상기 출력 트랜지스터에 흐르는 전류를 제어하는 I-V 변환 회로를 구비하고,
   상기 언더슈트 검출 회로로부터 흐르는 전류에 따라 상기 출력 트랜지스터에 흐르는 전류를 증가시키는 것을 특징으로 하는 볼티지 레귤레이터.
2. 제 1 항에 있어서
   상기 제 1 트랜지스터는,
   게이트가 상기 에러 앰프의 출력에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 볼티지 레귤레이터.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 언더슈트 검출 회로는,
   게이트에 출력 전압을 기초로 한 전압이 인가되는 제 3 트랜지스터와,
   게이트가 상기 에러 앰프의 비반전 입력 단자에 접속되고, 소스가 상기 제 3 트랜지스터의 소스에 접속되고, 드레인이 상기 I-V 변환 회로에 접속된 제 4 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
4. 제 1 항 또는 제 2 항에 있어서,
   상기 I-V 변환 회로는,
   상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 캐스코드 트랜지스터를 구비한 것을 특징으로 하는 볼티지 레귤레이터.
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