KR102182527B1 - 유기 반도체막, 그 제조 방법 및 트랜지스터 구조 - Google Patents

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Abstract

원하는 밴드 갭을 확실하게 얻을 수 있는 유기 반도체막을 제공한다. 초고진공 성막 장치(10)에 있어서, 원료 셀(12)로부터 분체인 5, 5', 5'', 5''', 5'''', 5'''''-헥사브로모시클록헥사-m-페닐렌(CHP)을 열에너지를 부여해서 승화시키고, 기판 G의 촉매 금속층 M에 CHP의 분자를 충돌시켜서 브롬을 탈리시키고, 생성된 복수의 페닐라디칼을 울만 반응에 의해 서로 중합시켜서, 탄소 원자의 이차원 네트워크 구조를 형성한다.

Description

유기 반도체막, 그 제조 방법 및 트랜지스터 구조{ORGANIC SEMICONDUCTOR FILM, METHOD FOR MANUFACTURING SAME, AND TRANSISTOR STRUCTURE}
본 발명은 유기 반도체막, 그 제조 방법 및 트랜지스터 구조에 관한 것으로, 특히 의사 그래핀 구조를 갖는 유기 반도체막에 관한 것이다.
종래, 트랜지스터 구조의 배선에는 금속, 예를 들어 Cu가 사용되고 있지만, Cu 등의 금속 배선 재료에 의해 형성된 극미세 배선 구조에서는, 세선 효과에 의해 전도 전자가 계면에 있어서의 비탄성 산란의 영향을 강하게 받기 때문에, 배선이 고저항된다는 문제가 있다.
한편, 그래핀은 매우 긴 평균 자유 행정이나 고이동도를 갖고 있으며, 미세 배선 구조에 적용한 경우, Cu를 초과하는 저저항의 배선 실현 가능성도 보이고 있다(예를 들어, 비특허문헌 1 참조). 따라서, 보다 미세한 적층 구조나 배선 구조를 실현할 필요가 있는 차세대의 트랜지스터 구조에서는, Cu 대신에 그래핀을 배선막에 사용하는 것이 검토되고 있다.
그래핀의 생성 방법으로서 대표적인 방법인 CVD법(예를 들어, 열 CVD법이나 플라즈마 CVD법)에서는, 기판 표면을 촉매 금속층으로 덮고, 상기 촉매 금속층을 활성화한 후, 원료 가스로부터 분해된 탄소 원자를 한번 활성화된 촉매 금속층에 녹여 넣고, 상기 탄소 원자를 재결정시킨다. 즉, 비교적 대면적의 기판 상에 있어서 직접 그래핀을 생성할 수 있기 때문에, CVD법은 기존의 반도체 디바이스 형성 프로세스에 용이하게 적합시킬 수 있다.
CVD법 중, 열 CVD법에서는 원료 가스를 열분해하기 위해서 기판을 약 1000℃까지 가열할 필요가 있어, 트랜지스터 구조에 있어서의 다른 배선막이나 절연막이 변질될 우려가 있다. 그 때문에, 현 상황에서는, 원료 가스를 플라즈마로 분해함으로써, 기판을 비교적 저온, 예를 들어 600℃ 이하까지밖에 가열할 필요가 없는 플라즈마 CVD법이 주로 사용되고 있다. 플라즈마 CVD법에서는 원료 가스로서, 예를 들어 탄화수소계 가스를 사용하고, 상기 탄화수소계 가스로부터 플라즈마를 생성하고, 플라즈마 중의 탄소 라디칼을 촉매 금속층에 녹여 넣는다(예를 들어, 특허문헌 1 참조).
그런데, 그래핀은 반금속이며, 자신을 흐르는 전류를 오프로 할 수 없기 때문에, 채널에 사용한 경우에 스위칭 동작을 실현할 수 없는데, 이것에 대응하여, 그래핀에 있어서 스위칭 동작의 실현에 필요한 밴드 갭을 발생시키기 위한 다양한 방법이 제안되어 있다.
구체적으로는, 상술한 플라즈마 CVD법으로 생성된 박막 형상의 그래핀을 나노 스케일의 직사각 형상으로 가공해서 그래핀나노리본을 형성하고, 또는, 소정의 패턴을 따라서 구멍을 뚫어 형성함으로써 그래핀나노메쉬를 형성함으로써, 협소부를 형성해서 양자 사이즈 효과에 의해 밴드 갭을 발생시키는 것이 제안되어 있다(예를 들어, 비특허문헌 2 내지 4 참조). 예를 들어, 양자 사이즈 효과에 의해 500meV의 밴드 갭을 발생시키기 위해서는, 그래핀나노리본의 폭을 8㎚ 이하로 가공할 필요가 있다는 것이 보고되어 있다(예를 들어, 비특허문헌 5 참조).
일본 특허 공개 제2010-212619호 공보
A.Naeemi and J.D.Meindl, IEEE EDL, 28, p.428(2007) X.Wang et al., Phys.Rev.Lett., 100,206803(2008) J.Bai et al., Nat.Nanotechnol., 5,190(2010) W.Oswald et al., Phys.Rev.B, 85, 115431(2012) F.Schwierz et al., Nat.Nanotechnol., 5,486(2010)
즉, 원하는 값의 밴드 갭을 얻기 위해서는 그래핀에 Å(옹스트롬) 오더에서의 리소그래피 가공을 실시할 필요가 있지만, Å 오더에서의 리소그래피 가공은 실현이 곤란하다.
본 발명의 과제는, 원하는 밴드 갭을 확실하게 얻을 수 있는 유기 반도체막, 그 제조 방법 및 트랜지스터 구조를 제공하는 데 있다.
상기 과제를 해결하기 위해서, 본 발명에 따르면, 하기 식(I)
Figure 112015115783432-pct00001
으로 표시되는 이차원 네트워크 구조가 연속해서 형성되는 의사 그래핀 구조를 갖는 유기 반도체막이 제공된다.
본 발명에 있어서, 상기 의사 그래핀 구조는 상기 이차원 네트워크 구조의 단층으로 이루어지는 것이 바람직하다.
상기 과제를 해결하기 위해서, 본 발명에 따르면, 하기 식(II)
Figure 112015115783432-pct00002
으로 표시되는 이차원 네트워크 구조가 연속해서 형성되는 의사 그래핀 구조를 갖는 유기 반도체막이 제공된다.
본 발명에 있어서, 상기 의사 그래핀 구조는 상기 이차원 네트워크 구조의 단층으로 이루어지는 것이 바람직하다.
상기 과제를 해결하기 위해서, 본 발명에 따르면, 상기 유기 반도체막에 있어서의 상기 이차원 네트워크 구조가, 복수의 5, 5', 5'', 5''', 5'''', 5'''''-헥사브로모시클로헥사-m-페닐렌(이하, 간단히 「CHP」라고 함)을 서로 중합 반응시켜서 형성되고, 상기 CHP는 측쇄에 브롬을 갖는 유기 반도체막의 제조 방법이 제공된다.
본 발명에 있어서, 상기 이차원 네트워크 구조는, 상기 복수의 CHP를, 촉매능을 갖는 단결정 금속의 표면에 증착시킴으로써 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 단결정 금속이 면심입방 격자를 갖는 경우, 상기 단결정 금속의 표면을 상기 면심입방 격자에 있어서의 (111)면으로 구성하는 것이 바람직하다.
본 발명에 있어서, 상기 단결정 금속이 육방 최밀 구조를 갖는 경우, 상기 단결정 금속의 표면을 상기 육방 최밀 구조에 있어서의 (0001)면으로 구성하는 것이 바람직하다.
본 발명에 있어서, 상기 이차원 네트워크 구조는, 상기 복수의 CHP를, 촉매능을 갖는 그레인을 포함하는 다결정 금속의 표면에 증착시킴으로써 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 다결정 금속이 면심입방 격자를 갖는 경우, 상기 그레인의 표면을 상기 면심입방 격자에 있어서의 (111)면으로 구성하는 것이 바람직하다.
본 발명에 있어서, 상기 다결정 금속이 육방 최밀 구조를 갖는 경우, 상기 그레인의 표면을 상기 육방 최밀 구조에 있어서의 (0001)면으로 구성하는 것이 바람직하다.
상기 과제를 해결하기 위해서, 본 발명에 따르면, 상기 유기 반도체막에 있어서의 상기 이차원 네트워크 구조가, 복수의 2, 3, 6, 7, 10, 11-헥사브로모트리페닐렌(이하, 간단히 「HBTP」라고 함)을 서로 중합 반응시켜서 형성되는 유기 반도체막의 제조 방법이 제공된다.
본 발명에 있어서, 상기 이차원 네트워크 구조는, 상기 복수의 HBTP를, 촉매능을 갖는 단결정 금속의 표면에 증착시킴으로써 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 단결정 금속이 면심입방 격자를 갖는 경우, 상기 단결정 금속의 표면을 상기 면심입방 격자에 있어서의 (111)면으로 구성하는 것이 바람직하다.
본 발명에 있어서, 상기 단결정 금속이 육방 최밀 구조를 갖는 경우, 상기 단결정 금속의 표면을 상기 육방 최밀 구조에 있어서의 (0001)면으로 구성하는 것이 바람직하다.
본 발명에 있어서, 상기 이차원 네트워크 구조는, 상기 복수의 HBTP를, 촉매능을 갖는 그레인을 포함하는 다결정 금속의 표면에 증착시킴으로써 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 다결정 금속이 면심입방 격자를 갖는 경우, 상기 그레인의 표면을 상기 면심입방 격자에 있어서의 (111)면으로 구성하는 것이 바람직하다.
본 발명에 있어서, 상기 다결정 금속이 육방 최밀 구조를 갖는 경우, 상기 그레인의 표면을 상기 육방 최밀 구조에 있어서의 (0001)면으로 구성하는 것이 바람직하다.
상기 과제를 해결하기 위해서, 본 발명에 따르면, 유기 반도체막을 채널에 사용하는 트랜지스터 구조가 제공된다.
본 발명에 따르면, 유기 반도체막은, 유기 화합물의 분자의 이차원 네트워크 구조가 연속해서 형성되는 의사 그래핀 구조를 갖는데, 상기 이차원 네트워크 구조는 유기 화합물의 분자의 자발적 질서 형성에 기초하여 형성되기 때문에, 상기 이차원 네트워크 구조의 넥이나 끝의 형상은 유기 화합물의 분자의 형상이나 수식기에 따라서 일의적으로 결정된다. 이때, 넥은 각 원자의 결합손에 의해 구성되기 때문에, 넥 폭을 Å 오더로 설정할 수 있다. 즉, 폭이 Å 오더인 넥을 각 유기 화합물의 분자의 자발적 질서 형성에 기초하여 일의적으로 형성할 수 있기 때문에, 원하는 밴드 갭을 확실하게 얻을 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 유기 반도체막을 제조하기 위한 성막 장치의 구성을 개략적으로 도시하는 단면도이다.
도 2는 CHP의 중합에 의해 형성되는 이차원 네트워크 구조를 갖는 의사 그래핀 구조의 밴드도이다.
도 3은 HBTP의 중합에 의해 형성되는 이차원 네트워크 구조를 갖는 의사 그래핀 구조의 밴드도이다.
도 4는 본 발명의 제1 및 제2 실시 형태에 관한 유기 반도체막이 적용되는 보텀게이트형 박막 트랜지스터 구조의 실시예의 구성을 개략적으로 도시하는 단면도이다.
도 5는 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 제1 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 6은 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 제2 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 7은 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 제3 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 8은 각 실시 형태에 관한 유기 반도체막이 적용되는 톱 게이트형 박막 트랜지스터 구조의 실시예의 구성을 개략적으로 도시하는 단면도이다.
도 9는 각 실시 형태에 관한 유기 반도체막이 적용되는 톱 게이트형 박막 트랜지스터 구조의 제1 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 10은 각 실시 형태에 관한 유기 반도체막이 적용되는 톱 게이트형 박막 트랜지스터 구조의 제2 변형예의 구성을 개략적으로 도시하는 단면도이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하면서 상세하게 설명한다.
먼저, 본 발명의 제1 실시 형태에 관한 유기 반도체막에 대해서 설명한다.
본 실시 형태에 관한 유기 반도체막은, 하기 식(III)으로 표시되는 유기 화합물의 분자인 CHP로 제조된다.
Figure 112015115783432-pct00003
상기 식(III)으로 표시되는 CHP는 측쇄에 할로겐으로서의 브롬을 갖고, 본 실시 형태에서는, 복수의 상기 식(III)으로 표시되는 CHP로부터 하기 식(I)로 표시되는 이차원 네트워크 구조를 형성한다. 또한, 이하, 본 실시 형태에 있어서의 CHP는 특별히 설명이 없으면 측쇄에 브롬을 갖는 것으로 한다.
[화학식 1]
Figure 112015115783432-pct00004
또한, 본 실시 형태에 관한 유기 반도체막에서는, 상기 식(I)로 표시되는 이차원 네트워크 구조(이하, 「제1 이차원 네트워크 구조」라고 함)를 연속시켜서 의사 그래핀 구조를 형성한다. 제1 이차원 네트워크 구조에 있어서의 넥은 인접하는 2개의 페닐기를 연결하는 결합손의 부분이며(상기 식(I)에 있어서 「N」으로 나타냄), 상기 넥의 폭은 Å 오더이다.
통상, 유기 화합물의 분자에 의해 형성되는 이차원 네트워크 구조는, 각 유기 화합물의 분자의 자발적 질서 형성에 기초하여 형성되기 때문에, 상기 이차원 네트워크 구조의 넥 폭이나 끝 형상은 유기 화합물의 분자의 형상이나 수식기에 따라서 결정된다. 따라서, 제1 이차원 네트워크 구조도, CHP의 형상이나 수식기에 따라서 일의적으로 결정되고, 제1 이차원 네트워크 구조에 있어서의 넥도 일의적으로 결정된다. 즉, 복수의 CHP로부터 제1 이차원 네트워크 구조를 형성하고, 의사 그래핀 구조를 얻음으로써 유기 반도체막을 제조하는 경우, 반드시 폭이 Å 오더인 넥을 형성할 수 있기 때문에, 넥에 있어서의 양자 사이즈 효과에 의해 원하는 밴드 갭을 확실하게 얻을 수 있다.
도 1은, 본 실시 형태에 관한 유기 반도체막을 제조하기 위한 성막 장치의 구성을 개략적으로 도시하는 단면도이다.
도 1에 있어서, 초고진공 성막 장치(10)는, 챔버(11)와, 이 챔버(11)에 설치되는 원료 셀(12)을 구비한다. 챔버(11) 내에는, 예를 들어 실리콘 기판, 글라스 기판이나 플라스틱(고분자) 기판으로 이루어지는 기판 G를 장착 가능한 스테이지(13)가 배치되고, 이 스테이지(13)는 히터(도시 생략)를 내장하여, 장착된 기판 G를 가열한다. 또한, 챔버(11)는 배기 장치(도시 생략)를 갖고, 이 배기 장치는 챔버(11) 내부를 배기해서 감압한다.
원료 셀(12)은 일단이 개방된 원통 형상의 본체를 갖고, 개방된 단부(12a)가 스테이지(13)에 대향하도록 챔버(11)에 설치되고, 내부에 유기 화합물(예를 들어, CHP)의 분체 등을 수용한다. 또한, 원료 셀(12)은 개방되어 있지 않은 단부(12b)의 근방에 히터(도시 생략)를 갖고, 상기 히터는 본체에 수용된 유기 화합물을 가열해서 승화시킨다.
초고진공 성막 장치(10)에서는, 승화한 유기 화합물이 챔버(11) 내부에 진입해서 기판 G의 표면에 형성된 촉매 금속층 M의 표면에 증착된다. 촉매 금속층 M은, 촉매능을 갖는 단결정 금속, 예를 들어 면심입방 격자를 갖는 전이 금속(Cu, Ni, Au 등)이나 육방 최밀 구조를 갖는 전이 금속(Co, Ru 등), 또는 이들 전이 금속을 포함하는 합금으로 이루어지고, 단결정 금속이 면심입방 격자를 갖는 전이 금속인 경우, 촉매 금속층 M의 표면이 면심입방 격자에 있어서의 최밀의 결정면인 (111)면으로 구성되고, 단결정 금속이 육방 최밀 구조를 갖는 전이 금속인 경우, 촉매 금속층 M의 표면이 육방 최밀 구조에 있어서의 최밀의 결정면인 (0001)면으로 구성된다.
원료 셀(12)에 있어서 열에너지를 부여받은 복수의 CHP의 분자는 촉매 금속층 M에 충돌하고, 각 분자가 갖는 에너지 및 촉매 금속층 M의 촉매 작용에 의해 CHP의 분자로부터 브롬이 탈리되어 복수의 페닐라디칼이 생성된다. 각 페닐라디칼은, 촉매 금속층 M의 촉매 작용, 스테이지(13)의 히터로부터의 가열 및 각 분자가 갖는 에너지에 기인하는 울만 반응에 의해 서로 중합된다. 이때, 각 페닐라디칼은 CHP 분자의 자발적 질서 형성에 기초하여 중합하고, 이에 의해, 제1 이차원 네트워크 구조가 형성된다. 또한, 본 실시 형태에서는, CHP의 분자의 촉매 금속층 M에의 충돌이나 CHP의 분자로부터의 브롬의 탈리는 기상에서 행하여진다.
각 페닐라디칼이 중합될 때, 브롬의 탈리 및 울만 반응은 계면 반응이기 때문에 촉매 금속층 M의 표면에 직접 접촉하는 CHP 분자에서만 발생하고, 또한 울만 반응 시, 각 페닐라디칼의 페닐기의 벌집 구조가, 촉매 금속층 M의 표면을 구성하는 최밀의 결정면(예를 들어, 촉매 금속층 M이 면심입방 격자를 갖는 전이 금속으로 이루어지는 경우에는 (111)면이며, 촉매 금속층 M이 육방 최밀 구조를 갖는 전이 금속으로 이루어지는 경우에는 (0001)면임)과 격자 정합하기 쉽기 때문에, 페닐라디칼의 중합은 촉매 금속층 M의 표면을 따라 진행된다. 따라서, 촉매 금속층 M의 표면에서 형성되는 제1 이차원 네트워크 구조는 단층으로 된다.
본 실시 형태에서는, 촉매 금속층 M이 단결정 금속이 아니고, 촉매능을 갖고, 그레인을 포함하는 다결정 금속, 예를 들어 면심입방 격자를 갖는 전이 금속(Cu, Ni, Au 등)이나 육방 최밀 구조를 갖는 전이 금속(Co, Ru 등), 또는 이들 전이 금속을 포함하는 합금에 의해 구성되고, 다결정 금속이 면심입방 격자를 갖는 전이 금속인 경우, 그레인의 표면이 면심입방 격자에 있어서의 최밀의 결정면인 (111)면으로 구성되고, 다결정 금속이 육방 최밀 구조를 갖는 전이 금속인 경우, 그레인의 표면이 육방 최밀 구조에 있어서의 최밀의 결정면인 (0001)면으로 구성되어도 된다. 이 경우도 촉매 작용에 의해 브롬이 탈리되고, 페닐라디칼이 중합되는데, 각 페닐라디칼의 페닐기의 벌집 구조가, 그레인의 표면을 구성하는 최밀의 결정면과 격자 정합하기 쉽기 때문에, 페닐라디칼의 중합은 그레인의 표면을 따라 진행되어 단층의 제1 이차원 네트워크 구조가 형성된다.
또한, 제1 이차원 네트워크 구조를 형성하기 위해서, 측쇄에 브롬을 갖는 CHP가 아니고, 측쇄에 할로겐으로서의 요오드를 갖는 CHP를 사용하는 것도 생각된다. 그러나, 요오드는 증기압이 브롬보다도 낮고, 제1 이차원 네트워크 구조를 형성할 때 탈리된 요오드끼리가 결합하여, 고체로서 촉매 금속층 M의 표면에 잔존할 우려가 있기 때문에, 제1 이차원 네트워크 구조에 의해 구성되는 의사 그래핀 구조를 얻을 때 요오드를 갖는 CHP를 사용하는 것은 바람직하지 않다.
계속해서, 본 발명자는, 밀도 범함수법에 기초한 제1 원리 계산에 의해, 제1 이차원 네트워크 구조에 의해 구성되는 의사 그래핀 구조의 밴드 갭을 산출한 결과, 도 2에 도시하는 바와 같이, 밴드도에 있어서 전도대 하단(도면 중에서 실선의 원으로 나타냄)와 가전자대 상단(도면 중에서 파선의 원으로 나타냄)가 분리되어 밴드 갭이 발생하는 것을 확인하였다. 도 2의 밴드도에 있어서의 밴드 갭은 2.27eV이었다. 즉, 제1 이차원 네트워크 구조에 의해 구성되는 의사 그래핀 구조를 갖는 유기 반도체막은 스위칭 동작을 실현하기 위해서 필요한 반도체 특성을 나타냄을 알았다.
또한, 본 발명자는, 양자화학 계산에 의해 유기 화합물로부터의 브롬의 탈리에 필요로 하는 에너지를 산출하였다. 구체적으로는, 유기 화합물로서 브로모 벤젠(C6H5Br)이나 테트라(4-브로모페닐)포르피린(Br4TPP)으로부터의 브롬(Br2)의 탈리에 필요로 하는 에너지 및 브롬 라디칼의 탈리 에너지를 산출한 결과, 이들 에너지가 약 3eV 이상인 것을 산출하였다. 즉, 유기 화합물로부터의 브롬이나 브롬 라디칼의 탈리에는 큰 에너지를 필요로 하고, 유기 화합물의 가열만으로는 브롬 등의 탈리가 곤란해서, 촉매 금속의 촉매 작용이나 한층 더한 에너지 부여(예를 들어, 레이저광 조사에 의한 광 에너지의 부여)가 필요한 것을 알았다.
이어서, 본 발명의 제2 실시 형태에 관한 유기 반도체막에 대해서 설명한다.
본 실시 형태에 관한 유기 반도체막은, 하기 식(IV)로 표시되는 유기 화합물의 분자인 HBTP로 제조된다.
Figure 112015115783432-pct00005
상기 식(IV)로 표시되는 HBTP는 측쇄에 할로겐으로서의 브롬을 갖고, 본 실시 형태에서는, 복수의 상기 식(IV)으로 표시되는 HBTP로부터 하기 식(II)로 표시되는 이차원 네트워크 구조를 형성한다.
[화학식 2]
Figure 112015115783432-pct00006
또한, 본 실시 형태에 관한 유기 반도체막에서는, 상기 식(II)으로 표시되는 이차원 네트워크 구조(이하, 「제2 이차원 네트워크 구조」라고 함)를 연속시켜서 의사 그래핀 구조를 형성한다. 제2 이차원 네트워크 구조에 있어서의 넥은 인접하는 2개의 페닐기 사이의 부분이며(상기 식(II)에 있어서 「M」으로 나타냄), 상기 넥의 폭은 Å 오더이며, 페닐기에 있어서의 탄소 원자간 결합 거리와 동일한 약 1.42Å이다.
제1 이차원 네트워크 구조와 마찬가지로, 제2 이차원 네트워크 구조에 있어서의 넥도 HBTP의 형상이나 수식기에 따라서 일의적으로 결정된다. 즉, 복수의 HBTP로부터 제2 이차원 네트워크 구조를 형성하고, 의사 그래핀 구조를 얻음으로써 유기 반도체막을 제조하는 경우, 반드시 폭이 Å 오더인 넥을 형성할 수 있기 때문에, 넥에 있어서의 양자 사이즈 효과에 의해 원하는 밴드 갭을 확실하게 얻을 수 있다.
또한, HBTP로부터 유기 반도체막을 제조할 때도, 도 1의 초고진공 성막 장치(10)를 사용하는데, 제1 실시 형태와 마찬가지로, 촉매 금속층 M의 촉매 작용 등에 의해 브롬이 탈리되어 생성되는 페닐라디칼은 울만 반응에 의해 서로 중합되고, 각 페닐라디칼이 중합될 때, 브롬의 탈리 및 울만 반응은 계면 반응이기 때문에 촉매 금속층 M에 직접 접촉하는 HBTP의 분자에 있어서만 발생하고, 또한 울만 반응 시, 각 페닐라디칼의 페닐기의 벌집 구조가, 촉매 금속층 M의 표면을 구성하는 최밀의 결정면(예를 들어, 촉매 금속층 M이 면심입방 격자를 갖는 전이 금속으로 이루어지는 경우에는 (111)면이며, 촉매 금속층 M이 육방 최밀 구조를 갖는 전이 금속으로 이루어지는 경우에는 (0001)면임)과 격자 정합하기 쉽기 때문에, 페닐라디칼의 중합은 촉매 금속층 M의 표면을 따라 진행된다. 따라서, 촉매 금속층 M의 표면에서 형성되는 제2 이차원 네트워크 구조는 단층으로 된다.
본 실시 형태에서도, 제1 실시 형태와 마찬가지로, 촉매 금속층 M이 단결정 금속이 아니고, 촉매능을 갖고, 또한 그레인을 포함하는 다결정 금속, 예를 들어 면심입방 격자를 갖는 전이 금속(Cu, Ni, Au 등)이나 육방 최밀 구조를 갖는 전이 금속(Co, Ru 등), 또는 이들 전이 금속을 포함하는 합금에 의해 구성되고, 다결정 금속이 면심입방 격자를 갖는 전이 금속인 경우, 그레인의 표면이 면심입방 격자에 있어서의 최밀의 결정면인 (111)면으로 구성되고, 다결정 금속이 육방 최밀 구조를 갖는 전이 금속인 경우, 그레인의 표면이 육방 최밀 구조에 있어서의 최밀의 결정면인 (0001)면으로 구성되어도 된다. 이 경우도, 페닐라디칼의 중합은 그레인의 표면을 따라 진행되어 단층의 제2 이차원 네트워크 구조가 형성된다.
계속해서, 본 발명자는, 제1 실시 형태와 마찬가지로, 밀도 범함수법에 기초한 제1 원리 계산에 의해, 제2 이차원 네트워크 구조에 의해 구성되는 의사 그래핀 구조의 밴드 갭을 산출한 결과, 도 3에 도시하는 바와 같이, 밴드도에 있어서 전도대 하단(도면 중에서 실선의 원으로 나타냄)와 가전자대 상단(도면 중에서 파선의 원으로 나타냄)가 분리되어 밴드 갭이 발생하는 것을 확인하였다. 도 3의 밴드도에 있어서의 밴드 갭은 1.77eV이었다. 즉, 제2 이차원 네트워크 구조에 의해 구성되는 의사 그래핀 구조를 갖는 유기 반도체막도 스위칭 동작을 실현하기 위해서 필요한 반도체 특성을 나타내는 것을 알았다.
이하, 각 실시 형태에 관한 유기 반도체막이 적용되는 박막 트랜지스터 구조의 구성에 대해서 설명한다.
먼저, 보텀 게이트형 박막 트랜지스터 구조의 구성에 대해서 설명한다.
도 4는, 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 실시예의 구성을 개략적으로 도시하는 단면도이다.
도 4에 있어서, 박막 트랜지스터 구조(14)는, 기판(도시 생략) 상에 형성된 게이트 전극(15)과, 이 게이트 전극(15) 상에 형성된 게이트 절연막(16)과, 이 게이트 절연막(16) 상에 형성된 채널층(17)과, 이 채널층(17) 상에 형성된 소스 전극(18) 및 드레인 전극(19)을 구비하고, 채널층(17)은 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다.
도 5는, 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 제1 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 5에 있어서, 박막 트랜지스터 구조(20)는, 기판(21) 상에 형성된 게이트 전극(22)과, 기판(21) 및 게이트 전극(22)을 덮도록 형성된 게이트 절연막(23)과, 이 게이트 절연막(23) 상에 형성된 채널층(24)과, 이 채널층(24) 상에 형성된 소스 전극(25) 및 드레인 전극(26)을 구비하고, 채널층(24)은 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다.
도 6은, 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 제2 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 6에 있어서, 박막 트랜지스터 구조(27)는, 기판(도시 생략) 상에 성막된 언더코트층(28)과, 이 언더코트층(28) 상에 부분적으로 형성된 게이트 전극(29)과, 언더코트층(28) 및 게이트 전극(29)을 덮도록 형성된 게이트 절연막(30)과, 이 게이트 절연막(30) 상에 있어서 게이트 전극(29)의 바로 위에 배치되도록 형성된 채널층(31)과, 게이트 절연막(30) 상에 있어서 채널층(31)의 양 옆에 각각 형성된 소스 전극(32) 및 드레인 전극(33)과, 채널층 (31), 소스 전극(32) 및 드레인 전극(33)을 덮도록 형성된 패시베이션층(34)을 구비하고, 채널층(31)은, 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다.
도 7은, 각 실시 형태에 관한 유기 반도체막이 적용되는 보텀 게이트형 박막 트랜지스터 구조의 제3 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 7에 있어서, 박막 트랜지스터 구조(35)는, 기판(도시 생략) 상에 성막된 언더코트층(28)과, 이 언더코트층(28) 상에 부분적으로 형성된 게이트 전극(29)과, 언더코트층(28) 및 게이트 전극(29)을 덮도록 형성된 게이트 절연막(30)과, 이 게이트 절연막(30) 상에 있어서 게이트 전극(29)의 바로 위에 배치되도록 형성된 채널층(31)과, 게이트 절연막(30) 상에 있어서 채널층(31)의 양 옆에 각각 형성된 소스 전극(32) 및 드레인 전극(33)과, 채널층(31)을 덮도록 형성된 에칭 스토퍼층(36)과, 에칭 스토퍼층 (36), 소스 전극(32) 및 드레인 전극(33)을 덮도록 형성된 패시베이션층(37)을 구비하고, 채널층(31)은, 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다.
이어서, 톱 게이트형 박막 트랜지스터 구조의 구성에 대해서 설명한다.
도 8은, 각 실시 형태에 관한 유기 반도체막이 적용되는 톱 게이트형 박막 트랜지스터 구조의 실시예의 구성을 개략적으로 도시하는 단면도이다.
도 8에 있어서, 박막 트랜지스터 구조(38)는, 기판(39) 상에 형성된 채널층(40)과, 이 채널층(40) 상에 있어서 서로 이격해서 형성된 소스 전극(41) 및 드레인 전극(42)과, 채널층(40) 상에 있어서 소스 전극(41) 및 드레인 전극(42) 사이에 형성된 게이트 절연막(43)과, 이 게이트 절연막(43) 상에 형성된 게이트 전극(44)을 구비하고, 채널층(40)은 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다. 또한, 기판(39) 및 채널층(40) 사이에 패시베이션층을 개재시켜도 된다.
도 9는, 각 실시 형태에 관한 유기 반도체막이 적용되는 톱 게이트형 박막 트랜지스터 구조의 제1 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 9에 있어서, 박막 트랜지스터 구조(45)는, 기판(도시 생략) 상에 형성된 언더코트층(46)과, 이 언더코트층(46) 상에 부분적으로 형성된 채널층(47)과, 언더코트층(46) 상에 있어서 채널층(47)의 양 옆에 각각 형성된 소스 전극(48) 및 드레인 전극(49)과, 채널층(47), 소스 전극(48) 및 드레인 전극(49)을 덮도록 형성된 게이트 절연막(50)과, 이 게이트 절연막(50) 상에 있어서 채널층(47)의 바로 위에 배치되도록 형성된 게이트 전극(51)과, 이 게이트 전극(51) 및 게이트 절연막(50)을 덮도록 형성된 패시베이션층(52)을 구비하고, 채널층(47)은 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다.
도 10은, 각 실시 형태에 관한 유기 반도체막이 적용되는 톱 게이트형 박막 트랜지스터 구조의 제2 변형예의 구성을 개략적으로 도시하는 단면도이다.
도 10에 있어서, 박막 트랜지스터 구조(53)은, 기판(도시 생략) 상에 형성된 언더코트층(46)과, 이 언더코트층(46) 상에 부분적으로 형성된 채널층(47)과, 이 채널층(47)에 접속된 소스 전극(54) 및 드레인 전극(55)과, 언더코트층(46) 및 채널층(47)을 덮도록 형성된 게이트 절연막(50)과, 이 게이트 절연막(50) 상에 있어서 채널층(47)의 바로 위에 배치되도록 형성된 게이트 전극(51)과, 게이트 전극(51) 및 게이트 절연막(50)을 덮도록 형성된 층간 게이트 절연막(56)과, 이 층간 게이트 절연막(56), 소스 전극(54) 및 드레인 전극(55)을 덮도록 형성된 패시베이션층(57)을 구비하고, 채널층(47)은 제1 실시 형태에 관한 유기 반도체막, 또는 제2 실시 형태에 관한 유기 반도체막으로 이루어진다.
각 실시 형태에 관한 유기 반도체막은 단층의 의사 그래핀 구조로 이루어지므로, 채널층(17, 24, 31, 40 및 47)을 두께가 수Å인 박막으로서 형성할 수 있다. 이 유기 반도체막에는 밴드 갭이 발생하기 때문에, 박막 트랜지스터 구조(14, 20, 27, 35, 38, 45 및 53)는 스위칭 동작을 행할 수 있다.
박막 트랜지스터 구조(14, 20, 27, 35, 38, 45, 53)에 있어서, 기판(21, 39)은, 플랙시블한 부재, 예를 들어 글라스 박판, 금속 박판(예를 들어, 스테인리스), 또는 수지 기판(예를 들어, 폴리카르보네이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 환상 올레핀계 고분자(ATRON, APEL, ZEONEX), 폴리아릴레이트, 방향족 폴리에테르케톤, 방향족 폴리에테르술폰, 전방향족 폴리케톤이나 폴리이미드)로 이루어지는 것이 바람직하다.
또한, 게이트 절연막(16, 23, 30, 43, 50)은, 폴리머 재료(예를 들어, 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리비닐클로라이드, 폴리불화비닐리덴, 시아노에틸풀루란, 폴리메틸메타크릴레이트, 폴리술폰, 폴리카르보네이트, 폴리비닐페놀, 폴리스티렌이나 폴리이미드), 또는 무기 재료(예를 들어, SiO2, SiN, Al2O3, HfO2나 BN)로 이루어지는 것이 바람직하다.
또한, 게이트 전극(15, 22, 29, 44, 51), 소스 전극(18, 25, 32, 41, 48) 및 드레인 전극(19, 26, 33, 42, 49)은, 금속(예를 들어, Ag, Al, Cu, Pt, Au, Ni, Co, Pd, Ti나 Cr), 산화물 도전체(예를 들어, ITO(산화인듐 주석)나 ZnO(산화아연)), 또는 유기 재료계 도전체(예를 들어, 도전성 폴리머)로 이루어지는 것이 바람직하다.
이상, 본 발명에 대해서, 상술한 각 실시 형태를 사용해서 설명했지만, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니다.
예를 들어, 각 실시 형태에 관한 유기 반도체막은 도 1의 초고진공 성막 장치(10)를 사용해서 제조되었지만, 각 실시 형태에 관한 유기 반도체막을 종래의 증착 성막 장치(예를 들어, 저진공 성막 장치나 저항 가열식 성막 장치)에 의해 제조해도 된다.
본 출원은, 2013년 6월 3일에 출원된 일본 출원 제2013-116758호에 기초한 우선권을 주장하는 것이며, 당해 일본 출원에 기재된 전체 내용을 본 출원에 원용한다.
14 박막 트랜지스터 구조
17 채널층

Claims (19)

  1. 삭제
  2. 삭제
  3. 하기 식(II)
    [화학식 2]
    Figure 112015115783432-pct00008

    으로 표시되는 이차원 네트워크 구조가 연속해서 형성되는 의사 그래핀 구조를 갖는 것을 특징으로 하는 유기 반도체막.
  4. 제3항에 있어서,
    상기 의사 그래핀 구조는 상기 이차원 네트워크 구조의 단층으로 이루어지는 것을 특징으로 하는 유기 반도체막.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 상기 제3항 또는 제4항에 기재된 유기 반도체막에 있어서의 상기 이차원 네트워크 구조가, 복수의 2, 3, 6, 7, 10, 11-헥사브로모트리페닐렌(HBTP)을 서로 중합 반응시켜 형성되는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  13. 제12항에 있어서,
    상기 이차원 네트워크 구조는, 상기 복수의 HBTP를, 촉매능을 갖는 단결정 금속의 표면에 증착시킴으로써 형성되는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  14. 제13항에 있어서,
    상기 단결정 금속이 면심입방 격자를 갖는 경우, 상기 단결정 금속의 표면을 상기 면심입방 격자에 있어서의 (111)면으로 구성하는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  15. 제13항에 있어서,
    상기 단결정 금속이 육방 최밀 구조를 갖는 경우, 상기 단결정 금속의 표면을 상기 육방 최밀 구조에 있어서의 (0001)면으로 구성하는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  16. 제12항에 있어서,
    상기 이차원 네트워크 구조는, 상기 복수의 HBTP를, 촉매능을 갖는 그레인을 포함하는 다결정 금속의 표면에 증착시킴으로써 형성되는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  17. 제16항에 있어서,
    상기 다결정 금속이 면심입방 격자를 갖는 경우, 상기 그레인의 표면을 상기 면심입방 격자에 있어서의 (111)면으로 구성하는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  18. 제16항에 있어서,
    상기 다결정 금속이 육방 최밀 구조를 갖는 경우, 상기 그레인의 표면을 상기 육방 최밀 구조에 있어서의 (0001)면으로 구성하는 것을 특징으로 하는 유기 반도체막의 제조 방법.
  19. 제3항 또는 제4항에 기재된 유기 반도체막을 채널에 사용하는 것을 특징으로 하는 트랜지스터 구조.
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